JP2006156936A - 定電圧ダイオードおよびその製造方法 - Google Patents

Abstract

【課題】 半導体基板の表面に形成された絶縁膜や保護膜が有するイオンの影響を受けることなく、安定した動作が得られる高耐圧な定電圧ダイオードおよびその製造方法を提供する。
【解決手段】 リーチスルー型の定電圧ダイオードであって、第１導電型のＮ型半導体基板１、第１導電型のエピタキシャル層２、エピタキシャル層２の内部に形成された第２導電型の第１半導体領域３、第１半導体領域３を囲むとともにこの第１半導体領域３と離間した位置に形成された第２導電型の第２半導体領域５、エピタキシャル層２の主面に形成されたアノード電極８、およびＮ型半導体基板１の主面と反対側の面に形成されたカソード電極９を備える。第２半導体領域５の底部は、第１半導体領域３の底部よりもエピタキシャル層２の主面から浅い位置にある。
【選択図】 図１

Description

本発明は、定電圧ダイオードおよびその製造方法に関し、より特定的には、リーチスルー型の定電圧ダイオードおよびその製造方法に関するものである。

なだれ降伏現象を利用した定電圧ダイオードは、基準電圧回路や保護回路等の種々の電子回路に広く使用されている。このような定電圧ダイオードの中でも、比較的、低耐圧な定電圧ダイオードは、安定した降伏電圧を得ることができるため、従来より、各種の提案がなされている（例えば、特許文献１）。

図６（ａ）は、特許文献１に記載された定電圧ダイオードの構成を示す断面図である。図６（ａ）において、定電圧ダイオード４００は、Ｎ型半導体基板１０１、Ｐ型半導体領域１０３、Ｐ型半導体環状領域１０５、Ｎ⁺ 型チャンネルストッパ１０６、絶縁膜１０７、アノード電極１０８、およびカソード電極１０９を備える。なお、Ｎ⁺ 型とは、Ｎ型よりも高い不純物濃度を有するものである。

Ｎ型半導体基板１０１は、定電圧ダイオード４００のベースとなる基板である。Ｐ型半導体領域１０３は、Ｎ型半導体基板１０１の主面に形成された半導体層である。Ｐ型半導体環状領域１０５は、Ｐ型半導体領域１０３の外周部を囲むように形成された環状の半導体層であり、Ｐ型半導体環状領域１０５とＰ型半導体領域１０３とは、互いに接するとともにその一部は重なり合っている。また、Ｐ型半導体環状領域１０５の底部は、Ｐ型半導体領域１０３の底部よりもＮ型半導体基板１０１の主面から深い位置にある。Ｎ⁺ 型チャンネルストッパ１０６は、チップの最外周に環状に形成された半導体層である。絶縁膜１０７は、Ｎ型半導体基板１０１の主面を覆うように形成されており、Ｐ型半導体領域１０３の上部にある絶縁膜１０７には、開口部が形成されている。アノード電極１０８は、Ｎ型半導体基板１０１の主面に形成されており、絶縁膜１０７に形成された開口部を介してＰ型半導体領域１０３と接続されている。カソード電極１０９は、Ｎ型半導体基板１０１の主面と反対側の面に形成されている。

上記のように構成された定電圧ダイオード４００は、アノード電極１０８とカソード電極１０９との間に逆バイアス電圧が印加されると、Ｐ型半導体領域１０３とＮ型半導体基板１０１との接合面およびＰ型半導体環状領域１０５とＮ型半導体領域１０１との連続した接合面に空乏層が形成される。図６（ｂ）は、定電圧ダイオード４００に空乏層１２０が形成された状態を示す断面図である。定電圧ダイオード４００は、主接合を構成するＰ型半導体領域１０３とＮ型半導体基板１０１との接合面がデバイス表面には現れない構造となっている。そのため、図６（ｂ）に示す空乏層１２０は、絶縁膜１０７やこの上に被覆された保護膜（図示せず）に含まれるイオンの影響を受けることがなくなり、定電圧ダイオード４００は、安定した降伏電圧を得ることができる。この理由について、以下に、具体的に説明する。

図６（ｂ）において、空乏層１２０は、Ｎ型半導体基板１０１の内部へ広がるが、Ｐ型半導体環状領域１０５は、Ｐ型半導体領域１０３のガードリングとして作用するため、Ｐ型半導体領域１０３とＮ型半導体基板１０１との接合面において安定した降伏電圧を得ることができる。なお、降伏電圧は、Ｐ型半導体領域１０３とＮ型半導体基板１０１との濃度勾配で決定することができる。
特開２００３−２４９６６３号公報

しかしながら、上記のように構成された定電圧ダイオード４００では、低耐圧に設計されたものであれば安定した動作が得られるが、高耐圧に設計すると、安定した動作が得られず、結果として設計値通りの耐圧が得られないという問題がある。これは以下の理由による。

定電圧ダイオード４００を高耐圧に設計するためには、Ｐ型半導体環状領域１０５とＮ型半導体基板１０１との接合面から広がる空乏層１２０、特にＮ型半導体基板１０１の表面近傍に広がる空乏層１２０が十分に伸びる構造にする必要がある。例えば、１０Ｖの低電圧設計にした場合であれば、Ｎ型半導体基板１０１の表面近傍における空乏層１２０の伸びは約１μｍ程度であるが、例えば、３００Ｖの高耐圧設計にした場合には、Ｎ型半導体基板１０１の表面近傍における空乏層１２０の伸びは、少なくとも１５μｍ以上必要である。ところが、Ｎ型半導体基板１０１の表面近傍における空乏層１２０の伸びを大きくすると、空乏層１２０を伸ばした分だけＮ型半導体基板１０１の主面に形成される絶縁膜１０７や保護膜に含まれるイオンの影響を受けやすくなる。その結果、空乏層１２０の伸びは不十分となり、設計値通りの耐圧が得られなくなる。

それ故に、本発明は、半導体基板表面の絶縁膜等が有するイオンの影響を受けることなく安定した動作が得られる高耐圧な定電圧ダイオードおよびその製造方法を提供することを目的とする。

本発明は、リーチスルー型の定電圧ダイオードに向けられており、この定電圧ダイオードは、第１導電型の半導体基板、半導体基板の主面に形成され、この半導体基板よりも不純物濃度が低い第１導電型のエピタキシャル層、エピタキシャル層の内部に形成された第２導電型の第１半導体領域、第１半導体領域を囲むようにエピタキシャル層の内部に形成された第２導電型の第２半導体領域、エピタキシャル層の主面に形成された絶縁膜、エピタキシャル層の主面に形成された第１電極、および半導体基板の主面と反対側の面に形成された第２電極を備える。

ここで、本発明の定電圧ダイオードの特徴は、第１半導体領域と第２半導体領域とが互いに離間した位置にあり、第２半導体領域の底部は、第１半導体領域の底部よりもエピタキシャル層の主面から浅い位置にある点にある。このような構成であると、主接合を構成する第１半導体領域とエピタキシャル層との接合面がエピタキシャル層の深部、すなわち半導体基板側に形成されるため、第１電極と第２電極との間に逆バイアス電圧が印加されたときに発生する空乏層は、エピタキシャル層の主面近傍から離れることとなり、絶縁膜等に含まれるイオンの影響を受けにくくなる。これにより、降伏電圧が変動しにくくなり、温度特性と耐圧特性とに優れた高耐圧な定電圧ダイオードが得られる。

本発明において、第２半導体領域の内側には、少なくとも第１半導体領域の表面を覆う第３半導体領域をさらに備えていても良い。このとき、第２半導体領域の底部と第３半導体領域の底部とは、エピタキシャル層の主面から同じ位置にあっても良く、あるいは、第２半導体領域の底部が第３半導体領域の底部よりもエピタキシャル層の主面から浅い位置にあっても良い。

また、第２半導体領域は、複数設けられていても良い。このとき、複数設けられた第２半導体領域の底部は、エピタキシャル層の主面から全て同じ位置にあっても良いが、複数設けられた第２半導体領域において、外側に配置された第２半導体領域の底部が内側に配置された第２半導体領域の底部よりもエピタキシャル層の主面から浅い位置にあると、より好ましい。

また、絶縁膜上に非電極の導電体が環状に設けられていてもよい。

また、本発明は、リーチスルー型の定電圧ダイオードの製造方法にも向けられている。この製造方法では、まず、第１導電型の半導体基板の主面に形成され、この半導体基板よりも不純物濃度が低い第１導電型のエピタキシャル層の主面に絶縁膜を形成する。次に、エピタキシャル層の主面に選択的に第２導電型の不純物を導入する第１の不純物導入工程を行う。次に、第１の不純物導入工程で導入された不純物を拡散させることにより第１半導体領域を形成する第１半導体領域形成工程を行う。次に、導入された第２導電型の不純物を囲むとともに、この第２導電型の不純物と離間した位置にさらに第２導電型の不純物を導入する第２の不純物導入工程を行う。次に、第２の不純物導入工程で導入された不純物を拡散させることにより、その底部が第１半導体領域の底部よりもエピタキシャル層の主面から浅い位置にある第２半導体領域を形成する第２半導体領域形成工程を行う。次に、エピタキシャル層の主面に第１電極を形成する。そして、半導体基板の主面とは反対側の面に第２電極を形成する。これにより、本発明の高耐圧な定電圧ダイオードを容易に実現できる。

また、本発明においては、第１半導体領域形成工程と第２半導体領域形成工程とを同時に行うことが好ましい。これにより、製造工程をより簡易にできる。

また、本発明の定電圧ダイオードの製造方法においては、エピタキシャル層の主面に、第１の不純物導入工程で形成された不純物層の表面に向けてさらに第２導電型の不純物を導入する第３の不純物導入工程と、第３の不純物導入工程で導入された不純物を拡散させることにより、少なくとも第１半導体領域の表面を覆う第３半導体領域を形成する第３半導体領域形成工程とをさらに備えていても良い。

このような構成のときには、第１半導体領域形成工程、第２半導体領域形成工程、および第３半導体領域形成工程を同時に行うことが好ましい。これにより、製造工程をより簡易にできる。

第３半導体領域形成工程では、第３半導体領域を、その底部が第２半導体領域の底部とエピタキシャル層の主面から同じ位置にあるように形成する。あるいは、第３半導体領域を、その底部が第２半導体領域の底部とエピタキシャル層の主面から深い位置にあるように形成する。

以上のように本発明によれば、エピタキシャル層に形成された第１半導体領域の外側に、この第１半導体領域を囲むとともに離間した位置に形成された第２半導体領域を設けるように構成することで、逆バイアス電圧を印加したときに生じる空乏層は、絶縁膜等に含まれるイオンの影響を受けにくくなる。また、第２半導体領域の底部が第１半導体領域の底部よりもエピタキシャル層の主面から浅い位置にあるように構成することで、高耐圧に設計しても安定した動作を行うことができる定電圧ダイオードを実現できる。

（第１の実施形態）
以下に、本発明の第１の実施形態に係る定電圧ダイオードについて説明する。本実施形態に係る定電圧ダイオードは、リーチスルー型の定電圧ダイオードである。リーチスルー型のダイオードでは、逆バイアス電圧印加時の空乏層の厚みは、低濃度側の半導体層の厚みにほぼ等しくなっているため、逆バイアス電圧が変化してもほとんど変化しない。

図１（ａ）は、本実施形態に係るリーチスルー型の定電圧ダイオードの構成を示す断面図である。図１（ａ）において、定電圧ダイオード１０は、Ｎ型半導体基板１、Ｎ^- 型エピタキシャル層２、Ｐ型第１半導体領域３、Ｐ型第３半導体領域４、Ｐ型第２半導体領域５、Ｎ⁺ 型第４半導体領域６、絶縁膜７、第１電極としてのアノード電極８、および第２電極としてのカソード電極９を備える。

Ｎ型半導体基板１は、定電圧ダイオード１０のベースとなる基板である。Ｎ^- 型エピタキシャル層２は、Ｎ型半導体基板１よりも不純物濃度の低い低濃度層であり、Ｎ型半導体基板１の上に形成されている。Ｐ型第１半導体領域３は、Ｎ^- 型エピタキシャル層２の主面に形成されている。Ｐ型第３半導体領域４は、Ｐ型第１半導体領域３の表面を覆うようにＰ型第１半導体領域３と同心に形成されている。Ｐ型第２半導体領域５は、Ｐ型第３半導体領域４の外周部を囲むとともに、Ｐ型第３半導体領域４と離間した位置に形成されている。Ｎ⁺ 型第４半導体領域６は、チャンネルストッパとしての役割を果たすものであり、チップの最外周に環状に形成されている。絶縁膜７は、Ｎ^- 型エピタキシャル層２の主面を覆うように形成されており、Ｐ型第１半導体領域３の上部にある絶縁膜７には、開口部が形成されている。アノード電極８は、Ｎ型半導体基板１の主面に形成されており、絶縁膜７に形成された開口部を介してＰ型第３半導体領域４と接続されている。カソード電極９は、Ｎ型半導体基板１の主面と反対側の面に形成されている。

ここで、本実施形態の特徴部分であるＰ型第２半導体領域５およびＰ型第３半導体領域４について詳しく説明する。Ｐ型第２半導体領域５は、上述のようにＰ型第１半導体領域３の外周を囲むように形成されるが、Ｐ型第１半導体領域３とＰ型第２半導体領域５とは互いに離間した位置にある。また、Ｐ型第２半導体領域５の底部は、Ｐ型第１半導体領域３の底部よりもＮ^- 型エピタキシャル層２の主面から浅い位置にある。また、Ｐ型第３半導体領域４は、上述のようにＰ型第１半導体領域３の表面を覆うようにＰ型第１半導体領域３と同心に形成される。Ｐ型第３半導体領域４の底部は、Ｐ型第１半導体領域３の底部よりもＮ^- 型エピタキシャル層２の主面から浅い位置にある。

上記した形状を有するＰ型第２半導体領域５およびＰ型第３半導体領域４を備えた定電圧ダイオード１０は、アノード電極８とカソード電極９との間に逆バイアス電圧が印加されると、Ｐ型第１半導体領域３とＮ^- 型エピタキシャル層２との接合面、Ｐ型第３半導体領域４とＮ^- 型エピタキシャル層２との接合面、およびＰ型第２半導体領域５とＮ^- 型エピタキシャル層２との連続した接合面に空乏層が形成される。図１（ｂ）は、定電圧ダイオード２０に空乏層２０が形成された状態を示す断面図である。

図１（ｂ）において、定電圧ダイオード１０の主接合は、Ｐ型第１半導体領域３とＮ^- 型エピタキシャル層２との接合面である。ここで、Ｎ^- 型エピタキシャル層２に形成されたＰ型第１半導体領域３の外側に、このＰ型第１半導体領域３を囲むとともに離間した位置に形成されたＰ型第２半導体領域５を設けるように構成することで、逆バイアス電圧を印加したときに生じる空乏層は絶縁膜等に含まれるイオンの影響を受けにくくなる。また、Ｐ型第２半導体領域５の底部がＰ型第１半導体領域３の底部よりもエピタキシャル層の主面から浅い位置にあるように構成することで、高耐圧に設計しても安定した動作を行うことができる定電圧ダイオードを実現できる。

また、上記構成に加えて、Ｐ型第２半導体領域５は、定電圧ダイオード１０に逆バイアス電圧が印加されたときに、空乏層を横方向にのばして空乏層内の電界強度を小さくし、曲率による降伏を抑える働きをする、いわゆるフィールド・リミッティング・リング（field limiting ring：以下、ＦＬＲと称す）として機能する。なお、ＦＬＲを構成するＰ型第２半導体領域５の形状は、特に限定されるものではなく、Ｐ型第１半導体領域３の形状に応じて、任意の形状とすることができる。例えば、基板の主面側から見たときに、Ｐ型第１半導体領域３の形状が円形であれば、Ｐ型第２半導体領域５の形状は円環状のものが挙げられ、Ｐ型第１半導体領域３の形状が矩形状であれば、Ｐ型第２半導体領域５の形状は、中央部が刳り貫かれた矩形状のものが挙げられる。

このように、Ｎ^- 型エピタキシャル層２の内部にＦＬＲとして働くＰ型第２半導体領域５が形成されるので、空乏層２０は、絶縁膜７やその上に形成される保護膜（図示せず）等に含まれるイオンの影響を受けにくくなる。

さらに、Ｐ型第３半導体領域４の形状は環状（リング状）ではないが、ＦＬＲと同様の役割を果たすことができることから、より一層、空乏層２０は、絶縁膜７やその上に形成される保護膜（図示せず）等に含まれるイオンの影響を受けにくくなる。

このように本実施形態に係る定電圧ダイオード１０は、Ｐ型第１半導体領域３、Ｐ型第２半導体領域５、およびＰ型第３半導体領域４によって、アノード電極８とカソード電極９との間に逆バイアス電圧が印加されたときに発生する空乏層２０が、Ｎ^- 型エピタキシャル層２内からＮ型半導体基板１へ向けて広がると共にＰ型第２半導体領域５の外側にも広がるように構成されている。これにより、空乏層２０は、上述のように絶縁膜７やその上に形成される保護膜（図示せず）等に含まれるイオンの影響を受けにくくなるため、定電圧ダイオード１０は降伏電圧が変動しにくくなり、温度特性と耐圧特性とに優れた高耐圧な定電圧ダイオード１０が得られる。

また、定電圧ダイオード１０において、空乏層２０は、Ｎ型半導体基板１に達するまで伸びるように設計することが好ましい。空乏層２０がＮ型半導体基板１に達し、臨界電界強度に到達したときに降伏現象が起こる。これにより、素子耐圧を決定できる。具体的には、上記のように構成された定電圧ダイオード１０において、Ｎ^- 型エピタキシャル層２の厚みを、定電圧ダイオード１０に逆バイアス電圧を印加した際に、リーチスルーで耐圧が決定されるよう設定する。例えば、降伏電圧を３００Ｖとする時には、Ｎ^- 型エピタキシャル層２の不純物濃度を１×１０¹⁵ｃｍ^-3以下とし、Ｐ型第１半導体領域３とＮ型半導体基板１とに挟まれたＮ^- 型エピタキシャル層２の厚みを１０〜１２μｍとする。また、Ｎ^- 型エピタキシャル層２の厚みが２５μｍであれば、Ｐ型第１半導体領域３の拡散深さを、約１３〜１５μｍとする。

以下に、本実施形態に係る定電圧ダイオード１０の製造方法について、具体例を挙げて説明する。図２は、図１に示す定電圧ダイオードを製造する過程における各段階での基板およびその上面の断面図である。

図２（ａ）は、Ｎ^- 型エピタキシャル層２の主面に絶縁膜７を形成した状態を示す。絶縁膜７を形成するための基板は、Ｎ型半導体基板１の上に、このＮ型半導体基板１の不純物濃度よりも低い不純物濃度であるＮ^- 型エピタキシャル層２を形成したものである。この基板の表面を熱酸化することにより、所望の厚みを有する酸化膜を形成する。これにより、表面が絶縁膜７で覆われた基板が得られる。

図２（ｂ）は、Ｎ^- 型エピタキシャル層２の主面に、Ｐ型第１半導体領域３を形成した状態を示す。Ｐ型第１半導体領域３は、図示はされていないが、所定の領域が開口となるように形成されたマスクを用いて絶縁膜７をエッチング処理する。そして、このマスクを介して、Ｎ^- 型エピタキシャル層２にＰ型不純物（例えば、ボロン、アルミニウム）を蒸着あるいはイオン注入し、拡散することにより得られる。

図２（ｃ）は、Ｎ^- 型エピタキシャル層２の主面にＰ型第３半導体領域４を形成した状態を示す。Ｐ型第３半導体領域４は、所定の領域が開口となるように形成されたマスクを用いて絶縁膜７をエッチング処理する。そして、このマスクを介して、Ｎ^- 型エピタキシャル層２の主面に向けて、Ｐ型不純物を蒸着あるいはイオン注入し、拡散することにより得られる。Ｐ型第３半導体領域４は、Ｐ型第１半導体領域３と重なるように形成されるが、Ｐ型第３半導体領域４の外形はＰ型第１半導体領域３の外形よりも大きく、かつ、その底部はＰ型第１半導体領域３の底部よりもＮ^- 型エピタキシャル層２の主面から浅い位置となるように形成する。

図２（ｄ）は、Ｎ^- 型エピタキシャル層２の主面にＰ型第２半導体領域５を形成した状態を示す。Ｐ型第２半導体領域５は、図示はされていないが、適宜上記各工程で形成された絶縁膜７の開口部を覆うとともに、所定の領域が開口となるように形成されたマスクを用いて絶縁膜７をエッチング処理する。そして、このマスクを介して、Ｎ^- 型エピタキシャル層２にＰ型不純物を蒸着あるいはイオン注入し、拡散することにより得られる。

図２（ｅ）は、Ｎ^- 型エピタキシャル層２の主面に、Ｎ⁺ 型第４半導体領域６を形成した状態を示す。Ｎ⁺ 型第４半導体領域６は、図示はされていないが、適宜上記各工程で形成された絶縁膜７の開口部を覆うとともに、所定の領域が開口となるように形成されたマスクを用いて絶縁膜７をエッチング処理する。そして、このマスクを介して、Ｎ^- 型エピタキシャル層２にＮ型不純物（例えば、リン）を蒸着あるいはイオン注入し、拡散することにより得られる。

図２（ｆ）は、基板の両面にアノード電極８およびカソード電極９を形成した状態を示す。まず、所定の領域の絶縁膜７にエッチング処理を施して開口部を形成し、メタル蒸着を行う。そして、得られたメタル層を所望の形状にパターニングすることにより、Ｐ型第３半導体領域４と電気的に接続されたアノード電極８が形成される。次に、Ｎ型半導体基板１の裏面に、メタル蒸着を行うことによりカソード電極９を形成する。これにより、定電圧ダイオード１０が得られる。

なお、上記説明では、Ｐ型第１半導体領域３、Ｐ型第３半導体領域４、およびＰ型第２半導体領域５をそれぞれ個別に形成した例を挙げて説明したが、これらは同時に形成することもできる。すなわち、図２（ｂ）に示す工程では、Ｎ^- 型エピタキシャル層２に向けてＰ型不純物を蒸着あるいはイオン注入する。ここでは、不純物の拡散処理は行わない。

次いで、Ｐ型第３半導体領域４とＰ型第２半導体領域５とが形成されるべき領域の絶縁膜７をエッチング処理し、Ｎ^- 型エピタキシャル層２に向けてＰ型不純物を蒸着あるいはイオン注入する。ここでも、不純物の拡散処理は行わない。

上記の構成により不純物が注入された各領域は、所望の拡散深さが得られるようにあらかじめ表面不純物濃度が設定されている。そして、このような不純物濃度を有する領域について、一斉に熱拡散する。これにより、一度の熱拡散で異なる拡散深さの領域、すなわち、Ｐ型第１半導体領域３、Ｐ型第３半導体領域４、およびＰ型第２半導体領域５が得られる。

このような製造方法によると、形成しようとする半導体領域の表面不純物濃度をそれぞれ異なった設定とすることで、一度のドライブインで異なった拡散深さの領域を形成することができるため、製造工程の削減が図れる。

なお、上記実施形態では、Ｐ型第３半導体領域４がＦＬＲと同様の働きをするため、Ｐ型第２半導体領域５は１個のみの構成となっていたが、本発明はこれに限定されるものではなく、Ｐ型第２半導体領域５は複数設けられていても良い。これは、以下の理由による。空乏層の曲率による降伏電圧は、Ｐ型第１半導体領域３とＮ^- 型エピタキシャル層２とで決定されるリーチスルー耐圧よりも大きくする必要がある。したがって、チップ中心より見て最外周ＦＬＲであるＰ型第２半導体領域５は、複数本形成されることもある。例えば、Ｎ^- 型エピタキシャル層２の不純物濃度を３×１０¹⁴ｃｍ^-3、Ｐ型第３半導体領域４及びＰ型第２半導体領域５の拡散深さを３μｍとした時には、Ｐ型第２半導体領域５は２本以上形成されることが望ましい。

複数設けられたＰ型第２半導体領域５の底部は、Ｐ型第１半導体領域３の底部よりもＮ^- 型エピタキシャル層２の主面から浅い位置にあれば良い。このとき、全てのＰ型第２半導体領域５の底部がＮ^- 型エピタキシャル層２の主面から同じ位置にある、もしくは、外側にあるＰ型第２半導体領域５の底部が内側にあるＰ型第２半導体領域５の底部よりもＮ^- 型エピタキシャル層２の主面から浅い位置にあることが好ましく、後者の方がより好ましい。このような配置とすることにより、空乏層２０は、Ｎ^- 型エピタキシャル層２の表面近傍でなめらかに連続するため、空乏層の曲率による降伏を抑えることができる。

また、上記実施形態では、Ｐ型第３半導体領域４の底部とＰ型第２半導体領域５の底部とが、Ｎ^- 型エピタキシャル層２の主面から同じ位置にあるものを例に挙げて説明したが、本発明はこれに限定されるものではなく、両者の底部はそれぞれ異なる位置にあっても良い。例えば、Ｐ型第２半導体領域５の底部をＰ型第３半導体領域４の底部よりもＮ^- 型エピタキシャル層２の主面から浅い位置に形成したものがある。このような構成とすることで、Ｐ型第１半導体領域３、Ｐ型第３半導体領域４、Ｐ型第２半導体領域５、およびＮ^- 型エピタキシャル層２で形成される空乏層２０は、Ｎ^- 型エピタキシャル層２の表面近傍でなめらかに連続するため、空乏層の曲率による降伏を抑えることができる。

（第２の実施形態）
本実施形態では、Ｎ^- 型エピタキシャル層２に第３半導体領域を含まず、第２半導体領域のみを複数有する定電圧ダイオードについて説明する。なお、本実施形態に係る第２半導体領域および第３半導体領域以外の構成は、第１の実施形態と同様であるので、以下では、両者の違いについてのみ説明する。

図３（ａ）は、本発明の第２の実施形態に係る定電圧ダイオードの構成を示す断面図である。定電圧ダイオード３０において、Ｐ型第２半導体領域５は複数形成されており、互いに離間して同心状に配置されている。複数設けられたＰ型第２半導体領域５の底部は、Ｐ型第１半導体領域３の底部よりもＮ^- 型エピタキシャル層２の主面から浅い位置にあれば良く、ここでは、全てのＰ型第２半導体領域５の底部がＮ^- 型エピタキシャル層２の主面から同じ位置にある。アノード電極８は、Ｐ型第１半導体領域３と接続されている。

図３（ｂ）は、定電圧ダイオード３０に空乏層２０が形成された状態を示す断面図である。上記のように構成された定電圧ダイオード３０においても、アノード電極８とカソード電極９との間に逆バイアス電圧が印加されると、Ｐ型第１半導体領域３とＮ^- 型エピタキシャル層２との接合面、およびＰ型第２半導体領域５とＮ^- 型エピタキシャル層２との連続した接合面に空乏層２１が形成される。この空乏層２１においても、第１の実施形態と同様に、Ｎ^- 型エピタキシャル層２の表面近傍から離れたＮ^- 型エピタキシャル層２の深部からＮ型半導体基板１へ向けて広がる形状となっているため、絶縁膜７やその上に形成される保護膜（図示せず）等に含まれるイオンの影響を受けにくくなる。したがって、定電圧ダイオード３０は、降伏電圧が変動しにくくなり、温度特性と耐圧特性とに優れた高耐圧な定電圧ダイオード３０となる。

なお、本実施形態では、全てのＰ型第２半導体領域５の底部がＮ^- 型エピタキシャル層２の主面から同じ位置にあるものを例に挙げて説明したが、Ｐ型第２半導体領域５の底部の位置は、それぞれ異なっていてもよい。ただし、空乏層２１の曲率変化を考慮すると、外側にあるＰ型第２半導体領域５の底部が内側にあるＰ型第２半導体領域５の底部よりもＮ^- 型エピタキシャル層２の主面から浅い位置にあることが好ましい。

図４は、本実施形態に係る定電圧ダイオード３０を製造する過程における各段階での基板およびその上面の断面図である。図４（ａ）および図４（ｂ）の工程は、第１の実施形態に示す図２（ａ）および図２（ｂ）の工程と同様であるので、ここでは説明を省略する。図４（ｃ）に示す工程では、図２（ｃ）に示すＰ型第３半導体領域４の製造工程に代えて、複数のＰ型第２半導体領域５を同時に形成する。すなわち、Ｐ型第２半導体領域５は、図示はされていないが、適宜上記各工程で形成された絶縁膜７の開口部を覆うとともに、所定の領域が開口となるように形成されたマスクを用いて絶縁膜７をエッチング処理する。そして、このマスクを介して、Ｎ^- 型エピタキシャル層２にＰ型不純物を蒸着あるいはイオン注入し、同時にドライブインすることにより複数のＰ型第２半導体領域５を同時に形成する。そして、図４（ｄ）および図４（ｅ）の工程を、図２（ｅ）および図２（ｆ）の工程と同様に行うことにより、定電圧ダイオード３０が得られる。

この製造方法によれば、一度のドライブインで複数のＰ型第２半導体領域５を形成できるため、製造工程の削減が図れる。なお、Ｐ型第２半導体領域５をそれぞれ異なった拡散深さとするときには、蒸着あるいはイオン注入を行うときの表面不純物濃度を調整することで対応可能となる。また、図４（ｃ）に示す工程では、複数のＰ型第２半導体領域５を同時に形成した例を挙げて説明したが、第１の実施形態と同様に、Ｐ型第２半導体領域５を個別に形成することも可能である。

なお、上記説明では、Ｐ型第２半導体領域５が２個設けられた定電圧ダイオード３０を例に挙げて説明したが、Ｐ型第２半導体領域５の数は特に限定されるものではなく、１個でも良く、あるいは３個以上配置されていても良い。Ｐ型第２半導体領域５の数は、定電圧ダイオード３０が必要とする耐圧性によって適宜変化する。ただし、Ｐ型第２半導体領域５の数があまりに増えると、耐圧性は増すもののチップが大型化することとなる。

また、上記各実施形態では、第１導電型半導体としてＮ型半導体、第２導電型半導体としてＰ型半導体を例に挙げて説明したが、本発明はこの形態に限定されるものではなく、第１導電型半導体としてＰ型半導体を、第２導電型半導体としてＮ型半導体をそれぞれ用いても良い。

（第３の実施形態）
図５は、本発明の第３の実施形態に係る定電圧ダイオードの構成を示す断面図である。図５において、図１〜図４と同じ構成要素については同じ符号を用い説明を省略する。図５に示す低電圧ダイオード４０において、Ｐ型第１半導体領域３の上面にはアノード電極８が形成され、Ｎ型半導体基板１の主面と反対側面にはカソード電極９が形成され、酸化膜あるいは窒化膜からなる絶縁膜７を介してＰ型第２半導体領域５上に環状に非電極導電体１１が形成されている。
かかる構成によれば、Ｎ^- 型エピタキシャル層２の厚さは、定電圧ダイオード４０に逆バイアス電圧を印加した際、リーチスルーで耐圧が決定されるよう設定されている。例えば、ブレークダウン電圧を３００Ｖとする時は、前記Ｎ^- 型エピタキシャル層２の不純物濃度を１×１０¹⁵ｃｍ^-3以下であり、Ｎ^- 型エピタキシャル層２内に形成されたＰ型第１半導体領域３とＮ型半導体基板１とに挟まれた前記Ｎ^- 型エピタキシャル層２の残り厚みは１０〜１２μｍであることが望ましい。従って、Ｎ^- 型エピタキシャル層２の厚みを２５μｍとした時、Ｐ型第１半導体領域３の拡散深さはおおよそ１３〜１５μｍであることが望ましい。

次にＰ型第２半導体領域４とＰ型第３半導体領域５について説明する。Ｐ型第３半導体領域５はＦＬＲとしてはたらく。つまり、定電圧ダイオード４０に逆バイアス電圧を印加した時に、P型第３半導体領域５は、Ｐ型第２半導体領域４およびＰ型第三半導体領域５とＮ^- 型エピタキシャル層２の接合面より形成される空乏層をチップ周辺側にのばし、Ｐ型第１半導体領域３の底部とＮ^- 型エピタキシャル層２で決定されるリーチスルー耐圧よりも高くするはたらきをする。

さらに本発明の実施の形態によると、Ｐ型第２半導体領域４上を渡ってＮ^- 型エピタキシャル層２上にまで絶縁膜７を介してアノード電極８が延在し、Ｐ型第３半導体領域５上にはＮ^- 型エピタキシャル層２上にまで絶縁膜７を介して非電極導電体１１が環状に形成されている。アノード電極８と非電極導電体１１とは離間した位置関係にあり、アノード電極８とＰ型第３半導体領域５とは離間した位置関係にある。

アノード電極８とカソード電極９との間に逆バイアスを印加した時、Ｐ型第２半導体領域４とＰ型第３半導体領域５との間は電位差が発生し、Ｐ型第３半導体領域５上には絶縁膜７を介して非電極導電体１１が形成されているため、Ｐ型第２半導体領域４およびＰ型第３半導体領域５とＮ^- 型エピタキシャル層２との接合面で形成される空乏層の曲率により決定される耐圧は絶縁膜７に含まれるイオンの影響を受けず、安定した耐圧を設計できる。また、Ｐ型第２半導体領域４およびＰ型第３半導体領域５の深さのばらつきに対してもほぼ変動の無い安定した耐圧を設計することが出来る。

本実施形態に記載の半導体装置によれば、Ｐ型第２半導体領域４およびＰ型第３半導体領域５とＮ^- 型エピタキシャル層２との接合面で形成される空乏層の曲率により決定される耐圧を絶縁膜７に含まれるイオンの影響を受けずに安定したものにでき、さらには、Ｐ型第２半導体領域４とＰ型第３三半導体領域５の深さのウェーハ面内あるいはロット間ばらつきに対してもほぼ変動の無い安定した耐圧を設計することが出来る。

また、Ｐ型第２半導体領域４およびＰ型第３半導体環状領域５とＮ^- 型エピタキシャル層２との接合面で形成される空乏層の曲率により決定される耐圧を、Ｐ型第１半導体領域３の底部とＮ型^- エピタキシャル層２で決定されるリーチスルー耐圧よりも高く設計できるため、半導体基板表面の絶縁膜や保護膜が有するイオンの影響を受けることなく安定したブレークダウン耐圧と温度特性の良い高耐圧定電圧ダイオードを得ることが出来る。

定電圧ダイオードの高耐圧化に関する技術として有用であり、特にリーチスルー型の高耐圧定電圧ダイオードとその製造方法に適している。

本発明の第１の実施形態に係る定電圧ダイオードの構成および空乏層の状態を示す断面図 同実施形態に係る定電圧ダイオードの製造工程を説明する断面図 本発明の第２の実施形態に係る定電圧ダイオードの構成および空乏層の状態を示す断面図 同実施形態に係る定電圧ダイオードの製造工程を説明する断面図 本発明の第３の実施形態に係る定電圧ダイオードの断面図 従来の定電圧ダイオードの構成および空乏層の状態を示す断面図

符号の説明

１ Ｎ型半導体基板
２ Ｎ^- 型エピタキシャル層
３ Ｐ型第１半導体領域
４ Ｐ型第２半導体領域
５ Ｐ型第３半導体領域
６ Ｎ⁺ 型第４半導体領域
７ 絶縁膜
８ アノード電極
９ カソード電極
１０，３０，４０ 定電圧ダイオード
１１ 非電極導電体
２０，２１ 空乏層

Claims (14)

1. リーチスルー型の定電圧ダイオードであって、
   第１導電型の半導体基板と、
   前記半導体基板の主面に形成され、当該半導体基板よりも不純物濃度が低い第１導電型のエピタキシャル層と、
   前記エピタキシャル層の内部に形成された第２導電型の第１半導体領域と、
   前記第１半導体領域を囲むように前記エピタキシャル層の内部に形成された第２導電型の第２半導体領域と、
   前記エピタキシャル層の主面に形成された絶縁膜と、
   前記エピタキシャル層の主面に形成された第１電極と、
   前記半導体基板の主面と反対側の面に形成された第２電極とを備え、
   前記第１半導体領域と前記第２半導体領域とは互いに離間した位置にあり、
   前記第２半導体領域の底部は、前記第１半導体領域の底部よりも前記エピタキシャル層の主面から浅い位置にあることを特徴とする、定電圧ダイオード。
2. 前記第２半導体領域の内側に、少なくとも前記第１半導体領域の表面を覆う第３半導体領域をさらに備えることを特徴とする、請求項１に記載の定電圧ダイオード。
3. 前記第２半導体領域の底部と前記第３半導体領域の底部とは、前記エピタキシャル層の主面から同じ位置にあることを特徴とする、請求項１に記載の定電圧ダイオード。
4. 前記第２半導体領域の底部は、前記第３半導体領域の底部よりも前記エピタキシャル層の主面から浅い位置にあることを特徴とする、請求項１に記載の定電圧ダイオード。
5. 前記第２半導体領域は、複数設けられていることを特徴とする、請求項１〜４のいずれかに記載の定電圧ダイオード。
6. 複数設けられた前記第２半導体領域の底部は、前記エピタキシャル層の主面から全て同じ位置にあることを特徴とする、請求項１〜５のいずれかに記載の定電圧ダイオード。
7. 複数設けられた前記第２半導体領域において、外側に配置された当該第２半導体領域の底部は、内側に配置された当該第２半導体領域の底部よりも前記エピタキシャル層の主面から浅い位置にあることを特徴とする、請求項１〜６のいずれかに記載の定電圧ダイオード。
8. 前記絶縁膜上に非電極の導電体が環状に設けられていることを特徴とする、請求項１〜７のいずれかに記載の定電圧ダイオード。
9. リーチスルー型の定電圧ダイオードを製造する方法であって、
   第１導電型の半導体基板の主面に形成され、当該半導体基板よりも不純物濃度が低い第１導電型のエピタキシャル層の主面に絶縁膜を形成する工程と、
   前記エピタキシャル層の主面に選択的に第２導電型の不純物を導入する第１の不純物導入工程と、
   前記第１の不純物導入工程で導入された不純物を拡散させることにより第１半導体領域を形成する第１半導体領域形成工程と、
   前記導入された第２導電型の不純物を囲むとともに当該第２導電型の不純物と離間した位置にさらに第２導電型の不純物を導入する第２の不純物導入工程と、
   前記第２の不純物導入工程で導入された不純物を拡散させることにより、その底部が前記第１半導体領域の底部よりも前記エピタキシャル層の主面から浅い位置にある第２半導体領域を形成する第２半導体領域形成工程と、
   前記エピタキシャル層の主面に第１電極を形成する工程と、
   前記半導体基板の主面とは反対側の面に第２電極を形成する工程とを備えることを特徴とする、定電圧ダイオードの製造方法。
10. 前記第１半導体領域形成工程と前記第２半導体領域形成工程とを、同時に行うことを特徴とする、請求項９に記載の定電圧ダイオードの製造方法。
11. 前記エピタキシャル層の主面に、少なくとも前記第１の不純物導入工程で形成された不純物層の表面に向けてさらに第２導電型の不純物を導入する第３の不純物導入工程と、
    前記第３の不純物導入工程で導入された不純物を拡散させることにより、少なくとも前記第１半導体領域の表面を覆う第３半導体領域を形成する第３半導体領域形成工程とをさらに備えることを特徴とする、請求項９に記載の定電圧ダイオードの製造方法。
12. 前記第１半導体領域形成工程、前記第２半導体領域形成工程、および前記第３半導体領域形成工程を同時に行うことを特徴とする、請求項１１に記載の定電圧ダイオードの製造方法。
13. 前記第３半導体領域形成工程では、当該第３半導体領域を、その底部が前記第２半導体領域の底部と前記エピタキシャル層の主面から同じ位置にあるように形成することを特徴とする、請求項１１に記載の定電圧ダイオードの製造方法。
14. 前記第３半導体領域形成工程では、当該第３半導体領域を、その底部が前記第２半導体領域の底部と前記エピタキシャル層の主面から深い位置にあるように形成することを特徴とする、請求項１１に記載の定電圧ダイオードの製造方法。

Images