JP2006156657A

JP2006156657A - Method of manufacturing semiconductor device and semiconductor memory device

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Publication number: JP2006156657A
Application number: JP2004344323A
Authority: JP
Inventors: Toshihiko Tanaka; 稔彦田中; Kazumasa Yonekura; 和賢米倉
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-11-29
Filing date: 2004-11-29
Publication date: 2006-06-15
Anticipated expiration: 2024-11-29
Also published as: JP4704015B2

Abstract

<P>PROBLEM TO BE SOLVED: To form wiring patterns with a narrow pitch and to provide a plug connected to the wiring patterns with high tolerance. <P>SOLUTION: A first pattern 11 is formed on a conductive film and thinned through trim etching. A second pattern 12 of closed loop is formed around a fine first pattern 11a in a self-aligned manner. The second pattern 12 is partially divided into a third pattern 12a. The conductive film is subjected to etching using the third pattern 12a as a mask for the formation of a wiring pattern 13. The wiring pattern 13 is covered with an interlayer insulating film, and then an opening 14 is provided inside the interlayer insulating film so as to make the curved end of the wiring pattern 13 exposed. The opening 14 is filled up with a conductive film for the formation of the plug. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置及び半導体記憶装置の製造方法に係り、特に微細パターンを持つ半導体装置、および集積度の高い半導体不揮発メモリの製造に好適な半導体装置の製造方法を可能にする微細加工に関するものである。 The present invention relates to a method for manufacturing a semiconductor device and a semiconductor memory device, and more particularly to a semiconductor device having a fine pattern and a fine processing that enables a method for manufacturing a semiconductor device suitable for manufacturing a highly integrated semiconductor nonvolatile memory. It is.

不揮発性半導体記憶装置の代表例としてフラッシュメモリが知られている（例えば、特許文献１参照。）。このフラッシュメモリは携帯性、対衝撃性に優れ、電気的に一括消去が可能なことから近年携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器のファイルとして急激に需要が拡大している。その市場の拡大にはメモリセル面積の縮小によるビットコストの低減が必須であり、これを実現するための様々な取り組みがなされている。メモリセルのチップ占有率は通常６０％以上であり、チップ縮小にはメモリセルの縮小が有効である。 A flash memory is known as a typical example of a nonvolatile semiconductor memory device (see, for example, Patent Document 1). Since this flash memory is excellent in portability and impact resistance and can be collectively erased, the demand for flash memory as a file for small portable information devices such as portable personal computers and digital still cameras has increased rapidly in recent years. In order to expand the market, it is essential to reduce the bit cost by reducing the memory cell area, and various efforts have been made to realize this. The chip occupation ratio of the memory cell is usually 60% or more, and the reduction of the memory cell is effective for the chip reduction.

メモリセルを縮小するための第１の方法としてリソグラフィの微細化があり、これはリソグラフィに用いる露光光の波長を３６５ｎｍ，２４８ｎｍ，さらには１９３ｎｍと短くする方法である。短波長化により解像度が上がるため、メモリセルおよびチップが小さくなる。但し露光波長を短くするこの方法はレジストやレンズ硝材などに莫大な開発が必要なことから開発期間と多大な投資が必要となるという問題がある。
第２の方法としてレベンソン型位相シフト露光法による微細化も検討されている。レベンソン型位相シフト露光法とは隣り合う露光部の位相が反転するようにマスクに位相シフタと呼ばれる位相差を生む透明な部材を形成し（ガラス部をエッチングして同様な光学効果を得るタイプもある）、そのマスクを介して露光する超解像露光法である。干渉を利用して光学像コントラストを上げる解像度向上法である。この方法をフラッシュメモリに適用することが提案されている（例えば、非特許文献１参照。）。 As a first method for reducing the size of the memory cell, there is miniaturization of lithography, which is a method of shortening the wavelength of exposure light used for lithography to 365 nm, 248 nm, or 193 nm. Since the resolution is increased by shortening the wavelength, memory cells and chips are reduced. However, this method of shortening the exposure wavelength has a problem in that it requires a great deal of development for resists and lens glass materials, which requires a development period and a great investment.
As a second method, miniaturization by the Levenson type phase shift exposure method is also being studied. In the Levenson type phase shift exposure method, a transparent member that creates a phase difference called a phase shifter is formed on the mask so that the phase of the adjacent exposed portion is reversed (the type that obtains the same optical effect by etching the glass portion) A super-resolution exposure method in which exposure is performed through the mask. This is a resolution enhancement method that increases the optical image contrast using interference. It has been proposed to apply this method to a flash memory (for example, see Non-Patent Document 1).

特許第２６９４６１８号公報Japanese Patent No. 2694618 Takashi Kobayashi、外１１名、“A 0.24-μm2 Cell Process with 0.18-μm Width Isolation and 3-D Interpoly Dielectric Film for 1-Gb Flash Memories”、IEDM(International Electron Device Meeting)-97、１９９７年、ｐ．２７５−２７８Takashi Kobayashi, 11 others, “A 0.24-μm2 Cell Process with 0.18-μm Width Isolation and 3-D Interpoly Dielectric Film for 1-Gb Flash Memories”, IEDM (International Electron Device Meeting) -97, 1997, p. 275-278

しかしながら、従来の半導体装置及び半導体記憶装置の製造方法、特にフラッシュメモリの製造方法ではゲート配線ピッチがリソグラフィの最小解像性能で規定されるため、解像限界以上にはメモリセル面積が小さくならないという問題があった。たとえ位相シフト露光法のような強い超解像を用いてもゲート配線ピッチは、露光光の波長をλ、レンズの開口数をＮＡとしたときに、λ／（４ＮＡ）より小さくすることは光学理論上不可能である。リソグラフィの解像度は年々向上しているが、半導体装置の微細化要求のスピードが解像度の向上を上回って速い。 However, in conventional semiconductor device and semiconductor memory device manufacturing methods, particularly flash memory manufacturing methods, the gate wiring pitch is defined by the minimum resolution performance of lithography, so that the memory cell area is not reduced beyond the resolution limit. There was a problem. Even if strong super-resolution like the phase shift exposure method is used, the gate wiring pitch is optically less than λ / (4NA) when the wavelength of the exposure light is λ and the numerical aperture of the lens is NA. It is theoretically impossible. Although the resolution of lithography is improving year by year, the speed of demand for miniaturization of semiconductor devices exceeds the resolution improvement.

本発明は、上述のような課題を解決するためになされたもので、狭小ピッチで配線パターンを形成し、該配線パターン端部に接続するプラグを高い裕度で形成することを第１の目的とする。また、本発明は、狭小ピッチでコントロールゲートを形成し、該コントロールゲート端部に接続するプラグを高い裕度で形成することを第２の目的とする。 The present invention has been made in order to solve the above-described problems. A first object of the present invention is to form a wiring pattern with a narrow pitch and to form a plug connected to the end of the wiring pattern with high tolerance. And A second object of the present invention is to form a control gate with a narrow pitch and to form a plug connected to the end portion of the control gate with high tolerance.

本発明に係る半導体装置の製造方法は、導電膜上に第１パターンを形成する工程と、
前記第１パターンの周囲に、前記第１パターンと接する第２パターンを自己整合的に形成する工程と、
前記第２パターンを形成した後、前記第１パターンを除去する工程と、
前記第２パターンを一部で分断する工程と、
分断された第２パターンをマスクとして前記導電膜をエッチングすることにより配線パターンを形成する工程と、
前記配線パターンを覆う層間絶縁膜を形成する工程と、
前記配線パターンの配線幅よりも大きい径を有する開口を前記層間絶縁膜内に形成する工程と、
前記開口内に導電膜を埋め込むことによりプラグを形成する工程とを含むことを特徴とするものである。 A method of manufacturing a semiconductor device according to the present invention includes a step of forming a first pattern on a conductive film,
Forming a second pattern in contact with the first pattern in a self-aligning manner around the first pattern;
Removing the first pattern after forming the second pattern;
Partly dividing the second pattern;
Forming a wiring pattern by etching the conductive film using the divided second pattern as a mask;
Forming an interlayer insulating film covering the wiring pattern;
Forming an opening having a diameter larger than the wiring width of the wiring pattern in the interlayer insulating film;
And a step of forming a plug by embedding a conductive film in the opening.

本発明に係る半導体装置の製造方法は、導電膜上に第１パターンを形成する工程と、
第１パターンを覆う膜を基板全面に形成した後、該膜を異方性エッチングすることにより、前記第１パターンの側壁に沿って閉ループ状の第２パターンを形成する工程と、
第２パターンを形成した後、前記第１パターンを除去する工程と、
前記第２パターンの一部をエッチングすることにより、前記第２パターンを複数の第３パターンに分断する工程と、
前記第３パターンをマスクとして前記導電膜をエッチングすることにより配線パターンを形成する工程と、
前記配線パターンを覆う層間絶縁膜を形成する工程と、
前記配線パターンの配線幅よりも大きい径を有する開口を前記層間絶縁膜内に形成する工程と、
前記開口内に導電膜を埋め込む工程とを含むことを特徴とするものである。 A method of manufacturing a semiconductor device according to the present invention includes a step of forming a first pattern on a conductive film,
Forming a film covering the first pattern on the entire surface of the substrate, and then anisotropically etching the film to form a second pattern in a closed loop shape along the sidewall of the first pattern;
Removing the first pattern after forming the second pattern;
Dividing the second pattern into a plurality of third patterns by etching a part of the second pattern;
Forming a wiring pattern by etching the conductive film using the third pattern as a mask;
Forming an interlayer insulating film covering the wiring pattern;
Forming an opening having a diameter larger than the wiring width of the wiring pattern in the interlayer insulating film;
And a step of embedding a conductive film in the opening.

本発明に係る半導体記憶装置の製造方法は、不揮発性の半導体記憶装置の製造方法であって、
浮遊ゲートの上方に導電膜を形成する工程と、
前記導電膜上に第１パターンを形成する工程と、
第１パターンを覆う膜を基板全面に形成した後、該膜を異方性エッチングすることにより、前記第１パターンの側壁に沿って閉ループ状の第２パターンを形成する工程と、
第２パターンを形成した後、前記第１パターンを除去する工程と、
前記第２パターンの一部をエッチングすることにより、前記第２パターンを複数の第３パターンに分断する工程と、
前記第３パターンをマスクとして前記導電膜をエッチングすることによりコントロールゲートを形成する工程と、
前記コントロールゲートを覆う層間絶縁膜を形成する工程と、
前記コントロールゲートの配線幅よりも大きい径を有する開口を前記層間絶縁膜内に形成する工程と、
前記開口内に導電膜を埋め込む工程とを含むことを特徴とするものである。 A method of manufacturing a semiconductor memory device according to the present invention is a method of manufacturing a nonvolatile semiconductor memory device,
Forming a conductive film above the floating gate;
Forming a first pattern on the conductive film;
Forming a film covering the first pattern on the entire surface of the substrate, and then anisotropically etching the film to form a second pattern in a closed loop shape along the sidewall of the first pattern;
Removing the first pattern after forming the second pattern;
Dividing the second pattern into a plurality of third patterns by etching a part of the second pattern;
Forming a control gate by etching the conductive film using the third pattern as a mask;
Forming an interlayer insulating film covering the control gate;
Forming an opening having a diameter larger than the wiring width of the control gate in the interlayer insulating film;
And a step of embedding a conductive film in the opening.

本発明は、以上説明したように、狭小ピッチで配線パターンを形成することができ、該配線パターン端部に接続するプラグを高い裕度で形成することができる。
また、本発明は、狭小ピッチでコントロールゲートを形成することができ、該コントロールゲート端部に接続するプラグを高い裕度で形成することができる。 As described above, according to the present invention, a wiring pattern can be formed with a narrow pitch, and a plug connected to the end of the wiring pattern can be formed with high tolerance.
Further, according to the present invention, the control gate can be formed with a narrow pitch, and the plug connected to the end portion of the control gate can be formed with high tolerance.

以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。 Embodiments of the present invention will be described below with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals, and the description thereof may be simplified or omitted.

実施の形態１．
図１は、本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である。
先ず、基板上に導電膜を形成した後、図１（ａ）に示すように、導電膜上に第１パターン１１をリソグラフィの解像度内で形成する。その後、図１（ｂ）に示すように、パターンピッチバランス調整を行うためのトリムエッチングを行って、第１パターンを細らせて、第１パターン１１ａとする。すなわち、後述する配線パターン１３のピッチを考慮して、トリムエッチングにより第１パターン１１を細らせる。 Embodiment 1 FIG.
FIG. 1 is a process sectional view for explaining the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
First, after forming a conductive film on a substrate, as shown in FIG. 1A, a first pattern 11 is formed on the conductive film within the resolution of lithography. Thereafter, as shown in FIG. 1B, trim etching for adjusting the pattern pitch balance is performed to narrow the first pattern, thereby forming the first pattern 11a. That is, the first pattern 11 is thinned by trim etching in consideration of the pitch of the wiring pattern 13 described later.

次に、図１（ｃ）に示すように、第１パターン１１ａの周囲に自己整合的に第２パターン１２を形成する。閉ループの第２パターン１２は、第１パターン１１ａを覆うように形成した膜を異方性エッチングすることにより得られる。
その後、図１（ｄ）に示すように、閉ループの第２パターンをベンディング部（屈曲部）が残るように分断し、端部のベンディング部が孤立して存在する第３パターン１２ａを形成する。
次に、第３パターン１２ａをマスクとして導電膜をドライエッチングすることにより、図１（ｅ）に示すように、基板上に配線パターン１３が形成される。そして、配線パターン１３を覆う層間絶縁膜を形成した後、該層間絶縁膜内に、配線パターン１３の端部（屈曲部）近傍上に、配線パターン１３の線幅より大きな径を有する開口１４としての接続孔を形成する。この接続孔１４内に導電膜を埋め込むことにより、引き出し電極用のプラグが形成される。開口１４として、後述するホールではなく開口溝を形成してもよい。 Next, as shown in FIG. 1C, the second pattern 12 is formed around the first pattern 11a in a self-aligning manner. The closed loop second pattern 12 is obtained by anisotropically etching a film formed so as to cover the first pattern 11a.
Thereafter, as shown in FIG. 1D, the second pattern of the closed loop is divided so that the bending part (bending part) remains, and the third pattern 12a in which the bending part at the end part is present in isolation is formed.
Next, the conductive pattern is dry-etched using the third pattern 12a as a mask, thereby forming the wiring pattern 13 on the substrate as shown in FIG. Then, after forming an interlayer insulating film covering the wiring pattern 13, an opening 14 having a diameter larger than the line width of the wiring pattern 13 is formed in the interlayer insulating film near the end portion (bent portion) of the wiring pattern 13. The connection hole is formed. By burying a conductive film in the connection hole 14, a plug for the lead electrode is formed. As the opening 14, an opening groove may be formed instead of a hole described later.

以上説明したように、本実施の形態１では、リソグラフィの限界で規定されるよりも狭小ピッチで配線パターン１３を形成することが可能となり、さらに配線パターン１３の狭小ピッチに収まるように接続孔１４を形成することができる。
第１パターン１１はリソグラフィの解像度で決まる最小ピッチまでしか細くすることはできないが、第１パターン１１ａの周囲（ペリフェラル部）に自己整合的にパターン１２を形成し、閉ループを分断することにより、第１パターン１１ａのパターンピッチの中に２本の微細配線パターン１３を形成できる。すなわちハーフピッチで配線パターン１３を形成することが可能となる。電極の取り出し部にはパッドを形成せず、接続孔１４の径を大きくすることにより配線パターン１３と孔１４との重ね裕度を確保することができる。 As described above, in the first embodiment, it is possible to form the wiring pattern 13 with a narrower pitch than specified by the limit of lithography, and further, the connection holes 14 so as to fit in the narrow pitch of the wiring pattern 13. Can be formed.
The first pattern 11 can be thinned only to the minimum pitch determined by the resolution of lithography, but by forming the pattern 12 in a self-aligned manner around the first pattern 11a (peripheral portion) and dividing the closed loop, Two fine wiring patterns 13 can be formed in the pattern pitch of one pattern 11a. That is, the wiring pattern 13 can be formed with a half pitch. By not increasing the diameter of the connection hole 14 without forming a pad on the electrode lead-out portion, it is possible to ensure the tolerance for overlapping the wiring pattern 13 and the hole 14.

なお、ペリフェラル部に自己整合的にパターンを形成する方法は、特開平６−７７１８０号公報や特開平８−３０６６９８号公報に記載がある。しかし、これらの公報には配線の取り出し方法や末端の処理方法に関しての考慮がなく、そのままではフラッシュメモリなどのゲート配線に適用が難しい。また、特開平７−３２６５６２号公報には、ペリフェラル部に自己整合的に微細パターンを形成した後、一部を分断して閉ループを分断して配線を形成する方法が記載されているが、単体の配線に関するものであり、上層配線との電気的接続を取る接続孔との取りまわしも含めたものではない。不揮発性メモリなどの高集積メモリを考えた場合、ゲート配線の配線ピッチが小さくなるばかりではなく、接続孔パターンが配線ピッチに収まるようにする必要がある。本発明は、これらの課題を解決するものである。 A method for forming a pattern in a self-aligned manner in the peripheral portion is described in Japanese Patent Laid-Open Nos. 6-77180 and 8-306698. However, these publications do not consider the wiring extraction method and the terminal processing method, and are difficult to apply to the gate wiring of a flash memory or the like as it is. Japanese Patent Laid-Open No. 7-326562 describes a method of forming a fine pattern in a self-aligned manner in a peripheral portion and then dividing a part to form a wiring by dividing a closed loop. However, it does not include the connection with the connection hole for electrical connection with the upper layer wiring. When considering a highly integrated memory such as a non-volatile memory, it is necessary not only to reduce the wiring pitch of the gate wiring, but also to make the connection hole pattern fit within the wiring pitch. The present invention solves these problems.

実施の形態２．
図２は、本発明の実施の形態２による不揮発性半導体記憶装置を説明するための平面図である。図３は、図２に示した不揮発性記憶装置の断面図である。詳細には、図２は、不揮発性半導体記憶装置の代表例であるフラッシュメモリセルを示す平面図である。図３（ａ）は図２のＡ−Ａ’断面図であり、図３（ｂ）は図２のＢ−Ｂ’断面図であり、図３（ｃ）は図２のＣ−Ｃ’断面図である。 Embodiment 2. FIG.
FIG. 2 is a plan view for explaining the nonvolatile semiconductor memory device according to the second embodiment of the present invention. FIG. 3 is a cross-sectional view of the nonvolatile memory device shown in FIG. Specifically, FIG. 2 is a plan view showing a flash memory cell which is a typical example of a nonvolatile semiconductor memory device. 3A is a cross-sectional view taken along line AA ′ of FIG. 2, FIG. 3B is a cross-sectional view taken along line BB ′ of FIG. 2, and FIG. 3C is a cross-sectional view taken along line CC ′ of FIG. FIG.

図２及び図３に示すように、本メモリセルは、基板１００のウェル１０１内に形成された不純物導入層１０５としてのソース／ドレイン領域、第１ゲートである浮遊ゲート１０３ｂ、第２ゲートである制御ゲート１１１ａ、及び第３ゲート１０７ａを有している。
各メモリセルの制御ゲート１１１ａは行方向に接続され、ワード線を形成している。浮遊ゲート１０３ｂとウェル１０１とはゲート絶縁膜１０２ａにより、浮遊ゲート１０３ｂと第３ゲート１０７ａとは絶縁膜１０６ａにより、浮遊ゲート１０３ｂとワード線１１１ａとは絶縁膜１１０ａにより、第３ゲート１０７ａとワード線１１１ａとは絶縁膜１０８ａによりそれぞれ分離されている。 As shown in FIGS. 2 and 3, this memory cell is a source / drain region as an impurity introduction layer 105 formed in a well 101 of a substrate 100, a floating gate 103b as a first gate, and a second gate. A control gate 111a and a third gate 107a are provided.
The control gate 111a of each memory cell is connected in the row direction to form a word line. The floating gate 103b and the well 101 are formed by the gate insulating film 102a, the floating gate 103b and the third gate 107a are formed by the insulating film 106a, the floating gate 103b and the word line 111a are formed by the insulating film 110a, and the third gate 107a and the word line are formed. 111a is separated from each other by an insulating film 108a.

ソース／ドレイン領域１０５はワード線１１１ａに対して垂直に配置され、列方向のメモリセルのソース／ドレインを接続するローカルソース線及びローカルデータ線として存在する。すなわち、本不揮発性半導体記憶装置は、メモリセル毎にコンタクト孔を持たない、いわゆるコンタクトレス型のアレイ構成を有する。このソース／ドレイン領域１０５に垂直な方向にチャネルが形成される。配線だけでなく孔もリソグラフィの解像性能によるピッチ制限を受けるので、コンタクトレス型のアレイ構成に対して本発明を適用することが効果的である。すなわち、コンタクトレス型のアレイ構成では、配線のピッチを詰めれば詰めるほどメモリセル面積を小さくすることができる。 The source / drain region 105 is arranged perpendicular to the word line 111a and exists as a local source line and a local data line connecting the source / drain of the memory cells in the column direction. That is, this nonvolatile semiconductor memory device has a so-called contactless array configuration in which each memory cell does not have a contact hole. A channel is formed in a direction perpendicular to the source / drain region 105. Since not only the wiring but also the hole is subjected to pitch limitation due to the resolution performance of lithography, it is effective to apply the present invention to a contactless type array configuration. That is, in the contactless type array configuration, the memory cell area can be reduced as the wiring pitch is reduced.

なお、本実施の形態２ではＡＮＤ型フラッシュメモリについて説明するが、ＮＡＮＤ型フラッシュメモリにもコンタクトレス型のアレイ構成を適用することができる。この場合も、配線のピッチを詰めれば詰めるほどメモリセルが小さくなる。 In the second embodiment, an AND flash memory is described. However, a contactless array configuration can also be applied to a NAND flash memory. Also in this case, the smaller the wiring pitch, the smaller the memory cell.

第３ゲート１０７ａの２つの端面は、浮遊ゲート１０３ｂの端面のうちワード線１１１ａ及びチャネルとそれぞれ垂直な方向に存在する２つの端面と、それそれ絶縁膜１０６ａを介して対向して存在する。
第３ゲート１０７ａは、ワード線１１１ａ及びチャネルと垂直な方向に存在する浮遊ゲート１０３ｂの隙間に埋込まれている。さらに、浮遊ゲート１０３ｂが第３ゲート１０７ａに対し対称に存在すると共に、第３ゲート１０７ａが浮遊ゲート１０３ｂに対し対称に存在している。
第３ゲート１０７ａは、ソース／ドレイン領域１０５の上方に配置され、ソース／ドレイン領域１０５と同様に、ワード線１１１ａ及びチャネルに対して垂直に、すなわち列方向に配置されている。 The two end faces of the third gate 107a are opposed to two end faces of the end face of the floating gate 103b that are perpendicular to the word line 111a and the channel, respectively, with the insulating film 106a interposed therebetween.
The third gate 107a is embedded in a gap between the floating gate 103b existing in a direction perpendicular to the word line 111a and the channel. Further, the floating gate 103b exists symmetrically with respect to the third gate 107a, and the third gate 107a exists symmetrically with respect to the floating gate 103b.
The third gate 107a is disposed above the source / drain region 105, and is disposed perpendicular to the word line 111a and the channel, that is, in the column direction, like the source / drain region 105.

このような構造では、浮遊ゲート１０３ｂと制御ゲート１１ａ以外の第３ゲート１０７ａが存在する場合であっても、ワード線方向(行方向)、及びローカルデータ線方向(列方向)のピッチを最小加工寸法の２倍とすることができる。従って、メモリセル面積をクロスポイント型のアレイでは最小の４Ｆｘ×Ｆｙ（Ｆ：最小加工寸法）に縮小することが可能となる。
通常、最小加工寸法Ｆはリソグラフィの解像度で決まるため、Ｘ方向（Ｆｘ）もＹ方向（Ｆｙ）も同じ寸法であるが、本実施の形態１ではワード線の線幅を最小でリソグラフィの最小解像ピッチの１／４にすることが可能であるため、最小メモリセル面積は（１／２）×Ｐ^２（Ｐ：リソグラフィ最小解像ピッチ）となり、通常のメモリセル面積Ｐ^２よりも半減する。なお、ワード線の方向と垂直ないわゆるデータ線の方向では、微細化をすると素子分離特性、拡散層の抵抗、ホットエレクトロンなどの影響によるトランジスタ特性に大きな影響が出るので単純なシュリンクができず、その対策で構造が複雑になる。基本構成的には縦横とも同じ寸法にできるが、あえてワード線方向、すなわちコントロールゲートのみ大幅にシュリンクすることで比較的簡単な構造で、開発期間も短く集積度の高いフラッシュメモリを製造することができる。 In such a structure, the pitches in the word line direction (row direction) and the local data line direction (column direction) are minimized even when the third gate 107a other than the floating gate 103b and the control gate 11a exists. It can be twice the size. Therefore, the memory cell area can be reduced to the minimum 4Fx × Fy (F: minimum processing dimension) in the cross-point type array.
Usually, since the minimum processing dimension F is determined by the resolution of lithography, the X direction (Fx) and the Y direction (Fy) are the same dimension. However, in the first embodiment, the line width of the word line is minimized and the minimum resolution of lithography is performed. Since the image pitch can be reduced to 1/4, the minimum memory cell area is (1/2) × P ² (P: lithography minimum resolution pitch), which is halved from the normal memory cell area P ^2. . Note that in the direction of the so-called data line perpendicular to the direction of the word line, if the device is miniaturized, the transistor characteristics due to the influence of element isolation characteristics, diffusion layer resistance, hot electrons, etc. are greatly affected, so simple shrinking cannot be performed. The countermeasure complicates the structure. Although the basic dimensions can be the same in both vertical and horizontal dimensions, it is possible to manufacture a flash memory with a relatively simple structure, a short development period, and a high degree of integration by drastically shrinking only the word line direction, that is, the control gate. it can.

次に、上記不揮発性半導体装置のメモリセルの製造方法について説明する。
図４から図６は、本実施の形態２によるメモリセルの製造方法を説明するための工程断面図である。
先ず、図４（ａ）に示すように、基板１００であるシリコン基板の上層にｐ型ウェル１０１を形成する。そして、このｐ型ウェル１０１上に、１２ｎｍ程度の膜厚でゲート酸化膜（ゲート絶縁膜）１０２を熱酸化法により形成する。 Next, a method for manufacturing the memory cell of the nonvolatile semiconductor device will be described.
4 to 6 are process cross-sectional views for explaining a method of manufacturing a memory cell according to the second embodiment.
First, as shown in FIG. 4A, a p-type well 101 is formed in an upper layer of a silicon substrate that is the substrate 100. Then, a gate oxide film (gate insulating film) 102 having a thickness of about 12 nm is formed on the p-type well 101 by a thermal oxidation method.

次に、図４（ｂ）に示すように、ゲート酸化膜１０２上に、後に浮遊ゲートとなり、リンがドーピングされたドープトポリシリコン膜１０３を形成する。そして、ドープトポリシリコン膜１０３上にシリコン窒化膜１０４を形成する。 Next, as shown in FIG. 4B, a doped polysilicon film 103 which will later become a floating gate and is doped with phosphorus is formed on the gate oxide film 102. Then, a silicon nitride film 104 is formed on the doped polysilicon film 103.

続いて、リソグラフィとドライエッチング技術により、シリコン窒化膜１０４及びドープトポリシリコン膜１０３を順次パターニングする。これにより、図４（ｃ）に示すように、ゲート絶縁膜１０２上にドープトポリシリコン膜１０３ａとシリコン窒化膜１０４ａとの積層構造が得られる。その後、図４（ｄ）に示すように、シリコン窒化膜１０４ａをマスクとしてイオン注入法によりヒ素イオンをウェル１０１内に注入し、メモリセルのソース／ドレイン領域となる不純物導入層１０５を形成する。 Subsequently, the silicon nitride film 104 and the doped polysilicon film 103 are sequentially patterned by lithography and dry etching techniques. As a result, as shown in FIG. 4C, a laminated structure of the doped polysilicon film 103a and the silicon nitride film 104a is obtained on the gate insulating film. Thereafter, as shown in FIG. 4D, arsenic ions are implanted into the well 101 by an ion implantation method using the silicon nitride film 104a as a mask, thereby forming an impurity introduction layer 105 to be a source / drain region of the memory cell.

次に、浮遊ゲートと第３ゲートを分離するための絶縁膜１０６を以下の方法により形成する（図４（ｅ）参照）。先ず、ＬＰＣＶＤ法（減圧化学気相成長法）を用いて１０．５ｎｍ程度のシリコン酸化膜を形成する。該シリコン酸化膜をアンモニア雰囲気中で熱処理することにより、該シリコン酸化膜に窒素を導入する。その後、窒素が導入されたシリコン酸化膜にウェット酸化処理を行う。これは、アンモニア中での熱処理によりシリコン酸化膜中に導入された水素を除去するためである。以上の工程により形成したシリコン酸化膜１０６は、膜中の電荷トラップ量が小さく、高い書換え耐性を有している。 Next, an insulating film 106 for separating the floating gate and the third gate is formed by the following method (see FIG. 4E). First, a silicon oxide film of about 10.5 nm is formed using LPCVD (low pressure chemical vapor deposition). Nitrogen is introduced into the silicon oxide film by heat-treating the silicon oxide film in an ammonia atmosphere. Thereafter, wet oxidation treatment is performed on the silicon oxide film into which nitrogen is introduced. This is to remove hydrogen introduced into the silicon oxide film by heat treatment in ammonia. The silicon oxide film 106 formed by the above process has a small amount of charge traps in the film and has high rewrite resistance.

次に、図５（ａ）に示すように、後に第３ゲートとなり、リンがドーピングされたドープトポリシリコン膜１０７を浮遊ゲートパターン１０３ａの隙間が完全に埋まるように形成する。その後、異方性ドライエッチングによりドープトポリシリコン膜１０７をエッチバックする。これにより、図５（ｂ）に示すように、浮遊ゲートパターン１０３ａの隙間に所定の厚さのドープトポリシリコン膜１０７ａが残存する。ここで、消去時の内部動作電圧を低減するため、エッチバック後に残存するドープトポリシリコン膜１０７ａの膜厚は、浮遊ゲートとなるドープトポリシリコン１０３ａの膜厚に比べて薄いことが望ましい。 Next, as shown in FIG. 5A, a doped polysilicon film 107 which will later become a third gate and is doped with phosphorus is formed so that the gap between the floating gate patterns 103a is completely filled. Thereafter, the doped polysilicon film 107 is etched back by anisotropic dry etching. As a result, as shown in FIG. 5B, the doped polysilicon film 107a having a predetermined thickness remains in the gap between the floating gate patterns 103a. Here, in order to reduce the internal operating voltage at the time of erasing, it is desirable that the thickness of the doped polysilicon film 107a remaining after the etch back is smaller than the thickness of the doped polysilicon 103a serving as a floating gate.

次に、図５（ｃ）に示すように、ドープトポリシリコン膜１０３ａの隙間が完全に埋まるように、シリコン酸化膜１０８を形成する。そして、シリコン窒化膜１０４ａが露出するまで、シリコン酸化膜１０８及びシリコン酸化膜１０６をＣＭＰ法により研磨する。これにより、図５（ｄ）に示すように、シリコン窒化膜１０４ａは膜厚が薄いシリコン窒化膜１０４ｂとなり、シリコン窒化膜１０４ａ上のシリコン酸化膜１０６は除去され、シリコン窒化膜１０４ｂの隙間にシリコン酸化膜１０８ａが埋め込まれる。 Next, as shown in FIG. 5C, a silicon oxide film 108 is formed so that the gap between the doped polysilicon film 103a is completely filled. Then, the silicon oxide film 108 and the silicon oxide film 106 are polished by CMP until the silicon nitride film 104a is exposed. As a result, as shown in FIG. 5D, the silicon nitride film 104a becomes a thin silicon nitride film 104b, the silicon oxide film 106 on the silicon nitride film 104a is removed, and the silicon nitride film 104b has a silicon gap in the gap. An oxide film 108a is embedded.

次に、図６（ａ）に示すように、熱リン酸水溶液を用いてシリコン窒化膜１０４ｂを除去して、ドープトポリシリコン膜１０３ａの表面を露出させる。その後、図６（ｂ）に示すように、リンがドーピングされたドープトポリシリコン膜１０９を基板全面に形成する。そして、このドープトポリシリコン膜１０９を異方性ドライエッチングすることにより、図６（ｃ）に示すように、ポリシリコン膜１０３ａ上にポリシリコン膜１０９ａが自己整合的に形成される。すなわち、ドープトポリシリコン膜１０３ａとシリコン酸化膜１０８ａの段差部に、ドープトポリシリコン膜１０９ａが自己整合的に形成される。ドープトポリシリコン膜１０９ａはドープトポリシリコン膜１０３ａと電気的に接続しており、この２層のドープトポリシリコン膜１０３ａ，１０９ａで浮遊ゲートを構成する。ドープトポリシリコン膜１０９ａは浮遊ゲートの表面積を増大し、メモリセルのカップリング比を増大する効果がある。これにより書込み／消去時の内部動作電圧の低減が可能である。 Next, as shown in FIG. 6A, the silicon nitride film 104b is removed using a hot phosphoric acid aqueous solution to expose the surface of the doped polysilicon film 103a. Thereafter, as shown in FIG. 6B, a doped polysilicon film 109 doped with phosphorus is formed on the entire surface of the substrate. Then, by performing anisotropic dry etching on this doped polysilicon film 109, a polysilicon film 109a is formed on the polysilicon film 103a in a self-aligned manner, as shown in FIG. 6C. That is, the doped polysilicon film 109a is formed in a self-aligned manner at the step portion between the doped polysilicon film 103a and the silicon oxide film 108a. The doped polysilicon film 109a is electrically connected to the doped polysilicon film 103a, and the two layers of doped polysilicon films 103a and 109a constitute a floating gate. The doped polysilicon film 109a has an effect of increasing the surface area of the floating gate and increasing the coupling ratio of the memory cell. Thereby, the internal operating voltage at the time of writing / erasing can be reduced.

次に、図６（ｄ）に示すように、図４（ｅ）で示した方法と同一の手法により、浮遊ゲートとワード線を分離する窒素を添加したシリコン酸化膜１１０を、例えば、１０．５ｎｍ程度の膜厚で形成する。その後、シリコン酸化膜１１０上に、ワード線となるポリシリコン膜、窒化タングステン膜、タングステン膜の積層導電膜、いわゆるポリメタル膜を形成する。なお、ポリメタル膜に替えて、ポリシリコン膜単体あるいはタングステンシリサイド膜を用いることができる。 Next, as shown in FIG. 6D, the silicon oxide film 110 to which nitrogen for separating the floating gate and the word line is added by the same method as shown in FIG. It is formed with a film thickness of about 5 nm. Thereafter, a polysilicon film, a tungsten nitride film, a laminated conductive film of a tungsten film, that is, a so-called polymetal film to be a word line is formed on the silicon oxide film 110. Instead of the polymetal film, a single polysilicon film or a tungsten silicide film can be used.

このポリメタル膜を、図７及び図８を参照して以下に説明する微細加工技術によりパターニングすることにより、図６（ｅ）に示すように、ワード線１１１ａが形成される。 By patterning this polymetal film by a microfabrication technique described below with reference to FIGS. 7 and 8, a word line 111a is formed as shown in FIG. 6 (e).

図７及び図８は、本実施の形態２において、ワード線の形成方法を説明するための工程断面図である。詳細には、図７及び図８における（i）は上面図であり、（ii）は（i）のＡ−Ａ’断面図であり、（iii）は（i）のＢ−Ｂ’断面図である。
各図の（ii），（iii）では、例えば、図７（ａ）に示すように、基板２０１、導電膜２０２、酸化膜２０３、レジストパターン２０４と簡単化して示している。実際には、上述のように、基板２０１はその表面が酸化膜で覆われた図６（ｄ）に示すような積層構造をもち、導電膜２０２は上記ポリメタル膜である。 7 and 8 are process cross-sectional views for describing a method of forming a word line in the second embodiment. Specifically, (i) in FIGS. 7 and 8 is a top view, (ii) is a sectional view taken along line AA ′ in (i), and (iii) is a sectional view taken along line BB ′ in (i). It is.
In (ii) and (iii) of each figure, for example, as shown in FIG. 7A, the substrate 201, the conductive film 202, the oxide film 203, and the resist pattern 204 are simplified. Actually, as described above, the substrate 201 has a laminated structure as shown in FIG. 6D where the surface is covered with an oxide film, and the conductive film 202 is the polymetal film.

先ず、図７（ａ）に示すように、導電膜２０２としての上記ポリメタル膜上にシリコン酸化膜２０３を形成し、その上にレジストパターン２０４を形成する。なお、レジストパターン２０４の形成前に、必要に応じて反射防止膜を塗布法又はＣＶＤ法により形成することができる。レジストパターン２０４のパターンピッチはリソグラフィの解像限界により制約される。ここではデータ線のパターンピッチと同じとする。具体的には、超解像のＮＡ０．９２のＡｒＦスキャナを用いたため、レジストパターン２０４の線幅を６４ｎｍ、ピッチを１２８ｎｍとする。なお、このレジストパターン２０４の線幅及びピッチは一例にすぎない。等間隔の線幅としたのは使用したレジストと露光条件のピボータルポイントが等線幅であるためであり、最も露光裕度がとれる線幅に設定することが望ましい。 First, as shown in FIG. 7A, a silicon oxide film 203 is formed on the polymetal film as the conductive film 202, and a resist pattern 204 is formed thereon. Note that an antireflection film can be formed by a coating method or a CVD method as necessary before the formation of the resist pattern 204. The pattern pitch of the resist pattern 204 is limited by the resolution limit of lithography. Here, it is the same as the pattern pitch of the data lines. Specifically, since a super-resolution NA 0.92 ArF scanner is used, the line width of the resist pattern 204 is set to 64 nm and the pitch is set to 128 nm. Note that the line width and pitch of the resist pattern 204 are merely examples. The reason why the line widths are equally spaced is that the pivot points of the resist used and the exposure conditions are equal line widths, and it is desirable to set the line width so that the exposure margin can be maximized.

次に、図７（ｂ）に示すように、レジストパターン２０４を等方性エッチング（トリムエッチング）により細らせて、微細なレジストパターン２０４ａを形成する。そして、レジストパターン２０４ａをマスクとしてシリコン酸化膜２０３をドライエッチングし、レジストパターン２０４ａを除去すると、図７（ｃ）に示すように、微細な酸化膜パターン２０３ａが形成される。ここで、レジストパターン２０４の等方性エッチングは酸素ガス存在下で行った。なお、トリムエッチングしていないレジストパターン２０４をマスクにして酸化膜２０３をパターニングし、パターニング後の酸化膜に対してサイドエッチングが進行するようなトリムエッチングを行うことによっても、微細な酸化膜パターン２０３ａを形成することができる。 Next, as shown in FIG. 7B, the resist pattern 204 is thinned by isotropic etching (trim etching) to form a fine resist pattern 204a. Then, when the silicon oxide film 203 is dry-etched using the resist pattern 204a as a mask and the resist pattern 204a is removed, a fine oxide film pattern 203a is formed as shown in FIG. 7C. Here, isotropic etching of the resist pattern 204 was performed in the presence of oxygen gas. The fine oxide film pattern 203a can also be obtained by patterning the oxide film 203 using the resist pattern 204 that has not been trim-etched as a mask and performing trim etching so that side etching proceeds on the patterned oxide film. Can be formed.

次に、酸化膜パターン２０３ａを覆うようにシリコン窒化膜をプラズマＣＶＤ法により形成し、該シリコン窒化膜を異方性エッチングする。これにより、図７（ｄ）に示すように、酸化膜パターン２０３ａの側壁に沿って窒化膜パターン２０５が自己整合的に形成される。言い換えれば、酸化膜パターン２０３ａをコアにして、窒化膜からなるサイドウォールパターン２０５が形成される。ここで、窒化膜パターン２０５が等間隔で形成されるように、酸化膜パターン２０３ａの線幅とサイドウォール量を調整することができる。 Next, a silicon nitride film is formed by plasma CVD so as to cover the oxide film pattern 203a, and the silicon nitride film is anisotropically etched. As a result, as shown in FIG. 7D, a nitride film pattern 205 is formed in a self-aligned manner along the sidewall of the oxide film pattern 203a. In other words, the sidewall pattern 205 made of a nitride film is formed using the oxide film pattern 203a as a core. Here, the line width and sidewall amount of the oxide film pattern 203a can be adjusted so that the nitride film patterns 205 are formed at equal intervals.

次に、図７（ｅ）に示すように、酸化膜パターン２０３ａを除去する。これにより、閉ループの窒化膜パターン２０５が形成される。
その後、図７（ｆ）に示すように、レジスト膜を塗布形成し、通常の露光・現像を行うことにより、窒化膜パターン２０５の端部近傍上に開口２０７を有するレジストパターン２０６を形成する。ここで、リソグラフィで開けられる最小開口径とそのピッチは、リソグラフィで形成できるラインアンドスペースパターンの線幅やパターンピッチより大きくなる。しかし、図７（ａ）と（ｆ）とを比較して分かるように、開口２０７のパターンピッチはライン２０４の場合の２倍であり、また開口２０７の大きさもライン２０４の線幅のほぼ２倍であるため、余裕を持って開口２０７を形成することができる。解像度的にはラインパターンより劣る穴パターンであるが、そのパターンピッチと穴径が大きいため、寸法精度と合わせ余裕を十分確保することができる。なお、本実施の形態２では、パターンピッチは２５６ｎｍ、穴径は１２８ｎｍとした。なおリソグラフィの特性として、穴径が大きく、パターンピッチもゆるくなると穴の寸法精度は高くなる。 Next, as shown in FIG. 7E, the oxide film pattern 203a is removed. As a result, a closed loop nitride film pattern 205 is formed.
Thereafter, as shown in FIG. 7F, a resist film is applied and formed, and normal exposure / development is performed to form a resist pattern 206 having an opening 207 near the end of the nitride film pattern 205. Here, the minimum opening diameter and the pitch that can be opened by lithography are larger than the line width and pattern pitch of a line-and-space pattern that can be formed by lithography. However, as can be seen by comparing FIGS. 7A and 7F, the pattern pitch of the openings 207 is twice that of the lines 204, and the size of the openings 207 is also approximately 2 times the line width of the lines 204. Since it is double, the opening 207 can be formed with a margin. Although the hole pattern is inferior to the line pattern in terms of resolution, since the pattern pitch and the hole diameter are large, sufficient dimensional accuracy and alignment allowance can be ensured. In the second embodiment, the pattern pitch is 256 nm and the hole diameter is 128 nm. Note that, as a lithography characteristic, if the hole diameter is large and the pattern pitch is loose, the dimensional accuracy of the hole is increased.

次に、図７（ｇ）に示すように、レジストパターン２０６の開口２０７底部に露出する窒化膜パターン２０７をエッチングにより除去する。その後、レジストパターン２０６を除去すると、図７（ｈ）に示すように、導電膜２０２上に閉ループが分断されて端部が孤立パターンとなった窒化膜パターン２０５ａが形成される。 Next, as shown in FIG. 7G, the nitride film pattern 207 exposed at the bottom of the opening 207 of the resist pattern 206 is removed by etching. Thereafter, when the resist pattern 206 is removed, as shown in FIG. 7H, a nitride film pattern 205a is formed on the conductive film 202 so that the closed loop is divided and the end portion becomes an isolated pattern.

次に、図８（ａ）に示すように、窒化膜パターン２０５ａをマスクとして導電膜２０２をエッチングすることにより、配線パターン２０２ａが形成される。その後、熱燐酸を用いたウェットエッチングにより窒化膜パターン２０５ａを除去すると、図８（ｂ）に示すような構造が得られる。ここで、上述したように、基板表面には薄い酸化膜１１０（図６（ｄ）参照）が形成されているが、この酸化膜１１０は熱燐酸を用いたウェットエッチングではほとんどエッチングされないため、デバイス形成上の問題はない。形成された配線パターン２０２ａのラインアンドスペース部（メモリセル部）のピッチは６４ｎｍであり、リソグラフィの実用最小解像ピッチ１２８ｎｍの半分である。しかも、配線パターン２０２ａは、等間隔及び等線幅のラインアンドスペースパターンである。リソグラフィで使用したレンズの理論最小解像ピッチはλ／（２×ＮＡ）で表され、露光波長λ＝１９３ｎｍ、レンズの開口率ＮＡ＝０．９２を入れると１０４ｎｍである。これに比べても、約６０％に小さくなっている。この配線パターン２０２ａは、図６（ｅ）に示したワード線１１１ａに対応する。 Next, as shown in FIG. 8A, the conductive film 202 is etched using the nitride film pattern 205a as a mask to form a wiring pattern 202a. Thereafter, when the nitride film pattern 205a is removed by wet etching using hot phosphoric acid, a structure as shown in FIG. 8B is obtained. Here, as described above, a thin oxide film 110 (see FIG. 6D) is formed on the surface of the substrate, but this oxide film 110 is hardly etched by wet etching using hot phosphoric acid. There are no formation problems. The pitch of the line and space portion (memory cell portion) of the formed wiring pattern 202a is 64 nm, which is half of the practical minimum resolution pitch of 128 nm for lithography. Moreover, the wiring pattern 202a is a line-and-space pattern with equal intervals and equal line widths. The theoretical minimum resolution pitch of the lens used in lithography is represented by λ / (2 × NA), and is 104 nm when an exposure wavelength λ = 193 nm and a numerical aperture NA = 0.92 of the lens are included. Compared to this, it is reduced to about 60%. This wiring pattern 202a corresponds to the word line 111a shown in FIG.

次に、図８（ｃ）に示すように、配線パターン２０２ａを覆うように層間絶縁膜２０８を形成する。その後、図８（ｄ）に示すように、配線パターン２０２ａの末端部上に開口２１０を有するレジストパターン２０９をリソグラフィにより形成する。配線パターン２０２ａの末端で、お互いに開くように屈曲した部分に接触するように開口２１０を形成するため、配線パターン２０２ａのピッチの２倍のピッチで等間隔に開口２１０を形成すればよく、リソグラフィで開口２１０を容易に形成することができる。よって、開口２１０のパターンピッチは１２８ｎｍである。リソグラフィの露光裕度を考えて開口２１０の径は８５ｎｍとし、開口間の間隔４３ｎｍに比べ比較的大きくすることが好適である。 Next, as shown in FIG. 8C, an interlayer insulating film 208 is formed so as to cover the wiring pattern 202a. Thereafter, as shown in FIG. 8D, a resist pattern 209 having an opening 210 is formed on the end portion of the wiring pattern 202a by lithography. Since the openings 210 are formed at the ends of the wiring patterns 202a so as to contact the bent portions so as to open to each other, the openings 210 may be formed at equal intervals with a pitch twice the pitch of the wiring patterns 202a. Thus, the opening 210 can be easily formed. Therefore, the pattern pitch of the openings 210 is 128 nm. Considering the lithography exposure tolerance, it is preferable that the diameter of the opening 210 is 85 nm and is relatively larger than the distance 43 nm between the openings.

次に、レジストシュリンクプロセスを適用して開口２１０の径を調整する。詳細には、図８（ｅ）に示すように、レジストパターン２０９上にシュリンク材（例えば、クラリアント社製のＲＥＬＡＣＳ（登録商標））を塗布し、熱処理を施すことにより硬化層２１１を形成することにより、開口径をシュリンクさせる。ここでは、２０ｎｍシュリンクさせ、開口２１０ａの径を６５ｎｍとする。ただし、これは一実施条件に過ぎない。なお、ここではレジストシュリンクプロセスを適用した例を示したが、通常に所望の開口径を持つレジストパターンを露光・現像により形成しても良い。また等間隔で一列に並んだ開口であるため、高い露光裕度を確保するために、レベンソン型の位相シフトマスクや２重極照明を用いて開口を形成することが好ましい。この場合、図９に示すように、開口２１３の形は密集方向（図中の横方向）に短い楕円形状となるが、縦方向にはレイアウト的に余裕が取れるので問題は生じない。むしろ十分な面積を取りつつ、パターン間隔を確保できるため層間不全による電気リークなどの不良発生が少ないという利点がある。 Next, the diameter of the opening 210 is adjusted by applying a resist shrink process. In detail, as shown in FIG. 8E, a hardened layer 211 is formed by applying a shrink material (for example, RELACS (registered trademark) manufactured by Clariant) on the resist pattern 209 and applying heat treatment. To shrink the opening diameter. Here, the shrinkage is 20 nm, and the diameter of the opening 210a is 65 nm. However, this is only one implementation condition. Although an example in which the resist shrink process is applied is shown here, a resist pattern having a desired opening diameter may be formed by exposure / development. In addition, since the openings are arranged in a line at equal intervals, it is preferable to form the openings using a Levenson type phase shift mask or dipole illumination in order to ensure high exposure latitude. In this case, as shown in FIG. 9, the shape of the opening 213 is an elliptical shape that is short in the dense direction (the horizontal direction in the figure), but there is no problem because there is room in the vertical direction. Rather, there is an advantage that the occurrence of defects such as electric leakage due to interlayer failure is small because the pattern interval can be secured while taking a sufficient area.

その後、図８（ｆ）に示すように、硬化層２１１及びレジストパターン２０９ａをマスクとして層間絶縁膜２０８をパーシャルエッチングすることにより、層間絶縁膜２０８内に開口２０８ａを形成する。ここで、開口２０８ａにより配線パターン２０２ａの上面及び一部の側面が露出するが、基板２０１までは露出しない深さまで、層間絶縁膜２０８をエッチングする。開口２０８ａが基板２０１まで達するように層間絶縁膜２０８をエッチングすると、オーバーエッチング時に基板２０１の一部を掘り込んでしまい、基板構造が露出することにより不良の原因となる可能性がある。ただし、これは基板構造に依存するので、開口２０８ａ底部に基板２０１が露出するまで層間絶縁膜２０８をエッチングしても良い場合がある。 Thereafter, as shown in FIG. 8F, the interlayer insulating film 208 is partially etched using the hardened layer 211 and the resist pattern 209a as a mask, thereby forming an opening 208a in the interlayer insulating film 208. Here, the upper surface and a part of the side surface of the wiring pattern 202a are exposed through the opening 208a, but the interlayer insulating film 208 is etched to a depth that does not expose the substrate 201. If the interlayer insulating film 208 is etched so that the opening 208a reaches the substrate 201, a part of the substrate 201 is dug during over-etching, and the substrate structure may be exposed to cause a defect. However, since this depends on the substrate structure, the interlayer insulating film 208 may be etched until the substrate 201 is exposed at the bottom of the opening 208a.

その後、タングステン膜のような導電膜を開口２０８ａ内に埋め込むことにより、図８（ｈ）に示すように、配線パターン２０２ａと電気的に接続されたプラグ２１２が形成される。 Thereafter, a conductive film such as a tungsten film is embedded in the opening 208a, thereby forming a plug 212 electrically connected to the wiring pattern 202a as shown in FIG.

以上の工程を経ることにより、直接周辺回路への引出し電極用のプラグ２１２が形成されたメモリセルが形成される。
図１０は、本実施の形態２に対する比較例を説明するための平面図である。図１０に示すように、通常は、配線パターン６０１の末端部に導通孔用パッド６０２を形成し、該パッド６０２よりも小さな断面積を有する導通孔６０３を形成する。これに対して、本実施の形態１では、配線パターン２０２ａの配線幅よりも太い径を有するプラグ２１２を形成して、該プラグ２１２により電気的に直接周辺へ引き出すことを可能にしている。 Through the above steps, a memory cell is formed in which the plug 212 for the lead electrode directly to the peripheral circuit is formed.
FIG. 10 is a plan view for explaining a comparative example with respect to the second embodiment. As shown in FIG. 10, normally, a conduction hole pad 602 is formed at the end of the wiring pattern 601, and a conduction hole 603 having a smaller cross-sectional area than the pad 602 is formed. On the other hand, in the first embodiment, a plug 212 having a diameter larger than the wiring width of the wiring pattern 202a is formed, and the plug 212 can be electrically directly drawn out to the periphery.

図１１は、本実施の形態２において、メモリセルアレイの構成を示した模式図である。ソース／ドレイン領域となる不純物導入層Ｄｎはワード線ＷＬと垂直な方向に延在し、隣接するメモリセルを接続する配線の役割を有している。この各不純物導入層配線Ｄｎの両端にはソース線あるいはデータ線を選択する選択MOSトランジスタが配置されている。 FIG. 11 is a schematic diagram showing the configuration of the memory cell array in the second embodiment. The impurity introduction layer Dn serving as a source / drain region extends in a direction perpendicular to the word line WL, and has a role of wiring for connecting adjacent memory cells. Select MOS transistors for selecting a source line or a data line are arranged at both ends of each impurity introduction layer wiring Dn.

図１４は、本実施の形態２において、接続孔を含めたパターンレイアウトを示す平面図である。
接続孔用の孔２１０は２重極照明を用いて形成し、パターンピッチが詰められる場合を示している。リソグラフィでの最小解像ピッチが４Ｌであるときのレイアウトである。したがって、等幅でパターンを解像させた場合リソグラフィで解像する最小のパターン幅は２Ｌである。ここでのリソグラフィでの最小解像パターン寸法は光学上の理論限界ではなく、露光裕度を加味した実用解像度で定義している。本実施の形態２では、２Ｌは６４ｎｍにあたる。本実施の形態２で説明したようにサイドウォールを使った加工法によりメモリセル領域での配線パターン２０２ａのパターンピッチは２Ｌ、配線幅およびその間隔はＬであり、リソグラフィ実用解像度の半分となる。閉ループを分断する開口２０７のパターンピッチは８Ｌ、その開口径は例えば４Ｌである。縦からも横からも回折の影響を受けるため解像度の落ちる穴パターンであっても、実用解像度２Ｌの２倍の開口径であり、パターンピッチにいたっては４倍となっているため、円形開口２０７を容易に解像することが可能である。接続孔２１０はそのパターンピッチが４Ｌであり、ライン系の実用解像度と同じである。そのため２重極照明と言う強い超解像手段を用いて解像させる。この方法では、前述（図９参照）のようにパターンピッチ方向が短径の楕円形状となる。照明条件によって楕円の程度は変わるが代表的には長径は短径の倍の４Ｌとなる。またレジストプロセスによっても多少変わるが、配線ループの先端形状に着目すると、直線部分に変わるのは先端から約４Ｌである。以上より、図１４に示すレイアウトの場合、接続孔と干渉することなく、また直線状の配線領域となるメモリセル部として使用可能な領域は、配線ループの先端から上下にそれぞれ４Ｌ＋αだけ除外した領域である。すなわち、メモリセル部として使用不能領域は上下合わせて８Ｌ＋２αである。ここで、αは合わせと寸法精度を考慮して決まる余裕寸法である。 FIG. 14 is a plan view showing a pattern layout including connection holes in the second embodiment.
The hole 210 for the connection hole is formed by using dipole illumination, and shows a case where the pattern pitch is reduced. This is a layout when the minimum resolution pitch in lithography is 4L. Therefore, when the pattern is resolved at the same width, the minimum pattern width to be resolved by lithography is 2L. Here, the minimum resolution pattern dimension in lithography is not a theoretical limit on optics, but is defined by a practical resolution that takes exposure margin into consideration. In the second embodiment, 2L corresponds to 64 nm. As described in the second embodiment, the pattern pitch of the wiring pattern 202a in the memory cell region is 2L, the wiring width and the interval thereof are L by the processing method using the sidewall, which is half the lithographic practical resolution. The pattern pitch of the openings 207 for dividing the closed loop is 8L, and the opening diameter is 4L, for example. Even if the hole pattern has low resolution due to the influence of diffraction from both the vertical and horizontal directions, the opening diameter is twice as large as the practical resolution of 2L, and the pattern pitch is four times larger. 207 can be easily resolved. The connection hole 210 has a pattern pitch of 4L, which is the same as the practical resolution of the line system. Therefore, the image is resolved using strong super-resolution means called dipole illumination. In this method, as described above (see FIG. 9), the pattern pitch direction becomes an elliptical shape with a short diameter. Although the degree of ellipse varies depending on the illumination conditions, the major axis is typically 4L, which is twice the minor axis. Although it varies somewhat depending on the resist process, when attention is paid to the shape of the tip of the wiring loop, the straight portion changes from about 4 L from the tip. As described above, in the case of the layout shown in FIG. 14, the area that can be used as the memory cell portion that does not interfere with the connection hole and becomes a linear wiring area is an area that is excluded from the tip of the wiring loop by 4L + α. It is. That is, the unusable area as the memory cell part is 8L + 2α in total. Here, α is a margin dimension determined in consideration of alignment and dimensional accuracy.

以上説明したように、本実施の形態２では、上述した方法によりリソグラフィのインフラを変えずにワード線１１１ａのパターンピッチを６４ｎｍとすることができ、従来法の１２８ｎｍに対し５０％縮小することができ、これによりメモリセル面積を従来よりも５０％縮小することができる。チップにおけるメモリセルの占有率が面積比で約７０％の場合、チップ自体を約３５％縮小することができる。よって、製造コストを安価にすることができ、チップサイズが小さくなることからチップ取得数が向上すると共に、チップ面積が小さくなったことにより異物欠陥でのチップ歩留まりを改善することができる。なお、ワード線幅を小さくしてもカップリング比等のデバイス電気特性を劣化させることもなかった。なおここではチップサイズ縮小の効果を説明したが、メモリセルサイズが縮小した分記憶容量を高めることも可能なので、本方法を用いて不揮発性半導体記憶装置の集積度を上げることもできる。 As described above, in the second embodiment, the pattern pitch of the word lines 111a can be set to 64 nm without changing the lithography infrastructure by the above-described method, and the pattern pitch can be reduced by 50% compared to the conventional method of 128 nm. As a result, the memory cell area can be reduced by 50% compared to the prior art. When the occupation ratio of the memory cells in the chip is about 70% by area ratio, the chip itself can be reduced by about 35%. Therefore, the manufacturing cost can be reduced, the chip size can be reduced, the number of chips obtained can be increased, and the chip area can be improved by reducing the chip area. Even if the word line width was reduced, the device electrical characteristics such as the coupling ratio were not deteriorated. Although the effect of reducing the chip size has been described here, the storage capacity can be increased by the reduction of the memory cell size. Therefore, the integration degree of the nonvolatile semiconductor memory device can be increased by using this method.

実施の形態３．
図１２は、本発明の実施の形態３による不揮発性半導体記憶装置を説明するための断面図である。詳細には、図１２（ａ）はワード線の延在方向に対し平行に切断した断面図であり、図１２（ｂ）は該延在方向に対し垂直に切断した断面図である。 Embodiment 3 FIG.
FIG. 12 is a cross-sectional view for explaining the nonvolatile semiconductor memory device according to the third embodiment of the present invention. More specifically, FIG. 12A is a cross-sectional view cut in parallel with the extending direction of the word line, and FIG. 12B is a cross-sectional view cut perpendicular to the extending direction.

図１２（ａ），（ｂ）において、シリコン基板３００に基板表面から突き出た素子分離３０１が形成されている。素子分離３０１により分離された基板３００上層には、不純物導入層３０５としてのソース／ドレイン領域が形成されている。素子分離３０１の隙間の基板３００上にゲート絶縁膜３０２を介して第１の浮遊ゲート３０３が形成されている。さらに、第１の浮遊ゲート３０３上に絶縁膜３０４を介して第２の浮遊ゲート３０６が形成されている。第２の浮遊ゲート３０６を覆うように絶縁膜３０７が形成され、該絶縁膜３０７上にワード線３０８が形成されている。 12A and 12B, an element isolation 301 protruding from the substrate surface is formed on the silicon substrate 300. In FIG. Source / drain regions as impurity introduction layers 305 are formed on the upper layer of the substrate 300 separated by the element isolation 301. A first floating gate 303 is formed on the substrate 300 in the gap of the element isolation 301 via the gate insulating film 302. Further, a second floating gate 306 is formed on the first floating gate 303 with an insulating film 304 interposed therebetween. An insulating film 307 is formed so as to cover the second floating gate 306, and a word line 308 is formed on the insulating film 307.

本実施の形態３におけるワード線３０８のレイアウトは、実施の形態２におけるワード線１１１ａと同じであり、実施の形態１の方法と同様の方法によりワード線３０８を形成することができる。本実施の形態３では、溝形成型素子分離３０１によるサイズ制限を受け、ワード線に対して垂直に延在するローカルデータ線に沿ったの方向のセルピッチは実施の形態２ほどには小さくならないものの、ワード線に沿った方向のセルピッチは本実施例の寸法縮小効果により縮小される。よって、本実施の形態３では、メモリセルサイズを従来のワード線形成法を用いた場合より約５０％縮小することができた。 The layout of the word line 308 in the third embodiment is the same as that of the word line 111a in the second embodiment, and the word line 308 can be formed by a method similar to the method in the first embodiment. In the third embodiment, the cell pitch in the direction along the local data line extending perpendicularly to the word line is not as small as that in the second embodiment due to the size limitation due to the groove-forming element isolation 301. The cell pitch in the direction along the word line is reduced by the size reduction effect of this embodiment. Therefore, in the third embodiment, the memory cell size can be reduced by about 50% compared to the case where the conventional word line forming method is used.

なお、このワード線ピッチ縮小法は、ＮＯＲ型不揮発性半導体記憶装置、ＮＡＮＤ型不揮発性半導体記憶装置、ＳＰＲＩＴ−ＧＡＴＥ型不揮発性半導体記憶装置に対して適用することができる。この場合も、同様にメモリセルサイズの縮小が可能となる。 The word line pitch reduction method can be applied to a NOR type nonvolatile semiconductor memory device, a NAND type nonvolatile semiconductor memory device, and a SPRIT-GATE type nonvolatile semiconductor memory device. In this case as well, the memory cell size can be similarly reduced.

実施の形態４．
実施の形態２では２本単位で直接周辺回路用の引出しを行った場合を示した。すなわち、図８（ｈ）で配線パターン２０２ａを左から１，２，３，…と数えると、２，３のペア、４，５のペア、６，７のペアのように、２本単位で図中上又は下から電気的接続をとるレイアウトの場合を説明した。本実施の形態４では、図１３を参照して、１本単位で上又は下から電気的接続を取る場合について説明する。図１３は、本実施の形態４による半導体記憶装置の製造方法を説明するための工程断面図である。 Embodiment 4 FIG.
In the second embodiment, the case of directly drawing out the peripheral circuit in units of two is shown. That is, when the wiring pattern 202a is counted as 1, 2, 3,... From the left in FIG. 8 (h), in units of two, such as 2,3 pairs, 4,5 pairs, and 6,7 pairs. The case of a layout in which electrical connection is made from the top or bottom in the figure has been described. In the fourth embodiment, a case where electrical connection is made from above or below in units of one will be described with reference to FIG. FIG. 13 is a process sectional view for explaining the method for manufacturing the semiconductor memory device according to the fourth embodiment.

先ず、図７（ａ）〜図７（ｅ）に示す工程と同じ工程を行う。これにより、図１３（ａ）に示すような構造が得られる。
次に、図１３（ｂ）に示すように、リソグラフィにより開口溝２１６がアレイ状に並んだレジストパターン２１５を形成する。この開口溝２１６アレイのパターンピッチは１２８ｎｍであり、トーン反転している。しかし、実施の形態２において図７（ａ）に示したレジストパターン２０４とパターンピッチが同じであり、パターン解像が可能である。開口溝２１６の溝幅は６４ｎｍとする。窒化膜パターン２０５のパターン幅は３２ｎｍであり、余裕を持って配線パターン２０５の端部近傍上に開口溝２１６を形成することが可能である。閉ループ状の窒化膜パターン２０５の分断が目的のため、解像するのであればホール状の開口でも良い。しかし、パターンピッチが狭いためリソグラフィの解像裕度が狭いことを考慮して、直線性のある開口溝２１６アレイを形成することが好適である。四方から回折を受けるホールに比べ、横方向からの回折光が主体の開口溝アレイの方が解像裕度が高い。実施の形態１では開口パターンはホール形状であったが、この場合はパターンピッチも緩く、ホール径も大きかったため解像裕度の問題は起こらない。 First, the same steps as those shown in FIGS. 7A to 7E are performed. As a result, a structure as shown in FIG.
Next, as shown in FIG. 13B, a resist pattern 215 in which the opening grooves 216 are arranged in an array is formed by lithography. The pattern pitch of the opening groove 216 array is 128 nm, and the tone is inverted. However, the pattern pitch is the same as that of the resist pattern 204 shown in FIG. 7A in the second embodiment, and pattern resolution is possible. The groove width of the opening groove 216 is 64 nm. The pattern width of the nitride film pattern 205 is 32 nm, and the opening groove 216 can be formed on the vicinity of the end of the wiring pattern 205 with a margin. For the purpose of dividing the closed-loop nitride film pattern 205, a hole-like opening may be used as long as resolution is performed. However, in consideration of the narrow resolution resolution of lithography because the pattern pitch is narrow, it is preferable to form the opening groove 216 array having linearity. The aperture groove array mainly composed of diffracted light from the lateral direction has a higher resolution margin than holes diffracted from all directions. In the first embodiment, the opening pattern has a hole shape. In this case, however, the pattern pitch is slow and the hole diameter is large, so that the problem of resolution tolerance does not occur.

次に、図１３（ｃ）に示すように、レジストパターン２１５の開口溝２１６底部に露出する窒化膜パターン２０５をエッチングにより除去する。そして、レジストパターン２１５を除去すると、図１３（ｄ）に示すように、導電膜２０２上に閉ループが分断されて端部が孤立パターンとなった窒化膜パターン２０５ｂが形成される。その後、図８（ａ）〜（ｈ）に示した工程と同じ工程を行うことにより、図１３（ｅ）に示すように、上下交互にプラグ２１７が形成される。この場合も、ワード線１１１ａに対応する配線パターン２０２ｂのパターンピッチは、６４ｎｍと小さいものであった。 Next, as shown in FIG. 13C, the nitride film pattern 205 exposed at the bottom of the opening groove 216 of the resist pattern 215 is removed by etching. Then, when the resist pattern 215 is removed, as shown in FIG. 13D, a nitride film pattern 205b is formed on the conductive film 202 so that the closed loop is divided and the end portion becomes an isolated pattern. Thereafter, by performing the same steps as those shown in FIGS. 8A to 8H, plugs 217 are formed alternately in the vertical direction as shown in FIG. 13E. Also in this case, the pattern pitch of the wiring pattern 202b corresponding to the word line 111a was as small as 64 nm.

図１５は、本実施の形態４において、接続孔を含めたパターンレイアウトを示す平面図である。寸法の定義は、実施の形態２で説明したレイアウト（図１４）と同じである。
図１５に示すように、アレイ状開口２１７はそのパターンピッチが実用解像度４Ｌであるためスリット状とし、分離性を高めている。このため横方向は２Ｌであるが、縦方向は例えば８Ｌの長さとなっている。この場合でもパターンの半分を配線ループの外に持っていくことによりメモリセル使用不能領域は上下合わせて８Ｌ＋２αにすることができる。 FIG. 15 is a plan view showing a pattern layout including connection holes in the fourth embodiment. The definition of the dimensions is the same as the layout (FIG. 14) described in the second embodiment.
As shown in FIG. 15, the array-shaped openings 217 have a slit shape because the pattern pitch is a practical resolution of 4L, thereby improving the separability. For this reason, although the horizontal direction is 2L, the vertical direction has a length of 8L, for example. Even in this case, by bringing half of the pattern out of the wiring loop, the memory cell unusable area can be made up to 8L + 2α.

図１６は、配線パターン２０２ｃの閉ループを帯状の開口２２０で分断した例を示す平面図である。帯状の開口２２０は大きなパターンで、しかも合わせ裕度も十分確保できることからこの部分のリソグラフィおよび加工は容易である。しかしながら、配線パターンの屈曲部を利用できないことからメモリセル使用不能領域は上下合わせて１２Ｌ＋２αと大きくなってしまう。なお、帯状の開口２２０をメモリセル外側方向にシフトさせると、接続孔２２１と隣の配線パターン２０２ｃの間隔余裕２２２がとりづらくなる。 FIG. 16 is a plan view showing an example in which the closed loop of the wiring pattern 202 c is divided by the band-shaped opening 220. Since the strip-shaped opening 220 has a large pattern and a sufficient margin can be secured, lithography and processing of this portion are easy. However, since the bent portion of the wiring pattern cannot be used, the memory cell unusable area becomes as large as 12L + 2α. If the band-shaped opening 220 is shifted to the outside of the memory cell, the clearance margin 222 between the connection hole 221 and the adjacent wiring pattern 202c becomes difficult.

図１７は、図１６に示す場合と同じように、帯状の開口２２０を用いて閉ループを分断し、かつ接続孔２２３を片側に(上側に)集中させた例を示す平面図である。接続孔２２３は横方向のピッチが４Ｌという強い超解像での解像となるため楕円形状となり、またそれとは垂直方向となる縦方向のパターンピッチは緩くなる。このため、これらのパターンが配置された上方向ではメモリセル使用不能領域は１４Ｌ＋αとなる。ベンディング部を切り落とすだけの下側ではメモリセル使用不能領域は４Ｌ＋αとなる。よってメモリセル使用不能領域は上下合わせて１８Ｌ＋２αと大きくなる。 FIG. 17 is a plan view showing an example in which the closed loop is divided using the band-shaped opening 220 and the connection holes 223 are concentrated on one side (upper side) as in the case shown in FIG. The connection holes 223 have an elliptical shape because the resolution in the horizontal direction is 4L, and the vertical pattern pitch is perpendicular to the vertical direction. Therefore, the memory cell unusable area is 14L + α in the upward direction in which these patterns are arranged. The memory cell unusable area is 4L + α on the lower side just by cutting off the bending portion. Therefore, the memory cell unusable area becomes as large as 18L + 2α.

以上の実施の形態２，３，４で説明したように、ワード線となる配線パターンはメモリセル内部だけでなく、メモリセルの周辺に作られる周辺回路の配線としても利用される。図１８に示すように、配線パターン２０２と共に、配線パターン２０２端部から距離ｄだけ離れたところに周辺回路パターン２３０が同一のリソグラフィでパターン転写される。穴やスリットや帯開口のような開口パターンを別マスクで形成して配線パターン２０２の閉ループを分断する際、開口パターンが大きいと間隔ｄを大きくとる必要があり、チップ面積の拡大を引き起こしてしまう。図１４に示した実施の形態２の円形開口が、周辺回路パターンのレイアウトに影響を与えないので最も好ましい。 As described in the second, third, and fourth embodiments, the wiring pattern serving as the word line is used not only for the inside of the memory cell but also for the wiring of the peripheral circuit formed around the memory cell. As shown in FIG. 18, along with the wiring pattern 202, the peripheral circuit pattern 230 is pattern-transferred by the same lithography at a distance d from the end of the wiring pattern 202. When an opening pattern such as a hole, a slit, or a band opening is formed with another mask and the closed loop of the wiring pattern 202 is divided, if the opening pattern is large, it is necessary to increase the distance d, which increases the chip area. . The circular opening of the second embodiment shown in FIG. 14 is most preferable because it does not affect the layout of the peripheral circuit pattern.

本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である。It is process sectional drawing for demonstrating the manufacturing method of the semiconductor device by Embodiment 1 of this invention. 本発明の実施の形態２による不揮発性半導体記憶装置を説明するための平面図である。It is a top view for demonstrating the non-volatile semiconductor memory device by Embodiment 2 of this invention. 図２に示した不揮発性記憶装置の断面図である。FIG. 3 is a cross-sectional view of the nonvolatile memory device shown in FIG. 2. 本発明の実施の形態２によるメモリセルの製造方法を説明するための工程断面図である（その１）。It is process sectional drawing for demonstrating the manufacturing method of the memory cell by Embodiment 2 of this invention (the 1). 本発明の実施の形態２によるメモリセルの製造方法を説明するための工程断面図である（その２）。It is process sectional drawing for demonstrating the manufacturing method of the memory cell by Embodiment 2 of this invention (the 2). 本発明の実施の形態２によるメモリセルの製造方法を説明するための工程断面図である（その３）。It is process sectional drawing for demonstrating the manufacturing method of the memory cell by Embodiment 2 of this invention (the 3). 本発明の実施の形態２において、ワード線の形成方法を説明するための工程断面図である（その１）。In Embodiment 2 of this invention, it is process sectional drawing for demonstrating the formation method of a word line (the 1). 本発明の実施の形態２において、ワード線の形成方法を説明するための工程断面図である（その２）。In Embodiment 2 of this invention, it is process sectional drawing for demonstrating the formation method of a word line (the 2). レベンソン型の位相シフトマスクや２重極照明を用いて開口を形成する場合を示した平面図である。It is the top view which showed the case where an opening is formed using a Levenson type phase shift mask and dipole illumination. 本発明の実施の形態２に対する比較例を説明するための平面図である。It is a top view for demonstrating the comparative example with respect to Embodiment 2 of this invention. 本発明の実施の形態２において、メモリセルアレイの構成を示した模式図である。In Embodiment 2 of this invention, it is the schematic diagram which showed the structure of the memory cell array. 本発明の実施の形態３による不揮発性半導体記憶装置を説明するための断面図である。It is sectional drawing for demonstrating the non-volatile semiconductor memory device by Embodiment 3 of this invention. 本発明の実施の形態４による半導体記憶装置の製造方法を説明するための工程断面図である。It is process sectional drawing for demonstrating the manufacturing method of the semiconductor memory device by Embodiment 4 of this invention. 本発明の実施の形態２において、接続孔を含めたパターンレイアウトを示す平面図である。In Embodiment 2 of this invention, it is a top view which shows the pattern layout including a connection hole. 本発明の実施の形態４において、接続孔を含めたパターンレイアウトを示す平面図である。In Embodiment 4 of this invention, it is a top view which shows the pattern layout including a connection hole. 配線パターンの閉ループを帯状の開口で分断した例を示す平面図である。It is a top view which shows the example which cut | disconnected the closed loop of the wiring pattern by the strip | belt-shaped opening. 帯状の開口を用いて閉ループを分断し、かつ接続孔を片側に集中させた例を示す平面図である。It is a top view which shows the example which divided the closed loop using the strip | belt-shaped opening and concentrated the connection hole to the one side. 配線パターンと周辺回路パターンのレイアウトを示した上面図である。It is the top view which showed the layout of the wiring pattern and the peripheral circuit pattern.

符号の説明Explanation of symbols

１１，１１ａ第１パターン、１２第２パターン、１２ａ第３パターン、１３配線パターン、１４接続孔、１００基板、１０１ウェル、１０２ゲート絶縁膜、１０３，１０３ａドープトポリシリコン膜（浮遊ゲート）、１０４，１０４ａシリコン窒化膜、１０５不純物導入層（ソース／ドレイン領域）、１０６絶縁膜、１０７，１０７ａドープトポリシリコン膜、１０８シリコン酸化膜、１０９，１０９ａドープトポリシリコン膜（浮遊ゲート）、１１１ａコントロールゲート（ワード線）、２０１基板（シリコン基板）、２０２導電膜（ポリメタル膜）、２０２ａ，２０２ｂ，２０２ｃ配線パターン、２０３酸化膜、２０３ａ酸化膜パターン、２０４，２０４ａレジストパターン、２０５窒化膜、２０５ａ窒化膜パターン、２０６レジストパターン、２０７開口、２０８層間絶縁膜、２０８ａ開口、２０９，２０９ａレジストパターン、２１０開口、２１１硬化層、２１２プラグ、２１５レジストパターン、２１６開口溝、２１７プラグ、２２０開口、２２２間隔余裕、２２３接続孔、２３０周辺回路パターン。
11, 11a 1st pattern, 12 2nd pattern, 12a 3rd pattern, 13 wiring pattern, 14 connection hole, 100 substrate, 101 well, 102 gate insulating film, 103, 103a doped polysilicon film (floating gate), 104 , 104a Silicon nitride film, 105 Impurity introduction layer (source / drain region), 106 Insulating film, 107, 107a Doped polysilicon film, 108 Silicon oxide film, 109, 109a Doped polysilicon film (floating gate), 111a control Gate (word line), 201 substrate (silicon substrate), 202 conductive film (polymetal film), 202a, 202b, 202c wiring pattern, 203 oxide film, 203a oxide film pattern, 204, 204a resist pattern, 205 nitride film, 205a Chemical resist pattern, 206 resist pattern, 207 opening, 208 interlayer insulating film, 208a opening, 209, 209a resist pattern, 210 opening, 211 hardened layer, 212 plug, 215 resist pattern, 216 opening groove, 217 plug, 220 opening, 222 Spacing margin, 223 connection hole, 230 peripheral circuit pattern.

Claims

導電膜上に第１パターンを形成する工程と、
前記第１パターンの周囲に、前記第１パターンと接する第２パターンを自己整合的に形成する工程と、
前記第２パターンを形成した後、前記第１パターンを除去する工程と、
前記第２パターンを一部で分断する工程と、
分断された第２パターンをマスクとして前記導電膜をエッチングすることにより配線パターンを形成する工程と、
前記配線パターンを覆う層間絶縁膜を形成する工程と、
前記配線パターンの配線幅よりも大きい径を有する開口を前記層間絶縁膜内に形成する工程と、
前記開口内に導電膜を埋め込むことによりプラグを形成する工程とを含むことを特徴とする半導体装置の製造方法。 Forming a first pattern on the conductive film;
Forming a second pattern in contact with the first pattern in a self-aligning manner around the first pattern;
Removing the first pattern after forming the second pattern;
Partly dividing the second pattern;
Forming a wiring pattern by etching the conductive film using the divided second pattern as a mask;
Forming an interlayer insulating film covering the wiring pattern;
Forming an opening having a diameter larger than the wiring width of the wiring pattern in the interlayer insulating film;
Forming a plug by embedding a conductive film in the opening.

導電膜上に第１パターンを形成する工程と、
第１パターンを覆う膜を基板全面に形成した後、該膜を異方性エッチングすることにより、前記第１パターンの側壁に沿って閉ループ状の第２パターンを形成する工程と、
第２パターンを形成した後、前記第１パターンを除去する工程と、
前記第２パターンの一部をエッチングすることにより、前記第２パターンを複数の第３パターンに分断する工程と、
前記第３パターンをマスクとして前記導電膜をエッチングすることにより配線パターンを形成する工程と、
前記配線パターンを覆う層間絶縁膜を形成する工程と、
前記配線パターンの配線幅よりも大きい径を有する開口を前記層間絶縁膜内に形成する工程と、
前記開口内に導電膜を埋め込む工程とを含むことを特徴とする半導体装置の製造方法。 Forming a first pattern on the conductive film;
Forming a film covering the first pattern on the entire surface of the substrate, and then anisotropically etching the film to form a second pattern in a closed loop shape along the sidewall of the first pattern;
Removing the first pattern after forming the second pattern;
Dividing the second pattern into a plurality of third patterns by etching a part of the second pattern;
Forming a wiring pattern by etching the conductive film using the third pattern as a mask;
Forming an interlayer insulating film covering the wiring pattern;
Forming an opening having a diameter larger than the wiring width of the wiring pattern in the interlayer insulating film;
And a step of burying a conductive film in the opening.

請求項２に記載の半導体装置の製造方法において、
前記配線パターンの屈曲した端部が露出するように前記開口を形成することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 2,
The method of manufacturing a semiconductor device, wherein the opening is formed so that a bent end of the wiring pattern is exposed.

請求項１から３の何れかに記載の半導体装置の製造方法において、
前記第１パターンをリソグラフィの解像限界ピッチで形成し、前記配線パターンを該解像限界ピッチよりも狭いピッチで形成することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device in any one of Claim 1 to 3,
A method of manufacturing a semiconductor device, wherein the first pattern is formed at a resolution limit pitch of lithography, and the wiring pattern is formed at a pitch narrower than the resolution limit pitch.

不揮発性の半導体記憶装置の製造方法であって、
浮遊ゲートの上方に導電膜を形成する工程と、
前記導電膜上に第１パターンを形成する工程と、
第１パターンを覆う膜を基板全面に形成した後、該膜を異方性エッチングすることにより、前記第１パターンの側壁に沿って閉ループ状の第２パターンを形成する工程と、
第２パターンを形成した後、前記第１パターンを除去する工程と、
前記第２パターンの一部をエッチングすることにより、前記第２パターンを複数の第３パターンに分断する工程と、
前記第３パターンをマスクとして前記導電膜をエッチングすることによりコントロールゲートを形成する工程と、
前記コントロールゲートを覆う層間絶縁膜を形成する工程と、
前記コントロールゲートの配線幅よりも大きい径を有する開口を前記層間絶縁膜内に形成する工程と、
前記開口内に導電膜を埋め込む工程とを含むことを特徴とする半導体記憶装置の製造方法。 A method for manufacturing a nonvolatile semiconductor memory device, comprising:
Forming a conductive film above the floating gate;
Forming a first pattern on the conductive film;
Forming a film covering the first pattern on the entire surface of the substrate, and then anisotropically etching the film to form a second pattern in a closed loop shape along the sidewall of the first pattern;
Removing the first pattern after forming the second pattern;
Dividing the second pattern into a plurality of third patterns by etching a part of the second pattern;
Forming a control gate by etching the conductive film using the third pattern as a mask;
Forming an interlayer insulating film covering the control gate;
Forming an opening having a diameter larger than the wiring width of the control gate in the interlayer insulating film;
And a step of burying a conductive film in the opening.

請求項５に記載の半導体記憶装置の製造方法であって、
前記コントロールゲートの屈曲した端部が露出するように前記開口を形成することを特徴とする半導体記憶装置の製造方法。 A method of manufacturing a semiconductor memory device according to claim 5,
A method of manufacturing a semiconductor memory device, wherein the opening is formed so that a bent end portion of the control gate is exposed.

請求項６に記載の半導体記憶装置の製造方法であって、
メモリセル領域の周辺に位置する周辺回路領域で前記屈曲した端部が露出するように前記開口を形成することを特徴とする半導体記憶装置の製造方法。 A method of manufacturing a semiconductor memory device according to claim 6,
A method of manufacturing a semiconductor memory device, wherein the opening is formed so that the bent end portion is exposed in a peripheral circuit region located around the memory cell region.

請求項４から７の何れかに記載の半導体記憶装置の製造方法において、
前記第１パターンをリソグラフィの解像限界ピッチで形成し、前記コントロールゲートを該解像限界ピッチよりも狭いピッチで形成することを特徴とする半導体記憶装置の製造方法。
In the manufacturing method of the semiconductor memory device according to claim 4,
A method of manufacturing a semiconductor memory device, wherein the first pattern is formed at a resolution limit pitch of lithography, and the control gate is formed at a pitch narrower than the resolution limit pitch.