JP2006148513A - Solid state imaging device and camera using it - Google Patents
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Abstract
Description
本発明は２次元状配列した画素毎で電荷を電圧変換し、電圧信号として読み出す固体撮像装置に関するものである。 The present invention relates to a solid-state imaging device that converts a voltage into a voltage for each two-dimensionally arranged pixel and reads it out as a voltage signal.
近年デジタル一眼レフカメラがその需要をのばしており、そこで用いられるセンサは、ＡＰＳ−Ｃサイズから３５ｍｍフィルムサイズと大きなサイズとなる傾向にある。また、用いられるセンサもＣＣＤやＡＰＳ（ＡｃｔｉｖｅＰｉｘｅｌＳｅｎｓｏｒ）など多岐にわたっている。本発明は、特にＡＰＳのように、画素毎で電荷を電圧変換し、電圧信号として読み出される固体撮像装置に関するものである。 In recent years, digital single-lens reflex cameras have increased their demand, and sensors used therein tend to be as large as 35 mm film size from APS-C size. There are also a wide variety of sensors used, such as CCDs and APS (Active Pixel Sensor). The present invention relates to a solid-state imaging device that converts a charge into a voltage for each pixel and reads it out as a voltage signal, particularly APS.
図８は、本発明にも適用される、従来技術における画素の等価回路図の例である。このような画素が２次元的に配置される。 FIG. 8 is an example of an equivalent circuit diagram of a pixel in the prior art which is also applied to the present invention. Such pixels are arranged two-dimensionally.
図中のＱ３のドレイン（Ｑ１のゲートに接続される端子）にあたるノードをＦＤ（フローティンングディフュージョン）と称する。また、図示されていないが、垂直出力線に定電流源などの負荷が接続されており、ＦＤの電圧は、Ｑ１，Ｑ４を通して垂直出力線に出力される。 A node corresponding to the drain of Q3 (terminal connected to the gate of Q1) in the drawing is referred to as FD (floating diffusion). Although not shown, a load such as a constant current source is connected to the vertical output line, and the voltage of the FD is output to the vertical output line through Q1 and Q4.
図９は、従来技術における画素の模式的なレイアウト図である。 FIG. 9 is a schematic layout diagram of a pixel in the prior art.
図９において、ホトダイオード部は第８図におけるＰＤを、ＴＸ部及びＦＤ部はＱ３を、増幅部はＱ１を示すＱ２，Ｑ４は配置されているものの、第９図には特に示していない。 In FIG. 9, the photodiode part is the PD shown in FIG. 8, the TX part and the FD part are Q3, and the amplifying part is Q2 and Q4 indicating Q1, which are not particularly shown in FIG.
また、下記特許文献１の例えば第８図にも、転送制御線４３が光電変換部であるフォトダイオード４４に対して、増幅部４９と同じ側に配されているアクティブ画素センサが開示されている。
図１０は、本発明にも適用される、従来技術における画素から信号を読み出す際のタイミングの例である。 FIG. 10 shows an example of timing when a signal is read out from a pixel in the prior art, which is also applied to the present invention.
行単位で読み出しを行う方式であり、下記に詳述する。
（１）行選択をし、Ｑ２をＯＦＦしてＦＤをフローティング状態にする。ＦＤの電圧は、Ｑ１をソースフォロワ−のドライバーＭＯＳとして、垂直出力線に出力される。
（２）この時の電圧をサンプリングし、メモリー等に保持する。図１０の「Ｎ読み」にあたり、ノイズ信号を読み取る。
（３）ホトダイオードからの信号をＦＤに転送するため、Ｑ３をＯＮする。前述のノイズ信号に、ホトダイオードからの光信号が重畳された信号がＦＤの電圧として現れる。
（４）この時のＦＤの電圧をソーフォロワ−のドライバーＭＯＳであるＱ１を通して再び読み出す。図１０の「Ｓ読み」にあたる。
（４）の信号から（２）の信号を引き算することで、良好な信号を得ることができる。
This is a method of reading in line units, which will be described in detail below.
(1) A row is selected, Q2 is turned OFF, and the FD is brought into a floating state. The voltage of the FD is output to the vertical output line with Q1 as the source MOS driver MOS.
(2) The voltage at this time is sampled and held in a memory or the like. In “N reading” in FIG. 10, a noise signal is read.
(3) Turn on Q3 to transfer the signal from the photodiode to the FD. A signal obtained by superimposing the optical signal from the photodiode on the noise signal described above appears as the voltage of the FD.
(4) The voltage of the FD at this time is read again through Q1 which is a driver MOS of the follower. This corresponds to “S reading” in FIG.
A good signal can be obtained by subtracting the signal (2) from the signal (4).
しかしながら、図９に示す従来の画素部は、複数の配線が交錯しており、ＦＤの電位は配線の変動を受け変化してしまう。 However, in the conventional pixel portion shown in FIG. 9, a plurality of wirings are interlaced, and the potential of the FD changes due to the fluctuation of the wirings.
本発明者らは検討の結果、ＴＸ線と隣接画素の出力線が特性を大きく劣化させることを発見した。 As a result of studies, the present inventors have found that the TX line and the output line of the adjacent pixel greatly deteriorate the characteristics.
すなわち、従来技術による画素配置では、図９に示すＣｐ１（転送制御線とＦＤの間の容量）、Ｃｐ２（隣接画素出力線とＦＤの間の容量）が大きく、転送制御線や隣接画素の出力線の影響により、容量を介してＦＤの電圧を変動させてしまう。 That is, in the pixel arrangement according to the conventional technique, Cp1 (capacity between the transfer control line and FD) and Cp2 (capacity between the adjacent pixel output line and FD) shown in FIG. 9 are large, and the output of the transfer control line and the adjacent pixel is large. Due to the influence of the line, the voltage of the FD is changed through the capacitance.
転送制御線について具体的に説明する。 The transfer control line will be specifically described.
ＦＤの容量をＣＦＤとすれば、ＦＤの電位の変動量は、Ｃｐ１／（Ｃｐ１＋Ｃｐ２＋ＣＦＤ）ｘ△Ｖｔｘであらわされる。△Ｖｔｘは転送制御線の電圧変動量である。選択線やリセット制御線に対し、転送制御線が重要な理由について以下に述べる。
１．図１０のタイミングにおいて、「Ｎ読み」と「Ｓ読み」の間に変化するパルスは転送制御線のみであること。
図１０に示すとおり、転送制御線のＯＮ、ＯＦＦに伴い垂直出力線が変動する。この変動は、容量Ｃｐ１を介しＦＤがフラレることが原因であり、Ｃｐ１が大きければ、フラレる量も大きくなる。当然のことながら、暗時出力においては、「Ｓ読み」時には、「Ｎ読み」時のレベルにまで戻る必要があるが、フラレることで変化する可能性がある。これらは、暗時のシェーディング特性を悪化させることとなる。加えて、垂直線の出力が安定するまでにある程度の時間が必要になり、読み出し時間の遅延になり、デジタルカメラなどでは、連写性能の劣化の原因になる。
２．画素部の暗出力を抑制するため、ＬＯＷレベルをＧＮＤより低くする場合がある。
このＬＯＷレベルを供給する電源が、システム上チャージポンプ方式による電源を使用し、電源の安定度（シンク能力、ソース能力）が劣る場合がある。すなわち、制御線の変動が、電源による変動により大きくなる場合が多い。
Assuming that the capacitance of the FD is CFD, the fluctuation amount of the potential of the FD is expressed by Cp1 / (Cp1 + Cp2 + CFD) xΔVtx. ΔVtx is a voltage fluctuation amount of the transfer control line. The reason why the transfer control line is important with respect to the selection line and the reset control line will be described below.
1. At the timing of FIG. 10, the pulse that changes between “N reading” and “S reading” is only the transfer control line.
As shown in FIG. 10, the vertical output line fluctuates as the transfer control line is turned on and off. This variation is caused by the FD sagging through the capacitor Cp1, and when Cp1 is large, the amount of sagging increases. As a matter of course, in the dark output, it is necessary to return to the level of “N reading” at the time of “S reading”. These deteriorate the shading characteristics in the dark. In addition, a certain amount of time is required until the output of the vertical line is stabilized, which causes a delay in readout time, which causes deterioration of continuous shooting performance in a digital camera or the like.
2. In order to suppress the dark output of the pixel portion, the LOW level may be set lower than GND.
The power source that supplies this LOW level uses a power source of a charge pump system on the system, and the stability (sink capability, source capability) of the power source may be inferior. That is, control line fluctuations often increase due to fluctuations caused by the power source.
この結果、制御線の変動が画像に現れ、デジタルカメラでは横方向の帯状のムラなど不良画像が発生する。 As a result, fluctuations in the control line appear in the image, and a defective image such as a horizontal band-like unevenness occurs in the digital camera.
隣接画素の出力線について具体的に説明する。 The output lines of adjacent pixels will be specifically described.
ＦＤの容量をＣＦＤとすれば、ＦＤの電位の変動量は、Ｃｐ２／（Ｃｐ１＋Ｃｐ２＋ＣＦＤ）ｘ△Ｖｎ＋１であらわされる。△Ｖｎ＋１は隣接画素の出力値である。これら固体撮像装置を一般的なデジタルカメラ用のセンサーに用いた場合、隣接画素は異なる色の信号を出力する。 If the capacitance of the FD is CFD, the amount of fluctuation of the potential of the FD is expressed as Cp2 / (Cp1 + Cp2 + CFD) xΔVn + 1. ΔVn + 1 is an output value of an adjacent pixel. When these solid-state imaging devices are used as sensors for general digital cameras, adjacent pixels output signals of different colors.
この結果、隣接画素の出力により画素出力が変動してしまい、すなわち混色という問題が発生する。 As a result, the pixel output fluctuates due to the output of adjacent pixels, that is, a problem of color mixing occurs.
本発明は、２次元上に配列された画素を有する固体撮像装置において、
前記画素は、光を電気信号に変換する光電変換部と、光電変換された光信号を電圧信号に変換するための電荷電圧変換部と、電圧信号を読み出すための増幅部と、前記光電変換部から前記電荷電圧変換部へ光信号の転送を制御するための制御手段と、制御するための制御線を有し、
前記制御線は、前記増幅部に対し、前記光電変換部を挟んで反対側に配置されており、
前記増幅部の入力端子と前記電荷電圧変換部を接続する配線は、前記画素と隣接する画素から光信号を出力する出力線との距離よりも、前記増幅部の出力線と近い距離に配置されていることを特徴とする。
The present invention relates to a solid-state imaging device having pixels arranged two-dimensionally,
The pixel includes a photoelectric conversion unit that converts light into an electrical signal, a charge-voltage conversion unit that converts the photoelectrically converted optical signal into a voltage signal, an amplification unit that reads out the voltage signal, and the photoelectric conversion unit. Control means for controlling the transfer of the optical signal from the charge to voltage converter, and a control line for controlling,
The control line is disposed on the opposite side of the photoelectric conversion unit with respect to the amplification unit,
The wiring connecting the input terminal of the amplifying unit and the charge-voltage conversion unit is disposed closer to the output line of the amplifying unit than the distance to the output line that outputs an optical signal from the pixel and the adjacent pixel. It is characterized by.
また、本発明は、２次元上に配列された画素を有する固体撮像装置において、
前記画素は、光を電気信号に変換する光電変換部と、光電変換された光信号を電圧信号に変換するための電荷電圧変換部と、電圧信号を読み出すための増幅部と、前記光電変換部から前記電荷電圧変換部へ光信号の転送を制御するための制御手段と、制御するための制御線を有し、
前記制御線は、前記増幅部に対し、前記光電変換部を挟んで反対側に配置されており、かつ
前記増幅部の入力端子と前記電荷電圧変換部を接続する配線と、前記画素と隣接する画素から光信号を出力する出力線の間には、少なくとも前記画素を駆動するための制御線、電源線、基準電圧線の何れかが配置されていることを特徴とする。
Further, the present invention provides a solid-state imaging device having pixels arranged in two dimensions.
The pixel includes a photoelectric conversion unit that converts light into an electrical signal, a charge-voltage conversion unit that converts the photoelectrically converted optical signal into a voltage signal, an amplification unit that reads out the voltage signal, and the photoelectric conversion unit. Control means for controlling the transfer of the optical signal from the charge to voltage converter, and a control line for controlling,
The control line is disposed on the opposite side of the photoelectric conversion unit with respect to the amplification unit, and is adjacent to the pixel and a wiring connecting the input terminal of the amplification unit and the charge-voltage conversion unit. At least one of a control line, a power supply line, and a reference voltage line for driving the pixel is disposed between output lines that output optical signals from the pixel.
更に、本発明は、２次元上に配列された画素を有する固体撮像装置において、
前記画素は、光を電気信号に変換する複数の光電変換部と、光電変換された光信号を電圧信号に変換するための電荷電圧変換部と、電圧信号を読み出すための増幅部と、前記複数の各光電変換部から前記電荷電圧変換部へ光信号の転送を制御するための制御手段と、制御するための制御線を有し、
すくなくとも２つ以上の前記複数の光電変換部に対し、一つの前記増幅部を有し、
前記制御線は、前記増幅部に対し、少なくともひとつの前記光電変換部を挟んで反対側に配置されており、
前記増幅部の入力端子と前記電荷電圧変換部を接続する配線は、前記画素と隣接する画素から光信号を出力する出力線との距離よりも、前記増幅部の出力線と近い距離に配置されていることを特徴とする。
Furthermore, the present invention provides a solid-state imaging device having pixels arranged two-dimensionally,
The pixel includes a plurality of photoelectric conversion units that convert light into an electrical signal, a charge-voltage conversion unit that converts the photoelectrically converted optical signal into a voltage signal, an amplification unit that reads out the voltage signal, and the plurality Control means for controlling transfer of an optical signal from each photoelectric conversion unit to the charge-voltage conversion unit, and a control line for control,
For at least two or more of the plurality of photoelectric conversion units, one amplification unit,
The control line is disposed on the opposite side of the amplifying unit with at least one photoelectric conversion unit interposed therebetween,
The wiring connecting the input terminal of the amplifying unit and the charge-voltage conversion unit is disposed closer to the output line of the amplifying unit than the distance to the output line that outputs an optical signal from the pixel and the adjacent pixel. It is characterized by.
特に、撮像領域の大きな（例えばフィルムサイズ）アクティブ型の固体撮像装置において、Ｓ／Ｎ特性が高い固体撮像装置を提供することができる。更に、シェーディングなどで高い性能の固体撮像装置を提供することができる。更に、読み出し時間が短く、連写性能の高い固体撮像装置を提供することができる。 In particular, it is possible to provide a solid-state imaging device having a high S / N characteristic in an active solid-state imaging device having a large imaging area (for example, film size). Furthermore, a solid-state imaging device with high performance can be provided by shading or the like. Furthermore, it is possible to provide a solid-state imaging device with a short readout time and high continuous shooting performance.
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
図１に本発明の最も特徴的な画素の配置図を示す。
第１の特徴は、転送制御線の配置である。転送制御線は、図８のＱ３のゲート（ＴＸ）に接続されている配線である。図２に模式的なレイアウト図を示す。Ｑ１〜Ｑ４は第８図のトランジスタのゲート電極にあたる。
FIG. 1 shows an arrangement of the most characteristic pixels of the present invention.
The first feature is the arrangement of transfer control lines. The transfer control line is a wiring connected to the gate (TX) of Q3 in FIG. FIG. 2 shows a schematic layout diagram. Q1 to Q4 correspond to the gate electrodes of the transistor of FIG.
図２に示すとおり、ＦＤからＱ１への配線に対し、自身の画素の垂直出力線が隣接している。特にこの場合、交差もしている。従来技術においては、たとえば隣接画素の垂直出力線が隣接配置されており、数％にもおよび隣接画素の信号が混入してしまう。本発明においては、ＦＤおよびそれに接続されている配線に、隣接画素の垂直出力線よりも自身の画素の垂直出力線を隣接させることで、自身の垂直出力線でＦＤをシールドすることができる。 As shown in FIG. 2, the vertical output line of its own pixel is adjacent to the wiring from FD to Q1. Especially in this case, there is also an intersection. In the prior art, for example, the vertical output lines of adjacent pixels are arranged adjacent to each other, and the signal of the adjacent pixels is mixed by several percent. In the present invention, the FD can be shielded by its own vertical output line by adjoining the FD and the wiring connected thereto with the vertical output line of its own pixel rather than the vertical output line of the adjacent pixel.
また、隣接画素の垂直出力線と容量結合した場合、その容量はＦＤ部の浮遊容量となる。この結果、ＦＤ部での電荷変換効率が低下する。これは画素部のソースフォロワ−部も含め、以降の読み出し回路で発生するノイズの影響を受けやすくなり、Ｓ／Ｎ特性の劣化を招く。これに対し、自身の画素の出力線と容量結合しても、その容量全てがＦＤ部の浮遊容量とはならない。具体的には、画素部ソースフォロワ−ＭＯＳの基板バイアス効果による閾値電圧のシフト係数をβ（基板バイアス１ｖｏｌｔについての閾値電圧の変化量）とすれば、容量ｘβのみ増加する。一般的にβは１以下であり、具体的には〜０．３程度である。従って、最大でもカップリングしている容量の１／３程度しか実質的に増えない。これは、ＦＤの浮遊容量を抑制することであり、Ｓ／Ｎ特性の改善効果がある。 Further, when capacitively coupled to a vertical output line of an adjacent pixel, the capacitance becomes a stray capacitance of the FD portion. As a result, the charge conversion efficiency in the FD portion is reduced. This is likely to be affected by noise generated in subsequent readout circuits including the source follower portion of the pixel portion, resulting in deterioration of S / N characteristics. On the other hand, even if capacitively coupled to the output line of its own pixel, not all the capacitance becomes the stray capacitance of the FD portion. Specifically, if the shift coefficient of the threshold voltage due to the substrate bias effect of the pixel part source follower MOS is β (a change amount of the threshold voltage with respect to the substrate bias of 1 volt), only the capacitance xβ increases. In general, β is 1 or less, specifically about ˜0.3. Therefore, at most, only about 1/3 of the coupled capacity is substantially increased. This is to suppress the stray capacitance of the FD, and has an effect of improving the S / N characteristic.
図３は、図２に加え、ＧＮＤ配線を隣接させている例である。
このような配置をとることで、隣接画素の出力線との間にシールドになるＧＮＤ配線が配置されている。
この結果、隣接画素の垂直出力線からの信号混入をより大きく抑制することができる。
FIG. 3 is an example in which GND wirings are adjacent to each other in addition to FIG.
By taking such an arrangement, a GND wiring serving as a shield is arranged between the output lines of adjacent pixels.
As a result, signal mixing from the vertical output line of the adjacent pixel can be further suppressed.
また、転送スイッチの制御線を画素部のソースフォロワ−ＭＯＳとはホトダイオードを挟んで反対側に配置することで、やはりＦＤからＱ１ゲートへの結線への容量結合を低減することができる。 Further, by arranging the control line of the transfer switch on the side opposite to the source follower MOS of the pixel portion with the photodiode interposed therebetween, the capacitive coupling from the FD to the Q1 gate can be reduced.
従来技術によれば、この転送スイッチの制御線の振幅に対し、１０％程度ＦＤの電圧が振られていた。 According to the prior art, a voltage of about 10% FD is applied to the amplitude of the control line of the transfer switch.
すなわち、制御線が０ｖｏｌｔから５ｖｏｌｔまで変化したとき、これに伴い、ＦＤの電圧が高い側に約５００ｍＶも変化していたのである。この変動量が大きい場合、この変動がおさまるまで「Ｓ読み」をすることができない。この結果、読み出し時間が長くなり、デジタルカメラにおいては、連写性能が劣化する。 That is, when the control line is changed from 0 volt to 5 volt, the FD voltage is changed to about 500 mV on the higher side. When this variation is large, “S reading” cannot be performed until the variation is suppressed. As a result, the readout time becomes long, and the continuous shooting performance deteriorates in the digital camera.
本発明のレイアウトによれば、自身の画素の転送スイッチの制御線と容量結合は軽減されるものの、隣接行の転送スイッチの制御線との容量結合が増加する。しかしながら、読み出し中の行においては、隣接行の転送スイッチの制御線は、期間中ＬＯＷレベルを維持しているため、ＦＤの電位が変動することはない。 According to the layout of the present invention, the capacitive coupling with the control line of the transfer switch of its own pixel is reduced, but the capacitive coupling with the control line of the transfer switch in the adjacent row is increased. However, in the row being read, the control line of the transfer switch in the adjacent row maintains the LOW level during the period, so that the potential of the FD does not fluctuate.
加えて、本発明はＳ／Ｎ特性の改善効果がある。増幅部がＭＯＳトランジスタによるソースフォロワ−であることから、１／ｆノイズが大きな割合を持つが、「Ｓ読み」までの時間が長いとこの１／ｆノイズが増大し、Ｓ／Ｎ特性が劣化する。一方、変動がおさまる前に「Ｓ読み」をした場合は、シェーディングなどの特性が劣化する。本発明によれば、シェーディング特性などを悪化させることなく、読み出し時間を短縮することができた。結果、連写性能が高くＳ／Ｎ特性に優れたセンサーを提供することができる。 In addition, the present invention has an effect of improving S / N characteristics. Since the amplifying unit is a source follower using a MOS transistor, 1 / f noise has a large proportion. However, if the time until “S reading” is long, the 1 / f noise increases and the S / N characteristics deteriorate. To do. On the other hand, when “S reading” is performed before the fluctuations are subsided, characteristics such as shading deteriorate. According to the present invention, the reading time can be shortened without deteriorating shading characteristics and the like. As a result, a sensor having high continuous shooting performance and excellent S / N characteristics can be provided.
（第１の実施形態）
図２を用いて本実施形態について説明する。
(First embodiment)
The present embodiment will be described with reference to FIG.
図２は本実施形態の模式的なレイアウト図である。Ｑ１〜Ｑ４は図８のトランジスタのゲート電極にあたる。 FIG. 2 is a schematic layout diagram of this embodiment. Q1 to Q4 correspond to the gate electrodes of the transistor of FIG.
図２に示すとおり、ＦＤからＱ１への配線に対し、同画素の垂直出力線が隣接している。特にこの場合、交差もしている。本実施形態の特徴は、ソースフォロワ−を含むＭＯＳトランジスタが横方向（制御線と同一方向）に配置されている。この場合、転送スイッチの制御線を、フォトダイオードを挟んでソースフォロワ−ＭＯＳが配置されている側とは反対側に配置している。従来技術において、前述した通り、制御線とＦＤが容量結合した場合多くの特性劣化が生じる。このカップリング容量は、いくつかの成分からなる。（１）Ｑ３とＦＤの拡散領域との重なり容量、（２）ＦＤ部からＱ１は一般的に配線で接続されることから、その配線間の容量、（３）制御配線とＦＤ部の拡散領域との容量などである。本発明の特徴は、とくに（２）を軽減することである。また、傾向として（３）の成分も軽減される。本実施例によれば、ＦＤとＱ１のゲート等を結ぶ配線から離すことができた。 As shown in FIG. 2, the vertical output line of the same pixel is adjacent to the wiring from FD to Q1. Especially in this case, there is also an intersection. A feature of this embodiment is that MOS transistors including a source follower are arranged in the horizontal direction (the same direction as the control line). In this case, the control line of the transfer switch is arranged on the side opposite to the side where the source follower MOS is arranged with the photodiode interposed therebetween. In the prior art, as described above, when the control line and the FD are capacitively coupled, many characteristic deteriorations occur. This coupling capacity consists of several components. (1) Overlap capacitance between the diffusion region of Q3 and the FD, (2) Since Q1 from the FD portion is generally connected by wiring, capacitance between the wires, (3) Diffusion region of the control wiring and FD portion Capacity. The feature of the present invention is to particularly reduce (2). In addition, as a tendency, the component (3) is also reduced. According to the present example, it was possible to separate from the wiring connecting the gate of FD and Q1 and the like.
この結果、フラレ率＝ＦＤ電位の変化量／制御線の変化量が１０％から４％に大きく改善した。 As a result, the rate of change in fullerage = FD potential / control line change greatly improved from 10% to 4%.
図１０に示すＴＸパルスの変動にともなう、垂直出力線の変動量が０．４倍に小さくなり。この分「Ｓ読み」までの時間を短縮することができた。 The fluctuation amount of the vertical output line is reduced by 0.4 times with the fluctuation of the TX pulse shown in FIG. Thus, the time until “S reading” could be shortened.
同時に、垂直出力線をＦＤとＱ１を結ぶ配線に隣接、交差させることで、他線とのカップリング容量を低減できた。 At the same time, the vertical output line was adjacent to and intersected with the wiring connecting FD and Q1, thereby reducing the coupling capacity with other lines.
この結果、従来に比べＦＤ容量を１０％程度小さくすることができ、Ｓ／Ｎ特性も約１０程度改善することができた。
また、混色も従来１０％近くあったものが、２％程度にまで改善することができた。
As a result, the FD capacity can be reduced by about 10% compared to the conventional case, and the S / N characteristics can be improved by about 10.
In addition, the color mixture that has been nearly 10% can be improved to about 2%.
（第２の実施形態）
図３を用いて本実施例について説明する。図３は、本実施例の模式的なレイアウト図である。
(Second Embodiment)
This embodiment will be described with reference to FIG. FIG. 3 is a schematic layout diagram of this embodiment.
実施例１に対し、縦方向でかつ、ＦＤ部およびＦＤとＱ１を結ぶ配線と隣接画素の垂直出力線との間にＧＮＤ線を配置した。 With respect to the first embodiment, the GND line is arranged in the vertical direction and between the FD portion and the wiring connecting the FD and Q1 and the vertical output line of the adjacent pixel.
この結果、実施例に対し、ＦＤ容量が若干増加するもの、混色は１％以下にまで低減した。 As a result, compared with the example, the FD capacity slightly increased and the color mixture was reduced to 1% or less.
その他、「Ｓ読み」までの時間短縮などの特性改善は、実施例１と同様な効果を得ることが出来た。 In addition, improvements in characteristics such as shortening the time to “S reading” were able to obtain the same effects as in Example 1.
（第３の実施形態）
図４を用いて本実施形態の説明する。図４は、本実施形態の模式的なレイアウト図である。
(Third embodiment)
The present embodiment will be described with reference to FIG. FIG. 4 is a schematic layout diagram of this embodiment.
本実施形態の特徴は、ソースフォロワ−を含むＭＯＳトランジスタが縦方向（制御線と同一方向）に配置されている。 The feature of this embodiment is that MOS transistors including a source follower are arranged in the vertical direction (the same direction as the control line).
またもうひとつの特徴は、ＦＤとＱ１とを結ぶ配線を短くなるように配置したことである。 Another feature is that the wiring connecting FD and Q1 is arranged to be short.
このような配置においても、転送スイッチの制御線がＦＤ部のすぐ上でかつＱ３ゲートの直上をとおるに配置した場合、即ち、従来技術を用いた場合、フラレ率＝ＦＤ電位の変化量／制御線の変化量が６％程度ある。 Even in such an arrangement, when the control line of the transfer switch is arranged immediately above the FD portion and immediately above the Q3 gate, that is, when the conventional technique is used, the fulleret ratio = the amount of change in the FD potential / control. The amount of line change is about 6%.
この場合も、転送スイッチの制御線を、フォトダイオードを挟んで、ソースフォロワ−ＭＯＳが配置されているのとは、反対側に配置している。詳細に述べれば、フォトダイオードの中心に対し、転送スイッチの制御線は上部に、特にはＱ１／Ｇであるが、問題となるＦＤおよびその配線は下部に配置されている。このようにすることで、制御線とＦＤ部のカップリング容量を最小限に抑えることができた。 Also in this case, the control line of the transfer switch is arranged on the opposite side of the source follower MOS arranged with the photodiode interposed therebetween. More specifically, the control line of the transfer switch is at the top, particularly Q1 / G, with respect to the center of the photodiode, but the FD and its wiring in question are located at the bottom. By doing so, the coupling capacity between the control line and the FD portion could be minimized.
結果、フラレ率＝ＦＤ電位の変化量／制御線の変化量が２％に低減した。 As a result, the rate of fullerage = FD potential change / control line change was reduced to 2%.
ＦＤとＱ１とを結ぶ配線の近傍に自身の画素の垂直出力線を配置した。また、隣接画素の垂直出力線との間に転送スイッチの制御線を点線のように延長するとより良い。延長した場合、この制御線が垂直出力線に対しシールド効果を発揮するため、さらに混色は改善した。この結果、混色は１％以下に低減した。 The vertical output line of its own pixel is arranged in the vicinity of the wiring connecting FD and Q1. Further, it is better to extend the control line of the transfer switch like a dotted line between the vertical output lines of adjacent pixels. When extended, this control line exerts a shielding effect on the vertical output line, thus further improving color mixing. As a result, the color mixture was reduced to 1% or less.
（第４の実施形態）
本実施形態を、図５を用いて説明する。図５は、本実施形態の模式的なレイアウト図である。
(Fourth embodiment)
This embodiment will be described with reference to FIG. FIG. 5 is a schematic layout diagram of this embodiment.
ソースフォロワ−部のＭＯＳとリセット部のＭＯＳが分離されている場合であるが、そのような場合でも第３の実施形態と同様の効果を得ることができた。 This is a case where the MOS of the source follower part and the MOS of the reset part are separated, but even in such a case, the same effect as in the third embodiment can be obtained.
（第５の実施形態）
図６を用いて本実施形態を説明する。図６は、本実施形態の模式的なレイアウト図である。
(Fifth embodiment)
This embodiment will be described with reference to FIG. FIG. 6 is a schematic layout diagram of this embodiment.
図７は本実施形態の等価回路図であり、２つのフォトダイオードに対しひとつの増幅部を有する例であり、この点が本実施形態の特徴である。本実施形態において、制御線１は、ソースフォロワ−部に対し、フォトダイオード１、フォトダイオード２を挟んで最も離れた位置に配置した。制御線２も、ソースフォロワ−部に対し、ホトダイオード２を挟んで反対側に配置してある。また、ＦＤ１とＦＤ２とＳＦＭＯＳ（図７）のゲートへの結線に対し、制御線１とのカップリング容量と制御線２とのカップリング容量が概ね一致するような配置となっている。この結果、フォトダイオード１から信号を読み出す際のＦＤのフラレ量とフォトダイオード２から信号を読み出す際のＦＤのフラレ量は同等になる。
FIG. 7 is an equivalent circuit diagram of the present embodiment, which is an example having one amplifying unit for two photodiodes, and this is a feature of the present embodiment. In the present embodiment, the control line 1 is arranged at a position farthest from the source follower portion with the photodiode 1 and the
この結果、フォトダイオード１にあたる行とフォトダイオード２にあたる行のシェーディングなどの特性は一致した。
As a result, the characteristics such as shading of the row corresponding to the photodiode 1 and the row corresponding to the
従来技術によれば、たとえば、制御線２をソースフォロワ−部とフォトダイオード２の間に配置した場合は、制御線２を読み出す際のＦＤのフラレ量が大きくなり、フォトダイオード２の行のみ特性劣化が生じる。
According to the prior art, for example, when the
この結果横筋のような画像が得られていた。この問題を解決するために「Ｓ読み」時間を長く取ったが、改善するものの、弱いスジが残ってしまっていた。本実施例のような配置をとることにより、対象性が向上し、このような現象はなくなった。 As a result, an image like a horizontal stripe was obtained. In order to solve this problem, a long “S reading” time was taken, but although it improved, a weak streak remained. By adopting the arrangement as in the present embodiment, the objectivity is improved, and such a phenomenon is eliminated.
また、垂直出力線をＦＤ側に引き出すことにより、混色を抑制した。
この結果、混色は１％以下の良好な特性が得られた。
In addition, color mixture was suppressed by drawing the vertical output line to the FD side.
As a result, good characteristics with a color mixture of 1% or less were obtained.
本実施例においては、２つのフォトダイオードにつき１つのソースフォロワ−を有しているが、３つ以上のフォトダイオードでも同様な考え方で、本実施例のような効果を得ることができる。 In this embodiment, one source follower is provided for every two photodiodes. However, the same effect can be obtained with three or more photodiodes based on the same concept.
次に、図１１に基づいて、本発明の第１〜第５実施形態の固体撮像装置をスチルビデオカメラに適用した場合の一例について詳述する。 Next, an example in which the solid-state imaging device according to the first to fifth embodiments of the present invention is applied to a still video camera will be described in detail with reference to FIG.
図１１は、本発明の固体撮像装置をスチルビデオカメラに適用した場合を示すブロック図である。 FIG. 11 is a block diagram showing a case where the solid-state imaging device of the present invention is applied to a still video camera.
図１１において、１０はレンズのプロテクトとメインスイッチを兼ねるバリア、２０は被写体の光学像を固体撮像装置４０に結像させるレンズ、３０はレンズ２０を通った光量を可変するための絞り、４０はレンズ２０で結像された被写体を画像信号として取り込むための固体撮像装置、６０は固体撮像装置４０より出力される画像信号のアナログーディジタル変換を行うＡ／Ｄ変換器、７０はＡ／Ｄ変換器６０より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、８０は固体撮像装置４０、撮像信号処理回路５０、Ａ／Ｄ変換器６０、信号処理部７０に、各種タイミング信号を出力するタイミング発生部、９０は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１００は画像データを一時的に記憶する為のメモリ部、１１０は記録媒体に記録または読み出しを行うためのインターフェース部、１２０は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、１３０は外部コンピュータ等と通信する為のインターフェース部である。
In FIG. 11, 10 is a barrier that serves as a lens protect and a main switch, 20 is a lens that forms an optical image of a subject on the solid-
次に、前述の構成における撮影時のスチルビデオカメラの動作について説明する。 Next, the operation of the still video camera at the time of shooting in the above configuration will be described.
バリア１０がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更にＡ／Ｄ変換器６０などの撮像系回路の電源がオンされる。 When the barrier 10 is opened, the main power supply is turned on, then the control system power supply is turned on, and the power supply of the imaging system circuit such as the A / D converter 60 is turned on.
それから、露光量を制御する為に、全体制御・演算部９０は絞り３０を開放にし、固体撮像装置４０から出力された信号はＡ／Ｄ変換器６０で変換された後、信号処理部７０に入力される。
Then, in order to control the exposure amount, the overall control /
そのデータを基に露出の演算を全体制御・演算部９０で行う。
Based on the data, the exposure calculation is performed by the overall control /
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部９０は絞りを制御する。
The brightness is determined based on the result of the photometry, and the overall control /
次に、固体撮像装置４０から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部９０で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズを駆動し測距を行う。
Next, based on the signal output from the solid-state imaging device 40, the high-frequency component is extracted and the distance to the subject is calculated by the overall control /
そして、合焦が確認された後に本露光が始まる。 Then, after the in-focus state is confirmed, the main exposure starts.
露光が終了すると、固体撮像装置４０から出力された画像信号はＡ／Ｄ変換器６０でＡ／Ｄ変換され、信号処理部７０を通り全体制御・演算部９０によりメモリ部に書き込まれる。
When the exposure is completed, the image signal output from the solid-state imaging device 40 is A / D converted by the A / D converter 60, passes through the
その後、メモリ部１００に蓄積されたデータは、全体制御・演算部９０の制御により記録媒体制御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体１２０に記録される。
Thereafter, the data stored in the memory unit 100 is recorded on a
また、外部Ｉ／Ｆ部１３０を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
Further, the image processing may be performed by directly inputting to a computer or the like through the external I /
Ｃｐ１ 転送（ＴＸ）制御線とＦＤの間の容量
Ｃｐ２ 隣接画素の出力線とＦＤの間の容量
ＰＤ ホトダイオード
ＦＤ フローティングディフュージョン
ＳＦ 増幅用ソースフォロアトランジスタ
ＲＥＳ リセット用トランジスタ
ＴＸ 転送用トランジスタ
ＳＥＬ 選択用トランジスタ
ＶＣＣ リセット電源電圧
Ｑ１ 増幅用トランジスタのゲート電極
Ｑ２ リセット用トランジスタのゲート電極
Ｑ３ 転送用トランジスタのゲート電極
Ｑ４ 選択用トランジスタのゲート電極
１０ レンズのプロテクトとメインスイッチを兼ねるバリア
２０ レンズ
３０ 絞り
４０ 固体撮像装置
５０ 撮像信号処理回路
６０ Ａ／Ｄ変換器
７０ 信号処理部
８０ タイミング発生部
９０ 全体制御・演算部
１００ メモリ部
１１０ インターフェース部
１２０ 記録媒体
１３０ 外部Ｉ／Ｆ部
Cp1 Transfer (TX) Capacitance between control line and FD Cp2 Capacitance between output line and FD of adjacent pixel PD Photo diode FD Floating diffusion SF Amplification source follower transistor RES Reset transistor TX Transfer transistor SEL Select transistor VCC Reset Power supply voltage Q1 Gate electrode of amplification transistor Q2 Gate electrode of reset transistor Q3 Gate electrode of transfer transistor Q4 Gate electrode of selection transistor 10 Barrier that serves as both lens protection and main switch 20
Claims (7)
前記画素は、光を電気信号に変換する光電変換部と、光電変換された光信号を電圧信号に変換するための電荷電圧変換部と、電圧信号を読み出すための増幅部と、前記光電変換部から前記電荷電圧変換部へ光信号の転送を制御するための制御手段と、制御するための制御線を有し、
前記制御線は、前記増幅部に対し、前記光電変換部を挟んで反対側に配置されており、
前記増幅部の入力端子と前記電荷電圧変換部を接続する配線は、前記画素と隣接する画素から光信号を出力する出力線との距離よりも、前記増幅部の出力線と近い距離に配置されていることを特徴とする固体撮像装置。 In a solid-state imaging device having pixels arranged two-dimensionally,
The pixel includes a photoelectric conversion unit that converts light into an electrical signal, a charge-voltage conversion unit that converts the photoelectrically converted optical signal into a voltage signal, an amplification unit that reads out the voltage signal, and the photoelectric conversion unit. Control means for controlling the transfer of the optical signal from the charge to voltage converter, and a control line for controlling,
The control line is disposed on the opposite side of the photoelectric conversion unit with respect to the amplification unit,
The wiring connecting the input terminal of the amplifying unit and the charge-voltage conversion unit is disposed closer to the output line of the amplifying unit than the distance to the output line that outputs an optical signal from the pixel and the adjacent pixel. A solid-state image pickup device.
前記画素は、光を電気信号に変換する光電変換部と、光電変換された光信号を電圧信号に変換するための電荷電圧変換部と、電圧信号を読み出すための増幅部と、前記光電変換部から前記電荷電圧変換部へ光信号の転送を制御するための制御手段と、制御するための制御線を有し、
前記制御線は、前記増幅部に対し、前記光電変換部を挟んで反対側に配置されており、
前記増幅部の入力端子と前記電荷電圧変換部を接続する配線と、前記画素と隣接する画素から光信号を出力する出力線の間には、少なくとも前記画素を駆動するための制御線、電源線、基準電圧線の何れかが配置されていることを特徴とする請求項１記載の固体撮像装置。 In a solid-state imaging device having pixels arranged two-dimensionally,
The pixel includes a photoelectric conversion unit that converts light into an electrical signal, a charge-voltage conversion unit that converts the photoelectrically converted optical signal into a voltage signal, an amplification unit that reads out the voltage signal, and the photoelectric conversion unit. Control means for controlling the transfer of the optical signal from the charge to voltage converter, and a control line for controlling,
The control line is disposed on the opposite side of the photoelectric conversion unit with respect to the amplification unit,
At least a control line and a power line for driving the pixel are provided between a wiring connecting the input terminal of the amplification unit and the charge voltage conversion unit and an output line for outputting an optical signal from the pixel adjacent to the pixel. The solid-state imaging device according to claim 1, wherein any one of the reference voltage lines is arranged.
前記画素は、光を電気信号に変換する複数の光電変換部と、光電変換された光信号を電圧信号に変換するための電荷電圧変換部と、電圧信号を読み出すための増幅部と、前記複数の各光電変換部から前記電荷電圧変換部へ光信号の転送を制御するための制御手段と、制御するための制御線を有し、
すくなくとも２つ以上の前記複数の光電変換部に対し、一つの前記増幅部を有し、
前記制御線は、前記増幅部に対し、少なくともひとつの前記光電変換部を挟んで反対側に配置されており、
前記増幅部の入力端子と前記電荷電圧変換部を接続する配線は、前記画素と隣接する画素から光信号を出力する出力線との距離よりも、前記増幅部の出力線と近い距離に配置されていることを特徴とする固体撮像装置。 In a solid-state imaging device having pixels arranged two-dimensionally,
The pixel includes a plurality of photoelectric conversion units that convert light into an electrical signal, a charge-voltage conversion unit that converts the photoelectrically converted optical signal into a voltage signal, an amplification unit that reads out the voltage signal, and the plurality Control means for controlling transfer of an optical signal from each photoelectric conversion unit to the charge-voltage conversion unit, and a control line for control,
For at least two or more of the plurality of photoelectric conversion units, one amplification unit,
The control line is disposed on the opposite side of the amplifying unit with at least one photoelectric conversion unit interposed therebetween,
The wiring connecting the input terminal of the amplifying unit and the charge-voltage conversion unit is disposed closer to the output line of the amplifying unit than the distance to the output line that outputs an optical signal from the pixel and the adjacent pixel. A solid-state image pickup device.
A solid-state imaging device according to any one of claims 1 to 6, a lens for forming an optical image on the solid-state imaging device, and a diaphragm for changing the amount of light passing through the lens, Camera.
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