JP2006140962A

JP2006140962A - A/d converting apparatus and a/d converting method

Info

Publication number: JP2006140962A
Application number: JP2004331077A
Authority: JP
Inventors: Susumu Yoneda; 晋米田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-11-15
Filing date: 2004-11-15
Publication date: 2006-06-01

Abstract

<P>PROBLEM TO BE SOLVED: To prevent a decimation filter from being increased in its circuit scale even when a degree or the number of stages of a ΔΣ modulator or the number of stages of a combline filter is increased. <P>SOLUTION: An output of a ΔΣ type A/D converter 201 is formed into address bit sequence by an address decoder, so that multiplication in a digital filter 206 is performed by a conversion table 212. Thus, even if the degree or the number of stages of a ΔΣ demodulator or the number of stages of a combline filter is increased, the number of shift registers 211 used for a decimation filter 202 is reduced, thereby suppressing the expansion of circuit scale. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、オーバーサンプリング型のＡ／Ｄ（Analog/Digital）変換装置及びＡ／Ｄ変換方法に関する。 The present invention relates to an oversampling A / D (Analog / Digital) converter and an A / D conversion method.

従来、ノイズシェーピングとオーバーサンプリングの技術を用いた△Σ型Ａ／Ｄ変換器は、高精度のＡ／Ｄ変換装置に用いられ、高次のシェーピング特性を得るために、△Σ変調器を従属接続するものがある。オーバーサンプリング型のＡ／Ｄ変換装置には、デシメーション用のディジタルフィルタが必須であり、複数の櫛型フィルタを従属接続して構成することが多い（例えば、特許文献１参照）。 Conventionally, a ΔΣ type A / D converter using noise shaping and oversampling techniques is used in a high-precision A / D converter, and a ΔΣ modulator is subordinated to obtain high-order shaping characteristics. There is something to connect. An oversampling A / D conversion device requires a digital filter for decimation, and is often configured by cascade-connecting a plurality of comb filters (see, for example, Patent Document 1).

図５は、従来のＡ／Ｄ変換装置の構成を示すブロック図である。この図に示す従来のＡ／Ｄ変換装置は、アナログ信号をノイズシェーピングしてディジタル信号を出力する△Σ型Ａ／Ｄ変換器１０１と、△Σ型Ａ／Ｄ変換器１０１が出力するディジタル信号を１／Ｎ（Ｎは自然数）にデシメーションするデシメーションフィルタ１０２とから構成される。 FIG. 5 is a block diagram showing a configuration of a conventional A / D converter. The conventional A / D converter shown in FIG. 1 includes a ΔΣ A / D converter 101 that noise-shapes an analog signal and outputs a digital signal, and a digital signal output from the ΔΣ A / D converter 101. And a decimation filter 102 that decimates to 1 / N (N is a natural number).

△Σ型Ａ／Ｄ変換器１０１は、１次の△Σ変調器１０３及び１０４と、△Σ変調器１０３が出力するディジタル信号を２の補数に変換するコーダ１０５と、△Σ変調器１０４が出力するディジタル信号を２の補数に変換するコーダ１０６と、コーダ１０６によって補数変換されたディジタル信号を微分する微分器１０７と、コーダ１０５が出力するディジタル信号と微分器１０７が出力するディジタル信号とを加算する加算器１０８とから構成される。 The ΔΣ A / D converter 101 includes first-order ΔΣ modulators 103 and 104, a coder 105 that converts a digital signal output from the ΔΣ modulator 103 into two's complement, and a ΔΣ modulator 104. A coder 106 for converting a digital signal to be output into a two's complement, a differentiator 107 for differentiating the digital signal complement-converted by the coder 106, a digital signal output from the coder 105, and a digital signal output from the differentiator 107. And an adder 108 for adding.

１次の△Σ変調器１０３は、アナログの入力信号をＸ_１、量子化誤差をＱ_１とすると、コーダ１０５へのディジタル出力信号Ｙ_１は式（１）で表される。

In the first-order ΔΣ modulator 103, assuming that an analog input signal is X ₁ and a quantization error is Q ₁ , a digital output signal Y ₁ to the coder 105 is expressed by Expression (1).

また、△Σ変調器１０４の入力であるアナログ出力信号Ｘ_２は式（２）で表される。

Further, an analog output signal X ₂ that is an input of the ΔΣ modulator 104 is expressed by Expression (2).

△Σ変調器１０４の量子化誤差をＱ_２とすると、コーダ１０６へのディジタル出力信号Ｙ_２は、式（３）で表される。

When the quantization error of the ΔΣ modulator 104 is Q ₂ , the digital output signal Y ₂ to the coder 106 is expressed by Expression (3).

したがって、加算器１０８の出力Ｙは式（４）で表され、２次のシェービング特性が得られる。

Therefore, the output Y of the adder 108 is expressed by Equation (4), and a secondary shaving characteristic is obtained.

一方、デシメーションフィルタ１０２は、Ｍ個（Ｍは自然数）の櫛型フィルタを従属接続させたディジタルフィルタ１０９と、１／Ｎのデシメーションを行うデシメーション回路１１４とから構成される。 On the other hand, the decimation filter 102 includes a digital filter 109 in which M (M is a natural number) comb filters are cascade-connected, and a decimation circuit 114 that performs 1 / N decimation.

櫛型フィルタの伝達関数Ｈ（Ｚ）は式（５）で表される。

The transfer function H (Z) of the comb filter is expressed by Expression (5).

これにより、Ｍ個の櫛型フィルタを従属接続させたときの伝達関数Ｈ_Ｍ（Ｚ）は式（６）で表される。

Thus, the transfer function H _M (Z) when M comb filters are cascade-connected is expressed by Expression (6).

ここで、Ｃはコンビネーション記号であり、式（７）のように表される。

Here, C is a combination symbol, and is expressed as in Expression (7).

したがって、シフトレジスタ１１０、乗算器１１１、加算器１１２は式（６）の分子を構成し、積分器１１３は式（６）の分母を構成している。 Therefore, the shift register 110, the multiplier 111, and the adder 112 constitute the numerator of the equation (6), and the integrator 113 constitutes the denominator of the equation (6).

ディジタルフィルタ１０９の出力は、デシメーション回路１１４によって１／Ｎデシメーションが行われる。
特開平１０−２０９８１５号公報 The output of the digital filter 109 is subjected to 1 / N decimation by the decimation circuit 114.
Japanese Patent Laid-Open No. 10-209815

しかしながら、従来のＡ／Ｄ変換装置においては、次のような問題がある。
すなわち、高次のシェーピング特性を得るためには、△Σ変調器の次数を高くしたり、従属接続する△Σ変調器の段数を多くしたりする必要があり、デシメーションフィルタに入力されるディジタル信号の語長が大きくなってしまう。また、デシメーションフィルタに用いられる櫛型フィルタは、式（５）の特性を持つローパスフィルタであり、より大きな利得特性を得るために多段に従属接続する場合が多く、ディジタルフィルタ１０９のシフトレジスタの回路規模が非常に大きくなってしまう。 However, the conventional A / D converter has the following problems.
That is, in order to obtain high-order shaping characteristics, it is necessary to increase the order of the ΔΣ modulator or increase the number of stages of the subordinately connected ΔΣ modulator, and the digital signal input to the decimation filter The word length of will increase. The comb filter used for the decimation filter is a low-pass filter having the characteristic of equation (5), and is often cascade-connected in order to obtain a larger gain characteristic, and the shift register circuit of the digital filter 109 is often used. The scale becomes very large.

例えば、１次の△Σ変調器１０３及び１０４の出力は、２値（０、１）１ビットのディジタル信号であり、コーダ１０５及び１０６により２の補数に変換されて２値（−１、＋１）２ビットのディジタル信号となる。コーダ１０６によって２の補数に変換されたディジタル信号は、微分器１０７によって微分されて３値（−２、０、＋２）３ビットのディジタル信号となるため、デシメーションフィルタ１０２の入力である加算器１０８の出力は、４値（−３、−１、＋１、＋３）３ビットのディジタル信号となる。このため、ディジタルフィルタ１０９に必要なシフトレジスタ１１０の数は３ＭＮ個となり、規模が大きくなってしまう。 For example, the outputs of the first-order ΔΣ modulators 103 and 104 are binary (0, 1) 1-bit digital signals, which are converted into two's complements by the coders 105 and 106 and binary (−1, +1) ) It becomes a 2-bit digital signal. The digital signal converted into 2's complement by the coder 106 is differentiated by the differentiator 107 to become a ternary (−2, 0, +2) 3-bit digital signal, and therefore an adder 108 which is an input of the decimation filter 102. Is an 4-value (-3, -1, +1, +3) 3-bit digital signal. For this reason, the number of shift registers 110 required for the digital filter 109 is 3MN, which increases the scale.

本発明はかかる点に鑑みてなされたものであり、△Σ変調器の次数や段数、櫛型フィルタの段数を増やしても、デシメーションフィルタの回路規模を増加させることのないＡ／Ｄ変換装置及びＡ／Ｄ変換方法を提供することを目的とする。 The present invention has been made in view of the above points, and an A / D conversion device that does not increase the circuit scale of a decimation filter even if the order and number of stages of a ΔΣ modulator and the number of stages of a comb filter are increased. An object is to provide an A / D conversion method.

（１）本発明のＡ／Ｄ変換装置は、入力アナログ信号をノイズシェーピングしてディジタル信号を出力する△Σ型Ａ／Ｄ変換器と、前記△Σ型Ａ／Ｄ変換器から出力されるディジタル信号を１／Ｎ（Ｎは自然数）にデシメーションするデシメーションフィルタと、を具備するＡ／Ｄ変換装置において、前記△Σ型Ａ／Ｄ変換器を構成する△Σ変調器の出力をアドレスビット列に形成するアドレスデコーダと、前記アドレスデコーダで形成されたアドレスビット列を保持するシフトレジスタと、前記シフトレジスタで保持されたアドレスビット列を対応する演算値に変換する変換テーブルと、を具備する構成を採る。 (1) An A / D converter according to the present invention includes a ΔΣ A / D converter that noise-shapes an input analog signal and outputs a digital signal, and a digital output from the ΔΣ A / D converter. A decimation filter that decimates a signal to 1 / N (N is a natural number), and an output of a ΔΣ modulator constituting the ΔΣ A / D converter is formed in an address bit string And an address decoder formed by the address decoder, and a conversion table for converting the address bit string held by the shift register into a corresponding operation value.

上記構成によれば、△Σ変調器の次数や段数、櫛型フィルタの段数を増やしても、デシメーションフィルタに使用するシフトレジスタ数を縮小できるので、回路規模の増加を抑えることが可能となる。 According to the above configuration, even if the order and number of stages of the ΔΣ modulator and the number of stages of the comb filter are increased, the number of shift registers used for the decimation filter can be reduced, so that an increase in circuit scale can be suppressed.

ここで、例えば、１次の△Σ変調器の出力を２値（０、１）１ビットのディジタル信号とすると、アドレスデコーダによってアドレスビット列に形成されて４値（０、１、２、３）２ビットのディジタル信号となる。アドレスビット列の４値（０、１、２、３）は、従来のＡ／Ｄ変換装置における加算器の出力の４値（−３、−１、１、３）にそれぞれ対応しており、ディジタルフィルタにおける乗算の演算は、乗算係数とアドレスビット列に対応した変換テーブルによって実施される。これにより、ディジタルフィルタにおけるシフトレジスタ数は従来に比べてはるかに少なくなり、２ＭＮ個に縮小される。 Here, for example, if the output of the first-order ΔΣ modulator is a binary (0, 1) 1-bit digital signal, it is formed into an address bit string by an address decoder to form four values (0, 1, 2, 3). It becomes a 2-bit digital signal. The four values (0, 1, 2, 3) of the address bit string correspond to the four values (-3, -1, 1, 3) of the output of the adder in the conventional A / D converter, respectively. The multiplication operation in the filter is performed by a conversion table corresponding to the multiplication coefficient and the address bit string. As a result, the number of shift registers in the digital filter is much smaller than in the prior art, and is reduced to 2MN.

（２）本発明のＡ／Ｄ変換装置は、入力アナログ信号をノイズシェーピングしてディジタル信号を出力する△Σ型Ａ／Ｄ変換器と、前記△Σ型Ａ／Ｄ変換器から出力されるディジタル信号を１／Ｎ（Ｎは自然数）にデシメーションするデシメーションフィルタと、を具備するＡ／Ｄ変換装置において、前記△Σ型Ａ／Ｄ変換器を構成する△Σ変調器の出力を保持するシフトレジスタと、前記シフトレジスタで保持された前記△Σ変調器の出力をアドレスビット列に形成するアドレスデコーダと、前記アドレスデコーダで形成されたアドレスビット列を対応する演算値に変換する変換テーブルと、を具備する構成を採る。 (2) An A / D converter according to the present invention includes a ΔΣ A / D converter that noise-shapes an input analog signal and outputs a digital signal, and a digital output from the ΔΣ A / D converter. A decimation filter that decimates a signal to 1 / N (N is a natural number), and a shift register that holds an output of a ΔΣ modulator constituting the ΔΣ A / D converter And an address decoder that forms an output of the ΔΣ modulator held in the shift register into an address bit string, and a conversion table that converts the address bit string formed by the address decoder into a corresponding operation value. Take the configuration.

上記構成によれば、上述した（１）に記載のＡ／Ｄ変換装置に比べてアドレスデコーダの数は増加するものの、△Σ変調器の次数や従属接続する段数によっては、（１）に記載のＡ／Ｄ変換装置に比べてディジタルフィルタのシフトレジスタ数を縮小でき、回路規模の削減が可能となる。例えば、△Σ変調器の次数が２次なら、（１）に記載のＡ／Ｄ変換装置の場合、アドレスデコーダの出力が６値３ビットのアドレスビット列になるため、３ＭＮ個のシフトレジスタが必要となるが、（２）に記載のＡ／Ｄ変換装置の場合は、シフトレジスタの数は（２ＭＮ＋１）個のままとなる。 According to the above configuration, although the number of address decoders is increased as compared with the A / D conversion device described in (1) above, it is described in (1) depending on the order of the ΔΣ modulator and the number of cascaded stages. Compared with the A / D converter, the number of shift registers of the digital filter can be reduced, and the circuit scale can be reduced. For example, if the order of the ΔΣ modulator is the second order, in the case of the A / D conversion device described in (1), the output of the address decoder is a 6-value 3-bit address bit string, so 3MN shift registers are required. However, in the case of the A / D conversion device described in (2), the number of shift registers remains (2MN + 1).

ここで、例えば、１次の△Σ変調器の出力を２値（０、１）１ビットのディジタル信号とし、それがシフトレジスタによって保持される。シフトレジスタによって保持されたディジタル信号は、アドレスデコーダによってアドレスビット列に形成されて４値（０、１、２、３）２ビットのディジタル信号となる。 Here, for example, the output of the primary ΔΣ modulator is a binary (0, 1) 1-bit digital signal, which is held by a shift register. The digital signal held by the shift register is formed into an address bit string by an address decoder and becomes a 4-value (0, 1, 2, 3) 2-bit digital signal.

アドレスビット列の４値（０、１、２、３）は、従来のＡ／Ｄ変換装置における加算器の出力の４値（−３、−１、１、３）にそれぞれ対応しており、ディジタルフィルタにおける乗算の演算は、乗算係数とアドレスビット列に対応した変換テーブルによって実施される。これにより、ディジタルフィルタにおけるシフトレジスタの数は、従来のＡ／Ｄ変換装置に比べてはるかに少なくなり、（２ＭＮ＋１）個に縮小される。 The four values (0, 1, 2, 3) of the address bit string correspond to the four values (-3, -1, 1, 3) of the output of the adder in the conventional A / D converter, respectively. The multiplication operation in the filter is performed by a conversion table corresponding to the multiplication coefficient and the address bit string. As a result, the number of shift registers in the digital filter is much smaller than that of the conventional A / D converter, and is reduced to (2MN + 1).

（３）本発明のＡ／Ｄ変換装置は、上記（１）又は（２）に記載のＡ／Ｄ変換装置において、前記変換テーブルでの演算の際に用いられる乗算係数を、任意の値に設定するテーブル値設定手段を具備する構成を採る。 (3) The A / D conversion device according to the present invention is the A / D conversion device according to (1) or (2) described above, wherein the multiplication coefficient used for the calculation in the conversion table is an arbitrary value. A configuration including table value setting means for setting is adopted.

上記構成によれば、テーブル値設定手段を具備することで、デシメーションフィルタに任意のＦＩＲ（Finite Impulse Response Filter）フィルタを使用することが可能となる。 According to the above configuration, by providing the table value setting means, any FIR (Finite Impulse Response Filter) filter can be used as the decimation filter.

（４）本発明のＡ／Ｄ変換方法は、△Σ型Ａ／Ｄ変換器で入力アナログ信号をノイズシェーピングしてディジタル信号を出力し、前記△Σ型Ａ／Ｄ変換器から出力されたディジタル信号をデシメーションフィルタで１／Ｎ（Ｎは自然数）にデシメーションするＡ／Ｄ変換方法において、前記△Σ型のＡ／Ｄ変換器から出力されるディジタル信号をアドレスデコーダでアドレスビット列に形成し、前記デシメーションフィルタのディジタルフィルタでの乗算を、乗算係数と前記アドレスビット列に対応した変換テーブルで行うようにした。 (4) According to the A / D conversion method of the present invention, the input analog signal is noise-shaped by a ΔΣ A / D converter and a digital signal is output, and the digital signal output from the ΔΣ A / D converter is output. In an A / D conversion method in which a signal is decimated to 1 / N (N is a natural number) by a decimation filter, a digital signal output from the ΔΣ type A / D converter is formed into an address bit string by an address decoder, and Multiplication by the digital filter of the decimation filter is performed by a conversion table corresponding to the multiplication coefficient and the address bit string.

上記方法によれば、△Σ変調器の次数や段数、櫛型フィルタの段数を増やしても、デシメーションフィルタに使用するシフトレジスタ数を縮小できるので、回路規模の増加を抑えることが可能となる。 According to the above method, even if the order and number of stages of the ΔΣ modulator and the number of stages of the comb filter are increased, the number of shift registers used for the decimation filter can be reduced, so that an increase in circuit scale can be suppressed.

（５）本発明のＡ／Ｄ変換方法は、△Σ型Ａ／Ｄ変換器で入力アナログ信号をノイズシェーピングしてディジタル信号を出力し、前記△Σ型Ａ／Ｄ変換器から出力されたディジタル信号をデシメーションフィルタで１／Ｎ（Ｎは自然数）にデシメーションするＡ／Ｄ変換方法において、前記△Σ型のＡ／Ｄ変換器から出力されるディジタル信号をシフトレジスタに保持し、さらに前記シフトレジスタで保持した前記ディジタル信号をアドレスデコーダでアドレスビット列に形成し、前記デシメーションフィルタのディジタルフィルタでの乗算を、乗算係数と前記アドレスビット列に対応した変換テーブルで行うようにした。 (5) According to the A / D conversion method of the present invention, the input analog signal is noise-shaped by a ΔΣ A / D converter and a digital signal is output, and the digital signal output from the ΔΣ A / D converter is output. In the A / D conversion method of decimating a signal to 1 / N (N is a natural number) by a decimation filter, a digital signal output from the ΔΣ type A / D converter is held in a shift register, and further the shift register The digital signal held in (1) is formed into an address bit string by an address decoder, and multiplication by the digital filter of the decimation filter is performed by a conversion table corresponding to the multiplication coefficient and the address bit string.

上記方法によれば、上述した（４）に記載のＡ／Ｄ変換方法に比べてアドレスデコーダの数は増加するものの、△Σ変調器の次数や従属接続する段数によっては、（４）に記載のＡ／Ｄ変換方法に比べてディジタルフィルタのシフトレジスタ数を縮小でき、回路規模の削減が可能となる。例えば、△Σ変調器の次数が２次なら、（４）に記載のＡ／Ｄ変換方法の場合、アドレスデコーダの出力が６値３ビットのアドレスビット列になるため、３ＭＮ個のシフトレジスタが必要となるが、（５）に記載のＡ／Ｄ変換方法の場合は、シフトレジスタの数は（２ＭＮ＋１）個のままとなる。 According to the above method, although the number of address decoders is increased as compared with the A / D conversion method described in (4) above, it is described in (4) depending on the order of the ΔΣ modulator and the number of cascaded stages. Compared with the A / D conversion method, the number of shift registers of the digital filter can be reduced, and the circuit scale can be reduced. For example, if the order of the ΔΣ modulator is second order, in the case of the A / D conversion method described in (4), since the output of the address decoder is a 6-value 3-bit address bit string, 3MN shift registers are required. However, in the case of the A / D conversion method described in (5), the number of shift registers remains (2MN + 1).

（６）本発明のＡ／Ｄ変換方法は、上記（４）又は（５）に記載のＡ／Ｄ変換方法において、前記変換テーブルでの演算の際に用いられるテーブル値を変更可能とし、このテーブル値をテーブル値設定器にて任意の値に設定可能とする。 (6) The A / D conversion method according to the present invention allows the table value used in the calculation in the conversion table to be changed in the A / D conversion method according to the above (4) or (5). The table value can be set to any value using the table value setter.

上記方法によれば、デシメーションフィルタに任意のＦＩＲフィルタを使用することが可能となる。 According to the above method, an arbitrary FIR filter can be used as the decimation filter.

本発明によれば、△Σ変調器の次数や段数、櫛型フィルタの段数を増やしても、デシメーションフィルタに使用するシフトレジスタ数を縮小できるので、回路規模の増加を抑えることが可能となる。 According to the present invention, even if the order and number of stages of the ΔΣ modulator and the number of stages of the comb filter are increased, the number of shift registers used for the decimation filter can be reduced, so that an increase in circuit scale can be suppressed.

以下、本発明の実施の形態について、図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

（実施の形態１）
図１は、本発明の実施の形態１に係るＡ／Ｄ変換装置の概略構成を示すブロック図である。この図において、本実施の形態のＡ／Ｄ変換装置は、△Σ型Ａ／Ｄ変換器２０１と、デシメーションフィルタ２０２とを備えて構成される。△Σ型Ａ／Ｄ変換器２０１は、１次の△Σ変調器２０３及び２０４を備え、デシメーションフィルタ２０２は、アドレスデコーダ２０５と、ディジタルフィルタ２０６と、デシメーション回路２１５とを備えている。 (Embodiment 1)
FIG. 1 is a block diagram showing a schematic configuration of an A / D conversion apparatus according to Embodiment 1 of the present invention. In this figure, the A / D converter according to the present embodiment includes a ΔΣ A / D converter 201 and a decimation filter 202. The ΔΣ A / D converter 201 includes primary ΔΣ modulators 203 and 204, and the decimation filter 202 includes an address decoder 205, a digital filter 206, and a decimation circuit 215.

アドレスデコーダ２０５は、遅延器２０７と、インバータ２０８と、加算器２０９及び２１０とを備えて構成される。遅延器２０７は、△Σ型Ａ／Ｄ変換器２０１の△Σ変調器２０４から出力されたディジタル信号を遅延させる。インバータ２０８は、遅延器２０７の出力を反転される。加算器２０９は、△Σ変調器２０４から出力されたディジタル信号と、このディジタル信号を遅延させた後反転させた信号とを加算する。加算器２１０は、△Σ変調器２０３から出力されたディジタル信号と、加算器２０９における加算結果とを加算する。ディジタルフィルタ２０６は、複数個のシフトレジスタ２１１と、複数個の変換テーブル２１２と、各変換テーブル２１２の出力を加算する加算器２１３と、複数個の積分器２１４とを備えて構成される。 The address decoder 205 includes a delay unit 207, an inverter 208, and adders 209 and 210. The delay unit 207 delays the digital signal output from the ΔΣ modulator 204 of the ΔΣ A / D converter 201. Inverter 208 inverts the output of delay device 207. The adder 209 adds the digital signal output from the ΔΣ modulator 204 and a signal obtained by delaying the digital signal and inverting it. The adder 210 adds the digital signal output from the ΔΣ modulator 203 and the addition result in the adder 209. The digital filter 206 includes a plurality of shift registers 211, a plurality of conversion tables 212, an adder 213 that adds the outputs of the conversion tables 212, and a plurality of integrators 214.

１次の△Σ変調器２０３及び２０４の出力は、２値（０、１）１ビットのディジタル信号であり、アドレスデコーダ２０５によってアドレスビット列に形成されて４値（０、１、２、３）２ビットのディジタル信号となる。アドレスビット列の４値（０、１、２、３）は、図５に示す従来のＡ／Ｄ変換装置の加算器１０８の出力の４値（−３、−１、１、３）にそれぞれ対応しており、ディジタルフィルタ２０６における乗算の演算は、乗算係数とアドレスビット列に対応した変換テーブル２１２によって実施される。これにより、ディジタルフィルタ２０６におけるシフトレジスタ２１１の数は図５に比べてはるかに少なくなり、２ＭＮ個に縮小される。 The outputs of the first-order ΔΣ modulators 203 and 204 are binary (0, 1) 1-bit digital signals, which are formed into address bit strings by the address decoder 205 and have four values (0, 1, 2, 3). It becomes a 2-bit digital signal. The four values (0, 1, 2, 3) of the address bit string correspond to the four values (-3, -1, 1, 3) of the adder 108 of the conventional A / D converter shown in FIG. The multiplication operation in the digital filter 206 is performed by the conversion table 212 corresponding to the multiplication coefficient and the address bit string. As a result, the number of shift registers 211 in the digital filter 206 is much smaller than that in FIG. 5 and is reduced to 2MN.

このように、本実施の形態のＡ／Ｄ変換装置によれば、△Σ型Ａ／Ｄ変換器２０１の出力をアドレスデコーダ２０５でアドレスビット列に形成し、ディジタルフィルタ２０６での乗算を変換テーブル２１２で行うようにしたので、△Σ変調器の次数や段数、櫛型フィルタの段数を増やしても、デシメーションフィルタ２０６に使用するシフトレジスタ２１１の数を縮小できるので、回路規模の増加を抑えることが可能となる。 As described above, according to the A / D conversion apparatus of the present embodiment, the output of the ΔΣ A / D converter 201 is formed into an address bit string by the address decoder 205 and the multiplication by the digital filter 206 is performed by the conversion table 212. Since the number of shift registers 211 used for the decimation filter 206 can be reduced even if the order and number of stages of the ΔΣ modulator and the number of stages of the comb filter are increased, an increase in circuit scale can be suppressed. It becomes possible.

（実施の形態２）
図２は、本発明の実施の形態２に係るＡ／Ｄ変換装置の概略構成を示すブロック図である。この図において、△Σ型Ａ／Ｄ変換器２０１、△Σ変調器２０３、２０４、アドレスデコーダ２０５、遅延期２０７、インバータ２０８、加算器２０９、２１０、変換テーブル２１２、加算器２１３、デシメーション回路２１５は、上述した実施の形態１のＡ／Ｄ変換装置で同一符号を付した構成要素と同じものであり、本実施の形態のＡ／Ｄ変換装置は、さらに、デシメーションフィルタ３０１、ディジタルフィルタ３０２、シフトレジスタ３０３、テーブル値設定器３０４を備えている。 (Embodiment 2)
FIG. 2 is a block diagram showing a schematic configuration of an A / D conversion apparatus according to Embodiment 2 of the present invention. In this figure, ΔΣ A / D converter 201, ΔΣ modulators 203 and 204, address decoder 205, delay period 207, inverter 208, adders 209 and 210, conversion table 212, adder 213, decimation circuit 215 Are the same components as those in the A / D converter of Embodiment 1 described above, and the A / D converter of the present embodiment further includes a decimation filter 301, a digital filter 302, A shift register 303 and a table value setting unit 304 are provided.

図２において、テーブル値設定器３０４は、変換テーブル２１２の値を外部から任意に設定することができるものである。このテーブル値設定器３０４を設けることで、ディジタルフィルタ３０２に任意のＦＩＲフィルタを使用することが可能となる。 In FIG. 2, a table value setting unit 304 can arbitrarily set the value of the conversion table 212 from the outside. By providing the table value setting unit 304, an arbitrary FIR filter can be used as the digital filter 302.

（実施の形態３）
図３は、本発明の実施の形態３に係るＡ／Ｄ変換装置の概略構成を示すブロック図である。図３において、本実施の形態のＡ／Ｄ変換装置は、△Σ型Ａ／Ｄ変換器２０１、１次の△Σ変調器２０３、２０４、変換テーブル２１２、加算器２１３、積分器２１４、デシメーション回路２１５は、上述した実施の形態１のＡ／Ｄ変換装置で同一符号を付した構成要素と同じものであり、本実施の形態のＡ／Ｄ変換装置は、さらに、デシメーションフィルタ４０１、ディジタルフィルタ４０２、シフトレジスタ４０３、アドレスデコーダ４０４を備えている。 (Embodiment 3)
FIG. 3 is a block diagram showing a schematic configuration of an A / D conversion apparatus according to Embodiment 3 of the present invention. In FIG. 3, the A / D converter according to the present embodiment includes a ΔΣ A / D converter 201, primary ΔΣ modulators 203 and 204, a conversion table 212, an adder 213, an integrator 214, a decimation. The circuit 215 is the same as the components given the same reference numerals in the A / D converter of the first embodiment described above. The A / D converter of the present embodiment further includes a decimation filter 401, a digital filter. 402, a shift register 403, and an address decoder 404 are provided.

図３において、１次の△Σ変調器２０３、２０４の出力は２値（０、１）１ビットのディジタル信号であり、シフトレジスタ４０３によって保持される。シフトレジスタ４０３によって保持されたディジタル信号は、アドレスデコーダ４０４によってアドレスビット列に形成されて４値（０、１、２、３）２ビットのディジタル信号となる。 In FIG. 3, the outputs of the first-order ΔΣ modulators 203 and 204 are binary (0, 1) 1-bit digital signals, which are held by the shift register 403. The digital signal held by the shift register 403 is formed into an address bit string by the address decoder 404 and becomes a 4-value (0, 1, 2, 3) 2-bit digital signal.

アドレスビット列の４値（０、１、２、３）は、図５の加算器１０８の出力の４値（−３、−１、１、３）にそれぞれ対応しており、ディジタルフィルタ４０２における乗算の演算は、乗算係数とアドレスビット列に対応した変換テーブル２１２によって実施される。したがって、ディジタルフィルタ４０２におけるシフトレジスタ４０３の数は、図５の従来のＡ／Ｄ変換装置に比べてはるかに少なくなり、（２ＭＮ＋１）個に縮小される。 The four values (0, 1, 2, 3) of the address bit string correspond to the four values (-3, -1, 1, 3) of the adder 108 in FIG. This calculation is performed by the conversion table 212 corresponding to the multiplication coefficient and the address bit string. Therefore, the number of shift registers 403 in the digital filter 402 is much smaller than that of the conventional A / D converter of FIG. 5, and is reduced to (2MN + 1).

このように、本実施の形態のＡ／Ｄ変換装置によれば、上述した実施の形態１のＡ／Ｄ変換装置に比べてアドレスデコーダの数は増加するものの、△Σ変調器の次数や従属接続する段数によっては、実施の形態１の場合に比べてディジタルフィルタのシフトレジスタ数を縮小でき、回路規模の削減が可能となる。例えば、△Σ変調器２０３、２０４の次数が２次なら、実施の形態１の場合、アドレスデコーダ２０５の出力が６値３ビットのアドレスビット列になるため、３ＭＮ個のシフトレジスタが必要となるが、本実施の形態の場合は、シフトレジスタの数は（２ＭＮ＋１）個のままとなる。 As described above, according to the A / D conversion apparatus of the present embodiment, although the number of address decoders is increased as compared with the above-described A / D conversion apparatus of the first embodiment, the order of the ΔΣ modulator and the dependency are increased. Depending on the number of stages to be connected, the number of shift registers of the digital filter can be reduced as compared with the first embodiment, and the circuit scale can be reduced. For example, if the order of the ΔΣ modulators 203 and 204 is secondary, in the case of the first embodiment, the output of the address decoder 205 becomes a 6-value 3-bit address bit string, but 3MN shift registers are required. In this embodiment, the number of shift registers remains (2MN + 1).

（実施の形態４）
図４は、本発明の実施の形態４に係るＡ／Ｄ変換装置の概略構成を示すブロック図である。この図において、本実施の形態のＡ／Ｄ変換装置は、△Σ型Ａ／Ｄ変換器２０１、△Σ変調器２０３、２０４、変換テーブル２１２、加算器２１３、デシメーション回路２１５は、上述した実施の形態１のＡ／Ｄ変換装置で同一符号を付した構成要素と同じものである。また、アドレスデコーダ４０４は実施の形態３のＡ／Ｄ変換装置で同一符号を付した構成要素と同じものである。さらに図４に示す本実施の形態のＡ／Ｄ変換装置は、デシメーションフィルタ５０１、ディジタルフィルタ５０２、シフトレジスタ５０３、テーブル値設定器５０４を備えている。 (Embodiment 4)
FIG. 4 is a block diagram showing a schematic configuration of an A / D conversion apparatus according to Embodiment 4 of the present invention. In this figure, the A / D converter according to the present embodiment includes a ΔΣ A / D converter 201, ΔΣ modulators 203 and 204, a conversion table 212, an adder 213, and a decimation circuit 215. In the A / D conversion device according to the first embodiment, the same reference numerals are assigned to the same components. Further, the address decoder 404 is the same as the constituent elements given the same reference numerals in the A / D converter of the third embodiment. Further, the A / D conversion device of this embodiment shown in FIG. 4 includes a decimation filter 501, a digital filter 502, a shift register 503, and a table value setting unit 504.

図４において、テーブル値設定器５０４は、変換テーブル２１２の値を外部から任意に設定することを可能にする。この構成により、ディジタルフィルタ５０２に任意のＦＩＲフィルタを使用することが可能となる。 In FIG. 4, a table value setting unit 504 makes it possible to arbitrarily set the value of the conversion table 212 from the outside. With this configuration, an arbitrary FIR filter can be used for the digital filter 502.

本発明は、△Σ方式のＡ／Ｄ変換装置に適用して好適である。 The present invention is suitably applied to a ΔΣ A / D converter.

本発明の実施の形態１に係るＡ／Ｄ変換装置の概略構成を示すブロック図1 is a block diagram showing a schematic configuration of an A / D conversion device according to Embodiment 1 of the present invention. 本発明の実施の形態２に係るＡ／Ｄ変換装置の概略構成を示すブロック図The block diagram which shows schematic structure of the A / D converter which concerns on Embodiment 2 of this invention. 本発明の実施の形態３に係るＡ／Ｄ変換装置の概略構成を示すブロック図The block diagram which shows schematic structure of the A / D converter which concerns on Embodiment 3 of this invention. 本発明の実施の形態４に係るＡ／Ｄ変換装置の概略構成を示すブロック図The block diagram which shows schematic structure of the A / D converter which concerns on Embodiment 4 of this invention. 従来のＡ／Ｄ変換装置の概略構成を示すブロック図The block diagram which shows schematic structure of the conventional A / D converter

符号の説明Explanation of symbols

２０１ △Σ型Ａ／Ｄ変換器
２０２、３０１、４０１、５０１デシメーションフィルタ
２０３、２０４ △Σ変調器
２０５、４０４アドレスデコーダ
２０６、３０２、４０２、５０２ディジタルフィルタ
２０７遅延器
２０８インバータ
２０９、２１０、２１３加算器
２１１、３０３、４０３、５０３シフトレジスタ
２１２変換テーブル
２１４積分器
２１５デシメーション回路
３０４、５０４テーブル値設定器 201 ΔΣ A / D converter 202, 301, 401, 501 Decimation filter 203, 204 ΔΣ modulator 205, 404 Address decoder 206, 302, 402, 502 Digital filter 207 Delay device 208 Inverter 209, 210, 213 Addition 211, 303, 403, 503 Shift register 212 Conversion table 214 Integrator 215 Decimation circuit 304, 504 Table value setting unit

Claims

入力アナログ信号をノイズシェーピングしてディジタル信号を出力する△Σ型Ａ／Ｄ変換器と、
前記△Σ型Ａ／Ｄ変換器から出力されるディジタル信号を１／Ｎ（Ｎは自然数）にデシメーションするデシメーションフィルタと、
を具備するＡ／Ｄ変換装置において、
前記△Σ型Ａ／Ｄ変換器を構成する△Σ変調器の出力をアドレスビット列に形成するアドレスデコーダと、
前記アドレスデコーダで形成されたアドレスビット列を保持するシフトレジスタと、
前記シフトレジスタで保持されたアドレスビット列を対応する演算値に変換する変換テーブルと、
を具備するＡ／Ｄ変換装置。 A ΔΣ A / D converter for noise shaping an input analog signal and outputting a digital signal;
A decimation filter for decimating a digital signal output from the ΔΣ A / D converter to 1 / N (N is a natural number);
In an A / D conversion device comprising:
An address decoder for forming an output of a ΔΣ modulator constituting the ΔΣ A / D converter into an address bit string;
A shift register for holding an address bit string formed by the address decoder;
A conversion table for converting the address bit string held in the shift register into a corresponding operation value;
An A / D conversion device comprising:

入力アナログ信号をノイズシェーピングしてディジタル信号を出力する△Σ型Ａ／Ｄ変換器と、
前記△Σ型Ａ／Ｄ変換器から出力されるディジタル信号を１／Ｎ（Ｎは自然数）にデシメーションするデシメーションフィルタと、
を具備するＡ／Ｄ変換装置において、
前記△Σ型Ａ／Ｄ変換器を構成する△Σ変調器の出力を保持するシフトレジスタと、
前記シフトレジスタで保持された前記△Σ変調器の出力をアドレスビット列に形成するアドレスデコーダと、
前記アドレスデコーダで形成されたアドレスビット列を対応する演算値に変換する変換テーブルと、
を具備するＡ／Ｄ変換装置。 A ΔΣ A / D converter for noise shaping an input analog signal and outputting a digital signal;
A decimation filter for decimating a digital signal output from the ΔΣ A / D converter to 1 / N (N is a natural number);
In an A / D conversion device comprising:
A shift register that holds the output of the ΔΣ modulator constituting the ΔΣ A / D converter;
An address decoder for forming an output of the ΔΣ modulator held in the shift register into an address bit string;
A conversion table for converting an address bit string formed by the address decoder into a corresponding operation value;
An A / D conversion device comprising:

前記変換テーブルでの演算の際に用いられる乗算係数を、任意の値に設定するテーブル値設定手段を具備する請求項１又は請求項２に記載のＡ／Ｄ変換装置。 The A / D conversion apparatus according to claim 1 or 2, further comprising table value setting means for setting a multiplication coefficient used in the calculation in the conversion table to an arbitrary value.

△Σ型Ａ／Ｄ変換器で入力アナログ信号をノイズシェーピングしてディジタル信号を出力し、前記△Σ型Ａ／Ｄ変換器から出力されたディジタル信号をデシメーションフィルタで１／Ｎ（Ｎは自然数）にデシメーションするＡ／Ｄ変換方法において、
前記△Σ型のＡ／Ｄ変換器から出力されるディジタル信号をアドレスデコーダでアドレスビット列に形成し、前記デシメーションフィルタのディジタルフィルタでの乗算を、乗算係数と前記アドレスビット列に対応した変換テーブルで行うＡ／Ｄ変換方法。 The input analog signal is noise-shaped by a ΔΣ A / D converter and a digital signal is output. The digital signal output from the ΔΣ A / D converter is 1 / N (N is a natural number) by a decimation filter. In the A / D conversion method of decimating
A digital signal output from the ΔΣ type A / D converter is formed into an address bit string by an address decoder, and multiplication by the digital filter of the decimation filter is performed by a conversion table corresponding to the multiplication coefficient and the address bit string. A / D conversion method.

△Σ型Ａ／Ｄ変換器で入力アナログ信号をノイズシェーピングしてディジタル信号を出力し、前記△Σ型Ａ／Ｄ変換器から出力されたディジタル信号をデシメーションフィルタで１／Ｎ（Ｎは自然数）にデシメーションするＡ／Ｄ変換方法において、
前記△Σ型のＡ／Ｄ変換器から出力されるディジタル信号をシフトレジスタに保持し、さらに前記シフトレジスタで保持した前記ディジタル信号をアドレスデコーダでアドレスビット列に形成し、前記デシメーションフィルタのディジタルフィルタでの乗算を、乗算係数と前記アドレスビット列に対応した変換テーブルで行うＡ／Ｄ変換方法。 The input analog signal is noise-shaped by a ΔΣ A / D converter and a digital signal is output. The digital signal output from the ΔΣ A / D converter is 1 / N (N is a natural number) by a decimation filter. In the A / D conversion method of decimating
The digital signal output from the ΔΣ type A / D converter is held in a shift register, and the digital signal held in the shift register is formed into an address bit string by an address decoder, and the digital filter of the decimation filter is used. A / D conversion method in which the multiplication is performed using a conversion table corresponding to the multiplication coefficient and the address bit string.

前記変換テーブルでの演算の際に用いられるテーブル値を変更可能とし、このテーブル値をテーブル値設定器にて任意の値に設定可能とする請求項４又は請求項５に記載のＡ／Ｄ変換方法。 6. The A / D conversion according to claim 4 or 5, wherein a table value used for calculation in the conversion table can be changed, and the table value can be set to an arbitrary value by a table value setter. Method.