JP2006135341A - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP2006135341A JP2006135341A JP2005347794A JP2005347794A JP2006135341A JP 2006135341 A JP2006135341 A JP 2006135341A JP 2005347794 A JP2005347794 A JP 2005347794A JP 2005347794 A JP2005347794 A JP 2005347794A JP 2006135341 A JP2006135341 A JP 2006135341A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- region
- film
- semiconductor
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
本発明は、半導体装置に関し、特に、書き込み、消去特性に優れた不揮発性半導体記憶装置を実現する方法に関するものである。 The present invention relates to a semiconductor device, and more particularly to a method for realizing a nonvolatile semiconductor memory device having excellent writing and erasing characteristics.
LSIに組み込まれた集積半導体メモリの一つに不揮発性メモリがある。不揮発性メモリは、LSIの電源を切っても記憶情報が残る素子であり、LSIを様々な応用に用いるためには、極めて重要な素子になっている。 One type of integrated semiconductor memory incorporated in an LSI is a nonvolatile memory. The nonvolatile memory is an element in which stored information remains even when the power of the LSI is turned off, and is an extremely important element for using the LSI for various applications.
半導体素子の不揮発性メモリには、いわゆる浮遊ゲート型メモリや絶縁膜を用いたメモリがある(非特許文献1参照)。絶縁膜を積層し、その界面や絶縁膜中のトラップ等に電荷を蓄える絶縁膜型のメモリは、浮遊ゲート型のメモリに比べて新たな導電層を形成する必要がなく、CMOSLSIプロセスと整合性よくメモリを形成できることが知られている。 Non-volatile memories of semiconductor elements include so-called floating gate type memories and memories using insulating films (see Non-Patent Document 1). Insulating film type memory that accumulates insulating film and stores electric charge at its interface or traps in the insulating film does not require a new conductive layer compared with floating gate type memory, and is compatible with CMOS LSI process. It is known that a memory can be formed well.
しかし、これまでの絶縁膜中に電荷を蓄えるもの(絶縁膜型のメモリ)では、電荷の注入と放出を行なわせながら、かつ、十分に電荷保持特性を持たせることが求められるため、実現が困難なものになっている。これに対して、電荷を放出させる代わりに、異なる符号を持った電荷を注入することで記憶情報の書き換えを行なうことが提案されている(特許文献1参照)。 However, the conventional storage of charges in the insulating film (insulating film type memory) is required to have sufficient charge retention characteristics while injecting and releasing charges, and this is realized. It has become difficult. On the other hand, it has been proposed to rewrite stored information by injecting charges having different signs instead of releasing charges (see Patent Document 1).
この構造では、メモリ動作させる多結晶シリコンゲート(メモリゲート)とセルの選択を行なうゲート(選択ゲート)が分かれて形成されている。このメモリセル構造では、基本的にはnチャネル型MOSをベースとした、選択ゲートの脇にメモリゲートからなる2つのトランジスタが配置される。メモリゲートのゲート絶縁膜は2つの酸化シリコン膜で窒化シリコン膜を挟む構造を有しており、いわゆるMONOS(Metal-Oxide-Nitride-Oxide-Semiconductor(Silicon))構造になっている。選択ゲートのゲート絶縁膜は酸化シリコン膜である。不純物拡散層(ソース、ドレイン)は、選択ゲートおよびメモリゲートをマスクに形成されている。
上記のようなメモリ動作させる多結晶シリコンゲート(メモリゲート)とセルの選択を行なうゲート(選択ゲート)が分かれて隣接して配置されたメモリセルの基本的な動作として、書き込み、消去、保持、および読み出しの4つの状態が考えられる。なお、この4つの状態の呼び名は、代表的なものとして用いており、書き込みと消去については、逆の呼び方をすることもできる。また、動作オペレーションも代表的なものを用いて説明するが、様々な異なるオペレーション法が考えられる。ここでは、説明のためnチャネル型MOSタイプで形成したメモリセルについて述べるが、pチャネル型MOSタイプでも原理的には同様に形成することができる。 As the basic operation of the memory cell in which the polycrystalline silicon gate (memory gate) for performing the memory operation as described above and the gate for selecting the cell (selection gate) are arranged adjacent to each other, writing, erasing, holding, There are four possible states: read and read. Note that the names of these four states are used as representative ones, and writing and erasing can be reversed. Although the operation operation will be described using typical ones, various different operation methods are conceivable. Here, for description, a memory cell formed of an n-channel MOS type will be described, but a p-channel MOS type can be formed in principle in the same manner.
書き込み時には、メモリゲート側不純物拡散層に正電位を与え、選択ゲート側不純物拡散層には半導体基板と同じ接地電位を与える。メモリゲートにメモリゲート側不純物拡散層よりも高いゲートオーバードライブ電圧を加えることで、メモリゲート下のチャネルをオン状態にする。ここで選択ゲートの電位を閾値より0.1ないし0.2V高い値をとることで、オン状態にする。このとき、2つのゲートの境付近に最も強い電界を生じるため、多くのホットエレクトロンが発生し、メモリゲート側に注入される。この現象はソースサイドインジェクション(Source side injection:SSI)として知られている。この方式でのホットエレクトロン注入の特長として、電界が選択ゲートとメモリゲート境界付近に集中するため、メモリゲートの選択ゲート側端部に集中的に注入が行なわれることがある。また、メモリゲート下の絶縁膜(ゲート絶縁膜)中に電荷が蓄積されることになるため、極めて狭い領域にエレクトロンが保持されることになる。 At the time of writing, a positive potential is applied to the memory gate side impurity diffusion layer, and the same ground potential as that of the semiconductor substrate is applied to the selection gate side impurity diffusion layer. By applying a gate overdrive voltage higher than that of the memory gate side impurity diffusion layer to the memory gate, the channel under the memory gate is turned on. Here, the potential of the selection gate is set to an on state by taking a value 0.1 to 0.2 V higher than the threshold value. At this time, since the strongest electric field is generated near the boundary between the two gates, many hot electrons are generated and injected into the memory gate side. This phenomenon is known as source side injection (SSI). As a feature of hot electron injection in this method, since the electric field is concentrated near the boundary between the selection gate and the memory gate, the injection may be concentrated at the end of the memory gate on the selection gate side. Further, since charges are accumulated in the insulating film (gate insulating film) under the memory gate, electrons are held in an extremely narrow region.
消去時には、メモリゲートに負電位を与え、メモリゲート側不純物拡散層に正電位を与えることにより、メモリゲート側不純物拡散層端部のメモリゲートと不純物拡散層がオーバーラップした領域で、強反転が生じるようにすることで、バンド間トンネル現象を起こし、ホールを生成することができる。発生したホールが、メモリゲートのバイアスにより引かれメモリゲート下の絶縁膜(ゲート絶縁膜)中に注入されることにより消去動作が行なわれる。すなわち、エレクトロンの電荷により上昇していたメモリゲートの閾値を、注入されたホールの電荷により引き下げることができる。この消去方式の特長は、ホールをメモリゲート側不純物拡散層端部で発生させているため、メモリゲート(の下のゲート絶縁膜)の不純物拡散層側端部に集中的にホールが注入されることである。 At the time of erasing, by applying a negative potential to the memory gate and applying a positive potential to the memory gate side impurity diffusion layer, strong inversion occurs in the region where the memory gate and impurity diffusion layer at the end of the memory gate side impurity diffusion layer overlap. By making it occur, a band-to-band tunneling phenomenon can occur and holes can be generated. The generated hole is drawn by the bias of the memory gate and injected into an insulating film (gate insulating film) under the memory gate, thereby performing an erasing operation. That is, the threshold value of the memory gate that has been raised by the charge of electrons can be lowered by the charge of the injected holes. A feature of this erasing method is that holes are generated at the end of the memory gate side impurity diffusion layer, so that holes are intensively injected into the end of the memory gate (lower gate insulating film) at the side of the impurity diffusion layer. That is.
保持時には、電荷は絶縁膜(メモリゲート下のゲート絶縁膜)中に注入されたキャリアの電荷として保持される。絶縁膜中でのキャリア移動は極めて少なく遅いため電極に電圧がかけられていなくても、良好に保持することができる。 At the time of holding, the charge is held as the charge of carriers injected into the insulating film (gate insulating film under the memory gate). Since the carrier movement in the insulating film is extremely small and slow, it can be satisfactorily maintained even when no voltage is applied to the electrode.
読み出し時には、選択ゲート側不純物拡散層に正電位を与え、選択ゲートに正電位を与えることで、選択ゲート下のチャネルをオン状態にする。ここで、書き込み、消去状態により与えられるメモリゲートの閾値差を判別できる適当なメモリゲート電位、(すなわち、書き込み状態の閾値と消去状態の閾値の中間電位)を与えることで、保持していた電荷情報を電流として読み出すことができる。 At the time of reading, a positive potential is applied to the selection gate side impurity diffusion layer, and a positive potential is applied to the selection gate, whereby the channel under the selection gate is turned on. Here, by applying an appropriate memory gate potential (that is, an intermediate potential between the threshold value in the write state and the threshold value in the erase state) that can determine the difference between the threshold values of the memory gate given by the write and erase states, Information can be read out as current.
上記のように、書き込み動作時と消去動作時に生成されるエレクトロンとホールは、それぞれメモリゲート(の下のゲート絶縁膜)の異なる端部に注入されている。情報の読み出し時には、上記のようにメモリゲートの閾値としてみる必要があるため、電荷の注入位置の違いは、書き込み、消去動作における効率の低下を引き起こす問題がある。これは、不揮発性半導体記憶装置の性能を低下させる。また、電荷保持特性を良好なものにするには、通常用いられるチャネルおよびゲートとなるシリコンに対してポテンシャル障壁高さの高い絶縁膜、すなわち酸化シリコン膜によって電荷トラップの多い層(窒化シリコン膜)を挟む積層構造(のゲート絶縁膜)が望ましい。しかし、この場合、有効に電荷を注入するにはこの障壁を越えることが求められることになる。 As described above, electrons and holes generated during the write operation and the erase operation are injected into different ends of the memory gate (the lower gate insulating film). At the time of reading information, it is necessary to view the threshold value of the memory gate as described above. Therefore, the difference in the charge injection position causes a problem that the efficiency in the writing and erasing operations is lowered. This degrades the performance of the nonvolatile semiconductor memory device. In addition, in order to improve the charge retention characteristics, an insulating film having a high potential barrier with respect to silicon that is normally used as a channel and a gate, that is, a layer having many charge traps by a silicon oxide film (silicon nitride film) A stacked structure (a gate insulating film thereof) sandwiching the electrode is desirable. However, in this case, in order to inject charges effectively, it is required to cross this barrier.
また、選択トランジスタは、大きな読み出し電流を得るため、ゲート絶縁膜を薄くすることが望ましい。一方、メモリトランジスタは、ゲート絶縁膜中に電荷を保持するため、積層された厚膜構造になる。このため、ゲート絶縁膜が厚いことによりメモリトランジスタの閾値は、極めて高くなるという問題が生じてしまう。 In addition, the selection transistor desirably has a thin gate insulating film in order to obtain a large read current. On the other hand, the memory transistor has a stacked thick film structure in order to hold charges in the gate insulating film. For this reason, there arises a problem that the threshold value of the memory transistor becomes extremely high due to the thick gate insulating film.
本発明の目的は、高性能な書き込み、消去特性を有する不揮発性半導体記憶装置およびその製造方法を提供することにある。 An object of the present invention is to provide a nonvolatile semiconductor memory device having high-performance write / erase characteristics and a method for manufacturing the same.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
本発明の不揮発性半導体記憶装置は、メモリセルを構成する選択ゲートにより制御されるチャネル領域とメモリゲートにより制御されるチャネル領域との不純物の電荷密度を制御したものである。 The nonvolatile semiconductor memory device of the present invention controls the charge density of impurities in the channel region controlled by the selection gate constituting the memory cell and the channel region controlled by the memory gate.
本発明の不揮発性半導体記憶装置の製造方法は、メモリセル構造を形成する際に選択ゲートをマスクとしてイオン注入を行った後にメモリゲートを形成するものである。 The method for manufacturing a nonvolatile semiconductor memory device of the present invention forms a memory gate after ion implantation using a selection gate as a mask when forming a memory cell structure.
また、本発明は、半導体基板と、前記半導体基板中に形成された第1導電型の第1および第2半導体領域と、前記半導体基板の前記第1半導体領域と前記第2半導体領域との間の前記第1半導体領域側に位置する第1チャネル領域および前記第2半導体領域側に位置する第2チャネル領域と、前記第1チャネル領域上に第1絶縁膜を介して形成された第1ゲートと、前記第2チャネル領域上に第2絶縁膜を介して形成された第2ゲートとを有し、前記第2絶縁膜に電荷を注入することにより書き込みまたは消去を行なう半導体装置であって、前記第2絶縁膜にホールを注入する際には、前記第2絶縁膜へのホール注入のための電圧パルスを前記第2ゲートおよび前記第2半導体領域に複数回印加するものである。 The present invention also provides a semiconductor substrate, first and second semiconductor regions of the first conductivity type formed in the semiconductor substrate, and between the first semiconductor region and the second semiconductor region of the semiconductor substrate. A first channel region located on the first semiconductor region side, a second channel region located on the second semiconductor region side, and a first gate formed on the first channel region via a first insulating film And a second gate formed on the second channel region via a second insulating film, and writing or erasing by injecting electric charge into the second insulating film, When holes are injected into the second insulating film, a voltage pulse for injecting holes into the second insulating film is applied to the second gate and the second semiconductor region a plurality of times.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
メモリセルを構成する選択ゲートにより制御されるチャネル領域とメモリゲートにより制御されるチャネル領域との不純物の電荷密度を制御することにより、高性能な書き込み消去特性を有する不揮発性半導体記憶装置を提供することができる。 Provided is a nonvolatile semiconductor memory device having high-performance write / erase characteristics by controlling the charge density of impurities in a channel region controlled by a select gate constituting a memory cell and a channel region controlled by a memory gate be able to.
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。 In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like.
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。 Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。 Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say.
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。 Also, components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted.
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。 In the drawings used in the present embodiment, hatching may be added even in a plan view for easy understanding of the drawings.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(実施の形態1)
本実施の形態の不揮発性半導体記憶装置(半導体装置)およびその製造工程を図面を参照して説明する。図1〜図13は、本発明の一実施の形態である不揮発性半導体記憶装置の製造工程中の要部断面図であり、そのうちの図8は図7の部分拡大断面図である。
(Embodiment 1)
A nonvolatile semiconductor memory device (semiconductor device) of the present embodiment and a manufacturing process thereof will be described with reference to the drawings. 1 to 13 are main part cross-sectional views of the nonvolatile semiconductor memory device according to the embodiment of the present invention during the manufacturing process. FIG. 8 is a partially enlarged cross-sectional view of FIG.
図1〜図13においては、メモリセル部A1とメモリ周辺回路部に半導体素子が形成される様子が示されている。また、特に、書き込みなどで高い電圧が必要となるため、メモリ周辺回路部では高耐圧素子部A2と通常の素子部A3が形成される様子が示されている。メモリセル部A1とメモリ周辺回路部(高耐圧素子部A2と通常の素子部A3)は隣り合っていなくともよいが、理解を簡単にするために、図1〜図13においてはメモリセル部A1の隣にメモリ周辺回路部を図示している。また、本実施の形態においては、メモリセル部A1にnチャネル型のMISFET(Metal Insulator Semiconductor Field Effect Transistor)を形成する場合について説明するが、導電型を逆にしてpチャネル型のMISFETをメモリセル部A1に形成することもできる。同様に、本実施の形態においては、メモリ周辺回路部にnチャネル型のMISFETを形成する場合について説明するが、導電型を逆にしてpチャネル型のMISFETをメモリ周辺回路部に形成することもできる。また、メモリ周辺回路部に、CMOSFET(Complementary MOSFET)またはCMISFET(Complementary MISFET)などを形成することもできる。また、本実施の形態においては、良好な素子特性を与えるため、ゲート絶縁膜を素子分離領域形成前に形成するプロセス(製造工程)を用いているが、本発明の(高電界を与える)構造は本質的に素子分離領域の形成法に拠らないものであるため、従来広く用いられている素子分離工程、例えばSTI(Shallow Trench Isolation)やLOCOS(Local Oxidization of Silicon )を行った後、ゲート絶縁膜形成工程を行なうことができる。 1 to 13 show how semiconductor elements are formed in the memory cell portion A1 and the memory peripheral circuit portion. In particular, since a high voltage is required for writing or the like, the high voltage element portion A2 and the normal element portion A3 are formed in the memory peripheral circuit portion. The memory cell portion A1 and the memory peripheral circuit portion (the high withstand voltage element portion A2 and the normal element portion A3) do not have to be adjacent to each other, but for the sake of easy understanding, the memory cell portion A1 is shown in FIGS. A memory peripheral circuit section is shown next to the. In this embodiment, the case where an n-channel MISFET (Metal Insulator Semiconductor Field Effect Transistor) is formed in the memory cell portion A1 will be described. However, the p-channel MISFET is replaced with a memory cell by reversing the conductivity type. It can also be formed in the part A1. Similarly, in this embodiment, the case where an n-channel type MISFET is formed in the memory peripheral circuit portion will be described. However, a p-channel type MISFET may be formed in the memory peripheral circuit portion with the conductivity type reversed. it can. Also, a CMOSFET (Complementary MOSFET) or a CMISFET (Complementary MISFET) can be formed in the memory peripheral circuit portion. In the present embodiment, a process (manufacturing process) for forming the gate insulating film before forming the element isolation region is used in order to provide good element characteristics. However, the structure (providing a high electric field) of the present invention is used. Is essentially independent of the element isolation region forming method, and therefore, after performing a conventionally widely used element isolation process such as STI (Shallow Trench Isolation) or LOCOS (Local Oxidization of Silicon), An insulating film forming step can be performed.
まず、図1に示されるように、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板(ウエハ)1を準備する。次に、半導体基板1の表面を熱酸化した後(熱酸化膜を形成した後)、イオン打ち込み法(例えばホウ素などの不純物をイオン注入する)などにより半導体基板1表面に、例えばp型ウエル2,3,4を形成する。p型ウエル2,3,4は、半導体基板1の主面から所定の深さに渡って形成される。
First, as shown in FIG. 1, a semiconductor substrate (wafer) 1 made of, for example, p-type single crystal silicon having a specific resistance of about 1 to 10 Ωcm is prepared. Next, after thermally oxidizing the surface of the semiconductor substrate 1 (after forming a thermal oxide film), for example, a p-
それから、一度、熱酸化膜を除去した後、犠牲酸化を行い再び除去し、ゲート酸化を行う。このとき、高耐圧素子部(高耐圧部)A2で最も厚いゲート絶縁膜が必要となるため、その膜厚(高耐圧素子部A2で必要なゲート絶縁膜の膜厚)にあわせて酸化して高耐圧素子部A2にゲート絶縁膜5を形成する。他の部分(高耐圧素子部A2以外の領域)の酸化膜はフォトリソグラフィ法などを用いて除去する。次に、他の領域A1,A3(で必要なゲート絶縁膜の膜厚)にあわせて酸化を行い、例えば3nmの厚みのゲート絶縁膜6をメモリセル部A1および素子部A3に形成する。この2回目の酸化時(ゲート絶縁膜6形成時)に、最初に形成した高耐圧部A2のゲート絶縁膜5も更に(例えば3nm分)厚くなる。そのため、最初の酸化時には、この(ゲート絶縁膜5の)膜厚変化分を見込んで酸化すればよい。さらに多くの膜厚種が必要な場合には、この工程を繰り返し行うことで形成することができる。また、フォトレジストと接触した酸化膜は耐圧低下が引き起こされることが知られている。そこで、フォトレジスト塗布前に、例えば5nm程度の薄い酸化膜(酸化シリコン膜)をCVD(Chemical Vapor Deposition)法で半導体基板1上に堆積してもよい。CVD膜(CVD法で形成した酸化シリコン膜)は熱酸化膜(熱酸化法で形成した酸化シリコン膜)に比べフッ酸に対して早いエッチング速度をもつ(エッチングされやすい)ため、堆積しても不要部のゲート絶縁膜(酸化膜)除去時に容易に取り除くことができる。
Then, once the thermal oxide film is removed, sacrificial oxidation is performed and removed again, and gate oxidation is performed. At this time, since the thickest gate insulating film is required in the high breakdown voltage element portion (high breakdown voltage portion) A2, it is oxidized in accordance with the film thickness (the thickness of the gate insulating film required in the high breakdown voltage element portion A2). A
次に、ゲート絶縁膜5,6の形成後、図2に示されるように、多結晶シリコン膜7および窒化シリコン膜(シリコン窒化膜)8をCVD法などを用いて半導体基板1上に順に形成する。多結晶シリコン膜7の膜厚は、例えば30nm程度であり、窒化シリコン膜8の膜厚は、例えば50nm程度である。
Next, after the formation of the
次に、図3に示されるように、例えばフォトリソグラフィ法などを用いて、窒化シリコン膜8、多結晶シリコン膜7、ゲート絶縁膜5,6および半導体基板1(p型ウエル2,3,4)を例えば300nmの深さまで選択的にエッチングして、素子分離領域の形成予定領域に溝9を形成する。
Next, as shown in FIG. 3, the
次に、図4に示されるように、溝9から露出した半導体基板1(p型ウエル2,3,4)の表面を例えば10nm程度熱酸化した後、CVD法などを用いて例えば500nm程度の厚みを有する酸化シリコン膜(シリコン酸化膜)を溝9を埋めるように半導体基板1上に堆積し、CMP(Chemical Mechanical Polishing)法などを用いて研磨する。これにより、窒化シリコン膜8の表面が露出するように平坦化を行い、溝9の内部に酸化シリコン膜を埋込んで素子分離領域10を形成する。そして、窒化シリコン膜8を例えばウエットエッチングなどにより除去する。ここで、必要ならば閾値設定のためチャネル表面に例えばボロン(B:ホウ素)などのp型(アクセプタとして機能する不純物)の不純物11をイオン注入(イオン打ち込み)することができる。図4においては、高耐圧部A2のp型ウエル3の表面近傍領域に不純物11をイオン注入した様子が模式的に示されているが、メモリセル部A1のp型ウエル2の表面近傍領域に不純物11をイオン注入してもよい。これより、メモリセル部A1に形成するメモリセルの選択ゲート下のチャネル領域の不純物濃度(不純物の電荷密度)を調節することができ、例えば選択ゲートの閾値をVcg=0Vのオフ状態において10−9A/μmの電流値となるように設定することができる。なお、イオン注入された不純物11は、図5およびそれ以降では図示を省略している。
Next, as shown in FIG. 4, the surface of the semiconductor substrate 1 (p-
次に、図5に示されるように、半導体基板1上に例えばCVD法などを用いて、例えば150nm程度の厚みを有する多結晶シリコン膜12を堆積し、nチャネル型MISFETが形成されるべき領域(の多結晶シリコン膜12)に例えばリン(P)などの不純物を高濃度にドーピングする。それから、多結晶シリコン膜12上に、例えば50nm程度の厚みを有する酸化シリコン膜13を例えばCVD法などを用いて積層(形成)する。
Next, as shown in FIG. 5, a
次に、図6に示されるように、フォトリソグラフィ法などを用いて、酸化シリコン膜13、多結晶シリコン膜12および多結晶シリコン膜7(の積層膜)を選択的にエッチングしてメモリセルのメモリゲートを形成する側をパターニングする。これにより、後述するメモリゲートと不純物拡散層との形成予定領域が露出される。それから、後で選択ゲートとなるパターン化された多結晶シリコン膜7、多結晶シリコン膜12および酸化シリコン膜13(の積層膜)をマスクとして用いて、図6で模式的に示されているように、不純物14をイオン注入(イオン打ち込み)する。不純物14は、必要に応じて、p型の不純物(例えばホウ素など)またはn型の不純物(例えばヒ素またはリンなど)を選択することができる。これにより、メモリゲート形成予定領域とそれに隣接する不純物拡散層形成予定領域とに不純物14が導入され、後で形成されるメモリゲートの下の領域(チャネル領域)の不純物濃度(不純物の電荷密度)を調整することができる。このため、この後形成される不純物拡散層とのPN接合によって生じる電界を高くすることができ、また閾値を設定(調整)することができる。図6においては、不純物14をイオン注入した様子が模式的に示されているが、イオン注入された不純物14は、図7およびそれ以降では図示を省略している。
Next, as shown in FIG. 6, the
次に、図7および図7のメモリゲート形成予定領域近傍の部分拡大断面図である図8に示されるように、犠牲酸化した後、半導体基板1上に熱酸化により例えば6〜7nm程度の厚みの酸化シリコン膜15aを形成し、その酸化シリコン膜15a上に例えば8〜9nm程度の厚みの窒化シリコン膜15bを堆積(形成)し、その窒化シリコン15b膜上に例えば7〜8nm程度の厚みの酸化シリコン膜15cを堆積(形成)して、積層膜15を形成する。図7においては、理解を簡単にするために、酸化シリコン膜15a、窒化シリコン膜15bおよび酸化シリコン膜15cの積層膜を、積層膜15として示している。従って、積層膜15の厚みは、例えば21〜24nm程度となる。最後の酸化膜(積層膜15のうちの最上層の酸化シリコン膜15c)は、例えば窒化膜(積層膜15のうちの中間層の窒化シリコン膜15b)の上層部分を酸化して形成することで、高耐圧膜を形成することもできる。
Next, as shown in FIG. 8 which is a partially enlarged sectional view in the vicinity of the memory gate formation scheduled region in FIGS. 7 and 7, after sacrificial oxidation, the
積層膜15は、後で形成されるメモリゲートのゲート絶縁膜として機能し、電荷保持機能を有する。従って、積層膜15は少なくとも3層の積層構造を有し、外側の層のポテンシャル障壁高さに比べ、内側の層のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、例えば積層膜15を酸化シリコン膜15a、窒化シリコン膜15bおよび酸化シリコン膜15cの積層膜とすることで達成できる。
The stacked
酸化シリコン膜15cは、窒化シリコン膜15bの上層部分の酸化だけで形成することもできるが、酸化膜の成長(窒化シリコン膜15bの酸化による酸化シリコン膜の成長速度)は比較的遅いので、例えば6nm程度の酸化シリコン膜を窒化シリコン膜15b上に堆積した後、窒化シリコン膜15bの上層部分を例えば1nm分だけ酸化して全厚みが7nm程度の酸化シリコン膜15cを形成することで、良好な膜を得ることもできる。
Although the
積層膜15を構成する各膜の膜厚(酸化シリコン膜15a、窒化シリコン膜15bおよび酸化シリコン膜15cの膜厚)構成は形成する半導体装置(不揮発性半導体記憶装置)の使用法によって変わるため、ここでは代表的な構成(値)のみを例示しており、上記の値には限定されない。例えば、電荷保持時間をより長くするには、(窒化シリコン膜15bの)上下においた酸化膜(酸化シリコン膜15a,15c)の膜厚を比較的厚くすることで達成される。この場合、読み出し電流が減少した特性になる。
The film thickness of each film constituting the laminated film 15 (the film thickness of the
次に、図9に示されるように、半導体基板1の全面上に、リンなどをドーピングした多結晶シリコン膜16をCVD法などを用いて堆積する。多結晶シリコン膜16の堆積膜厚は例えば100nm程度である。それから、図10に示されるように、堆積膜厚(100nm程度)分だけ多結晶シリコン膜16をエッチング(ドライエッチング、異方性エッチング、エッチバック)することにより、選択ゲート(となるべき多結晶シリコン膜7、多結晶シリコン膜12および酸化シリコン膜13の積層構造)側面にメモリゲート(ゲート電極)となるべき多結晶シリコンスペーサ(メモリゲート、ゲート電極)17aを形成する。すなわち、ゲート電極の側壁上に絶縁膜のサイドウォール(側壁スペーサ)を形成するのと同様の手法を用いて、多結晶シリコンスペーサ17aを形成することができる。これにより、多結晶シリコン膜7、多結晶シリコン膜12および酸化シリコン膜13の積層構造の側壁上に積層膜15を介して多結晶シリコン膜16が残存し、他の領域の多結晶シリコン膜16が除去されて、残存した多結晶シリコン膜16からなる多結晶シリコンスペーサ17aが形成される。また、多結晶シリコンスペーサ17aの加工時に、図示していないが、フォトリソグラフィ法により引き出し部のパターニングを行う。すなわち、後でメモリゲートに接続するコンタクトホールの形成予定領域では多結晶シリコン膜16をエッチングせずに残存させておく。
Next, as shown in FIG. 9, a
また、多結晶シリコン膜16の堆積膜厚がメモリゲート長を決めることができ、半導体基板1上に堆積する多結晶シリコン膜16の膜厚を調整することで、メモリゲート長を調整することができる。例えば、多結晶シリコン膜16の堆積膜厚を薄くすることでゲート長を小さくすることができ、多結晶シリコン膜16の堆積膜厚を厚くそればゲート長を大きくすることができる。チャネル制御性と書き込み消去特性がトレードオフになるため、多結晶シリコン膜16の堆積膜厚は30〜150nmにするのが良いが、選択ゲートのゲート長が200nm程度の場合、多結晶シリコン膜16の堆積膜厚は50〜100nmとすることがより望ましい。これにより、メモリゲートのゲート長を50〜100nm程度とすることができる。また、この工程の後に不要部分の多結晶シリコン16などを取り除くことができる。
The deposited film thickness of the
次に、図示しないpチャネル型MISFET形成予定領域のゲート(多結晶シリコン膜16)にp型の不純物をドーピングした後、図11に示されるように、選択ゲートおよび周辺トランジスタのゲート加工を行う。すなわち、フォトリソグラフィ法およびドライエッチング法などを用いて、多結晶シリコン膜7、多結晶シリコン膜12、酸化シリコン膜13および積層膜15を選択的に除去して、選択ゲート(第1ゲート、ゲート電極)18および周辺トランジスタ(高耐圧素子部A2および素子部A3に形成されるMISFETなどのトランジスタ)のゲート電極19を形成する。この際、多結晶シリコンスペーサ17aのうちの不要なものも除去され、残存する多結晶シリコンスペーサ17aがメモリゲート(第2ゲート、ゲート電極)17となる。選択ゲート18は、図11の紙面に垂直な方向に延在している。メモリゲート17は選択ゲート18の一方の側壁(側面)上に積層膜15を介して形成されており、図11の紙面に垂直な方向に延在している。
Next, after doping a gate (polycrystalline silicon film 16) of a p channel type MISFET formation planned region (not shown) with a p type impurity, as shown in FIG. 11, gate processing of the selection gate and the peripheral transistor is performed. That is, the
それから、イオン注入(イオン打ち込み)法などを用いて例えばヒ素(As)などの(n型の)不純物を(メモリゲート17、選択ゲート18およびゲート電極19をマスクとして用いて)ドーピングすることでソース、ドレイン(ソース、ドレイン電極)となるn型の不純物拡散層(半導体領域、不純物拡散層電極)20,21,22を形成する。不純物拡散層(半導体領域)20および不純物拡散層(半導体領域)21は、メモリセル部A1に形成されるメモリセルのソース、ドレインとして機能し、不純物拡散層22は周辺回路部に形成されるMISFETのソース、ドレインとして機能することができる。なお、本実施の形態の構造においては、消去時には、不純物拡散層20の端部でいわゆるバンド間トンネル現象を利用してホールの生成を行なう。この現象によるホール生成効率は、不純物拡散層20側の不純物濃度(不純物の電荷密度)に依存し、最適な濃度があることが知られている。そこで、この不純物拡散層20形成時、ヒ素とともに、例えば1013〜1014cm−2のイオン注入量(ドーズ量)でリンなどをイオン注入することで、ヒ素により形成される不純物拡散層の脇(端部)に最適濃度領域(ホール生成に適した不純物の電荷密度領域)を形成できる。すなわち、イオン注入されたリンとヒ素とでは、リンの方がヒ素よりも横方向(半導体基板1の主面に平行な方向)に拡散しやすいので、中央部よりも相対的に低不純物濃度の領域が不純物拡散層20の端部に形成される。これにより、極めて有効なホール発生を行うことが可能になる。
Then, using an ion implantation (ion implantation) method or the like, the source is doped with an (n-type) impurity such as arsenic (As) (using the
また、ヒ素を用いて(イオン注入により)不純物拡散層20を形成する際、同時にボロンをイオン注入(イオン打ち込み)することで、ヒ素拡散層周辺をボロン(ボロン拡散層)がとりまく構造、一般にHaloと呼ばれる構造を形成することもできる。これにより、電界をより高くすることができる。
Further, when the
次に、図12に示されるように、半導体基板1上に例えば80nm程度の厚みを有する酸化シリコン膜を形成し、その酸化シリコン膜をフォトリソグラフィ法を用いて選択的にエッチング(ドライエッチング)してパターン化し、ゲート(メモリゲート17)側面に酸化シリコンからなるスペーサ(絶縁膜スペーサ、酸化シリコンスペーサ)23を形成する。スペーサ23は、メモリゲート部を覆うように形成され、すなわちメモリゲート17(多結晶シリコンスペーサ17a)と不純物拡散層20とを覆うように形成され、メモリゲート17と不純物拡散層20との間を絶縁するように機能する。この際、選択ゲート18およびゲート電極19の上部の酸化シリコン膜13および積層膜15もエッチング(ドライエッチング)によって除去され、選択ゲート18およびゲート電極19の(最上層の)多結晶シリコン膜12が露出される。また、選択ゲート18およびゲート電極19の側壁上には酸化膜が残存してサイドウォール(側壁スペーサ)24が形成される。
Next, as shown in FIG. 12, a silicon oxide film having a thickness of, for example, about 80 nm is formed on the
また、ゲート電極19およびそのサイドウォール24の両側の領域に例えばヒ素などの(n型の)不純物をドーピングすることで高不純物濃度の不純物拡散層25を形成してLDD(lightly doped drain)構造とすることもできる。同様に、隣り合う選択ゲート19のサイドウォール24の間の領域に例えばヒ素などの(n型の)不純物をドーピングすることで高不純物濃度のn型の不純物拡散層(n型の半導体領域)26を形成してLDD(lightly doped drain)構造とすることもできる。
Further, an
それから、コバルトを用いた既知のサリサイド法などを用いて、シリサイド層27を形成する。すなわち、半導体基板1上にコバルト(Co)膜を堆積して熱処理することによって、選択ゲート18およびゲート電極19上と不純物拡散層25,26上とにシリサイド層27を形成する。その後、未反応のコバルト膜は除去する。なお、スペーサ23はパターニングしないで形成し、さらに薄い酸化膜を堆積させることで、シリサイド形成部を限定させることで、より細かな加工を行うこともできる。
Then, the
次に、図13に示されるように、半導体基板1上に酸化シリコンなどからなる層間絶縁膜(絶縁膜)28を形成する。それから、フォトリソグラフィ法およびドライエッチング法などを用いて、層間絶縁膜28にコンタクトホール29を形成する。コンタクトホール29の底部では、半導体基板1の主面の一部、例えば不純物拡散層20,25,26(あるいはその上のシリサイド層27)の一部、やゲート電極17,18,19(あるいはその上のシリサイド層27)の一部などが露出される。
Next, as shown in FIG. 13, an interlayer insulating film (insulating film) 28 made of silicon oxide or the like is formed on the
次に、コンタクトホール29内に、タングステン(W)などからなるプラグ30が形成される。プラグ30は、例えば、コンタクトホール29の内部を含む層間絶縁膜28上にバリア膜として例えば窒化チタン膜を形成した後、タングステン膜をCVD法などによって窒化チタン膜上にコンタクトホール29を埋めるように形成し、層間絶縁膜28上の不要なタングステン膜および窒化チタン膜をCMP法またはエッチバック法などによって除去することにより形成することができる。
Next, a
次に、プラグ30が埋め込まれた層間絶縁膜28上に、層間絶縁膜31が形成される。それから、フォトリソグラフィ法およびドライエッチング法などを用いて層間絶縁膜31に配線開口部32が形成される。そして、配線開口部32を埋めるように層間絶縁膜31上に窒化チタンなどのバリア絶縁膜と銅膜が形成され、CMP法などを用いて研磨することにより、配線開口部32内に配線(第1層配線)33が形成される。配線33はプラグ30を介して、不純物拡散層20,25,26やゲート電極17,18,19などと電気的に接続する。配線33は、アルミニウム配線とすることもできる。例えば、層間絶縁膜28上にチタン膜、窒化チタン膜、アルミニウム膜、チタン膜および窒化チタン膜を積層し、フォトリソグラフィ法などを用いてパターン化することでアルミニウム配線を形成することができる。
Next, an
その後、必要に応じて上層配線などが形成されるが、ここではその説明は省略する。このようにして、本実施の形態の不揮発性半導体記憶装置(半導体装置)が製造される。 Thereafter, upper layer wiring and the like are formed as necessary, but the description thereof is omitted here. In this manner, the nonvolatile semiconductor memory device (semiconductor device) of the present embodiment is manufactured.
図14は本実施の形態の不揮発性半導体記憶装置(半導体装置)のメモリセルを行列状に配置したメモリセルアレイの平面図(レイアウト図)であり、代表的な構成要素のレイアウトが示されている。 FIG. 14 is a plan view (layout diagram) of a memory cell array in which the memory cells of the nonvolatile semiconductor memory device (semiconductor device) of this embodiment are arranged in a matrix, and shows the layout of typical components. .
図14では、代表的なレイアウトが、配線層とのシャント部(接続部)などを中心に示されている。図13の断面図のメモリセル部A1では、2つのメモリセルが図13の横方向に配置されていたが、図14の平面図では、4つのメモリセルが図14の横方向に配置され、図14の平面図全体では、上下に4セルづつ、合計8セル(8つのメモリセル)が配置されている。なお、図14では、上側の4セルのみ、セル(メモリセル)の境界41が示されている。また、金属層(配線やプラグ)は省略し、コンタクトホールのみが示されている。
In FIG. 14, a typical layout is shown centering on a shunt portion (connection portion) with the wiring layer. In the memory cell portion A1 in the cross-sectional view of FIG. 13, two memory cells are arranged in the horizontal direction of FIG. 13, but in the plan view of FIG. 14, four memory cells are arranged in the horizontal direction of FIG. In the entire plan view of FIG. 14, a total of 8 cells (8 memory cells) are arranged, 4 cells vertically. In FIG. 14, only the upper four cells show a cell (memory cell)
図14には、活性領域42および選択ゲート18が示されている。また、図14では図示されていないが、上記のように選択ゲート18の一方の側壁上にはメモリゲート17が形成されており、メモリゲートの引き出し部43で、メモリゲート用のコンタクトホール44により引き出される。従って、図14においては、引き出し部43が設けられている側の選択ゲート18側壁上に図示しないメモリゲート17が形成されていることとなる。なお、メモリゲートの引き出し部43とは、図10の工程で多結晶シリコン膜16をエッチバックして選択ゲート18側面に多結晶シリコンスペーサ17a(メモリゲート17)を形成する際に、その上部にフォトレジストパターンを形成しておいて多結晶シリコン膜16をエッチングさせずに残存させた領域に対応する。選択ゲート18は、選択ゲート用のコンタクトホール45により引き出され、活性領域42の不純物拡散層20に対応する領域がソース用のコンタクトホール46により引き出される。図14は、選択ゲート側の不純物拡散層26(不純物拡散層21)を共通にした場合のレイアウトに対応する。
In FIG. 14, the
図15は、他の形態の不揮発性半導体記憶装置のメモリセルアレイの平面図であり、図14で示されたのと同様の構成要素が示されている。図14は、選択ゲート18側の不純物拡散層(不純物拡散層21,26)を共通にした場合のレイアウトであり、図15は同様のセルで、メモリゲート側の不純物拡散層(不純物拡散層20)を共通にしたものである。また、図15においても、図示は省略しているが、引き出し部43が設けられている側の選択ゲート18側壁上にメモリゲート17が形成されている。他の構成は図14とほぼ同様であるので、ここではその説明は省略する。
FIG. 15 is a plan view of a memory cell array of a nonvolatile semiconductor memory device according to another embodiment, showing the same components as those shown in FIG. FIG. 14 shows a layout in which the impurity diffusion layers (impurity diffusion layers 21 and 26) on the
図16は、本実施の形態の不揮発性半導体記憶装置(半導体装置)のメモリセル構造の要部断面(拡大)図である。図16では、図1〜図13のようにしてメモリセル部A1に形成されている2つのメモリセル構造のうちの1つが模式的に示されている。また、図16では、p型ウエル2、ゲート絶縁膜6、積層膜15、メモリゲート17、選択ゲート18、不純物拡散層20および不純物拡散層21(不純物拡散層26)が示され、理解を簡単にするために、他の構成要素、例えば選択ゲート18のメモリゲート17とは逆側の側壁上に形成されたサイドウォール24などは図示を省略している。
FIG. 16 is a fragmentary cross-sectional (enlarged) view of the memory cell structure of the nonvolatile semiconductor memory device (semiconductor device) of the present embodiment. In FIG. 16, one of the two memory cell structures formed in the memory cell portion A1 as shown in FIGS. 1 to 13 is schematically shown. FIG. 16 shows the p-
図16に示されるように、本実施の形態の不揮発性半導体記憶装置におけるメモリセルは、選択ゲート18とメモリゲート17からなる2つのMISFETを、いわゆる縦積みに接続したものである。メモリゲート17のゲート絶縁膜としてONO(Oxide Nitride Oxide)積層膜である積層膜15が用いられており、いわゆるMONOS(Metal Oxide Nitride Oxide Semiconductor)構造が形成され、この積層膜15中に電荷を保持することができる。不純物拡散層20と不純物拡散層21(不純物拡散層26)との間に位置するチャネル部(チャネル領域)は、選択ゲート18により制御され得る選択ゲート18下の領域(第1チャネル領域)51と、メモリゲート17により制御され得るメモリゲート17の下の領域(第2チャネル領域)52とからなる。厳密には、この2つのゲート(メモリゲート17および選択ゲート18)に挟まれた領域(に対応する領域)が(チャネル部に)できるが、この領域は、ONO膜(積層膜15)の膜厚程度の極めて狭いものとすることができる。
As shown in FIG. 16, the memory cell in the nonvolatile semiconductor memory device of the present embodiment is obtained by connecting two MISFETs including a
図16に示されるメモリセル構造における代表的なオペレーション(動作)を説明する。なお、ソースとしての不純物拡散層20の電位をVsとし、メモリゲート17の電位をVmgとし、選択ゲート18の電位をVcgとし、ドレインとしての不純物拡散層21(不純物拡散層26)の電位をVdとする。
A typical operation in the memory cell structure shown in FIG. 16 will be described. Note that the potential of the
書き込み動作は、例えば、Vs=5V、Vmg=10V、Vcg=0.4V、Vd=0V、とする。この電位を例えば10−6秒間パルスとして印加することで、必要なメモリセルに対して電子を(メモリゲート17の下の)積層膜15(の窒化シリコン膜15b)に注入することができる。すなわち、不純物拡散層21より高い電位を不純物拡散層20に与え、かつ不純物拡散層20より高い電位をメモリゲート17に与えることで積層膜15に電子を注入することができる。
The write operation is, for example, Vs = 5V, Vmg = 10V, Vcg = 0.4V, Vd = 0V. By applying this potential as a pulse for 10 −6 seconds, for example, electrons can be injected into the stacked film 15 (under the
消去動作は、例えば、Vs=8V、Vmg=−6V、Vcg=0V、Vd=0Vとする。この電位を例えば10−4秒間パルスとして印加することで、必要なメモリセルに対してホール(ホットホール)を積層膜15(の窒化シリコン膜15b)に注入することができる。すなわち、不純物拡散層20より低い電位をメモリゲート17に与えることで積層膜15にホールを注入することができる。ここで、Vcg=0Vとしたが、Vcgとして正電位を与えることでホールの注入を抑えることもできる。また、Vdをフローティング電位とすることで、チャネルリーク電流を低減することもできる。
In the erase operation, for example, Vs = 8V, Vmg = −6V, Vcg = 0V, and Vd = 0V. By applying this potential as a pulse for 10 −4 seconds, for example, holes (hot holes) can be injected into the laminated film 15 (the
読み出し動作は、例えば、Vs=0V、Vmg=1.5V、Vcg=1.5V、Vd=1.5Vとする。すなわち、不純物拡散層20より高い電位を不純物拡散層21に与え、選択ゲート18に正電位を与えることで、選択ゲート18下のチャネルをオン状態にし、メモリゲート17の電位として書き込み状態の閾値と消去状態の閾値との間の電位を与える。これにより、電子が書き込まれた(注入された)メモリセルでは、オフ状態を保つが、ホールを保持したメモリセルでは、オン状態となる。すなわち、(書き込み動作により)積層膜15に電子が注入されてメモリゲート17の閾値電圧が上昇したメモリセルでは、不純物拡散層20と不純物拡散層21(不純物拡散層26)との間には読み出し電流がほとんど流れないが、(消去動作により)積層膜15にホールを注入してメモリゲート17の閾値電圧を低下させたメモリセルでは、不純物拡散層20と不純物拡散層21(不純物拡散層26)との間に所定の読み出し電流が流れることとなる。
The read operation is, for example, Vs = 0V, Vmg = 1.5V, Vcg = 1.5V, and Vd = 1.5V. That is, by applying a potential higher than that of the
このため、書き込み動作や消去動作により積層膜15に電子やホールが注入されることで、積層膜15に注入されたキャリアのもつ電荷により、不純物拡散層20と不純物拡散層21(不純物拡散層26)との間を流れる電流のメモリゲート17の電圧特性(電圧依存性)を変化させることができる。
For this reason, when electrons and holes are injected into the
これにより、本実施の形態の構造では、両電荷型のキャリアを用いて電荷情報を書き換えることができるため、容易に電荷情報を読み出すことができる。すなわち、初期状態、注入電荷を持たない場合に比べ、閾値を上下に動かすことができる。そのため、メモリゲートを保持状態に保ったまま読み出しを行うことができる。メモリゲートの保持・読み出し電位を接地電位に設定することでメモリゲートの電位制御を容易なものにすることができる。 Thus, in the structure of this embodiment, charge information can be rewritten using both charge-type carriers, so that charge information can be easily read. That is, the threshold value can be moved up and down compared to the initial state and the case where there is no injected charge. Therefore, reading can be performed while the memory gate is kept in the holding state. By setting the holding / reading potential of the memory gate to the ground potential, it is possible to easily control the potential of the memory gate.
メモリ消去動作状態においては、領域52はホールが強く蓄積された状態になっている。その様子をメモリゲートの不純物拡散層20側の端部近傍を拡大して図17に示す。図17は、図16のメモリセル構造のメモリゲート17の不純物拡散層20側端部近傍の部分拡大断面図である。消去状態では、不純物拡散層20に正電位を与え、メモリゲート17に負電位を与えている。このとき半導体基板(p型ウエル2)内にできる(生じる)空乏層が図17に模式的に示してある。図17において、空乏層端部を示す境界線53aと境界線53bとに挟まれた領域が空乏層となっている。このとき、境界線53aの外(すなわち空乏層の外)になるチャネル領域54では、ゲート絶縁膜(積層膜15)を介して強くホールが蓄積した状態になっている。消去動作でのホールの動きを考えると、不純物拡散層20の端部(端部近傍領域)20aで発生したホールはゲート(ゲート絶縁膜、積層膜15)に注入される。チャネル方向に広がりを持たせてホールを注入するには、ホールをチャネル方向(横方向、半導体基板1の主面に平行な方向、不純物拡散層20から不純物拡散層21に向かう方向)に運動させる必要がある。
In the memory erasing operation state, the
この状態を説明するために、選択ゲート18のチャネル長(ゲート長)Lcgを固定し、メモリゲート17のチャネル長(ゲート長)Lmgをパラメータとして変化させ、電荷保持部(ゲート絶縁膜)は酸化膜と窒化膜積層構造のため、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を積層したものとしてメモリセルを形成した評価用デバイスを作製し、この評価用デバイスを用いて、横方向での加速によるホール注入距離を変えられることを示したのが図18〜図20のグラフである。図18〜図20のグラフでは、メモリセルにホールを注入する(消去動作を行なう)ことで、電流が流れる状態にしたときの読み出し電流を、メモリゲートのチャネル長(ゲート長)Lmgをパラメータとしてプロットしてある。図18〜図20は、消去動作特性を示すものであり、グラフの横軸は消去動作時間、縦軸はそれぞれの時間の消去動作経過後の読み出し電流(ここでは不純物拡散層20と不純物拡散層21との間を流れる電流)に対応し、それぞれ任意単位(arbitrary unit)で記載されている。図18〜図20の各グラフは、読み出し動作の前に行なう消去動作(ホール注入)時の不純物拡散層20(ソース)の電位Vsを変えて消去動作特性の測定を行なっている。ここでは、Vmgを−7Vとし、図18ではVs=4V、図19ではVs=6V、図20ではVs=8Vとして消去動作を行なっている。図18〜図20の各グラフでは、メモリゲートのチャネル長Lmgを種々の値に変えた場合が示されている。消去動作時の電位Vsが小さいとき(図18の場合)にはメモリゲートのチャネル長Lmgが短いものしか読み出し電流が現れていないが、消去動作時の電位Vsを大きくすると(図19,20の場合)メモリゲートのチャネル長Lmgの長いものでも、電流が流れるようになる様子がみられる。また、短時間の消去動作でも電流が流れるようになる様子がみられる。これは、消去動作時の電位Vsを大きくすることで、メモリゲート全体にホールが注入できることを示している。すなわち、メモリゲートに高い電圧をかけることで水平方向電界を高くすること、また、不純物拡散層端(不純物拡散層20の端部近傍領域)における水平方向電界(横方向、半導体基板1の主面に平行な方向の電界)を高くする構造をとることで、発生したホールをチャネル方向に加速することにより良好な消去効率を得ることができることを示している。
In order to explain this state, the channel length (gate length) Lcg of the
また、実際のデバイス構造で上記現象を考慮すると、チャネル不純物プロファイル(チャネル領域の不純物プロファイル)が大きな問題となる。すなわち、選択トランジスタは、大きな読み出し電流を得るため、ゲート絶縁膜を薄くすることが望ましい。一方、メモリトランジスタは、ゲート絶縁膜中に電荷を保持するため、積層された厚膜構造になる。そのため、選択トランジスタのチャネル領域とメモリトランジスタのチャネル領域とを同じ基板不純物プロファイルに設定すると、ゲート絶縁膜が厚いためメモリトランジスタの閾値は、極めて高くなるという問題が生じてしまう。よって、消去効率の高い基板−不純物拡散層構造を得るには、選択トランジスタとメモリトランジスタの基板構造(不純物プロファイル)を自由に設定できる形成プロセスを構築することが重要となる。 In addition, when the above phenomenon is taken into consideration in an actual device structure, a channel impurity profile (channel region impurity profile) becomes a serious problem. That is, it is desirable that the select transistor has a thin gate insulating film in order to obtain a large read current. On the other hand, the memory transistor has a stacked thick film structure in order to hold charges in the gate insulating film. Therefore, if the channel region of the selection transistor and the channel region of the memory transistor are set to the same substrate impurity profile, the threshold value of the memory transistor becomes extremely high because the gate insulating film is thick. Therefore, in order to obtain a substrate-impurity diffusion layer structure with high erase efficiency, it is important to construct a formation process that can freely set the substrate structure (impurity profile) of the selection transistor and the memory transistor.
本実施の形態では、メモリゲート17の下(図16の領域52)の電界制御が詳細にできることが特徴である。選択ゲート18の下の領域51の不純物の電荷密度(不純物濃度)は、pウエル2を形成したときに導入した不純物濃度などにより調整し決定することができる。また、不純物11のイオン注入(イオン打ち込み)により、選択ゲート18の下の領域51の不純物の電荷密度(不純物濃度)を更に調整し決定することもできる。あるいは、図4や図5の段階でイオン注入を行って、選択ゲート18の下の領域51の不純物の電荷密度(不純物濃度)を更に調整し決定することもできる。
The present embodiment is characterized in that the electric field control under the memory gate 17 (
ここで、半導体領域にドープされているp型の不純物の空乏層中での電荷は負であり、n型の不純物の電荷は正である。このため、ある半導体領域にドープされている不純物が同じ導電型の不純物同士であれば、電荷の符号は同じなので、その半導体領域の不純物の電荷密度は、各不純物濃度を合算したものとなる。一方、逆の導電型の不純物同士については電荷が相殺し合うので、不純物の電荷密度は、一方の導電型の不純物濃度から他方の導電型の不純物濃度を差し引いたものに対応する。従って、不純物の電荷密度とは、ドープされた不純物が1種類の場合はその不純物濃度に対応し、ドープされた不純物が複数の場合は、同じ導電型の不純物については各不純物濃度を足し合わせ、異なる導電型の不純物同士は一方の導電型の不純物濃度から他方の導電型の不純物濃度を差し引いたものに対応する。例えば、1018/cm3の不純物濃度でn型不純物(例えばリン)がドープされかつ3×1017/cm3の不純物濃度で別のn型不純物(例えばヒ素)がドープされている場合、不純物の電荷密度は、両者を合算した1.3×1018/cm3となる。また、1018/cm3の不純物濃度でn型不純物(例えばリン)がドープされかつ3×1017/cm3の不純物濃度でp型不純物(例えばホウ素)がドープされている場合、不純物の電荷密度は、両者の差である7×1017/cm3となる。なお、ドープした不純物が有する電荷の価数が2以上となる場合は、不純物の電荷密度は不純物濃度をその価数倍したものに対応し得る。上記2例はいずれもn型不純物の濃度の方が大きいので、n型領域として機能する。n型不純物とp型不純物とが混在する場合は、互いに相殺しあって、その不純物濃度の差の分だけが実効的な不純物(ドナーまたはアクセプタ)として機能し得る。従って、不純物の電荷密度は、その半導体領域の実効的な不純物濃度と考えることもできる。 Here, the charge in the depletion layer of the p-type impurity doped in the semiconductor region is negative, and the charge of the n-type impurity is positive. For this reason, if the impurities doped in a certain semiconductor region are impurities of the same conductivity type, since the signs of the charges are the same, the charge density of the impurities in the semiconductor region is the sum of the impurity concentrations. On the other hand, since the charges cancel each other out of the opposite conductivity type impurities, the charge density of the impurity corresponds to an impurity concentration of one conductivity type minus the impurity concentration of the other conductivity type. Therefore, the charge density of the impurity corresponds to the impurity concentration when there is one kind of doped impurity, and when there are a plurality of doped impurities, the impurity concentrations of the same conductivity type are added together. Impurities of different conductivity types correspond to the impurity concentration of one conductivity type minus the impurity concentration of the other conductivity type. For example, when an n-type impurity (for example, phosphorus) is doped with an impurity concentration of 10 18 / cm 3 and another n-type impurity (for example, arsenic) is doped with an impurity concentration of 3 × 10 17 / cm 3 , the impurity The charge density is 1.3 × 10 18 / cm 3 which is the sum of the two. Further, when an n-type impurity (for example, phosphorus) is doped at an impurity concentration of 10 18 / cm 3 and a p-type impurity (for example, boron) is doped at an impurity concentration of 3 × 10 17 / cm 3 , the charge of the impurity The density is 7 × 10 17 / cm 3 which is the difference between the two. In addition, when the valence of the charge of the doped impurity is 2 or more, the charge density of the impurity can correspond to the impurity concentration multiplied by the valence. Both of the above two examples function as an n-type region because the concentration of the n-type impurity is higher. When n-type impurities and p-type impurities coexist, they cancel each other, and only the difference in impurity concentration can function as an effective impurity (donor or acceptor). Therefore, the charge density of the impurity can be considered as an effective impurity concentration of the semiconductor region.
一方、メモリゲート17の下の領域52の不純物の電荷密度(不純物濃度)は、多結晶シリコン膜7、多結晶シリコン膜12および酸化シリコン膜13を図6に示されるようにパターン化した後、後で選択ゲート18となるパターン化された多結晶シリコン膜7、多結晶シリコン膜12および酸化シリコン膜13(の積層膜)をマスクとして用いた不純物14のイオン注入(イオン打ち込み)によって調整し決定することができる。
On the other hand, the charge density (impurity concentration) of the impurity in the
不純物14のイオン注入では、選択ゲート18の下の領域51には、その上の多結晶シリコン膜7、多結晶シリコン膜12および酸化シリコン膜13がマスクとして機能するので、不純物14は導入(注入)されない。これにより、本実施の形態では、選択ゲート18の下の領域51の不純物の電荷密度(不純物濃度)とメモリゲート17の下の領域52の不純物の電荷密度(不純物濃度)とは異なるものとすることができる。
In the ion implantation of the
メモリゲート17の下の領域(チャネル領域)52の不純物の電荷密度(不純物濃度)は、1017〜1018/cm3であることが好ましく、3×1017/cm3〜7×1017/cm3であればより好ましく、例えば5×1017/cm3程度である。メモリゲート17の下の領域52の不純物の電荷密度(不純物濃度)を高くすると、不純物拡散層20と領域52との間の(PN接合によって生じる)エネルギー勾配を急峻に(電界を大きく)することができ、不純物拡散層20から領域52へのホールの横方向(半導体基板1の主面に平行な方向、チャネル方向、チャネル長の方向)の移動が容易になるので好ましい。しかしながら、領域52の不純物の電荷密度(不純物濃度)を高くしすぎると閾値が低下し、消去後の読み出し値が電流値として低くなってしまう恐れがある。このため、領域52の不純物の電荷密度(不純物濃度)は上記範囲が好ましい。
The charge density (impurity concentration) of the impurity in the region (channel region) 52 under the
また、選択ゲート18の下の領域(第1チャネル領域)51の不純物の電荷密度は、メモリゲート17の下の領域(第2チャネル領域)52の不純物の電荷密度より高い(大きい)ことが好ましく、例えば1018/cm3程度である。これは、例えば、領域51上の多結晶シリコン膜7、多結晶シリコン膜12および酸化シリコン膜13をマスクとして(領域52に)イオン打ち込みする不純物14を、領域51の導電型(不純物の導電型)とは逆の導電型とすることで、不純物14が導入された領域52の不純物の電荷密度を不純物14が導入されなかった領域51の不純物の電荷密度よりも低くすることができる。例えば、領域52において、予め導入されていたp型の不純物(アクセプタとして機能できる不純物)の一部を、不純物14としてイオン注入されたn型の不純物(ドナーとして機能できる不純物)で相殺させる。これにより、領域52の実効的な不純物濃度である不純物の電荷密度を領域51よりも低くすることができる。このとき、不純物14のイオン注入量が過剰になり過ぎて領域52の導電型(ここではp型)が逆の導電型(ここではn型)に変わらないように、不純物14のドーズ量を調節する。従って、領域51にはp型の不純物が導入(ドープ)され、領域52にはp型の不純物およびn型の不純物が導入(ドープ)されることによって、p型の領域52における不純物の電荷密度をp型の領域51における不純物の電荷密度よりも小さくすることができる。また、不純物拡散層20の不純物の電荷密度(不純物濃度)は領域51および領域52と比較して高いので、図11の工程の不純物拡散層20形成のために導入(イオン注入)する不純物濃度によって、ほぼ決定することができる。
The charge density of the impurity in the region (first channel region) 51 under the
(選択ゲート18を構成要素とする)選択トランジスタは、大きな読み出し電流を得るため、そのゲート絶縁膜(選択ゲート18の下のゲート絶縁膜6)を薄くすることが望ましい。一方、(メモリゲート17を構成要素とする)メモリトランジスタは、ゲート絶縁膜中に電荷を保持するため、そのゲート絶縁膜(メモリゲート17の下の積層膜15)は、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜が積層された厚膜構造になる。このため、メモリゲート17下のゲート絶縁膜、ここでは積層膜15の膜厚は、選択ゲート18下のゲート絶縁膜、ここではゲート絶縁膜6の膜厚よりも相対的に厚くなる。従って、選択ゲート18の下の領域51の不純物の電荷密度(不純物濃度)とメモリゲート17の下の領域52の不純物の電荷密度(不純物濃度)とを同じに形成すると、メモリトランジスタのゲート絶縁膜(積層膜15)が選択トランジスタのゲート絶縁膜(ゲート絶縁膜6)より厚いためメモリトランジスタ(メモリゲート17)の閾値が極めて高くなるという問題が生じてしまう。
The selection transistor (having the
本実施の形態では、上記のように、選択ゲート18の下の領域51の不純物の電荷密度(不純物濃度)とメモリゲート17の下の領域52の不純物の電荷密度(不純物濃度)とが異なり、イオン注入時の不純物の導電型や注入量(ドーズ量)を調節することなどによって、それぞれの不純物の電荷密度(不純物濃度)を所望の値に調整することができる。例えば、上記のように、選択ゲート18の下の領域(チャネル領域)51における不純物の電荷密度を、メモリゲート17の下の領域52における不純物の電荷密度よりも高くすることができる。より薄いゲート絶縁膜6を介して選択ゲート18により制御される領域51において不純物の電荷密度を相対的に高くし、ゲート絶縁膜6よりも厚い積層膜15を介してメモリゲート17により制御される領域52において不純物の電荷密度を相対的に低くすることで、上記のようなメモリトランジスタ(メモリゲート17)の閾値が極めて高くなるという問題を防止できる。また、選択ゲート18の下の領域51の不純物の電荷密度(不純物濃度)とは切り離してメモリゲート17の下の領域52の不純物の電荷密度(不純物濃度)を所望の値に調整でき、不純物拡散層20から領域52へのホールの横方向(半導体基板1の主面に平行な方向、チャネル方向、チャネル長方向)の移動を容易にすることが可能となる。また、メモリゲート17の下の領域52の不純物の電荷密度(不純物濃度)を、不純物拡散層20から領域52へのホールの横方向の移動を容易とするのに最適な濃度に設定することで、消去効率を向上させることができる。
In the present embodiment, as described above, the charge density (impurity concentration) of the impurity in the
また、選択ゲート18(選択トランジスタ)の閾値設定が、メモリゲート17(メモリトランジスタ)の閾値に影響することを防ぐため、選択ゲート18の閾値を低く設定することが有効である。これは、チャネルの不純物の電荷密度(不純物濃度)を低くすることで達成できる。しかし、選択ゲート18の低閾値化は、例えば読み出し時のリーク(リーク電流)を増大させる問題を生じる。これに対して、読み出し時に選択されていない選択ゲート電位(Vcg)を負側に振り込む(負電位とする)ことでリークを抑えることができる。また、読み出し時に選択ゲートに比べ拡散層電位を高くすることで、実効的に負電位を与えるのと同じ効果を得ることができる。そのため、選択ゲート18のドライバ回路で、負電位を発生させる必要をなくすことができる。また、読み出し時に半導体基板に負電位を与え、いわゆるバックバイアス効果によりリークを抑えてもよい。このとき、メモリゲート17の下のチャネル部への不純物のドーピング量は少ないため、メモリゲート17に最適な不純物拡散層およびチャネル分布(チャネル領域の不純物プロファイル)を形成することができる。
In order to prevent the threshold value setting of the selection gate 18 (selection transistor) from affecting the threshold value of the memory gate 17 (memory transistor), it is effective to set the threshold value of the
図21は、図16のメモリセルに注入されたキャリアの様子を模式的に示す断面図である。本実施の形態のメモリセル構造により、上記のように消去効率を高くしても、ホール61は不純物拡散層20側、電子62は選択ゲート18側に若干分布が残る(偏った分布となる)。そこで、読み出すとき(読み出し動作時)、前記方式例とは逆に、Vsを1VにVdを0Vとすること(不純物拡散層21より高い電位を不純物拡散層20に与えること)で、効率よく情報を読み出すことができる。すなわち、図21において、チャネル(チャネル領域)63は、図16における領域51に対応し、チャネル(チャネル領域)64は、図17におけるチャネル領域54に対応し、チャネル64とチャネル(チャネル領域)65の境界は、図17における境界線53aに対応し、チャネル64とチャネル65を合わせた領域が図16における領域52に対応する。(読み出し時に)不純物拡散層21(不純物拡散層26、選択ゲート18側の不純物拡散層)をソースとし、不純物拡散層20(メモリゲート17側の不純物拡散層)をドレインとして動作させると(不純物拡散層21より高い電位を不純物拡散層20に与えると)、電子はソース端(ソース側)に入っていることになるため、閾値を変えることができる。また、境界線53a(チャネル64とチャネル65の境界)が広がることで、ホール注入によりダメージを受けている領域が空乏層により隠されるため、(ダメージを受けた)界面特性の影響を見えなくすることができる。また、消去時(消去動作時)にはチャネル64が極めて短くなることから、大きな電流を流すことができる。
FIG. 21 is a cross-sectional view schematically showing the state of carriers injected into the memory cell of FIG. According to the memory cell structure of the present embodiment, even if the erasing efficiency is increased as described above, the
図22は、メモリゲート17端部近傍での消去後(消去動作後、ホール注入後)の様子を模式的に示す断面図である。図22は、図17の構造(の積層膜15)にホールを注入したものに対応する。不純物拡散層20の端部(端部近傍領域)でホールが生成されるため、不純物拡散層20の端部の直上からチャネルにかけてホール71が積層膜15(積層絶縁膜)に注入されている。このため、図21に示されるように、境界線53aで示した空乏層端は、図17の場合(ホール注入前)に比較してホール71の電荷によりチャネル方向に張り出すこととなる。従って、空乏層(境界線53aと境界線53bとに挟まれた領域)の広がり(図22の横方向の幅)72は大きなものになり、横方向電界(半導体基板1の主面に平行な方向の電界)が減少する。
FIG. 22 is a cross-sectional view schematically showing a state after erasing (after erasing operation and after hole injection) in the vicinity of the end portion of the
図22のC−C線に沿ったポテンシャル分布(エネルギーバンド構造)を模式的に示したのが図23である。図23では、チャネル界面の電界を説明するため、積層構造は省略して記している。すなわち、理解を簡単にするために、積層膜15を単層とした場合のポテンシャル分布を示してある。図23のグラフの横軸が厚み方向(半導体基板1の主面に垂直な方向)の距離または位置(任意単位:arbitrary unit)に対応し、図23のグラフの縦軸がエネルギーバンドに対応し、各位置における伝導帯下端のエネルギー準位ECと価電子帯上端のエネルギー準位EVとが示されている。実際には、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜からなる積層膜15においては、外側の層である酸化シリコン膜におけるポテンシャル障壁の高さに比べ、内側(中間)の層である窒化シリコン膜におけるポテンシャル障壁の高さが低くなる。
FIG. 23 schematically shows the potential distribution (energy band structure) along the line CC in FIG. In FIG. 23, in order to explain the electric field at the channel interface, the stacked structure is omitted. That is, for easy understanding, the potential distribution when the
積層絶縁膜(積層膜15)および界面にホール電荷が存在するため、図23に示されるように、絶縁膜(積層膜15)中でのポテンシャル分布が矢印で示されるシフト量81の分シフトし、また、半導体基板中(不純物拡散層20中)のポテンシャル分布も矢印で示されるシフト量82の分シフトし、垂直方向の電界も弱まる方向にシフトする。よって、消去(消去動作)を行うと、ホールの発生が減少するとともに、横方向への電界による加速も減少され、消去が進み難くなる。
Since hole charges exist in the laminated insulating film (laminated film 15) and the interface, as shown in FIG. 23, the potential distribution in the insulating film (laminated film 15) is shifted by a
そこで、(消去動作時の)消去パルスを2回(あるいはそれ以上の複数回)に分けて加える。図24〜図27は、消去動作時の印加電圧パルスを示すグラフである。図24〜図27では、それぞれの端子電位が示されており、パルス形状として動作タイミング例を記したものである。図24では、Vmg=−6V、Vs=8Vの消去パルス(消去動作時の印加電圧パルス)が、2回印加されている。このように消去パルス(例えば半導体基板1を接地電位としたときにメモリゲート17に負電位を与え、不純物拡散層20に正電位を与える電圧パルス)を2回あるいはそれ以上の複数回に分けて加えることで、表面の極めて浅い準位に捕獲されたホールをなくすことで電界を強め、消去効率をより高くすることができる。
Therefore, the erasing pulse (during the erasing operation) is applied twice (or more than once). 24 to 27 are graphs showing applied voltage pulses during the erase operation. In FIG. 24 to FIG. 27, each terminal potential is shown, and an example of operation timing is described as a pulse shape. In FIG. 24, the erase pulse (applied voltage pulse at the time of erase operation) of Vmg = −6V and Vs = 8V is applied twice. In this way, the erase pulse (for example, a voltage pulse that applies a negative potential to the
また、図25に示すように消去パルスの前にVmg(メモリゲート17)に正電位(例えばVmg=2V)を加えることで、表面のホールを減少させ、電界を強くできるようにしてから消去動作を行うことができる。これにより、消去効率をより高くすることができる。また、このホール減少動作としては、図26に示されるように、(消去パルス印加前に)極めて弱いソース(不純物拡散層20)端での書き込み状態をとることでも有効にホールを消滅させることができる。 Also, as shown in FIG. 25, a positive potential (for example, Vmg = 2V) is applied to Vmg (memory gate 17) before the erase pulse, so that holes on the surface can be reduced and the electric field can be strengthened before the erase operation. It can be performed. Thereby, the erasing efficiency can be further increased. In addition, as shown in FIG. 26, the hole reduction operation can effectively eliminate holes even by taking a write state at the very weak source (impurity diffusion layer 20) end (before applying the erase pulse). it can.
また、図27に示すように、消去パルスを加えた後に、Vmg(メモリゲート17)に負電位(例えばVmg=−6V)を印加することで、(積層膜15の最下層の)酸化シリコン膜界面付近等にある不安定な状態のホールをより安定した位置に動かすことができる。これにより、消去効率をより高くすることができる。このとき、ホールを発生させる必要はないので、Vsは接地あるいは、ホールの発生しない電位に保つことで、電力消費を抑えることができる。 Further, as shown in FIG. 27, after applying an erase pulse, a negative potential (for example, Vmg = −6 V) is applied to Vmg (memory gate 17), so that the silicon oxide film (the lowermost layer of the laminated film 15) is applied. An unstable hole near the interface can be moved to a more stable position. Thereby, the erasing efficiency can be further increased. At this time, since it is not necessary to generate holes, power consumption can be suppressed by maintaining Vs at a potential at which grounding or holes are not generated.
上記例では、パルスを複数印加する例を示したが、例えば、Vmg=10V、Vs=5V、Vd=0V、Vcg=0.4Vで書き込みを行なった後、Vmgのみ電位、例えば12Vを印加することで、チャネル電流は流さなくても、注入直後より安定した電荷分布を採らせることができる。これにより、保持電荷の経時変化をより小さいものとすることができる。消去動作においても同様のことを行なうことができる。 In the above example, a plurality of pulses are applied. For example, after writing with Vmg = 10V, Vs = 5V, Vd = 0V, Vcg = 0.4V, a potential of only Vmg, for example, 12V is applied. As a result, a stable charge distribution can be obtained immediately after injection without flowing a channel current. Thereby, the change with time of the retained charge can be made smaller. The same can be done in the erase operation.
(実施の形態2)
図28〜図31は、本発明の他の実施の形態である不揮発性半導体記憶装置(半導体装置)の製造工程中の要部断面図であり、メモリトランジスタのメモリゲート17として機能する多結晶シリコンスペーサ17bの形成工程が示されている。図7の製造工程までは上記実施の形態1と同様であるのでここではその説明は省略する。
(Embodiment 2)
28 to 31 are fragmentary cross-sectional views of the nonvolatile semiconductor memory device (semiconductor device) according to another embodiment of the present invention during the manufacturing process, and the polycrystalline silicon functioning as the
図7の構造が得られた後、図28に示されるように、半導体基板1の全面上に、リンなどをドーピングした多結晶シリコン膜16aをCVD法などを用いて堆積する。多結晶シリコン膜16aの堆積膜厚は、上記実施の形態1における多結晶シリコン膜16の堆積膜厚よりも薄い。それから、多結晶シリコン膜7、多結晶シリコン膜12および酸化シリコン膜13の積層膜(選択ゲート18形成用の積層構造)と、その上および側壁上の多結晶シリコン膜16aとをマスクとして、p型の不純物91(例えばホウ素など)をイオン注入(イオン打ち込み)する。図28においては、不純物91をイオン注入した様子が模式的に示されているが、イオン注入された不純物91は、図29およびそれ以降では図示を省略している。
After the structure of FIG. 7 is obtained, as shown in FIG. 28, a
次に、図29に示されるように、半導体基板1の全面上に、リンなどをドーピングした多結晶シリコン膜16bをCVD法などを用いて堆積する。多結晶シリコン膜16aおよび多結晶シリコン膜16bの積層膜の全厚みが、上記実施の形態1における多結晶シリコン膜16の堆積膜厚にほぼ相当し、例えば100nm程度である。
Next, as shown in FIG. 29, a
それから、図30に示されるように、多結晶シリコン膜16a,16bの堆積膜厚(ここでは100nm程度)分だけ多結晶シリコン膜16a,16bをエッチング(ドライエッチング、異方性エッチング、エッチバック)することにより、選択ゲート側面にメモリゲート(ゲート電極)17となる多結晶シリコンスペーサ17bを形成する。これにより、図30の構造が得られる。図30の構造は、上記実施の形態1における図10の構造に対応する。従って、上記実施の形態1では、多結晶シリコンスペーサ17aは一層の多結晶シリコン膜16により形成したが、本実施の形態では、多結晶シリコンスペーサ17bは二層の多結晶シリコン膜16a,16b(の積層膜)により形成される。
Then, as shown in FIG. 30, the
多結晶シリコンスペーサ17bの形成後、上記実施の形態1と同様にして、図31に示されるように、多結晶シリコン膜7、多結晶シリコン膜12、酸化シリコン膜13および積層膜15を選択的に除去して、選択ゲート(ゲート電極)18および周辺トランジスタ(高耐圧素子部A2および素子部A3に形成されるトランジスタ)のゲート電極19を形成する。それから、メモリゲート17、選択ゲート18およびゲート電極19をマスクとして用いたイオン注入法などを用いて例えばヒ素などのn型の不純物をドーピングすることでソース、ドレイン(ソース、ドレイン電極)となる不純物拡散層(不純物拡散層電極)20,21,22を形成する。以降の工程は、上記実施の形態1における図12およびそれ以降の製造工程とほぼ同様であるので、ここではその説明は省略する。
After the formation of the
図32は、図29の工程段階の不揮発性半導体記憶装置の部分拡大断面図である。本実施の形態では、図32に示されるように、メモリゲート17の下の領域(図16の領域52に対応)内において、選択ゲート18側の領域52aと不純物拡散層20側(不純物拡散層20に隣接する)の領域52bの不純物の電荷密度(不純物濃度)が異なる。
FIG. 32 is a partial enlarged cross-sectional view of the nonvolatile semiconductor memory device in the process step of FIG. In the present embodiment, as shown in FIG. 32, in the region below memory gate 17 (corresponding to
領域52aの不純物の電荷密度(不純物濃度)は、酸化シリコン膜13、多結晶シリコン膜12および多結晶シリコン膜7をパターニングしてメモリゲート形成予定領域を露出した後で、かつ多結晶シリコン膜16aを形成する前に行われる(不純物14の)イオン注入の注入量(ドーズ量)などを調節することによって調整し決定することができる。このときのイオン注入では、領域52aおよび領域52bに不純物14が導入される(選択ゲート18の下の領域51には不純物14は導入されない)。上記実施の形態1と同様に、不純物14としてn型の不純物を用いれば、領域52aの不純物の電荷密度を領域51よりも低くすることができる。
The charge density (impurity concentration) of the impurity in the
領域52bの不純物の電荷密度(不純物濃度)は、多結晶シリコン膜16aを形成した後で、かつ多結晶シリコン膜16bを形成する前に行われる不純物91のイオン注入の注入量(ドーズ量)を調節することによって調整し決定することができる。このときのイオン注入では、領域52aに不純物91は導入されない。これは領域52aの上部においては、多結晶シリコン膜16aの半導体基板1の主面に垂直な方向の厚みが厚くなり、マスクとして機能する(選択ゲート18(形成用の積層構造)およびその側壁上の多結晶シリコン膜16aがマスクとして機能する)からである。例えば、領域52bの不純物の電荷密度(不純物濃度)を領域52aよりも高くすることができる。
The charge density (impurity concentration) of the impurity in the
このため、領域51にはp型の不純物が導入(ドープ)され、領域52aおよび領域52bにはp型の不純物およびn型の不純物が導入(ドープ)され、領域52bにおけるp型の不純物濃度が領域52aにおけるp型の不純物濃度よりも大きくなるので、p型の領域52bにおける不純物の電荷密度をp型の領域52aにおける不純物の電荷密度よりも大きくし、かつp型の領域52aにおける不純物の電荷密度をp型の領域51における不純物の電荷密度よりも小さくすることができる。
Therefore, p-type impurities are introduced (doped) into the
これにより、領域52bは(不純物拡散層20との間のPN接合による横方向の)電界を高くするためp型不純物濃度を高くし、領域52aでは不純物濃度を低くすること、あるいは、反対導電型不純物(n型不純物)をドーピングすることで、チャネル部の不純物を相殺することで(不純物の電荷密度を低くしてメモリゲート17の)閾値を低くすることができる。すなわち、領域52bのp型不純物濃度(不純物の電荷密度)を比較的高くすることで、不純物拡散層と領域52bの間の(PN接合によって生じる)エネルギー勾配を急峻にし(電界を高くし)、不純物拡散層20から領域52bへのホールの横方向の移動を容易にすることが可能となる。また、領域52aの不純物の電荷密度を領域52bの不純物の電荷密度よりも低くすることで、メモリトランジスタの閾値が高くなるのを防止することができる。これにより、メモリゲート下の領域の電界制御をより詳細に行なうことが可能となる。
As a result, the
(実施の形態3)
図33は、本発明の他の実施の形態である不揮発性半導体記憶装置(半導体装置)の製造工程中の要部断面図である。図5の製造工程までは上記実施の形態1と同様であるのでここではその説明は省略する。
(Embodiment 3)
FIG. 33 is a fragmentary cross-sectional view of the nonvolatile semiconductor memory device (semiconductor device) according to another embodiment of the present invention during the manufacturing steps thereof. Since the manufacturing process up to FIG. 5 is the same as that of the first embodiment, the description thereof is omitted here.
本実施の形態では、選択ゲート18を加工した後、選択ゲート18を透過し、選択ゲート18下のチャネル表面に打ち込み深さを持ったイオン打ち込みを行なうことで、不純物層100を形成する。すなわち、図5の構造が得られた後、図33に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、酸化シリコン膜13、多結晶シリコン膜12および多結晶シリコン膜7(の積層膜)を選択的にエッチングしてパターン化(パターニング)し、メモリセル部A1に選択ゲート18を形成する。それから、パターン化された多結晶シリコン膜7、多結晶シリコン膜12および酸化シリコン膜13(の積層膜)をマスクとして用いて、p型の不純物(例えばホウ素など)をイオン注入(イオン打ち込み)する。この際、不純物が選択ゲート18を透過して選択ゲート18下のチャネル領域(表面)に打ち込まれるように、イオン注入のエネルギー(打ち込み深さ)を調節する。このイオン打ち込みにより、比較的不純物高濃度のp型の不純物拡散層100が形成される。以降の工程は、選択ゲート18のパターン化が不要であることなど以外は、上記実施の形態1における図7およびそれ以降の製造工程とほぼ同様であるので、ここではその説明は省略する。
In this embodiment, after the
選択ゲート18の下においては不純物拡散層100は半導体基板1の表層部分に形成されるので、選択ゲート18の下のチャネル領域は比較的高い不純物濃度(不純物の電荷密度)にすることができる。一方、メモリゲート17形成予定領域においては、イオン注入のマスクとしての酸化シリコン膜13、多結晶シリコン膜12および多結晶シリコン膜7(の積層膜)が存在しないため、不純物の打ち込み深さが深くなり、不純物拡散層100は半導体基板1の比較的深い領域(例えば選択ゲート18およびその上の酸化シリコン膜13の全膜厚分だけ深い領域)に形成される。このため、後で形成されるメモリゲート17の下のチャネル領域の不純物の電荷密度(不純物濃度)は、上記イオン打ち込み(不純物拡散層100形成のためのイオン打ち込み)には影響されない。このため、選択ゲート18のチャネル領域(領域51)の不純物の電荷密度(不純物濃度)とメモリゲート17のチャネル領域(領域52)の不純物の電荷密度(不純物濃度)を異なる値にすることができ、選択ゲート18のチャネル領域の不純物の電荷密度をメモリゲート17のチャネル領域の不純物の電荷密度よりも高くすることが可能となる。これにより(不純物拡散層100の形成により)、メモリゲート17の閾値を変えずに、選択ゲート18の閾値を設定することができる。
Since the
また、本実施の形態では、p型ウエル2に同じ導電型(ここではp型)の不純物をイオン打ち込みして不純物拡散層100を形成するので、p型ウエル2に逆導電型(ここではn型)の不純物をイオン注入する必要がない。このため、選択ゲートおよびメモリゲート下の領域を所望の濃度分布(プロファイル)に調整することがより容易である。また、選択ゲート18を一度のパターニングにより決める(形成する)ことができるため、選択ゲート18のチャネル長のばらつきを抑えることができる。
In the present embodiment, since the
また、本実施の形態では、メモリゲート17(多結晶シリコンスペーサ17a)形成時には選択ゲート18の両側にメモリゲート17が形成される。このため、選択ゲート18の加工(形成)後、選択ゲート18の片側(不純物拡散層21の形成予定領域)には高濃度に不純物をドーピングすることで不純物拡散層(拡散層電極)21を形成し、拡散層電極21形成後にその上に形成されるスペーサゲート(多結晶シリコンスペーサ17a)の影響を受けないようにすることができる。また、不要部分のスペーサゲート(多結晶シリコンスペーサ17a)をパターニングにより除去することもできる。このとき、下地は比較的厚い積層膜15があるため、不要部分のスペーサゲート(多結晶シリコンスペーサ17a)は容易に除去することができる。
In this embodiment, the
(実施の形態4)
図34は、本発明の他の実施の形態である不揮発性半導体記憶装置(半導体装置)の製造工程中の要部断面図であり、上記実施の形態1の図12の工程段階に対応する。図10の製造工程までは上記実施の形態1と同様であるのでここではその説明は省略する。
(Embodiment 4)
FIG. 34 is a fragmentary cross-sectional view of the nonvolatile semiconductor memory device (semiconductor device) according to another embodiment of the present invention during the manufacturing process, and corresponds to the process step shown in FIG. Since the manufacturing process up to FIG. 10 is the same as that of the first embodiment, the description thereof is omitted here.
上記実施の形態1では、シリサイド層27の形成工程(サリサイド工程)では、メモリゲートと選択ゲート18との短絡やメモリゲートと不純物拡散層20との短絡を防ぐために、スペーサ23をカバー(保護絶縁膜)として用い、不純物拡散層20もスペース23で覆うようにしている。メモリゲートの側面上に絶縁膜スペーサが残存すれば短絡を防止できるので、本実施の形態では、スペーサ形成用の酸化シリコン膜をエッチバック(異方性エッチング)してメモリゲート17の側面上を覆うようにスペーサ23a(実施の形態1のスペーサ23に対応)を形成し、不純物拡散層20はメモリゲート近傍領域を除いてほぼ露出させた状態でシリサイド化を行なう。これにより、図34に示されるように、メモリゲート17の一部および不純物拡散層20の一部の表面部分もシリサイド化してシリサイド層27を形成することができる。上記実施の形態1では、スペーサ23によりブリッジングを防いでいたが、Ni等のシリサイドでは、ブリッジングさせずにサリサイド化することが可能となる。
In the first embodiment, in the process of forming the silicide layer 27 (salicide process), the
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
本発明は、例えば不揮発性半導体記憶装置に適用して好適である。 The present invention is suitable for application to, for example, a nonvolatile semiconductor memory device.
1 半導体基板
2 p型ウエル
3 p型ウエル
4 p型ウエル
5 ゲート絶縁膜
6 ゲート絶縁膜
7 多結晶シリコン膜
8 窒化シリコン膜
9 溝
10 素子分離領域
11 不純物
12 多結晶シリコン膜
13 酸化シリコン膜
14 不純物
15 積層膜
15a 酸化シリコン膜
15b 窒化シリコン膜
15c 酸化シリコン膜
16 多結晶シリコン膜
16a 多結晶シリコン膜
16b 多結晶シリコン膜
17 メモリゲート
17a 多結晶シリコンスペーサ
17b 多結晶シリコンスペーサ
18 選択ゲート
19 ゲート電極
20 不純物拡散層
21 不純物拡散層
22 不純物拡散層
23 スペーサ
24 サイドウォール
25 不純物拡散層
26 不純物拡散層
27 シリサイド層
28 層間絶縁膜
29 コンタクトホール
30 プラグ
31 層間絶縁膜
32 配線開口部
33 配線
41 セルの境界
42 活性領域
43 引き出し部
44 コンタクトホール
45 コンタクトホール
46 コンタクトホール
51 領域
52 領域
52a 領域
52b 領域
53a 境界線
53b 境界線
54 チャネル領域
61 ホール
62 電子
63 チャネル
64 チャネル
65 チャネル
71 ホール
72 空乏層の広がり
81 シフト量
82 シフト量
91 不純物
100 不純物拡散層
DESCRIPTION OF
Claims (6)
前記半導体基板中に形成された第1導電型の第1および第2半導体領域と、
前記半導体基板の前記第1半導体領域と前記第2半導体領域との間の前記第1半導体領域側に位置する第1チャネル領域および前記第2半導体領域側に位置する第2チャネル領域と、
前記第1チャネル領域上に第1絶縁膜を介して形成された第1ゲートと、
前記第2チャネル領域上に第2絶縁膜を介して形成された第2ゲートと、
を有し、
前記第2絶縁膜に電荷を注入することにより書き込みまたは消去を行なう半導体装置であって、
前記第2絶縁膜にホールを注入する際には、前記第2絶縁膜へのホール注入のための電圧パルスを前記第2ゲートおよび前記第2半導体領域に複数回印加することを特徴とする半導体装置。 A semiconductor substrate;
First and second semiconductor regions of a first conductivity type formed in the semiconductor substrate;
A first channel region located on the first semiconductor region side between the first semiconductor region and the second semiconductor region of the semiconductor substrate and a second channel region located on the second semiconductor region side;
A first gate formed on the first channel region via a first insulating film;
A second gate formed on the second channel region via a second insulating film;
Have
A semiconductor device that performs writing or erasing by injecting charges into the second insulating film,
When injecting holes into the second insulating film, a voltage pulse for injecting holes into the second insulating film is applied to the second gate and the second semiconductor region a plurality of times. apparatus.
前記電圧パルスは、前記第2ゲートに負電位を与え、前記第2半導体領域に正電位を与える電圧パルスであることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein the voltage pulse is a voltage pulse that applies a negative potential to the second gate and applies a positive potential to the second semiconductor region.
前記半導体基板中に形成された第1導電型の第1および第2半導体領域と、
前記半導体基板の前記第1半導体領域と前記第2半導体領域との間の前記第1半導体領域側に位置する第1チャネル領域および前記第2半導体領域側に位置する第2チャネル領域と、
前記第1チャネル領域上に第1絶縁膜を介して形成された第1ゲートと、
前記第2チャネル領域上に第2絶縁膜を介して形成された第2ゲートと、
を有し、
前記第2絶縁膜に電荷を注入することにより書き込みまたは消去を行なう半導体装置であって、
前記第2ゲートに負電位を与え前記第2半導体領域に正電位を与える第1の電圧パルスを印加して前記第2絶縁膜にホールを注入するに際して、前記第1の電圧パルスの印加前に前記第2ゲートを正電位とする第2の電圧パルスを印加することを特徴とする半導体装置。 A semiconductor substrate;
First and second semiconductor regions of a first conductivity type formed in the semiconductor substrate;
A first channel region located on the first semiconductor region side between the first semiconductor region and the second semiconductor region of the semiconductor substrate and a second channel region located on the second semiconductor region side;
A first gate formed on the first channel region via a first insulating film;
A second gate formed on the second channel region via a second insulating film;
Have
A semiconductor device that performs writing or erasing by injecting charges into the second insulating film,
When injecting holes into the second insulating film by applying a first voltage pulse that applies a negative potential to the second gate and applies a positive potential to the second semiconductor region, before applying the first voltage pulse A semiconductor device, wherein a second voltage pulse with a positive potential applied to the second gate is applied.
前記半導体基板中に形成された第1導電型の第1および第2半導体領域と、
前記半導体基板の前記第1半導体領域と前記第2半導体領域との間の前記第1半導体領域側に位置する第1チャネル領域および前記第2半導体領域側に位置する第2チャネル領域と、
前記第1チャネル領域上に第1絶縁膜を介して形成された第1ゲートと、
前記第2チャネル領域上に第2絶縁膜を介して形成された第2ゲートと、
を有し、
前記第2絶縁膜に電荷を注入することにより書き込みまたは消去を行なう半導体装置であって、
前記第2ゲートに負電位を与え前記第2半導体領域に正電位を与える第1の電圧パルスを印加して前記第2絶縁膜にホールを注入した後に、前記第2ゲートに負電位を与え前記第2半導体領域を接地電位とする第2の電圧パルスを印加することを特徴とする半導体装置。 A semiconductor substrate;
First and second semiconductor regions of a first conductivity type formed in the semiconductor substrate;
A first channel region located on the first semiconductor region side between the first semiconductor region and the second semiconductor region of the semiconductor substrate and a second channel region located on the second semiconductor region side;
A first gate formed on the first channel region via a first insulating film;
A second gate formed on the second channel region via a second insulating film;
Have
A semiconductor device that performs writing or erasing by injecting charges into the second insulating film,
After applying a first voltage pulse for applying a negative potential to the second gate and applying a positive potential to the second semiconductor region to inject holes into the second insulating film, a negative potential is applied to the second gate. A semiconductor device, wherein a second voltage pulse having a second semiconductor region as a ground potential is applied.
前記半導体基板中に形成された第1導電型の第1および第2半導体領域と、
前記半導体基板の前記第1半導体領域と前記第2半導体領域との間の前記第1半導体領域側に位置する第1チャネル領域および前記第2半導体領域側に位置する第2チャネル領域と、
前記第1チャネル領域上に第1絶縁膜を介して形成された第1ゲートと、
前記第2チャネル領域上に第2絶縁膜を介して形成された第2ゲートと、
を有し、
前記第2絶縁膜に電荷を注入することにより書き込みまたは消去を行なう半導体装置であって、
前記第2絶縁膜に電子を注入する際には、前記第1半導体領域より高い電位を前記第2半導体領域に与えかつ前記第2半導体領域より高い電位を前記第2ゲートに与え、
前記第2絶縁膜にホールを注入する際には、前記第2半導体領域より低い電位を前記第2ゲートに与え、
前記第2絶縁膜に注入された電荷の情報を読み出す際には、前記第1半導体領域より高い電位を前記第2半導体領域に与えることを特徴とする半導体装置。 A semiconductor substrate;
First and second semiconductor regions of a first conductivity type formed in the semiconductor substrate;
A first channel region located on the first semiconductor region side between the first semiconductor region and the second semiconductor region of the semiconductor substrate and a second channel region located on the second semiconductor region side;
A first gate formed on the first channel region via a first insulating film;
A second gate formed on the second channel region via a second insulating film;
Have
A semiconductor device that performs writing or erasing by injecting charges into the second insulating film,
When injecting electrons into the second insulating film, a potential higher than that of the first semiconductor region is applied to the second semiconductor region and a potential higher than that of the second semiconductor region is applied to the second gate;
When injecting holes into the second insulating film, a potential lower than that of the second semiconductor region is applied to the second gate,
The semiconductor device according to claim 1, wherein when reading the information of the charge injected into the second insulating film, a potential higher than that of the first semiconductor region is applied to the second semiconductor region.
前記半導体基板中に形成された第1導電型の第1および第2半導体領域と、
前記半導体基板の前記第1半導体領域と前記第2半導体領域との間の前記第1半導体領域側に位置する第1チャネル領域および前記第2半導体領域側に位置する第2チャネル領域と、
前記第1チャネル領域上に第1絶縁膜を介して形成された第1ゲートと、
前記第2チャネル領域上に第2絶縁膜を介して形成された第2ゲートと、
を有し、
前記第2絶縁膜に電荷を注入することにより書き込みまたは消去を行なう半導体装置であって、
1度の消去動作で、2度消去電圧パルスを印加することを特徴とする半導体装置。 A semiconductor substrate;
First and second semiconductor regions of a first conductivity type formed in the semiconductor substrate;
A first channel region located on the first semiconductor region side between the first semiconductor region and the second semiconductor region of the semiconductor substrate and a second channel region located on the second semiconductor region side;
A first gate formed on the first channel region via a first insulating film;
A second gate formed on the second channel region via a second insulating film;
Have
A semiconductor device that performs writing or erasing by injecting charges into the second insulating film,
A semiconductor device, wherein an erase voltage pulse is applied twice in one erase operation.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005347794A JP4611878B2 (en) | 2005-12-01 | 2005-12-01 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005347794A JP4611878B2 (en) | 2005-12-01 | 2005-12-01 | Semiconductor device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002352040A Division JP2004186452A (en) | 2002-12-04 | 2002-12-04 | Nonvolatile semiconductor memory device and its manufacturing method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006135341A true JP2006135341A (en) | 2006-05-25 |
JP4611878B2 JP4611878B2 (en) | 2011-01-12 |
Family
ID=36728539
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005347794A Expired - Lifetime JP4611878B2 (en) | 2005-12-01 | 2005-12-01 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4611878B2 (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008041832A (en) * | 2006-08-03 | 2008-02-21 | Renesas Technology Corp | Semiconductor device and its manufacturing method |
KR100972252B1 (en) | 2007-08-24 | 2010-07-23 | 가부시끼가이샤 르네사스 테크놀로지 | Non-volatile semiconductor memory device |
KR101004213B1 (en) | 2007-05-21 | 2010-12-27 | 르네사스 일렉트로닉스 가부시키가이샤 | Semiconductor device |
JP2012069795A (en) * | 2010-09-24 | 2012-04-05 | Lapis Semiconductor Co Ltd | Manufacturing method of semiconductor integrated circuit device |
CN114171605A (en) * | 2021-12-03 | 2022-03-11 | 杭州赛晶电子有限公司 | Manufacturing method of P-type impurity diffused junction shielding grid silicon diode |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06188430A (en) * | 1992-12-22 | 1994-07-08 | Rohm Co Ltd | Nonvolatile storage element and manufacture thereof |
JPH09307009A (en) * | 1996-05-17 | 1997-11-28 | Nec Corp | Nonvolatile semiconductor memory device |
JPH1174389A (en) * | 1997-06-16 | 1999-03-16 | Motorola Inc | Split gate memory device |
JP2000049244A (en) * | 1998-07-31 | 2000-02-18 | Ricoh Co Ltd | Semiconductor storage device and its manufacture |
JP2000090678A (en) * | 1998-09-10 | 2000-03-31 | Hitachi Ltd | Nonvolatile memory and system |
WO2002071494A1 (en) * | 2001-03-01 | 2002-09-12 | Halo Lsi Design & Device Technology Inc. | Method for erasing data in nonvolatile memory by injecting hot holes in carrier trapping site |
-
2005
- 2005-12-01 JP JP2005347794A patent/JP4611878B2/en not_active Expired - Lifetime
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06188430A (en) * | 1992-12-22 | 1994-07-08 | Rohm Co Ltd | Nonvolatile storage element and manufacture thereof |
JPH09307009A (en) * | 1996-05-17 | 1997-11-28 | Nec Corp | Nonvolatile semiconductor memory device |
JPH1174389A (en) * | 1997-06-16 | 1999-03-16 | Motorola Inc | Split gate memory device |
JP2000049244A (en) * | 1998-07-31 | 2000-02-18 | Ricoh Co Ltd | Semiconductor storage device and its manufacture |
JP2000090678A (en) * | 1998-09-10 | 2000-03-31 | Hitachi Ltd | Nonvolatile memory and system |
WO2002071494A1 (en) * | 2001-03-01 | 2002-09-12 | Halo Lsi Design & Device Technology Inc. | Method for erasing data in nonvolatile memory by injecting hot holes in carrier trapping site |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008041832A (en) * | 2006-08-03 | 2008-02-21 | Renesas Technology Corp | Semiconductor device and its manufacturing method |
KR101004213B1 (en) | 2007-05-21 | 2010-12-27 | 르네사스 일렉트로닉스 가부시키가이샤 | Semiconductor device |
KR100972252B1 (en) | 2007-08-24 | 2010-07-23 | 가부시끼가이샤 르네사스 테크놀로지 | Non-volatile semiconductor memory device |
JP2012069795A (en) * | 2010-09-24 | 2012-04-05 | Lapis Semiconductor Co Ltd | Manufacturing method of semiconductor integrated circuit device |
CN114171605A (en) * | 2021-12-03 | 2022-03-11 | 杭州赛晶电子有限公司 | Manufacturing method of P-type impurity diffused junction shielding grid silicon diode |
Also Published As
Publication number | Publication date |
---|---|
JP4611878B2 (en) | 2011-01-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9412750B2 (en) | Fabrication method and structure of semiconductor non-volatile memory device | |
JP5142494B2 (en) | Manufacturing method of semiconductor device | |
JP5241485B2 (en) | High density trench based non-volatile random access SONOS memory cell structure for SOC applications and method of manufacturing the same | |
JP4521597B2 (en) | Semiconductor memory device and manufacturing method thereof | |
US9508837B2 (en) | Semiconductor device and method of manufacturing same | |
JP2012114269A (en) | Semiconductor device and method of manufacturing semiconductor device | |
CN107452747B (en) | Method for manufacturing semiconductor device | |
JP5707224B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2006019373A (en) | Non-volatile semiconductor storage device and manufacturing method thereof | |
JP4419699B2 (en) | Nonvolatile semiconductor memory device and operation method thereof | |
JP4611878B2 (en) | Semiconductor device | |
TWI690058B (en) | Integrated circuit, integrated circuit including a memory device, and method for manufacturing same | |
JP2011014920A (en) | Nonvolatile semiconductor storage device | |
JP5937172B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
JP2016051740A (en) | Method of manufacturing semiconductor device | |
TWI556412B (en) | Memory device and method for fabricating the same | |
US20210104533A1 (en) | Split gate charge trapping memory cells having different select gate and memory gate heights | |
JP5563109B2 (en) | Manufacturing method of semiconductor device | |
JP6501588B2 (en) | Semiconductor device manufacturing method | |
US9385240B1 (en) | Memory device and method for fabricating the same | |
JP2010062594A (en) | Non-volatile semiconductor storage device | |
JP2011210777A (en) | Semiconductor device and manufacturing method of the same | |
JP2014103345A (en) | Semiconductor device and semiconductor device manufacturing method | |
US20160218111A1 (en) | Memory device and method for fabricating the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091102 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091124 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100122 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100528 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100629 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100830 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100921 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101014 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131022 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4611878 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
EXPY | Cancellation because of completion of term |