JP2006134947A - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device and its manufacturing method capable of raising a breakdown voltage (breakdown strength) while keeping on-resistance to be low by breaking a trade off relationship (reciprocity relation) between the on-resistance and the breakdown voltage, with no addition of new dedicated process to a manufacturing process. <P>SOLUTION: The impurity region which is to be a channel, in other words a channel region P11, has the concentration distribution in which the impurity concentration of the section directly under a gate electrode 14 is selectively raised. The impurity region which is to be a drain, in other words a drain region N12, has such concentration distribution as uniform over the entire region except for the contact with wiring (drain layer N12b). Further, a LOCOS oxide film 12 is provided near the channel region P11, and a drift layer N12a is formed to adjoin the channel region P11 which forms a current path on the channel side end of the LOCOS oxide film 12. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

この発明は、半導体装置に関し、詳しくは、例えばパワーＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）等として採用して好適な、半導体基板の表面のソースとなる不純物領域とドレインとなる不純物領域との間にチャネルとなる不純物領域を有して構成される半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device, and more specifically, for example, a channel between an impurity region serving as a source and a drain region serving as a drain on a surface of a semiconductor substrate, which is preferably employed as a power MOSFET (MOS field effect transistor) or the like. The present invention relates to a semiconductor device having an impurity region and a manufacturing method thereof.

従来、この種の半導体装置としては、例えば図９に例示するような半導体装置がある。以下、同図９を参照して、この半導体装置の概要について説明する。
同図９に示すように、この半導体装置は、基本的に、例えばＰ型のシリコンからなる半導体層（Ｐ−Ｓｕｂ）２１に対し適宜の導電型不純物が添加されるかたちで形成された各不純物領域、すなわちＮ型のソース領域Ｎ２１およびドレイン領域Ｎ２２、並びに半導体層２１よりも高濃度なＰ型のチャネル領域Ｐ２１を有して構成されている。ここで、ドレイン領域Ｎ２２は、所定の濃度をもって基板表面に形成されたＮ型のドレイン層Ｎ２２ｂと、該ドレイン層Ｎ２２ｂよりも低い濃度をもって同ドレイン層Ｎ２２ｂを囲繞するかたちで形成されたＮ型のドリフト層Ｎ２２ａとを有して構成されている。また、上記チャネル領域Ｐ２１は、上記ソース領域Ｎ２１を囲繞するかたちで形成されている。そして通常、上記ソース領域Ｎ２１の不純物濃度は、上記ドレイン層Ｎ２２ｂと同程度の濃度に設定される。 Conventionally, as this type of semiconductor device, for example, there is a semiconductor device illustrated in FIG. The outline of the semiconductor device will be described below with reference to FIG.
As shown in FIG. 9, this semiconductor device basically includes each impurity formed by adding an appropriate conductivity type impurity to a semiconductor layer (P-Sub) 21 made of, for example, P-type silicon. A region, that is, an N-type source region N21 and a drain region N22, and a P-type channel region P21 having a higher concentration than the semiconductor layer 21 are configured. Here, the drain region N22 has an N-type drain layer N22b formed on the substrate surface with a predetermined concentration, and an N-type drain layer N22b formed with a lower concentration than the drain layer N22b. And a drift layer N22a. The channel region P21 is formed so as to surround the source region N21. Usually, the impurity concentration of the source region N21 is set to the same level as that of the drain layer N22b.

また、基板表面のチャネル領域Ｐ２１の近傍には、同チャネル領域Ｐ２１と上記ドレイン領域Ｎ２２とを互いに素子分離する態様で、ＬＯＣＯＳ構造をとるフィールド酸化膜（ＬＯＣＯＳ酸化膜）２２が配設されている。そして、同チャネル領域Ｐ２１の上には、例えば酸化シリコンからなるゲート絶縁膜２３を介して、また上記ＬＯＣＯＳ酸化膜２２の上に一部を重畳されるかたちで例えば多結晶シリコンからなるゲート電極２４が配設されている。なお、ここでは図示を割愛しているが、このゲート電極２４は通常、例えばＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等からなる絶縁膜に覆われてその周囲と絶縁され、その絶縁膜に形成されたコンタクトホールを介してそれら各領域が適宜の配線と電気的に接続される。また、上記ソース領域Ｎ２１とドレイン領域Ｎ２２の上にも、絶縁膜（層間絶縁膜）が形成され、その絶縁膜に形成されたコンタクトホールを介して適宜の配線と電気的に接続される。このとき、ドレイン領域Ｎ２２については、上記ドレイン層Ｎ２２ｂが配線とのコンタクト部分となる。   Further, a field oxide film (LOCOS oxide film) 22 having a LOCOS structure is disposed in the vicinity of the channel region P21 on the substrate surface in such a manner that the channel region P21 and the drain region N22 are isolated from each other. . Then, a gate electrode 24 made of, for example, polycrystalline silicon is formed on the channel region P21 through a gate insulating film 23 made of, for example, silicon oxide and a part of the LOCOS oxide film 22 is superposed on the channel region P21. Is arranged. Although not shown here, the gate electrode 24 is usually covered with an insulating film made of, for example, BPSG (Boron Phosphorous Silicate Glass) or the like and insulated from the periphery thereof, and a contact formed on the insulating film. These areas are electrically connected to appropriate wirings through holes. An insulating film (interlayer insulating film) is also formed on the source region N21 and the drain region N22, and is electrically connected to appropriate wiring through a contact hole formed in the insulating film. At this time, for the drain region N22, the drain layer N22b becomes a contact portion with the wiring.

そして、この半導体装置においては、上記ゲート電極２４へ印加される駆動電圧に基づき、上記ソース領域Ｎ２１とドレイン領域Ｎ２２（より正確にはドレイン層Ｎ２２ｂ）との間に流れる電流量を調節することとなる。   In this semiconductor device, the amount of current flowing between the source region N21 and the drain region N22 (more precisely, the drain layer N22b) is adjusted based on the drive voltage applied to the gate electrode 24. Become.

また従来、この種の半導体装置としては、他にも、例えば特許文献１に記載のように、ＬＯＣＯＳ酸化膜の下方にさらに拡散層を設けるようにした半導体装置などが提案されている。
特開平１１−８３８８号公報 Conventionally, as this type of semiconductor device, for example, as described in Patent Document 1, a semiconductor device in which a diffusion layer is further provided below the LOCOS oxide film has been proposed.
Japanese Patent Laid-Open No. 11-8388

このように、図９に例示した上記半導体装置によれば、例えばパワーＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）等として採用して、ゲート電極へ印加される駆動電圧に基づいてソース・ドレイン間に流れる電流量を調節することは確かに可能である。   As described above, according to the semiconductor device illustrated in FIG. 9, the amount of current flowing between the source and the drain based on the drive voltage applied to the gate electrode is adopted, for example, as a power MOSFET (MOS field effect transistor) or the like. It is certainly possible to adjust the.

しかしながら、こうした半導体装置においては一般に、駆動電圧がゲート電極へ印加されているとき（駆動時）の電流経路の抵抗（オン抵抗）と、外部からサージ等により印加される過電圧に対する耐圧（降伏電圧）とが、トレードオフの関係（相反関係）にあり、オン抵抗を低く維持しながら降伏電圧（耐圧）を高めることは極めて困難な実情にある。例えば、上記各不純物領域（ソース・ドレイン・チャネル）の濃度を高く（濃く）すると、すなわちこれら不純物領域を低抵抗化すると、オン抵抗についてはこれが低減するものの、これに伴い、降伏電圧（耐圧）についてもこれが低下してしまうこととなる。また逆に、それら各不純物領域の濃度を低く（薄く）すると、すなわちそれら不純物領域を高抵抗化すると、降伏電圧（耐圧）についてはこれが高められるものの、これに伴い、オン抵抗についてもこれが上昇してしまうこととなる。   However, in such a semiconductor device, generally, the resistance (on-resistance) of the current path when a driving voltage is applied to the gate electrode (during driving) and the withstand voltage (breakdown voltage) against an overvoltage applied by an external surge or the like. However, there is a trade-off relationship (reciprocal relationship), and it is extremely difficult to increase the breakdown voltage (breakdown voltage) while keeping the on-resistance low. For example, if the concentration of each impurity region (source / drain / channel) is increased (higher), that is, if the resistance of these impurity regions is reduced, the on-resistance is reduced, but with this, the breakdown voltage (withstand voltage) is reduced. This will also decrease. Conversely, when the concentration of each impurity region is lowered (thinned), that is, when the resistance of these impurity regions is increased, the breakdown voltage (breakdown voltage) is increased, but this also increases the on-resistance. Will end up.

そこで、上記特許文献１では、ＬＯＣＯＳ酸化膜の下方にさらに拡散層を設けてその拡散層と上記ドレイン領域とのオーバーラップ領域を極小となるようにすることで、こうしたオン抵抗と降伏電圧との相反関係を打破してオン抵抗を低く維持しながら降伏電圧（耐圧）を高めるようにしている。しかし、この半導体装置では、新たに拡散層を形成することになるため、製造工程にそれ専用の工程の追加が避けられないものとなっている。   Therefore, in Patent Document 1, a diffusion layer is further provided below the LOCOS oxide film so that an overlap region between the diffusion layer and the drain region is minimized so that the on-resistance and the breakdown voltage are reduced. The breakdown voltage (breakdown voltage) is increased while breaking the reciprocal relationship and keeping the on-resistance low. However, in this semiconductor device, since a diffusion layer is newly formed, it is inevitable to add a dedicated process to the manufacturing process.

この発明は、こうした実情に鑑みてなされたものであり、製造工程に新たな専用工程の追加を伴うことなく、オン抵抗と降伏電圧とのトレードオフの関係（相反関係）を打破して、オン抵抗を低く維持しながら降伏電圧（耐圧）を高めることのできる半導体装置およびその製造方法を提供することを目的とする。   The present invention has been made in view of the above circumstances, and without adding a new dedicated process to the manufacturing process, the trade-off relationship (reciprocal relationship) between the on-resistance and the breakdown voltage is overcome and the on-state is turned on. An object of the present invention is to provide a semiconductor device capable of increasing the breakdown voltage (breakdown voltage) while keeping the resistance low, and a method for manufacturing the same.

こうした目的を達成すべく、請求項１に記載の発明では、半導体基板の表面のソースとなる不純物領域とドレインとなる不純物領域との間にチャネルとなる不純物領域を有し、そのチャネルとなる不純物領域の上にゲート絶縁膜を介して配設されたゲート電極へ印加される駆動電圧に基づいてソース・ドレイン間に流れる電流量を調節する半導体装置として、前記チャネルとなる不純物領域についてはこれを、前記ゲート電極の直下にあたる部分の不純物濃度が選択的に高められた濃度分布をもつものとし、前記ドレインとなる不純物領域についてはこれを、その全域にわたって、もしくは配線とのコンタクト部分を除く全域にわたって均一な濃度分布をもつものとする。   In order to achieve such an object, according to the first aspect of the present invention, an impurity region serving as a channel is provided between an impurity region serving as a source and an impurity region serving as a drain on the surface of the semiconductor substrate. As a semiconductor device that adjusts the amount of current flowing between the source and drain based on a driving voltage applied to a gate electrode disposed on the region via a gate insulating film, the impurity region serving as the channel is The impurity concentration in the portion immediately below the gate electrode has a selectively increased concentration distribution, and the impurity region to be the drain is applied to the entire region or the entire region excluding the contact portion with the wiring. It shall have a uniform concentration distribution.

ところで従来は、半導体装置を構成する各不純物領域の濃度分布、例えばチャネルとなる不純物領域（例えば図９のチャネル領域Ｐ２１）やドレインとなる不純物領域（例えば図９のドレイン領域Ｎ２２）等の濃度分布については何ら考慮されていなかった。この点、発明者は、それら不純物領域の濃度分布と半導体装置の各種性能との関係を種々の実験等を通じて明らかにしてこの発明に至った。すなわち、これら不純物領域は、通常、基板表面から導電型不純物が添加されることにより形成されるため、基板表面から深さ方向へ徐々に不純物濃度が低く（薄く）なるような濃度分布となる。それ故、外部からサージ等により過電圧が印加されたときには、ドレインとなる不純物領域の表面近傍に電流が集中してそこが降伏（ブレイクダウン）することとなり、これが降伏電圧（耐圧）を低下させる原因となっていた。そこで、ドレインとなる不純物領域についてはこれを、例えば活性化（ドライブイン）のための熱処理として長時間の熱処理を施すことにより、その全域にわたって、もしくは配線とのコンタクト部分を除く全域にわたって均一な濃度分布をもつものとする。これにより、過電圧印加時の電流の集中は緩和され、ひいては高い降伏電圧（耐圧）が確保されることとなる。また、チャネルとなる不純物領域についてはこれを、例えば活性化（ドライブイン）のための熱処理として短時間の熱処理を施すことにより、ゲート電極の直下にあたる部分の不純物濃度が選択的に高められた濃度分布を、すなわち例えば基板表面から深さ方向へ徐々に不純物濃度が低く（薄く）なるといった濃度分布をもつものとする。これにより、ゲート電極の直下にあたる部分に十分なキャリア密度が確保されることとなり、また駆動電圧がゲート電極へ印加されているとき（駆動時）には基板表面に電流経路が好適に形成されることとなって、オン抵抗が低く維持されることとなる。   Conventionally, the concentration distribution of each impurity region constituting the semiconductor device, for example, the concentration distribution of an impurity region to be a channel (for example, the channel region P21 in FIG. 9) and the impurity region to be a drain (for example, the drain region N22 in FIG. 9). Was not considered at all. In this regard, the inventor has clarified the relationship between the concentration distribution of these impurity regions and various performances of the semiconductor device through various experiments, etc., and has reached the present invention. In other words, these impurity regions are usually formed by adding conductive impurities from the substrate surface, and thus have a concentration distribution such that the impurity concentration gradually decreases (thinner) from the substrate surface in the depth direction. Therefore, when an overvoltage is applied from the outside due to a surge or the like, the current concentrates near the surface of the impurity region that becomes the drain and breakdown occurs (breakdown), which causes the breakdown voltage (breakdown voltage) to decrease. It was. Therefore, the impurity region which becomes the drain is subjected to a heat treatment for a long time as a heat treatment for activation (drive-in), for example, so that the concentration is uniform over the entire region or the entire region excluding the contact portion with the wiring. It shall have a distribution. Thereby, the concentration of current when an overvoltage is applied is alleviated, and as a result, a high breakdown voltage (withstand voltage) is secured. Further, for the impurity region to be a channel, for example, by performing a short-time heat treatment as a heat treatment for activation (drive-in), the impurity concentration in the portion immediately below the gate electrode is selectively increased. The distribution has a concentration distribution in which, for example, the impurity concentration gradually decreases (thinner) in the depth direction from the substrate surface. As a result, a sufficient carrier density is secured in the portion immediately below the gate electrode, and a current path is suitably formed on the substrate surface when a driving voltage is applied to the gate electrode (during driving). As a result, the on-resistance is kept low.

このように、上記構造によれば、オン抵抗と降伏電圧とのトレードオフの関係（相反関係）を打破して、オン抵抗を低く維持しながら降伏電圧（耐圧）を高めることができるようになる。しかも、上記構造を実現する上では、上述のように、例えば各不純物領域の活性化（ドライブイン）のための熱処理の温度や時間を適宜に設定することで足りる。すなわち、上記構造は、製造工程に新たな専用工程の追加を伴うことなく実現することができる。   As described above, according to the above structure, the breakdown voltage (breakdown voltage) can be increased while breaking the trade-off relationship (reciprocal relationship) between the on-resistance and the breakdown voltage and maintaining the on-resistance low. . Moreover, in order to realize the above structure, as described above, for example, it is sufficient to appropriately set the temperature and time of heat treatment for activation (drive-in) of each impurity region. That is, the above structure can be realized without adding a new dedicated process to the manufacturing process.

またこの場合、請求項２に記載の発明によるように、前記半導体基板の表面の前記チャネルとなる不純物領域の近傍にＬＯＣＯＳ酸化膜を設け、前記ドレインとなる不純物領域として、前記チャネルとなる不純物領域に隣接して前記ＬＯＣＯＳ酸化膜のチャネル側端辺に電流経路を形成するような不純物領域を形成した構造とすることが有効である。   In this case, as in the second aspect of the invention, a LOCOS oxide film is provided in the vicinity of the impurity region serving as the channel on the surface of the semiconductor substrate, and the impurity region serving as the channel serves as the impurity region serving as the drain. It is effective to have an impurity region that forms a current path on the channel side edge of the LOCOS oxide film adjacent to the LOCOS oxide film.

こうした構造によれば、当該半導体装置の駆動時には、上記不純物領域に電流が導かれ、上記ＬＯＣＯＳ酸化膜のチャネル側端辺に選択的に狭い電流経路が形成されることになる。これにより、基板表面に電流経路が好適に形成されることとなり、ひいては上述したオン抵抗の低減も好適に図られるようになる。しかも、上記ＬＯＣＯＳ酸化膜のチャネル側端辺に電流経路が形成されることによって、同ＬＯＣＯＳ酸化膜のバーズビーク部分が実質的なゲート酸化膜となって駆動電圧（反転層が形成されるしきい値電圧）を上昇させてしまうようなことも好適に防止、もしくは抑制されるようになる。   According to such a structure, when the semiconductor device is driven, a current is guided to the impurity region, and a narrow current path is selectively formed at the channel side edge of the LOCOS oxide film. As a result, a current path is suitably formed on the substrate surface, and as a result, the above-described reduction in on-resistance is also favorably achieved. In addition, since a current path is formed on the channel side edge of the LOCOS oxide film, a bird's beak portion of the LOCOS oxide film becomes a substantial gate oxide film, and a driving voltage (threshold value at which an inversion layer is formed). (Voltage) is also prevented or suppressed suitably.

また、上記請求項１または２に記載の半導体装置は、例えば請求項３に記載のように、前記チャネルとなる不純物領域が前記ソースとなる不純物領域を囲繞するかたちで形成され、前記ドレインとなる不純物領域が、前記配線とのコンタクト部分として所定の濃度をもって前記半導体基板の表面に形成された第１の不純物領域と、該第１の不純物領域よりも低い濃度をもって同第１の不純物領域を囲繞するかたちで形成された第２の不純物領域とを有して構成される構造として特に有効である。   The semiconductor device according to claim 1 or 2 is formed, for example, in such a manner that the impurity region serving as the channel surrounds the impurity region serving as the source, as described in claim 3, and serves as the drain. An impurity region surrounds the first impurity region formed on the surface of the semiconductor substrate with a predetermined concentration as a contact portion with the wiring, and the first impurity region with a lower concentration than the first impurity region. This is particularly effective as a structure including the second impurity region formed in this manner.

こうした構造によれば、ソース・ドレイン間の降伏電圧（耐圧）が、より正確には前記ソースとなる不純物領域と上記第１の不純物領域との間の降伏電圧（耐圧）が、上記第２の不純物領域により高められることとなる。このため、オン抵抗を低く維持しながら降伏電圧（耐圧）を高める上では、こうした構造が特に有効である。   According to such a structure, the breakdown voltage (breakdown voltage) between the source and the drain is more accurately the breakdown voltage (breakdown voltage) between the impurity region serving as the source and the first impurity region. It is enhanced by the impurity region. For this reason, such a structure is particularly effective in increasing the breakdown voltage (breakdown voltage) while keeping the on-resistance low.

また、上記請求項１〜３のいずれか一項に記載の発明は、例えば請求項４に記載のように、前記ソースとなる不純物領域と前記ドレインとなる不純物領域とが前記半導体基板の所定の領域に交互に形成されるとともに、それら交互に形成された不純物領域の間にはそれぞれ前記チャネルとなる不純物領域が形成され、それらチャネルとなる不純物領域の上に、それぞれ前記ゲート絶縁膜を介して前記ゲート電極を配設した半導体装置に適用して特に有効である。   Further, in the invention according to any one of claims 1 to 3, for example, as described in claim 4, the impurity region to be the source and the impurity region to be the drain are predetermined in the semiconductor substrate. The impurity regions that are the channels are formed between the alternately formed impurity regions, and the impurity regions that are the channels are formed on the impurity regions that are the channels via the gate insulating films, respectively. This is particularly effective when applied to a semiconductor device provided with the gate electrode.

こうした半導体装置は、例えばパワーＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）等のパワー素子に採用して好適である。そして、前述したオン抵抗と降伏電圧（耐圧）との両立は特にパワー素子で求められているため、上記請求項１〜３のいずれか一項に記載の発明はこうした半導体装置に適用して特に有効である。   Such a semiconductor device is suitable for use in a power element such as a power MOSFET (MOS field effect transistor). And since the compatibility of the above-described on-resistance and breakdown voltage (breakdown voltage) is particularly required in the power element, the invention according to any one of claims 1 to 3 is particularly applied to such a semiconductor device. It is valid.

またこの場合は、例えば請求項５に記載のように、
・前記ソースとなる不純物領域と前記ドレインとなる不純物領域とについてこれらを、それらの一方が多角形状もしくは円形状の平面構造を有し、その各々が、メッシュ形状の平面構造を有する他方に囲繞されるようにした構造。
あるいは請求項６に記載の発明によるように、
・前記ソースとなる不純物領域と前記ドレインとなる不純物領域とについてこれらを、それぞれストライプ形状の平面構造を有して交互に並設されるようにした構造。
あるいは請求項７に記載の発明によるように、
・前記各不純物領域の交互に形成される半導体基板の所定の領域が格子状に区画され、それら格子状に区画された各領域に、ソースを形成するための領域であるソースセルとドレインを形成するための領域であるドレインセルとを、当該格子の縦列および横列についてそれぞれ交互に割り当てた構造。
等々の構造が、高性能なパワー素子を実現する上で特に有効である。 In this case, for example, as described in claim 5,
The impurity region serving as the source and the impurity region serving as the drain are each surrounded by the other having a polygonal or circular planar structure, each of which has a mesh-shaped planar structure. The structure that made it.
Alternatively, as in the invention according to claim 6,
A structure in which the impurity region serving as the source and the impurity region serving as the drain are alternately arranged in parallel with each other having a stripe-shaped planar structure.
Or, according to the invention of claim 7,
A predetermined region of the semiconductor substrate formed alternately with each impurity region is partitioned in a lattice shape, and a source cell and a drain which are regions for forming a source are formed in each region partitioned in the lattice shape A structure in which drain cells, which are regions for the purpose, are alternately assigned to columns and rows of the lattice.
Such a structure is particularly effective in realizing a high-performance power device.

そして、上記半導体装置を製造する方法としては、請求項８に記載の発明によるように、半導体基板の表面のソースとなる不純物領域とドレインとなる不純物領域との間にチャネルとなる不純物領域を有し、そのチャネルとなる不純物領域の上にゲート絶縁膜を介して配設されたゲート電極へ印加される駆動電圧に基づいてソース・ドレイン間に流れる電流量を調節する半導体装置を製造する方法として、前記チャネルとなる不純物領域を形成する際の熱拡散処理の温度および時間を、同チャネルとなる不純物領域の濃度分布が前記ゲート電極の直下にあたる部分の濃度が選択的に高められた濃度分布となるように設定するとともに、前記ドレインとなる不純物領域を形成する際の熱拡散処理の温度および時間を、同ドレインとなる不純物領域の濃度分布がその全域にわたって、もしくは配線とのコンタクト部分を除く全域にわたって均一な濃度分布となるように設定する方法が有効である。こうした製造方法を採用することで、前記チャネルとなる不純物領域や前記ドレインとなる不純物領域の上記濃度分布が好適に実現されるようになる。   As a method for manufacturing the semiconductor device, an impurity region serving as a channel is provided between the impurity region serving as a source and the impurity region serving as a drain on the surface of the semiconductor substrate. As a method for manufacturing a semiconductor device that adjusts the amount of current flowing between the source and drain based on a drive voltage applied to a gate electrode disposed via a gate insulating film on the impurity region serving as the channel. The temperature and time of the thermal diffusion treatment when forming the impurity region to be the channel are the same as the concentration distribution in which the concentration distribution of the impurity region to be the channel is directly increased at the portion immediately below the gate electrode. In addition, the temperature and time of the thermal diffusion treatment when forming the impurity region to be the drain are set to the impurity region to be the drain. Concentration distribution of over its whole area, or the setting method of such a uniform concentration distribution over the entire region except for the contact portion with the wiring is effective. By adopting such a manufacturing method, the concentration distribution of the impurity region serving as the channel and the impurity region serving as the drain is preferably realized.

またこの場合、請求項９に記載の発明によるように、前記チャネルとなる不純物領域を形成する際の熱拡散処理と前記ドレインとなる不純物領域を形成する際の熱拡散処理とによってそれら不純物領域を横方向に拡散させた後、前記半導体基板の表面の前記チャネルとなる不純物領域の近傍にＬＯＣＯＳ酸化膜を形成することによって、前記ドレインとなる不純物領域を、前記チャネルとなる不純物領域に隣接して前記形成したＬＯＣＯＳ酸化膜のチャネル側端辺に電流経路を形成するような不純物領域とすることで、上記請求項２に記載の構造もより容易に且つ好適に実現されることとなる。   Further, in this case, as in the ninth aspect of the invention, the impurity regions are formed by thermal diffusion processing when forming the impurity regions serving as the channels and thermal diffusion processing when forming the impurity regions serving as the drains. After the diffusion in the lateral direction, a LOCOS oxide film is formed in the vicinity of the impurity region serving as the channel on the surface of the semiconductor substrate, so that the impurity region serving as the drain is adjacent to the impurity region serving as the channel. By forming an impurity region that forms a current path at the channel side edge of the formed LOCOS oxide film, the structure according to claim 2 can be realized more easily and suitably.

以下、この発明に係る半導体装置およびその製造方法についてその一実施の形態を示す。
この実施の形態に係る半導体装置も、先の図９に例示した半導体装置と同様、半導体基板の表面のソースとなる不純物領域とドレインとなる不純物領域との間にチャネルとなる不純物領域を有して構成されるものである。そして、この半導体装置においても、ゲート電極へ印加される駆動電圧に基づいてソース・ドレイン間の電流量が調節される。まず、図１に、この実施の形態に係る半導体装置を適用した回路の一例を示す。 Hereinafter, an embodiment of a semiconductor device and a method for manufacturing the same according to the present invention will be described.
Similarly to the semiconductor device illustrated in FIG. 9, the semiconductor device according to this embodiment also has an impurity region that becomes a channel between an impurity region that becomes a source and an impurity region that becomes a drain on the surface of the semiconductor substrate. Configured. Also in this semiconductor device, the amount of current between the source and drain is adjusted based on the drive voltage applied to the gate electrode. First, FIG. 1 shows an example of a circuit to which the semiconductor device according to this embodiment is applied.

同図１に示されるように、この回路は、基本的に、この実施の形態に係る半導体装置、すなわちパワーＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）１００と、ツェナーダイオードＺＤとを有して構成されている。ここで、トランジスタ１００は、そのソース端子が接地されており、ゲート端子とドレイン端子との間に上記ツェナーダイオードＺＤが配設されることにより、外部からのサージ等による過電圧に対する耐性が高められている。   As shown in FIG. 1, this circuit basically includes a semiconductor device according to this embodiment, that is, a power MOSFET (MOS field effect transistor) 100 and a Zener diode ZD. . Here, the source terminal of the transistor 100 is grounded, and by providing the Zener diode ZD between the gate terminal and the drain terminal, resistance to overvoltage due to an external surge or the like is enhanced. Yes.

図２および図３は、この実施の形態に係る半導体装置、すなわち上記トランジスタ１００について、その平面構造を模式的に示す平面図である。なお、図２はこの半導体装置の全体的な平面構造を模式的に示す平面図、図３は図２中に二点鎖線で示される領域Ａを拡大して示す平面図である。   2 and 3 are plan views schematically showing the planar structure of the semiconductor device according to this embodiment, that is, the transistor 100. FIG. 2 is a plan view schematically showing the overall planar structure of the semiconductor device, and FIG. 3 is an enlarged plan view showing a region A indicated by a two-dot chain line in FIG.

同図２および図３に示すように、この半導体装置は、素子領域としての内部領域ＥＡおよび外周領域ＴＡを有し、同素子領域の周囲には、適宜の絶縁膜が埋設されたトレンチＴＮが形成されている。そして、同トレンチＴＮにより当該半導体装置が周囲の他の素子と素子分離されている。   As shown in FIGS. 2 and 3, this semiconductor device has an internal region EA and an outer peripheral region TA as element regions, and a trench TN in which an appropriate insulating film is embedded around the element region. Is formed. The semiconductor device is isolated from other peripheral elements by the trench TN.

またここで、上記素子領域は格子状に区画され、内部領域ＥＡ内においてはそれら格子状に区画された各領域に、ソースを形成するための領域であるソースセルＳＣとドレインを形成するための領域であるドレインセルＤＣとが当該格子の縦列および横列についてそれぞれ交互に割り当てられている。また、同素子領域の外周部、すなわち上記外周領域ＴＡには、それぞれドレインセルＤＣが割り当てられている。すなわち、この素子領域の外周はドレインセルＤＣによって終端されている。   Also, here, the element region is partitioned in a lattice pattern, and in the internal region EA, a source cell SC and a drain for forming a source are formed in each region partitioned in the lattice pattern. The drain cells DC, which are regions, are alternately assigned to the vertical and horizontal rows of the lattice. A drain cell DC is assigned to each of the outer peripheral portions of the element region, that is, the outer peripheral region TA. That is, the outer periphery of this element region is terminated by the drain cell DC.

次に、図４に、この実施の形態に係る半導体装置の断面構造を模式的に示す。なお、この図４は図３のＢ−Ｂ線に沿った断面図である。
同図４に示すように、この半導体装置は、基本的に、例えばＰ型のシリコンからなる半導体層（Ｐ−Ｓｕｂ）１１に対し適宜の導電型不純物が添加されるかたちで形成された各不純物領域、すなわちＮ型のソース領域Ｎ１１およびドレイン領域Ｎ１２、並びに半導体層１１よりも高濃度なＰ型のチャネル領域Ｐ１１を有して構成されている。ここで、ドレイン領域Ｎ１２は、所定の濃度をもって基板表面に形成されたＮ型のドレイン層（第１の不純物領域）Ｎ１２ｂと、該ドレイン層Ｎ１２ｂよりも低い濃度をもって同ドレイン層Ｎ１２ｂを囲繞するかたちで形成されたＮ型のドリフト層（第２の不純物領域）Ｎ１２ａとを有して構成されている。そして、こうしてドリフト層Ｎ１２ａが設けられることで、ソース・ドレイン間の降伏電圧（耐圧）が、より正確にはソース領域Ｎ１１とドレイン層Ｎ１２ｂとの間の降伏電圧（耐圧）が高められている。また、上記チャネル領域Ｐ１１は、上記ソース領域Ｎ１１を囲繞するかたちで形成されている。なお、上記ドリフト層Ｎ１２ａは、例えば深さ寸法（Ｘｊ）「７μｍ（５μｍ以上とすることが望ましい）」、表面濃度「２×１０16ｃｍ-3」となるように、また上記チャネル領域Ｐ１１は、例えば深さ寸法（Ｘｊ）「３μｍ」、表面濃度「３×１０17ｃｍ-3」となるように形成される。そして通常、上記ソース領域Ｎ１１の不純物濃度（表面濃度）は、上記ドレイン層Ｎ１２ｂと同程度の濃度に設定される。また、半導体層１１の不純物濃度は低く（薄く）設定することが望ましい。こうした半導体装置において、ソース・ドレイン間の降伏電圧（耐圧）は、逆バイアス時の空乏層の伸びが長くなるほど高くなる。そこで、半導体層１１の不純物濃度を低く（薄く）設定することとすれば、十分な空乏層の伸びが確保され、ソース・ドレイン間の降伏電圧（耐圧）も高められることとなる。また基本的に、上記各不純物領域については、その不純物濃度や寸法をデバイス仕様に合わせて最適化することが望ましい。 Next, FIG. 4 schematically shows a cross-sectional structure of the semiconductor device according to this embodiment. 4 is a cross-sectional view taken along line BB in FIG.
As shown in FIG. 4, this semiconductor device basically includes each impurity formed by adding an appropriate conductivity type impurity to a semiconductor layer (P-Sub) 11 made of, for example, P-type silicon. A region, that is, an N-type source region N11 and a drain region N12, and a P-type channel region P11 having a higher concentration than the semiconductor layer 11 are configured. Here, the drain region N12 surrounds the N-type drain layer (first impurity region) N12b formed on the substrate surface with a predetermined concentration and the drain layer N12b with a lower concentration than the drain layer N12b. And an N-type drift layer (second impurity region) N12a. By providing the drift layer N12a in this way, the breakdown voltage (breakdown voltage) between the source and drain, more precisely, the breakdown voltage (breakdown voltage) between the source region N11 and the drain layer N12b is increased. The channel region P11 is formed so as to surround the source region N11. The drift layer N12a has a depth dimension (Xj) of “7 μm (preferably 5 μm or more)”, a surface concentration of “2 × 10 16 cm −3 ”, and the channel region P11 For example, the depth dimension (Xj) is “3 μm” and the surface concentration is “3 × 10 17 cm −3 ”. Usually, the impurity concentration (surface concentration) of the source region N11 is set to the same level as that of the drain layer N12b. Further, it is desirable to set the impurity concentration of the semiconductor layer 11 to be low (thin). In such a semiconductor device, the breakdown voltage (breakdown voltage) between the source and the drain becomes higher as the depletion layer extends at the time of reverse bias. Therefore, if the impurity concentration of the semiconductor layer 11 is set to be low (thin), sufficient depletion layer elongation is ensured, and the breakdown voltage (breakdown voltage) between the source and drain is also increased. Basically, for each of the impurity regions, it is desirable to optimize the impurity concentration and size according to the device specifications.

また、基板表面のチャネル領域Ｐ１１の近傍には、同チャネル領域Ｐ１１と上記ドレイン領域Ｎ１２とを互いに素子分離する態様で、ＬＯＣＯＳ構造をとるフィールド酸化膜（ＬＯＣＯＳ酸化膜）１２が配設されている。そして、同チャネル領域Ｐ１１の上には、例えば酸化シリコンからなるゲート絶縁膜１３を介して、また上記ＬＯＣＯＳ酸化膜１２の上に一部を重畳されるかたちで例えば多結晶シリコンからなるゲート電極１４が配設されている。なお、ここでは図示を割愛しているが、このゲート電極１４は通常、例えばＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等からなる絶縁膜に覆われてその周囲と絶縁され、その絶縁膜に形成されたコンタクトホールを介して例えばアルミニウム等からなる適宜の配線と電気的に接続される。また、上記ソース領域Ｎ１１とドレイン領域Ｎ１２の上にも、絶縁膜（層間絶縁膜）が形成され、その絶縁膜に形成されたコンタクトホールを介してそれら各領域が適宜の配線と電気的に接続される。このとき、ドレイン領域Ｎ１２については、上記ドレイン層Ｎ１２ｂが配線とのコンタクト部分となる。また、上記ＬＯＣＯＳ酸化膜１２に代えて、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造をとる絶縁膜を用いることもできる。   Further, a field oxide film (LOCOS oxide film) 12 having a LOCOS structure is disposed in the vicinity of the channel region P11 on the substrate surface in such a manner that the channel region P11 and the drain region N12 are isolated from each other. . Then, a gate electrode 14 made of, for example, polycrystalline silicon is formed on the channel region P11 through a gate insulating film 13 made of, for example, silicon oxide, and a part of the LOCOS oxide film 12 is superposed on the channel region P11. Is arranged. Although not shown here, the gate electrode 14 is usually covered with an insulating film made of, for example, BPSG (Boron Phosphorous Silicate Glass) and insulated from the periphery thereof, and a contact formed on the insulating film. It is electrically connected to an appropriate wiring made of, for example, aluminum through a hole. An insulating film (interlayer insulating film) is also formed on the source region N11 and the drain region N12, and these regions are electrically connected to appropriate wirings through contact holes formed in the insulating film. Is done. At this time, in the drain region N12, the drain layer N12b becomes a contact portion with the wiring. In place of the LOCOS oxide film 12, an insulating film having an STI (Shallow Trench Isolation) structure may be used.

さらに、この半導体装置において、上記チャネル領域Ｐ１１は、ゲート電極１４の直下にあたる部分の不純物濃度が選択的に高められた濃度分布を、より具体的には基板表面から深さ方向へ徐々に不純物濃度が低く（薄く）なるような濃度分布を有している。また、上記ドレイン領域Ｎ１２は、配線とのコンタクト部分（ドレイン層Ｎ１２ｂ）を除く全域にわたって均一な濃度分布を有している。すなわち、このドレイン領域Ｎ１２においてドリフト層Ｎ１２ａは、その全域にわたって均一な濃度分布をもつ。また、このドリフト層Ｎ１２ａは、チャネル領域Ｐ１１に隣接してＬＯＣＯＳ酸化膜１２のチャネル側端辺に電流経路を形成している。   Further, in this semiconductor device, the channel region P11 has a concentration distribution in which the impurity concentration in the portion immediately below the gate electrode 14 is selectively increased, more specifically, the impurity concentration gradually increases in the depth direction from the substrate surface. Has a concentration distribution that is low (thin). In addition, the drain region N12 has a uniform concentration distribution over the entire area excluding the contact portion (drain layer N12b) with the wiring. That is, in the drain region N12, the drift layer N12a has a uniform concentration distribution over the entire region. The drift layer N12a forms a current path on the channel side edge of the LOCOS oxide film 12 adjacent to the channel region P11.

そして、この半導体装置においても、上記ゲート電極１４へ印加される駆動電圧に基づき、上記ソース領域Ｎ１１とドレイン領域Ｎ１２（より正確にはドレイン層Ｎ１２ｂ）との間に流れる電流量を調節することとなる。   Also in this semiconductor device, the amount of current flowing between the source region N11 and the drain region N12 (more precisely, the drain layer N12b) is adjusted based on the drive voltage applied to the gate electrode 14. Become.

ところで通常、半導体装置における各不純物領域は、基板表面から導電型不純物が添加されることにより形成されるため、基板表面から深さ方向へ徐々に不純物濃度が低く（薄く）なるような濃度分布となる。そして、発明者は、降伏電圧（耐圧）の低下がこうした濃度分布に起因していることを種々の実験等に基づき明らかにした。すなわち、外部からサージ等により過電圧が印加されたときには、ドレインとなる不純物領域の表面近傍に電流が集中してそこが降伏（ブレイクダウン）することとなり、これが降伏電圧（耐圧）を低下させる原因となっていた。この点、この実施の形態に係る半導体装置においては、ドレイン領域Ｎ１２を、ドレイン層Ｎ１２ｂを除く全域にわたって均一な濃度分布をもつものとしている。このため、過電圧印加時の電流の集中は緩和され、ひいては高い降伏電圧（耐圧）が確保されることとなる。また、上記チャネル領域Ｐ１１についてはこれを、ゲート電極の直下にあたる部分の不純物濃度が選択的に高められた濃度分布をもつものとしている。これにより、ゲート電極の直下にあたる部分に十分なキャリア密度が確保され、ひいてはオン抵抗が低く維持されることとなる。また、各不純物領域をこうした濃度分布とすることで、駆動電圧がゲート電極へ印加されているとき（駆動時）には基板表面に電流経路Ｔ１（図４）が形成されるようになり、この電流経路Ｔ１と、外部からサージ等により過電圧が印加されてソース・ドレイン間が降伏（ブレイクダウン）したときに形成される電流経路Ｔ２（図４）とは異なる経路となる。すなわち、この実施の形態に係る半導体装置においては、これら各電流経路の抵抗差を利用することで、オン抵抗と降伏電圧とのトレードオフの関係（相反関係）を打破して、オン抵抗を低く維持しながら降伏電圧（耐圧）を高めるようにしている。また、チャネル領域Ｐ１１に隣接してＬＯＣＯＳ酸化膜１２のチャネル側端辺に電流経路を形成するようなドリフト層Ｎ１２ａを形成することで、半導体装置の駆動時には、そのドリフト層Ｎ１２ａに電流が導かれ、上記ＬＯＣＯＳ酸化膜１２のチャネル側端辺に選択的に狭い電流経路が形成されることになる。これにより、基板表面に電流経路が好適に形成されることとなり、ひいては上述したオン抵抗の低減も好適に図られるようになる。しかも、ＬＯＣＯＳ酸化膜１２のチャネル側端辺に電流経路が形成されることによって、ＬＯＣＯＳ酸化膜１２のバーズビーク部分が実質的なゲート酸化膜となって駆動電圧（反転層が形成されるしきい値電圧）を上昇させてしまうようなことも好適に防止、もしくは抑制されるようになる。   Normally, each impurity region in a semiconductor device is formed by adding a conductivity type impurity from the substrate surface. Therefore, the concentration distribution is such that the impurity concentration gradually decreases (thinner) in the depth direction from the substrate surface. Become. The inventor has clarified that the decrease in breakdown voltage (withstand voltage) is caused by such a concentration distribution based on various experiments. That is, when an overvoltage is applied from the outside due to a surge or the like, the current concentrates near the surface of the impurity region that becomes the drain and breakdown occurs, causing the breakdown voltage (breakdown voltage) to decrease. It was. In this regard, in the semiconductor device according to the present embodiment, the drain region N12 has a uniform concentration distribution over the entire area except the drain layer N12b. For this reason, the concentration of current when an overvoltage is applied is alleviated, and as a result, a high breakdown voltage (withstand voltage) is secured. Further, the channel region P11 has a concentration distribution in which the impurity concentration in the portion immediately below the gate electrode is selectively increased. As a result, a sufficient carrier density is ensured in the portion immediately below the gate electrode, and thus the on-resistance is kept low. Further, by making each impurity region have such a concentration distribution, a current path T1 (FIG. 4) is formed on the substrate surface when a driving voltage is applied to the gate electrode (during driving). The current path T1 is different from the current path T2 (FIG. 4) formed when an overvoltage is applied from the outside due to a surge or the like to cause breakdown between the source and drain (breakdown). That is, in the semiconductor device according to this embodiment, by utilizing the resistance difference between these current paths, the trade-off relationship (reciprocal relationship) between the on-resistance and the breakdown voltage is overcome, and the on-resistance is lowered. The breakdown voltage (breakdown voltage) is increased while maintaining. Further, by forming a drift layer N12a that forms a current path on the channel side edge of the LOCOS oxide film 12 adjacent to the channel region P11, current is guided to the drift layer N12a when the semiconductor device is driven. A narrow current path is selectively formed at the channel side edge of the LOCOS oxide film 12. As a result, a current path is suitably formed on the substrate surface, and as a result, the above-described reduction in on-resistance is also favorably achieved. In addition, since a current path is formed at the channel side edge of the LOCOS oxide film 12, the bird's beak portion of the LOCOS oxide film 12 becomes a substantial gate oxide film, and a driving voltage (threshold value at which an inversion layer is formed). (Voltage) is also prevented or suppressed suitably.

図５に、この実施の形態に係る半導体装置のオン抵抗（Ｒｏｎ）とソース・ドレイン間の降伏電圧（ＢＶｄｓ）との関係をグラフとして示す。
同図５に示されるように、この半導体装置によれば、オン抵抗と降伏電圧とのトレードオフの関係（相反関係）が確かに解消されることになる。 FIG. 5 is a graph showing the relationship between the on-resistance (Ron) and the source-drain breakdown voltage (BVds) of the semiconductor device according to this embodiment.
As shown in FIG. 5, according to this semiconductor device, the trade-off relationship (reciprocal relationship) between the on-resistance and the breakdown voltage is surely eliminated.

次に、図６を参照して、この実施の形態に係る縦型ホール素子の製造方法について詳述する。なお、この図６（ａ）〜（ｃ）の各断面図は、先の図４の断面図に対応した断面図であり、先の図４に示した要素と同一の要素には各々同一の符号を付して示している。   Next, with reference to FIG. 6, the manufacturing method of the vertical Hall element according to this embodiment will be described in detail. 6A to 6C are cross-sectional views corresponding to the cross-sectional view of FIG. 4, and the same elements as those shown in FIG. 4 are the same. A reference numeral is attached.

この製造に際しては、まず、例えばＰ型のシリコンからなる基板（半導体層１１）を用意する。そして、例えばフォトリソグラフィによりパターニングされた適宜のマスクを通じて図６（ａ）に示す半導体層１１上の領域ＤＡに対し、例えばリン等からなるＮ型不純物をイオン注入する。そしてその後、これに対し、適宜の熱処理（ドレインドライブイン）を施して不純物を横方向（基板表面に平行な方向）に拡散させ、上記ドリフト層Ｎ１２ａを形成する。なお、この熱拡散処理の温度および時間は、同ドリフト層Ｎ１２ａの濃度分布がその全域にわたって均一な濃度分布となるように設定される。また、図６（ａ）に示す半導体層１１上の領域ＣＡに対しても同様に、例えばフォトリソグラフィによりパターニングされた適宜のマスクを通じて、例えば硼素（ボロン）等からなるＰ型不純物をイオン注入する。そしてその後、これに対し、適宜の熱処理（チャネルドライブイン）を施して不純物を横方向（基板表面に平行な方向）に拡散させ、上記チャネル領域Ｐ１１を形成する。なお、この熱拡散処理の温度および時間は、同チャネル領域Ｐ１１の濃度分布が基板表面から深さ方向へ徐々に不純物濃度が低く（薄く）なるような濃度分布となるように、すなわち同チャネル領域Ｐ１１の全域に不純物が拡散してしまわないように設定される。こうして、図６（ａ）に示すような構造となる。   In this production, first, a substrate (semiconductor layer 11) made of, for example, P-type silicon is prepared. Then, for example, an N-type impurity made of phosphorus or the like is ion-implanted into the region DA on the semiconductor layer 11 shown in FIG. 6A through an appropriate mask patterned by photolithography, for example. Thereafter, an appropriate heat treatment (drain drive-in) is performed on this to diffuse the impurities in the lateral direction (direction parallel to the substrate surface), thereby forming the drift layer N12a. The temperature and time of this thermal diffusion treatment are set so that the concentration distribution of the drift layer N12a becomes a uniform concentration distribution over the entire region. Similarly, for a region CA on the semiconductor layer 11 shown in FIG. 6A, a P-type impurity made of, for example, boron is ion-implanted through an appropriate mask patterned by, for example, photolithography. . Thereafter, an appropriate heat treatment (channel drive-in) is applied to this to diffuse the impurities in the lateral direction (direction parallel to the substrate surface), thereby forming the channel region P11. The temperature and time of this thermal diffusion treatment are such that the concentration distribution of the channel region P11 is such that the impurity concentration gradually decreases (thinner) from the substrate surface in the depth direction, that is, the channel region. It is set so that impurities are not diffused in the entire region of P11. Thus, the structure as shown in FIG.

そしてこれに続けて、図６（ｂ）に示す構造とすべく、例えば周知の選択酸化法により、上記ＬＯＣＯＳ酸化膜１２を所望の箇所に選択的に形成する。そして、例えば熱酸化やＣＶＤ（化学気相成長）等によって上記ゲート絶縁膜１３を形成した後、そのゲート絶縁膜１３の上に、例えば多結晶シリコンからなる上記ゲート電極１４を形成する。なおこのとき、ＬＯＣＯＳ酸化膜１２のチャネル側端辺に、ドリフト層Ｎ１２ａによる電流経路が形成されるようにする。   Subsequently, in order to obtain the structure shown in FIG. 6B, the LOCOS oxide film 12 is selectively formed at a desired location by, for example, a well-known selective oxidation method. Then, after forming the gate insulating film 13 by, for example, thermal oxidation or CVD (chemical vapor deposition), the gate electrode 14 made of, for example, polycrystalline silicon is formed on the gate insulating film 13. At this time, a current path by the drift layer N12a is formed at the channel side edge of the LOCOS oxide film 12.

そして次に、例えばフォトリソグラフィによりパターニングされた適宜のマスクを通じて、所望の箇所に適宜のＮ型不純物をイオン注入した後、これに適宜の熱処理を施して、図６（ｃ）に示すように、上記ソース領域Ｎ１１およびドレイン層Ｎ１２ｂを形成する。なお、これら不純物領域は、上記ＬＯＣＯＳ酸化膜１２やゲート電極１４をマスクに用いて自己整合的に形成することもできる。またこの際、サイドウォールやシリサイド等の形成も必要に応じて行われる。   Then, for example, an appropriate N-type impurity is ion-implanted into a desired location through an appropriate mask patterned by photolithography, for example, and then subjected to an appropriate heat treatment, as shown in FIG. The source region N11 and the drain layer N12b are formed. These impurity regions can also be formed in a self-aligned manner using the LOCOS oxide film 12 and the gate electrode 14 as a mask. At this time, sidewalls, silicide, and the like are also formed as necessary.

また、図示は割愛しているが、この上にはさらに、例えばＢＰＳＧ等からなる絶縁膜が形成され、その絶縁膜が適宜にパターニングされて所望の箇所にコンタクトホールが形成される。そして、それらコンタクトホールを埋め込むかたちで、例えばアルミニウム等からなる配線材料を成膜した後、その配線材料を適宜パターニングすることによって、所望とする配線を形成する。こうして、先の図４に例示した上述の半導体装置が完成することとなる。   Although not shown, an insulating film made of, for example, BPSG is further formed thereon, and the insulating film is appropriately patterned to form a contact hole at a desired location. Then, after the wiring material made of, for example, aluminum is formed in a manner to fill the contact holes, a desired wiring is formed by appropriately patterning the wiring material. Thus, the above-described semiconductor device illustrated in FIG. 4 is completed.

以上説明したように、この実施の形態に係る半導体装置およびその製造方法によれば、以下に記載するような多くの優れた効果が得られるようになる。
（１）チャネルとなる不純物領域、すなわちチャネル領域Ｐ１１を、ゲート電極１４の直下にあたる部分の不純物濃度が選択的に高められた濃度分布をもつものとし、ドレインとなる不純物領域、すなわちドレイン領域Ｎ１２についてはこれを、配線とのコンタクト部分（ドレイン層Ｎ１２ｂ）を除く全域にわたって均一な濃度分布をもつものとした。これにより、オン抵抗と降伏電圧とのトレードオフの関係（相反関係）を打破して、オン抵抗を低く維持しながら降伏電圧（耐圧）を高めることができるようになる。しかも、こうした構造を実現する上では、上述のように、例えば各不純物領域の活性化（ドライブイン）のための熱処理の温度や時間を適宜に設定することで足りる。すなわち、上記構造は、製造工程に新たな専用工程の追加を伴うことなく実現することができる。 As described above, according to the semiconductor device and the manufacturing method thereof according to this embodiment, many excellent effects as described below can be obtained.
(1) The impurity region that becomes a channel, that is, the channel region P11 has a concentration distribution in which the impurity concentration in the portion immediately below the gate electrode 14 is selectively increased, and the impurity region that becomes the drain, that is, the drain region N12 This has a uniform concentration distribution over the entire area excluding the contact portion (drain layer N12b) with the wiring. As a result, the trade-off relationship (reciprocal relationship) between the on-resistance and the breakdown voltage can be overcome, and the breakdown voltage (withstand voltage) can be increased while maintaining the on-resistance low. Moreover, in order to realize such a structure, as described above, for example, it is sufficient to appropriately set the temperature and time of heat treatment for activation (drive-in) of each impurity region. That is, the above structure can be realized without adding a new dedicated process to the manufacturing process.

（２）また、このようにオン抵抗を低く維持しながら降伏電圧（耐圧）を高められれば、半導体装置の歩留りも自ずと向上するようになり、ひいては低コスト化や省エネルギー化が図られるようにもなる。   (2) Further, if the breakdown voltage (breakdown voltage) can be increased while maintaining the on-resistance low in this way, the yield of the semiconductor device will naturally be improved, and as a result, cost reduction and energy saving can be achieved. Become.

（３）半導体基板の表面のチャネル領域Ｐ１１の近傍にＬＯＣＯＳ酸化膜１２を設け、チャネル領域Ｐ１１に隣接してＬＯＣＯＳ酸化膜１２のチャネル側端辺に電流経路を形成するようなドリフト層Ｎ１２ａを形成した構造とした。これにより、基板表面に電流経路が好適に形成されることとなり、ひいては上述したオン抵抗の低減も好適に図られるようになる。しかも、ＬＯＣＯＳ酸化膜１２のチャネル側端辺に電流経路が形成されることによって、ＬＯＣＯＳ酸化膜１２のバーズビーク部分が実質的なゲート酸化膜となって駆動電圧（反転層が形成されるしきい値電圧）を上昇させてしまうようなことも好適に防止、もしくは抑制されるようになる。   (3) A LOCOS oxide film 12 is provided in the vicinity of the channel region P11 on the surface of the semiconductor substrate, and a drift layer N12a is formed adjacent to the channel region P11 so as to form a current path on the channel side edge of the LOCOS oxide film 12. The structure was as follows. As a result, a current path is suitably formed on the substrate surface, and as a result, the above-described reduction in on-resistance is also favorably achieved. In addition, since a current path is formed at the channel side edge of the LOCOS oxide film 12, the bird's beak portion of the LOCOS oxide film 12 becomes a substantial gate oxide film, and a driving voltage (threshold value at which an inversion layer is formed). (Voltage) is also prevented or suppressed suitably.

（４）上記チャネル領域Ｐ１１がソース領域Ｎ１１を囲繞するかたちで形成され、ドレイン領域Ｎ１２が、所定の濃度をもって基板表面に形成されたドレイン層Ｎ１２ｂと、該ドレイン層Ｎ１２ｂよりも低い濃度をもって同ドレイン層Ｎ１２ｂを囲繞するかたちで形成されたドリフト層Ｎ１２ａとを有して構成される構造とした。これにより、ソース・ドレイン間の降伏電圧（耐圧）が、より正確にはソース領域Ｎ１１と上記ドレイン層Ｎ１２ｂとの間の降伏電圧（耐圧）が、上記ドレイン層Ｎ１２ｂにより高められることとなる。このため、オン抵抗を低く維持しながら降伏電圧（耐圧）を高める上では、こうした構造が特に有効である。   (4) The channel region P11 is formed so as to surround the source region N11, and the drain region N12 has a drain layer N12b formed on the substrate surface with a predetermined concentration, and the drain layer N12b has a lower concentration than the drain layer N12b. The drift layer N12a is formed so as to surround the layer N12b. As a result, the breakdown voltage (breakdown voltage) between the source and the drain, more precisely, the breakdown voltage (breakdown voltage) between the source region N11 and the drain layer N12b is increased by the drain layer N12b. For this reason, such a structure is particularly effective in increasing the breakdown voltage (breakdown voltage) while keeping the on-resistance low.

（５）半導体基板の所定の領域（素子領域）が格子状に区画され、内部領域ＥＡ内においてはそれら格子状に区画された各領域に、ソースを形成するための領域であるソースセルＳＣとドレインを形成するための領域であるドレインセルＤＣとを当該格子の縦列および横列についてそれぞれ交互に割り当てた構造とした。こうした構造は、例えばパワーＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）等のパワー素子に採用して好適である。そして、前述したオン抵抗と降伏電圧（耐圧）との両立は特にパワー素子で求められているため、この発明はこうした半導体装置に適用して特に有効である。   (5) A predetermined region (element region) of the semiconductor substrate is partitioned in a lattice shape, and in the internal region EA, a source cell SC that is a region for forming a source in each region partitioned in the lattice shape; The drain cells DC, which are regions for forming the drains, were alternately assigned to the vertical and horizontal rows of the lattice. Such a structure is suitable for use in a power element such as a power MOSFET (MOS field effect transistor). Since the above-described on-resistance and breakdown voltage (breakdown voltage) are both compatible particularly with power elements, the present invention is particularly effective when applied to such a semiconductor device.

（６）また、こうした半導体装置の製造方法として、チャネル領域Ｐ１１を形成する際の熱拡散処理の温度および時間を、同チャネル領域Ｐ１１の濃度分布が選択的に前記ゲート電極の直下にあたる部分における濃度の高められた濃度分布となるように設定する。さらに、ドレイン領域Ｎ１２を形成する際の熱拡散処理の温度および時間を、同ドレイン領域Ｎ１２の濃度分布が配線とのコンタクト部分（ドレイン層Ｎ１２ｂ）を除く全域にわたって均一な濃度分布となるように設定した。こうした製造方法を採用することで、チャネル領域Ｐ１１やドレイン領域Ｎ１２の上記濃度分布が好適に実現されるようになる。   (6) Further, as a method for manufacturing such a semiconductor device, the temperature and time of the thermal diffusion process when forming the channel region P11 are set according to the concentration in the portion where the concentration distribution of the channel region P11 is directly below the gate electrode. The density distribution is set to be increased. Further, the temperature and time of the thermal diffusion treatment when forming the drain region N12 are set so that the concentration distribution of the drain region N12 is uniform throughout the entire region except the contact portion (drain layer N12b) with the wiring. did. By adopting such a manufacturing method, the above-described concentration distribution in the channel region P11 and the drain region N12 is preferably realized.

（７）また、チャネル領域Ｐ１１を形成する際の熱拡散処理とドレイン領域Ｎ１２を形成する際の熱拡散処理とによってそれら不純物領域を横方向に拡散させた後、基板表面のチャネル領域Ｐ１１の近傍にＬＯＣＯＳ酸化膜１２を形成した。こうして、ドレイン領域Ｎ１２を、チャネル領域Ｐ１１に隣接してＬＯＣＯＳ酸化膜１２のチャネル側端辺に電流経路を形成するような不純物領域とすることで、上述の構造もより容易に且つ好適に実現されることとなる。   (7) Further, after the impurity regions are diffused in the lateral direction by the thermal diffusion process when forming the channel region P11 and the thermal diffusion process when forming the drain region N12, the vicinity of the channel region P11 on the substrate surface Then, a LOCOS oxide film 12 was formed. Thus, by making the drain region N12 an impurity region that forms a current path on the channel side edge of the LOCOS oxide film 12 adjacent to the channel region P11, the above structure can be realized more easily and suitably. The Rukoto.

なお、上記実施の形態は、以下の態様をもって実施することもできる。
・上記実施の形態では、半導体基板の所定の領域（素子領域）が格子状に区画され、内部領域ＥＡ内においてはそれら格子状に区画された各領域に、ソースを形成するための領域であるソースセルＳＣとドレインを形成するための領域であるドレインセルＤＣとを当該格子の縦列および横列についてそれぞれ交互に割り当てた構造とした。しかし、これに限られることなく、例えば図７に示すように、ソースとなる不純物領域Ｓが六角形状の平面構造を有し、その各々が、メッシュ形状の平面構造を有するドレインとなる不純物領域Ｄに囲繞されるようにした構造であってもよい。またこれは、上記ソースとなる不純物領域Ｓおよびドレインとなる不純物領域Ｄについて、それらの一方が多角形状もしくは円形状の平面構造を有し、その各々が、メッシュ形状の平面構造を有する他方に囲繞される構造である範囲で適宜変更することも可能である。またさらには、例えば図８に示すように、ソースとなる不純物領域Ｓおよびドレインとなる不純物領域Ｄが、それぞれストライプ形状の平面構造を有して直線上に交互に並設される構造としてもよい。なお、これら図７や図８に例示する構造の半導体装置もパワー素子に適しており、これによっても、前記（５）の効果と同様もしくはそれに準じた効果を得ることはできる。また、ソースおよびドレインのレイアウトは、ここに例示したものにも限られることなく基本的に任意であり、デバイス仕様に合わせて最適化することが望ましい。 In addition, the said embodiment can also be implemented with the following aspects.
In the above embodiment, predetermined regions (element regions) of the semiconductor substrate are partitioned in a lattice shape, and in the internal region EA, regions are formed for forming sources in the regions partitioned in the lattice shape. The source cell SC and the drain cell DC, which is a region for forming a drain, are alternately assigned to the vertical and horizontal rows of the lattice. However, the present invention is not limited to this. For example, as shown in FIG. 7, the impurity region S serving as a source has a hexagonal planar structure, and each of the impurity regions D serves as a drain having a mesh-shaped planar structure. It may be a structure that is surrounded by. In addition, the impurity region S serving as the source and the impurity region D serving as the drain have one of them having a polygonal or circular planar structure, each of which is surrounded by the other having a mesh-shaped planar structure. It is also possible to appropriately change within the range of the structure to be achieved. Furthermore, as shown in FIG. 8, for example, the impurity region S serving as the source and the impurity region D serving as the drain may each have a stripe-shaped planar structure and are alternately arranged in parallel on a straight line. . Note that the semiconductor devices having the structures illustrated in FIGS. 7 and 8 are also suitable for the power element, and by this, the same effect as that described in (5) or an effect equivalent thereto can be obtained. Further, the layout of the source and drain is not limited to those exemplified here, and is basically arbitrary, and is preferably optimized according to the device specifications.

・上記実施の形態においては、半導体基板として単一の導電型（Ｐ型）からなる基板を採用することとしたが、これに限られることなく、例えば通常のエピタキシャル基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等も適宜採用することができる。   In the above embodiment, a single conductivity type (P type) substrate is employed as the semiconductor substrate. However, the present invention is not limited to this. For example, a normal epitaxial substrate or SOI (Silicon On Insulator) is used. ) A substrate or the like can also be employed as appropriate.

・さらに、この半導体基板の材料も、上記シリコンに限られることなく基本的に任意である。例えば、ＳｉＣやＧａＡｓ等も適宜採用可能である。
・上記実施の形態では、上記チャネル領域Ｐ１１がソース領域Ｎ１１を囲繞するかたちで形成され、ドレイン領域Ｎ１２が、所定の濃度をもって基板表面に形成されたドレイン層Ｎ１２ｂと、該ドレイン層Ｎ１２ｂよりも低い濃度をもって同ドレイン層Ｎ１２ｂを囲繞するかたちで形成されたドリフト層Ｎ１２ａとを有して構成される構造とした。しかし、これに限られることなく、例えば配線とのコンタクト部分にあたる高濃度なドレイン層Ｎ１２ｂを割愛した構造とすることもできる。そしてこの場合は、ドレイン領域Ｎ１２についてはこれを、その全域にわたって均一な濃度分布をもつものとすることで、前記（１）の効果と同様もしくはそれに準じた効果を得ることはできる。 Furthermore, the material of this semiconductor substrate is basically not limited to the above silicon, but is arbitrarily arbitrary. For example, SiC, GaAs, or the like can be used as appropriate.
In the above embodiment, the channel region P11 is formed so as to surround the source region N11, and the drain region N12 has a drain layer N12b formed on the substrate surface with a predetermined concentration, and is lower than the drain layer N12b. The drift layer N12a is formed so as to surround the drain layer N12b with a concentration. However, the present invention is not limited to this, and a structure in which, for example, the high-concentration drain layer N12b corresponding to the contact portion with the wiring is omitted can be employed. In this case, the drain region N12 has a uniform concentration distribution over the entire region, so that an effect similar to or equivalent to the effect (1) can be obtained.

・上記実施の形態では、半導体基板の表面のチャネル領域Ｐ１１の近傍にＬＯＣＯＳ酸化膜１２を設け、チャネル領域Ｐ１１に隣接してＬＯＣＯＳ酸化膜１２のチャネル側端辺に電流経路を形成するようなドリフト層Ｎ１２ａを形成した構造とした。しかし、これは必須の構成ではない。要は、チャネルとなる不純物領域についてはこれを、ゲート電極の直下にあたる部分の不純物濃度が選択的に高められた濃度分布をもつものとし、ドレインとなる不純物領域についてはこれを、その全域にわたって、もしくは配線とのコンタクト部分を除く全域にわたって均一な濃度分布をもつものとすることで足りる。すなわち、こうした構造であれば、前記（１）の効果と同様もしくはそれに準じた効果を得ることはできる。   In the above embodiment, the drift is such that the LOCOS oxide film 12 is provided in the vicinity of the channel region P11 on the surface of the semiconductor substrate, and a current path is formed on the channel side edge of the LOCOS oxide film 12 adjacent to the channel region P11. The layer N12a was formed. However, this is not an essential configuration. In short, it is assumed that the impurity region to be the channel has a concentration distribution in which the impurity concentration in the portion immediately below the gate electrode is selectively increased, and the impurity region to be the drain is extended over the entire area. Alternatively, it is sufficient to have a uniform concentration distribution over the entire area excluding the contact portion with the wiring. That is, with such a structure, an effect similar to or equivalent to the effect (1) can be obtained.

・また、こうした半導体装置の製造方法は、基本的に任意であり、上記実施の形態に例示したものに限られることはない。   In addition, the manufacturing method of such a semiconductor device is basically arbitrary, and is not limited to the one exemplified in the above embodiment.

この発明に係る半導体装置の一実施の形態についてその半導体装置が適用される回路の一例を示す回路図。The circuit diagram which shows an example of the circuit to which the semiconductor device is applied about one Embodiment of the semiconductor device which concerns on this invention. 同実施の形態に係る半導体装置の全体的な平面構造を模式的に示す平面図。The top view which shows typically the whole planar structure of the semiconductor device which concerns on the embodiment. 同実施の形態に係る半導体装置の平面構造の一部を拡大して模式的に示す平面図。The top view which expands and schematically shows a part of planar structure of the semiconductor device which concerns on the same embodiment. 図３のＢ−Ｂ線に沿った断面図。Sectional drawing along the BB line of FIG. 上記実施の形態に係る半導体装置のオン抵抗（Ｒｏｎ）とソース・ドレイン間の降伏電圧（ＢＶｄｓ）との関係を示すグラフ。6 is a graph showing the relationship between the on-resistance (Ron) and the source-drain breakdown voltage (BVds) of the semiconductor device according to the embodiment. 同実施の形態に係る半導体装置の製造方法について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。(A)-(c) is sectional drawing which shows the manufacturing process about the manufacturing method of the semiconductor device which concerns on the embodiment. ソースとドレインのレイアウトの変形例を示す平面図。The top view which shows the modification of the layout of a source and a drain. ソースとドレインのレイアウトの別の変形例を示す平面図。The top view which shows another modification of the layout of a source and a drain. 従来の半導体装置の一例についてその半導体装置の断面構造を模式的に示す断面図。Sectional drawing which shows typically the cross-sectional structure of the semiconductor device about an example of the conventional semiconductor device.

符号の説明Explanation of symbols

１１…半導体層、１２…ＬＯＣＯＳ酸化膜、１３…ゲート絶縁膜、１４…ゲート電極、Ｄ…ドレインとなる不純物領域、ＤＣ…ドレインセル、ＥＡ…内部領域、Ｎ１１…ソース領域、Ｎ１２…ドレイン領域、Ｎ１２ａ…ドリフト層、Ｎ１２ｂ…ドレイン層、Ｓ…ソースとなる不純物領域、Ｐ１１…チャネル領域、ＳＣ…ソースセル、ＴＡ…外周領域。   DESCRIPTION OF SYMBOLS 11 ... Semiconductor layer, 12 ... LOCOS oxide film, 13 ... Gate insulating film, 14 ... Gate electrode, D ... Impurity region used as drain, DC ... Drain cell, EA ... Internal region, N11 ... Source region, N12 ... Drain region, N12a ... Drift layer, N12b ... Drain layer, S ... Impurity region to be source, P11 ... Channel region, SC ... Source cell, TA ... Outer peripheral region.

Claims (9)

半導体基板の表面のソースとなる不純物領域とドレインとなる不純物領域との間にチャネルとなる不純物領域を有し、そのチャネルとなる不純物領域の上にゲート絶縁膜を介して配設されたゲート電極へ印加される駆動電圧に基づいてソース・ドレイン間に流れる電流量を調節する半導体装置において、
前記チャネルとなる不純物領域は、前記ゲート電極の直下にあたる部分の不純物濃度が選択的に高められた濃度分布を有し、前記ドレインとなる不純物領域は、その全域にわたって、もしくは配線とのコンタクト部分を除く全域にわたって均一な濃度分布をもつ
ことを特徴とする半導体装置。 A gate electrode having an impurity region serving as a channel between an impurity region serving as a source and a drain serving as a drain on the surface of the semiconductor substrate, and disposed on the impurity region serving as the channel via a gate insulating film In a semiconductor device that adjusts the amount of current flowing between the source and drain based on the drive voltage applied to
The impurity region to be the channel has a concentration distribution in which the impurity concentration in the portion immediately below the gate electrode is selectively increased, and the impurity region to be the drain covers the entire region or a contact portion with the wiring. A semiconductor device characterized by having a uniform concentration distribution over the entire area. 前記半導体基板の表面の前記チャネルとなる不純物領域の近傍にはＬＯＣＯＳ酸化膜が形成されてなり、前記ドレインとなる不純物領域として、前記チャネルとなる不純物領域に隣接して前記ＬＯＣＯＳ酸化膜のチャネル側端辺に電流経路を形成するような不純物領域を備える
請求項１に記載の半導体装置。 A LOCOS oxide film is formed in the vicinity of the impurity region serving as the channel on the surface of the semiconductor substrate, and the impurity region serving as the drain is adjacent to the impurity region serving as the channel on the channel side of the LOCOS oxide film. The semiconductor device according to claim 1, further comprising an impurity region that forms a current path on an end side. 前記チャネルとなる不純物領域は前記ソースとなる不純物領域を囲繞するかたちで形成されてなり、前記ドレインとなる不純物領域は、前記配線とのコンタクト部分として所定の濃度をもって前記半導体基板の表面に形成された第１の不純物領域と、該第１の不純物領域よりも低い濃度をもって同第１の不純物領域を囲繞するかたちで形成された第２の不純物領域とを有して構成される
請求項１または２に記載の半導体装置。 The impurity region to be the channel is formed so as to surround the impurity region to be the source, and the impurity region to be the drain is formed on the surface of the semiconductor substrate with a predetermined concentration as a contact portion with the wiring. A first impurity region and a second impurity region formed so as to surround the first impurity region with a concentration lower than that of the first impurity region. 2. The semiconductor device according to 2. 前記ソースとなる不純物領域と前記ドレインとなる不純物領域とが前記半導体基板の所定の領域に交互に形成されるとともに、それら交互に形成された不純物領域の間にはそれぞれ前記チャネルとなる不純物領域が形成されてなり、それらチャネルとなる不純物領域の上には、それぞれ前記ゲート絶縁膜を介して前記ゲート電極が配設されてなる
請求項１〜３のいずれか一項に記載の半導体装置。 The impurity region to be the source and the impurity region to be the drain are alternately formed in a predetermined region of the semiconductor substrate, and an impurity region to be the channel is formed between the alternately formed impurity regions. 4. The semiconductor device according to claim 1, wherein the gate electrode is formed on the impurity region that is formed and serves as a channel via the gate insulating film. 前記ソースとなる不純物領域と前記ドレインとなる不純物領域とは、それらの一方が多角形状もしくは円形状の平面構造を有し、その各々が、メッシュ形状の平面構造を有する他方に囲繞されてなる
請求項４に記載の半導体装置。 One of the impurity region to be the source and the impurity region to be the drain has a polygonal or circular planar structure, and each is surrounded by the other having a mesh-shaped planar structure. Item 5. The semiconductor device according to Item 4. 前記ソースとなる不純物領域と前記ドレインとなる不純物領域とは、それぞれストライプ形状の平面構造を有して交互に並設されてなる
請求項４に記載の半導体装置。 The semiconductor device according to claim 4, wherein the impurity region serving as the source and the impurity region serving as the drain are alternately arranged in parallel with each other having a stripe-shaped planar structure. 前記各不純物領域が交互に形成される半導体基板の所定の領域は格子状に区画され、それら格子状に区画された各領域には、ソースを形成するための領域であるソースセルとドレインを形成するための領域であるドレインセルとが、当該格子の縦列および横列についてそれぞれ交互に割り当てられてなる
請求項４に記載の半導体装置。 Predetermined regions of the semiconductor substrate in which the impurity regions are alternately formed are partitioned in a lattice shape, and source cells and drains, which are regions for forming a source, are formed in the regions partitioned in the lattice shape. 5. The semiconductor device according to claim 4, wherein drain cells, which are regions to be configured, are alternately assigned to columns and rows of the lattice. 半導体基板の表面のソースとなる不純物領域とドレインとなる不純物領域との間にチャネルとなる不純物領域を有し、そのチャネルとなる不純物領域の上にゲート絶縁膜を介して配設されたゲート電極へ印加される駆動電圧に基づいてソース・ドレイン間に流れる電流量を調節する半導体装置を製造する方法であって、
前記チャネルとなる不純物領域を形成する際の熱拡散処理の温度および時間を、同チャネルとなる不純物領域の濃度分布が前記ゲート電極の直下にあたる部分の濃度が選択的に高められた濃度分布となるように設定するとともに、前記ドレインとなる不純物領域を形成する際の熱拡散処理の温度および時間を、同ドレインとなる不純物領域の濃度分布がその全域にわたって、もしくは配線とのコンタクト部分を除く全域にわたって均一な濃度分布となるように設定する
ことを特徴とする半導体装置。 A gate electrode having an impurity region serving as a channel between an impurity region serving as a source and a drain serving as a drain on the surface of the semiconductor substrate, and disposed on the impurity region serving as the channel via a gate insulating film A method of manufacturing a semiconductor device that adjusts an amount of current flowing between a source and a drain based on a driving voltage applied to
The temperature and time of the thermal diffusion process when forming the impurity region to be the channel are set so that the concentration distribution of the impurity region to be the channel is a concentration distribution in which the concentration immediately below the gate electrode is selectively increased. The temperature and time of the thermal diffusion treatment when forming the impurity region to be the drain are set so that the concentration distribution of the impurity region to be the drain extends over the entire region, or over the entire region excluding the contact portion with the wiring. A semiconductor device characterized by being set so as to have a uniform concentration distribution. 前記チャネルとなる不純物領域を形成する際の熱拡散処理と前記ドレインとなる不純物領域を形成する際の熱拡散処理とによってそれら不純物領域を横方向に拡散させた後、前記半導体基板の表面の前記チャネルとなる不純物領域の近傍にＬＯＣＯＳ酸化膜を形成することによって、前記ドレインとなる不純物領域を、前記チャネルとなる不純物領域に隣接して前記形成したＬＯＣＯＳ酸化膜のチャネル側端辺に電流経路を形成するような不純物領域とする
請求項８に記載の半導体装置。 After the impurity regions are diffused in the lateral direction by a thermal diffusion process in forming the impurity region to be the channel and a thermal diffusion process in forming the impurity region to be the drain, the surface of the semiconductor substrate is By forming a LOCOS oxide film in the vicinity of the impurity region serving as a channel, a current path is formed between the impurity region serving as the drain adjacent to the impurity region serving as the channel on the channel side edge of the formed LOCOS oxide film. The semiconductor device according to claim 8, wherein the impurity region is formed.
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