JP2006127738A - 不揮発性メモリ装置及びそれのプログラム方法 - Google Patents
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Abstract
【解決手段】本発明の不揮発性メモリ装置をプログラムする方法は、N番目のプログラミング区間中所定のプログラム条件によってメモリセルにワードライン電圧及びビットライン電圧を印加する段階と、N番目のプログラミング区間中ビットライン電圧が検出電圧より低いか否かを検出する段階と、そして検出結果によって(N+1)番目のプログラミング区間のプログラミング条件を決定する段階と、を含む。これにより、ビットライン電圧の低下によるプログラムフェイルを防止できてプログラム特性が向上できる。
【選択図】図4
Description
110 メモリセルアレイ
120 行選択回路
130 列選択回路
140 感知増幅回路
150 書き込みドライバ回路
160 ビットライン電圧発生回路
170 ステップホールド回路
180 パス/フェイル点検回路
171 検出器
172 パルス発生器
173 ラッチ
190 制御ロジック
200 ステップ制御回路
210 ワードライン電圧発生回路
Claims (41)
- 不揮発性メモリ装置をプログラムする方法であって、
前記不揮発性メモリ装置のメモリセルにワードライン電圧及びビットライン電圧を印加する段階と、
第1のプログラムループに連結された第1のプログラミング区間中前記ビットライン電圧が所定の検出電圧より低いか否かを検出する段階と、
前記ビットライン電圧の検出結果によって前記第1のプログラムループの次に来る第2のプログラムループに連結された第2のプログラミング区間のプログラミング条件を決定する段階と、を含むことを特徴とする不揮発性メモリ装置をプログラムする方法。 - 前記ワードライン電圧は、前記メモリセルで増加型ステップパルスプログラミングスキームが適用されることを特徴とする請求項1に記載の不揮発性メモリ装置をプログラムする方法。
- 前記第2のプログラミング区間のプログラミング条件を決定する段階は、
前記第1のプログラミング区間中前記ビットライン電圧が前記所定の検出電圧より低く検出されれば、第1のプログラミング区間に前記メモリセルに印加されたのと同一なワードライン電圧を前記第2のプログラミング区間中前記メモリセルに適用し、
前記第1のプログラミング区間中前記ビットライン電圧が前記所定の検出電圧より低く検出されなければ、第1のプログラミング区間に前記メモリセルに印加されたのと異なるワードライン電圧を前記第2のプログラミング区間中前記メモリセルに適用することを特徴とする請求項1に記載の不揮発性メモリ装置をプログラムする方法。 - ビットラインイネーブル信号が活性化されるときのみ、前記ビットライン電圧が前記所定の検出電圧より低いか否かを検出する段階が行われることを特徴とする請求項1に記載の不揮発性メモリ装置をプログラムする方法。
- ビットラインイネーブル信号が活性化されるときのみ、前記ビットライン電圧が前記所定の検出電圧より低いか否かを検出する段階が行われることを特徴とする請求項2に記載の不揮発性メモリ装置をプログラムする方法。
- 前記第2のプログラミング区間のプログラミング条件を決定する段階は、
前記第1のプログラミング区間中前記ビットライン電圧が前記所定の検出電圧より低く検出されれば、第1のプログラミング区間に前記メモリセルに印加されたのと同一なワードライン電圧を前記第2のプログラミング区間中前記メモリセルに適用し、
前記第1のプログラミング区間中前記ビットライン電圧が前記所定の検出電圧より低く検出されなければ、第1のプログラミング区間に前記メモリセルに印加されたのと異なるワードライン電圧を前記第2のプログラミング区間中前記メモリセルに適用することを特徴とする請求項2に記載の不揮発性メモリ装置をプログラムする方法。 - 不揮発性メモリ装置をプログラムする方法であって、
前記不揮発性メモリ装置のメモリセルにワードライン電圧、ビットライン電圧及びバルク電圧を印加する段階と、
第1のプログラムループに連結された第1のプログラミング区間中前記バルク電圧が所定の検出電圧より高いか否かを検出する段階と、
前記バルク電圧の検出結果によって前記第1のプログラムループの次に来る第2のプログラムループに連結された第2のプログラミング区間のプログラミング条件を決定する段階と、を含むことを特徴とする不揮発性メモリ装置をプログラムする方法。 - 前記ワードライン電圧は、前記メモリセルで増加型ステップパルスプログラミングスキームが適用されることを特徴とする請求項7に記載の不揮発性メモリ装置をプログラムする方法。
- 前記第2のプログラミング区間のプログラミング条件を決定する段階は、
前記第1のプログラミング区間中前記バルク電圧が前記所定の検出電圧より高く検出されれば、前記ワードライン電圧を前記第2のプログラミング区間中前記メモリセルに適用し、そして
前記第1のプログラミング区間中前記バルク電圧が前記所定の検出電圧より高く検出されなければ、異なるワードライン電圧を前記第2のプログラミング区間中前記メモリセルに適用することを特徴とする請求項7に記載の不揮発性メモリ装置をプログラムする方法。 - ビットラインイネーブル信号の活性化に応答して前記バルク電圧が前記所定の検出電圧より高いか否かを検出する段階が行われることを特徴とする請求項7に記載の不揮発性メモリ装置をプログラムする方法。
- ビットラインイネーブル信号の活性化に応答して前記バルク電圧が前記所定の検出電圧より高いか否かを検出する段階が行われることを特徴とする請求項8に記載の不揮発性メモリ装置をプログラムする方法。
- 前記第2のプログラミング区間のプログラミング条件を決定する段階は、
前記第1のプログラミング区間中前記バルク電圧が前記所定の検出電圧より高く検出されれば、前記ワードライン電圧を前記第2のプログラミング区間中前記メモリセルに適用し、そして
前記第1のプログラミング区間中前記バルク電圧が前記所定の検出電圧より高く検出されなければ、他のワードライン電圧を前記第2のプログラミング区間中前記メモリセルに適用することを特徴とする請求項8に記載の不揮発性メモリ装置をプログラムする方法。 - 不揮発性メモリ装置のメモリセルに供給される第1の電圧を発生する第1の電圧発生回路と、
前記メモリセルに供給される第2の電圧を発生する第2の電圧発生回路と、そして
第1のプログラムループに連結された第1のプログラミング区間中所定の検出電圧と前記第2の電圧の関係によって多様なロジック状態を有する制御信号を発生する制御回路と、を含み、
前記第1のプログラミング区間中前記第2の電圧が前記所定の検出電圧より低いとき、前記制御回路は、第2のプログラムループに連結された第2のプログラミング区間での前記第1の電圧が第1の電圧レベルになるように前記第1の電圧発生回路を制御することを特徴とする不揮発性メモリ装置。 - 前記第1のプログラミング区間中前記第2の電圧が前記所定の検出電圧より低くないとき、前記制御回路は第2のプログラミング区間での前記第1の電圧が前記第1の電圧レベルと異なる第2の電圧レベルになるように前記第1の電圧発生回路を制御することを特徴とする請求項13に記載の不揮発性メモリ装置。
- 前記第1の電圧はワードライン電圧であり、前記第2の電圧はビットライン電圧であることを特徴とする請求項14に記載の不揮発性メモリ装置。
- 前記制御回路は、
毎プログラムループでステップ−アップパルス信号を活性化する制御ロジック回路と、
前記第1のプログラミング区間中前記第2の電圧が前記所定の検出電圧より低い場合、ステップホールド信号を活性化させるステップホールド回路と、
前記ステップ−アップパルス信号と前記ステップホールド信号に応答して前記第1の電圧発生回路を制御するステップ制御回路と、を含むことを特徴とする請求項13に記載の不揮発性メモリ装置。 - 前記ステップホールド回路は、前記第2の電圧が入力されることを特徴とする請求項16に記載の不揮発性メモリ装置。
- 前記第2の電圧は、ビットラインを通じて前記メモリセルに供給され、前記ステップホールド回路は、前記ビットライン上の第2の電圧を検出することを特徴とする請求項16に記載の不揮発性メモリ装置。
- 前記メモリセルを前記第2の電圧で駆動する書き込みドライバ回路をさらに含み、
前記ステップホールド回路は、前記書き込みドライバ回路から出力される第2の電圧を検出することを特徴とする請求項16に記載の不揮発性メモリ装置。 - 前記ステップホールド回路は、毎プログラムループのプログラミング区間中前記制御ロジック回路によって出力される信号に応じて前記第2の電圧を検出することを特徴とする請求項16に記載の不揮発性メモリ装置。
- 前記制御ロジック回路によって出力される前記信号は、ビットラインイネーブル信号であることを特徴とする請求項20に記載の不揮発性メモリ装置。
- 不揮発性メモリ装置をプログラムする方法であって、
プログラミング区間とプログラム検証区間とから構成されて多数のプログラムループを遂行する段階を含み、
第1のプログラムループで満足されるプログラム条件に応答して前記第1のプログラムループの次に来る第2のプログラムループについてのプログラミング条件を決定することを特徴とする不揮発性メモリ装置をプログラムする方法。 - 前記多数のプログラムループを遂行する段階は、
前記第1のプログラムループ中前記不揮発性メモリ装置のメモリセルにワードライン電圧及びビットライン電圧を印加する段階と、
前記第1のプログラムループ中前記ビットライン電圧が所定の検出電圧より低いか否かを検出する段階と、を含み、
前記第1のプログラムループ中前記ビットライン電圧が前記所定の検出電圧より低ければ、前記プログラム条件は満足されることを特徴とする請求項22に記載の不揮発性メモリ装置をプログラムする方法。 - 前記ワードライン電圧は、前記メモリセルで増加型ステップパルスプログラミングスキームが適用されることを特徴とする請求項23に記載の不揮発性メモリ装置をプログラムする方法。
- 前記プログラム条件が前記第1のプログラムループで満足できない場合、前記第2のプログラムループの前記プログラミング条件は、前記第1のプログラムループに使用された前記プログラミング条件と変わり、
前記第1のプログラムループ中前記ビットライン電圧が前記所定の検出電圧より低くない場合、前記プログラム条件が満足できないことを特徴とする請求項23に記載の不揮発性メモリ装置をプログラムする方法。 - 前記第1のプログラムループと連関された前記第2のプログラムループの他のプログラミング条件は、前記第1のプログラムループと前記第2のプログラムループとの間で所定の量ほど前記ワードライン電圧が増加されることを特徴とする請求項25に記載の不揮発性メモリ装置をプログラムする方法。
- 前記多数のプログラムループを遂行する段階は、
前記第1のプログラムループ中前記不揮発性メモリ装置のメモリセルにワードライン電圧及びバルク電圧を印加する段階と、
前記第1のプログラムループ中前記バルク電圧が所定の検出電圧より高いか否かを検出する段階と、を含み、
前記第1のプログラムループ中前記バルク電圧が前記所定の検出電圧より高ければ、前記プログラム条件は満足されることを特徴とする請求項22に記載の不揮発性メモリ装置をプログラムする方法。 - 前記ワードライン電圧は、前記メモリセルで増加型ステップパルスプログラミングスキームが適用されることを特徴とする請求項27に記載の不揮発性メモリ装置をプログラムする方法。
- 前記プログラム条件が前記第1のプログラムループで満足できない場合、前記第2のプログラムループの前記プログラミング条件は、前記第1のプログラムループに使用された前記プログラミング条件と変わり、前記第1のプログラムループ中前記バルク電圧が前記所定の検出電圧より高い場合、前記プログラム条件が満足できないことを特徴とする請求項27に記載の不揮発性メモリ装置をプログラムする方法。
- 制御ロジック回路によって出力されるビットラインイネーブル信号の活性化に応答して前記ビットライン電圧が前記所定の検出電圧より低いか否かを検出することを特徴とする請求項23に記載の不揮発性メモリ装置をプログラムする方法。
- 制御ロジック回路によって出力されるビットラインイネーブル信号の活性化に応答して前記バルク電圧が前記所定の検出電圧より高いか否かを検出することを特徴とする請求項27に記載の不揮発性メモリ装置をプログラムする方法。
- 多数のプログラムループの前記毎プログラミング区間中前記ビットライン電圧が前記所定の検出電圧より低いか否かを検出することを特徴とする請求項23に記載の不揮発性メモリ装置をプログラムする方法。
- 多数のプログラムループの前記毎プログラミング区間中前記バルク電圧が前記所定の検出電圧より高いか否かを検出することを特徴とする請求項27に記載の不揮発性メモリ装置をプログラムする方法。
- 不揮発性メモリ装置のメモリセルに供給される第1の電圧を発生する第1の電圧発生回路と、
前記メモリセルに供給される第2の電圧を発生する第2の電圧発生回路と、
第1のプログラムループに連結された第1のプログラミング区間中前記第2の電圧レベルの関係によって多様なロジック状態を有する制御信号を発生する制御回路と、を含み、
前記第1のプログラミング区間中前記第2の電圧が所定の検出電圧より高いとき、前記制御回路は、第2のプログラムループに連結された第2のプログラミング区間での第1の電圧が前記第1の電圧と同一なレベルになるように前記第1の電圧発生回路を制御することを特徴とする不揮発性メモリ装置。 - 前記第1のプログラミング区間中前記第2の電圧が前記所定の検出電圧より高くないとき、前記制御回路は前記第1及び前記第2のプログラミング区間で前記第1の電圧レベルが異なって発生するように前記第1の電圧発生回路を制御することを特徴とする請求項34に記載の不揮発性メモリ装置。
- 前記第1の電圧はワードライン電圧であり、前記第2の電圧はバルク電圧であることを特徴とする請求項35に記載の不揮発性メモリ装置。
- 前記制御回路は、
毎プログラムループでステップ−アップパルス信号を活性化する制御ロジック回路と、
前記第1のプログラミング区間中前記第2の電圧が前記所定の検出電圧より高い場合、ステップホールド信号を活性化させるステップホールド回路と、
前記ステップ−アップパルス信号と前記ステップホールド信号に応答して前記第1の電圧発生回路を制御するステップ制御回路と、を含むことを特徴とする請求項34に記載の不揮発性メモリ装置。 - 前記ステップ制御回路は、前記第1のプログラムループ中前記ステップホールド信号が活性化されれば、前記第1及び前記第2のプログラミング区間中前記第1の電圧が同一に維持されるように前記第1の電圧発生回路を制御することを特徴とする請求項37に記載の不揮発性メモリ装置。
- 前記ステップ制御回路は、前記第1のプログラムループ中前記ステップホールド信号が活性化されなければ、前記第1及び前記第2のプログラミング区間中の所定の量ほど前記第1の電圧が増加されるように前記第1の電圧発生回路を制御することを特徴とする請求項37に記載の不揮発性メモリ装置。
- 前記ステップホールド回路は、前記第1及び前記第2のプログラミング区間中前記制御ロジック回路によって出力される信号に応じて前記第2の電圧のレベルを検出することを特徴とする請求項37に記載の不揮発性メモリ装置。
- 前記制御ロジック回路によって出力される前記信号は、ビットラインイネーブル信号であることを特徴とする請求項40に記載の不揮発性メモリ装置。
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