JP2006120868A - Semiconductor device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a high-performance semiconductor device capable of connecting a extraction electrode to a conductive film, without depending on the width of the emitter layer, while maintaining a desired current value flowing to the lead out electrode. <P>SOLUTION: An active region 2a, surrounded by an element separation film 3, is provided on a silicon substrate 1. An SiGe alloy layer 4 serving as a base layer and an n-type diffusion layer 5 serving as the emitter layer are provided on the active region 2a, and a groove 60 is formed on the surface of the region 2a between the SiGe alloy layer 4 and the element isolation film 3. The SiGe alloy layer 4 and the n-type diffusion layer 5 are surrounded by a sidewall film 6 made of a silicon oxide film. The sidewall film 6 has the groove 60 provided on the surface of the active region 2a embedded and is provided astride a border 50 between the groove 60 and the element isolation film 3. A polycrystalline silicon film 7 and a silicide film 8 on the n-type diffusion layer 5 are provided over the n-type diffusion layer 5, the sidewall film 6 and the element isolation film 3. After an interlayer insulating film 10 is provided and planarized, and the lead out electrode 21 connecting with the emitter layer (n-type diffusion layer 5) is provided to connect to the silicide film 8 on the element isolation film 3. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置に関するものである。   The present invention relates to a semiconductor device.

携帯電話、ＰＤＡ、ＤＶＣ、及びＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。   As portable electronic devices such as mobile phones, PDAs, DVCs, and DSCs are accelerating their functions, miniaturization and weight reduction are essential for their acceptance in the market. There is a need for a system LSI.

こうした高集積のシステムＬＳＩを実現するモジュールの一例として高周波バイポーラトランジスタがあり、高周波バイポーラトランジスタの高性能化を目指す構造の一例としてベース層がシリコンゲルマニウム（ＳｉＧｅ）合金からなるヘテロ接合バイポーラトランジスタが挙げられる。
特開２００２−１６０７７号公報 図２２および図２３を用いて、特許文献１に記載のバイポーラトランジスタ製造技術におけるＳｉＧｅベースへテロ接合バイポーラトランジスタの構成について説明する。図２２は、従来のバイポーラトランジスタの主要な構成を示す上面図（レイアウト図）であり、図２３は、図２２における構成をＡ−Ａ’断面で示した断面図である。 One example of a module that realizes such a highly integrated system LSI is a high-frequency bipolar transistor. An example of a structure that aims to improve the performance of a high-frequency bipolar transistor is a heterojunction bipolar transistor whose base layer is made of a silicon germanium (SiGe) alloy. .
The configuration of a SiGe-based heterojunction bipolar transistor in the bipolar transistor manufacturing technique described in Patent Document 1 will be described with reference to FIGS. FIG. 22 is a top view (layout diagram) showing a main configuration of a conventional bipolar transistor, and FIG. 23 is a cross-sectional view showing the configuration in FIG.

埋め込みサブコレクタ層１０１を設けたｐ型シリコン基板１１０に、素子分離のためのＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜（素子分離膜）１０３を形成し、素子分離膜１０３に囲まれた活性領域１０２ａを設ける。素子分離膜１０３および活性領域１０２ａの上には、ベース層となるエピタキシャル成長させたシリコンゲルマニウム（ＳｉＧｅ）合金層１０７が形成され、一方の素子分離膜１０３の上にはチタンシリサイド膜１１３を介して、Ａｌ−Ｓｉ合金からなるベース電極１４１が設けてある。もう一方の素子分離膜１０３には、埋め込みサブコレクタ層１０１まで達するコレクタ開口部を設け、コレクタ補償領域１０５、多結晶シリコン膜１１１、及びチタンシリサイド膜１１３を順次載置して、Ａｌ−Ｓｉ合金からなるコレクタ電極１３１を設けてある。さらに、素子分離膜１０３がない部分（活性領域１０２ａ）には、コレクタ層として機能するリンドープのシリコンエピタキシャル層１０２を設け、このエピタキシャル層１０２の上にベース層となるＳｉＧｅ合金層１０７、エミッタ層として機能するシリコンエピタキシャル膜１０８と、多結晶シリコン膜１１１およびチタンシリサイド膜１１３を順次載置して、Ａｌ−Ｓｉ合金からなるエミッタ電極１２１を設けてある。エミッタ層１０８および多結晶シリコン膜１１１の周囲には絶縁膜からなる側壁１１５が設けてある。   A LOCOS (Local Oxidation of Silicon) oxide film (element isolation film) 103 for element isolation is formed on a p-type silicon substrate 110 provided with a buried subcollector layer 101, and an active region 102a surrounded by the element isolation film 103 is formed. Is provided. An epitaxially grown silicon germanium (SiGe) alloy layer 107 serving as a base layer is formed on the element isolation film 103 and the active region 102a. On one element isolation film 103, a titanium silicide film 113 is interposed. A base electrode 141 made of an Al—Si alloy is provided. The other element isolation film 103 is provided with a collector opening reaching the buried subcollector layer 101, and a collector compensation region 105, a polycrystalline silicon film 111, and a titanium silicide film 113 are sequentially placed thereon, and an Al—Si alloy is formed. A collector electrode 131 is provided. Further, a phosphorus-doped silicon epitaxial layer 102 functioning as a collector layer is provided in a portion where there is no element isolation film 103 (active region 102a), and a SiGe alloy layer 107 serving as a base layer is formed on the epitaxial layer 102 as an emitter layer. A functioning silicon epitaxial film 108, a polycrystalline silicon film 111, and a titanium silicide film 113 are sequentially mounted, and an emitter electrode 121 made of an Al—Si alloy is provided. Side walls 115 made of an insulating film are provided around the emitter layer 108 and the polycrystalline silicon film 111.

従来構造では、エミッタ層１０８、多結晶シリコン膜１１１、及び多結晶シリコン膜１１１の表面に形成されたチタンシリサイド膜１１３の寸法（面積）は、同じ大きさに形成され、且つ、エミッタ電極であるＡｌ−Ｓｉ合金１２１は、チタンシリサイド膜１１３の上面で接続するように形成される。したがって、エミッタ電極１２１とチタンシリサイド膜１１３との接続（コンタクト）は、トランジスタの活性領域１０２ａの直上に配置されるため、デバイス特性を劣化させないためにボーダーレス形状にならない通常のコンタクト形状になることが望まれる。さらに製造マージンを考慮すると、コンタクト径は、エミッタ層１０８（多結晶シリコン膜１１１）の寸法幅Ｗよりも小さくなることが望まれる。   In the conventional structure, the emitter layer 108, the polycrystalline silicon film 111, and the titanium silicide film 113 formed on the surface of the polycrystalline silicon film 111 have the same size (area) and are the emitter electrodes. The Al—Si alloy 121 is formed so as to be connected on the upper surface of the titanium silicide film 113. Therefore, since the connection (contact) between the emitter electrode 121 and the titanium silicide film 113 is arranged immediately above the active region 102a of the transistor, it has a normal contact shape that does not become a borderless shape in order not to deteriorate the device characteristics. Is desired. Further, considering the manufacturing margin, the contact diameter is desired to be smaller than the dimension width W of the emitter layer 108 (polycrystalline silicon film 111).

従来の構造でバイポーラトランジスタの高性能化を実現するには、エミッタ電極（エミッタ層）の寸法幅の微細化が不可欠である。エミッタ層の寸法幅が小さくなると、それに対応してエミッタ面積が縮小され、寄生容量および寄生抵抗が低減されるので、高周波特性に優れたトランジスタを形成することができる。しかしながら、前記したように、エミッタ電極の寸法幅の微細化は、それに対応したコンタクト径の微細化を実現する必要がある。一方、コンタクト径は、所望のエミッタ電流を流すために、一定面積を確保することが要求されるので、コンタクト径を一定値より小さくすることができない。今後、より高性能なバイポーラトランジスタ（半導体装置）を実現するには、この２つの相反する要求に応える必要がある。   In order to achieve high performance of the bipolar transistor with the conventional structure, it is indispensable to reduce the size width of the emitter electrode (emitter layer). When the dimension width of the emitter layer is reduced, the emitter area is correspondingly reduced, and the parasitic capacitance and resistance are reduced. Therefore, a transistor having excellent high frequency characteristics can be formed. However, as described above, the reduction in the dimension width of the emitter electrode needs to realize a corresponding reduction in contact diameter. On the other hand, since the contact diameter is required to ensure a certain area in order to flow a desired emitter current, the contact diameter cannot be made smaller than a certain value. In the future, in order to realize a higher-performance bipolar transistor (semiconductor device), it is necessary to meet these two conflicting requirements.

この発明は、上記のような問題点を解消するためになされたもので、高性能な半導体装置を提供することを目的としている。   The present invention has been made to solve the above-described problems, and an object thereof is to provide a high-performance semiconductor device.

上記目的を達成するために、本発明に係る半導体装置は、半導体基板に設けられた素子分離膜と、素子分離膜に囲まれ、コレクタ層として機能する活性領域と、活性領域の上に設けられたベース層と、ベース層の上に設けられたエミッタ層と、ベース層と素子分離膜との間に位置し、活性領域の表面に設けられた溝と、溝に埋め込まれた第１の絶縁膜と、エミッタ層およびベース層の側壁を覆う第２の絶縁膜と、エミッタ層に接し、且つ、エミッタ層、第２の絶縁膜、及び素子分離膜の上にまたがって設けられた導電膜と、素子分離膜の上の導電膜に接して設けられた引き出し電極と、を備え、導電膜の下に位置する第２の絶縁膜は、第１の絶縁膜と素子分離膜との境界の上にまたがって設けられていることを特徴とする。   In order to achieve the above object, a semiconductor device according to the present invention is provided on an element isolation film provided on a semiconductor substrate, an active region surrounded by the element isolation film and functioning as a collector layer, and an active region. A base layer; an emitter layer provided on the base layer; a groove located between the base layer and the element isolation film; and a groove provided in a surface of the active region; and a first insulation embedded in the groove A film, a second insulating film covering the sidewalls of the emitter layer and the base layer, a conductive film provided in contact with the emitter layer and straddling the emitter layer, the second insulating film, and the element isolation film And a lead electrode provided in contact with the conductive film on the element isolation film, and the second insulating film positioned below the conductive film is on the boundary between the first insulating film and the element isolation film. It is characterized by being provided across.

第２の絶縁膜が第１の絶縁膜と素子分離膜との境界上にまたがって位置することにより、境界上に位置しない場合に生ずる導電膜とコレクタ層との短絡不良を防止できるため、素子分離膜の上にまで、エミッタ層につながる導電膜を設けることが可能となる。この結果、エミッタ層の寸法幅に依存せず、且つ、引き出し電極に流れる所望電流値を維持しつつ、導電膜に引き出し電極を接続することができる。   Since the second insulating film is located on the boundary between the first insulating film and the element isolation film, a short circuit failure between the conductive film and the collector layer that occurs when the second insulating film is not located on the boundary can be prevented. A conductive film connected to the emitter layer can be provided on the separation film. As a result, the extraction electrode can be connected to the conductive film while maintaining a desired current value flowing through the extraction electrode without depending on the dimension width of the emitter layer.

さらに、ベース層と素子分離膜との間の活性領域の表面に、第１の絶縁膜で埋め込まれた溝を設けることにより、溝を設けない場合（その部分にコレクタ層（活性領域）が存在する場合）に比べて、溝を設けた分の容量を削減することができる。このため、ベース層とコレクタ層（活性領域）との間のコレクタ寄生容量を低減することができる。   Further, by providing a groove buried with the first insulating film on the surface of the active region between the base layer and the element isolation film, when no groove is provided (the collector layer (active region) exists in that portion) As compared with the case of (1), the capacity of the groove can be reduced. For this reason, the collector parasitic capacitance between the base layer and the collector layer (active region) can be reduced.

上記構成において、溝は、ベース層と素子分離膜をマスクとして、自己整合的にエッチング形成されていることが望ましい。このようにすることにより、コレクタ層（活性領域）表面の、ベース−コレクタ接合部以外の部分が除去され、コレクタ層（活性領域）に形成できる溝の大きさを最大とすることができるので、コレクタ寄生容量をさらに低減することができる。   In the above structure, it is preferable that the trench is formed by self-alignment etching using the base layer and the element isolation film as a mask. By doing so, the portion of the collector layer (active region) surface other than the base-collector junction is removed, and the size of the groove that can be formed in the collector layer (active region) can be maximized. The collector parasitic capacitance can be further reduced.

また、ベース層をエッチング加工する際のリソグラフィ工程において、レジストパターンの位置合せずれが発生した場合でも、ベース層とコレクタ層の寸法幅を同じにすることができるため、高性能なバイポーラトランジスタ（半導体装置）を提供することができる。   In addition, even if a resist pattern misalignment occurs in the lithography process when etching the base layer, the base layer and the collector layer can have the same dimensional width, so a high-performance bipolar transistor (semiconductor Device).

上記構成において、第１の絶縁膜と第２の絶縁膜が、同一材料で一体的に形成されていることが望ましい。このようにすることで、第１の絶縁膜と第２の絶縁膜とを同時に形成することができるので、製造工程を削減することができ、バイポーラトランジスタ（半導体装置）を低コストで提供することができる。   In the above structure, it is preferable that the first insulating film and the second insulating film are integrally formed of the same material. By doing so, the first insulating film and the second insulating film can be formed at the same time, so that the manufacturing process can be reduced and a bipolar transistor (semiconductor device) can be provided at low cost. Can do.

上記目的を達成するために、本発明に係るもう一つの半導体装置は、半導体基板に設けられた素子分離膜と、素子分離膜に囲まれ、コレクタ層として機能する活性領域と、活性領域の上に設けられたベース層と、ベース層の上に設けられたエミッタ層と、ベース層と素子分離膜との間に位置し、活性領域の表面に設けられた不純物領域と、エミッタ層およびベース層の側壁を覆う第２の絶縁膜と、エミッタ層に接し、且つ、エミッタ層、第２の絶縁膜、及び素子分離膜の上にまたがって設けられた導電膜と、素子分離膜の上の導電膜に接して設けられた引き出し電極と、を備え、活性領域は、導電型不純物を含む領域であって、不純物領域は、活性領域に逆導電型不純物を添加した領域であり、導電膜の下に位置する第２の絶縁膜は、不純物領域と素子分離膜との境界にまたがって設けられていることを特徴とする。   In order to achieve the above object, another semiconductor device according to the present invention includes an element isolation film provided on a semiconductor substrate, an active region surrounded by the element isolation film and functioning as a collector layer, and an active region over the active region. A base layer provided on the base layer, an emitter layer provided on the base layer, an impurity region located between the base layer and the element isolation film and provided on a surface of the active region, and the emitter layer and the base layer A conductive film provided on the emitter layer, over the emitter layer, the second insulating film, and the element isolation film; and a conductive film on the element isolation film. The active region is a region containing a conductivity type impurity, and the impurity region is a region in which a reverse conductivity type impurity is added to the active region, and is provided under the conductive film. The second insulating film located at And it is provided across the boundary between the band and the isolation layer.

第２の絶縁膜が不純物領域と素子分離膜との境界上にまたがって位置することにより、境界上に位置しない場合に生ずる導電膜とコレクタ層との短絡不良を防止できるため、素子分離膜の上にまで、エミッタ層につながる導電膜を設けることが可能となる。この結果、エミッタ層の寸法幅に依存せず、且つ、引き出し電極に流れる所望電流値を維持しつつ、導電膜に引き出し電極を接続することができる。   Since the second insulating film is located over the boundary between the impurity region and the element isolation film, a short circuit failure between the conductive film and the collector layer that occurs when the second insulating film is not located on the boundary can be prevented. Up to the top, a conductive film connected to the emitter layer can be provided. As a result, the extraction electrode can be connected to the conductive film while maintaining a desired current value flowing through the extraction electrode without depending on the dimension width of the emitter layer.

また、ベース層と素子分離膜との間の活性領域の表面に、導電型不純物を含有する活性領域に逆導電型不純物を添加した不純物領域を設けることにより、不純物領域を設けない場合（その部分が活性領域として存在する場合）に比べて、不純物領域を設けた分の容量を削減することができる。このため、ベース層とコレクタ層（活性領域）との間のコレクタ寄生容量を低減することができる。   In the case where an impurity region is not provided by providing an impurity region in which a reverse conductivity type impurity is added to an active region containing a conductivity type impurity on the surface of the active region between the base layer and the element isolation film (part thereof) Compared to the case where the impurity region is provided as an active region), the capacity of the impurity region can be reduced. For this reason, the collector parasitic capacitance between the base layer and the collector layer (active region) can be reduced.

上記構成において、導電膜は、エミッタ層に接して直線状に設けられ、且つ、その両端が、素子分離膜の上に設けられていることが望ましい。このようにすることにより、導電膜をエッチング加工する際のリソグラフィ工程において、レジストパターンの位置合せずれが発生した場合でも、活性領域上の導電膜の面積（エミッタ−ベース接合面積）は一定に加工されるため、安定した性能を有するバイポーラトランジスタ（半導体装置）を低コストで提供することができる。   In the above structure, the conductive film is preferably provided in a straight line in contact with the emitter layer, and both ends thereof are provided on the element isolation film. By doing so, even when a resist pattern misalignment occurs in the lithography process when etching the conductive film, the area of the conductive film on the active region (emitter-base junction area) is processed to be constant. Therefore, a bipolar transistor (semiconductor device) having stable performance can be provided at low cost.

本発明によれば、高性能な半導体装置が提供される。   According to the present invention, a high-performance semiconductor device is provided.

以下、本発明の実施形態を図面に基づいて説明する。
（第１実施形態）
図１は、本発明の第１実施形態によるＳｉＧｅベースへテロ接合バイポーラトランジスタの主要な構成を示す上面図（レイアウト図）であり、図２は、図１における構成をＡ−Ａ’断面で示した断面図である。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
FIG. 1 is a top view (layout diagram) showing a main configuration of the SiGe-based heterojunction bipolar transistor according to the first embodiment of the present invention, and FIG. 2 shows the configuration in FIG. FIG.

シリコン基板１に、ＳＴＩ（Shallow Trench Isolation）である素子分離膜３が形成され、さらに素子分離膜３に周囲を囲まれた活性領域２ａを含むコレクタ層２が形成されている。活性領域２ａの上には、ベース層として機能するＳｉＧｅ合金層４が形成され、ＳｉＧｅ合金層４の上には、エミッタ層として機能するｎ型拡散層５が形成されている。このｎ型拡散層５は、ＳｉＧｅ合金層４に、後述する多結晶シリコン膜７からｎ型不純物を拡散させて形成したものである。またＳｉＧｅ合金層４と素子分離膜３との間の活性領域２ａの表面に溝６０が設けられ、ＳｉＧｅ合金層４およびｎ型拡散層５は、シリコン酸化膜からなる側壁膜６（通称サイドウォールと呼ばれる）で囲われている。この側壁膜６は、活性領域２ａの表面に設けられた溝６０を埋め込むとともに、溝６０と素子分離膜３との境界５０にまたがって位置している。さらにｎ型拡散層５の上には、多結晶シリコン膜７およびシリサイド膜８が形成されている。これら多結晶シリコン膜７およびシリサイド膜８は、ｎ型拡散層５、側壁膜６、及び素子分離膜３にまたがって形成されている。さらに多結晶シリコン膜７およびシリサイド膜８は、絶縁膜からなる側壁膜９で囲われている。そして層間絶縁膜１０を設けて平坦化した後、素子分離膜３の上のシリサイド膜８に接続するように、エミッタ層（ｎ型拡散層５）につながる引き出し電極２１が形成されている。尚、ＳｉＧｅ合金層４は本発明の「ベース層」、側壁膜６は本発明の「第１の絶縁膜および第２の絶縁膜」、及び多結晶シリコン膜７は本発明の「導電膜」の一例である。   An element isolation film 3 which is STI (Shallow Trench Isolation) is formed on a silicon substrate 1, and a collector layer 2 including an active region 2 a surrounded by the element isolation film 3 is formed. A SiGe alloy layer 4 that functions as a base layer is formed on the active region 2a, and an n-type diffusion layer 5 that functions as an emitter layer is formed on the SiGe alloy layer 4. The n-type diffusion layer 5 is formed by diffusing an n-type impurity from a polycrystalline silicon film 7 described later in the SiGe alloy layer 4. Further, a groove 60 is provided on the surface of the active region 2a between the SiGe alloy layer 4 and the element isolation film 3, and the SiGe alloy layer 4 and the n-type diffusion layer 5 are sidewall films 6 (commonly referred to as sidewalls) made of a silicon oxide film. It is surrounded by). The sidewall film 6 fills the groove 60 provided on the surface of the active region 2 a and is located across the boundary 50 between the groove 60 and the element isolation film 3. Further, a polycrystalline silicon film 7 and a silicide film 8 are formed on the n-type diffusion layer 5. These polycrystalline silicon film 7 and silicide film 8 are formed across the n-type diffusion layer 5, the side wall film 6, and the element isolation film 3. Further, the polycrystalline silicon film 7 and the silicide film 8 are surrounded by a sidewall film 9 made of an insulating film. After the interlayer insulating film 10 is provided and planarized, an extraction electrode 21 connected to the emitter layer (n-type diffusion layer 5) is formed so as to be connected to the silicide film 8 on the element isolation film 3. The SiGe alloy layer 4 is a “base layer” of the present invention, the sidewall film 6 is a “first insulating film and a second insulating film” of the present invention, and the polycrystalline silicon film 7 is a “conductive film” of the present invention. It is an example.

ＳｉＧｅ合金層４と素子分離膜３との間の活性領域２ａの表面に、側壁膜６で埋め込まれた溝６０を設けることにより、溝６０を設けない場合（その部分に活性領域２ａが存在する場合）に比べて、溝６０を設けた分の容量を削減することができるので、ベース層（ＳｉＧｅ合金層４）とコレクタ層（活性領域２ａ）との間のコレクタ寄生容量を低減することができる。   When the groove 60 embedded with the sidewall film 6 is provided on the surface of the active region 2a between the SiGe alloy layer 4 and the element isolation film 3, the groove 60 is not provided (the active region 2a exists in that portion). As compared with the case of the above, the capacity of the groove 60 can be reduced, so that the collector parasitic capacitance between the base layer (SiGe alloy layer 4) and the collector layer (active region 2a) can be reduced. it can.

さらに、側壁膜６が溝６０と素子分離膜３との境界５０の上にまたがって位置することにより、境界５０の上に位置しない場合に生ずる多結晶シリコン膜７とコレクタ層（活性領域２ａ）との短絡不良を防止できるため、素子分離膜３の上に、エミッタ層（ｎ型拡散層５）につながる多晶シリコン膜７を設けることが可能となる。すなわち、本発明の第１実施形態の構成により、エミッタ層の直上に引き出し電極２１を設けなくても、多結晶シリコン膜７と引き出し電極２１との接続ができることになるため、エミッタ層の寸法幅の微細化と、引き出し電極に流れる所望電流値の維持とを両立させ、より高性能なバイポーラトランジスタ（半導体装置）を提供することができる。   Furthermore, since the sidewall film 6 is located over the boundary 50 between the trench 60 and the element isolation film 3, the polycrystalline silicon film 7 and the collector layer (active region 2a) that are generated when the sidewall film 6 is not located over the boundary 50 are obtained. Therefore, the polycrystalline silicon film 7 connected to the emitter layer (n-type diffusion layer 5) can be provided on the element isolation film 3. That is, according to the configuration of the first embodiment of the present invention, the polycrystalline silicon film 7 and the extraction electrode 21 can be connected without providing the extraction electrode 21 immediately above the emitter layer. Therefore, it is possible to provide a higher-performance bipolar transistor (semiconductor device) that achieves both miniaturization and maintenance of a desired current value flowing through the extraction electrode.

図３〜図１３は、本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。   3 to 13 are cross-sectional views for explaining a semiconductor device manufacturing process according to the first embodiment of the present invention.

（工程１：図３参照） ｐ型シリコン基板１に、ＳＴＩ等の素子分離膜３を形成する。次に、活性領域２ａ（コレクタ層２）を作製するために、ｎ型不純物をイオン注入して活性化する。例えば、燐（Ｐ）を５００〜４０００ｋｅＶ程度の加速エネルギーで、３×１０^１３ｃｍ^−２から３×１０^１５ｃｍ^−２程度の濃度になるように注入し、１０００℃程度の熱処理を行う。さらにコレクタ引き出し用拡散層を形成する（図示せず）。 (Step 1: See FIG. 3) An element isolation film 3 such as STI is formed on a p-type silicon substrate 1. Next, in order to produce the active region 2a (collector layer 2), n-type impurities are ion-implanted and activated. For example, phosphorus (P) is implanted at an acceleration energy of about 500 to 4000 keV to a concentration of about 3 × 10 ¹³ cm ⁻² to about 3 × 10 ¹⁵ cm ⁻² , and heat treatment is performed at about 1000 ° C. Further, a collector lead-out diffusion layer is formed (not shown).

（工程２：図４参照） 減圧ＣＶＤ（Chemical Vapor Deposition）法により、ホウ素（Ｂ）を１×１０^１９ｃｍ^−３程度ドーピングしたシリコンゲルマニウム（ＳｉＧｅ）合金層４をエピタキシャル成長させる。ＳｉＧｅ合金層４の膜厚は、８０ｎｍ程度とする。ここで、ＳｉＧｅ合金層４は、活性領域２ａの上では、エピタキシャル成長によって下地基板（ｐ型シリコン基板１）の格子定数と同じに形成されてエピタキシャルＳｉＧｅ層となるが、素子分離膜３の上では、多結晶化して多結晶ＳｉＧｅ層となる。 (Step 2: see FIG. 4) A silicon germanium (SiGe) alloy layer 4 doped with about 1 × 10 ¹⁹ cm ^{−3 of} boron (B) is epitaxially grown by a low pressure CVD (Chemical Vapor Deposition) method. The film thickness of the SiGe alloy layer 4 is about 80 nm. Here, the SiGe alloy layer 4 is formed on the active region 2a by the epitaxial growth to be the same as the lattice constant of the base substrate (p-type silicon substrate 1) to become an epitaxial SiGe layer. Polycrystallizes into a polycrystalline SiGe layer.

ＳｉＧｅ合金層４でのＧｅ濃度は、層内で一定であってもよいが、表面側（後にエミッタ層が形成される側）からコレクタ層２に向かって徐々にＧｅ濃度が増加する傾斜型ドーピングとすれば、ベースを走行する電子の走行時間を短縮することができ、高速動作するトランジスタを形成できる。この際、Ｇｅ濃度は、表面側で実質的に０％程度とし、活性領域２ａ（コレクタ層２）と接する側で１５％から２０％程度とするのが好ましい。   The Ge concentration in the SiGe alloy layer 4 may be constant in the layer, but graded doping in which the Ge concentration gradually increases from the surface side (side on which the emitter layer is formed later) toward the collector layer 2. Then, the travel time of electrons traveling through the base can be shortened, and a transistor operating at high speed can be formed. At this time, the Ge concentration is preferably about 0% on the surface side, and preferably about 15% to 20% on the side in contact with the active region 2a (collector layer 2).

また、ＳｉＧｅ合金層４の成膜の前又は後のいずれか一方、もしくは成膜前後の両方に、ホウ素（Ｂ）を含まないシリコン膜、もしくはホウ素（Ｂ）を含まないＳｉＧｅ合金層を減圧ＣＶＤ法によってエピタキシャル成長させておいてもよい。   Further, a silicon film not containing boron (B) or a SiGe alloy layer not containing boron (B) is formed under reduced pressure CVD either before or after film formation of the SiGe alloy layer 4 or both before and after film formation. It may be epitaxially grown by the method.

（工程３：図５参照） リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、ＳｉＧｅ合金層４の不要な部分を除去する。この際、後述する側壁膜６が形成される部分の活性領域２ａが露出することになるが、その露出量は５０ｎｍ程度となるように、レジストパターン寸法を調整している。   (Step 3: see FIG. 5) A resist pattern is provided by lithography, and unnecessary portions of the SiGe alloy layer 4 are removed by dry etching. At this time, an active region 2a where a side wall film 6 to be described later is formed is exposed, and the resist pattern dimension is adjusted so that the exposure amount is about 50 nm.

（工程４：図６参照） 引き続き、ドライエッチングにより、レジストパターン（ＳｉＧｅ合金層４のパターン）と素子分離膜３をマスクとして、自己整合的に活性領域２ａをエッチングして溝６０を形成する。溝６０の深さは、エッチング時間により任意に設定することができるが、例えば、１００ｎｍ程度とする。   (Step 4: refer to FIG. 6) Subsequently, the active region 2a is etched in a self-aligning manner to form the groove 60 by dry etching using the resist pattern (pattern of the SiGe alloy layer 4) and the element isolation film 3 as a mask. The depth of the groove 60 can be arbitrarily set depending on the etching time, and is, for example, about 100 nm.

この工程４では、自己整合的に溝６０をエッチング形成しているため、コレクタ層２（活性領域２ａ）表面の、ベース−コレクタ接合部以外の部分が除去され、コレクタ層２（活性領域２ａ）に形成できる溝６０の大きさを最大とすることができる。また、活性領域２ａと、ＳｉＧｅ合金層４を加工するためのレジストパターンとの間で、位置の合わせずれが発生した場合でも、ＳｉＧｅ合金層４とコレクタ層２（活性領域２ａ）の寸法幅を同じとすることができる。   In this step 4, since the trench 60 is etched and formed in a self-aligning manner, the portion other than the base-collector junction on the surface of the collector layer 2 (active region 2a) is removed, and the collector layer 2 (active region 2a). The size of the groove 60 that can be formed can be maximized. Even when misalignment occurs between the active region 2a and the resist pattern for processing the SiGe alloy layer 4, the dimension width of the SiGe alloy layer 4 and the collector layer 2 (active region 2a) is increased. The same can be done.

（工程５：図７参照） ＣＶＤ法を用いてシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、溝６０を埋め込むとともに、ＳｉＧｅ合金層４の周囲にサイドウォールと呼ばれるシリコン酸化膜からなる側壁膜６を形成する。シリコン酸化膜は、例えば、テトラエトキシシラン（ＴＥＯＳ）／酸素（Ｏ_２）混合ガスを７２０℃程度で加熱処理することによって成膜され、膜厚は１００ｎｍ程度とする。尚、この側壁膜６は、後工程で形成する多結晶シリコン膜７の下に位置する部分においては、少なくとも溝６０と素子分離膜３との境界５０の上にまたがるように形成している。 (Step 5: see FIG. 7) A silicon oxide film is formed using a CVD method, and then the entire surface is etched back using dry etching, thereby filling the groove 60 and forming sidewalls around the SiGe alloy layer 4. A sidewall film 6 made of a silicon oxide film is formed. The silicon oxide film is formed by, for example, heat-treating a tetraethoxysilane (TEOS) / oxygen (O ₂ ) mixed gas at about 720 ° C., and has a thickness of about 100 nm. The sidewall film 6 is formed so as to straddle at least the boundary 50 between the trench 60 and the element isolation film 3 in a portion located under the polycrystalline silicon film 7 formed in a later step.

なお、工程２において、ＳｉＧｅ合金層４の上にシリコン窒化膜を形成し、側壁膜６を形成した後にシリコン窒化膜のみを選択的に除去することで、側壁膜６の上部がＳｉＧｅ合金層４の上面（この部分は、後述するｎ型拡散層５の上面に相当する）より上側に位置するように形成してもよい。こうすることで、側壁膜６を形成する際のエッチバック法での製造バラツキにより、側壁膜６が過度にエッチバックされた場合においても、側壁膜６の上部がＳｉＧｅ合金層４（ｎ型拡散層５）の上面より上側に位置することにより、上側に位置する側壁膜６の分だけ過度のエッチングに耐えることができ、ＳｉＧｅ合金層４の側壁が露出するのを抑制できる。   In step 2, a silicon nitride film is formed on the SiGe alloy layer 4, and after the sidewall film 6 is formed, only the silicon nitride film is selectively removed, so that the upper portion of the sidewall film 6 becomes the SiGe alloy layer 4 The upper surface (this portion corresponds to the upper surface of an n-type diffusion layer 5 described later) may be formed so as to be located above the upper surface. In this way, even when the sidewall film 6 is excessively etched back due to manufacturing variations in the etch back method when forming the sidewall film 6, the upper portion of the sidewall film 6 is not affected by the SiGe alloy layer 4 (n-type diffusion). By being located above the upper surface of the layer 5), it is possible to withstand excessive etching by the amount of the side wall film 6 located on the upper side, and the side wall of the SiGe alloy layer 4 can be suppressed from being exposed.

（工程６：図８参照） 減圧ＣＶＤ法により、１×１０^２０ｃｍ^−３程度以上のｎ型不純物をドーピングした多結晶シリコン膜７を成膜し、さらに、シリコン窒化膜１１を成膜する。ｎ型不純物としては、例えば、砒素（Ａｓ）又は燐（Ｐ）を用いる。多結晶シリコン膜７の膜厚は、２００ｎｍ程度とし、シリコン窒化膜１１の膜厚は、１００ｎｍ程度とする。 (Step 6: see FIG. 8) A polycrystalline silicon film 7 doped with an n-type impurity of about 1 × 10 ²⁰ cm ⁻³ or more is formed by a low pressure CVD method, and a silicon nitride film 11 is further formed. For example, arsenic (As) or phosphorus (P) is used as the n-type impurity. The thickness of the polycrystalline silicon film 7 is about 200 nm, and the thickness of the silicon nitride film 11 is about 100 nm.

（工程７：図９参照） リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、シリコン窒化膜１１および多結晶シリコン膜７の順にエッチング加工する。尚、図１に示すように、多結晶シリコン膜７は、後述するエミッタ層（ｎ型拡散層５）に接して直線状に設けられ、且つ、その両端が素子分離膜３の上に設けられているので、レジストパターンの位置合せずれが発生した場合でも、活性領域２ａ上の多結晶シリコン膜７の面積（エミッタ−ベース接合面積）を一定に加工することができる。   (Step 7: see FIG. 9) A resist pattern is provided by a lithography method, and the silicon nitride film 11 and the polycrystalline silicon film 7 are etched in this order by dry etching. As shown in FIG. 1, the polycrystalline silicon film 7 is provided in a straight line in contact with an emitter layer (n-type diffusion layer 5) described later, and both ends thereof are provided on the element isolation film 3. Therefore, even when a misalignment of the resist pattern occurs, the area (emitter-base junction area) of the polycrystalline silicon film 7 on the active region 2a can be processed to be constant.

また、従来構造では、図２２および図２３に示したように、エミッタ層１０８は活性領域１０２ａ内に形成され、さらにエミッタ層１０８と多結晶シリコン膜１１１の面積（寸法）は同じ大きさに形成されるので、微小な面積のエミッタ層１０８を形成するには、対応する多結晶シリコン膜１１１をピラー形状（柱状形状）に加工せざるを得ない。これに対して、本発明の第１実施形態では、エミッタ層上の多結晶シリコン膜７を直線状に加工するため、従来構造のように多結晶シリコン膜１１１をピラー形状（柱状形状）に加工する必要がなくなるので、高精度な露光装置の導入が不要となり、製造コストを低減することが可能となる。   In the conventional structure, as shown in FIGS. 22 and 23, the emitter layer 108 is formed in the active region 102a, and the area (dimensions) of the emitter layer 108 and the polycrystalline silicon film 111 are formed in the same size. Therefore, in order to form the emitter layer 108 with a very small area, the corresponding polycrystalline silicon film 111 must be processed into a pillar shape (columnar shape). On the other hand, in the first embodiment of the present invention, since the polycrystalline silicon film 7 on the emitter layer is processed into a linear shape, the polycrystalline silicon film 111 is processed into a pillar shape (columnar shape) as in the conventional structure. Therefore, it is not necessary to introduce a highly accurate exposure apparatus, and the manufacturing cost can be reduced.

（工程８：図１０参照） ＣＶＤ法を用いてシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、シリコン窒化膜１１および多結晶シリコン膜７の周囲に、サイドウォールと呼ばれるシリコン酸化膜からなる側壁膜９を形成する。シリコン酸化膜は、例えば、テトラエトキシシラン（ＴＥＯＳ）／酸素（Ｏ_２）混合ガスを７２０℃程度で加熱処理することによって成膜され、膜厚は２００ｎｍ程度である。 (Step 8: see FIG. 10) A silicon oxide film is formed by using the CVD method, and then the entire surface is etched back by using dry etching, so that a sidewall is formed around the silicon nitride film 11 and the polycrystalline silicon film 7. A side wall film 9 made of a silicon oxide film is formed. The silicon oxide film is formed by, for example, heat-treating a tetraethoxysilane (TEOS) / oxygen (O ₂ ) mixed gas at about 720 ° C., and has a thickness of about 200 nm.

（工程９：図１１参照） 熱処理を行って、多結晶シリコン膜７のｎ型不純物をＳｉＧｅ合金層４の中に拡散させ、ｎ型拡散層５を形成する。この結果、エミッタ−ベース接合がＳｉＧｅ合金層４内に形成される。熱処理は、ＲＴＡ装置を用いて、１０５０℃程度の熱処理を５秒〜３０秒間程度行う。   (Step 9: see FIG. 11) Heat treatment is performed to diffuse the n-type impurity of the polycrystalline silicon film 7 into the SiGe alloy layer 4 to form the n-type diffusion layer 5. As a result, an emitter-base junction is formed in the SiGe alloy layer 4. The heat treatment is performed at about 1050 ° C. for about 5 seconds to 30 seconds using an RTA apparatus.

（工程１０：図１２参照） 熱処理後、希フッ酸および燐酸を用いて、エミッタ電極上のシリコン酸化膜（図示せず）およびシリコン窒化膜１１を除去する。特に図示しないが、ベース電極上およびコレクタ電極上のシリコン酸化膜およびシリコン窒化膜１１についても同時に除去している。   (Step 10: see FIG. 12) After the heat treatment, the silicon oxide film (not shown) and the silicon nitride film 11 on the emitter electrode are removed using dilute hydrofluoric acid and phosphoric acid. Although not particularly shown, the silicon oxide film and the silicon nitride film 11 on the base electrode and the collector electrode are also removed at the same time.

（工程１１：図１３参照） 多結晶シリコン７の表面および外部ベース層として機能するｐ^＋拡散層（図示せず）の表面に、コバルト（Ｃｏ）を形成し、熱処理を行ってコバルトシリサイド膜（シリサイド膜）８を形成する。このシリサイド膜８のシート抵抗値は、５Ω／□程度であり、従来のｐ^＋拡散層のシート抵抗値１００Ω／□程度と比べ、極めて低い抵抗値である。このため、内部ベース層と、外部ベース層につながるベース引き出し電極４１（図示せず）との間に発生する寄生抵抗を下げることができる。 (Step 11: see FIG. 13) Cobalt (Co) is formed on the surface of the polycrystalline silicon 7 and the surface of the p ⁺ diffusion layer (not shown) functioning as an external base layer, and heat treatment is performed to form a cobalt silicide film ( (Silicide film) 8 is formed. The sheet resistance value of the silicide film 8 is about 5Ω / □, which is extremely low compared to the sheet resistance value of about 100Ω / □ of the conventional p ⁺ diffusion layer. For this reason, it is possible to reduce the parasitic resistance generated between the internal base layer and the base lead electrode 41 (not shown) connected to the external base layer.

尚、シリサイド処理では、コバルトに代えて、チタン（Ｔｉ）を形成してチタンシリサイド膜を形成しても同様の効果が得られる。   In the silicidation process, the same effect can be obtained by forming titanium (Ti) instead of cobalt to form a titanium silicide film.

（工程１２：図２参照） プラズマＴＥＯＳ膜等の層間絶縁膜１０を半導体基板の表面に堆積させ、ＮＰＮトランジスタのコレクタ電極部３１（図示せず）、ベース電極部４１（図示せず）、及びエミッタ電極部２１のコンタクト開口を行い、チタニウム等からなるバリアメタル層、及びアルミニウム又はアルミニウム合金からなる導電層を形成し、ＮＰＮトランジスタを有するバイポーラトランジスタ（半導体装置）を製造する。   (Step 12: see FIG. 2) An interlayer insulating film 10 such as a plasma TEOS film is deposited on the surface of the semiconductor substrate, and a collector electrode portion 31 (not shown), a base electrode portion 41 (not shown) of the NPN transistor, and A contact opening of the emitter electrode portion 21 is performed to form a barrier metal layer made of titanium or the like and a conductive layer made of aluminum or an aluminum alloy, and a bipolar transistor (semiconductor device) having an NPN transistor is manufactured.

以下に、多結晶シリコン膜７の下に位置する側壁膜６を溝６０と素子分離膜３との境界５０にまたがって設ける理由について、側壁膜６で埋め込まれた溝６０の部分が活性領域２ａの状態である場合の図１４（ａ）〜（ｄ）を用いて説明する。図１４（ａ）は、従来構造において側壁膜６を設けずに多結晶シリコン膜７を素子分離膜３にまで設けた場合、図１４（ｂ）は、活性領域２ａと素子分離膜３との境界５０が側壁膜６の外側に位置する場合、図１４（ｃ）は、境界５０が側壁膜６の内側（境界５０がＳｉＧｅ合金層４の下側）に位置する場合、及び図１４（ｄ）は、境界５０が側壁膜６の下側に位置する場合、それぞれの素子断面概略図である。   Hereinafter, the reason why the side wall film 6 located under the polycrystalline silicon film 7 is provided across the boundary 50 between the groove 60 and the element isolation film 3 is that the portion of the groove 60 buried with the side wall film 6 is the active region 2a. This will be described with reference to FIGS. 14A to 14D. 14A shows a case where the polysilicon film 7 is provided up to the element isolation film 3 without providing the sidewall film 6 in the conventional structure, and FIG. 14B shows the relationship between the active region 2 a and the element isolation film 3. When the boundary 50 is located outside the sidewall film 6, FIG. 14C shows the case where the boundary 50 is located inside the sidewall film 6 (the boundary 50 is below the SiGe alloy layer 4), and FIG. ) Is a schematic cross-sectional view of each element when the boundary 50 is located below the sidewall film 6.

図１４（ａ）および（ｂ）の場合、多結晶シリコン膜７とコレクタ層２（活性領域２ａ）が直接接するため、エミッタ−コレクタ短絡不良となり、バイポーラトランジスタ（半導体装置）は動作しない。   14A and 14B, since the polysilicon film 7 and the collector layer 2 (active region 2a) are in direct contact with each other, an emitter-collector short circuit failure occurs and the bipolar transistor (semiconductor device) does not operate.

図１４（ｃ）の場合、素子分離膜３の上に設けられたＳｉＧｅ合金層４は、ベース層として機能するエピタキシャルＳｉＧｅ合金層４とは膜質が異なり、多結晶化した多結晶ＳｉＧｅ層４ａとして形成される。このため、この多結晶ＳｉＧｅ層４ａ部分を介してエミッタ−ベース短絡不良となり、バイポーラトランジスタ（半導体装置）は動作しない。尚、この現象は、ＳｉＧｅ合金層形成時の一般的な特徴であり、活性領域２ａのようなエピタキシャル下地（単結晶下地）上では、下地の結晶性を継承して成膜されるためＳｉＧｅ合金層はエピタキシャルＳｉＧｅ合金層となるが、単結晶以外の下地、例えば素子分離膜３のような絶縁膜下地では、下地に結晶性がないので結晶成長（エピタキシャル成長）できず、ＳｉＧｅ合金層は多結晶ＳｉＧｅ層となることに起因している。   In the case of FIG. 14C, the SiGe alloy layer 4 provided on the element isolation film 3 has a film quality different from that of the epitaxial SiGe alloy layer 4 functioning as a base layer, and is formed as a polycrystalline SiGe layer 4a that is polycrystallized. It is formed. For this reason, an emitter-base short circuit failure occurs through the polycrystalline SiGe layer 4a, and the bipolar transistor (semiconductor device) does not operate. This phenomenon is a general characteristic when forming a SiGe alloy layer. On an epitaxial substrate (single crystal substrate) such as the active region 2a, the SiGe alloy is formed by inheriting the crystallinity of the substrate. The layer becomes an epitaxial SiGe alloy layer. However, in a base other than a single crystal, for example, an insulating film base such as the element isolation film 3, since the base has no crystallinity, crystal growth (epitaxial growth) cannot be performed, and the SiGe alloy layer is polycrystalline. This is due to the SiGe layer.

これらに対して、図１４（ｄ）の場合、多結晶シリコン膜７とコレクタ層（活性領域２ａ）との間には側壁膜６が介在し、エミッタ−コレクタ短絡不良を防止している。また、ベース層として機能するＳｉＧｅ合金層部分は、すべてコレクタ層（活性領域２ａ）の上に形成されているため、多結晶ＳｉＧｅ層に起因するエミッターコレクタ短絡不良は発生しない。   On the other hand, in the case of FIG. 14D, the sidewall film 6 is interposed between the polycrystalline silicon film 7 and the collector layer (active region 2a) to prevent the emitter-collector short circuit failure. Further, since the SiGe alloy layer portion functioning as the base layer is all formed on the collector layer (active region 2a), the emitter-collector short-circuit failure due to the polycrystalline SiGe layer does not occur.

以上のように、活性領域２ａと素子分離膜３との境界５０が側壁膜６の下側に位置する場合にのみ、多結晶シリコン膜７を素子分離膜３にまで設けることが可能となる。この結果、エミッタ層に接する部分の多結晶シリコン膜の加工と、引き出し電極と接する部分の多結晶シリコン膜の加工とを、それぞれ独立して制御することができるため、より高性能なバイポーラトランジスタ（半導体装置）を実現するのに必要な、エミッタ層の寸法幅の微細化と、引き出し電極に流れる所望電流値の維持とを両立させることが可能となる。
（第２実施形態）
図１５は、本発明の第２実施形態によるＳｉＧｅベースへテロ接合バイポーラトランジスタの構成を示した断面図である。第１実施形態では、側壁膜６を同一材料で一体的に形成していたが、この第２実施形態では、溝６０を埋め込む絶縁膜６ｂと、ＳｉＧｅ合金層４およびｎ型拡散層５の側壁を囲う側壁膜６ａとをそれぞれ形成している。尚、絶縁膜６ｂは本発明の「第１の絶縁膜」、側壁膜６ａは本発明の「第２の絶縁膜」の一例である。 As described above, the polycrystalline silicon film 7 can be provided up to the element isolation film 3 only when the boundary 50 between the active region 2 a and the element isolation film 3 is located below the side wall film 6. As a result, the processing of the polycrystalline silicon film in the portion in contact with the emitter layer and the processing of the polycrystalline silicon film in the portion in contact with the extraction electrode can be controlled independently, so that a higher performance bipolar transistor ( It is possible to achieve both the reduction in the dimension width of the emitter layer necessary for realizing the semiconductor device and the maintenance of the desired current value flowing through the extraction electrode.
(Second Embodiment)
FIG. 15 is a cross-sectional view illustrating a configuration of a SiGe-based heterojunction bipolar transistor according to the second embodiment of the present invention. In the first embodiment, the sidewall film 6 is integrally formed of the same material. However, in the second embodiment, the insulating film 6b that fills the groove 60, and the sidewalls of the SiGe alloy layer 4 and the n-type diffusion layer 5 are used. And a side wall film 6a surrounding each. The insulating film 6b is an example of the “first insulating film” in the present invention, and the sidewall film 6a is an example of the “second insulating film” in the present invention.

絶縁膜６ｂは、リンやボロンをドープしたシリコン酸化膜（例えば、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜）を５０ｎｍ程度成膜し、続いてドライエッチングを用いて全面エッチバックすることにより成膜する。この時、リンやボロンをドープしたシリコン酸化膜は、ドープしていないシリコン酸化膜に比べ成膜時の流動性が高いので、ボイド（空隙）の発生なしに溝６０を埋め込んで形成することができる。   The insulating film 6b is formed by forming a silicon oxide film doped with phosphorus or boron (for example, a PSG film, a BSG film, or a BPSG film) to a thickness of about 50 nm, and then etching back the entire surface using dry etching. At this time, the silicon oxide film doped with phosphorus or boron has a higher fluidity at the time of film formation than the undoped silicon oxide film. Therefore, the silicon oxide film can be formed by filling the groove 60 without generating voids (voids). it can.

また、絶縁膜６ｂには、ドープしていないシリコン酸化膜や、シリコン窒化膜などの絶縁膜を用いることも可能である。   Further, an insulating film such as an undoped silicon oxide film or a silicon nitride film can be used for the insulating film 6b.

側壁膜６ａは、第１実施形態と同様、ＣＶＤ法を用いてシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、ＳｉＧｅ合金層４の周囲を囲うように形成する。シリコン酸化膜は、例えば、テトラエトキシシラン（ＴＥＯＳ）／酸素（Ｏ_２）混合ガスを７２０℃程度で加熱処理することによって成膜され、膜厚は１００ｎｍ程度とする。尚、この側壁膜６aは、多結晶シリコン膜７の下に位置する部分においては、少なくとも絶縁膜６ｂと素子分離膜３との境界５０の上にまたがるように形成する。 As in the first embodiment, the sidewall film 6a is formed so as to surround the periphery of the SiGe alloy layer 4 by forming a silicon oxide film by using the CVD method and subsequently etching back the entire surface by using dry etching. . The silicon oxide film is formed by, for example, heat-treating a tetraethoxysilane (TEOS) / oxygen (O ₂ ) mixed gas at about 720 ° C., and has a thickness of about 100 nm. The sidewall film 6 a is formed so as to straddle at least the boundary 50 between the insulating film 6 b and the element isolation film 3 in the portion located below the polycrystalline silicon film 7.

ここで、側壁膜６ａと絶縁膜６ｂとは、同じシリコン酸化膜を用いて形成してもよい。   Here, the sidewall film 6a and the insulating film 6b may be formed using the same silicon oxide film.

上記第２実施形態の構成により、ＳｉＧｅ合金層４とコレクタ層２（活性領域２ａ）との接合容量を低減できるとともに、エミッタ層５の直上に引き出し電極２１を設けなくても、多結晶シリコン膜７と引き出し電極２１との接続ができることになるため、エミッタ層の寸法幅の微細化と、引き出し電極に流れる所望電流値の維持とを両立させ、より高性能なバイポーラトランジスタ（半導体装置）を提供することができる。
（第３実施形態）
第１および第２実施形態では、活性領域の表面に溝を設け、この溝を絶縁膜で埋め込む構成としたが、溝を設けない構造とすることも可能である。 With the configuration of the second embodiment, the junction capacitance between the SiGe alloy layer 4 and the collector layer 2 (active region 2a) can be reduced, and the polycrystalline silicon film can be formed without providing the extraction electrode 21 immediately above the emitter layer 5. 7 and the extraction electrode 21 can be connected to each other, so that a reduction in the dimension width of the emitter layer and maintenance of a desired current value flowing through the extraction electrode can be achieved, and a higher performance bipolar transistor (semiconductor device) can be provided. can do.
(Third embodiment)
In the first and second embodiments, a groove is provided on the surface of the active region, and the groove is embedded with an insulating film. However, a structure in which no groove is provided is also possible.

図１６は、本発明の第３実施形態によるＳｉＧｅベースへテロ接合バイポーラトランジスタの構成を示した断面図である。第１実施形態と異なる箇所は、ＳｉＧｅ合金層４と素子分離膜３との間の活性領域２ａの表面に、導電型不純物を含有する活性領域２ａに対して逆導電型不純物をさらに添加した不純物領域６ｃが設け、その上に側壁膜６ａが設けられていることである。   FIG. 16 is a cross-sectional view illustrating a configuration of a SiGe-based heterojunction bipolar transistor according to a third embodiment of the present invention. The difference from the first embodiment is that the surface of the active region 2a between the SiGe alloy layer 4 and the element isolation film 3 is further doped with a reverse conductivity type impurity with respect to the active region 2a containing the conductivity type impurity. The region 6c is provided, and the sidewall film 6a is provided thereon.

側壁膜６ａが不純物領域６ｃと素子分離膜３との境界５０の上にまたがって位置することにより、境界５０の上に位置しない場合に生ずる多結晶シリコン膜７とコレクタ層２（活性領域２ａ）との短絡不良を防止できるため、素子分離膜３の上にまで、エミッタ層５につながる多結晶シリコン７膜を設けることが可能となる。この結果、エミッタ層の寸法幅に依存せず、且つ、引き出し電極に流れる所望電流値を維持しつつ、導電膜に引き出し電極を接続することができる。   Since the sidewall film 6a is located over the boundary 50 between the impurity region 6c and the element isolation film 3, the polycrystalline silicon film 7 and the collector layer 2 (active region 2a) generated when the sidewall film 6a is not located over the boundary 50. Therefore, the polycrystalline silicon 7 film connected to the emitter layer 5 can be provided on the element isolation film 3. As a result, the extraction electrode can be connected to the conductive film while maintaining a desired current value flowing through the extraction electrode without depending on the dimension width of the emitter layer.

また、ＳｉＧｅ合金層４と素子分離膜３との間の活性領域２ａの表面に、導電型不純物を含有する活性領域２ａに逆導電型不純物を添加した不純物領域６ｃを設けることにより、不純物領域６ｃを設けない場合（その部分が活性領域２ａとして存在する場合）に比べて、不純物領域６ｃを設けた分の容量を削減することができる。このため、ベース層とコレクタ層（活性領域）との間のコレクタ寄生容量を低減することができる。   Further, an impurity region 6c is formed on the surface of the active region 2a between the SiGe alloy layer 4 and the element isolation film 3 by adding a reverse conductivity type impurity to the active region 2a containing the conductivity type impurity. Compared to the case where no impurity region 6c is provided (when the portion exists as the active region 2a), the capacity of the impurity region 6c can be reduced. For this reason, the collector parasitic capacitance between the base layer and the collector layer (active region) can be reduced.

図１７〜図２１は、本発明の第３実施形態による半導体装置の製造プロセスの特徴的な工程を説明するための断面図である。尚、特徴工程以外の製造プロセスは、本発明の第１実施形態と同様であり、第１実施形態との相違点を中心に説明する。   17 to 21 are cross-sectional views for explaining characteristic steps of the semiconductor device manufacturing process according to the third embodiment of the present invention. The manufacturing process other than the characteristic process is the same as that of the first embodiment of the present invention, and the difference from the first embodiment will be mainly described.

（工程２ａ：図１７参照） 第１実施形態の工程１と工程２を経て、ＳｉＧｅ合金層４を形成した後、引き続き、ＳｉＧｅ合金層４の上に、ＣＶＤ法を用いてシリコン窒化膜１２を成膜する。膜厚は１００ｎｍ程度とする。   (Step 2a: Refer to FIG. 17) After forming the SiGe alloy layer 4 through the steps 1 and 2 of the first embodiment, the silicon nitride film 12 is subsequently formed on the SiGe alloy layer 4 using the CVD method. Form a film. The film thickness is about 100 nm.

（工程３ａ：図１８参照） リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、シリコン窒化膜１２およびＳｉＧｅ合金層４の不要な部分を順に除去する。この際、後述する不純物領域６ｃが形成される部分の活性領域２ａが露出することになるが、その露出量は５０ｎｍ程度となるように、レジストパターン寸法を調整している。   (Step 3a: see FIG. 18) A resist pattern is provided by lithography, and unnecessary portions of the silicon nitride film 12 and the SiGe alloy layer 4 are sequentially removed by dry etching. At this time, a part of the active region 2a where an impurity region 6c described later is formed is exposed, and the resist pattern dimension is adjusted so that the exposure amount is about 50 nm.

（工程４ａ：図１９参照） 引き続き、ＳｉＧｅ合金層４のパターンと素子分離膜３をマスクとして、イオン注入法を用いてホウ素（Ｂ）をイオン注入した後、熱処理による活性化を行い、活性領域２ａ表面に不純物領域６ｃを形成する。イオン注入条件は、例えばＢＦ_２を７０ｋｅＶの加速エネルギーで、３×１０^１５ｃｍ^−２の注入量とする。 (Step 4a: Refer to FIG. 19) Subsequently, boron (B) is ion-implanted using an ion implantation method using the pattern of the SiGe alloy layer 4 and the element isolation film 3 as a mask, and then activated by heat treatment. Impurity region 6c is formed on the surface 2a. Conditions for the ion implantation are, for example, a BF ₂ at an acceleration energy of 70 keV, the implantation dose of 3 × ¹⁰ 15 ^{cm -2.}

この不純物領域６ｃは、活性領域２ａに含まれる導電型不純物（第３実施形態ではｎ型不純物：Ｐ）に対して、逆導電型不純物（第３実施形態ではｐ型不純物：Ｂ）を添加することで形成される。   In this impurity region 6c, a reverse conductivity type impurity (p type impurity: B in the third embodiment) is added to the conductivity type impurity (n type impurity: P in the third embodiment) included in the active region 2a. Is formed.

（工程５ａ：図２０参照） ＣＶＤ法を用いてシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、ＳｉＧｅ合金層４の周囲にシリコン酸化膜からなる側壁膜６ａを形成する。シリコン酸化膜は、例えば、テトラエトキシシラン（ＴＥＯＳ）／酸素（Ｏ_２）混合ガスを７２０℃程度で加熱処理することによって成膜され、膜厚は１００ｎｍ程度とする。尚、この側壁膜６ａは、多結晶シリコン膜７の下に位置する部分においては、少なくとも不純物領域６ｃと素子分離膜３との境界５０の上にまたがるように形成している。 (Step 5a: refer to FIG. 20) A silicon oxide film is formed by using the CVD method, and then the entire surface is etched back by using dry etching, so that the sidewall film 6a made of the silicon oxide film is formed around the SiGe alloy layer 4. Form. The silicon oxide film is formed by, for example, heat-treating a tetraethoxysilane (TEOS) / oxygen (O ₂ ) mixed gas at about 720 ° C., and has a thickness of about 100 nm. The sidewall film 6 a is formed so as to straddle at least the boundary 50 between the impurity region 6 c and the element isolation film 3 in the portion located below the polycrystalline silicon film 7.

（工程５ｂ：図２１参照） 燐酸を用いたウエットエッチングにより、シリコン窒化膜１２のみを選択的に除去する。この結果、側壁膜６ａの上部がＳｉＧｅ合金層４の上面（この部分は、後述するｎ型拡散層５の上面に相当する）より上側に位置するように形成される。ここで、側壁膜６ａの上部への突出部７０の突出量は、シリコン窒化膜１２を成膜する膜厚を増減させることで任意に制御することができる。   (Step 5b: see FIG. 21) Only the silicon nitride film 12 is selectively removed by wet etching using phosphoric acid. As a result, the sidewall film 6a is formed so that the upper portion is located above the upper surface of the SiGe alloy layer 4 (this portion corresponds to the upper surface of an n-type diffusion layer 5 described later). Here, the protruding amount of the protruding portion 70 to the upper portion of the sidewall film 6a can be arbitrarily controlled by increasing or decreasing the film thickness for forming the silicon nitride film 12.

このようにすることで、側壁膜６ａを形成する際のエッチバック法での製造バラツキにより、側壁膜６ａが過度にエッチバックされた場合においても、側壁膜６ａの上部がＳｉＧｅ合金層４（ｎ型拡散層５）の上面より上側に位置することにより、上側に位置する側壁膜６ａの分だけ過度のエッチングに耐えることができ、ＳｉＧｅ合金層４の側壁が露出するのを抑制できる。   By doing so, even when the sidewall film 6a is excessively etched back due to manufacturing variations in the etch-back method when forming the sidewall film 6a, the upper portion of the sidewall film 6a remains the SiGe alloy layer 4 (n By being located above the upper surface of the mold diffusion layer 5), it is possible to withstand excessive etching by the amount of the side wall film 6a located on the upper side, and the side wall of the SiGe alloy layer 4 can be prevented from being exposed.

上記した工程５ｂ以降は、第１実施形態と同様の工程（工程６〜工程１２）を経て、図１６に示すようなＮＰＮトランジスタを有するバイポーラトランジスタ（半導体装置）が製造される。   After the above-described step 5b, a bipolar transistor (semiconductor device) having an NPN transistor as shown in FIG. 16 is manufactured through the same steps (steps 6 to 12) as in the first embodiment.

以上、実施の形態により本発明を詳細に説明したが、本発明はこれに限定されることなく、本発明の趣旨を逸脱しない範囲で、種々のバイポーラトランジスタに適用することができる。   Although the present invention has been described in detail with reference to the embodiments, the present invention is not limited to this, and can be applied to various bipolar transistors without departing from the spirit of the present invention.

本発明の第１実施形態に係る半導体装置を説明するための主要な構成を示す上面図（レイアウト図）である。1 is a top view (layout diagram) illustrating a main configuration for explaining a semiconductor device according to a first embodiment of the present invention; 本発明の第１実施形態に係る半導体装置を説明するための断面図である。It is sectional drawing for demonstrating the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the semiconductor device which concerns on 1st Embodiment of this invention. 側壁膜と、活性領域と素子分離膜の境界との位置関係を示す断面概略図である。It is a cross-sectional schematic diagram showing the positional relationship between the sidewall film, the active region, and the boundary between the element isolation films. 本発明の第２実施形態に係る半導体装置を説明するための断面図である。It is sectional drawing for demonstrating the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置を説明するための断面図である。It is sectional drawing for demonstrating the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the semiconductor device which concerns on 3rd Embodiment of this invention. 従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造を説明するための主要な構成を示す上面図（レイアウト図）である。It is a top view (layout diagram) showing a main configuration for explaining a conventional SiGe-based heterojunction bipolar transistor structure. 従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造を説明するための断面図である。It is sectional drawing for demonstrating the conventional SiGe base heterojunction bipolar transistor structure.

符号の説明Explanation of symbols

１ ｐ型シリコン基板
２、２ａ コレクタ層（活性領域）
３ 素子分離領域（ＳＴＩ）
４ シリコンゲルマニウム（ＳｉＧｅ）合金層
５ ｎ型拡散層（エミッタ層）
６ 絶縁膜からなる側壁膜
７ 多結晶シリコン膜
８ シリサイド膜
９ シリコン酸化膜からなる側壁膜（サイドウォール）
１０ 層間絶縁膜
２１ 引き出し電極
５０ 活性領域と素子分離膜との境界
６０ 溝 1 p-type silicon substrate 2, 2a collector layer (active region)
3 Device isolation region (STI)
4 Silicon germanium (SiGe) alloy layer 5 N-type diffusion layer (emitter layer)
6 Sidewall film made of insulating film 7 Polycrystalline silicon film 8 Silicide film 9 Sidewall film made of silicon oxide film (sidewall)
10 Interlayer insulation film 21 Lead electrode 50 Boundary between active region and element isolation film 60 Groove

Claims (5)

半導体基板に設けられた素子分離膜と、
前記素子分離膜に囲まれ、コレクタ層として機能する活性領域と、
前記活性領域の上に設けられたベース層と、
前記ベース層の上に設けられたエミッタ層と、
前記ベース層と前記素子分離膜との間に位置し、前記活性領域の表面に設けられた溝と、
前記溝に埋め込まれた第１の絶縁膜と、
前記エミッタ層および前記ベース層の側壁を覆う第２の絶縁膜と、
前記エミッタ層に接し、且つ、前記エミッタ層、前記第２の絶縁膜、及び前記素子分離膜の上にまたがって設けられた導電膜と、
前記素子分離膜の上の導電膜に接して設けられた引き出し電極と、
を備え、
前記導電膜の下に位置する前記第２の絶縁膜は、前記第１の絶縁膜と前記素子分離膜との境界の上にまたがって設けられていることを特徴とした半導体装置。 An element isolation film provided on a semiconductor substrate;
An active region surrounded by the element isolation film and functioning as a collector layer;
A base layer provided on the active region;
An emitter layer provided on the base layer;
A groove located between the base layer and the element isolation film and provided on the surface of the active region;
A first insulating film embedded in the trench;
A second insulating film covering sidewalls of the emitter layer and the base layer;
A conductive film provided in contact with the emitter layer and over the emitter layer, the second insulating film, and the element isolation film;
An extraction electrode provided in contact with the conductive film on the element isolation film;
With
The semiconductor device according to claim 1, wherein the second insulating film located under the conductive film is provided over a boundary between the first insulating film and the element isolation film. 前記溝は、前記ベース層と前記素子分離膜をマスクとして、自己整合的にエッチング形成されていることを特徴とした請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the groove is formed by etching in a self-aligning manner using the base layer and the element isolation film as a mask. 前記第１の絶縁膜と前記第２の絶縁膜は、同一材料で一体的に形成されていることを特徴とした請求項１または２に記載の半導体装置。   3. The semiconductor device according to claim 1, wherein the first insulating film and the second insulating film are integrally formed of the same material. 半導体基板に設けられた素子分離膜と、
前記素子分離膜に囲まれ、コレクタ層として機能する活性領域と、
前記活性領域の上に設けられたベース層と、
前記ベース層の上に設けられたエミッタ層と、
前記ベース層と前記素子分離膜との間に位置し、前記活性領域の表面に設けられた不純物領域と、
前記エミッタ層および前記ベース層の側壁を覆う第２の絶縁膜と、
前記エミッタ層に接し、且つ、前記エミッタ層、前記第２の絶縁膜、及び前記素子分離膜の上にまたがって設けられた導電膜と、
前記素子分離膜の上の導電膜に接して設けられた引き出し電極と、
を備え、
前記活性領域は、導電型不純物を含む領域であって、前記不純物領域は、前記活性領域に逆導電型不純物を添加した領域であり、
前記導電膜の下に位置する前記第２の絶縁膜は、前記不純物領域と前記素子分離膜との境界にまたがって設けられていることを特徴とした半導体装置。 An element isolation film provided on a semiconductor substrate;
An active region surrounded by the element isolation film and functioning as a collector layer;
A base layer provided on the active region;
An emitter layer provided on the base layer;
An impurity region located between the base layer and the element isolation film and provided on a surface of the active region;
A second insulating film covering sidewalls of the emitter layer and the base layer;
A conductive film provided in contact with the emitter layer and over the emitter layer, the second insulating film, and the element isolation film;
An extraction electrode provided in contact with the conductive film on the element isolation film;
With
The active region is a region containing a conductivity type impurity, and the impurity region is a region obtained by adding a reverse conductivity type impurity to the active region,
The semiconductor device, wherein the second insulating film located under the conductive film is provided across a boundary between the impurity region and the element isolation film. 前記導電膜は、前記エミッタ層に接して直線状に設けられ、且つ、その両端が、前記素子分離膜の上に設けられていることを特徴とした請求項１〜４のいずれか一項に記載の半導体装置。   5. The conductive film according to claim 1, wherein the conductive film is provided linearly in contact with the emitter layer, and both ends thereof are provided on the element isolation film. The semiconductor device described.

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