JP2006119023A - Asic testing mechanism - Google Patents
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Abstract
Description
本提案は、ASIC内部の論理回路テストの手段に関するものである。 This proposal relates to the logic circuit test method inside the ASIC.
ASICの製造技術が進歩するにつれ、単一のASIC内に、より多くの論理機能が収容されるようになっている。現代のASICには、1つのシリコン・チップ上に多数のゲートが配置され、このようなゲートを相互接続することによって、例えば、プリンタ画像処理のような複雑な機能を実現可能となっている。そうした大規模ASICの製造には、その内部にミスがないことが要求されるため、チップの製造後に各種電気的テストを行う必要性が生じている。 As ASIC manufacturing technology advances, more logical functions are housed within a single ASIC. In modern ASICs, a large number of gates are arranged on one silicon chip, and such gates can be interconnected to realize complicated functions such as printer image processing. The manufacture of such a large-scale ASIC requires that there be no mistakes in the interior, and thus there is a need to perform various electrical tests after the manufacture of the chip.
しかしながら、機能がより複雑になるにつれ、回路内の各装置の検証や電気的テストにかかるコストならびに困難さも増している。電気的テストの観点から言えば、ASICの各ゲートが正しく機能していることを全体的に検証するためには、原則的に、(デジタル的に、各ゲートがスタックオープンにもスタッククローズにもなっていないと判断し、)ゲートの各々を個別的に実行できるだけでなく、回路内の他のゲートと関連性を保ちながら、想定可能なあらゆる演算の組み合わせによって実行できなければならない。 However, as functions become more complex, the cost and difficulty of verifying and electrical testing each device in the circuit has increased. From an electrical test perspective, in order to verify overall that each gate of the ASIC is functioning properly, in principle (digitally, each gate is either open or closed). Not only can each of the gates be executed individually), it must be able to be executed by any conceivable combination of operations while remaining relevant to the other gates in the circuit.
従来、このようなチップ・テストは、テスト・ベクタを用いて所望のテストを実行する自動検査装置(ATE)によって行われていた。ここで、テスト・ベクタとは、一定時間中のすべてのパッケージ・ピンに対する所望のテスト入力(または信号)、関連する１クロックパルス(または複数パルス)、予想されるテスト出力(または信号)のことを言い、また、ある特定のマクロの検査を試みる場合に用いられることも多い。複雑な機能を有するASICでは、膨大なテスト・ベクタを有することになり、従って、テスト時間が長くなることも多かった。また、このような膨大なテスト・ベクタを設計者が自ら作成することは、工数上、大変な負担を強いられるものであった。 Conventionally, such a chip test has been performed by an automatic inspection device (ATE) that performs a desired test using a test vector. Here, the test vector is the desired test input (or signal) for all package pins during a given time, the associated one clock pulse (or multiple pulses), and the expected test output (or signal). It is also often used when trying to check a particular macro. An ASIC having a complicated function has an enormous number of test vectors, and thus the test time is often long. In addition, it has been a heavy burden in terms of man-hours for the designer to create such a vast number of test vectors.
このような問題より、近年では、テスト容易化設計(DFT)が推進されている。DFTの目的は、外部入力・出力からASICの内部を観察する能力を高めることにある。すなわち、本来、ASICに期待される機能(例：プリンタ画像処理、など)の他に、その機能をASICの特定のピンを通して透過させることが可能なモヂュールをも予め内蔵させ、簡単なテスト・ベクタ入出力にてチップ・テストを行うことを可能とする。 Due to these problems, design for testability (DFT) has been promoted in recent years. The purpose of DFT is to increase the ability to observe the inside of the ASIC from external inputs and outputs. In other words, in addition to the functions originally expected from ASIC (eg, printer image processing, etc.), a module that allows the functions to be transmitted through specific pins of ASIC is built in in advance, and a simple test vector Enables chip test by input / output.
DFTで良く使用される例の1つに、スキャン・パスが挙げられる。スキャン・パスは、一連の同期クロック式マスタ・スレーブラッチ、または、レジスタによって構成され、各ラッチは、論理回路の特定ノードにそれぞれ接続されている。このようなラッチは、論理回路ノードを既定の状態に予め設定し、直列データストリーム(スキャンイン)によってロードすることができる。したがって、通常の方法で、論理回路のエクササイズを行うことができるうえ、(スキャンラッチを備えた各ノードの)演算結果は、各ラッチに記憶される。ラッチの内容を直列にアンロード(スキャンアウト)することによって、関連ノードの特定のテスト演算結果を読み出して、誤ったノード演算の分析を行うことができる。また、この時必要とされるテスト・ベクタは、通常、検査パターン自動生成ツール(ATPG)を使用することで、最も、合理的、かつ、縮小されたベクタが作成することが可能となっている。このようなデータのスキャン技法については、<<A Survey of Design for Testability Scan Techniques>>(VLSI Design：第5巻、No121-1684年12月)の中で、E.J.McCluskeyによって述べられている。 One example often used in DFT is the scan path. The scan path is composed of a series of synchronous clocked master / slave latches or registers, and each latch is connected to a specific node of the logic circuit. Such a latch can be loaded with a serial data stream (scan-in) with the logic circuit nodes preset to a predetermined state. Therefore, the logic circuit can be exercised by a normal method, and the operation result (at each node having the scan latch) is stored in each latch. By unloading (scanning out) the contents of the latches in series, a specific test operation result of the related node can be read and an erroneous node operation can be analyzed. In addition, the test vector required at this time is usually the most rational and reduced vector can be created by using the automatic test pattern generation tool (ATPG). . Such data scanning techniques are described by E.J.McCluskey in << A Survey of Design for Testability Scan Techniques >> (VLSI Design: Vol. 5, No. 1211-1684).
が、現状、このスキャン・パスによるASICテスト手法で、全てのASIC検査を行うことが可能かというと、そうではない。即ち、前述したように、スキャン・パスによるASICテスト手法は、一連の同期クロック式マスタ・スレーブラッチ、または、レジスタによって、テストされるべきモヂュール(DUT)が観察可能となっていることが大前提であるため、ASIC内に一連の同期クロックと非同期で動作するラッチが存在する場合、それに関連するモヂュールはスキャン・テストの対象とはならない。このような非同期動作のラッチが使用される要因として、(1)同期クロック式のラッチ、レジスタは、半導体チップ上で、非同期動作のラッチより多くの面積を消費するため、ASICの規模縮小を目的として非同期動作のラッチが推奨される場合がある、(2)同期クロック式のラッチ、レジスタは、熱的損失が大きく、プリンタのように筺体が比較的小さく半導体チップの発熱がクリティカルとなる機器用のASICでは、熱的損失の少ない非同期動作のラッチの使用が推奨される場合がある、などが挙げられる。 However, at present, it is not possible to conduct all ASIC inspections using this scan path ASIC test method. In other words, as described above, the ASIC test method using the scan path is based on the premise that the module (DUT) to be tested can be observed by a series of synchronous clock type master / slave latches or registers. Therefore, if there is a series of latches operating asynchronously with a series of synchronous clocks in the ASIC, the associated module is not subject to scan testing. The reasons why such asynchronous latches are used are as follows: (1) Since the synchronous clock type latches and registers consume more area on the semiconductor chip than the asynchronous latches, the purpose is to reduce the size of the ASIC. Asynchronous latches may be recommended as (2) Synchronous clock type latches and registers have large thermal loss and are relatively small in housing like printers, where heat generation of semiconductor chips is critical In some ASICs, it may be recommended to use an asynchronous latch with low thermal loss.
このように、1つのASIC内で、一連の同期クロック式のラッチと非同期動作のラッチを共用した場合、そのチップ・テストには、スキャン・テスト(一連の同期クロック式ラッチに関連するモヂュールのテストを行う)と、従来から存在した設計者が作成したテスト・ベクタにてATE検査を行う手法(非同期動作のラッチに関連するモヂュールのテストを行う)を併用するのが通常である。 In this way, when a series of synchronous clocked latches and asynchronous latches are shared within a single ASIC, the chip test may include scan tests (module tests associated with a series of synchronous clocked latches). Is usually used together with a conventional method of performing an ATE check on a test vector created by a designer (testing a module related to an asynchronous latch).
例えば、弊社の場合、ASICの検査にて、スキャン・テストによりチップの約90%部分のテストを行い、残りの10%部分( = スキャン・パスより外れたモヂュール)を設計者が作成したテスト・ベクタにて検査していく場合が多い。
しかしながら、従来のASIC検査手法には以下のような欠点が存在した。 However, the conventional ASIC inspection method has the following drawbacks.
まず、スキャン・テストは一連の同期クロック式ラッチの支配下にDUTが存在することが検査可能となる条件である。一方、設計者が作成したテスト・ベクタにてATE検査を行う手法では、検査は、あくまでASICパッケージ・ピンに依存していると言える。即ち、ASICパッケージ・ピンにて操作不可能なユニット、もしくは、ASICパッケージ・ピンにて操作可能でも、その出力がASICパッケージ・ピンにて観測不可能なユニットは、ATE検査の対象とはならない。以上から、以下のような不具合例が考えられる。 First, the scan test is a condition under which it is possible to check that a DUT exists under the control of a series of synchronous clock latches. On the other hand, in the method of performing ATE inspection using the test vector created by the designer, it can be said that the inspection depends solely on the ASIC package pins. That is, a unit that cannot be operated with an ASIC package pin or a unit that can be operated with an ASIC package pin but whose output cannot be observed with an ASIC package pin is not subject to ATE inspection. From the above, the following failure examples can be considered.
即ち、最近、1つのチップ内に、MPU、ユーザ・ロジック(UDL)、各種メモリなどが含まれたシステム・オン・チップ(SOC)と呼ばれるタイプのASICで、チップ内システム制御用のデータ・バスやアドレス・バスが内部で閉じている(パッケージの外部に開放されていない)場合が、多々見られる。例えば、画像制御・計算用のユニットなどは、メモリから読み出したデータを加工して、それを再度、メモリ上の別のエリアに書き込むことが主たる動作であるため、メモリ用のバスがASIC内部で閉じている場合、その動作は完全にASIC内部で完結してしまう。仮にこのようなモヂュール内で、スキャン・パスから外れたレジスタが存在する場合(理由としては、そのモヂュールの規模が大きすぎるため、高速な動作を要求されないレジスタを非同期動作のラッチに変更せざるを得なかったなど、幾つか考えられる)、まず、その内部機能を全て、スキャンで保証することは不可能となる。一方、設計者の作成したテスト・ベクタにて検査しようにも、ASICの外部に制御バスなどが開放されていなければ、テストのためのデータ入出力が行えないと言うことになる。即ち、チップ内に、現在ある手法では検査不能なDUTが存在することとなる。 That is, a data bus for system control within a chip is a type of ASIC called a system-on-chip (SOC) that recently includes an MPU, user logic (UDL), and various memories in one chip. Or the address bus is closed inside (not open outside the package). For example, the image control / calculation unit mainly processes the data read from the memory and writes it again in another area on the memory, so the memory bus is built inside the ASIC. When closed, the operation is completely completed inside the ASIC. If there is a register out of the scan path in such a module (because the module is too large, it is necessary to change a register that does not require high-speed operation to an asynchronous latch. First of all, it is impossible to guarantee all the internal functions by scanning. On the other hand, even if the test vector created by the designer is used for inspection, if the control bus is not open outside the ASIC, data input / output for testing cannot be performed. That is, there is a DUT that cannot be inspected by the existing method in the chip.
当然、このような検査不能な部分がASIC内に存在しないよう、検査が必要で、かつ、スキャン・パスより外れたユニットの入出力は、設計上、ASICパッケージ・ピンにアサイン可能なようになっているのが普通である。即ち、ASICパッケージ・ピンの特定の数本をテスト・モード選定用に割り当て、そのピンの入力信号情報を基に、テスト・ベクタにより検査されるべきDUT(複数あると仮定)の内から、どのモヂュールの入出力をASICパッケージ・ピンにアサインするか(もしくは、本来のASICの機能ピンをアサインするか)をテスト専用マルチ・プレクス可能な構成で、検査を行えるようにしている。 Naturally, in order to prevent such uninspectable parts from being present in the ASIC, it is necessary to inspect and the input / output of the unit outside the scan path can be assigned to the ASIC package pin by design. It is normal. That is, assign a specific number of ASIC package pins for test mode selection, and based on the input signal information of that pin, select which DUT (assuming there are multiple) to be examined by the test vector. The module can be inspected with a configuration that can be multiplexed for testing whether the module input / output is assigned to the ASIC package pins (or whether the original ASIC function pins are assigned).
が、このようなテスト専用マルチ・プレクサは各DUTのバスが集中するため、チップ上で膨大な面積を消費するユニットになりやすい。なので、このテスト・モヂュールの挿入は、直接的に作成されるASICのコスト・アップに跳ね返ってくる存在と言える。 However, such test-dedicated multiplexers tend to be a unit that consumes an enormous area on the chip because the bus of each DUT is concentrated. Therefore, it can be said that the insertion of this test module rebounds from the cost increase of the directly created ASIC.
また、このような比較的規模の大きなマルチ・プレクサは、設計変更にも対応し難いと言う欠点をも有する。例えば、設計変更にて、新たにテスト・ベクタにより検査されるべきユニットが追加されてしまった場合(経験上、このようなモヂュールは、特に、スキャン・パスから外されることが多い)、仮にこの時すでにASICのマスタ・フロア・プランが決まっていたりすると、他のモヂュールに影響を与えず、この新規モヂュールのためにテスト専用マルチ・プレクスを変更、もしくは、追加することは不可能に近い(理由は、その大きさ故、全体のフロア・マッピングが著しく乱される可能性が高いからである)。それ故、このような場合は(上記新規モヂュールのために、テスト専用マルチ・プレクスやスキャン・パスを、変更、もしくは、追加する場合)、全体のマスタ・フロア・プランニングに立ち戻って設計の変更を行わなければならない事態に陥りやすいのである(即ち、設計期間が大きく延長されてしまう)。 Further, such a relatively large multiplexer has a drawback that it is difficult to cope with a design change. For example, if a design change adds a new unit to be tested with the test vector (experienced such modules are often removed from the scan path in particular) If the ASIC master floor plan has already been decided at this time, it is almost impossible to change or add a test multiplex for this new module without affecting other modules. (The reason is that because of its size, the overall floor mapping is likely to be significantly disturbed). Therefore, in such a case (when a test multiplex or scan path is changed or added for the new module), go back to the overall master floor planning and change the design. It is easy to fall into a situation that must be done (that is, the design period is greatly extended).
まとめると、現状の技術では、(1)スキャン・パスにて、ASIC内の全てのモヂュールを検査することは不可能、(2)しかし、スキャン・パスから外れたDUTの検証には、別途、大規模なテスト回路が必要となる、(3)さらに、設計変更時には、そのテスト・ユニット修正のため大幅な工数増大の可能性もある、と言った問題点が存在すると考えられる。 In summary, with the current technology, (1) it is impossible to inspect all modules in the ASIC in the scan path, (2) However, in order to verify the DUT that is out of the scan path, separately, A large-scale test circuit is required. (3) Furthermore, there may be a problem that there may be a significant increase in man-hours due to the modification of the test unit when the design is changed.
以上、本提案は、上記問題点を解決する手段を提供するものである。 As described above, the present proposal provides means for solving the above problems.
本提案は、ASICのテスト機構において、テストされるべきASICの内部にマイクロ・プログラムを解析し、また、その上記マイクロ・プログラムの内容に従い制御動作を行うことが可能な手段を有し、上記マイクロ・プログラムの内容に従い制御動作を行うことが可能な手段が、マイクロ・プログラムの内容に従って、上記テストされるべきASICに対しテスト入力信号を自動発生し、そして、また、上記マイクロ・プログラムの内容に従い制御動作を行うことが可能な手段が、自らが発したテスト入力信号の結果得られたテスト出力を上記テストされるべきASICの外部に出力させるという機能を特徴とするASICのテスト機構により、上記問題点の解決を図るものである。 This proposal has means capable of analyzing a micro program in the ASIC to be tested in the ASIC test mechanism and performing control operations according to the contents of the micro program. A means capable of performing a control operation according to the contents of the program automatically generates a test input signal to the ASIC to be tested according to the contents of the micro program, and also according to the contents of the micro program. By means of the ASIC test mechanism, the means capable of performing the control operation outputs the test output obtained as a result of the test input signal issued by itself outside the ASIC to be tested. It is intended to solve the problem.
上記のように、本提案では、ASICに元々備わっている機能を上手く使いまわし、特別なテスト用のロジックを追加することなく、スキャン・パスから外れたモヂュールの検査を可能にし、しかも、設計の変更に柔軟に対応可能なシステムを実現している。 As mentioned above, this proposal makes good use of the functions inherent in the ASIC, enables inspection of modules that are out of the scan path without adding special test logic, A system that can respond flexibly to changes is realized.
＜実施形態１＞
以下、本発案の実施例について説明する。本実施例では、プリンタ専用のASICを想定し、ASICのチップ内に、MPU、UDL、及び、メモリ含まれているが、MUP用のROM(フラッシュROMだと仮定)は外付けであると仮定して、説明を行っていく。
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Hereinafter, examples of the present invention will be described. In this embodiment, a printer-specific ASIC is assumed, and the MPU, UDL, and memory are included in the ASIC chip, but the MUP ROM (assumed to be a flash ROM) is assumed to be external. I will explain.
図-1は、本実施の代表的な構成を示したものである。まず、テストされるべきASIC1-1があり、これは、自動検査装置(ATE)1-2に、ASIC1-1の外部ピン1-3で接続され、テストが行われる。この外部ピンには、ASIC1-1の動作に必要なCLKピンやRESETピンなどが、含まれている。また、上記で想定した通り、ASIC1-1は、外付けのROM1-4と接続されるべきであり、これらはASIC1-1のパッケージに出ているROM専用のインストラクション・バス1-5にて接続されるようになっているものとする。ここで、ROM1-4の存在であるが、ASIC1-1のチップ検査時には、当然、テストはチップ単体で行われるはずなので、実際にはROM1-4は接続されていないことになる。が、テスト中、ATE1-2の入出力信号により、仮想的にROM1-4が接続されているような状態が作り出されるので、説明の便宜上、「ROM」と言う言葉を使用していくことにする。次に、ASIC1-1の内部であるが、これも上記で想定した通り、プリンタ全体のシステムを管理するMPU1-11、ユーザにより設計されたUDL1-12、そして、メモリ(これは、D-RAM、S-RAMのどちらでも構わない)1-13を含んでいるものとする。そして、MPU1-11と各種モヂュールとの関係であるが、UDL1-12とはペリフェラル・バス1-14で、メモリ1-13とはメモリ・バス1-15で、また、外部にある(ATE1-2上の仮想)ROM1-4とは、前述のインストラクション・バス1-5にて、接続されているものとする。ここでは、最新のハード構成のつもりで、ROM、メモリ、周辺モヂュールと別々のバスを持たせる仕組みにしたが、これは従来通りの1つのバスのみで全てのユニットとやり取りするような構成でも、本提案の内容に全く影響を与えない。 FIG. 1 shows a typical configuration of this embodiment. First, there is an ASIC 1-1 to be tested, which is connected to an automatic inspection device (ATE) 1-2 via external pins 1-3 of the ASIC 1-1 for testing. These external pins include a CLK pin, a RESET pin, and the like necessary for the operation of the ASIC 1-1. As assumed above, ASIC1-1 should be connected to external ROM1-4, and these are connected via ROM-specific instruction bus 1-5 in the ASIC1-1 package. It is supposed to be done. Here, ROM1-4 exists, but when testing the chip of ASIC1-1, naturally, the test should be performed on a single chip, so that ROM1-4 is not actually connected. However, during the test, the state that ROM1-4 is virtually connected is created by the input / output signals of ATE1-2, so for convenience of explanation, we will use the word "ROM" To do. Next, inside the ASIC1-1, as also assumed above, MPU1-11 that manages the entire printer system, UDL1-12 designed by the user, and memory (this is D-RAM Or S-RAM) (1-13). The relationship between MPU1-11 and various modules is as follows: UDL1-12 is peripheral bus 1-14, memory 1-13 is memory bus 1-15, and it is external (ATE1- It is assumed that (virtual) ROM 1-4 on 2 is connected by the instruction bus 1-5 described above. Here, with the intention of the latest hardware configuration, ROM, memory, peripheral modules and a separate bus are used, but this is a conventional configuration that allows only one bus to communicate with all units. It has no effect on the content of this proposal.
また、UDL1-12には、スキャン・パスから外れたモヂュール1-16が含まれているものとする。実際には、このようなDUT(スキャン・パスから外れており、かつ、別途、検査が必要となるモヂュール)がUDLの中に1つしかないと言うことは稀なのだが、ここは説明の便宜上、モヂュール1-16だけがこれに該当するものだと仮定する。 Further, it is assumed that the UDL 1-12 includes a module 1-16 that is out of the scan path. In reality, it is rare to say that there is only one such DUT (a module that is out of the scan path and requires separate inspection) in the UDL. Suppose only Modules 1-16 fall under this category.
上記のようなスキャン・パスから外れたモヂュール1-16には、以下のような構成が考えられる(図2参照)。(1)非同期動作のラッチの出力に、なんらかのコンビネーション・ロジックが接続されているもの(例：マルチ・プライヤ、など)、(2)基本的にシーケンシャル動作なのだが、比較的変更回数の少ないレジスタのみを(例：印字モード毎に切り替わるマルチ・プレクス・パス、など) 非同期動作のラッチで構成したもの、(3)完全にシーケンシャル動作なのだが、設計変更時に付け加えられたモヂュールのため、スキャン・パスが貼れなかったもの、等である。 The following configuration is conceivable for the module 1-16 outside the scan path as described above (see FIG. 2). (1) Any combination logic connected to the output of an asynchronous latch (eg, multiplier) (2) Basically sequential operation, but only registers with relatively few changes (Example: Multiplex pass that switches for each print mode, etc.) Consists of asynchronous operation latches, (3) Although it is completely sequential operation, the scan pass is not possible due to the module added at the time of design change. Those that could not be pasted.
上記の構成について、テストを行うことを考えると、(1)の場合は、入力ベクタを非同期動作のラッチにラッチさせ、その直後に、出力(期待値)を読み取ることでDUTの検証が簡単に行える。(2)と(3)の場合は、モヂュールにある規定の数の同期クロックを与え、制御レジスタのポーリング、もしくは、割り込みハンドル処理にて出力(期待値)が得られたことを確認してから、その値を読み取ることが必要となる。どちらの場合でも、ASIC1-1に内蔵されているMPU1-11に付属している機能により、簡単に実現可能な行為である。 Considering the test for the above configuration, in the case of (1), the DUT can be easily verified by latching the input vector in the asynchronous operation latch and reading the output (expected value) immediately after that. Yes. In the case of (2) and (3), after giving the specified number of synchronous clocks in the module and confirming that the output (expected value) was obtained by polling the control register or interrupt handle processing It is necessary to read the value. In either case, it is an action that can be easily realized by the function attached to MPU1-11 built in ASIC1-1.
以上を踏まえて、本発案の実施例の基本的な動作について説明を行う。
図-3は、その一連の動作順序を書き表したフローチャートである。まず、ASIC1-1に対し、チップ検査開始を知らせる(S101)。これは、恐らく、ASICのパッケージ・ピン上に必ず存在する、リセット端子を用いて、リセット状態→リセット解除というタイミングを用いて行うことが可能である。その直後、MPU1-11は、リセット後のPC開始アドレスをインストラクション・バス1-5を介して発するはずである。
Based on the above, the basic operation of the embodiment of the present invention will be described.
Fig. 3 is a flowchart showing the sequence of operations. First, the start of chip inspection is notified to ASIC 1-1 (S101). This can probably be done using a reset terminal, always present on the package pin of the ASIC, using the timing of reset state → reset release. Immediately thereafter, the MPU 1-11 should issue the PC start address after reset via the instruction bus 1-5.
この時、その信号を受けたATE1-2上の仮想ROM1-4は、PCに応じてMPU1-11の制御命令を、順次、出力していくことになる(今後、特に詳しく言及しないが、ATE1-2上の仮想ROM1-4の出力するMPUの制御命令とは、ASIC1-1のパッケージ・ピンに与えられるテスト・ベクタだと考えてもらえればよいと思う)。 At this time, the virtual ROM1-4 on ATE1-2 that receives the signal will sequentially output the MPU1-11 control commands according to the PC (the ATE1 will not be specifically mentioned in the future). I think that the MPU control instruction output by virtual ROM1-4 on -2 is a test vector given to the package pin of ASIC1-1).
初めに行われるべき処理は、ASIC1-1システムの初期化処理(P101)である。MPU1-11は、ATE1-2上の仮想ROM1-4の出力する命令に応じて、検査に必要とされるチップの初期化処理を行う(例：ROM、メモリ、及び、周辺ユニットへのアクセス・クロック数の決定、割り込みの初期化、など)。次に、MPU1-11は検査のための入力データをATE1-2上の仮想ROM1-4より読み込む(P102)(即ち、予め、この動作を予想し、インストラクション・バス1-5に対して、入力のテスト・ベクタを作成しておくことになる)。MPU1-11は、読み込んだ値を自らの汎用レジスタにロードし、次に、そのデータをDUTの入力部に書き込んでいく(P103)。当然、１回のテスト(例：双方向印字4パス・モードのセレクタ出力を確認するテスト、通常文字印字のセレクタ出力を確認するテスト、など)を行うのに必要な入力パターン(即ち、設定すべきレジスタ数)は1つとは限らないので、テストに必要な設定が行えるまで、P102とP103の操作を繰り返すことになる(P104の判断と分岐)。 The process to be performed first is the ASIC1-1 system initialization process (P101). MPU1-11 performs chip initialization processing required for inspection in accordance with instructions output from virtual ROM1-4 on ATE1-2 (eg, access to ROM, memory, and peripheral units) (Determining the number of clocks, initializing interrupts, etc.) Next, the MPU 1-11 reads the input data for inspection from the virtual ROM 1-4 on the ATE1-2 (P102) (i.e., predicts this operation in advance and inputs it to the instruction bus 1-5. (You will have to create a test vector). The MPU 1-11 loads the read value into its general-purpose register, and then writes the data to the input unit of the DUT (P103). Naturally, the input pattern (ie, setting) required to perform a single test (eg, a test for checking the selector output for bidirectional printing 4-pass mode, a test for checking the selector output for normal character printing, etc.) Since the number of registers is not necessarily one, the operations of P102 and P103 are repeated until the setting necessary for the test can be performed (determination and branching of P104).
テストに必要な設定が終了した後、上記で図2を用いて説明したように、テスト出力を得るためにタイミング待ちが必要であれば、それを行う(P105の判断と分岐)。この場合、前述した通り、ポーリングか割り込みハンドルにてこれを行うと考えられるが、この操作はASIC1-1に内臓のMPU1-11を用いれば簡単に行える、既知の手順であるので、ここでは特に詳しい説明は記述しないことにする。 After the setting necessary for the test is completed, as described above with reference to FIG. 2, if it is necessary to wait for timing in order to obtain the test output, it is performed (judgment and branching in P105). In this case, as described above, it is thought that this is done by polling or an interrupt handle, but this operation is a known procedure that can be easily performed by using the built-in MPU 1-11 in ASIC 1-1. A detailed explanation will not be given.
手順P105により、DUTからテスト出力が得られたことを知らされたMPU1-11は、そのテスト出力をDUTの読み取りレジスタから自らの汎用レジスタにロードさせる(この時、当然、前もってテストに使用されると考えられる出力は読み取り可能として設計されておくべきである)(107)。そして、次にMPU1-11は汎用レジスタにロードしたテスト出力をASIC1-1のパッケージの外部ピンにストアする(108)。例えば、上記外部にある(ATE1-2上の仮想)ROM1-4はフラッシュROMと言う仮定であったはずなので、ROM専用のインストラクション・バス1-5はMPU1-11のストア命令に対して開放されているはずである(もしくは、P101のシステム初期化設定で、書き込み可能アドレス領域に指定できるはずである)。即ち、外部にある(ATE1-2上の仮想)ROM1-4のアドレス領域に、上記汎用レジスタにロードしたテスト出力をストアすると言う操作により、(我々が目指すところである) ASIC1-1のパッケージの外部ピンへのテスト出力観測値の出力が可能となるはずである。そして、この操作(ASIC1-1のパッケージ外部ピンの信号変化)によって、ATE1-2がASIC1-1内の(スキャン・パスから外れた)モヂュール1-16のテスト出力の観測が行えるようになっている。 MPU1-11, which is informed that the test output has been obtained from the DUT by procedure P105, loads the test output from the read register of the DUT to its general-purpose register (at this time, of course, it is used for the test in advance) Output should be designed to be readable) (107). Next, the MPU 1-11 stores the test output loaded in the general-purpose register in the external pin of the ASIC1-1 package (108). For example, ROM1-4 outside the above (virtual on ATE1-2) should have been assumed to be a flash ROM, so ROM dedicated instruction bus 1-5 is freed for MPU1-11 store instructions (Or it should be able to be specified as a writable address area in the system initialization settings of P101). That is, by storing the test output loaded into the general-purpose register in the address area of ROM1-4 outside (virtual on ATE1-2), the outside of the package of ASIC1-1 (which we are aiming for) It should be possible to output test output observations to the pins. And this operation (signal change of the external pin of ASIC1-1 package) allows ATE1-2 to observe the test output of module 1-16 in ASIC1-1 (out of the scan path). Yes.
この時、当然、1回のテスト・モードによって得られる出力観測値は1つとは限らないので、検査されるべき出力観測値全てに対して、手順P106と手順P107の操作を行っていく(P108の判断と分岐)。 At this time, as a matter of course, the number of output observations obtained by one test mode is not necessarily one, so the operations of Step P106 and Step P107 are performed for all the output observations to be examined (P108). Decision and branch).
全ての出力観測値をASIC1-1のパッケージの外部ピンへ出力した後、仮に、まだ、検査されるべきテスト・モードがあるならば手順P102に操作を戻す(P109の判断と分岐)。全てのテスト・モードについて検査が完了していれば、ASIC1-1のテストを終了する(E101)。 After outputting all the output observation values to the external pins of the package of ASIC 1-1, if there is still a test mode to be inspected, the operation is returned to step P102 (determination and branching of P109). If the inspection has been completed for all the test modes, the ASIC1-1 test is terminated (E101).
上記の通り、テスト専用の特殊ロジックを持たせること無しに、かつ、基からASIC1-1に備わっている、MPU1-11のロード・ストア命令や、インストラクション・バス1-5などの仕組みを上手く利用することで、スキャン・パスから外れたDUTの検証を可能にしていることが分かる。また、この構成は、テスト専用の特殊ロジックを用いた検査を行っているわけでないので、仮に、ASIC設計の途中で、UDLの変更があったとしても(そして、それがスキャン・パスから外れたとしても)、外部にある(ATE1-2上の仮想)ROMのマイクロ・プログラムを変更することで、即ち、ATE1-2に与えるテスト・ベクタ入力を一部変更することで、設計変更したDUTへ検査が簡単に追加できることが分かると思う(つまり、P109の判断で、テスト・モードが増えることに等しいと考えられる)。 As mentioned above, without using special logic dedicated to testing, and using the mechanism such as MPU1-11 load / store instructions and instruction bus 1-5, which are built into ASIC1-1 from the beginning This makes it possible to verify the DUT out of the scan path. Also, since this configuration does not perform inspection using special logic dedicated to testing, even if there is a UDL change in the middle of ASIC design (and it was out of the scan path) By changing the external ROM (virtual on ATE1-2) microprogram, that is, by changing the test vector input given to ATE1-2, the design can be changed to the DUT. You can see that the test can be easily added (that is, it is considered to be equivalent to increasing the test mode at the judgment of P109).
＜実施形態２＞
上記実施例-1では、ASIC内にフラッシュROMが内蔵されていないと言う仮定で話を進めたが、昨今のSOCチップでは、このフラッシュROMがASIC内に内蔵されている場合も多々ある。よって実施例-2として、このような場合の実現例について述べていく。
<
In the first embodiment, the discussion has been made on the assumption that the flash ROM is not built in the ASIC. However, in recent SOC chips, the flash ROM is often built in the ASIC. Therefore, an implementation example in such a case will be described as Example-2.
図-3は、本実施の代表的な構成を示したものである。基本的なASIC1-1の構成や、ATE1-2との関係などは、実施例-1と同じであるが、ASIC1-1の内部にROM2-1が内蔵となっていることが大きく異なる点である。」
ここで問題は、ROM2-1が内蔵であるため、ATE1-2からテスト用のマイクロ・プログラムを与えることができないことにある。この問題点に関する解決アプローチは多々あると考えられる。特に、昨今はフラッシュROMが一般的なため、予め、テスト用のマイクロ・プログラムをROM内に焼いておいて、ASIC1-1のテスト終了後に、それを消去し、その後、実際に使用する機器用のプログラムをセーブさせることも可能であろう。が、本実施例では、ROMを何度もそのように何度も書き換えるような手間を取らせない手法を提案することにする。
FIG. 3 shows a typical configuration of this embodiment. The basic configuration of ASIC1-1 and the relationship with ATE1-2 are the same as in Example 1. However, there is a major difference in that ROM2-1 is built in ASIC1-1. is there. "
The problem here is that the ROM 2-1 is built in, so that a test microprogram cannot be provided from the ATE1-2. There are many possible approaches to solving this problem. In particular, since flash ROM is common these days, a micro program for testing is burned in the ROM in advance, erased after the test of ASIC1-1, and then used for the actual device It would be possible to save the program. However, in this embodiment, a method is proposed in which the trouble of rewriting the ROM over and over again is not required.
まず、この問題を解決するための必要な手段として、ASIC1-1の内部にテスト専用のマルチ・プレクサ2-2を持たせることにする。このテスト専用のマルチ・プレクサ2-2には、以下の信号群が制御される。まず、MPU1-11が持つ本来のインストラクション・バス2-21、そして、事実上、ASIC1-1の中で有効となる(即ち、命令セットのやり取りが行われる) インストラクション・バス2-22、次に、スキャンの対象となっていてATE1-2でのテストが不要であるユーザ定義のバス(例：インターフェイス系のバス、など)2-23、さらに、ASIC1-1の外部ピン1-3の一部であり、テスト専用のマルチ・プレクサ2-2でのセレクトが可能な外部パッケージ上のバス2-24、最後に、ASIC1-1の外部ピン1-3の一部であり信号線セレクト用の制御信号ピン2-25である。 First, as a necessary means for solving this problem, a test multiplexer 2-2 is provided inside the ASIC 1-1. The following signal group is controlled by the test multiplexer 2-2. First, the original instruction bus 2-21 of the MPU 1-11, and in effect the instruction bus 2-22 that is valid in the ASIC 1-1 (that is, the instruction set is exchanged), then , User-defined buses that need to be scanned and do not require ATE1-2 testing (eg, interface buses) 2-23, and some of ASIC1-1 external pins 1-3 The bus 2-24 on the external package that can be selected by the test multiplexer 2-2, and finally, part of the external pins 1-3 of the ASIC1-1 and control for signal line selection Signal pins 2-25.
このテスト専用のマルチ・プレクサ2-2は、以下のような機能を有する。まず、ASIC1-1の実際のユーザが使用する場合(例：プリンタ内に組み込んで使用する場合、など)、テスト・ピン2-25をプル・ダウンして使用することにする(当然、これは、プル・アップでも構わない)。この時、マルチ・プレクサ2-2は、MPU1-11のインストラクション・バス2-21とASIC1-1の中で有効となるインストラクション・バス2-22を接続し、さらに、ユーザ定義のバス2-23と外部ピン1-3上のバス2-24を接続する。この場合、MPU1-11は、ASIC1-1内のROM2-1からマイクロ・プログラムを読み出して、その動作を行い、また、ユーザ定義のバス2-23は、その本来の機能を果たすべく、ASIC1-1の外部に信号の入出力を行うように機能する。即ち、テスト・ピン2-25をプル・ダウンの場合は、ASICの通常の動作そのものを実現するモードとなる。 This test-dedicated multiplexer 2-2 has the following functions. First, when the actual user of ASIC1-1 uses it (for example, when it is installed in the printer, etc.), the test pins 2-25 are pulled down and used (of course, this is Or pull up). At this time, the multiplexer 2-2 connects the instruction bus 2-21 of the MPU 1-11 to the instruction bus 2-22 that is valid in the ASIC 1-1, and further, the user-defined bus 2-23. And bus 2-24 on external pin 1-3. In this case, the MPU 1-11 reads the micro program from the ROM 2-1 in the ASIC 1-1 and performs the operation, and the user-defined bus 2-23 performs the original function of the ASIC1- Functions to input / output signals outside of 1. That is, when the test pins 2-25 are pulled down, the mode for realizing the normal operation of the ASIC itself is set.
次に、その逆で、テスト・ピン2-25をプル・アップした場合、MPU1-11のインストラクション・バス2-21と外部ピン1-3上のバス2-24のみを接続し、ASIC1-1の中で有効となるインストラクション・バス2-22とユーザ定義のバス2-23はハイ・インピーダンス状態になるように、マルチ・プレクサ2-2はバスセレクトを行う。これにより、MPU1-11は、再び、ASIC1-1の外部ピン1-3からマイクロ・プログラムを読み出せる状態となり、即ち、ATE1-2の入出力ベクタで制御可能な状態となる。よって、この状態は、ASIC1-1のテスト・モードと言うことになる。 Next, if the test pin 2-25 is pulled up, the MPU1-11 instruction bus 2-21 and only the bus 2-24 on the external pin 1-3 are connected, and the ASIC1-1 The multiplexer 2-2 performs the bus selection so that the instruction bus 2-22 and the user-defined bus 2-23 that are valid in the state are in a high impedance state. As a result, the MPU 1-11 can again read the micro program from the external pins 1-3 of the ASIC 1-1, that is, can be controlled by the input / output vectors of the ATE1-2. Therefore, this state is called the test mode of ASIC1-1.
このテスト・モード時のテスト手順は実施例-1に同じである。一部、説明を付け加えると、ATEテストの状態でユーザ定義のバス2-23を殺していることから、このバス2-23に関連する場所はATEテストの対象にならない可能性が高い。よって、マルチ・プレクサ2-2によってセレクトされるユーザ定義のバス2-23は、可能な限り、スキャン・テストで検査可能であり、ATEテストの対象外であるモヂュールのバス(当然、これはASICの外部ピン上に公開されている必要がある)から選択されるべきであろう。 The test procedure in this test mode is the same as that in Example-1. To add a part of the explanation, since the user-defined bus 2-23 is killed in the state of the ATE test, there is a high possibility that the location related to the bus 2-23 is not subject to the ATE test. Thus, the user-defined bus 2-23 selected by the multiplexer 2-2 can be inspected by scan test whenever possible, and is a module bus that is not subject to ATE testing (naturally this is ASIC Need to be exposed on the external pin of).
以上、本実施例は実施例-1とは異なり、1つだけテスト用の回路を設けることになってしまったが、このユニットも、一度、設計の前期に組み込んでおけば、後に、設計変更でテストすべき個所が増えた場合でも、テスト用の回路の変更無しに、その新たに検査すべき設計変更に柔軟に対応可能である(理由は、実施例-1に全く同じである、本提案の根幹部分の、なせる技と言える)。 As described above, this example differs from Example 1 in that only one test circuit is provided, but if this unit is also incorporated once in the first half of the design, the design will be changed later. Even if the number of locations to be tested increases, it is possible to flexibly respond to the design change to be newly inspected without changing the test circuit (the reason is exactly the same as in Example 1). It can be said that it is a skill that can be made at the core of the proposal).
１−１ ASIC
１−２ ATE
１−３ ASICの外部ピン
１−４ ROM
１−５ インストラクション・バス
１−１１ MPU
１−１２ UDL
１−１３ RAM
１−１４ 周辺バス
１−１５ メモリ・バス
１−１６ DUT
1-1 ASIC
1-2 ATE
1-3 ASIC external pins 1-4 ROM
1-5 Instruction Bus 1-11 MPU
1-12 UDL
1-13 RAM
1-14 Peripheral bus 1-15 Memory bus 1-16 DUT
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004308103A JP2006119023A (en) | 2004-10-22 | 2004-10-22 | Asic testing mechanism |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006119023A true JP2006119023A (en) | 2006-05-11 |
Family
ID=36537043
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004308103A Withdrawn JP2006119023A (en) | 2004-10-22 | 2004-10-22 | Asic testing mechanism |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006119023A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7855561B2 (en) | 2008-09-01 | 2010-12-21 | Nec Electronics Corporation | Test circuit |
-
2004
- 2004-10-22 JP JP2004308103A patent/JP2006119023A/en not_active Withdrawn
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