JP2006113791A - Storage device, data processing system and storage control method - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a storage device having excellent responsiveness in time of writing. <P>SOLUTION: This storage device has: a plurality of memories each having a register and a memory area; an interface for inputting data; and a control circuit performing a register transfer process and a memory writing process. The control circuit performs control such that the register transfer process RP is performed in a continuous different time periods to each of the plurality of memories. The control circuit performs control such that the writing process PP to a memory cell array is started successively after register transfer process completion, and that the register transfer process is newly performed after a writing maximum time lapses. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、レジスタと当該レジスタから読み出されたデータを書き込む記憶領域とを各々が備えた複数のメモリに対して書き込み動作を行う記憶装置、データ処理システムおよび記憶制御方法に関する。   The present invention relates to a storage device, a data processing system, and a storage control method for performing a write operation on a plurality of memories each including a register and a storage area in which data read from the register is written.

例えば、メモリスティック（登録商標）やＳＤ(Secure Digital)メモリカード（登録商標）などの半導体記憶装置を、パーソナルコンピュータや携帯型再生装置などの電子機器に着脱可能に装着し、当該電子機器から当該半導体記憶装置にアクセスを行わせるシステムがある。
このようなシステムに用いられる半導体記憶装置としては、例えば、複数のフラッシュメモリを並列に接続し、当該複数のフラッシュメモリで電子機器との間の入出力に用いるＩＯ(Input Output)バス（入出力バス）を小規模化の観点から共用するものがある。
当該半導体記憶装置は、書き込み動作において、ＩＯバスを介して電子機器から入力したデータをフラッシュメモリ内のレジスタに転送するレジスタ転送処理と、フラッシュメモリ内でレジスタから読み出したデータをメモリセルに書き込むプログラム処理とを行う。
このとき、当該半導体記憶装置では、複数のフラッシュメモリの全てについてのレジスタ転送処理を異なる時間帯で実行した後に、当該複数のフラッシュメモリのプログラム処理を同時に開始し、プログラム処理に要する予め決められた最大時間である最大プログラム時間経過後に、次のレジスタ転送処理を再び行う。 For example, a semiconductor storage device such as a Memory Stick (registered trademark) or an SD (Secure Digital) memory card (registered trademark) is detachably attached to an electronic device such as a personal computer or a portable playback device, and the electronic device There is a system for accessing a semiconductor memory device.
As a semiconductor memory device used in such a system, for example, a plurality of flash memories are connected in parallel, and an IO (Input Output) bus (input / output) is used for input / output between the plurality of flash memories and an electronic device. Some buses are shared from the viewpoint of downsizing.
The semiconductor memory device includes a register transfer process for transferring data input from an electronic device via an IO bus to a register in a flash memory and a program for writing the data read from the register in the flash memory to a memory cell in a write operation. Process.
At this time, in the semiconductor memory device, after executing register transfer processing for all of the plurality of flash memories in different time zones, program processing for the plurality of flash memories is started at the same time, and predetermined processing required for the program processing is determined. After the maximum program time, which is the maximum time, has elapsed, the next register transfer process is performed again.

特開２０００−１２２９２３号公報JP 2000-122923 A

しかしながら、上述した従来の半導体記憶装置では、複数のフラッシュメモリの全てについてのレジスタ転送処理を異なる時間帯で実行した後に、当該複数のフラッシュメモリのプログラム処理を同時に開始し、最大プログラム時間経過後にレジスタ転送処理を再び行うため、プログラム処理が終了するまで最大プログラム時間の間、電子機器が半導体記憶装置に書き込みデータを転送できない（レジスタ転送処理を行えない）。
これにより、電子機器から見た半導体記憶装置の応答性が悪いという問題がある。 However, in the conventional semiconductor memory device described above, after executing register transfer processing for all of the plurality of flash memories in different time zones, program processing for the plurality of flash memories is started at the same time, and after the maximum program time has elapsed, Since the transfer process is performed again, the electronic device cannot transfer the write data to the semiconductor memory device during the maximum program time until the program process ends (the register transfer process cannot be performed).
As a result, there is a problem that the responsiveness of the semiconductor memory device as viewed from the electronic device is poor.

本発明は上述した従来技術の問題点を解決するために、レジスタから読み出したデータをメモリ領域に書き込む複数のメモリの間で、前記メモリ領域に書き込むデータを外部から入力するインタフェースを共用した場合でも、当該外部から見た書き込み時の応答性に優れた記憶装置、データ処理システムおよび記憶制御方法を提供することを目的とする。   In order to solve the above-described problems of the prior art, the present invention can be used even when an interface for inputting data to be written to the memory area from the outside is shared between a plurality of memories to which data read from the register is written to the memory area. Another object of the present invention is to provide a storage device, a data processing system, and a storage control method that are excellent in responsiveness at the time of writing as viewed from the outside.

上述した従来技術の問題点を解決し、上述した目的を達成するため、第１の観点の発明の記憶装置は、レジスタとメモリ領域とを各々が有する複数のメモリと、データを入力するインタフェースと、前記複数のメモリの各々に対して、前記インタフェースから入力されたデータを当該メモリの前記レジスタに転送するレジスタ転送処理と、前記レジスタから前記データを読み出して前記メモリ領域に書き込むメモリ書き込み処理とを行う制御回路とを有し、前記制御回路は、前記複数のメモリの各々に対して、同じ第１の時間長の連続した異なる時間帯に前記レジスタ転送処理を行い、前記時間帯経過後に続けて前記メモリ書き込み処理を開始し、当該メモリ書き込み処理のために前記複数のメモリに共通して規定した第２の時間長経過後に続けて次の前記レジスタ転送処理を行う。   In order to solve the above-described problems of the prior art and achieve the above-described object, a storage device according to a first aspect of the present invention includes a plurality of memories each having a register and a memory area, an interface for inputting data, and , For each of the plurality of memories, register transfer processing for transferring data input from the interface to the register of the memory, and memory writing processing for reading the data from the register and writing to the memory area A control circuit that performs the register transfer process for each of the plurality of memories at different consecutive time periods of the same first time length, and continues after the time period has elapsed. After the memory write process is started and a second time length defined in common for the plurality of memories for the memory write process has elapsed Only by performing the following the register transfer process.

第１の観点の発明の記憶装置の作用は以下のようになる。
制御回路は、前記複数のメモリの各々に対して、同じ第１の時間長の連続した異なる時間帯に前記レジスタ転送処理を行う。
次に、前記制御回路は、前記時間帯経過後に続けて前記メモリ書き込み処理を開始する。
次に、前記制御回路は、前記メモリ書き込み処理のために前記複数のメモリに共通して規定した第２の時間長経過後に続けて次の前記レジスタ転送処理を行う。 The operation of the storage device of the first aspect of the invention is as follows.
The control circuit performs the register transfer process for each of the plurality of memories at different consecutive time periods having the same first time length.
Next, the control circuit starts the memory writing process after the elapse of the time period.
Next, the control circuit performs the next register transfer process after a second time length defined in common for the plurality of memories for the memory write process.

第２の観点のデータ処理システムは、記憶装置と、前記記憶装置にデータを書き込むデータ処理装置とを有するデータ処理システムであって、前記記憶装置は、レジスタとメモリ領域とを各々が有する複数のメモリと、前記データ処理装置からデータを入力するインタフェースと、前記複数のメモリの各々に対して、前記インタフェースから入力されたデータを当該メモリの前記レジスタに転送するレジスタ転送処理と、前記レジスタから前記データを読み出して前記メモリ領域に書き込むメモリ書き込み処理とを行う制御回路とを有し、前記制御回路は、前記複数のメモリの各々に対して、同じ第１の時間長の連続した異なる時間帯に前記レジスタ転送処理を行い、前記時間帯経過後に続けて前記メモリ書き込み処理を開始し、当該メモリ書き込み処理のために前記複数のメモリに共通して規定した第２の時間長経過後に続けて次の前記レジスタ転送処理を行う。   A data processing system according to a second aspect is a data processing system including a storage device and a data processing device that writes data to the storage device, wherein the storage device includes a plurality of registers and a memory area. A memory, an interface for inputting data from the data processing device, a register transfer process for transferring data input from the interface to the register of the memory for each of the plurality of memories; A control circuit that performs a memory write process that reads data and writes the data to the memory area, and the control circuit performs the same first time length in different time zones for each of the plurality of memories. The register transfer process is performed, and the memory write process is started after the elapse of the time period. Following the second duration after the defined common to the plurality of memory for processing write attempts to: the register transfer process.

第２の観点の発明のデータ処理システムの作用は以下のようになる。
記憶装置の制御回路は、前記複数のメモリの各々に対して、同じ第１の時間長の連続した異なる時間帯にレジスタ転送処理を行う。
次に、前記制御回路は、前記時間帯経過後に続けて前記メモリ書き込み処理を開始する。
次に、前記制御回路は、前記メモリ書き込み処理のために前記複数のメモリに共通して規定した第２の時間長経過後に続けて次の前記レジスタ転送処理を行う。 The operation of the data processing system according to the second aspect of the invention is as follows.
The control circuit of the storage device performs a register transfer process for each of the plurality of memories in different time zones having the same first time length.
Next, the control circuit starts the memory writing process after the elapse of the time period.
Next, the control circuit performs the next register transfer process after a second time length defined in common for the plurality of memories for the memory write process.

第３の観点の記憶制御方法は、レジスタとメモリ領域とを各々が有しインタフェースを共用する複数のメモリの各々が、前記インタフェースを介して入力したデータを当該メモリの前記レジスタに転送するレジスタ転送処理と、前記レジスタから前記データを読み出して前記メモリ領域に書き込むメモリ書き込み処理とを行う記憶制御方法であって、前記複数のメモリの各々が、同じ第１の時間長の連続した異なる時間帯に前記レジスタ転送処理を行う第１の工程と、前記複数のメモリの各々が、前記第１の工程で行った前記レジスタ転送処理の前記時間帯経過後に続けて前記メモリ書き込み処理を開始する第２の工程と、前記複数のメモリの各々が、前記第２の工程で介した前記メモリ書き込み処理のために前記複数のメモリに共通して規定した第２の時間長経過後に続けて前記レジスタ転送処理を行う第３の工程とを有する。   A storage control method according to a third aspect is a register transfer in which each of a plurality of memories each having a register and a memory area and sharing an interface transfers data input via the interface to the register of the memory. A storage control method for performing a process and a memory write process for reading the data from the register and writing the data to the memory area, wherein each of the plurality of memories has the same first time length in different time zones. A first step of performing the register transfer processing; and a second step in which each of the plurality of memories starts the memory write processing after the time period of the register transfer processing performed in the first step has elapsed. And each of the plurality of memories is commonly used for the plurality of memories for the memory writing process performed in the second step. And a third step of performing the register transfer processed second Followed duration elapses.

本発明によれば、レジスタから読み出したデータをメモリ領域に書き込む複数のメモリの間で、前記メモリ領域に書き込むデータを外部から入力するインタフェースを共用した場合でも、当該外部から見た書き込み時の応答性に優れた記憶装置、データ処理システムおよび記憶制御方法を提供することができる。   According to the present invention, even when a plurality of memories that write data read from a register to a memory area share an interface for inputting data to be written to the memory area from the outside, the response at the time of writing viewed from the outside A storage device, a data processing system, and a storage control method excellent in performance can be provided.

以下、本発明が適用されるデータ処理システムについて図１〜図７を参照して説明する。
先ず、本実施形態の構成要素と、本発明の構成要素との対応関係を説明する。
メモリカード３が本発明の記憶装置に対応している。
また、コンピュータ２が、本発明のデータ処理装置に対応している。
図５および図６に示すメモリ５３＿１〜５３＿８が本発明のメモリに対応し、図６に示すデータレジスタ６６が本発明のレジスタに対応し、メモリセルアレイ７２が本発明のメモリ領域に対応している。
また、図３、図４および図５に示すバスＢ＿ＤＩＯが、本発明のインタフェースに対応している。
また、図３に示す制御回路３５が本発明の制御回路に対応している。
本実施形態では、メモリの数ｎが「８」の場合を例示して説明する。 Hereinafter, a data processing system to which the present invention is applied will be described with reference to FIGS.
First, the correspondence between the components of the present embodiment and the components of the present invention will be described.
The memory card 3 corresponds to the storage device of the present invention.
The computer 2 corresponds to the data processing apparatus of the present invention.
The memories 53_1 to 53_8 shown in FIGS. 5 and 6 correspond to the memory of the present invention, the data register 66 shown in FIG. 6 corresponds to the register of the present invention, and the memory cell array 72 corresponds to the memory area of the present invention. .
The bus B_DIO shown in FIGS. 3, 4 and 5 corresponds to the interface of the present invention.
A control circuit 35 shown in FIG. 3 corresponds to the control circuit of the present invention.
In the present embodiment, a case where the number n of memories is “8” will be described as an example.

図１は、データ処理システム１０の全体構成図である。
図１に示すように、データ処理システム１０は、例えば、コンピュータ２とメモリカード３とを有する。
先ず、データ処理システム１０の概要を説明する。
コンピュータ２は、メモリカード３を装着する装着部（スロット）を備え、当該装着部に装着されたメモリカード３に対してデータの書き込みおよび読み出しを行う。
データ処理システム１０では、図３および図５を用いて後述するように、制御回路３５とメモリ回路３６との間のデータ転送に用いるバスＢ＿ＤＩＯを、メモリ回路３６内のメモリ５３＿１〜５３＿８で共用する。そのため、当該バスを共用しない場合に比べて、図１に示すインタフェース１６のピン数を少なくでき、小規模化を図れる。
また、データ処理システム１０では、図７に示すように、メモリ５３＿１〜５３＿８の各々が、レジスタ転送時間ＴＲを各々が持つ連続した異なる時間帯にレジスタ転送処理ＲＰを行い、レジスタ転送処理ＲＰ後に直にプログラム処理ＰＰを開始し、最大プログラム時間ＴＰｍａｘ経過後に次のレジスタ転送処理ＲＰを行うことで、図３に示す制御回路３５から見てメモリ回路３６に対する書き込み待ち時間を無くすことができる。
これにより、データ処理システム１０によれば、コンピュータ２から見て、メモリカード３の書き込み動作の応答性を従来に比べて高めることができる。 FIG. 1 is an overall configuration diagram of a data processing system 10.
As shown in FIG. 1, the data processing system 10 includes, for example, a computer 2 and a memory card 3.
First, the outline of the data processing system 10 will be described.
The computer 2 includes a mounting unit (slot) for mounting the memory card 3, and writes and reads data to and from the memory card 3 mounted in the mounting unit.
In the data processing system 10, as will be described later with reference to FIGS. 3 and 5, the bus B_DIO used for data transfer between the control circuit 35 and the memory circuit 36 is shared by the memories 53_1 to 53_8 in the memory circuit 36. . Therefore, compared with the case where the bus is not shared, the number of pins of the interface 16 shown in FIG. 1 can be reduced and the scale can be reduced.
In the data processing system 10, as shown in FIG. 7, each of the memories 53_1 to 53_8 performs the register transfer process RP in different continuous time zones each having the register transfer time TR, and immediately after the register transfer process RP. When the program process PP is started and the next register transfer process RP is performed after the maximum program time TPmax elapses, the waiting time for writing to the memory circuit 36 as seen from the control circuit 35 shown in FIG. 3 can be eliminated.
Thereby, according to the data processing system 10, the responsiveness of the write operation of the memory card 3 can be improved as compared with the conventional case when viewed from the computer 2.

＜コンピュータ２＞
コンピュータ２は、パーソナルコンピュータ、携帯型オーディオ再生装置、携帯型ビデオ再生装置あるいは携帯電話などである。 <Computer 2>
The computer 2 is a personal computer, a portable audio playback device, a portable video playback device, a mobile phone, or the like.

図１に示すように、コンピュータ２は、例えば、信号処理回路１１、リーダ・ライタ１３およびインタフェース１４を有する。
信号処理回路１１は、クロック信号ＰＣＬＫに基づいて動作して所定のデータを生成し、これをＰＣＩ(Peripheral Component Interconnect)バスを介してリーダ・ライタ１３に出力する。
インタフェース１４は、メモリカード３を装着する上述した装着部を備えている。
インタフェース１４は、コンピュータ２において生成されたクロック信号ＳＣＬＫと、リーダ・ライタ１３から入力したデータＷＲ＿ＤＡＴＡとをメモリカード３のインタフェース１６に出力する。データＷＲ＿ＤＡＴＡは、コンピュータ２がメモリカード３に書き込むデータである。
また、インタフェース１４は、メモリカード３のインタフェース１６から入力したデータＲＤ＿ＤＡＴＡをリーダ・ライタ１３に出力する。データＲＤ＿ＤＡＴＡは、コンピュータ２がメモリカード３から読み出したデータである。 As shown in FIG. 1, the computer 2 includes, for example, a signal processing circuit 11, a reader / writer 13, and an interface 14.
The signal processing circuit 11 operates based on the clock signal PCLK to generate predetermined data, and outputs the data to the reader / writer 13 via a PCI (Peripheral Component Interconnect) bus.
The interface 14 includes the above-described mounting portion for mounting the memory card 3.
The interface 14 outputs the clock signal SCLK generated in the computer 2 and the data WR_DATA input from the reader / writer 13 to the interface 16 of the memory card 3. Data WR_DATA is data that the computer 2 writes to the memory card 3.
The interface 14 outputs the data RD_DATA input from the interface 16 of the memory card 3 to the reader / writer 13. Data RD_DATA is data read from the memory card 3 by the computer 2.

リーダ・ライタ１３は、メモリカード本体１７に対するデータ書き込みおよびデータ読み出しを制御する。
図２は、図１に示すリーダ・ライタ１３の構成図である。
図２に示すように、リーダ・ライタ１３は、例えば、ＳＰ変換／８−１０デコード回路２１、ＥＣＣ(Error Correcting Code)デコーダ２２、バス・インタフェース２３、ＣＲＣＣ(Cyclic Redundancy Check Code)エンコーダ２４、ＥＣＣエンコーダ２５、スイッチ２６および８−１０エンコード／ＰＳ変換回路２７を有する。 The reader / writer 13 controls data writing and data reading with respect to the memory card main body 17.
FIG. 2 is a block diagram of the reader / writer 13 shown in FIG.
As shown in FIG. 2, the reader / writer 13 includes, for example, an SP conversion / 8-10 decoding circuit 21, an ECC (Error Correcting Code) decoder 22, a bus interface 23, a CRCC (Cyclic Redundancy Check Code) encoder 24, an ECC. It has an encoder 25, a switch 26, and an 8-10 encode / PS conversion circuit 27.

ＳＰ変換／８−１０デコード回路２１は、信号処理回路１１から入力したクロック信号ＰＣＬＫ、ＳＣＬＫに基づいて動作する。
ＳＰ変換／８−１０デコード回路２１は、図１に示すメモリカード３のメモリカード本体１７が出力した読み出しデータＲＤ＿ＤＡＴＡを、インタフェース１６，１４を介して入力する。
ＳＰ変換／８−１０デコード回路２１は、入力した読み出しデータＲＤ＿ＤＡＴＡを、シリアル形式からパラレル形式に変換後、もとの８ビットに変換し、変換後のデータＤＡＴＡ８［７：０］をＥＣＣデコーダ２２に出力する。
ＥＣＣデコーダ２２は、ＳＰ変換／８−１０デコード回路２１から入力したデータＤＡＴＡ８［７：０］にＥＣＣ処理を施してデータＲＤＡＴＡ［７：０］を生成し、これをバス・インタフェース２３に出力する。 The SP conversion / 8-10 decode circuit 21 operates based on the clock signals PCLK and SCLK input from the signal processing circuit 11.
The SP conversion / 8-10 decoding circuit 21 inputs read data RD_DATA output from the memory card body 17 of the memory card 3 shown in FIG.
The SP conversion / 8-10 decode circuit 21 converts the input read data RD_DATA from the serial format to the parallel format, and then converts it into the original 8 bits, and converts the converted data DATA8 [7: 0] to the ECC decoder 22. Output to.
The ECC decoder 22 performs ECC processing on the data DATA8 [7: 0] input from the SP conversion / 8-10 decode circuit 21 to generate data RDATA [7: 0], and outputs this to the bus interface 23. .

バス・インタフェース２３は、信号処理回路１１との間に設けられたＰＣＩバスのインタフェースである。
バス・インタフェース２３は、信号処理回路１１からＰＣＩバスを介して入力したデータのうち、メモリカード３に対する制御を規定したコマンドＣＯＭＭＡＮＤ［７：０］をＣＲＣＣエンコーダ２４に出力する。
また、バス・インタフェース２３は、信号処理回路１１からＰＣＩバスを介して入力したデータのうち、メモリカード３に書き込むデータＷＤＡＴＡ［７：０］をＥＣＣエンコーダ２５に出力する。
また、バス・インタフェース２３は、スイッチ２６の切り換え信号ＭＯＤＥをスイッチ２６に出力する。 The bus interface 23 is a PCI bus interface provided between the signal processing circuit 11 and the bus interface 23.
The bus interface 23 outputs, to the CRCC encoder 24, a command COMMAND [7: 0] that defines control over the memory card 3 among the data input from the signal processing circuit 11 via the PCI bus.
The bus interface 23 outputs data WDATA [7: 0] to be written to the memory card 3 among the data input from the signal processing circuit 11 via the PCI bus to the ECC encoder 25.
Further, the bus interface 23 outputs a switching signal MODE of the switch 26 to the switch 26.

ＣＲＣＣエンコーダ２４は、バス・インタフェース２３から入力したコマンドＣＯＭＭＡＮＤ［７：０］にＣＲＣＣのパリティデータを付加したコマンドＥＮＣ＿ＣＭＤ［７：０］を生成し、これをスイッチ２６に出力する。
ＥＣＣエンコーダ２５は、バス・インタフェース２３から入力したデータＷＤＡＴＡ［７：０］にＥＣＣコードを付加した書き込みデータＥＮＣ＿ＤＡＴＡ［７：０］を生成し、これをスイッチ２６に出力する。 The CRCC encoder 24 generates a command ENC_CMD [7: 0] in which CRCC parity data is added to the command COMMAND [7: 0] input from the bus interface 23, and outputs this to the switch 26.
The ECC encoder 25 generates write data ENC_DATA [7: 0] by adding an ECC code to the data WDATA [7: 0] input from the bus interface 23 and outputs this to the switch 26.

スイッチ２６は、ＣＲＣＣエンコーダ２４から入力したコマンドＥＮＣ＿ＣＭＤ［７：０］と、ＥＣＣエンコーダ２５から入力した書き込みデータＥＮＣ＿ＤＡＴＡ［７：０］とのうち何れかを、バス・インタフェース２３から入力した切り換え信号ＭＯＤを基に選択してデータＥＣＣ＿ＥＮＣ＿ＤＡＴＡとして８−１０エンコード／ＰＳ変換回路２７に出力する。
８−１０エンコード／ＰＳ変換回路２７は、スイッチ２６から入力したデータＥＣＣ＿ＥＮＣ＿ＤＡＴＡに８−１０変換を施して直流成分（ＤＣ）が除去されたデータに変換した後に、これをパラレル形式からシリアル形式に変換し、同期コードを付加したデータＷＤ＿ＤＡＴＡを生成し、これを図１に示すインタフェース１４を介してメモリカード３に出力する。 The switch 26 receives either the command ENC_CMD [7: 0] input from the CRCC encoder 24 or the write data ENC_DATA [7: 0] input from the ECC encoder 25, and the switching signal MOD input from the bus interface 23. Is selected and output to the 8-10 encode / PS conversion circuit 27 as data ECC_ENC_DATA.
The 8-10 encoding / PS conversion circuit 27 performs 8-10 conversion on the data ECC_ENC_DATA input from the switch 26 to convert it into data from which the DC component (DC) has been removed, and then converts the data from the parallel format to the serial format. Then, data WD_DATA to which the synchronization code is added is generated, and this is output to the memory card 3 via the interface 14 shown in FIG.

＜メモリカード３＞
メモリカード３は、例えば、メモリスティック（登録商標）やＳＤメモリカード（登録商標）などである。
図１に示すように、メモリカード３は、インタフェース１６およびメモリカード本体１７を有する。
インタフェース１６は、メモリカード３がコンピュータ２に装着された状態で、コンピュータ２のインタフェース１４と接続され、インタフェース１４からクロック信号ＳＣＬＫを入力し、これをメモリカード本体１７に出力する。
また、インタフェース１６は、コンピュータ２がメモリカード３に対する書き込み動作を行うと、インタフェース１４からデータＷＲ＿ＤＡＴＡを入力し、これをメモリカード本体１７に出力する。
また、インタフェース１６は、コンピュータ２がメモリカード３に対する読み出し動作を行うと、メモリカード本体１７から入力した読み出しデータＲＤ＿ＤＡＴＡをコンピュータ２のインタフェース１４に出力する。 <Memory card 3>
The memory card 3 is, for example, a Memory Stick (registered trademark) or an SD memory card (registered trademark).
As shown in FIG. 1, the memory card 3 has an interface 16 and a memory card body 17.
The interface 16 is connected to the interface 14 of the computer 2 in a state where the memory card 3 is mounted on the computer 2, and receives the clock signal SCLK from the interface 14 and outputs it to the memory card main body 17.
Further, the interface 16 receives data WR_DATA from the interface 14 and outputs it to the memory card body 17 when the computer 2 performs a write operation on the memory card 3.
Further, the interface 16 outputs the read data RD_DATA input from the memory card body 17 to the interface 14 of the computer 2 when the computer 2 performs a read operation on the memory card 3.

図３は、図２に示すメモリカード本体１７の構成図である。
図３に示すように、メモリカード本体１７は、例えば、クロック分周回路３１、ＳＰ変換／８−１０デコード回路３２、８−１０エンコード／ＰＳ変換回路３３、誤り検出回路３４、制御回路３５およびメモリ回路３６を有する。
クロック分周回路３１は、インタフェース１６を介して入力したクロック信号ＳＣＬＫを分周してクロック信号ＰＣＬＫを生成し、これをＳＰ変換／８−１０デコード回路３２、８−１０エンコード／ＰＳ変換回路３３、誤り検出回路３４および制御回路３５に出力する。 FIG. 3 is a block diagram of the memory card body 17 shown in FIG.
As shown in FIG. 3, the memory card body 17 includes, for example, a clock frequency dividing circuit 31, an SP conversion / 8-10 decoding circuit 32, an 8-10 encoding / PS conversion circuit 33, an error detection circuit 34, a control circuit 35, and A memory circuit 36 is included.
The clock divider circuit 31 divides the clock signal SCLK input via the interface 16 to generate a clock signal PCLK, which is converted into an SP conversion / 8-10 decode circuit 32 and an 8-10 encode / PS conversion circuit 33. To the error detection circuit 34 and the control circuit 35.

ＳＰ変換／８−１０デコード回路３２は、インタフェース１６を介して入力したデータＷＲ＿ＤＡＴＡをシリアル形式からパラレル形式に変換した後に、もとの８ビットに変換してデータＤＡＴＡ８［７：０］を生成し、これを誤り検出回路３４に出力する。
ＳＰ変換／８−１０デコード回路３２は、クロック信号ＳＣＬＫ，ＰＣＬＫに基づいて動作する。
８−１０エンコード／ＰＳ変換回路３３は、制御回路３５がメモリ回路３６から読み出した読み出しデータＲＤＡＴＡ［７：０］を入力し、これに対して８−１０変換を施して直流成分（ＤＣ）が除去されたデータに変換した後に、これをパラレル形式からシリアル形式に変換し、同期コードを付加したデータＲＤ＿ＤＡＴＡを生成し、これをインタフェース１６に出力する。
８−１０エンコード／ＰＳ変換回路３３は、クロック信号ＳＣＬＫ，ＰＣＬＫに基づいて動作する。 The SP conversion / 8-10 decode circuit 32 converts the data WR_DATA input via the interface 16 from the serial format to the parallel format, and then converts the data to the original 8 bits to generate the data DATA8 [7: 0]. This is output to the error detection circuit 34.
The SP conversion / 8-10 decode circuit 32 operates based on the clock signals SCLK and PCLK.
The 8-10 encode / PS conversion circuit 33 receives the read data RDATA [7: 0] read from the memory circuit 36 by the control circuit 35, performs 8-10 conversion on the read data RDATA [7: 0], and generates a DC component (DC). After conversion to the removed data, the data is converted from the parallel format to the serial format, and data RD_DATA to which the synchronization code is added is generated and output to the interface 16.
The 8-10 encode / PS conversion circuit 33 operates based on the clock signals SCLK and PCLK.

誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］の誤り検出を行い、その結果を制御回路３５に出力する。
具体的には、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］がコマンドＥＮＣ＿ＣＭＤ［７：０］である場合には、それをコマンドＣＯＭＭＡＮＤ［７：０］として制御回路３５に出力する。
また、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］が書き込みデータＥＮＣ＿ＤＡＴＡ［７：０］である場合には、それを書き込みデータＷＤＡＴＡ［７：０］として制御回路３５に出力する。
また、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］のＥＣＣコードであるデータＥＣＣ＿ＳＹＮＤ［７：０］を検出し、これを制御回路３５に出力する。
また、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］のＣＲＣＣコードであるデータＣＲＣＣ＿ＳＹＮＤ［７：０］を検出し、これを制御回路３５に出力する。 The error detection circuit 34 detects an error in the data DATA [7: 0] input from the SP conversion / 8-10 decoding circuit 32 and outputs the result to the control circuit 35.
Specifically, when the data DATA [7: 0] input from the SP conversion / 8-10 decode circuit 32 is the command ENC_CMD [7: 0], the error detection circuit 34 converts the data DATA [7: 0] into the command COMMAND [7 : 0] to the control circuit 35.
Further, when the data DATA [7: 0] input from the SP conversion / 8-10 decode circuit 32 is the write data ENC_DATA [7: 0], the error detection circuit 34 writes the write data WDATA [7: 0] to the control circuit 35.
Further, the error detection circuit 34 detects data ECC_SYNC [7: 0], which is an ECC code of the data DATA [7: 0] input from the SP conversion / 8-10 decode circuit 32, and outputs this to the control circuit 35. To do.
Further, the error detection circuit 34 detects data CRCC_SYNC [7: 0], which is a CRCC code of the data DATA [7: 0] input from the SP conversion / 8-10 decoding circuit 32, and outputs this to the control circuit 35. To do.

制御回路３５は、誤り検出回路３４から入力したコマンドＣＯＭＭＡＮＤ［７：０］に基づいて、メモリ回路３６に対する書き込み動作および読み出し動作を行う。
具体的には、制御回路３５は、コマンドＣＯＭＭＡＮＤ［７：０］が書き込みを示す場合に、誤り検出回路３４から入力した書き込みデータＷＤＡＴＡ［７：０］、データＥＣＣ＿ＳＹＮＤ［７：０］およびデータＣＲＣＣ＿ＳＹＮＤ［７：０］を関連付けてデータＤＩＯ［７：０］を生成し、これをメモリ回路３６にバスＢ＿ＤＩＯを介して出力する。
制御回路３５は、コマンドＣＯＭＭＡＮＤ［７：０］が書き込みを示す場合に、所定の規則に従って、データＤＩＯ［７：０］をメモリ回路３６内の所定のアドレスに書き込む。
また、制御回路３５は、コマンドＣＯＭＭＡＮＤ［７：０］が読み出しを示す場合に、コマンドＣＯＭＭＡＮＤ［７：０］を基に特定したメモリ回路３６内の所定のアドレスからデータをバスＢ＿ＤＩＯを介して読み出し、これをデータＲＤＡＴＡ［７：０］として８−１０エンコード／ＰＳ変換回路３３に出力する。 The control circuit 35 performs a write operation and a read operation on the memory circuit 36 based on the command COMMAND [7: 0] input from the error detection circuit 34.
Specifically, when the command COMMAND [7: 0] indicates writing, the control circuit 35 writes the write data WDATA [7: 0], the data ECC_SYNC [7: 0], and the data CRCC_SYNC that are input from the error detection circuit 34. Data [7: 0] is generated in association with [7: 0], and is output to the memory circuit 36 via the bus B_DIO.
When the command COMMAND [7: 0] indicates writing, the control circuit 35 writes the data DIO [7: 0] to a predetermined address in the memory circuit 36 according to a predetermined rule.
Further, when the command COMMAND [7: 0] indicates reading, the control circuit 35 reads data from the predetermined address in the memory circuit 36 specified based on the command COMMAND [7: 0] via the bus B_DIO. This is output to the 8-10 encoding / PS conversion circuit 33 as data RDATA [7: 0].

図４は、図３に示す制御回路３５の構成図である。
図４に示すように、制御回路３５は、例えば、デコーダ４１、ＦＩＦＯ(First In First Out)回路４２、入出力回路４３および８個のメモリ制御回路４５＿１〜４５＿８を有する。
本実施形態では、後述する図５に示すように、メモリ回路３６が８個のメモリ５３＿１〜５３＿８を備えている場合を例示し、メモリ制御回路４５＿１〜４５＿８はメモリ５３＿１〜５３＿８のそれぞれに対応して設けられている。 FIG. 4 is a block diagram of the control circuit 35 shown in FIG.
As shown in FIG. 4, the control circuit 35 includes, for example, a decoder 41, a FIFO (First In First Out) circuit 42, an input / output circuit 43, and eight memory control circuits 45_1 to 45_8.
In the present embodiment, as shown in FIG. 5 to be described later, the case where the memory circuit 36 includes eight memories 53_1 to 53_8 is illustrated, and the memory control circuits 45_1 to 45_8 correspond to the memories 53_1 to 53_8, respectively. Is provided.

デコーダ４１は、誤り検出回路３４から入力したコマンドＣＯＭＭＡＮＤ［７：０］に基づいて、ＦＩＦＯ回路４２、入出力回路４３およびメモリ制御回路４５＿１〜４５＿８を制御する。
具体的には、デコーダ４１は、コマンドＣＯＭＭＡＮＤ［７：０］が書き込みを示す場合に、上述したように生成したデータＤＩＯ［７：０］をＦＩＦＯ回路４２に出力する。
そして、デコーダ４１が、ＦＩＦＯ回路４２および入出力回路４３を制御して、メモリ回路３６との間に設けられたバスＢ＿ＤＩＯを介して、データＤＩＯ［７：０］をメモリ回路３６に出力する。
また、デコーダ４１は、コマンドＣＯＭＭＡＮＤ［７：０］が書き込みを示す場合に、メモリカード本体１７における書き込みが後述するように行われるようにメモリ制御回路４５＿１〜４５＿８を制御する。 The decoder 41 controls the FIFO circuit 42, the input / output circuit 43, and the memory control circuits 45_1 to 45_8 based on the command COMMAND [7: 0] input from the error detection circuit 34.
Specifically, the decoder 41 outputs the data DIO [7: 0] generated as described above to the FIFO circuit 42 when the command COMMAND [7: 0] indicates writing.
Then, the decoder 41 controls the FIFO circuit 42 and the input / output circuit 43 and outputs data DIO [7: 0] to the memory circuit 36 via the bus B_DIO provided between the decoder 41 and the memory circuit 36.
In addition, when the command COMMAND [7: 0] indicates writing, the decoder 41 controls the memory control circuits 45_1 to 45_8 so that writing in the memory card body 17 is performed as described later.

デコーダ４１は、コマンドＣＯＭＭＡＮＤ［７：０］が読み出しを示す場合に、メモリカード本体１７からの読み出し動作を実現するようにメモリ制御回路４５＿１〜４５＿８を制御する。
また、デコーダ４１は、バスＢ＿ＤＩＯを介してメモリカード本体１７から読み出されたデータＲＤＡＴＡ０［７：０］を入出力回路４３を介して入力するように、入出力回路４３を制御する。
デコーダ４１は、メモリカード本体１７から読み出されたデータＲＤＡＴＡ０［７：０］を、読み出しデータＲＤＡＴＡ［７：０］として図３に示す８−１０エンコード／ＰＳ変換回路３３に出力する。 When the command COMMAND [7: 0] indicates reading, the decoder 41 controls the memory control circuits 45_1 to 45_8 so as to realize a reading operation from the memory card body 17.
In addition, the decoder 41 controls the input / output circuit 43 so that the data RDATA0 [7: 0] read from the memory card body 17 via the bus B_DIO is input via the input / output circuit 43.
The decoder 41 outputs the data RDATA0 [7: 0] read from the memory card body 17 to the 8-10 encode / PS conversion circuit 33 shown in FIG. 3 as read data RDATA [7: 0].

図５は、図３に示すメモリ回路３６の構成図である。
メモリ回路３６は、例えば、フラッシュメモリである。
図５に示すように、メモリ回路３６は、例えば、信号線５１、メモリ５３＿１〜５３＿８および信号線５５を有する。
信号線５１は、図４に示す制御回路３５のメモリ制御回路４５＿１〜４５＿８からの制御信号ＣＮＬ１〜ＣＮＬ８を、それぞれメモリ５３＿１〜５３＿８に出力する。
メモリ５３＿１〜５３＿８は、それぞれ信号線５１を介して制御信号ＣＮＬ１〜ＣＮＬ８を入力し、それぞれ制御信号ＣＮＬ１〜ＣＮＬ８に基づいてデータ書き込みおよび読み出しの動作を行う。
また、メモリ５３＿１〜５３＿８は、バスＢ＿ＤＩＯを介して、読み出しデータおよび書き込みデータを、制御回路３５との間で入出力する。
本実施形態では、メモリ５３＿１〜５３＿８の間でバスＢ＿ＤＩＯを共用している。 FIG. 5 is a configuration diagram of the memory circuit 36 shown in FIG.
The memory circuit 36 is, for example, a flash memory.
As illustrated in FIG. 5, the memory circuit 36 includes, for example, a signal line 51, memories 53_1 to 53_8, and a signal line 55.
The signal line 51 outputs control signals CNL1 to CNL8 from the memory control circuits 45_1 to 45_8 of the control circuit 35 shown in FIG. 4 to the memories 53_1 to 53_8, respectively.
The memories 53_1 to 53_8 receive the control signals CNL1 to CNL8 through the signal lines 51, respectively, and perform data write and read operations based on the control signals CNL1 to CNL8, respectively.
The memories 53_1 to 53_8 input / output read data and write data to / from the control circuit 35 via the bus B_DIO.
In the present embodiment, the bus B_DIO is shared between the memories 53_1 to 53_8.

図６は、図５に示すメモリ５３＿１の構成図である。
メモリ５３＿２〜５３＿８は、それぞれ制御信号ＣＮＬ２〜ＣＮＬ８を入力する点を除いて、メモリ５３＿１と同じ構成を有している。
図６に示すように、メモリ５３＿１は、例えば、制御回路６１、アドレスレジスタ６３、データレジスタ６６、カラムバッファ６７、カラムデコーダ６８、ローアドレスバッファ６９、ローアドレスデコーダ７０、センスアンプ７１、メモリセルアレイ７２、高電圧発生回路７３およびステータス生成回路７５を有する。 FIG. 6 is a configuration diagram of the memory 53_1 shown in FIG.
The memories 53_2 to 53_8 have the same configuration as the memory 53_1 except that the control signals CNL2 to CNL8 are input.
As shown in FIG. 6, the memory 53_1 includes, for example, a control circuit 61, an address register 63, a data register 66, a column buffer 67, a column decoder 68, a row address buffer 69, a row address decoder 70, a sense amplifier 71, and a memory cell array 72. And a high voltage generation circuit 73 and a status generation circuit 75.

制御回路６１は、信号線５１を介して図４に示すメモリ制御回路４５＿１から入力した制御信号ＣＮＬ１に基づいて、メモリセルアレイ７２への書き込みおよび読み出しを制御する。
アドレスレジスタ６３には、制御回路６１によってメモリセルアレイ７２内のアクセスされる（読み出しあるいは書き込みが行われる）記憶素子のアドレスデータが設定される。
データレジスタ６６は、メモリセルアレイ７２に書き込まれるデータ、あるいはメモリセルアレイ７２から読み出されたデータが書き込まれる。
書き込み動作時に、データレジスタ６６には図４に示す入出力回路４３からバスＢ＿ＤＩＯを介して書き込みデータが転送される。
このとき、図４に示すデコーダ４１は、同じレジスタ転送時間ＴＲを持つ連続した異なる複数の時間帯が規定され、それぞれ異なる時間帯がメモリ５３＿１〜５３＿８に割り当てられ、メモリ５３＿１〜５３＿８が自らに割り当てられた時間帯にバスＢ＿ＤＩＯを介して書き込みデータが制御回路６１からデータレジスタ６６に転送されるように制御される。これにより、メモリ５３＿１〜５３＿８の間でバスＢ＿ＤＩＯを共用できる。 The control circuit 61 controls writing and reading to the memory cell array 72 based on the control signal CNL1 input from the memory control circuit 45_1 illustrated in FIG.
The address register 63 is set with address data of a storage element that is accessed (read or written) in the memory cell array 72 by the control circuit 61.
Data written to the memory cell array 72 or data read from the memory cell array 72 is written to the data register 66.
During the write operation, write data is transferred to the data register 66 from the input / output circuit 43 shown in FIG. 4 via the bus B_DIO.
At this time, the decoder 41 shown in FIG. 4 defines a plurality of consecutive different time zones having the same register transfer time TR, and the different time zones are assigned to the memories 53_1 to 53_8, respectively, and the memories 53_1 to 53_8 are assigned to themselves. Control is performed so that write data is transferred from the control circuit 61 to the data register 66 via the bus B_DIO during the specified time period. As a result, the bus B_DIO can be shared between the memories 53_1 to 53_8.

カラムバッファ６７は、アドレスレジスタ６３に記憶されたアドレスデータのうち、メモリセルアレイ７２のカラムアドレスを規定するデータをアドレスレジスタ６３から読み出される。
カラムデコーダ６８は、カラムバッファ６７から読み出されたデータをデコードしてメモリセルアレイ７２内の読み出し対象となるデータ線をアクティブにする。
ローアドレスバッファ６９は、アドレスレジスタ６３に記憶されたアドレスデータのうち、メモリセルアレイ７２のローアドレスを規定するデータがアドレスレジスタ６３から読み出される。
ローアドレスデコーダ７０は、ローアドレスバッファ６９から読み出されたデータをデコードしてメモリセルアレイ７２内の読み出し対象となるワード線をアクティブにする。
メモリ５３＿１では、書き込み動作時に、カラムデコーダ６８およびローアドレスデコーダ７０によってアクティブにされたデータ線とワード線によって規定される記憶素子に、データレジスタ６６に記憶されたデータが書き込まれる。
また、メモリ５３＿１では、読み出し動作時に、カラムデコーダ６８およびローアドレスデコーダ７０によってアクティブにされたデータ線とワード線によって規定される記憶素子からデータをセンスアンプ７１の作用によりデータレジスタ６６に読み出す。 The column buffer 67 reads data defining the column address of the memory cell array 72 from the address register 63 among the address data stored in the address register 63.
The column decoder 68 decodes the data read from the column buffer 67 and activates the data line to be read in the memory cell array 72.
The row address buffer 69 reads data defining the row address of the memory cell array 72 from the address register 63 among the address data stored in the address register 63.
The row address decoder 70 decodes the data read from the row address buffer 69 and activates the word line to be read in the memory cell array 72.
In the memory 53_1, the data stored in the data register 66 is written to the storage element defined by the data line and the word line activated by the column decoder 68 and the row address decoder 70 during the write operation.
In the memory 53_1, data is read from the storage element defined by the data line and the word line activated by the column decoder 68 and the row address decoder 70 to the data register 66 by the action of the sense amplifier 71 during the read operation.

センスアンプ７１は、読み出し時に、メモリセルアレイ７２内のアクティブにされたデータ線とワード線とによって規定される記憶素子の記憶データに応じたワード線の電位を増幅して読み出しデータとしてデータレジスタ６６に書き込む。
メモリセルアレイ７２は、ワード線とデータ線によって規定されるマトリクス状の位置に記憶素子を形成している。
高電圧発生回路７３は、ローアドレスデコーダ７０、センスアンプ７１およびメモリセルアレイ７２に駆動用電圧を供給する。
ステータス生成回路７５は、制御回路６１がデータレジスタ６６からメモリセルアレイ７２にデータへの書き込み中にＢＵＳＹを示し、それ以外の時間帯にＲＥＡＤＹを示すステータス信号ＳＴＡＴＵＳを生成し、これを図３に示す制御回路３５に出力する。 At the time of reading, the sense amplifier 71 amplifies the potential of the word line corresponding to the storage data of the storage element defined by the activated data line and word line in the memory cell array 72 and stores it in the data register 66 as read data. Write.
The memory cell array 72 forms storage elements at matrix positions defined by word lines and data lines.
The high voltage generation circuit 73 supplies a driving voltage to the row address decoder 70, the sense amplifier 71, and the memory cell array 72.
The status generation circuit 75 generates a status signal STATUS indicating BUSY while the control circuit 61 writes data from the data register 66 to the memory cell array 72 and indicating READY in other time zones, and this is shown in FIG. Output to the control circuit 35.

データ処理システム１０は、メモリカード３においてメモリ５３＿１〜５３＿８への書き込み動作をパイプライン処理で行うことを特徴の一つとしている。
当該パイプライン処理は、図３に示すメモリカード本体１７の制御回路３５、具体的には図４に示すデコーダ４１がメモリ５３＿１〜５３＿８を制御して行われる。
すなわち、図６に示すメモリ５３＿１〜５３＿８の制御回路６１が、デコーダ４１からの制御に従って以下に示すように書き込み動作を行う。
以下、デコーダ４１が、１ブロック分の書き込みデータをメモリ５３＿１〜５３＿８のメモリセルアレイ７２に書き込む処理を説明する。
本実施形態において、１ブロックは複数のページで構成され、例えば、「４」個のページで構成される。１ページは、例えば、２０４８バイトのデータである。
本実施形態では、１ブロックを構成するページの数をＢＬＫとも記す。また、メモリ５３＿１〜５３＿８の数をｎとも記す。ここで、以下の例では、ＢＬＫ＝４、ｎ＝８である。 The data processing system 10 is characterized in that the memory card 3 performs a write operation to the memories 53_1 to 53_8 by pipeline processing.
The pipeline processing is performed by controlling the memories 53_1 to 53_8 by the control circuit 35 of the memory card body 17 shown in FIG. 3, specifically, the decoder 41 shown in FIG.
That is, the control circuit 61 of the memories 53_1 to 53_8 shown in FIG. 6 performs a write operation as shown below according to the control from the decoder 41.
Hereinafter, a process in which the decoder 41 writes write data for one block to the memory cell array 72 of the memories 53_1 to 53_8 will be described.
In this embodiment, one block is composed of a plurality of pages, for example, “4” pages. One page is 2048 bytes of data, for example.
In this embodiment, the number of pages constituting one block is also referred to as BLK. The number of memories 53_1 to 53_8 is also denoted as n. Here, in the following example, BLK = 4 and n = 8.

すなわち、メモリ５３＿１〜５３＿８の制御回路６１の各々が、デコーダ４１の制御に基づいて、メモリセルアレイ７２内のＢＬＫ個のページに相当する記憶領域の記憶消去を行う（記憶消去処理）。これにより、メモリ５３＿１〜５３＿８全体で（ＢＬＫ＊ｎ個）の記憶領域の記憶消去が行われる。
具体的には、制御回路６１は、メモリセルアレイ７２内の（ＢＬＫ＊ｎ）個のページに相当する記憶領域に第１の論理値（例えば「１」）を書き込み、これを読み出して検証（ベリファイ）する。そして、当該検証において消去に失敗したと判断すると、消去処理を再び行う。消去に失敗した場合にはステータス生成回路７５からデコーダ４１に失敗を示すステータス信号ＳＴＡＴＵＳが図４に示すデコーダ４１に出力される。一方、消去に成功した場合にはステータス生成回路７５からデコーダ４１に成功を示すステータス信号ＳＴＡＴＵＳが図４に示すデコーダ４１に出力される。
消去処理の繰り返し最大回数は、予め所定の数（例えば「４」）に規定される。
このように、デコーダ４１による記憶消去処理に要する時間は消去処理の繰り返し回数に依存し、不確定である。本実施形態では、消去処理が最大回数行われた場合に要する時間を１ブロック最大消去時間ＴＥｍａｘとして予め規定し、これを記憶消去処理ＥＰに割り当てる。最大消去時間ＴＥｍａｘは、例えば、４ｍｓである。 That is, each of the control circuits 61 of the memories 53_1 to 53_8 performs storage erasure of storage areas corresponding to BLK pages in the memory cell array 72 based on the control of the decoder 41 (storage erasure processing). As a result, (BLK * n) storage areas are erased in the entire memories 53_1 to 53_8.
Specifically, the control circuit 61 writes a first logical value (for example, “1”) to a storage area corresponding to (BLK * n) pages in the memory cell array 72, and reads this to verify (verify). ) If it is determined that the erasure has failed in the verification, the erasure process is performed again. When the erasure fails, the status generation circuit 75 outputs a status signal STATUS indicating failure to the decoder 41 to the decoder 41 shown in FIG. On the other hand, if the erase is successful, the status generation circuit 75 outputs a status signal STATUS indicating success to the decoder 41 to the decoder 41 shown in FIG.
The maximum number of repetitions of the erasing process is defined in advance as a predetermined number (eg, “4”).
As described above, the time required for the memory erasing process by the decoder 41 depends on the number of times the erasing process is repeated and is uncertain. In the present embodiment, the time required when the erasing process is performed the maximum number of times is defined in advance as the one-block maximum erasing time TEmax, and this is assigned to the memory erasing process EP. The maximum erase time TEmax is, for example, 4 ms.

次に、デコーダ４１は、１ページ分の書き込みデータをＦＩＦＯ回路４２、入出力回路４３、バスＢ＿ＤＩＯおよび制御回路６１を介して図６に示すメモリ５３＿１〜５３＿８のそれぞれのデータレジスタ６６に転送する（レジスタ転送処理）。
本実施形態において、当該レジスタ転送処理に要する時間は確定しており、レジスタ転送時間ＴＲ（本発明の第１の時間長の時間帯）と記す。
このとき、デコーダ４１は、図７に示すように、レジスタ転送時間ＴＲを各々が持つ連続した異なる時間帯にメモリ５３＿１〜５３＿８に対してレジスタ転送処理ＲＰを行うように、図４に示すメモリ制御回路４５＿１〜４５＿８を制御する。 Next, the decoder 41 transfers write data for one page to the data registers 66 of the memories 53_1 to 53_8 shown in FIG. 6 via the FIFO circuit 42, the input / output circuit 43, the bus B_DIO, and the control circuit 61 ( Register transfer processing).
In the present embodiment, the time required for the register transfer process is fixed, and is described as a register transfer time TR (a time zone having a first time length according to the present invention).
At this time, as shown in FIG. 7, the decoder 41 performs the memory transfer processing RP shown in FIG. The circuits 45_1 to 45_8 are controlled.

次に、デコーダ４１は、メモリ５３＿１〜５３＿８を制御してそれぞれの制御回路６１が、データレジスタ６６から書き込みデータを読み出してメモリセルアレイ７２に書き込むように制御する（プログラム処理）。
デコーダ４１は、メモリ５３＿１〜５３＿８の各々について、メモリセルアレイ７２の指定された１ページ分の記憶素子に対してデータレジスタ６６から読み出したデータを書き込み、これを読み出して検証（ベリファイ）する。そして、当該検証において書き込みに失敗したと判断すると、書き込み処理を再び行う。書き込み処理の繰り返し最大回数は、予め（例えば「７」に）規定される。書き込みに失敗した場合にはステータス生成回路７５からデコーダ４１に失敗を示すステータス信号ＳＴＡＴＵＳが図４に示すデコーダ４１に出力される。一方、書き込みに成功した場合にはステータス生成回路７５からデコーダ４１に成功を示すステータス信号ＳＴＡＴＵＳが図４に示すデコーダ４１に出力される。
本実施形態では、デコーダ４１によるプログラム処理ＰＰに要する時間は書き込み処理の繰り返し回数に依存し、不確定である。本実施形態では、書き込み処理が最大回数行われた場合に要する時間を、最大プログラム時間ＴＰｍａｘ（本発明の第２の時間長）として予め規定し、これをプログラム処理ＰＰに割り当てる。最大プログラム時間ＴＰｍａｘは、例えば、７００μｓである。 Next, the decoder 41 controls the memories 53_1 to 53_8 so that each control circuit 61 reads out the write data from the data register 66 and writes it into the memory cell array 72 (program processing).
For each of the memories 53_1 to 53_8, the decoder 41 writes the data read from the data register 66 to the designated one page of storage elements in the memory cell array 72, and reads and verifies it. If it is determined that writing has failed in the verification, the writing process is performed again. The maximum number of repetitions of the writing process is defined in advance (for example, “7”). When writing fails, the status generation circuit 75 outputs a status signal STATUS indicating failure to the decoder 41 to the decoder 41 shown in FIG. On the other hand, if the writing is successful, the status generation circuit 75 outputs a status signal STATUS indicating success to the decoder 41 to the decoder 41 shown in FIG.
In the present embodiment, the time required for the program process PP by the decoder 41 depends on the number of repetitions of the write process and is uncertain. In the present embodiment, the time required when the write process is performed the maximum number of times is defined in advance as the maximum program time TPmax (second time length of the present invention), and this is assigned to the program process PP. The maximum program time TPmax is 700 μs, for example.

このように、図４に示すデコーダ４１は、図７に示すように、図６に示すメモリ５３＿１〜５３＿８の各々に対して、記憶消去処理に最大消去時間ＴＥｍａｘを割り当て、レジスタ転送処理にレジスタ転送時間ＴＲを割り当て、プログラム処理に最大プログラム時間ＴＰｍａｘを割り当てる。
また、上述したように、デコーダ４１は、図７に示すように、レジスタ転送時間ＴＲを各々が持つ連続した異なる時間帯にメモリ５３＿１〜５３＿８がレジスタ転送処理ＲＰを行うように、図４に示すメモリ制御回路４５＿１〜４５＿８を制御する。
デコーダ４１は、例えば、図７に示すように、メモリ５３＿１〜５３＿８の各々が自らに割り当てられたレジスタ転送時間ＴＲ内にレジスタ転送処理ＲＰを行い、その終了後に続けてプログラム処理ＰＰを行うように、メモリ制御回路４５＿１〜４５＿８を制御する。
また、デコーダ４１は、プログラム処理ＰＰを開始後、最大プログラム時間ＴＰｍａｘが経過すると、続けて、次のレジスタ転送処理ＲＰを開始するように、メモリ制御回路４５＿１〜４５＿８を制御する。
なお、デコーダ４１は、４回連続してレジスタ転送処理ＲＰ終了後にプログラム処理ＰＰを開始した場合に、４回目のプログラム処理ＰＰを開始してから最大プログラム時間ＴＰｍａｘ終了後に、記憶消去処理ＥＰを行う。 As shown in FIG. 7, the decoder 41 shown in FIG. 4 assigns the maximum erase time TEmax to the memory erase process for each of the memories 53_1 to 53_8 shown in FIG. 6, and transfers the register to the register transfer process. The time TR is assigned, and the maximum program time TPmax is assigned to the program processing.
Further, as described above, the decoder 41 is shown in FIG. 4 so that the memories 53_1 to 53_8 perform the register transfer processing RP in different continuous time zones each having the register transfer time TR as shown in FIG. The memory control circuits 45_1 to 45_8 are controlled.
For example, as shown in FIG. 7, each of the memories 53_1 to 53_8 performs the register transfer process RP within the register transfer time TR, and the decoder 41 performs the program process PP after the end, as shown in FIG. The memory control circuits 45_1 to 45_8 are controlled.
In addition, the decoder 41 controls the memory control circuits 45_1 to 45_8 to start the next register transfer process RP when the maximum program time TPmax elapses after the program process PP is started.
When the decoder 41 starts the program process PP after the end of the register transfer process RP four times in succession, the decoder 41 performs the memory erase process EP after the end of the maximum program time TPmax after the start of the fourth program process PP. .

これにより、デコーダ４１は、メモリ制御回路４５＿１〜４５＿８の間で、記憶制御処理ＥＰとプログラム処理ＰＰとを擬似的にパイプライン処理することができる。
すなわち、上述したデコーダ４１の制御により、図７に示すように、書き込み動作時に、図５に示すメモリ５３＿８に対して図３に示す制御回路３５から１ページ分のデータを転送した直後に、制御回路３５はメモリ５３＿１に対して１ページ分のデータを転送することができ、制御回路３５から見ればプログラム処理ＰＰによる待ち時間が生じない。 As a result, the decoder 41 can pseudo-pipeline the storage control process EP and the program process PP between the memory control circuits 45_1 to 45_8.
That is, under the control of the decoder 41 described above, as shown in FIG. 7, immediately after transferring one page of data from the control circuit 35 shown in FIG. 3 to the memory 53_8 shown in FIG. The circuit 35 can transfer the data for one page to the memory 53_1. From the viewpoint of the control circuit 35, the waiting time due to the program processing PP does not occur.

以下、記憶消去処理ＥＲの後に、１ブロック分のデータをメモリ回路３６に書き込む場合を考える。
この場合に、記憶消去処理ＥＰを介してから次に記憶消去処理ＥＰを開始するまでの間に、図３に示す制御回路３５から見て１ページ分のデータをメモリ回路３６に書き込むことができる時間間隔（以下、最小データ到着間隔とも記す）Ｔａは、下記式(１)のようになる。 Hereinafter, a case where data for one block is written in the memory circuit 36 after the memory erasing process ER will be considered.
In this case, one page of data can be written in the memory circuit 36 when viewed from the control circuit 35 shown in FIG. The time interval (hereinafter also referred to as the minimum data arrival interval) Ta is expressed by the following equation (1).

［数１］
Ｔａ＝（ＢＬＫ＊（ＴＲ＊ＴＰｍａｘ）＋ＴＥｍａｘ）／（ｎ＊ＢＬＫ）
…（１） [Equation 1]
Ta = (BLK * (TR * TPmax) + TEmax) / (n * BLK)
... (1)

上述した実施形態では、ＢＬＫ＝４、ｎ＝８であるため、上記式（１）に従うと、最小データ到達時間間隔Ｔａは、下記式（２）のようになる。   In the above-described embodiment, since BLK = 4 and n = 8, according to the above formula (1), the minimum data arrival time interval Ta is represented by the following formula (2).

［数２］
Ｔａ＝（４＊（ＴＲ＊ＴＰｍａｘ）＋ＴＥｍａｘ）／（８＊４）
…（２） [Equation 2]
Ta = (4 * (TR * TPmax) + TEmax) / (8 * 4)
... (2)

なお、実際のフラッシュメモリでは、ＢＬＫ＝６４、Ｎ＝８となる。これを並列に２つ接続することで、制御回路３５から見て、プログラム処理ＰＰによる待ち時間はなくなる。
この場合、ＴＲ＝０．１ｍｓ、ＴＰｍａｘ＝０．７ｍｓ、ＴＥｍａｘ＝４ｍｓとした場合、最小データ到達時間間隔Ｔａは０．０５４ｍｓとなる。
また、制御回路３５からメモリ回路３６に対しての書き込みレートＲＡＴＥは、下記式（３）で規定され、この場合は、３００Ｍｂｓとなる。
なお、下記式（３）において、ＰＡＧＥは、１ページのビット量を示している。 In an actual flash memory, BLK = 64 and N = 8. By connecting these two in parallel, the waiting time due to the program processing PP is eliminated as seen from the control circuit 35.
In this case, when TR = 0.1 ms, TPmax = 0.7 ms, and TEmax = 4 ms, the minimum data arrival time interval Ta is 0.054 ms.
In addition, the write rate RATE from the control circuit 35 to the memory circuit 36 is defined by the following equation (3), and in this case, is 300 Mbs.
In the following formula (3), PAGE indicates the bit amount of one page.

［数３］
ＲＡＴＥ＝ＰＡＧＥ／Ｔａ
…（３） [Equation 3]
RATE = PAGE / Ta
... (3)

また、予め記憶消去処理ＥＰが行われている場合には、最小データ到達時間間隔Ｔａは、レジスタ転送時間ＴＲとなるため、メモリ５３＿１〜５３＿８を２並列接続すると、Ｔａ＝ＴＲ／２＝０．０５ｍｓ、ＲＡＴＥ＝３２８Ｍｂｓとなる。   Further, when the memory erasing process EP is performed in advance, the minimum data arrival time interval Ta becomes the register transfer time TR. Therefore, when two memories 53_1 to 53_8 are connected in parallel, Ta = TR / 2 = 0. 05 ms, RATE = 328 Mbs.

＜データ処理システム１０の全体動作例＞
以下、データ処理システム１０において、コンピュータ２からメモリカード３にデータを書き込む場合の全体動作例を説明する。
図１に示すコンピュータ２の信号処理回路１１が所定の処理を行って生成したデータを、ＰＣＩバスを介してリーダ・ライタ１３に出力する。
リーダ・ライタ１３は、信号処理回路１１から入力したデータを基に、書き込みを示すコマンドＥＮＣ＿ＣＭＤ［７：０］と、書き込みデータＥＮＣ＿ＤＡＴＡ［７：０］とデータＷＲ＿ＤＡＴＡとしてインタフェース１４を介してメモリカード３に出力する。
また、コンピュータ２は、クロック信号ＳＣＬＫをメモリカード３に出力する。 <Example of Overall Operation of Data Processing System 10>
Hereinafter, an example of the overall operation when data is written from the computer 2 to the memory card 3 in the data processing system 10 will be described.
Data generated by the signal processing circuit 11 of the computer 2 shown in FIG. 1 performing predetermined processing is output to the reader / writer 13 via the PCI bus.
Based on the data input from the signal processing circuit 11, the reader / writer 13 uses the memory card 3 via the interface 14 as a command ENC_CMD [7: 0] indicating writing, write data ENC_DATA [7: 0], and data WR_DATA. Output to.
Further, the computer 2 outputs a clock signal SCLK to the memory card 3.

メモリカード３は、コンピュータ２から入力したデータＷＲ＿ＤＡＴＡおよびクロック信号ＳＣＬＫをインタフェース１６で入力し、これをメモリカード本体１７に出力する。
そして、図３に示すメモリカード本体１７において、以下の処理が行われる。 The memory card 3 receives the data WR_DATA and the clock signal SCLK input from the computer 2 through the interface 16 and outputs them to the memory card body 17.
Then, the following processing is performed in the memory card main body 17 shown in FIG.

クロック分周回路３１が、インタフェース１６を介して入力したクロック信号ＳＣＬＫを分周してクロック信号ＰＣＬＫを生成し、これをＳＰ変換／８−１０デコード回路３２、８−１０エンコード／ＰＳ変換回路３３、誤り検出回路３４および制御回路３５に出力する。
そして、ＳＰ変換／８−１０デコード回路３２が、インタフェース１６を介して入力したデータＷＲ＿ＤＡＴＡをシリアル形式からパラレル形式に変換した後に、もとの８ビットに変換してデータＤＡＴＡ８［７：０］を生成し、これを誤り検出回路３４に出力する。
そして、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］がコマンドＥＮＣ＿ＣＭＤ［７：０］である場合には、それをコマンドＣＯＭＭＡＮＤ［７：０］として制御回路３５に出力する。
また、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］が書き込みデータＥＮＣ＿ＤＡＴＡ［７：０］である場合には、それを書き込みデータＷＤＡＴＡ［７：０］として制御回路３５に出力する。
また、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］のシンドロームであるデータＥＣＣ＿ＳＹＮＤ［７：０］を検出し、これを制御回路３５に出力する。
また、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］のシンドロームであるデータＣＲＣＣ＿ＳＹＮＤ［７：０］を検出し、これを制御回路３５に出力する。 The clock frequency dividing circuit 31 divides the clock signal SCLK input via the interface 16 to generate a clock signal PCLK, which is converted into an SP conversion / 8-10 decode circuit 32 and an 8-10 encode / PS conversion circuit 33. To the error detection circuit 34 and the control circuit 35.
The SP conversion / 8-10 decode circuit 32 converts the data WR_DATA input via the interface 16 from the serial format to the parallel format, and then converts the data to the original 8 bits to convert the data DATA8 [7: 0]. It is generated and output to the error detection circuit 34.
When the data DATA [7: 0] input from the SP conversion / 8-10 decode circuit 32 is the command ENC_CMD [7: 0], the error detection circuit 34 converts the data DATA [7: 0] into the command COMMAND [7: 0]. To the control circuit 35.
Further, when the data DATA [7: 0] input from the SP conversion / 8-10 decode circuit 32 is the write data ENC_DATA [7: 0], the error detection circuit 34 writes the write data WDATA [7: 0] to the control circuit 35.
Further, the error detection circuit 34 detects data ECC_SYNC [7: 0], which is a syndrome of the data DATA [7: 0] input from the SP conversion / 8-10 decode circuit 32, and outputs this to the control circuit 35. .
Further, the error detection circuit 34 detects data CRCC_SYNC [7: 0], which is a syndrome of the data DATA [7: 0] input from the SP conversion / 8-10 decoding circuit 32, and outputs this to the control circuit 35. .

そして、制御回路３５は、書き込みを示すコマンドＣＯＭＭＡＮＤ［７：０］に従って、図７を用いて前述した動作がメモリ回路３６内で行われるように、メモリ回路３６を制御する。   Then, the control circuit 35 controls the memory circuit 36 so that the operation described above with reference to FIG. 7 is performed in the memory circuit 36 according to the command COMMAND [7: 0] indicating writing.

以上説明したように、データ処理システム１０によれば、図３および図５に示すように、制御回路３５とメモリ回路３６との間のデータ転送に用いるバスＢ＿ＤＩＯを、メモリ回路３６内のメモリ５３＿１〜５３＿８で共用する。そのため、当該バスを共用しない場合に比べて、図１に示すインタフェース１６のピン数を少なくでき、小規模化を図れる。
また、データ処理システム１０によれば、図７に示すように、メモリ５３＿１〜５３＿８の各々が、レジスタ転送時間ＴＲを各々が持つ連続した異なる時間帯にレジスタ転送処理ＲＰを行い、レジスタ転送処理ＲＰ後に直にプログラム処理ＰＰを開始し、最大プログラム時間ＴＰｍａｘ経過後に次のレジスタ転送処理ＲＰを行うことで、図３に示す制御回路３５から見てメモリ回路３６に対する書き込み待ち時間を無くすことができる。
これにより、データ処理システム１０によれば、コンピュータ２から見て、メモリカード３の書き込み動作の応答性を従来に比べて高めることができる。 As described above, according to the data processing system 10, as shown in FIGS. 3 and 5, the bus B_DIO used for data transfer between the control circuit 35 and the memory circuit 36 is used as the memory 53_1 in the memory circuit 36. Shared by ~ 53_8. Therefore, compared with the case where the bus is not shared, the number of pins of the interface 16 shown in FIG. 1 can be reduced and the scale can be reduced.
In addition, according to the data processing system 10, as shown in FIG. 7, each of the memories 53_1 to 53_8 performs the register transfer processing RP in different continuous time zones each having the register transfer time TR, and the register transfer processing RP The program processing PP is started immediately thereafter, and the next register transfer processing RP is performed after the maximum program time TPmax has elapsed, thereby eliminating the waiting time for writing to the memory circuit 36 as seen from the control circuit 35 shown in FIG.
Thereby, according to the data processing system 10, the responsiveness of the write operation of the memory card 3 can be improved as compared with the conventional case when viewed from the computer 2.

すなわち、従来では、前述したように、複数のフラッシュメモリの全てについてのレジスタ転送処理を異なる時間帯で実行した後に、当該複数のフラッシュメモリのプログラム処理を同時に開始し、最大プログラム時間経過後にレジスタ転送処理を再び行っていたため、プログラム処理が終了するまで最大プログラム時間の間、電子機器が半導体記憶装置に書き込みデータを転送できない（レジスタ転送処理を行えない）。これに対して、上述したデータ処理システム１０は、メモリ５３＿１〜５３＿８の各々において、異なる時間帯でレジスタ転送処理ＲＰを実行し、当該レジスタ転送処理終了後に続けてプログラム処理ＰＰを開始する。そして、その後、プログラム処理ＰＰを介した順に異なる時間帯で次のレジスタ転送処理ＲＰを行う。これにより、上述した効果が得られる。   In other words, as described above, after executing register transfer processing for all of the plurality of flash memories in different time zones, program processing for the plurality of flash memories is started simultaneously, and register transfer is performed after the maximum program time has elapsed. Since the process has been performed again, the electronic device cannot transfer the write data to the semiconductor memory device during the maximum program time until the program process is completed (the register transfer process cannot be performed). On the other hand, the data processing system 10 described above executes the register transfer process RP in each of the memories 53_1 to 53_8 in different time zones, and starts the program process PP after the end of the register transfer process. Thereafter, the next register transfer process RP is performed in different time zones in order via the program process PP. Thereby, the effect mentioned above is acquired.

本発明は上述した実施形態には限定されない。
上述した実施形態では、図５に示すように、メモリ回路３６が８個のメモリ５３＿１〜５３＿８を備えた場合を例示したが、メモリ回路３６が備えるメモリの数ｎは、下記式（４）を満たせば特に限定されない。 The present invention is not limited to the embodiment described above.
In the above-described embodiment, as illustrated in FIG. 5, the case where the memory circuit 36 includes eight memories 53_1 to 53_8 is illustrated. However, the number n of memories included in the memory circuit 36 is expressed by the following equation (4). If it satisfies, it will not be specifically limited.

［数４］
ｎ≧（ＴＲ＋ＴＰｍａｘ）／ＴＲ
…（４） [Equation 4]
n ≧ (TR + TPmax) / TR
(4)

メモリ回路３６が備えるメモリの数ｎを上記式（４）のように規定することで、図３、図４および図５に示すバスＢ＿ＤＩＯを当該ｎ個のメモリで共用した場合に、プログラム処理ＰＰを開始するタイミングを全てのメモリについて同じタイミングとする従来の手法に比べて、（ｎ−１）個のメモリにおいて、プログラム処理ＰＰを開始するタイミングを早めることができる。
ここで、「ｎ＝（ＴＲ＋ＴＰｍａｘ）／ＴＲ」がベストモードであり、「ｎ＞（ＴＲ＋ＴＰｍａｘ）／ＴＲ」とした場合、バスＢ＿ＤＩＯを介したレジスタ転送処理がボトルネックとなり、「ｎ＝（ＴＲ＋ＴＰｍａｘ）／ＴＲ」の場合とコンピュータ２から見た書き込み時の応答性は同じである。 By defining the number n of memories included in the memory circuit 36 as in the above equation (4), when the bus B_DIO shown in FIGS. 3, 4, and 5 is shared by the n memories, the program processing PP Compared to the conventional method in which the timing of starting the program processing is the same for all the memories, the timing of starting the program processing PP can be advanced in (n−1) memories.
Here, when “n = (TR + TPmax) / TR” is the best mode and “n> (TR + TPmax) / TR”, register transfer processing via the bus B_DIO becomes a bottleneck, and “n = (TR + TPmax) / TR "and the response at the time of writing viewed from the computer 2 are the same.

以下、図３に示すメモリカード本体１７の説明を補足する。
メモリ５３＿１〜５３＿８としてフラッシュメモリを用いた場合に、メモリセルアレイ７２には出荷時から欠陥ブロックが存在し、代替ブロックを使うので、図１に示すコンピュータ２（ユーザ）が使用する論理アドレスとメモリセルアレイ７２上の物理アドレスとが一致せず、そのアドレスを変換する変換テーブルが必要である。このような変換テーブルを用いたアドレス変換を論理物理アドレス変換などと呼ぶ。図３に示す制御回路３５は、当該論理物理アドレス変換を行う。なお、論理物理アドレス変換は、メモリカード３内ではなくコンピュータ２で行ってもよい。
また、メモリセルアレイ７２の記憶素子は、書き換えを繰り返すと、その記憶特性が徐々に劣化するので、書き換え回数が有限である。そのために、同じブロックばかりを書き換えないような管理（ウェア・レベリング）を行い、均等化させることが必要になる。さらに、読み出し誤りが生じるので、誤り訂正が必要である。図３に示す制御回路３５は、このようなウェア・レベリング、並びに誤り訂正処理を行う。 Hereinafter, the description of the memory card main body 17 shown in FIG. 3 will be supplemented.
When flash memories are used as the memories 53_1 to 53_8, a defective block exists in the memory cell array 72 from the time of shipment, and an alternative block is used. Therefore, a logical address and a memory cell array used by the computer 2 (user) shown in FIG. The physical address on 72 does not match and a conversion table for converting the address is required. Address conversion using such a conversion table is called logical physical address conversion. The control circuit 35 shown in FIG. 3 performs the logical-physical address conversion. The logical / physical address conversion may be performed by the computer 2 instead of the memory card 3.
Further, the memory element of the memory cell array 72 has a finite number of rewrites because its storage characteristics gradually deteriorate when rewrite is repeated. Therefore, it is necessary to perform management (wear leveling) so that only the same block is not rewritten and to equalize it. Further, since a read error occurs, error correction is necessary. The control circuit 35 shown in FIG. 3 performs such wear leveling and error correction processing.

制御回路３５が行う上記誤り訂正は、例えば、“Simple ECC”と呼ばれる。誤り訂正符号を用い、例えばハミング符号などである。また、制御回路３５は、誤り訂正符号として、リードソロモン符号のような、バイト誤りの多重訂正ができる符号を用いてもよい。
すなわち、制御回路３５は、高機能の誤り訂正符号を用いて、初期不良のブロック、経時劣化のブロック、読み出し誤り、読み出しや書き込みの時間不足、これらすべてのエラー要因をカバーする誤り訂正符号によって、フラッシュメモリであるメモリ５３＿１〜５３＿８に対しての書き込みおよび読み出しの誤りを訂正する。
この場合には、メモリセルアレイ７２の初期の不良ブロック検出、論物アドレス変換、ウェア・レベリング、書き込みと消去のステータス・モニターが不要となるという利点がある。
なお、この手法は、データ処理システム１０が例えば、画像データのように単位サイズが大きいデータのみを扱う場合には、高機能の誤り訂正符号が構成しやすいので、特に有効である。 The error correction performed by the control circuit 35 is called “Simple ECC”, for example. An error correction code is used, for example, a Hamming code. Further, the control circuit 35 may use a code capable of multiple correction of byte errors, such as a Reed-Solomon code, as the error correction code.
That is, the control circuit 35 uses an error correction code that covers all of these error factors, using an advanced error correction code, an initial failure block, a block that deteriorates with time, a read error, a lack of time for reading and writing, Errors in writing and reading to the memories 53_1 to 53_8 which are flash memories are corrected.
In this case, there is an advantage that initial defective block detection of the memory cell array 72, logical / physical address conversion, wear leveling, and status monitoring of writing and erasing are not required.
Note that this method is particularly effective when the data processing system 10 handles only data having a large unit size, such as image data, because a highly functional error correction code can be easily formed.

本発明は、レジスタと当該レジスタから読み出されたデータを書き込む記憶領域とを各々が備えた複数のメモリに対して書き込み動作を行うシステムに適用可能である。   The present invention can be applied to a system that performs a write operation on a plurality of memories each including a register and a storage area in which data read from the register is written.

図１は、データ処理システムの全体構成図である。FIG. 1 is an overall configuration diagram of a data processing system. 図２は、図１に示すリーダ・ライタの構成図である。FIG. 2 is a block diagram of the reader / writer shown in FIG. 図３は、図２に示すメモリカード本体の構成図である。FIG. 3 is a block diagram of the memory card body shown in FIG. 図４は、図３に示す制御回路の構成図である。FIG. 4 is a block diagram of the control circuit shown in FIG. 図５は、図３に示すメモリ回路の構成図である。FIG. 5 is a block diagram of the memory circuit shown in FIG. 図６は、図５に示すメモリの構成図である。FIG. 6 is a block diagram of the memory shown in FIG. 図７は、図３に示す制御回路の制御に従って、図４に示すデコーダが図５に示すメモリに１ブロック分の書き込みデータを書き込む処理を説明するための図である。FIG. 7 is a diagram for explaining a process in which the decoder shown in FIG. 4 writes the write data for one block in the memory shown in FIG. 5 under the control of the control circuit shown in FIG.

符号の説明Explanation of symbols

２…コンピュータ、３…メモリカード、１１…信号処理回路、１３…リーダ・ライタ、１４…インタフェース、１６…インタフェース、１７…メモリカード本体、２１…ＳＰ変換／８−１０デコード回路、２２…ＥＣＣデコーダ、２３…バス・インタフェース、２４…ＣＲＣＣエンコーダ、２５…ＥＣＣエンコーダ、２６…スイッチ、２７…８−１０エンコード／ＰＳ変換回路、３１…クロック分周回路、３２…ＳＰ変換／８−１０デコード回路、３３…８−１０エンコード／ＰＳ変換回路、３４…誤り検出回路、３５…制御回路、３６…メモリ回路、４１…デコーダ、４２…ＦＩＦＯ回路、４３…入出力回路、４５＿１〜４５＿８…メモリ制御回路、５１…信号線、５３＿１〜５３＿８…メモリ、５５…信号線、６１…制御回路、６３…アドレスレジスタ、６６…データレジスタ、６７…カラムバッファ、６８…カラムデコーダ、６９…ローアドレスバッファ、７０…ローアドレスデコーダ、７１…センスアンプ、７２…メモリセルアレイ、７３…高電圧発生回路、７５…ステータス生成回路、Ｂ＿ＤＩＯ…バス
DESCRIPTION OF SYMBOLS 2 ... Computer, 3 ... Memory card, 11 ... Signal processing circuit, 13 ... Reader / writer, 14 ... Interface, 16 ... Interface, 17 ... Memory card main body, 21 ... SP conversion / 8-10 decoding circuit, 22 ... ECC decoder 23 ... Bus interface, 24 ... CRCC encoder, 25 ... ECC encoder, 26 ... Switch, 27 ... 8-10 encoding / PS conversion circuit, 31 ... Clock frequency division circuit, 32 ... SP conversion / 8-10 decoding circuit, 33 ... 8-10 encoding / PS conversion circuit, 34 ... error detection circuit, 35 ... control circuit, 36 ... memory circuit, 41 ... decoder, 42 ... FIFO circuit, 43 ... input / output circuit, 45_1 to 45_8 ... memory control circuit, 51 ... Signal line, 53_1 to 53_8 ... Memory, 55 ... Signal line, 61 ... Control circuit, 63 ... A Less register, 66 ... Data register, 67 ... Column buffer, 68 ... Column decoder, 69 ... Row address buffer, 70 ... Row address decoder, 71 ... Sense amplifier, 72 ... Memory cell array, 73 ... High voltage generation circuit, 75 ... Status Generation circuit, B_DIO ... Bus

Claims (6)

レジスタとメモリ領域とを各々が有する複数のメモリと、
データを入力するインタフェースと、
前記複数のメモリの各々に対して、前記インタフェースから入力されたデータを当該メモリの前記レジスタに転送するレジスタ転送処理と、前記レジスタから前記データを読み出して前記メモリ領域に書き込むメモリ書き込み処理とを行う制御回路と
を有し、
前記制御回路は、前記複数のメモリの各々に対して、同じ第１の時間長の連続した異なる時間帯に前記レジスタ転送処理を行い、前記時間帯経過後に続けて前記メモリ書き込み処理を開始し、当該メモリ書き込み処理のために前記複数のメモリに共通して規定した第２の時間長経過後に続けて次の前記レジスタ転送処理を行う
記憶装置。 A plurality of memories each having a register and a memory area;
An interface for entering data;
For each of the plurality of memories, register transfer processing for transferring data input from the interface to the register of the memory and memory writing processing for reading the data from the register and writing to the memory area Control circuit and
The control circuit, for each of the plurality of memories, performs the register transfer processing in consecutive different time zones of the same first time length, and starts the memory write processing after the time zone has elapsed, A storage device that performs the next register transfer process after a second time length defined in common for the plurality of memories for the memory write process. 前記制御回路は、前記レジスタから読み出した前記データを前記メモリ領域に書き込み、当該書き込んだデータを前記メモリ領域から読み出し、前記レジスタから読み出したデータと前記メモリ領域から読み出したデータとを比較して前記メモリ領域への書き込みが不適切な場合に、前記レジスタから読み出した前記データを前記メモリ領域に再び書き込みことで前記メモリ書き込み処理を行い、
前記第２の時間長は、前記メモリ書き込み処理に予め割り当てられている最大時間長であり、
前記複数のメモリの数ｎは、前記第１の時間長と前記第２の時間長との和を前記第１の時間長で除算した値以上の整数である
請求項１に記載の記憶装置。 The control circuit writes the data read from the register to the memory area, reads the written data from the memory area, compares the data read from the register with the data read from the memory area, and When the writing to the memory area is inappropriate, the memory reading process is performed by writing the data read from the register to the memory area again,
The second time length is a maximum time length pre-assigned to the memory writing process,
The storage device according to claim 1, wherein the number n of the plurality of memories is an integer equal to or greater than a value obtained by dividing the sum of the first time length and the second time length by the first time length. 前記制御回路は、１回の前記レジスタ転送処理で、予め決められた１ページ分のデータを前記メモリの前記レジスタに転送し、
予め決められた数の複数のページについて前記メモリに対する前記レジスタ転送処理および前記メモリ書き込み処理を行い、前記複数のページの最後のページの前記メモリ書き込み処理に割り当てた前記第２の時間長経過後に続けて、前記複数のメモリの前記メモリ領域の記憶消去処理を合計で前記複数のページ分行い、当該記憶消去処理に予め割り当てた第３の時間経過後に前記レジスタ転送処理を開始する
請求項１に記載の記憶装置。 The control circuit transfers a predetermined page of data to the register of the memory in one register transfer process,
The register transfer process and the memory write process for the memory for a predetermined number of pages are performed, and continued after the second time length allocated to the memory write process of the last page of the plurality of pages The memory erase processing of the memory area of the plurality of memories is performed for the plurality of pages in total, and the register transfer processing is started after a third time allocated in advance to the memory erase processing. Storage device. 前記インタフェースは、前記複数のメモリに書き込む前記データを入力する
請求項１に記載の記憶装置。 The storage device according to claim 1, wherein the interface inputs the data to be written to the plurality of memories. 記憶装置と、
前記記憶装置にデータを書き込むデータ処理装置と
を有するデータ処理システムであって、
前記記憶装置は、
レジスタとメモリ領域とを各々が有する複数のメモリと、
前記データ処理装置からデータを入力するインタフェースと、
前記複数のメモリの各々に対して、前記インタフェースから入力されたデータを当該メモリの前記レジスタに転送するレジスタ転送処理と、前記レジスタから前記データを読み出して前記メモリ領域に書き込むメモリ書き込み処理とを行う制御回路と
を有し、
前記制御回路は、前記複数のメモリの各々に対して、同じ第１の時間長の連続した異なる時間帯に前記レジスタ転送処理を行い、前記時間帯経過後に続けて前記メモリ書き込み処理を開始し、当該メモリ書き込み処理のために前記複数のメモリに共通して規定した第２の時間長経過後に続けて次の前記レジスタ転送処理を行う
データ処理システム。 A storage device;
A data processing system having a data processing device for writing data to the storage device,
The storage device
A plurality of memories each having a register and a memory area;
An interface for inputting data from the data processing device;
For each of the plurality of memories, register transfer processing for transferring data input from the interface to the register of the memory and memory writing processing for reading the data from the register and writing to the memory area Control circuit and
The control circuit, for each of the plurality of memories, performs the register transfer processing in consecutive different time zones of the same first time length, and starts the memory write processing after the time zone has elapsed, A data processing system for performing the next register transfer process after a second time length defined in common for the plurality of memories for the memory write process. レジスタとメモリ領域とを各々が有しインタフェースを共用する複数のメモリの各々が、前記インタフェースを介して入力したデータを当該メモリの前記レジスタに転送するレジスタ転送処理と、前記レジスタから前記データを読み出して前記メモリ領域に書き込むメモリ書き込み処理とを行う記憶制御方法であって、
前記複数のメモリの各々が、同じ第１の時間長の連続した異なる時間帯に前記レジスタ転送処理を行う第１の工程と、
前記複数のメモリの各々が、前記第１の工程で行った前記レジスタ転送処理の前記時間帯経過後に続けて前記メモリ書き込み処理を開始する第２の工程と、
前記複数のメモリの各々が、前記第２の工程で介した前記メモリ書き込み処理のために前記複数のメモリに共通して規定した第２の時間長経過後に続けて前記レジスタ転送処理を行う第３の工程と
を有する記憶制御方法。
Each of a plurality of memories each having a register and a memory area and sharing an interface transfers a data input via the interface to the register of the memory, and reads the data from the register And a memory control method for performing a memory write process for writing to the memory area,
A first step in which each of the plurality of memories performs the register transfer processing in consecutive different time zones of the same first time length;
A second step in which each of the plurality of memories starts the memory write processing after the time period of the register transfer processing performed in the first step has elapsed;
Each of the plurality of memories performs the register transfer process after the elapse of a second time length defined in common for the plurality of memories for the memory writing process in the second step. A memory control method comprising:

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