JP2006108579A

JP2006108579A - Dimension measuring method and method for manufacturing semiconductor device

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Publication number: JP2006108579A
Application number: JP2004296658A
Authority: JP
Inventors: Toru Mikami; 上徹三; Toru Koike; 池徹小; Masashi Asano; 野昌史浅
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-10-08
Filing date: 2004-10-08
Publication date: 2006-04-20

Abstract

<P>PROBLEM TO BE SOLVED: To suppress an increase in the size of a measuring mark region even when the number of device pattern layers is increased. <P>SOLUTION: The dimensions of a device pattern for each layer are sequentially measured while measuring marks are laminated, by securing measuring mark layout regions for arranging m (m being a natural number of 2 or higher) test patterns therein on the surface of a sample, arranging a test pattern L&S in arbitrary one of the layout regions, arranging a recessed pattern in the other (m-1) layout regions and measuring the dimensions of the device pattern of a first layer, forming a light shielding layer MF for shielding light reflected and diffracted in the recessed pattern, arranging the test pattern L&S on a zone having the light shielding layer MF formed therein while avoiding the zone of the test pattern arrangement directly under the layer for a second layer and subsequent layers, arranging the recessed pattern in the other (m-1) layout regions and measuring the dimensions of a device pattern for the corresponding layer, and finally forming the light shielding layer MF for the other (m-1) recessed patterns. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、寸法測定方法および半導体装置の製造方法に関し、例えばデバイスパターン以外の測定マークにスキャッテロメトリ（scatterometry）法を適用するデバイスパターンの寸法測定を対象とする。 The present invention relates to a dimensional measurement method and a semiconductor device manufacturing method, and is directed to, for example, dimensional measurement of a device pattern in which a scatterometry method is applied to a measurement mark other than the device pattern.

半導体装置の製造工程におけるデバイスパターンの従来の技術による測定方法について、ダマシンプロセスの酸化膜エッチングパターンの寸法を測定する場合を例にとって説明する。本体のデバイスパターンの形成領域とは別個の測定マーク用の領域に、リソグラフィとエッチング加工により、ライン・アンド・スペース（line and space：以下、適宜「Ｌ＆Ｓ」の略称を用いる）のテストパターンを形成し、このテストパターンをスキャッテロメトリと呼ばれる方法で測定していた。 A conventional method for measuring a device pattern in a manufacturing process of a semiconductor device will be described by taking as an example the case of measuring the dimension of an oxide film etching pattern in a damascene process. A test pattern of line and space (hereinafter abbreviated as “L & S” as appropriate) is formed by lithography and etching in a measurement mark area separate from the device pattern formation area of the main body. The test pattern was measured by a method called scatterometry.

例えばデバイスパターンを配線パターンとすると、各配線を積層して形成する各段階の酸化膜エッチングの寸法を測定するために、各段階で使用する測定マークのライン・アンド・スペースを単純に上方へ積み上げてしまうと、下層からの反射回折光が重なってしまい、正確な測定ができなくなってしまう。従って、測定マークを複数形成する場合は、測定マーク用の領域を拡大して別々に配置していた。 For example, if the device pattern is a wiring pattern, the line and space of the measurement mark used in each stage is simply stacked upwards to measure the oxide film etching dimensions of each stage formed by stacking each wiring. If this happens, the reflected diffracted light from the lower layer will overlap and accurate measurement will not be possible. Accordingly, when a plurality of measurement marks are formed, the measurement mark area is enlarged and arranged separately.

しかしながら、積層する配線パターンの数が増えると、測定マークを配置するためのスペースが嵩むことになり、デバイス本体のパターンの領域を狭めることになる。このような事態を防止するために、新たにメタルレイアを成膜してエッチングするまでの工程を追加する方策もあるが、工程を追加することは製造コストを増大させることになる。
特開２００３−１５８１６１号公報 However, as the number of wiring patterns to be stacked increases, the space for placing the measurement marks increases, and the pattern area of the device body is narrowed. In order to prevent such a situation, there is a method of adding a process until a new metal layer is formed and etched, but adding the process increases the manufacturing cost.
JP 2003-158161 A

本発明の目的は、デバイスパターンが増えても測定マーク領域のサイズ拡大を抑制できる寸法測定方法、および、これを用いた半導体装置の製造方法を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a dimension measuring method that can suppress an increase in the size of a measurement mark region even if the number of device patterns increases, and a semiconductor device manufacturing method using the same.

本発明は以下の手段により上記課題の解決を図る。 The present invention aims to solve the above problems by the following means.

即ち、本発明によれば、
測定対象であるデバイスパターンに対応した形状のテストパターンを試料に形成し、前記試料に光を照射して得られる反射回折光を用いて前記デバイスパターンの寸法を測定する方法であって、
前記試料のデバイス形成予定領域以外の領域に、テストパターンをｍ個（ｍは２以上の自然数）配置できる測定マーク領域を確保し、
前記測定マーク領域の任意の領域にテストパターンを配置し、他の（ｍ−１）個の測定マーク領域には凹パターンを配置して第１層のデバイスパターンの寸法を測定し、
前記凹パターンに反射回折光を遮断する遮断層を形成し、
第２層目以降は、直下層にテストパターンが配置された領域を回避して前記遮断層が形成された領域の上にテストパターンを配置し、他の（ｍ−１）個の測定マーク領域には凹パターンを配置してその層に対応するデバイスパターンの寸法を測定した後に、他の（ｍ−１）個の凹パターンに反射回折光を遮断する遮断層を形成することにより、測定マークを積層しながら各層に対応するデバイスパターンの寸法を順次に測定する寸法測定方法が提供される。 That is, according to the present invention,
A test pattern having a shape corresponding to a device pattern to be measured is formed on a sample, and the dimension of the device pattern is measured using reflected diffracted light obtained by irradiating the sample with light,
A measurement mark area in which m test patterns (m is a natural number of 2 or more) can be arranged in an area other than the device formation scheduled area of the sample,
A test pattern is arranged in an arbitrary area of the measurement mark area, a concave pattern is arranged in the other (m−1) measurement mark areas, and the dimension of the device pattern of the first layer is measured,
Forming a blocking layer that blocks reflected diffracted light in the concave pattern;
In the second and subsequent layers, the test pattern is arranged on the area where the blocking layer is formed while avoiding the area where the test pattern is arranged in the immediately lower layer, and the other (m−1) measurement mark areas. After measuring the dimension of the device pattern corresponding to the layer by arranging the concave pattern, the measurement mark is formed by forming a blocking layer that blocks the reflected diffracted light on the other (m−1) concave patterns. There is provided a dimension measuring method for sequentially measuring the dimensions of the device pattern corresponding to each layer while laminating the layers.

また、本発明によれば、上述した寸法測定方法を用いた半導体装置の製造方法が提供される。 In addition, according to the present invention, a method for manufacturing a semiconductor device using the above-described dimension measuring method is provided.

本発明によれば、測定対象のデバイスパターンが増えても測定マーク領域のサイズ拡大を抑制できるので、デバイス本体の領域を狭めることなく、デバイスパターンを低コストで測定することができる。 According to the present invention, even if the number of device patterns to be measured increases, the size expansion of the measurement mark region can be suppressed. Therefore, the device pattern can be measured at a low cost without narrowing the device body region.

本発明の実施の形態について図面を参照しながら説明する。以下では、ダマシンプロセスによりシリコン基板上に多層配線を形成する工程における酸化膜エッチングパターンをスキャッテロメトリ法で測定する場合を取り挙げて説明する。なお、以下の各図において、同一の部分には同一の参照番号を付し、その重複説明は適宜省略する。 Embodiments of the present invention will be described with reference to the drawings. Hereinafter, a case where an oxide film etching pattern in a process of forming a multilayer wiring on a silicon substrate by a damascene process is measured by a scatterometry method will be described. In the following drawings, the same parts are denoted by the same reference numerals, and redundant description thereof is omitted as appropriate.

（１）第１の実施の形態
まず、シリコン基板の表面領域のうち、デバイスを形成する領域とは別個に測定マーク領域を確保する。本実施形態では、測定マーク領域として、デバイスパターンに対応したテストパターンをｍ個配置できる測定マーク配置領域と、この測定マーク配置領域とデバイス形成領域との間のバッファ領域とを確保する。 (1) First Embodiment First, a measurement mark region is secured separately from a region where a device is formed in a surface region of a silicon substrate. In the present embodiment, as the measurement mark area, a measurement mark arrangement area where m test patterns corresponding to the device pattern can be arranged, and a buffer area between the measurement mark arrangement area and the device formation area are secured.

次に、シリコン基板に第１層としての酸化膜を成膜し、測定マーク配置領域中の任意の領域にテストパターンを形成し、他の（ｍ−１）個の領域には抜きパターン（以下、凹パターンという）を形成する。以下では、テストパターンの形状としてＬ＆Ｓを使用する。 Next, an oxide film as a first layer is formed on the silicon substrate, a test pattern is formed in an arbitrary region in the measurement mark arrangement region, and a blank pattern (hereinafter referred to as a pattern to be removed) is formed in the other (m−1) regions. A concave pattern). Hereinafter, L & S is used as the shape of the test pattern.

続いて、上記第１層テストパターンの寸法をスキャッテロメトリ法で測定する。具体的な測定方法は、図８乃至図１０に関連して後述する。 Subsequently, the dimension of the first layer test pattern is measured by a scatterometry method. A specific measuring method will be described later with reference to FIGS.

次いで、基板表面領域の全面にわたる金属膜の成膜によりＬ＆Ｓの凹部および凹パターンに金属材料を埋め込み、引き続く化学的機械的研磨（Chemical Mechanical Polishing：以下、単にＣＭＰという）工程で平坦化し、第１配線の形成工程を終了する。これにより、測定マーク配置領域には、第１層配線として、各凹部に金属が埋め込まれたＬ＆Ｓとパターンのない金属層とが形成される。 Next, a metal film is formed over the entire surface area of the substrate to embed a metal material in the concave and concave patterns of the L & S, and is planarized by a subsequent chemical mechanical polishing (hereinafter simply referred to as CMP) process. The wiring formation process is terminated. As a result, in the measurement mark arrangement region, an L & S in which a metal is embedded in each recess and a metal layer without a pattern are formed as the first layer wiring.

次に、第２層の酸化膜を成膜し、測定マーク配置領域のうち、第１層のテストパターンが形成された領域を除くいずれかの領域にテストパターンとしてＬ＆Ｓパターンを形成し、他の（ｍ−１）個の領域には凹パターンを形成し、上記第２層テストパターンの寸法をスキャッテロメトリ法で測定する。測定後は、全面にわたる金属膜の成膜およびＣＭＰ工程によりＬ＆Ｓの凹部および凹パターンに金属材料を埋め込んで第２配線の形成工程を終了する。 Next, an oxide film of the second layer is formed, and an L & S pattern is formed as a test pattern in any region of the measurement mark arrangement region other than the region where the test pattern of the first layer is formed. Concave patterns are formed in (m-1) regions, and the dimension of the second layer test pattern is measured by the scatterometry method. After the measurement, a metal material is embedded in the recesses and recess patterns of the L & S by a metal film formation and CMP process over the entire surface, and the formation process of the second wiring is completed.

第３層以上についても、第２層について述べた方法を繰り返してテストパターンを上層へ積層しながら寸法測定を実行していけば良い。なお、バッファ領域には、全ての配線層にわたって凸パターンを配置しておけば良い。この点は、後述する実施例および第２の実施の形態のいずれについても共通である。 For the third and higher layers, the dimension measurement may be performed while repeating the method described for the second layer and laminating the test pattern on the upper layer. In the buffer region, convex patterns may be arranged over all the wiring layers. This point is common to both the examples described later and the second embodiment.

本実施形態によれば、寸法測定に用いるテストパターンは、常にその直下層に金属層による遮断層が形成され、テストパターン自体の反射回折光に下層からの反射回折光が混在することが防止される。これにより、測定マーク配置領域のサイズを、Ｌ＆Ｓパターンをｍ個だけ配置するサイズに抑制しながら、ｍ個を上回る層にわたって形成される配線層のデバイスパターンを従来と同一の精度で測定することが可能になる。また、新たに追加する工程は無いので、製造コストを増大させることも無い。 According to this embodiment, the test pattern used for dimension measurement is always formed with a blocking layer made of a metal layer immediately below it, so that the reflected diffracted light from the lower layer is prevented from being mixed with the reflected diffracted light of the test pattern itself. The This makes it possible to measure the device pattern of the wiring layer formed over more than m layers with the same accuracy as before, while suppressing the size of the measurement mark arrangement area to a size where only m L & S patterns are arranged. It becomes possible. In addition, since there is no process to be newly added, the manufacturing cost is not increased.

本実施形態の寸法測定工程で形成される測定マークのレイアウトの一例を図１に示す。同図に示すレイアウトでは、第１配線層では領域１にＬ＆Ｓパターンが配置され、その他の領域、即ち、領域２から領域ｍまでには、何らかの材料で凹パターンを埋め込んで反射回折光の透過を遮断する遮断層が一律に配置されている。なお、本実施形態において、領域１乃至ｍは、例えば測定マーク領域に対応する。 An example of the layout of the measurement mark formed in the dimension measurement process of this embodiment is shown in FIG. In the layout shown in the figure, the L & S pattern is arranged in the region 1 in the first wiring layer, and in other regions, that is, from the region 2 to the region m, a concave pattern is embedded with some material to transmit the reflected diffracted light. A blocking layer for blocking is uniformly arranged. In the present embodiment, the areas 1 to m correspond to, for example, measurement mark areas.

また、第２配線層では、直下層である第１配線層の領域１にＬ＆Ｓパターンが配置されているので、領域１には凹パターンを埋め込んだ遮断層が配置され、Ｌ＆Ｓパターンは領域２に配置される。第２配線層の他の領域、即ち、領域３乃至領域ｍにも遮断層が配置される。以下、同様の配置態様で第ｍ配線層までは上層へ積層される毎に一つずつ隣の領域にＬ＆Ｓパターンを配置する。各層において残余の測定マーク配置領域には、凹パターンを埋め込んだ遮断層が配置される。 In the second wiring layer, since the L & S pattern is arranged in the region 1 of the first wiring layer which is the immediately lower layer, the blocking layer in which the concave pattern is embedded is arranged in the region 1, and the L & S pattern is arranged in the region 2. Be placed. The blocking layer is also disposed in other regions of the second wiring layer, that is, the regions 3 to m. Thereafter, the L & S pattern is arranged in the adjacent region one by one every time the layers are stacked up to the upper layer up to the m-th wiring layer in the same arrangement manner. In each layer, a blocking layer in which a concave pattern is embedded is arranged in the remaining measurement mark arrangement region.

第ｍ回を超えてさらに寸法測定が継続する場合は、第（ｍ＋１）配線層においてＬ＆Ｓパターンは領域１に再び配置される。このとき、第（ｍ＋１）配線層の下方には（ｍ−１）個もの凹パターンを埋め込んだ遮断層が積層して形成されているので、寸法測定に当たり、下層からの反射回折光が検出信号に混入するおそれがない。第（ｍ＋１）配線層における領域２乃至ｍまでは、前述した第１配線層と同様に凹パターンを埋め込んだ遮断層が形成される。 When the dimension measurement is continued beyond the mth time, the L & S pattern is again arranged in the region 1 in the (m + 1) th wiring layer. At this time, since a blocking layer in which (m−1) concave patterns are embedded is formed below the (m + 1) th wiring layer, the reflected diffracted light from the lower layer is used as a detection signal in the dimension measurement. There is no risk of contamination. In the regions 2 to m in the (m + 1) th wiring layer, a blocking layer in which a concave pattern is embedded is formed in the same manner as the first wiring layer described above.

このように、図１に示すレイアウトによれば、例えばｍ×ｎ回の寸法測定を終了した段階で、領域１には、Ｌ＆Ｓパターンの最下配線層の上に凹パターンを埋め込んだ遮断層が（ｍ−１）個だけ積層された積層体がｎ回反復された反復積層体が形成される。同様に、領域２には、凹パターンを埋め込んだ遮断層のうち最下の配線層の直上にＬ＆Ｓパターンが配置され、それより上層には凹パターンを埋め込んだ遮断層が（ｍ−２）個だけ積層された積層体がｎ回反復された反復積層体が形成される。領域３以降についても同様に、隣接する積層体の繰り返しパターンが一つずつサイクリックにシフトして形成された積層体がｎ回反復された反復積層体が形成される。この結果、図２のグラフに示すように、従来は配線数の増大に比例して測定マーク配置領域のサイズも増大していたが、本実施形態によれば、デバイスパターンの配線層数がｍを超えても、ｍ個の領域だけで寸法測定が可能となる。なお、測定マーク領域における上述したパターンは、各配線層でそれぞれ対応するマスクからなるマスクセットを準備することにより、レイアウト通りに形成することができる。この点は、次記する実施例および後述する第２の実施の形態についても共通である。 As described above, according to the layout shown in FIG. 1, for example, at the stage where the measurement of m × n times is completed, the blocking layer in which the concave pattern is embedded on the lowermost wiring layer of the L & S pattern is formed in the region 1. A repetitive laminated body in which the (m-1) laminated bodies are repeated n times is formed. Similarly, in the region 2, the L & S pattern is disposed immediately above the lowermost wiring layer among the blocking layers embedded with the concave pattern, and (m−2) blocking layers embedded with the concave pattern are disposed above it. Thus, a repetitive laminated body is formed in which a laminated body that is laminated only n times is formed. Similarly, in the region 3 and subsequent regions, a repetitive laminated body is formed in which a laminated body formed by cyclically shifting the repeating pattern of adjacent laminated bodies one by one is repeated n times. As a result, as shown in the graph of FIG. 2, conventionally, the size of the measurement mark arrangement region has increased in proportion to the increase in the number of wirings. However, according to the present embodiment, the number of wiring layers of the device pattern is m. Even if it exceeds, it is possible to measure dimensions only in m areas. Note that the above-described pattern in the measurement mark region can be formed according to the layout by preparing a mask set composed of a mask corresponding to each wiring layer. This point is common to the following examples and the second embodiment described later.

（実施例）
より具体的な理解のため、上述した実施形態について、領域数が２（ｍ＝２）で３つの配線層を形成する場合を取り上げて説明する。このときの測定マークのレイアウトは図３の通りになる。以下では、図３の測定マークを第１配線層から形成するプロセスを説明しながら本実施例の寸法測定方法を説明する。 (Example)
For a more specific understanding, the embodiment described above will be described by taking up the case where the number of regions is 2 (m = 2) and three wiring layers are formed. The layout of the measurement mark at this time is as shown in FIG. Hereinafter, the dimension measuring method of this embodiment will be described while explaining the process of forming the measurement mark of FIG. 3 from the first wiring layer.

まず、図４に示すように、シリコン基板Ｓの表面に酸化膜Ｄ１を成膜した後、リソグラフィとエッチングにより、測定マーク配置領域中の領域１にＬ＆Ｓパターンを形成し、マークＭＫ１と規定する。領域２には、マークＭＫ１の外周に相当するサイズの凹パターンを形成しておく。次いで、マークＭＫ１の寸法をスキャッテロメトリ法で測定する。 First, as shown in FIG. 4, after an oxide film D1 is formed on the surface of the silicon substrate S, an L & S pattern is formed in the region 1 in the measurement mark arrangement region by lithography and etching, thereby defining the mark MK1. In the region 2, a concave pattern having a size corresponding to the outer periphery of the mark MK1 is formed. Next, the dimension of the mark MK1 is measured by the scatterometry method.

次に、図５に示すように、全面にわたる金属膜の成膜およびＣＭＰ工程により、領域１のＬ＆Ｓの凹部および領域２の凹パターンに金属材料を埋め込んで第１配線層の形成工程を終了する。この段階で領域２には、パターンの無い金属膜ＭＦ１の広い領域ができる。後述する通り、この金属膜ＭＦ１は、反射回折光の透過を防止する遮断層として機能する。 Next, as shown in FIG. 5, a metal film is formed over the entire surface and a CMP process is performed to embed a metal material in the L & S recesses in the region 1 and the recess pattern in the region 2, thereby completing the first wiring layer formation step. . At this stage, a wide region of the metal film MF1 having no pattern is formed in the region 2. As will be described later, the metal film MF1 functions as a blocking layer that prevents transmission of reflected diffracted light.

次に、図６に示すように、前述した工程により形成された第１配線層の上に、酸化膜Ｄ２を成膜し、リソグラフィとエッチングにより、下層にパターンの無い金属膜ＭＦ１が形成された領域２にＬ＆Ｓパターンを形成し、マークＭＫ２と規定する。下層にＬ＆Ｓの金属配線パターンが形成された領域１には、マークＭＫ２の外周に相当するサイズの凹パターンを形成しておく。次いで、マークＭＫ２の寸法をスキャッテロメトリ法で測定する。 Next, as shown in FIG. 6, an oxide film D2 is formed on the first wiring layer formed by the above-described process, and a metal film MF1 having no pattern is formed in the lower layer by lithography and etching. An L & S pattern is formed in the region 2 and defined as a mark MK2. A concave pattern having a size corresponding to the outer periphery of the mark MK2 is formed in the region 1 where the L & S metal wiring pattern is formed in the lower layer. Next, the dimension of the mark MK2 is measured by the scatterometry method.

図７に示すように、再び全面にわたる金属膜の成膜およびＣＭＰ工程により、領域２のＬ＆Ｓの凹部および領域１の凹パターンに金属材料を埋め込んで第２配線層の形成工程を終了する。この段階で領域１には、パターンの無い金属膜ＭＦ２の広い領域ができる。 As shown in FIG. 7, the metal film is buried in the L & S recesses in the region 2 and the recess pattern in the region 1 again by the metal film formation and CMP process over the entire surface, and the formation process of the second wiring layer is completed. At this stage, a wide area of the metal film MF2 having no pattern is formed in the area 1.

さらに、図８に示すように、第２配線層の上に、酸化膜Ｄ３を成膜し、リソグラフィとエッチングにより、直下層である第２配線層にパターンの無い金属膜ＭＦ２が形成された領域１にＬ＆Ｓパターンを形成し、マークＭＫ３と規定し、直下層である第２配線層にＬ＆Ｓの金属配線パターンが形成された領域２には、マークＭＫ３の外周に相当するサイズの凹パターンを形成する。 Furthermore, as shown in FIG. 8, an oxide film D3 is formed on the second wiring layer, and a region in which a metal film MF2 having no pattern is formed on the second wiring layer, which is the immediately lower layer, by lithography and etching. An L & S pattern is formed on 1 and defined as a mark MK3, and a concave pattern having a size corresponding to the outer periphery of the mark MK3 is formed in the region 2 in which the L & S metal wiring pattern is formed on the second wiring layer, which is immediately below To do.

続いて、マークＭＫ３の寸法をスキャッテロメトリ法で測定する。マークＭＫ３の寸法測定を図９および図１０を参照してより具体的に説明する。 Subsequently, the dimension of the mark MK3 is measured by the scatterometry method. The dimension measurement of the mark MK3 will be described more specifically with reference to FIG. 9 and FIG.

図９は、エリプソ配置の光学系を有する測定装置の一例を示す。同図に示す寸法測定装置は、光源１１０と、偏光子１１２と、試料を載置するステージ（図示せず）と、検光子１１４と、アレイ状の検出器１１６と、コンピュータ１１８と、メモリＭＲ１００とを備える。光源１１０は、白色光を発光する。検出器１１６は分光器を含む。メモリＭＲ１００は、複数の記憶領域を有し、例えば図１０のグラフ内に点線で示す測定波形図を格納するとともに、各測定マークの寸法に関して予め準備された所定の候補値を格納する。 FIG. 9 shows an example of a measuring apparatus having an ellipso-arranged optical system. The dimension measuring apparatus shown in the figure includes a light source 110, a polarizer 112, a stage (not shown) on which a sample is placed, an analyzer 114, an array-shaped detector 116, a computer 118, and a memory MR100. With. The light source 110 emits white light. The detector 116 includes a spectrometer. The memory MR100 has a plurality of storage areas, for example, stores a measurement waveform diagram indicated by a dotted line in the graph of FIG. 10, and stores predetermined candidate values prepared in advance for the dimensions of each measurement mark.

図９に示すように、図示しないステージにより、回転運動および並進運動を組み合わせて、測定マークＭＫ３に白色光が入射するようにシリコン基板Ｓを移動する。 As shown in FIG. 9, the silicon substrate S is moved by a stage (not shown) such that white light is incident on the measurement mark MK3 by combining rotational movement and translational movement.

次に、光源１１０により白色光を発光させ、偏光子１１２を介して入射光Ｌｉとし、測定マークＭＫ３に入射角θで斜め方向から入射させる。測定マークＭＫ３から反射回折光Ｌｒが発生し、検光子１１４を介して検出器１１６により、この反射回折光Ｌｒが検出され、検出信号がコンピュータ１１８に送られる。ここで、測定対象の測定マークＭＫ３は同一形状の測定マークＭＫ１が同一の領域１の下方に形成されているが、第３配線層の測定マークＭＫ３と第１配線層の測定マークＭＫ１との間に、パターンの無い金属膜ＭＦ２が介在し、下層からの反射回折光の通過を遮断するために、第３配線層の測定マークＭＫ３からの反射回折光を検出してＬ＆Ｓパターンの寸法Ｄ３を測定する際に、第１配線層の測定マークＭＫ１からの反射回折光が重なることはない。コンピュータ１１８は、検出器１１６から送られる検出信号を処理し、図１０の破線ＭＬ１００に示すように横軸が波長λで縦軸が反射光強度Ｉのグラフに測定波形をプロットし、メモリＭＲ１００に記憶させる。コンピュータ１１８はまた、メモリＭＲ１００からＬ＆Ｓパターンの幅の、例えば平均値の候補値を引き出してこれらの値を、例えばＲＣＷＡのような所定の理論モデルに代入し、図１０に実線ＴＬで代表的に示すように、横軸が波長λで縦軸が反射光強度Ｉのグラフに理論波形を重ねてプロットする。コンピュータ１１８はさらに、プロットした理論波形のうち、測定波形ＭＬとの差が最小となる理論波形を特定し、この特定した理論波形を算出するときに入力した幅の平均値の候補値を、測定マークＭＫ３の寸法Ｄ３として出力する。 Next, white light is emitted from the light source 110 to be incident light Li through the polarizer 112, and incident on the measurement mark MK3 from an oblique direction at an incident angle θ. Reflected diffracted light Lr is generated from the measurement mark MK 3, the reflected diffracted light Lr is detected by the detector 116 through the analyzer 114, and a detection signal is sent to the computer 118. Here, the measurement mark MK3 to be measured is formed with the same shape measurement mark MK1 below the same region 1, but between the measurement mark MK3 on the third wiring layer and the measurement mark MK1 on the first wiring layer. In order to block the passage of reflected diffracted light from the lower layer with a metal film MF2 having no pattern, the reflected diffracted light from the measurement mark MK3 of the third wiring layer is detected and the dimension D3 of the L & S pattern is measured. In this case, the reflected diffracted light from the measurement mark MK1 of the first wiring layer does not overlap. The computer 118 processes the detection signal sent from the detector 116, plots the measured waveform in a graph with the wavelength λ on the horizontal axis and the reflected light intensity I on the vertical axis as shown by the broken line ML100 in FIG. Remember. The computer 118 also extracts candidate values of, for example, average values of the width of the L & S pattern from the memory MR100, and substitutes these values into a predetermined theoretical model such as RCWA, which is typically represented by a solid line TL in FIG. As shown, a theoretical waveform is superimposed on a graph with the wavelength λ on the horizontal axis and the reflected light intensity I on the vertical axis. Further, the computer 118 specifies a theoretical waveform having a minimum difference from the measured waveform ML among the plotted theoretical waveforms, and measures a candidate value of the average value of the width input when calculating the specified theoretical waveform. Output as the dimension D3 of the mark MK3.

最後に、図１１に示すように、全面にわたる金属膜の成膜およびＣＭＰ工程により、領域１のＬ＆Ｓの凹部および領域２の凹パターンに金属材料を埋め込んで第３配線層の形成工程を終了する。この段階で領域２には、パターンの無い金属膜ＭＦ３の広い領域ができる。 Finally, as shown in FIG. 11, a metal film is formed in the L & S recesses in the region 1 and the recess pattern in the region 2 by forming a metal film over the entire surface and the CMP step, and the third wiring layer forming step is completed. . At this stage, a wide area of the metal film MF3 having no pattern is formed in the area 2.

本実施例によれば、デバイスパターンが３層以上の多層配線である場合でも、図１２に示すように、２つの測定マーク配置領域だけをシリコン基板Ｓに確保することで、パターンの寸法を正確に測定することができる。また、上述したとおり、デバイスパターンの形成工程がそのまま利用でき、新たに工程を追加することもないので、製品コストの上昇を伴うことなく優れた効率でパターン寸法を測定することができる。 According to the present embodiment, even when the device pattern is a multilayer wiring of three or more layers, as shown in FIG. 12, by securing only two measurement mark arrangement regions on the silicon substrate S, the dimension of the pattern can be accurately determined. Can be measured. Further, as described above, the device pattern forming process can be used as it is, and a new process is not added. Therefore, the pattern dimension can be measured with excellent efficiency without increasing the product cost.

（２）第２の実施の形態
本実施形態の特徴は、上述した測定マーク配置領域を構成するｍ個の領域のそれぞれをｋ個のサブ領域に分割し、分割したサブ領域に複数のパターンを配置する点にある。 (2) Second Embodiment A feature of this embodiment is that each of the m areas constituting the measurement mark arrangement area described above is divided into k sub-areas, and a plurality of patterns are formed in the divided sub-areas. The point is to place.

本実施形態の寸法測定工程で形成される測定マークのレイアウトの一例を図１３に示す。例えば図１に示すレイアウトとの対比により明白なように、図１３に示すレイアウトにおいて領域と配線層とで画定されるマトリクス自体は図１のレイアウトと同一であるが、各領域内でＬ＆Ｓパターンがｋ個形成されて配置されている。従って、このようなレイアウトの測定マークを用いる場合は、図１４に示すように、配線数が増大しても、測定マークの配置のために必要な領域は、ｋ×ｍに相当するサイズに止まる。メモリデバイスでは、同一の繰り返しパターンが用いられるので、測定マークには、一つのデザインの繰り返しパターンを配置すればよい。しかしながら、ＡＳＩＣ（Application Specific Integrated Circuit）のような少量多品種製品の場合、パターンが複雑化しているために、一つのデザインの繰り返しパターンで代表させることはできず、複数のパターンで代表させなければならない。そのため、測定マークもこれに対応して複数のサブ領域に分割し、その各サブ領域にデバイスを代表する各パターンを配置することになる。本実施形態によれば、パターンがより複雑化した製品にも適用できる寸法測定方法が提供される。 An example of the layout of the measurement mark formed in the dimension measurement process of this embodiment is shown in FIG. For example, as apparent from the comparison with the layout shown in FIG. 1, the matrix itself defined by the regions and the wiring layers in the layout shown in FIG. 13 is the same as the layout of FIG. 1, but the L & S pattern is in each region. k pieces are formed and arranged. Therefore, when the measurement mark having such a layout is used, as shown in FIG. 14, even if the number of wirings is increased, the area necessary for the arrangement of the measurement mark is limited to a size corresponding to k × m. . Since the same repetitive pattern is used in the memory device, a repetitive pattern of one design may be arranged on the measurement mark. However, in the case of a low-volume, multi-product product such as an ASIC (Application Specific Integrated Circuit), since the pattern is complicated, it cannot be represented by a repetitive pattern of one design, and must be represented by a plurality of patterns. Don't be. Therefore, the measurement mark is also divided into a plurality of sub-regions corresponding to this, and each pattern representing the device is arranged in each sub-region. According to the present embodiment, a dimension measuring method that can be applied to a product having a more complicated pattern is provided.

（３）半導体装置の製造方法
上述した実施形態の寸法測定方法を用いて半導体装置を製造することにより、新たに工程を追加することなくデバイスパターンの多層配線化に対処することができる。これにより、高い歩留まりで、かつ、低い製造コストで半導体装置を製造することができる。 (3) Manufacturing Method of Semiconductor Device By manufacturing a semiconductor device using the dimension measuring method of the above-described embodiment, it is possible to cope with the multi-layer wiring of device patterns without adding a new process. Thereby, a semiconductor device can be manufactured with a high yield and a low manufacturing cost.

以上、本発明の実施の形態のいくつかについて説明したが、本発明は上記形態に限ることなくその技術的範囲内で種々変形して実施できることはもちろんである。上述した実施形態では、ダマシンプロセスの多層配線形成工程における酸化膜エッチングパターンをスキャッテロメトリ法で測定する場合を取り上げて説明したが、これに限ることなく、本発明は測定マークに配置されたデバイスを代表するパターンに光を照射してその反射光からパターンの寸法、段差および形状等を求める測定全般に適用することが可能である。 Although some of the embodiments of the present invention have been described above, the present invention is not limited to the above-described embodiments, and various modifications can be made within the technical scope. In the above-described embodiment, the case where the oxide film etching pattern in the damascene process multilayer wiring forming step is measured by the scatterometry method has been described. However, the present invention is not limited to this, and the present invention is arranged at the measurement mark. The present invention can be applied to general measurements in which a pattern representing a device is irradiated with light and the dimension, step, shape, and the like of the pattern are obtained from the reflected light.

本発明の第１の実施の形態で形成される測定マークのレイアウトの一例である。It is an example of the layout of the measurement mark formed in the 1st Embodiment of this invention. 本発明の第１の実施の形態の効果を説明するグラフである。It is a graph explaining the effect of the 1st Embodiment of this invention. 本発明の第１の実施の形態の一実施例で形成される測定マークのレイアウトの一例である。It is an example of the layout of the measurement mark formed in one Example of the 1st Embodiment of this invention. 図３に示すレイアウトに従った測定マークの製造方法を示す略示断面図である。FIG. 4 is a schematic cross-sectional view showing a method for manufacturing a measurement mark according to the layout shown in FIG. 3. 図３に示すレイアウトに従った測定マークの製造方法を示す略示断面図である。FIG. 4 is a schematic cross-sectional view showing a method for manufacturing a measurement mark according to the layout shown in FIG. 3. 図３に示すレイアウトに従った測定マークの製造方法を示す略示断面図である。FIG. 4 is a schematic cross-sectional view showing a method for manufacturing a measurement mark according to the layout shown in FIG. 3. 図３に示すレイアウトに従った測定マークの製造方法を示す略示断面図である。FIG. 4 is a schematic cross-sectional view showing a method for manufacturing a measurement mark according to the layout shown in FIG. 3. 図３に示すレイアウトに従った測定マークの製造方法を示す略示断面図である。FIG. 4 is a schematic cross-sectional view showing a method for manufacturing a measurement mark according to the layout shown in FIG. 3. 図８に示す製造段階の測定マークを用いた寸法測定方法の説明図である。It is explanatory drawing of the dimension measuring method using the measurement mark of the manufacture stage shown in FIG. スキャッテロメトリ法による寸法測定方法の説明図である。It is explanatory drawing of the dimension measuring method by a scatterometry method. 図３に示すレイアウトに従った測定マークの製造方法を示す略示断面図である。FIG. 4 is a schematic cross-sectional view showing a method for manufacturing a measurement mark according to the layout shown in FIG. 3. 図３のレイアウトの測定マークを用いた本発明の一実施例の効果を説明するグラフである。It is a graph explaining the effect of one Example of this invention using the measurement mark of the layout of FIG. 本発明の第２の実施の形態で形成される測定マークのレイアウトの一例である。It is an example of the layout of the measurement mark formed in the 2nd Embodiment of this invention. 本発明の第２の実施の形態の効果を説明するグラフである。It is a graph explaining the effect of the 2nd Embodiment of this invention.

符号の説明Explanation of symbols

１１０光源
１１２偏光子
１１４検光子
１１６検出器
１１８コンピュータ
ＭＫ１〜ＭＫ３マーク
ＭＦ１〜ＭＦ３金属膜
ＭＲ１００メモリ
Ｓシリコン基板 110 Light source 112 Polarizer 114 Analyzer 116 Detector 118 Computer MK1 to MK3 Mark MF1 to MF3 Metal film MR100 Memory S Silicon substrate

Claims

測定対象であるデバイスパターンに対応した形状のテストパターンを試料に形成し、前記試料に光を照射して得られる反射回折光を用いて前記デバイスパターンの寸法を測定する方法であって、
前記試料のデバイス形成予定領域以外の領域に、テストパターンをｍ個（ｍは２以上の自然数）配置できる測定マーク領域を確保し、
前記測定マーク領域の任意の領域にテストパターンを配置し、他の（ｍ−１）個の測定マーク領域には凹パターンを配置して第１層のデバイスパターンの寸法を測定し、
前記凹パターンに反射回折光を遮断する遮断層を形成し、
第２層目以降は、直下層にテストパターンが配置された領域を回避して前記遮断層が形成された領域の上にテストパターンを配置し、他の（ｍ−１）個の測定マーク領域には凹パターンを配置してその層に対応するデバイスパターンの寸法を測定した後に、他の（ｍ−１）個の凹パターンに反射回折光を遮断する遮断層を形成することにより、測定マークを積層しながら各層に対応するデバイスパターンの寸法を順次に測定する寸法測定方法。 A test pattern having a shape corresponding to a device pattern to be measured is formed on a sample, and the dimension of the device pattern is measured using reflected diffracted light obtained by irradiating the sample with light,
A measurement mark area in which m test patterns (m is a natural number of 2 or more) can be arranged in an area other than the device formation scheduled area of the sample,
A test pattern is arranged in an arbitrary area of the measurement mark area, a concave pattern is arranged in the other (m−1) measurement mark areas, and the dimension of the device pattern of the first layer is measured,
Forming a blocking layer that blocks reflected diffracted light in the concave pattern;
In the second and subsequent layers, the test pattern is arranged on the area where the blocking layer is formed while avoiding the area where the test pattern is arranged in the immediately lower layer, and the other (m−1) measurement mark areas. After measuring the dimension of the device pattern corresponding to the layer by arranging the concave pattern, the measurement mark is formed by forming a blocking layer that blocks the reflected diffracted light on the other (m−1) concave patterns. A dimension measuring method for sequentially measuring the dimensions of the device pattern corresponding to each layer while laminating layers.

前記測定マークは、ｍ×ｎ回（ｎは２以上の自然数）の測定の後に、
第１層にテストパターンが形成され、第２層から第ｍ層までは遮断層がそれぞれ全面に形成される積層体がｎ回だけ反復して上方へ形成される反復積層体を含む第１領域の測定マークと、
それぞれ隣接する第１乃至第（ｍ−１）領域の測定マークの積層体におけるテストパターンと遮断層との組み合わせ順序を高さ方向に一つずつサイクリックにシフトして形成された積層体がそれぞれｎ回だけ反復して上方へ形成される反復積層体を含む第２乃至第ｍ領域の測定マークと、
で構成される、ことを特徴とする請求項１に記載の寸法測定方法。 The measurement mark is measured after m × n times (n is a natural number of 2 or more),
A first region including a repetitive laminate in which a test pattern is formed in the first layer and a laminate in which a blocking layer is formed on the entire surface from the second layer to the m-th layer is repeatedly formed n times upward. And the measurement mark
Each of the stacked bodies formed by cyclically shifting the combination order of the test pattern and the blocking layer in the stacked body of the measurement marks in the adjacent first to (m-1) regions in the height direction one by one. measurement marks in the second to m-th regions including a repetitive stacked body formed by repeating n times upward;
The dimension measuring method according to claim 1, comprising:

測定対象のデバイスパターンの層数は、（ｍｎ＋ｍ−１）以下であり、
前記測定マークは、前記反復積層体の上に第（ｍ−１）層にわたって形成されたテストパターンをさらに有する、ことを特徴とする請求項２に記載の寸法測定方法。 The number of layers of the device pattern to be measured is (mn + m−1) or less,
The dimension measurement method according to claim 2, wherein the measurement mark further includes a test pattern formed over the (m−1) th layer on the repetitive laminate.

前記第１乃至第ｍのマーク領域は、ｋ個（ｋは２以上の自然数）のサブ領域に分割され、前記テストパターンは、ｋ個のサブパターンで構成されることを特徴とする請求項１乃至３のいずれかに記載の寸法測定方法。 The first to m-th mark areas are divided into k (k is a natural number of 2 or more) sub-areas, and the test pattern includes k sub-patterns. 4. The dimension measuring method according to any one of items 1 to 3.

前記テストパターンは、ライン・アンド・スペースのパターンであり、前記遮断層は、前記凹パターンを金属で埋めることにより形成されることを特徴とする請求項１乃至４のいずれかに記載の寸法測定方法。 5. The dimension measurement according to claim 1, wherein the test pattern is a line-and-space pattern, and the blocking layer is formed by filling the concave pattern with a metal. Method.

請求項１乃至５のいずれかに記載の寸法測定方法を用いた半導体装置の製造方法。 A method of manufacturing a semiconductor device using the dimension measuring method according to claim 1.