JP2006107470A - Semiconductor device, ic card, ic tag, rfid, transponder, paper money, securities or the like, passport, electronic equipment, bag and clothing - Google Patents
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Abstract
Description
本発明は、無線通信など非接触手段により、メモリ回路に必要な情報を記憶させ、或いは情報を読み取ることのできるICチップ(以下「IDチップ」ともいう。)として用いる半導体装置に関する。特に、ガラス、プラスチックなどの絶縁基板上に形成されたIDチップとして用いる半導体装置に関する。 The present invention relates to a semiconductor device used as an IC chip (hereinafter also referred to as “ID chip”) capable of storing necessary information in a memory circuit or reading information by non-contact means such as wireless communication. In particular, the present invention relates to a semiconductor device used as an ID chip formed on an insulating substrate such as glass or plastic.
コンピュータ技術の発展や、画像認識技術の向上によって、バーコードなどの媒体を用いた情報認識が広く普及し、商品データの認識などに用いられている。今後はさらに多量の情報認識が実施されると予想される。その一方、バーコードによる情報読み取りなどではバーコードリーダーがバーコードとの接触を必要とする、またバーコードに記録される情報量があまり多くできないという欠点があり、非接触の情報認識および媒体の記憶容量増大が望まれている。 Due to the development of computer technology and the improvement of image recognition technology, information recognition using a medium such as a barcode has become widespread and used for product data recognition and the like. In the future, it is expected that more information will be recognized. On the other hand, there is a drawback that the barcode reader needs to be in contact with the barcode and the amount of information recorded on the barcode cannot be increased so much in the case of reading information by barcode. An increase in storage capacity is desired.
このような要望から、近年ICを用いたIDチップが開発されている。IDチップとはICチップ内のメモリ回路に必要な情報を記憶し、非接触手段、一般的には無線手段を用いて内部の情報を読み取るものである。このようなIDチップの実用化によって、商品流通などの簡素化、低コスト化、高いセキュリティの確保が可能になるものと期待されている。 Due to such demands, ID chips using ICs have been developed in recent years. The ID chip stores necessary information in a memory circuit in the IC chip, and reads internal information using non-contact means, generally wireless means. The practical use of such an ID chip is expected to simplify product distribution, reduce costs, and ensure high security.
IDチップを用いた個体認証システムの概要について図4を用いて説明する。図4はバッグの個体情報を非接触で得ることを目的とした固体認証システムの概要を示す図である。特定の固体情報を記憶したIDチップ401はバッグ404に貼り付けられている、もしくは埋め込まれている。このIDチップに対して質問器(リードライタともいう)403のアンテナユニット402より電磁波が発信される。その電磁波を受けるとIDチップ401はそのIDチップが持っている個体情報をアンテナユニット402に対して送り返す。アンテナユニット402は送り返された個体情報を質問器に送り、質問器は個体情報の判別をおこなう。このようにして、バッグ404の情報を質問器は得ることが可能になる。また、このシステムを用いることによって物流管理、集計、偽造品の除去などが可能になる。 An outline of an individual authentication system using an ID chip will be described with reference to FIG. FIG. 4 is a diagram showing an outline of a solid authentication system for the purpose of obtaining the individual information of the bag without contact. An ID chip 401 that stores specific solid information is attached to or embedded in a bag 404. An electromagnetic wave is transmitted from the antenna unit 402 of the interrogator (also referred to as a read dryer) 403 to the ID chip. When receiving the electromagnetic wave, the ID chip 401 sends back individual information held by the ID chip to the antenna unit 402. The antenna unit 402 sends the returned individual information to the interrogator, and the interrogator determines the individual information. In this way, the interrogator can obtain information on the bag 404. Further, by using this system, it is possible to carry out logistics management, aggregation, removal of counterfeit products, and the like.
このようなIDチップの技術としては例えば図2に示すようなものがある。IDチップに用いる半導体装置200はアンテナ回路201、整流回路202、安定化電源回路203、アンプ208、復調回路213、論理回路209、メモリコントロール回路212、メモリ回路211、論理回路207、アンプ206、変調回路205によって構成される。また、アンテナ回路201はアンテナコイル301、同調容量302によって構成される(図3(A))。また、整流回路202はダイオード303、304、平滑容量305によって構成される(図3(B))。アンテナ回路201以外を信号処理回路214と称する。
An example of such ID chip technology is shown in FIG. The
このようなIDチップの動作を以下に説明する。アンテナ回路201で受信した交流信号はダイオード303、304によって半波整流され、平滑容量305によって平滑される。この平滑された電圧は多数のリップルを含んでいるため、安定化電源回路203で安定化され、安定化された後の電圧を復調回路213、アンプ206、論理回路207、アンプ208、論理回路209、メモリ回路211、メモリコントロール回路212に供給する。一方、アンテナ回路201で受信された信号はアンプ208を介して、クロック信号として、論理回路209に入力される。また、アンテナから入力された信号は復調回路213で復調され、データとして論理回路209に入力される。
The operation of such an ID chip will be described below. The AC signal received by the
論理回路209において、入力されたデータはデコードされる。質問器がデータを変形ミラー符号、NRZ−L符号などでエンコードして送信するため、それを論理回路209はデコードする。デコードされたデータは、メモリコントロール回路212に送られ、それに従いメモリ回路211に記憶された記憶データが読み出される。メモリ回路211は電源が切れても保持できる不揮発性メモリ回路である必要があり、マスクROMなどが使用される。記憶される内容は、例えば16バイトのデータ(図12参照)であり、IDチップの系列を示すファミリーコード4バイト、アプリケーションコード4バイト、使用者が設定するユーザーコード4バイトが2種類となっている。
In the
送受信される信号は、125kHz、13.56MHz、915MHz、2.45GHzなどがあり、それぞれISO規格などが設定される。また、送受信の際の変調・復調方式も規格化されている。このようなIDチップの例として例えば特許文献1などがある。
以上に述べた、従来のIDチップ用半導体装置は、以下のような課題があった。商品等にIDチップを取り付けた場合、消費者がその商品を購入した後もIDチップが質問器に応答し、消費者が何を購入したかが第三者に知られてしまい、消費者のプライバシーが守られないという課題があった。
またIDチップを用いたパスポートなどの証明書類などが、期限切れなどのよって失効したあともデータを書き換えて悪用されるというような課題があった。したがって、その役割が終了し、失効した場合にはその動作を停止することが可能なIDチップが求められている。
The conventional ID chip semiconductor device described above has the following problems. When an ID chip is attached to a product, etc., even after the consumer purchases the product, the ID chip responds to the interrogator and the third party knows what the consumer has purchased. There was a problem that privacy could not be protected.
Further, there has been a problem that data such as a passport using an ID chip is rewritten and misused even after it expires due to expiration. Therefore, there is a need for an ID chip that can stop its operation when its role ends and expires.
そこで本発明は、IDチップに用いる半導体装置において、失効した場合にはその動作を停止することが可能なIDチップとして用いる半導体装置を提供することを課題とする。 In view of the above, an object of the present invention is to provide a semiconductor device used as an ID chip capable of stopping the operation of a semiconductor device used for an ID chip when it expires.
本発明は、IDチップなどに用いる半導体装置にヒューズ、アンチヒューズを設け、ヒューズが溶断、またはアンチヒューズが短絡した後はIDチップの機能の制限を加えることを要旨としている。ヒューズは特定の信号処理により溶断ができるものとし、また、アンチヒューズは特定の信号処理により短絡できるものとして、それにより情報の読み出しや書き込みが出来ないようにする。 The gist of the present invention is that a fuse or an antifuse is provided in a semiconductor device used for an ID chip or the like, and the function of the ID chip is limited after the fuse is blown or the antifuse is short-circuited. The fuse can be blown by specific signal processing, and the antifuse can be short-circuited by specific signal processing so that information cannot be read or written.
本発明の一は、アンテナ回路と、電圧検出回路と、電流増幅回路と、信号処理回路と、少なくとも第一端および第二端を有するヒューズとを有している。また、アンテナ回路は電圧検出回路に電気的に接続し、かつ、ヒューズの第一端と電気的に接続している。さらに、電圧検出回路は電流増幅回路に電気的に接続し、電流増幅回路はヒューズの第二端に電気的に接続し、信号処理回路はヒューズの第二端に電気的に接続している。つまり、信号処理回路はヒューズの第一端と第二端を介して、アンテナ回路と電気的に接続している。 One aspect of the present invention includes an antenna circuit, a voltage detection circuit, a current amplification circuit, a signal processing circuit, and a fuse having at least a first end and a second end. The antenna circuit is electrically connected to the voltage detection circuit and is electrically connected to the first end of the fuse. Further, the voltage detection circuit is electrically connected to the current amplification circuit, the current amplification circuit is electrically connected to the second end of the fuse, and the signal processing circuit is electrically connected to the second end of the fuse. That is, the signal processing circuit is electrically connected to the antenna circuit through the first end and the second end of the fuse.
言い換えると、本発明の一つは、アンテナ回路と、電圧検出回路と、電流増幅回路と、信号処理回路と、少なくとも第一端および第二端を有するヒューズとを有し、アンテナ回路は、電圧検出回路に電気的に接続し、かつ、信号処理回路と、少なくともヒューズ、およびヒューズの第一端と第二端を介して電気的に接続し、電圧検出回路は電流増幅回路に電気的に接続し、電流増幅回路はヒューズの第二端に電気的に接続し、信号処理回路はヒューズの第二端に電気的に接続されることを特徴としている。 In other words, one of the present invention includes an antenna circuit, a voltage detection circuit, a current amplification circuit, a signal processing circuit, and a fuse having at least a first end and a second end. Electrically connected to the detection circuit, and electrically connected to the signal processing circuit through at least the fuse and the first and second ends of the fuse, and the voltage detection circuit is electrically connected to the current amplification circuit The current amplification circuit is electrically connected to the second end of the fuse, and the signal processing circuit is electrically connected to the second end of the fuse.
上記において、信号処理回路は整流回路と変調回路を含むことができる。 In the above, the signal processing circuit can include a rectifier circuit and a modulation circuit.
上記において、電圧検出回路はダイオードを有していても良い。 In the above, the voltage detection circuit may include a diode.
上記において、電圧検出回路はコンパレータを有していても良い。 In the above, the voltage detection circuit may include a comparator.
上記において、電流増幅回路はカレントミラー回路を含んで構成されても良い。 In the above, the current amplifier circuit may include a current mirror circuit.
上記において、ヒューズを構成するヒューズ素子は、過大な電流を流して溶断するものとすることができる。 In the above, the fuse element constituting the fuse can be blown by passing an excessive current.
上記において、ヒューズ素子は金属配線であってもよく。または、ヒューズ素子は半導体薄膜であってもよい。 In the above, the fuse element may be a metal wiring. Alternatively, the fuse element may be a semiconductor thin film.
本発明の一は、基板上にアンテナ回路と信号処理回路とアンチヒューズを有し、アンテナ回路の出力は前記信号処理回路と前記アンチヒューズに電気的に接続されている。 One embodiment of the present invention includes an antenna circuit, a signal processing circuit, and an antifuse on a substrate, and an output of the antenna circuit is electrically connected to the signal processing circuit and the antifuse.
上記において、信号処理回路は整流回路と変調回路を含むことができる。 In the above, the signal processing circuit can include a rectifier circuit and a modulation circuit.
上記において、アンチヒューズを構成するアンチヒューズ素子は、過大な電圧を加えて絶縁膜を短絡するものとすることができる。なお、アンチヒューズ素子は、一対の導電層と、前記一対の導電層に狭持された前記絶縁膜を有す構成であってもよい。 In the above, the antifuse element constituting the antifuse can be applied with an excessive voltage to short-circuit the insulating film. Note that the antifuse element may include a pair of conductive layers and the insulating film sandwiched between the pair of conductive layers.
上記において、アンチヒューズを構成するアンチヒューズ素子はダイオード用いたもので過大な電圧を加えてダイオードの接合部を短絡するものとすることができる。なお、アンチヒューズ素子は、前記ダイオードであり、前記ダイオードは前記接合部を有することを特徴としてもよい。 In the above, the antifuse element constituting the antifuse is a diode, and an excessive voltage can be applied to short-circuit the diode junction. The antifuse element may be the diode, and the diode may include the junction.
上記において、信号処理回路はガラス基板上に構成することができる。 In the above, the signal processing circuit can be configured on a glass substrate.
上記において、信号処理回路はプラスチック基板上に構成することができる。 In the above, the signal processing circuit can be configured on a plastic substrate.
上記において、信号処理回路はフィルム状の絶縁体上に構成することができる。 In the above, the signal processing circuit can be formed on a film-like insulator.
上記において、アンテナ回路は、信号処理回路の上方または信号処理回路の一部の上方に設けることができる。 In the above, the antenna circuit can be provided above the signal processing circuit or a part of the signal processing circuit.
上記において、アンテナ回路に入力する信号は無線信号を用いてもよい。 In the above, a radio signal may be used as a signal input to the antenna circuit.
上記構成の半導体装置を、半導体装置を有するICカード、ICタグ、RFID、トランスポンダ、紙幣、有価証券、パスポート、電子機器、バッグ、衣類に用いてもよい。 The semiconductor device having the above structure may be used for an IC card, IC tag, RFID, transponder, banknote, securities, passport, electronic device, bag, or clothing having the semiconductor device.
なお、ここでいうヒューズとは、過大な電流が流れたときに溶けて回路を遮断するヒューズ素子をいい、アンチヒューズとは、ヒューズとは逆に、過大な電圧を加えることで導通するアンチヒューズ素子を指す。 The fuse here refers to a fuse element that melts when an excessive current flows and interrupts the circuit, and the antifuse is an antifuse that is turned on by applying an excessive voltage, contrary to the fuse. Refers to an element.
本発明のようにヒューズ、またはアンチヒューズを設けることによって、失効後はその役割を停止するIDチップの実現が可能になる。このようにして、失効後はIDチップのデータを呼び出すことができず、消費者のプライバシーを保護することが可能になる。また、期限が切れた証明書類などの悪用を防止することができる。 By providing a fuse or an antifuse as in the present invention, an ID chip that stops its role after expiration can be realized. In this way, the data of the ID chip cannot be called after the expiration, and it becomes possible to protect the consumer's privacy. In addition, misuse of expired certificates and the like can be prevented.
以下、本発明の実施の態様について、図面を参照して説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention is not construed as being limited to the description of this embodiment mode. Note that in the drawings described below, the same portions or portions having similar functions are denoted by the same reference numerals, and repetitive description thereof is omitted.
本発明の第1の実施形態を図1に示す。IDチップに用いる半導体装置100はアンテナ回路101、電圧検出回路102、電流増幅回路103、信号処理回路104、ヒューズ105によって構成される。また、アンテナ回路101は、図3(A)に示したものと同様とすることができる。信号処理回路104は従来例、図2に示したものと同様である。本実施の形態において、アンテナ回路は半導体装置100上に構成されているが、これに限定されずアンテナ回路を半導体装置の外部に接続しても良い。
A first embodiment of the present invention is shown in FIG. A
このようなIDチップの動作を以下に説明する。質問器からの通常の信号受信時は、アンテナ回路101から信号処理回路104に信号が送られて復調されることとなる。ただし、図1は、アンテナ回路101と信号処理回路104の間に、電圧検出回路102、電流増幅回路103及びヒューズ105が付け加えられている。アンテナ回路101にて受信した信号は電圧検出回路102に入力される。ここで電圧検出回路102はあるスレッショルド電圧以上の電圧が印加されると、検出信号を出して電流増幅回路103に入力する。電流増幅回路103は検出信号が入力されると、電源端子より大電流を流す。電源の経路上にヒューズ105は配置され、大電流が流れるとヒューズ105は自己発熱によって溶断する。
The operation of such an ID chip will be described below. When a normal signal is received from the interrogator, a signal is sent from the
ヒューズ105が溶断すると、信号処理回路104には電源が供給されなくなるため溶断以降において半導体装置100はIDチップとしての機能を失うこととなる。このように、消費者の購入が終了した時点や、証明書類の期限終了後などIDチップの役割終了後に、ヒューズ105が溶断するような大きな信号をアンテナに加えることによって、本実施形態の半導体装置では消費者のプライバシーを保護することや、証明書類失効後の悪用を防止することができる。
When the
図8に示すのは第2の実施形態である。本実施形態ではアンテナ回路801と信号処理回路803との間にアンチヒューズ容量802が電気的に接続されている。アンテナ回路801に大電圧が加わるとアンチヒューズ容量802の間にも大電圧が加わりその電圧がアンチヒューズ容量802の耐圧を越えると、アンチヒューズ容量802は短絡する。 FIG. 8 shows the second embodiment. In this embodiment, an antifuse capacitor 802 is electrically connected between the antenna circuit 801 and the signal processing circuit 803. When a large voltage is applied to the antenna circuit 801, a large voltage is also applied between the antifuse capacitors 802. When the voltage exceeds the withstand voltage of the antifuse capacitor 802, the antifuse capacitor 802 is short-circuited.
アンチヒューズ容量802が短絡すると、信号処理回路803には電源が供給されなくなるため短絡以降において半導体装置800はIDチップとしての機能を失うこととなる。このように、消費者の購入が終了した時点や、証明書類の期限終了後などIDチップの役割終了後に、アンチヒューズ容量802が短絡するような大きな信号をアンテナに加えることによって、本実施形態の半導体装置では消費者のプライバシーの保護や、証明書類失効後の悪用を防止することができる。
When the antifuse capacitor 802 is short-circuited, power is not supplied to the signal processing circuit 803, and thus the
図9に示すのは第3の実施形態である。本実施形態ではアンテナ回路901と信号処理回路903との間にアンチヒューズダイオード902が電気的に接続されている。アンテナ回路901に大電圧が加わるとアンチヒューズダイオード902の間にも大電圧が加わりその電圧がアンチヒューズダイオード902の耐圧を越えると、アンチヒューズダイオード902は短絡する。 FIG. 9 shows a third embodiment. In this embodiment, an antifuse diode 902 is electrically connected between the antenna circuit 901 and the signal processing circuit 903. When a large voltage is applied to the antenna circuit 901, a large voltage is also applied between the antifuse diodes 902, and when the voltage exceeds the withstand voltage of the antifuse diode 902, the antifuse diode 902 is short-circuited.
アンチヒューズダイオード902が短絡すると、信号処理回路903には電源が供給されなくなるため短絡以降において半導体装置900はIDチップとしての機能を失う。このように、消費者の購入が終了した時点や、証明書類の期限終了後などIDチップの役割終了後に、アンチヒューズダイオード902が短絡するような大きな信号をアンテナに加えることによって、本実施形態の半導体装置では消費者のプライバシーや、証明書類失効後の悪用を防止することができる。
When the antifuse diode 902 is short-circuited, the signal processing circuit 903 is not supplied with power, and thus the
ヒューズ素子の例について図6(A)を用いて説明する。図6(A)に示すヒューズ素子は、金属配線を溶断するものである。電極601と電極602の間に、両電極を接続する細いフィラメント状の溶断部分603を備えている。そして、このヒューズ素子は、配線606と配線607を接続している。図6(A)は、ヒューズ素子と配線とを、絶縁膜に形成されたコンタクトホール604、605を介して接続する一例を示している。配線材料は薄膜トランジスタ(以下TFT)を構成するゲート電極材料やソースドレイン電極材料を使用することができる。少ない発熱で溶断が可能になるように配線幅はできるだけ細い方がよく、1μm以下であることが望ましい。 An example of the fuse element will be described with reference to FIG. The fuse element shown in FIG. 6A melts the metal wiring. Between the electrode 601 and the electrode 602, the thin filament-shaped fusing part 603 which connects both electrodes is provided. The fuse element connects the wiring 606 and the wiring 607. FIG. 6A shows an example in which a fuse element and a wiring are connected through contact holes 604 and 605 formed in an insulating film. As the wiring material, a gate electrode material or a source / drain electrode material constituting a thin film transistor (hereinafter referred to as TFT) can be used. The wiring width should be as narrow as possible so that fusing is possible with little heat generation, and is desirably 1 μm or less.
次に、TFTの島状半導体領域をヒューズ素子として使用したものについて図6(B)を用いて説明する。図6(B)に示すヒューズ素子は、電極608と電極609の間に、両電極を接続する溶断部分610を備えている。この電極608、電極609及び溶断部分610は半導体で形成している。この半導体には、電流を多く流すため、N型またはP型の不純物を多量に添加し、その抵抗値を低く抑えることが望ましい。少ない発熱で溶断が可能になるように配線幅はできるだけ細い方がよく、1μm以下であることが望ましい。 Next, an example in which the island-shaped semiconductor region of the TFT is used as a fuse element will be described with reference to FIG. The fuse element shown in FIG. 6B is provided with a fusing part 610 connecting the electrodes between the electrodes 608 and 609. The electrode 608, the electrode 609, and the fusing part 610 are formed of a semiconductor. Since a large amount of current flows in this semiconductor, it is desirable to add a large amount of N-type or P-type impurities to keep the resistance value low. The wiring width should be as narrow as possible so that fusing is possible with little heat generation, and is desirably 1 μm or less.
図13に、アンチヒューズに、容量を用いた構成を示す。初期状態では容量となっており、直流的にはオープン状態になっている。大電圧が加わった後では、両端が短絡された状態になる。これは、絶縁膜1302の両側に第1導電層1301、第2導電層1303を設けたアンチヒューズ素子であり、2つの導電層間に高電圧を印加して、絶縁膜を破壊して短絡させるものである。本実施例によって、前述した第2の実施形態が実現できる。 FIG. 13 shows a configuration in which a capacitor is used for the antifuse. It is a capacity in the initial state, and is in an open state in terms of direct current. After the large voltage is applied, both ends are short-circuited. This is an antifuse element in which a first conductive layer 1301 and a second conductive layer 1303 are provided on both sides of an insulating film 1302, and a high voltage is applied between the two conductive layers to break and short-circuit the insulating film. It is. According to the present embodiment, the second embodiment described above can be realized.
図14に示すアンチヒューズ素子は、ダイオードを用いたアンチヒューズ素子である。初期状態では逆バイアスが印加されていて、直流的にはオープン状態になっている。大電圧が加わった後では、両端が短絡された状態になる。これは、N型不純物領域1401に接続したカソード1404、P型不純物領域1403に接続したアノード1406の間に高電圧を印加して、ゲート1405の下のI型領域1402を破壊して短絡するものである。本実施例によって、前述した第3の実施形態が実現できる。 The antifuse element shown in FIG. 14 is an antifuse element using a diode. In the initial state, a reverse bias is applied, and the DC state is open. After the large voltage is applied, both ends are short-circuited. This is because a high voltage is applied between the cathode 1404 connected to the N-type impurity region 1401 and the anode 1406 connected to the P-type impurity region 1403 to destroy and short-circuit the I-type region 1402 below the gate 1405. It is. According to the present embodiment, the above-described third embodiment can be realized.
図5に示すものは電圧検出回路502をダイオード506で構成し、電流増幅回路503をTFT505、TFT508で構成している。ここでTFT505とTFT508はカレントミラー回路を構成している。以下にその動作を説明している。アンテナ回路501で受信した信号は電圧検出回路502に入力される。ダイオード506は逆バイアスされておりブレイクダウン電圧以下では電流は流れない。受信信号が大きくなり、ブレイクダウン電圧を超えるとダイオード506には電流が流れる。
In FIG. 5, the
TFT508のゲート幅をTFT505のゲート幅のn倍することによって、ダイオード506に流れる電流のn倍の電流をTFT508に流すことができる。nを十分大きな値とすることによって、TFT508のドレイン電流を大きくでき、ヒューズ507を溶断させることができる。
By multiplying the gate width of the TFT 508 by n times the gate width of the TFT 505, a current n times the current flowing through the
このようにして、アンテナ回路501に大信号を与えることにより、信号処理回路504に電源または信号を供給できないようにすることができる。そして、半導体装置500をIDチップとして機能させないようにすることができる。
In this manner, by supplying a large signal to the
図7はコンパレータを用いた実施例である。電圧検出回路702は抵抗706、707、コンパレータ709、電圧源708によって構成されている。アンテナ回路701に入力された信号は抵抗706に入力される。抵抗706は抵抗707とコンパレータ709の非反転端子に接続されており、アンテナ回路701の信号は抵抗706と抵抗707で分圧される。一方、コンパレータ709の反転入力端子には電圧源708が入力されており、電圧源708の電位と抵抗706、707で作られる電位が比較される。抵抗706と707で作られる電位が電圧源708の電位を超えると、TFT710が動作し、ドレイン電流が流れる。TFT710は電流増幅回路703としての役割をしている。TFT710のドレイン電流が大きなものであれば、ヒューズ705を溶断させることができる。
FIG. 7 shows an embodiment using a comparator. The voltage detection circuit 702 includes
このようにして、アンテナ回路701に大信号を与えることにより、信号処理回路704に電源または信号を供給できないようにすることができる。そして、半導体装置700をIDチップとして機能させないようにすることができる。
In this manner, by supplying a large signal to the
コンパレータ回路の例について図20を用いて説明する。コンパレータ回路は差動回路とカレントミラー回路で構成される。差動回路はトランジスタ2205、トランジスタ2206、電流供給用抵抗2204によって構成される。カレントミラー回路はトランジスタ2207、2208で構成される。
An example of the comparator circuit will be described with reference to FIG. The comparator circuit includes a differential circuit and a current mirror circuit. The differential circuit includes a
抵抗2201、2202に接続されるトランジスタ2205のゲート電位が電源2203に接続されるトランジスタ2206のゲート電位より高くなると電流はトランジスタ2206に多く流れるようになり、トランジスタ2209のゲート電位を持ち上げる。それによって出力端子2210に電流が流れる。ここで、トランジスタ2209のサイズを十分大きくし、出力端子2210にヒューズを接続してあれば、トランジスタ2209の出力電流によって、ヒューズを溶断することが可能となる。このようによって、本実施例にて、前述した実施形態1の実現が可能となる。本発明に用いるコンパレータ回路は上記にこだわらず、他の形式の回路であっても良い。
When the gate potential of the
絶縁基板上に実施の形態で示した記憶素子、およびデコーダー、セレクタ、書き込み回路、読み出し回路などの論理回路部に用いるTFTを同時に作製する方法について図15を用いて説明する。なお、本実施例では半導体素子として、フローティングゲートを有するnチャネル型の記憶素子、nチャネル型TFT、pチャネル型TFTを例に挙げて示すが、本発明においてメモリ部および論理回路部に含まれる半導体素子はこれに限定されない。また、この作製方法は一例であって、絶縁基板上での作製方法を限定するものではない。 A method for simultaneously manufacturing the memory element described in Embodiment Mode and TFTs used for logic circuit portions such as a decoder, a selector, a writing circuit, and a reading circuit over an insulating substrate will be described with reference to FIGS. Note that, in this embodiment, an n-channel memory element having a floating gate, an n-channel TFT, and a p-channel TFT are shown as examples of the semiconductor element, but are included in the memory portion and the logic circuit portion in the present invention. The semiconductor element is not limited to this. Further, this manufacturing method is an example, and the manufacturing method over an insulating substrate is not limited.
まず、絶縁基板3000上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜3001及び3002を形成する。例えば、下地膜3001として窒化シリコン膜を10〜200nm、下地膜3002として酸化シリコン膜を50〜200nmの厚さに順に積層形成する。さらに、酸化シリコン膜上に、厚さが1〜5nmの窒化シリコン膜を形成しても良い。
First,
島状半導体層3003〜3005は、非晶質構造を有する半導体膜をレーザアニールにより結晶化や熱アニールによる結晶化で得られる結晶質半導体膜で形成する。この島状半導体層3003〜3005の厚さは25〜80nmの厚さで形成する。結晶質半導体膜の材料に限定はなく、シリコンまたはシリコンゲルマニウム(SiGe)などで形成すると良い。
The island-
ここで、記憶素子に用いるTFTの島状半導体層3003のソース領域またはドレイン領域の片側に電荷を引き抜くためのオーバーラップ領域を設ける為の処理を行ってもよい。
Here, treatment for providing an overlap region for extracting charge on one side of the source region or the drain region of the island-shaped
次いで、島状半導体層3003〜3005を覆うゲート絶縁膜3006を形成する。ゲート絶縁膜3006はプラズマCVD法またはスパッタ法を用い、厚さを10〜80nmとしてシリコンを含む絶縁膜で形成する。特に、OTPタイプの不揮発性メモリではホットエレクトロン注入による書き込みと電荷保持が重要であるから、ゲート絶縁膜はトンネル電流の流れにくい40〜80nmとすることが好ましい。
Next, a
そして、ゲート絶縁膜3006上に第1導電層3007〜3009を形成し、後にフローティングゲート電極となる領域と通常のTFTのゲート電極となる領域を含む領域を除いて、エッチングにより除去する。
Then, first
次いで、第2ゲート絶縁膜3010を形成する。第2ゲート絶縁膜3010はプラズマCVD法またはスパッタ法を用い、厚さを10〜80nmとしてシリコンを含む絶縁膜で形成する。第2ゲート絶縁膜3010は、記憶素子の存在する領域を除いて、エッチングにより除去する。
Next, a second
続いて第2導電層3011〜3013を形成し、積層された第1導電層3007と第2ゲート絶縁膜3010と第2導電層3011(記憶素子)、あるいは、積層された第1導電層3008と第2導電層3012(通常のTFT)、または積層された第1導電層3009と第2導電層3013(通常のTFT)を一括でエッチングを行い、記憶素子のフローティングゲート電極、コントロールゲート電極、および通常のTFTのゲート電極を形成する。
Subsequently, second
本実施例では、第1導電層3007〜3009を窒化チタンで50〜100nmの厚さに形成し、第2導電層3011〜3013をタングステンで100〜300nmの厚さに形成する。勿論、導電層の材料は特に限定されず、いずれもTa、W、Ti、Mo、Al、Cuなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。
In this embodiment, the first
続いて、記憶素子に用いるTFTにn型を付与するドーピングを行い、第1の不純物領域3014、3015を形成する。次に論理回路部で用いるpチャネル型TFTにp型を付与するドーピングを行い、第2の不純物領域3016、3017を形成する。続いて論理回路部で用いるnチャネル型TFTの低濃度不純物(LDD)領域を形成するために、n型を付与するドーピングを行い、第3の不純物領域3018、3019を形成する。その後、サイドウォール3020、3021を形成して、論理回路部で用いるnチャネル型TFTにn型を付与するドーピングを行い第4の不純物領域3022、3023を形成する。これらのドーピング方法は、価電子制御を目的とする不純物イオンを電界で加速して半導体層に添加するイオンドープ法(当該不純物イオンを質量分離しない方法)もしくはイオン注入法(当該不純物イオン質量分離する方法)で行えば良い。以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。
Subsequently, doping which imparts n-type to the TFT used for the memory element is performed to form
次いで、第1の層間絶縁膜3024を酸化窒化シリコン膜で形成する。第1の層間絶縁膜3024の膜厚は、ゲート絶縁膜3006と同程度の10〜80nmとする。そして、酸化窒化シリコン膜の含まれる水素を拡散させて島状半導体層を水素化する工程を行う。水素化の熱処理は、例えば、ラピッドサーマルアニールで450〜650℃に加熱して行う。この水素化と同時に、それぞれの島状半導体層に添加された不純物元素の活性化を兼ねることもできる。
Next, a first
続いてアクリルなどの有機絶縁物材料から成る第2の層間絶縁膜3025を形成する。また、第2の層間絶縁膜3025として有機絶縁物材料の代わりに無機材料を用いることもできる。無機材料としては無機SiO2やプラズマCVD法で作製したSiO2、SOG(Spin on Glass;塗布シリコン酸化膜)等が用いられる。2つの層間絶縁膜を形成した後にコンタクトホールを形成するためのエッチング工程を行う。
Subsequently, a second
そして、メモリ部において島状半導体層のソース領域、ドレイン領域とコンタクトをとる電極3026、3027を形成する。また、論理回路部においても同様に、電極3028〜3030を形成する。
Then,
以上のようにして、図15で示す、フローティングゲートを有するnチャネル型の記憶素子を有するメモリ部と、LDD構造のnチャネル型TFTおよびシングルドレイン構造のpチャネル型TFTを有する論理回路部と、を同一の基板上に形成することができる。 As described above, a memory portion having an n-channel storage element having a floating gate and a logic circuit portion having an n-channel TFT having an LDD structure and a p-channel TFT having a single drain structure, as shown in FIG. Can be formed on the same substrate.
さらに、本実施例では、メモリ部および論理回路部を形成し、フレキシブル基板へ転写する場合の作製方法について図16、図17を用いて説明する。なお、本実施例では半導体素子として、フローティングゲートを有するnチャネル型の記憶素子、nチャネル型TFT、およびpチャネル型TFTを例に挙げて示すが、本発明においてメモリ部および論理回路部に含まれる半導体素子はこれに限定されない。また、この作製方法は一例であって、絶縁基板上での作製方法を限定するものではない。 Further, in this embodiment, a manufacturing method in the case where a memory portion and a logic circuit portion are formed and transferred to a flexible substrate will be described with reference to FIGS. Note that in this embodiment, an n-channel memory element having a floating gate, an n-channel TFT, and a p-channel TFT are shown as examples of the semiconductor element. However, in the present invention, the memory element and the logic circuit part are included. The semiconductor element to be used is not limited to this. Further, this manufacturing method is an example, and the manufacturing method over an insulating substrate is not limited.
絶縁基板3000上に剥離層4000を形成する。剥離層4000は、非晶質シリコン、多結晶シリコン、単結晶シリコン、微結晶シリコン(セミアモルファスシリコンを含む)等、シリコンを主成分とする層を用いることができる。剥離層4000は、スパッタ法、プラズマCVD法等を用いて形成することができる。本実施例では、膜厚500nm程度の非晶質シリコンをスパッタ法で形成し、剥離層4000として用いる。続いて上記に示した作業工程に従い、図15に示すようなメモリ部、論理回路部を形成する。
A
次に、第2の層間絶縁膜3025上に第3の層間絶縁膜4001を形成し、パッド4002〜4005を形成する。パッド4002〜4005は、Ag、Au、Cu、Pd、Cr、Mo、Ti、Ta、W、Alなどの金属、金属化合物を1つまたは複数有する導電材料を用いることができる。
Next, a third
そしてパッド4002〜4005を覆うように、第3の層間絶縁膜4001上に保護層4006を形成する。保護層4006は、後に剥離層4000をエッチングにより除去する際に、パッド4002〜4005を保護することができる材料を用いる。例えば、水またはアルコール類に可溶なエポキシ、アクリレート、シリコンの樹脂を全面に塗布することで保護層4006を形成することができる(図16(A))。
Then, a
次に、剥離層4000を分離するための溝4007を形成する(図16(B)参照)。溝4007は、剥離層4000が露出する程度であれば良い。溝4007の形成は、エッチング、ダイシング、スクライビングなどを用いることができる。
Next, a
次に、剥離層4000をエッチングにより除去する(図17(A)参照)。本実施例では、エッチングガスとしてフッ化ハロゲンを用い、該ガスを溝4007から導入する。本実施例では、例えばClF3(三フッ化塩素)を用い、温度:350℃、流量:300sccm、気圧:800Pa(6Torr)、時間:3hの条件で行う。また、ClF3ガスに窒素を混ぜたガスを用いても良い。ClF3等のフッ化ハロゲンを用いることで、剥離層4000が選択的にエッチングされ、絶縁基板3000を剥離することができる。なおフッ化ハロゲンは、気体であっても液体であってもどちらでも良い。
Next, the
次に、剥離されたメモリ部および論理回路部を、接着剤4008を用いて支持体4009に貼り合わせる(図17(B)参照)。接着剤4008は、支持体4009と下地膜3001とを貼り合わせることができる材料を用いる。接着剤4008は、例えば反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。
Next, the peeled memory portion and logic circuit portion are attached to a
支持体4009として、フレキシブルな紙またはプラスチックなどの有機材料を用いることができる。または支持体4009として、フレキシブル無機材料を用いていても良い。その他に、厚さが0.1〜0.5mmのガラス板と厚さが10〜100μm程度の有機樹脂フィルムを張りあわせて、無機材料と有機材料を複合化させて支持体4009としても良い。支持体4009は集積回路において発生した熱を拡散させるために、2〜30W/mK程度の高い熱伝導率を有するのが望ましい。
As the
なおメモリ部および論理回路部の集積回路を絶縁基板3000から剥離する方法は、本実施例で示したようにシリコン膜のエッチングを用いる方法に限定されず、他の様々な方法を用いることができる。例えば、耐熱性の高い基板と集積回路の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して集積回路を剥離することができる。また、剥離層をレーザ光の照射により破壊し、集積回路を基板から剥離することもできる。また例えば、集積回路が形成された基板を機械的に削除または溶液やガスによるエッチングで除去することで、集積回路を基板から剥離することもできる。
Note that the method for peeling the integrated circuit of the memory portion and the logic circuit portion from the insulating
また対象物の表面が曲面を有しており、それにより該曲面に貼り合わされたIDチップの支持体が、錐面、柱面など母線の移動によって描かれる曲面を有するように曲がってしまう場合、該母線の方向とTFTのキャリアが移動する方向とを揃えておくことが望ましい。上記構成により、支持体が曲がっても、それによってTFTの特性に影響が出るのを抑えることができる。また、島状の半導体膜が集積回路内において占める面積の割合を、1〜30%とすることで、支持体が曲がっても、それによってTFTの特性に影響が出るのをより抑えることができる。本実施例は、上記の実施の形態や他の実施例と組み合わせて用いることが可能である。 In addition, when the surface of the object has a curved surface, and the ID chip support bonded to the curved surface is bent so as to have a curved surface drawn by movement of the generatrix such as a cone surface or a column surface, It is desirable to align the direction of the bus and the direction in which the TFT carrier moves. With the above configuration, even if the support is bent, it can be suppressed that the characteristics of the TFT are affected thereby. In addition, by setting the ratio of the area occupied by the island-shaped semiconductor film in the integrated circuit to 1 to 30%, it is possible to further suppress the influence of the TFT characteristics even if the support is bent. . This embodiment can be used in combination with the above embodiment mode and other embodiments.
剥離プロセスを用いて、フレキシブルなIDタグを構成する場合の例について図21を用いて説明する。IDタグはフレキシブルな保護層2301、2303、および剥離プロセスを用いて形成されたIDチップ2302より構成される。本実施例において、アンテナ2304はIDチップ2302上ではなく、保護層2303上に形成され、IDチップ2302に電気的に接続されている。図21(A)では保護層2303上にのみ形成されているが、保護層2301上にもアンテナを形成しても良い。アンテナは銀、銅、またはそれらでメッキされた金属であることが望ましい。IDチップ2302とアンテナとの接続は異方性導電膜を用い、UV処理をおこない接続をおこなうが、接続方法はこれに限定されない。
An example in the case of forming a flexible ID tag using a peeling process will be described with reference to FIG. The ID tag includes flexible
図21(B)は図21(A)の断面を示したものである。IDチップ2302の厚さは5μm以下であり、望ましくは0.1μm〜3μmの厚さを有する。また保護層2301、2303の厚さは、保護層2301、2303を重ねたときの厚さをdとしたとき、(d/2)±30μmとなっていることが望ましく、とくに(d/2)±10μmであれば最良である。保護層2301、2303の厚さは10μm〜200μmであることが望ましい。IDチップ2302の面積は5mm角以下であり、望ましくは0.3mm角〜4mm角の面積を有する。
FIG. 21B shows a cross section of FIG. The
保護層2301、2303は有機樹脂材料で形成され折り曲げに対して強い構造をもっている。剥離プロセスを用いたIDチップ2302自体も単結晶半導体に比べて、折り曲げに対して強いため、保護層2301、2303と密着させることが可能である。このような保護層2301、2303で囲われたIDチップをさらに他の個体物の表面または内部に配置しても良い。また、紙の中に埋め込んでも良い。
The
IDチップを曲面にはる場合、つまり、IDチップが弧を描いている方向と垂直にTFTを配置した例について図19を用いて説明する。図19のIDチップが含むTFTは、電流方向150、すなわち、ドレイン電極151からゲート電極152、ゲート電極152からソース電極153の位置は直線状にあり、応力の影響が少なくなるような配置となっている。このような配置をおこなうことによって、TFT特性の変動を抑えることができる。また、TFTを構成する結晶は電流方向150にそろっており、これらをCWLCなどで形成することによって、S値を0.35V/dec以下、(好ましくは0.09〜0.25V/dec)、移動度を100cm2/Vs以上にすることができる。
このようなTFTを用いて19段リングオシレータを構成した場合において、電源電圧3〜5Vにおいて、その発振周波数は1MH以上、好ましくは100MHz以上の特性を有する。電源電圧3〜5Vにおいて、インバータ1段あたりの遅延時間は26ns、好ましくは0.26ns以下を有する。
In the case where the ID chip is curved, that is, an example in which TFTs are arranged perpendicular to the direction in which the ID chip draws an arc will be described with reference to FIG. The TFT included in the ID chip in FIG. 19 is arranged so that the
When a 19-stage ring oscillator is configured using such TFTs, the oscillation frequency is 1 MHz or higher, preferably 100 MHz or higher, at a power supply voltage of 3 to 5 V. At a power supply voltage of 3 to 5 V, the delay time per inverter stage is 26 ns, preferably 0.26 ns or less.
また、応力に対して、TFTなどのアクティブ素子を破壊させないためには、TFTなどのアクティブ素子の活性領域(シリコンアイランド部分)の面積が全体の面積に占める割合は、5%〜50%であることが望ましい。
TFTなどのアクティブ素子の存在しない領域には下地絶縁材料、層間絶縁材料および配線材料が主として設けられている。TFTの活性領域以外の面積は全体の面積の60%以上であることが望ましい。
アクティブ素子の活性領域の厚さは20nm〜200nm、代表的には40〜170nm、好ましくは45〜55nm、あるいは145〜155nmを有する。
Further, in order not to destroy active elements such as TFTs due to stress, the ratio of the area of the active region (silicon island portion) of the active elements such as TFTs to the entire area is 5% to 50%. It is desirable.
In a region where there is no active element such as a TFT, a base insulating material, an interlayer insulating material, and a wiring material are mainly provided. The area other than the active region of the TFT is desirably 60% or more of the entire area.
The active region has a thickness of 20 to 200 nm, typically 40 to 170 nm, preferably 45 to 55 nm, or 145 to 155 nm.
本実施例では本発明を用いた回路に外付けのアンテナをつけた例について図10、図11を用いて説明する。 In this embodiment, an example in which an external antenna is attached to a circuit using the present invention will be described with reference to FIGS.
図10(A)は回路の周りを一面のアンテナで覆ったものである。基板1000上にアンテナ1001を構成し、本発明を用いた回路1002を接続する。図面では回路1002の周りをアンテナ1001で覆う構成になっているが、全面をアンテナで覆い、その上に電極を構成した回路1002を貼り付けるような構造を取っても良い。 FIG. 10A shows the circuit covered with a single antenna. An antenna 1001 is formed over a substrate 1000, and a circuit 1002 using the present invention is connected. In the drawing, the periphery of the circuit 1002 is covered with the antenna 1001; however, a structure in which the entire surface is covered with the antenna and the circuit 1002 including the electrodes is attached thereon may be employed.
図10(B)は細いアンテナを回路の周りを回るように配置したものである。基板1003上にアンテナ1004を構成し、本発明を用いた回路1005を接続する。なお、アンテナの配線は一例であってこれに限定するものではない。 FIG. 10B shows a thin antenna arranged around the circuit. An antenna 1004 is formed over a substrate 1003 and a circuit 1005 using the present invention is connected. The wiring of the antenna is an example and is not limited to this.
図10(C)は高周波数のアンテナである。基板1006上にアンテナ1007を構成し、本発明を用いた回路1008を接続する。 FIG. 10C illustrates a high frequency antenna. An antenna 1007 is formed over a substrate 1006, and a circuit 1008 using the present invention is connected.
図10(D)は180度無指向性(どの方向からでも同じく受信可能)なアンテナである。基板1009上にアンテナ1010を構成し、本発明を用いた回路1011を接続する。 FIG. 10D illustrates an antenna that is 180 degrees omnidirectional (same reception is possible from any direction). An antenna 1010 is formed over a substrate 1009 and a circuit 1011 using the present invention is connected.
図10(E)は棒状に長く伸ばしたアンテナである。基板1012上にアンテナ1013を構成し、本発明を用いた回路1014を接続する。 FIG. 10E shows an antenna elongated in a rod shape. An antenna 1013 is formed over a substrate 1012, and a circuit 1014 using the present invention is connected.
本発明を用いた回路とこれらのアンテナへの接続は公知の方法で行うことができる。例えばアンテナと回路をワイヤボンディング接続やバンプ接続を用いて接続する、あるいはチップ化した回路の一面を電極にしてアンテナに貼り付けるという方法を取ってもよい。この方式ではACF(anisotropic conductive film;異方性導電性フィルム)を用いて貼り付けることができる。 The circuit using the present invention and connection to these antennas can be made by a known method. For example, the antenna and the circuit may be connected using wire bonding connection or bump connection, or one surface of the circuit formed as a chip may be attached to the antenna as an electrode. In this method, it can be attached using an ACF (anisotropy conductive film).
アンテナに必要な長さは受信に用いる周波数によって適正な長さが異なる。一般には波長の整数分の1の長さにすると良いとされる。例えば周波数が2.45GHzの場合は約60mm(1/2波長)、約30mm(1/4波長)とすれば良い。 The length required for the antenna differs depending on the frequency used for reception. In general, the length is preferably an integral number of a wavelength. For example, when the frequency is 2.45 GHz, it may be about 60 mm (1/2 wavelength) and about 30 mm (1/4 wavelength).
また、本発明の回路上に基板を取り付け、さらにその上にアンテナを構成してもよい。図11(A)〜(C)にその一例として回路上に基板を取り付け、らせん状のアンテナを配置したものの上面図および断面図を示す。素子基板1100は、アンテナ回路、電圧検出回路、電流増幅回路、信号処理回路、ヒューズなどを含んでいる。その他にメモリ回路、演算処理回路などを含んでいても良い。アンテナ配線1101は、素子基板1100に備えられている。素子基板1100は透磁性の絶縁基板を用いることが出来るので、アンテナ配線1101を一体化させてもアンテナの指向性を損なうことが無いので好ましい。
Further, a substrate may be attached on the circuit of the present invention, and an antenna may be further formed thereon. As an example, FIGS. 11A to 11C are a top view and a cross-sectional view of a circuit in which a substrate is attached on a circuit and a spiral antenna is disposed. The
なお、本実施例に示した例はごく一例であり、アンテナの形状を限定するものではない。あらゆる形状のアンテナについて本発明は実施することが可能である。この実施例は実施形態および上記の実施例1〜7のどのような組み合わせからなる構成を用いても実現することができる。 Note that the example shown in this embodiment is just an example, and does not limit the shape of the antenna. The present invention can be implemented with any shape of antenna. This example can be realized by using a configuration including any combination of the embodiment and the above Examples 1 to 7.
本実施例では、図22〜24を参照して、TFTを含む薄膜集積回路装置の具体的な作製方法について説明する。ここでは、簡単のため、n型TFTとp型TFTを用いたCPUとメモリ部分の断面構造を示すことによって、その作製方法について説明する。 In this embodiment, a specific method for manufacturing a thin film integrated circuit device including a TFT will be described with reference to FIGS. Here, for the sake of simplicity, a manufacturing method will be described by showing a cross-sectional structure of a CPU and a memory portion using n-type TFTs and p-type TFTs.
まず、基板60上に、剥離層61を形成する(図22(A))。ここでは、ガラス基板(例えば、コーニング社製1737基板)上に、50nmの膜厚のa−Si膜(非晶質シリコン膜)を減圧CVD法により形成した。なお、基板としては、ガラス基板の他にも、石英基板、アルミナなど絶縁物質で形成される基板、シリコンウエハ基板、後工程の処理温度に耐え得る耐熱性を有するプラスチック基板等を用いることができる。 First, the separation layer 61 is formed over the substrate 60 (FIG. 22A). Here, an a-Si film (amorphous silicon film) having a thickness of 50 nm was formed on a glass substrate (for example, a 1737 substrate manufactured by Corning) by a low pressure CVD method. As the substrate, in addition to a glass substrate, a quartz substrate, a substrate formed of an insulating material such as alumina, a silicon wafer substrate, a plastic substrate having heat resistance that can withstand a processing temperature in a later process, or the like can be used. .
また、剥離層としては、非晶質シリコンの他に、多結晶シリコン、単結晶シリコン、SAS(セミアモルファスシリコン(微結晶シリコン、マイクロクリスタルシリコンともいう。))等、シリコンを主成分とする膜を用いることが望ましいが、これらに限定されるものではない。剥離層は、減圧CVD法の他にも、プラズマCVD法、スパッタ法等によって形成しても良い。また、リンなどの不純物をドープした膜を用いてもよい。また、剥離層の膜厚は、50〜60nmとするのが望ましい。SASに関しては、30〜50nmとしてもよい。 As the separation layer, a film containing silicon as a main component, such as polycrystalline silicon, single crystal silicon, and SAS (semi-amorphous silicon (also referred to as microcrystalline silicon or microcrystalline silicon)) in addition to amorphous silicon. Although it is desirable to use, it is not limited to these. The peeling layer may be formed by a plasma CVD method, a sputtering method, or the like in addition to the low pressure CVD method. Alternatively, a film doped with an impurity such as phosphorus may be used. Further, the thickness of the release layer is desirably 50 to 60 nm. Regarding SAS, it is good also as 30-50 nm.
次に、剥離層61上に、保護膜55(下地膜、下地絶縁膜と呼ぶこともある。)を形成する(図22(A))。ここでは、膜厚100nmの酸化シリコン膜と膜厚50nmの窒化シリコン膜と膜厚100nmの酸化シリコン膜の3層構造とする。勿論、保護膜55の材質、膜厚、積層数はこれに限定されるものではない。例えば、下層の酸化シリコン膜に代えて、膜厚0.5〜3μmのシロキサン等の耐熱性樹脂をスピンコート法、スリットコーター法、液滴吐出法などによって形成しても良い。また、窒化シリコン膜(SiN、Si3N4等)を用いてもよい。また、それぞれの膜厚は、0.05〜3μmとするのが望ましく、その範囲から自由に選択することができる。 Next, a protective film 55 (also referred to as a base film or a base insulating film) is formed over the separation layer 61 (FIG. 22A). Here, a three-layer structure of a silicon oxide film with a thickness of 100 nm, a silicon nitride film with a thickness of 50 nm, and a silicon oxide film with a thickness of 100 nm is employed. Of course, the material, film thickness, and number of layers of the protective film 55 are not limited thereto. For example, instead of the lower silicon oxide film, a heat-resistant resin such as siloxane having a thickness of 0.5 to 3 μm may be formed by a spin coat method, a slit coater method, a droplet discharge method, or the like. Further, a silicon nitride film (SiN, Si 3 N 4 or the like) may be used. Each film thickness is preferably 0.05 to 3 μm, and can be freely selected from the range.
ここで、酸化シリコン膜は、SiH4とO2、TEOS(テトラエトキシシラン)とO2等の混合ガスを用い、熱CVD、プラズマCVD、常圧CVD、バイアスECRCVD等の方法によって形成することができる。また、窒化シリコン膜は、代表的には、SiH4とNH3の混合ガスを用い、プラズマCVDによって形成することができる。また、酸化窒化シリコン膜は、代表的には、SiH4とN2Oの混合ガスを用い、プラズマCVDによって形成することができる。 Here, the silicon oxide film may be formed by a method such as thermal CVD, plasma CVD, atmospheric pressure CVD, or bias ECRCVD, using a mixed gas such as SiH 4 and O 2 , TEOS (tetraethoxysilane) and O 2. it can. The silicon nitride film can be typically formed by plasma CVD using a mixed gas of SiH 4 and NH 3 . The silicon oxynitride film can be typically formed by plasma CVD using a mixed gas of SiH 4 and N 2 O.
なお、剥離層61及び島状半導体膜57として、a−Si等のシリコンを主成分とする材料を用いる場合には、それらに接する保護膜としては、密着性確保の点から、SiOxNy(x>y)を用いてもよい。 In addition, when using the material which has silicon as main components, such as a-Si, as the peeling layer 61 and the island-like semiconductor film 57, it is SiOxNy (x>) from the point of ensuring adhesiveness as a protective film which touches them. y) may be used.
次に、保護膜55上に、薄膜集積回路装置の中央処理装置(CPU)やメモリを構成する薄膜トランジスタ(TFT)を形成する。なお、TFT以外にも、有機TFT、薄膜ダイオード等の薄膜能動素子を形成することもできる。 Next, on the protective film 55, a central processing unit (CPU) of a thin film integrated circuit device and a thin film transistor (TFT) constituting a memory are formed. In addition to TFTs, thin film active elements such as organic TFTs and thin film diodes can also be formed.
TFTの作製方法として、まず、保護膜55上に、島状半導体膜57を形成する(図22(B))。島状半導体膜57は、アモルファス半導体、結晶性半導体、又はセミアモルファス半導体で形成する。いずれも、シリコン、シリコンゲルマニウム(SiGe)等を主成分とする半導体膜を用いることができる。 As a method for manufacturing a TFT, first, an island-shaped semiconductor film 57 is formed over the protective film 55 (FIG. 22B). The island-shaped semiconductor film 57 is formed using an amorphous semiconductor, a crystalline semiconductor, or a semi-amorphous semiconductor. In any case, a semiconductor film containing silicon, silicon germanium (SiGe), or the like as a main component can be used.
ここでは、70nmの膜厚のアモルファスシリコンを形成し、さらにその表面をニッケルを含む溶液で処理した。さらに、500〜750℃の熱結晶化工程によって結晶質シリコン半導体膜を得、レーザ結晶化を行って結晶性の改善を施した。また、成膜方法としては、プラズマCVD法、スパッタ法、LPCVD法などを用いても良い。結晶化方法としては、レーザ結晶化法、熱結晶化法、他の触媒(Fe,Ru,Rh,Pd,Os,Ir,Pt,Cu,Au等)を用いた熱結晶化、あるいはそれらを交互に複数回行っても良い。 Here, amorphous silicon having a thickness of 70 nm was formed, and the surface thereof was further treated with a solution containing nickel. Further, a crystalline silicon semiconductor film was obtained by a thermal crystallization process at 500 to 750 ° C., and crystallinity was improved by laser crystallization. Further, as a film formation method, a plasma CVD method, a sputtering method, an LPCVD method, or the like may be used. As the crystallization method, laser crystallization method, thermal crystallization method, thermal crystallization using other catalysts (Fe, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au, etc.), or alternating them You may go multiple times.
また、半導体膜の結晶化処理としては、連続発振のレーザを用いても良い。代表的には、Nd:YVO4レーザ(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を適用すれば、大粒径の結晶を得ることができる。連続発振のレーザの高調波は、出力10Wの連続発振のYVO4レーザから射出されたレーザ光を非線形光学素子により得ることができる。また、共振器の中にYVO4結晶又はGdVO4結晶と非線形光学素子を入れて、高調波を射出する方法もある。レーザ光は光学系により照射面にて矩形状または楕円形状のレーザ光に成形して半導体膜に照射する。このときのエネルギー密度は0.01〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)が必要である。そして、10〜2000cm/s程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。 Further, a continuous wave laser may be used for the crystallization treatment of the semiconductor film. Typically, if a second harmonic (532 nm) or a third harmonic (355 nm) of an Nd: YVO 4 laser (fundamental wave 1064 nm) is applied, a crystal having a large grain size can be obtained. As the harmonics of the continuous wave laser, laser light emitted from a continuous wave YVO 4 laser having an output of 10 W can be obtained by a nonlinear optical element. In addition, there is a method in which a YVO 4 crystal or a GdVO 4 crystal and a nonlinear optical element are placed in a resonator to emit harmonics. The laser beam is shaped into a rectangular or elliptical laser beam on the irradiation surface by an optical system and irradiated onto the semiconductor film. At this time, the energy density of approximately 0.01 to 100 MW / cm 2 (preferably 0.1 to 10 MW / cm 2) is required. Then, irradiation may be performed by moving the semiconductor film relative to the laser light at a speed of about 10 to 2000 cm / s.
また、パルス発振のレーザを用いる場合、数十Hz〜数百Hzの周波数帯を用いるが、それよりも著しく高い10MHz以上の発振周波数を有するパルス発振レーザを用いてもよい。パルス発振でレーザ光を半導体膜に照射してから半導体膜が完全に固化するまでの時間は数十nsec〜数百nsecであり、上記高周波数帯を用いることで、半導体膜がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。よって、従来のパルス発振のレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜を形成することができる。例えば、含まれる結晶粒の走査方向における幅が10〜30μm、走査方向に対して垂直な方向における幅が1〜5μm程度の結晶粒の集合を形成することができる。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくともTFTのチャネル方向には結晶粒界のほとんど存在しない半導体膜の形成が可能となる。 When a pulsed laser is used, a frequency band of several tens Hz to several hundreds Hz is used, but a pulsed laser having an oscillation frequency of 10 MHz or higher that is significantly higher than that may be used. The time from when the semiconductor film is irradiated with laser light by pulse oscillation until the semiconductor film is completely solidified is several tens to several hundreds nsec. By using the above high frequency band, the semiconductor film is melted by the laser light. Then, it can be irradiated with the next pulse of laser light until it solidifies. Therefore, unlike the case of using a conventional pulsed laser, the solid-liquid interface can be continuously moved in the semiconductor film, so that a semiconductor film having crystal grains continuously grown in the scanning direction is formed. can do. For example, a set of crystal grains having a width of 10 to 30 μm in the scanning direction of the included crystal grains and a width of about 1 to 5 μm in a direction perpendicular to the scanning direction can be formed. By forming single crystal grains extending long along the scanning direction, it is possible to form a semiconductor film having almost no crystal grain boundaries in at least the channel direction of the TFT.
なお、保護膜55の一部に耐熱性有機樹脂であるシロキサンを用いた場合には、上記結晶化の際に、半導体膜中から熱が漏れることを防止することができ、効率よく結晶化を行うことができる。 Note that when siloxane which is a heat-resistant organic resin is used as a part of the protective film 55, heat can be prevented from leaking from the semiconductor film during the crystallization, and crystallization can be efficiently performed. It can be carried out.
上記の方法によって結晶性シリコン半導体膜を得る。なお、結晶は、ソース、チャネル、ドレイン方向にそろっていることが望ましい。また、結晶層の厚さは、20〜200nm(代表的には40〜170nm、さらに好ましくは、50〜150nm)となるようにするのがよい。その後、半導体膜上に酸化膜を介して、金属触媒をゲッタリングするためのアモルファスシリコン膜を成膜し、500〜750℃の熱処理によってゲッタリング処理を行う。さらに、TFT素子としての閾値を制御するために、結晶性シリコン半導体膜に対し、1013/cm2のドーズ量でホウ素イオンを注入する。その後、レジストをマスクとしてエッチングを行うことにより、島状半導体膜57を形成する。 A crystalline silicon semiconductor film is obtained by the above method. Note that the crystals are preferably aligned in the source, channel, and drain directions. The thickness of the crystal layer is preferably 20 to 200 nm (typically 40 to 170 nm, more preferably 50 to 150 nm). Thereafter, an amorphous silicon film for gettering the metal catalyst is formed on the semiconductor film via an oxide film, and gettering is performed by heat treatment at 500 to 750 ° C. Furthermore, in order to control the threshold value as the TFT element, boron ions are implanted into the crystalline silicon semiconductor film at a dose of 10 13 / cm 2 . Thereafter, the island-shaped semiconductor film 57 is formed by etching using the resist as a mask.
なお、結晶性半導体膜を形成するにあたっては、ジシラン(Si2H6)とフッ化ゲルマニウム(GeF4)の原料ガスとして、LPCVD(減圧CVD)法によって、多結晶半導体膜を直接形成することによっても、結晶性半導体膜を得ることができる。ガス流量比は、Si2H6/GeF4=20/0.9、成膜温度は400〜500℃、キャリアガスとしてHe又はArを用いたが、これに限定されるものではない。 In forming a crystalline semiconductor film, a polycrystalline semiconductor film is directly formed by LPCVD (low pressure CVD) as a source gas of disilane (Si 2 H 6 ) and germanium fluoride (GeF 4 ). Also, a crystalline semiconductor film can be obtained. The gas flow ratio is Si 2 H 6 / GeF 4 = 20 / 0.9, the film forming temperature is 400 to 500 ° C., and He or Ar is used as the carrier gas, but the present invention is not limited to this.
なお、TFT内の特にチャネル領域には、1×1019〜1×1022/cm3、好ましくは1×1019〜5×1020/cm3の水素又はハロゲンが添加されているのがよい。SASに関しては、1×1019〜2×1021/cm3とするのが望ましい。いずれにしても、ICチップに用いられる単結晶に含まれる水素又はハロゲンの含有量よりも多く含有させておくことが望ましい。これにより、TFT部に局部クラックが生じても、水素又はハロゲンによってターミネート(終端)されうる。 Note that hydrogen or halogen of 1 × 10 19 to 1 × 10 22 / cm 3 , preferably 1 × 10 19 to 5 × 10 20 / cm 3 is preferably added to the channel region in the TFT. . Regarding SAS, it is desirable to set it as 1 * 10 < 19 > -2 * 10 < 21 > / cm < 3 >. In any case, it is desirable to contain more than the content of hydrogen or halogen contained in the single crystal used for the IC chip. Thereby, even if a local crack occurs in the TFT portion, it can be terminated (terminated) by hydrogen or halogen.
次に、島状半導体膜57上にゲート絶縁膜58を形成する(図22(B))。ゲート絶縁膜58はプラズマCVD法又はスパッタリング法などの薄膜形成法を用い、窒化シリコン、酸化シリコン、窒化酸化シリコン又は酸化窒化シリコンを含む膜を、単層で、又は積層させて形成することが好ましい。積層する場合には、例えば、基板側から酸化シリコン膜、窒化シリコン膜、酸化シリコン膜の3層構造とするのがよい。 Next, a gate insulating film 58 is formed over the island-shaped semiconductor film 57 (FIG. 22B). The gate insulating film 58 is preferably formed using a thin film formation method such as a plasma CVD method or a sputtering method, and a single layer or a stack of films containing silicon nitride, silicon oxide, silicon nitride oxide, or silicon oxynitride. . In the case of stacking, for example, a three-layer structure of a silicon oxide film, a silicon nitride film, and a silicon oxide film is preferable from the substrate side.
次に、ゲート電極56を形成する(図22(C))。ここでは、SiとW(タングステン)をスパッタ法により積層形成した後に、レジスト62をマスクとしてエッチングを行うことにより、ゲート電極56を形成した。勿論、ゲート電極56の材料、構造、作製方法は、これに限定されるものではなく、適宜選択することができる。例えば、n型不純物がドーピングされたSiとNiSi(ニッケルシリサイド)との積層構造や、窒化タンタルとタングステンの積層構造としてもよい。また、種々の導電材料を用いて単層で形成しても良い。 Next, the gate electrode 56 is formed (FIG. 22C). Here, after the Si and W (tungsten) layers are formed by sputtering, the gate electrode 56 is formed by etching using the resist 62 as a mask. Of course, the material, structure, and manufacturing method of the gate electrode 56 are not limited thereto, and can be selected as appropriate. For example, a stacked structure of Si and NiSi (nickel silicide) doped with an n-type impurity or a stacked structure of tantalum nitride and tungsten may be used. Alternatively, a single layer may be formed using various conductive materials.
また、レジストマスクの代わりに、酸化シリコン、酸化窒化シリコンのマスク(ハードマスクと呼ばれる。)を用いてもよい。この場合、ハードマスクのパターニング形成工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅のゲート電極層を形成することができる。また、レジスト62を用いずに、液滴吐出法を用いて選択的にゲート電極56を形成しても良い。 Further, a silicon oxide or silicon oxynitride mask (referred to as a hard mask) may be used instead of the resist mask. In this case, although a hard mask patterning process is added, the gate electrode layer having a desired width can be formed because the mask film thickness during etching is less than that of the resist. Alternatively, the gate electrode 56 may be selectively formed by using a droplet discharge method without using the resist 62.
導電材料としては、導電膜の機能に応じて種々の材料を選択することができる。また、ゲート電極とアンテナとを同時に形成する場合には、それらの機能を考慮して材料を選択すればよい。 As the conductive material, various materials can be selected depending on the function of the conductive film. In the case where the gate electrode and the antenna are formed at the same time, materials may be selected in consideration of their functions.
なお、ゲート電極をエッチング形成する際のエッチングガスとしては、CF4、Cl2、O2の混合ガスやCl2ガスを用いたが、これに限定されるものではない。 Note that a mixed gas of CF 4 , Cl 2 , and O 2 or a Cl 2 gas is used as an etching gas for forming the gate electrode by etching, but the present invention is not limited to this.
次に、p型TFT70、72となる部分をレジスト63で覆い、ゲート電極をマスクとして、n型TFT69、71の島状半導体膜中に、n型を付与する不純物元素64(代表的にはP(リン)又はAs(砒素))を低濃度にドープする(第1のドーピング工程、図22(D))。第1のドーピング工程の条件は、ドーズ量:1×1013〜6×1013/cm2、加速電圧:50〜70keVとしたが、これに限定されるものではない。この第1のドーピング工程によって、ゲート絶縁膜58を介してドープがなされ、一対のn型の低濃度不純物領域65が形成される。なお、第1のドーピング工程は、p型TFT領域をレジストで覆わずに、全面に行っても良い。
Next, the portions to become the p-type TFTs 70 and 72 are covered with a resist 63, and the gate electrode is used as a mask, and the impurity element 64 (typically P-type) imparting n-type is formed in the island-shaped semiconductor films of the n-type TFTs 69 and 71. (Phosphorus) or As (arsenic)) is doped at a low concentration (first doping step, FIG. 22D). The conditions of the first doping step are a dose of 1 × 10 13 to 6 × 10 13 / cm 2 and an acceleration voltage of 50 to 70 keV, but are not limited thereto. In this first doping step, doping is performed through the gate insulating film 58, and a pair of n-type low-
次に、レジスト63をアッシング等により除去した後、n型TFT領域を覆うレジスト66を新たに形成し、ゲート電極をマスクとして、p型TFT70、72の島状半導体膜中に、p型を付与する不純物元素67(代表的にはB(ホウ素))を高濃度にドープする(第2のドーピング工程、図22(E))。第2のドーピング工程の条件は、ドーズ量:1×1016〜3×1016/cm2、加速電圧:20〜40keVとしたが、これに限定されるものではない。この第2のドーピング工程によって、ゲート絶縁膜58を介してドープがなされ、一対のp型の高濃度不純物領域68が形成される。
Next, after removing the resist 63 by ashing or the like, a resist 66 covering the n-type TFT region is newly formed, and p-type is imparted to the island-like semiconductor films of the p-type TFTs 70 and 72 using the gate electrode as a mask. The impurity element 67 (typically B (boron)) to be doped is doped at a high concentration (second doping step, FIG. 22E). The conditions of the second doping step are a dose of 1 × 10 16 to 3 × 10 16 / cm 2 and an acceleration voltage of 20 to 40 keV, but are not limited thereto. In the second doping step, doping is performed through the gate insulating film 58, and a pair of p-type high
次に、レジスト66をアッシング等により除去した後、基板表面に、絶縁膜75を形成した(図23(F))。ここでは、膜厚100nmのSiO2膜をプラズマCVD法によって形成した。その後、エッチバック法により、絶縁膜75、ゲート絶縁膜58をエッチング除去し、サイドウォール(側壁)76を自己整合的(セルフアライン)に形成した(図23(G))。エッチングガスとしては、CHF3とHeの混合ガスを用いた。なお、サイドウォールを形成する工程は、これらに限定されるものではない。 Next, after removing the resist 66 by ashing or the like, an insulating film 75 was formed on the substrate surface (FIG. 23F). Here, a SiO 2 film having a thickness of 100 nm was formed by a plasma CVD method. Thereafter, the insulating film 75 and the gate insulating film 58 were removed by etching using an etch back method, and sidewalls (sidewalls) 76 were formed in a self-aligned manner (FIG. 23G). As an etching gas, a mixed gas of CHF 3 and He was used. Note that the step of forming the sidewall is not limited to these.
なお、絶縁膜75形成時に基板の裏面にも絶縁膜が形成された場合には、基板全面を覆うレジストをマスクとして、裏面の絶縁膜をエッチング除去する(裏面処理)。 If an insulating film is also formed on the back surface of the substrate when the insulating film 75 is formed, the insulating film on the back surface is removed by etching using a resist covering the entire surface of the substrate as a mask (back surface processing).
なお、サイドウォール76の形成方法は上記に限定されるものではない。例えば、図24に示した方法を用いることができる。図24(A)は、絶縁膜75を二層又はそれ以上の積層構造とした例を示している。絶縁膜75としては、例えば、膜厚100nmのSiON(酸窒化シリコン)膜と、膜厚200nmのLTO膜(Low Temperature Oxide、低温酸化膜)の2層構造とした。ここでは、SiON膜は、プラズマCVD法で形成し、LTO膜としは、SiO2膜を減圧CVD法で形成した。その後、エッチバックを行うことにより、L字状と円弧状からなるサイドウォール76が形成される。 The method for forming the sidewall 76 is not limited to the above. For example, the method shown in FIG. 24 can be used. FIG. 24A illustrates an example in which the insulating film 75 has a two-layer structure or more. The insulating film 75 has a two-layer structure of, for example, a 100 nm thick SiON (silicon oxynitride) film and a 200 nm thick LTO film (Low Temperature Oxide). Here, SiON film is formed by plasma CVD method, the LTO layer was formed a SiO 2 film by low pressure CVD. After that, by performing etch back, the sidewall 76 having an L shape and an arc shape is formed.
また、図24(B)は、エッチバック時に、ゲート絶縁膜58を残すようにエッチングを行った例を示している。この場合の絶縁膜75は、単層構造でも積層構造でも良い。 FIG. 24B shows an example in which etching is performed so as to leave the gate insulating film 58 during etch back. In this case, the insulating film 75 may have a single layer structure or a laminated structure.
上記サイドウォールは、後に高濃度のn型不純物をドーピングし、サイドウォール76の下部に低濃度不純物領域又はノンドープのオフセット領域を形成する際のマスクとして機能するものであるが、上述したサイドウォールのいずれの形成方法においても、形成したい低濃度不純物領域又はオフセット領域の幅によって、エッチバックの条件を適宜変更すればよい。 The sidewall functions as a mask when a high concentration n-type impurity is doped later to form a low concentration impurity region or a non-doped offset region below the sidewall 76. In any of the formation methods, the etch-back conditions may be appropriately changed depending on the width of the low-concentration impurity region or offset region to be formed.
次に、p型TFT領域を覆うレジスト77を新たに形成し、ゲート電極56及びサイドウォール76をマスクとして、n型を付与する不純物元素78(代表的にはP又はAs)を高濃度にドープする(第3のドーピング工程、図23(H))。第3のドーピング工程の条件は、ドーズ量:1×1013〜5×1015/cm2、加速電圧:60〜100keVとして行う。この第3のドーピング工程によって、一対のn型の高濃度不純物領域79が形成される。
Next, a resist 77 covering the p-type TFT region is newly formed, and an n-type impurity element 78 (typically P or As) is doped at a high concentration using the gate electrode 56 and the sidewall 76 as a mask. (Third doping step, FIG. 23H). The conditions of the third doping step are a dose amount: 1 × 10 13 to 5 × 10 15 / cm 2 and an acceleration voltage: 60 to 100 keV. By this third doping step, a pair of n-type high
なお、レジスト77をアッシング等により除去した後、不純物領域の熱活性化を行っても良い。例えば、50nmの酸化窒化シリコン膜を成膜した後、550℃、4時間、窒素雰囲気下において、加熱処理を行えばよい。また、水素を含む窒化シリコン膜を、100nmの膜厚に形成した後、410℃、1時間、窒素雰囲気下において、加熱処理を行うことにより、結晶性半導体膜の欠陥を改善することができる。これは、例えば、結晶性シリコン中に存在するダングリングボンドを終端させるものであり、水素化処理工程などと呼ばれる。さらに、この後、TFTを保護するキャップ絶縁膜として、膜厚600nmの酸化窒化シリコン膜を形成する。なお、水素化処理工程は、該酸化窒化シリコン膜形成後に行っても良い。この場合、窒化シリコン膜と酸化窒化シリコン膜は連続成膜することができる。このように、TFT上には、酸化窒化シリコン、窒化シリコン、酸化窒化シリコンを順次積層した3層の絶縁膜が形成されることになるが、その構造や材料はこれらに限定されるものではない。また、これらの絶縁膜は、TFTを保護する機能をも有しているため、できるだけ形成しておくのが望ましい。 Note that after removing the resist 77 by ashing or the like, the impurity region may be thermally activated. For example, after a silicon oxynitride film with a thickness of 50 nm is formed, heat treatment may be performed in a nitrogen atmosphere at 550 ° C. for 4 hours. In addition, after a silicon nitride film containing hydrogen is formed to a thickness of 100 nm, defects in the crystalline semiconductor film can be improved by performing heat treatment at 410 ° C. for 1 hour in a nitrogen atmosphere. This terminates dangling bonds existing in, for example, crystalline silicon, and is called a hydrogenation process. Thereafter, a silicon oxynitride film having a thickness of 600 nm is formed as a cap insulating film for protecting the TFT. Note that the hydrogenation treatment step may be performed after the silicon oxynitride film is formed. In this case, the silicon nitride film and the silicon oxynitride film can be continuously formed. As described above, a three-layer insulating film in which silicon oxynitride, silicon nitride, and silicon oxynitride are sequentially stacked is formed over the TFT, but the structure and material are not limited to these. . In addition, these insulating films have a function of protecting the TFT, so that it is desirable to form them as much as possible.
次に、TFT上に、層間膜53を形成する(図23(I))。層間膜53としては、ポリイミド、アクリル、ポリアミドや、シロキサン等の耐熱性有機樹脂を用いることができる。形成方法としては、その材料に応じて、スピンコート、ディップ、スプレー塗布、液滴吐出法(インクジェット法、スクリーン印刷、オフセット印刷等)、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を採用することができる。また、無機材料を用いてもよく、その際には、酸化シリコン、窒化シリコン、酸窒化シリコン、PSG(リンガラス)、BPSG(リンボロンガラス)、アルミナ膜等を用いることができる。なお、これらの絶縁膜を積層させて、層間膜53を形成しても良い。 Next, an interlayer film 53 is formed over the TFT (FIG. 23I). As the interlayer film 53, a heat-resistant organic resin such as polyimide, acrylic, polyamide, or siloxane can be used. As a forming method, a spin coat, dip, spray coating, droplet discharge method (ink jet method, screen printing, offset printing, etc.), doctor knife, roll coater, curtain coater, knife coater, etc. are adopted depending on the material. be able to. In addition, an inorganic material may be used. In that case, silicon oxide, silicon nitride, silicon oxynitride, PSG (phosphorus glass), BPSG (phosphorus boron glass), an alumina film, or the like can be used. Note that the interlayer film 53 may be formed by stacking these insulating films.
さらに、層間膜53上に、保護膜54を形成しても良い。保護膜54としては、DLC(ダイヤモンドライクカーボン)或いは窒化炭素(CN)等の炭素を有する膜、又は、酸化シリコン膜、窒化シリコン膜或いは窒化酸化シリコン膜等を用いることができる。形成方法としては、プラズマCVD法や、大気圧プラズマ等を用いることができる。あるいは、ポリイミド、アクリル、ポリアミド、レジスト又はベンゾシクロブテン等の感光性又は非感光性の有機材料や、シロキサン等の耐熱性有機樹脂を用いてもよい。 Further, a protective film 54 may be formed on the interlayer film 53. As the protective film 54, a film containing carbon such as DLC (diamond-like carbon) or carbon nitride (CN), a silicon oxide film, a silicon nitride film, a silicon nitride oxide film, or the like can be used. As a formation method, a plasma CVD method, an atmospheric pressure plasma, or the like can be used. Alternatively, a photosensitive or non-photosensitive organic material such as polyimide, acrylic, polyamide, resist, or benzocyclobutene, or a heat-resistant organic resin such as siloxane may be used.
なお、層間膜53又は保護膜54と、後に形成される配線を構成する導電材料等との熱膨張率の差から生じる応力によって、これらの膜の膜剥がれや割れが生じるのを防ぐために、層間膜53又は保護膜54中にフィラーを混入させておいても良い。 In order to prevent the film from peeling or cracking of these films due to the stress caused by the difference in thermal expansion coefficient between the interlayer film 53 or the protective film 54 and a conductive material or the like constituting the wiring to be formed later, A filler may be mixed in the film 53 or the protective film 54.
次に、レジストを形成した後、エッチングによりコンタクトホールを開孔し、TFT同士を接続する配線51及び外部アンテナと接続するための接続配線21を形成する(図23(I))。コンタクトホール開孔時のエッチングに用いられるガスは、CHF3とHeの混合ガスを用いたが、これに限定されるものではない。また、配線51と接続配線21は同一材料を用いて同時に形成しても良いし、別々に形成しても良い。ここでは、TFTと接続される配線51は、Ti、窒化チタン(TiN)、Al(Si添加)、Ti、窒化チタン(TiN)を順次積層した5層構造とし、スパッタ法によって形成した後、パターニング形成した。 Next, after forming a resist, a contact hole is formed by etching, and a wiring 51 for connecting TFTs and a connection wiring 21 for connecting to an external antenna are formed (FIG. 23I). The gas used for etching when opening the contact hole is a mixed gas of CHF 3 and He, but is not limited to this. Moreover, the wiring 51 and the connection wiring 21 may be formed simultaneously using the same material, or may be formed separately. Here, the wiring 51 connected to the TFT has a five-layer structure in which Ti, titanium nitride (TiN), Al (Si added), Ti, and titanium nitride (TiN) are sequentially stacked, and is formed by sputtering, and then patterned. Formed.
なお、Al層において、Siを混入させることにより、配線パターニング時のレジストベークにおけるヒロックの発生を防止することができる。また、Siの代わりに、0.5%程度のCuを混入させても良い。また、Tiや窒化チタンでAl(Si添加)層をサンドイッチすることにより、耐ヒロック性がさらに向上する。なお、パターニング時には、酸化窒化シリコン等からなる上記ハードマスクを用いるのが望ましい。なお、配線の材料や、形成方法はこれらに限定されるものではなく、前述したゲート電極に用いられる材料を採用しても良い。 In addition, by mixing Si in the Al layer, generation of hillocks in resist baking during wiring patterning can be prevented. Further, instead of Si, about 0.5% Cu may be mixed. Further, hillock resistance is further improved by sandwiching an Al (Si addition) layer with Ti or titanium nitride. Note that it is desirable to use the hard mask made of silicon oxynitride or the like for patterning. Note that the wiring material and the formation method are not limited to these, and the material used for the gate electrode described above may be employed.
なお、本実施例では、CPU73、メモリ74等を構成するTFT領域とアンテナと接続する端子部80のみを一体形成する場合について示したが、TFT領域とアンテナとを一体形成する場合にも、本実施例を適用できる。この場合には、層間膜53又は保護膜54上にアンテナを形成し、さらに、別の保護膜で覆うと良い。アンテナの導電材料としては、Ag、Au、Al、Cu、Zn、Sn、Ni、Cr、Fe、Co若しくはTi、又はそれらを含む合金を用いることができるが、これらに限定されるものではない。また、配線とアンテナで材料が異なっていても良い。なお、配線及びアンテナは、展性、延性に富む金属材料を有するように形成し、更に好ましくは膜厚を厚くして変形による応力に耐えるようにするのが望ましい。 In the present embodiment, the case where only the TFT region constituting the CPU 73, the memory 74, etc. and the terminal portion 80 connected to the antenna are integrally formed is shown. However, the present invention can also be applied to the case where the TFT region and the antenna are integrally formed. Embodiments can be applied. In this case, an antenna is preferably formed on the interlayer film 53 or the protective film 54 and further covered with another protective film. As the conductive material of the antenna, Ag, Au, Al, Cu, Zn, Sn, Ni, Cr, Fe, Co, or Ti, or an alloy containing them can be used, but is not limited thereto. Further, the material may be different between the wiring and the antenna. Note that the wiring and the antenna are preferably formed so as to have a metal material having excellent malleability and ductility, and more preferably, the wiring and the antenna are made thick to withstand stress due to deformation.
また、形成方法としては、スパッタ法によって全面成膜した後、レジストマスクを用いてパターニングを行ってもよいし、液滴吐出法によってノズルから選択的に形成しても良い。なお、ここでいう液滴吐出法には、インクジェット法のみならず、オフセット印刷法やスクリーン印刷等も含まれる。配線とアンテナは、同時に形成しても良いし、一方を先に形成した後に、他方が乗り上げるように形成しても良い。 As a formation method, after forming a film on the entire surface by a sputtering method, patterning may be performed using a resist mask, or selective formation from a nozzle may be performed by a droplet discharge method. Note that the droplet discharge method here includes not only an inkjet method but also an offset printing method and a screen printing. The wiring and the antenna may be formed at the same time, or may be formed so that the other rides on after forming one first.
以上の工程を経て、TFTからなる薄膜集積回路装置が完成する。なお、本実施例では、トップゲート構造としたが、ボトムゲート構造(逆スタガ構造)としてもよい。なお、TFTのような薄膜能動素子部(アクティブエレメント)の存在しない領域には、下地絶縁膜材料、層間絶縁膜材料、配線材料が主として設けられているが、該領域は、薄膜集積回路装置全体の50%以上、好ましくは70〜95%を占めていることが望ましい。これにより、IDチップを曲げやすくし、IDラベル等の完成品の取り扱いが容易となる。この場合、TFT部を含むアクティブエレメントの島状半導体領域(アイランド)は、薄膜集積回路装置全体の1〜30%、好ましくは、5〜15%を占めているのがよい。 Through the above steps, a thin film integrated circuit device composed of TFTs is completed. Although the top gate structure is used in this embodiment, a bottom gate structure (reverse stagger structure) may be used. Note that a base insulating film material, an interlayer insulating film material, and a wiring material are mainly provided in a region where a thin film active element portion (active element) such as a TFT does not exist, and this region is the entire thin film integrated circuit device. It is desirable to occupy 50% or more, preferably 70 to 95%. This makes it easy to bend the ID chip and facilitates handling of finished products such as ID labels. In this case, the island-shaped semiconductor region (island) of the active element including the TFT portion occupies 1 to 30%, preferably 5 to 15% of the entire thin film integrated circuit device.
また、図23(I)に示すように、薄膜集積回路装置におけるTFTの半導体層から下部の保護層までの距離(tunder)と、半導体層から上部の層間膜(保護層が形成されている場合には該保護層)までの距離(tover)が、等しく又は概略等しくなるように、上下の保護層又は層間膜の厚さを調整するのが望ましい。このようにして、半導体層を薄膜集積回路装置の中央に配置せしめることで、半導体層への応力を緩和することができ、クラックの発生を防止することができる。 Further, as shown in FIG. 23I, a distance ( tunder ) from the semiconductor layer of the TFT to the lower protective layer in the thin film integrated circuit device, and an upper interlayer film (protective layer is formed from the semiconductor layer). In some cases, it is desirable to adjust the thicknesses of the upper and lower protective layers or interlayer films so that the distance (t over ) to the protective layer is equal or approximately equal. In this manner, by placing the semiconductor layer in the center of the thin film integrated circuit device, the stress on the semiconductor layer can be relaxed and the occurrence of cracks can be prevented.
本実施例では本発明の半導体装置は、ICカード、ICタグ、RFID、トランスポンダ、紙幣、有価証券、パスポート、電子機器、バッグ及び衣類に用いることができる。ここでは、ICカード、IDタグおよびIDチップなどの例について図18を用いて説明する。 In this embodiment, the semiconductor device of the present invention can be used for IC cards, IC tags, RFIDs, transponders, banknotes, securities, passports, electronic devices, bags, and clothes. Here, examples of an IC card, an ID tag, an ID chip, and the like will be described with reference to FIG.
図18(A)はICカード2000であり、個人の識別用のほかに内蔵された回路のメモリが書き換え可能であることを利用して現金を使わずに代金の決済が可能なクレジットカード、あるいは電子マネーといったような使い方もできる。ICカード2000の中に本発明を用いた回路部2001を組み込んでいる。
FIG. 18A shows an
図18(B)はIDタグ2010であり、個人の識別用のほかに、小型化可能であることから特定の場所での入場管理などに用いることができる。IDタグ2010の中に本発明を用いた回路部2011を組み込んでいる。 FIG. 18B illustrates an ID tag 2010 that can be used for admission management in a specific place because it can be downsized in addition to personal identification. A circuit portion 2011 using the present invention is incorporated in the ID tag 2010.
図18(C)はスーパーマーケットなどの小売店で商品2020を扱う際の商品管理を行うためのIDチップ2022を商品に貼付した例である。本発明はIDチップ2022内の回路に適用される。商品2020にIDチップ2022を付帯させることにより、在庫管理が容易になるだけではなく、万引きなどの被害を防ぐことも可能である。図18(C)ではIDチップ2022が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜2021を用いているが、IDチップ2022を接着剤を用いて商品2020に直接貼付するような構造を取っていてもよい。また、商品に貼付する構造上、実施例2で挙げたフレキシブル基板を用いて作製すると好ましい。
FIG. 18C shows an example in which an
図18(D)は商品製造時に識別用のIDチップ2031を組み込んだ例である。図面では例としてディスプレイの筐体2030にIDチップ2031を組み込まれている。本発明はIDチップ2031内の回路に適用される。このような構造を取ることにより製造元の識別、商品の流通管理などを容易に行うことができる。なお、図面ではディスプレイの筐体を例として取り上げているが、本発明はこれに限定されることはなく、さまざまな電子機器、物品に対して適用することが可能である。
FIG. 18D shows an example in which an
図18(E)は物品搬送用の荷札2040である。図面では荷札2040内にIDチップ2041が組み込まれている。本発明はIDチップ2041内の回路に適用される。このような構造を取ることにより搬送先の選別や商品の流通管理などを容易に行うことができる。なお、図面では物品を縛るひも状のものにくくりつけるような構造を取っているが、本発明はこれに限定されることはなく、シール材のようなものを用いて物品に直接貼付するような構造を取ってもよい。
FIG. 18E shows an
図18(F)は本2050にIDチップ2052が組み込まれたものである。本発明はIDチップ2052内の回路に適用される。このような構造を取ることにより書店における流通管理や図書館などでの貸し出し処理などを容易に行うことができる。図面ではIDチップ2052が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜2051を用いているが、IDチップ2052を接着剤を用いて直接貼付するような構造を取る、または本2050の表紙に埋め込む構造を取っていてもよい。
FIG. 18F shows an example in which an
図18(G)は紙幣2060にIDチップ2061が組み込まれたものである。本発明はIDチップ2061内の回路に適用される。このような構造を取ることにより偽札の流通を阻止することが容易に行える。なお、紙幣の性質上IDチップ2061が剥がれ落ちるのを防ぐために紙幣2060に埋め込むような構造を取るとより好ましい。本発明は紙幣に限らず、有価証券、パスポートなど紙を材質にしたものに適用可能である。
FIG. 18G illustrates an example in which an
図18(H)は靴2070にIDチップ2072が組み込まれたものである。本発明はIDチップ2072内の回路に適用される。このような構造を取ることにより製造元の識別、商品の流通管理などを容易に行うことができる。図面ではIDチップ2072が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜2071を用いているが、IDチップ2072を接着剤を用いて直接貼付するような構造を取る、または靴2070に埋め込む構造を取っていてもよい。本発明は靴に限らず、バッグ、衣類など身に付けるものに適用可能である。
FIG. 18H shows an shoe in which an
セキュリティ確保を目的として、多様な物品へIDチップを実装する場合を説明する。セキュリティ確保とは、盗難防止又は偽造防止の面から捉えることができる。 A case will be described in which an ID chip is mounted on various articles for the purpose of ensuring security. Ensuring security can be understood from the aspect of preventing theft or forgery.
盗難防止の例として、バッグにIDチップを実装する場合を説明する。図25に示すように、バッグ2501にIDチップ2502を実装する。例えば、バッグ2501の底又は側面の一部等にIDチップ2502を実装することができる。IDチップ2502は非常に薄型で小さいため、バッグ2501のデザイン性を低下させずに実装することができる。加えてIDチップ2502は透光性を有し、盗難者はIDチップ2502が実装されているかを判断しにくい。そのため、盗難者によってIDチップ2502が取り外される恐れがない。 As an example of theft prevention, a case where an ID chip is mounted on a bag will be described. As shown in FIG. 25, an ID chip 2502 is mounted on a bag 2501. For example, the ID chip 2502 can be mounted on a part of the bottom or side surface of the bag 2501. Since the ID chip 2502 is very thin and small, it can be mounted without deteriorating the design of the bag 2501. In addition, the ID chip 2502 has translucency, and it is difficult for a thief to determine whether the ID chip 2502 is mounted. Therefore, there is no possibility that the ID chip 2502 is removed by the theft.
このようなIDチップ実装バッグが盗難された場合、例えばGPS(Global Positioning System)を用いてバッグの現在位置に関する情報を得ることができる。なおGPSとは、GPS用の衛星から送られる信号をとらえてその時間差を求め、これをもとに測位するシステムである。 When such an ID chip mounting bag is stolen, information on the current position of the bag can be obtained using, for example, GPS (Global Positioning System). GPS is a system that captures a signal sent from a GPS satellite, obtains a time difference thereof, and performs positioning based on the time difference.
また盗難された物品以外にも忘れ物や落とし物を、GPSを用いて現在位置に関する情報を得ることができる。 Further, in addition to the stolen article, it is possible to obtain information on the current position of forgotten or lost items using GPS.
またバッグ以外にも、自動車、自転車等の乗物、時計やアクセサリーにIDチップを実装することができる。 In addition to bags, ID chips can be mounted on vehicles such as automobiles and bicycles, watches and accessories.
次に偽造防止の例として、パスポートや免許証等にIDチップを実装する場合を説明する。 Next, as an example of forgery prevention, a case where an ID chip is mounted on a passport or a license will be described.
図26(A)に、IDチップを実装したパスポート2601を示す。図26(A)ではIDチップ2602がパスポート2601の表紙に実装されているが、その他のページに実装してもよく、IDチップ2602は透光性を有するため表面に実装してもよい。またIDチップ2602を表紙等の材料で挟み込むようにし、表紙の内部に実装することも可能である。 FIG. 26A shows a passport 2601 on which an ID chip is mounted. In FIG. 26A, the ID chip 2602 is mounted on the cover of the passport 2601; however, the ID chip 2602 may be mounted on another page. The ID chip 2602 may be mounted on the surface because it has translucency. Further, the ID chip 2602 may be sandwiched between materials such as a cover and mounted inside the cover.
図26(B)には、IDチップを実装した免許証2603を示す。図26(B)では、IDチップ2604が免許証2603の内部に実装されている。またIDチップ2604は透光性を有するため、免許証2603の印刷面上に設けても構わない。例えば。IDチップ2604は免許証2603の印字面上に実装し、その上下に熱硬化性を有する樹脂膜及び樹脂フィルムを1組ずつ配置して挟み込み、熱圧着することによって、IDチップ2604を実装した免許証2603を覆うことができる。またIDチップ2604を免許証2603の材料で挟み込むようにし、内部に実装することも可能である。 FIG. 26B shows a license 2603 mounted with an ID chip. In FIG. 26B, the ID chip 2604 is mounted inside the license 2603. Further, since the ID chip 2604 has a light-transmitting property, the ID chip 2604 may be provided on the printing surface of the license 2603. For example. The ID chip 2604 is mounted on the printing surface of the license 2603, and a thermosetting resin film and a resin film are arranged on the upper and lower sides of the ID chip 2604, sandwiched, and thermocompression bonded, whereby the ID chip 2604 is mounted. The evidence 2603 can be covered. Further, the ID chip 2604 can be sandwiched between the materials of the license 2603 and mounted inside.
以上のような物品にIDチップを実装することにより、偽造を防止することができる。また上述したバッグにIDチップを実装し、偽造を防止することもできる。加えて非常に薄型で小さいIDチップを用いるため、パスポートや免許証等のデザイン性を損ねることがない。さらにIDチップは透光性を有するため、表面に実装しても構わない。 Forgery can be prevented by mounting the ID chip on the article as described above. Further, forgery can be prevented by mounting an ID chip on the above-described bag. In addition, since a very thin and small ID chip is used, the design such as a passport and a license is not impaired. Furthermore, since the ID chip has translucency, it may be mounted on the surface.
またIDチップにより、パスポートや免許証等の管理を簡便に行うことができる。さらにパスポートや免許証等に直接情報を記入することなく、IDチップに保存することができるため、プライバシーを守ることができる。 The ID chip can easily manage passports and licenses. Furthermore, since information can be stored in the ID chip without directly entering information in a passport or a license, privacy can be protected.
安全管理を行うため、食料品等の商品へIDチップを実装する場合を図27を用いて説明する。
IDチップ2703を実装したラベル2702と、当該ラベル2702が貼られた肉のパック2701を示す。IDチップ2703はラベル2702の表面に実装していてもよいし、ラベル2702内部に実装してもよい。また野菜等の生鮮食品の場合、生鮮食品を覆うラップにIDチップを実装してもよい。
A case where an ID chip is mounted on a commodity such as food for safety management will be described with reference to FIG.
A label 2702 on which an ID chip 2703 is mounted and a meat pack 2701 to which the label 2702 is attached are shown. The ID chip 2703 may be mounted on the surface of the label 2702 or may be mounted inside the label 2702. In the case of fresh food such as vegetables, an ID chip may be mounted on a wrap that covers the fresh food.
IDチップ2703には、商品の生産地、生産者、加工年月日、賞味期限等の商品に関する基本事項、更には商品を用いた調理例等の応用事項を記録することができる。このような基本事項は、書き換える必要がないためMROM等の書き換え不能なメモリを用いて記録するとよい。またこのような応用事項は、EEROM等の書き換え、消去可能なメモリを用いて記録するとよい。 The ID chip 2703 can record basic items related to the product such as the product production location, producer, processing date, expiration date, and application items such as cooking examples using the product. Such basic matters do not need to be rewritten, and are preferably recorded using a non-rewritable memory such as MROM. Such application items may be recorded using a rewritable and erasable memory such as EEROM.
また食料品の安全管理を行うためには、加工前の動植物の状態を知り得ることが重要である。そのため、動植物内にIDチップを埋め込み、リーダ装置によって動植物に関する情報を取得するとよい。動植物に関する情報とは、飼育地、飼料、飼育者、伝染病の感染の有無等である。 In addition, it is important to be able to know the state of animals and plants before processing in order to carry out food safety management. Therefore, it is preferable to embed an ID chip in animals and plants and acquire information on animals and plants by a reader device. Information on animals and plants includes breeding grounds, feed, breeders, presence of infectious diseases, and the like.
またIDチップに、商品の値段が記録されていれば、従来のバーコードを用いる方式よりも、簡便、短時間に商品の精算を行うことが可能となる。すなわち、IDチップが実装された複数の商品を一挙に精算することができる。但し、このように複数のIDチップを読み取る場合、アンチコリジョン機能をリーダ装置に搭載する必要がある。 If the price of the product is recorded on the ID chip, the product can be settled more easily and in a shorter time than a method using a conventional barcode. That is, it is possible to settle a plurality of products on which the ID chip is mounted all at once. However, when reading a plurality of ID chips in this way, it is necessary to mount an anti-collision function in the reader device.
さらにIDチップの通信距離によっては、レジスターと商品との距離が遠くても、商品の精算を可能とすることができる。またIDチップは万引き防止にも役立つ。 Furthermore, depending on the communication distance of the ID chip, the product can be settled even if the distance between the register and the product is long. ID chips also help prevent shoplifting.
さらにIDチップは、バーコード、磁気テープ等のその他の情報媒体と併用することもできる。例えば、IDチップには書き換え不要な基本事項を記録し、バーコードには更新すべき情報、例えば値引き価格や特価情報を記録するとよい。バーコードはIDチップと異なり、情報の修正を簡便に行うことができるからである。 Furthermore, the ID chip can be used in combination with other information media such as a barcode and a magnetic tape. For example, basic items that do not need to be rewritten are recorded on the ID chip, and information to be updated, such as discount prices and special price information, may be recorded on the barcode. This is because, unlike an ID chip, a bar code can easily correct information.
このようにIDチップを実装することにより、消費者へ提供できる情報を増大させることができるため、消費者は安心して商品を購入することができる。 By mounting the ID chip in this way, information that can be provided to the consumer can be increased, so that the consumer can purchase the product with peace of mind.
物流管理を行うため、ビール瓶等の商品へIDチップを実装する場合を説明する。図28(A)に示すように、ビール瓶にIDチップ2802を実装する。例えば、ラベル2801を用いてIDチップ2802を実装することができる。 A case will be described in which an ID chip is mounted on a product such as a beer bottle for distribution management. As shown in FIG. 28A, an ID chip 2802 is mounted on a beer bottle. For example, the ID chip 2802 can be mounted using the label 2801.
IDチップには、製造日、製造場所、使用材料等の基本事項を記録する。このような基本事項は、書き換える必要がないためMROM等の書き換え不能なメモリを用いて記録するとよい。加えてIDチップには、各ビール瓶の配送先、配送日時等の個別事項を記録する。例えば、図28(B)に示すように、各ビール瓶2803がベルトコンベア2806により流れ、ライタ装置2805を通過するときに、ラベル2804に内蔵されたIDチップ2807に各配送先、配送日時を記録することができる。このような個別事項は、EEROM等の書き換え、消去可能なメモリを用いて記録するとよい。
In the ID chip, basic items such as the date of manufacture, the place of manufacture, and the materials used are recorded. Such basic matters do not need to be rewritten, and are preferably recorded using a non-rewritable memory such as MROM. In addition, individual items such as the delivery destination and delivery date and time of each beer bottle are recorded in the ID chip. For example, as shown in FIG. 28B, when each beer bottle 2803 flows through the
また配達先から購入された商品情報がネットワークを通じて物流管理センターへ送信されると、この商品情報に基づき、ライタ装置又は当該ライタ装置を制御するパーソナルコンピュータ等が配送先や配送日時を算出し、IDチップへ記録するようなシステムを構築するとよい。 When product information purchased from a delivery destination is transmitted to the distribution management center through the network, based on this product information, the writer device or a personal computer that controls the writer device calculates the delivery destination and delivery date and time. A system that records on a chip should be constructed.
また配達はケース毎に行われるため、ケース毎、又は複数のケース毎にIDチップを実装し、個別事項を記録することもできる。 Since delivery is performed for each case, an ID chip can be mounted for each case or for each of a plurality of cases, and individual items can be recorded.
このような複数の配達先が記録されうる飲料品は、IDチップを実装することにより、手作業で行う入力にかかる時間を削減でき、それに起因した入力ミスを低減することができる。加えて物流管理の分野において最もコストのかかる人件費用を削減することができる。従って、IDチップを実装したことにより、ミスの少ない、低コストな物流管理を行うことができる。 By installing an ID chip in such a beverage product in which a plurality of delivery destinations can be recorded, the time required for manual input can be reduced, and input errors caused by the input can be reduced. In addition, labor costs that are the most expensive in the field of logistics management can be reduced. Therefore, by mounting the ID chip, it is possible to carry out low-cost logistics management with few mistakes.
さらに配達先において、ビールに合う食料品や、ビールを使った料理法等の応用事項を記録してもよい。その結果、食料品等の宣伝を兼ねることができ、消費者の購買意欲を高めることができる。このような応用事項は、EEROM等の書き換え、消去可能なメモリを用いて記録するとよい。このようにIDチップを実装することにより、消費者へ提供できる情報を増大させることができるため、消費者は安心して商品を購入することができる。 Furthermore, application items such as foods suitable for beer and cooking methods using beer may be recorded at the delivery destination. As a result, it can serve as an advertisement for foods and the like, and the consumer's willingness to purchase can be enhanced. Such application items may be recorded using a rewritable and erasable memory such as EEROM. By mounting the ID chip in this way, information that can be provided to the consumer can be increased, so that the consumer can purchase the product with peace of mind.
製造管理を行うため、IDチップを実装した製造品と、当該IDチップの情報に基づき制御される製造装置(製造ロボット)について説明する。 In order to perform manufacturing management, a manufactured product on which an ID chip is mounted and a manufacturing apparatus (manufacturing robot) controlled based on information on the ID chip will be described.
現在、オリジナル商品を生産する場面が多くみられ、このような場合、生産ラインでは当該商品のオリジナル情報に基づくように生産する。例えば、ドアの塗装色を自由に選択することができる自動車の生産ラインにおいては、自動車の一部にIDFチップを実装し、当該IDチップからの情報に基づき、塗装装置を制御する。そしてオリジナルな自動車を生産することができる。IDチップを実装する結果、事前に生産ラインに投入される自動車の順序や同色を有する数を調整する必要がない。強いては、自動車の順序や数それに合わせるように塗装装置を制御するプログラムを設定しなくてすむ。すなわち製造装置は、自動車に実装されたIDチップの情報に基づき、個別に動作することができる。 Currently, there are many scenes in which original products are produced. In such a case, production is performed on the production line based on the original information of the products. For example, in an automobile production line in which the paint color of a door can be freely selected, an IDF chip is mounted on a part of the automobile, and the coating apparatus is controlled based on information from the ID chip. And you can produce an original car. As a result of mounting the ID chip, it is not necessary to adjust the order of the cars to be put on the production line or the number having the same color in advance. For this reason, it is not necessary to set a program for controlling the painting apparatus to match the order and number of cars. That is, the manufacturing apparatus can operate individually based on the information of the ID chip mounted on the automobile.
このようにIDチップは様々な場所で使用することができる。そしてIDチップに記録された情報により、製造に関する固有情報を得ることができ、当該情報に基づき製造装置を制御することができる。 Thus, the ID chip can be used in various places. And the specific information regarding manufacture can be obtained from the information recorded on the ID chip, and the manufacturing apparatus can be controlled based on the information.
次に、本発明のIDチップを用いたICカードを、電子マネーとして利用する形態について説明する。図29に、ICカード2901を用いて、決済をおこなっている様子を示す。ICカード2901は、本発明のIDチップ2902を有している。ICカード2901の利用の際には、レジスター2903、リーダ/ライタ2904を用いる。IDチップ2902には、ICカード2901に入金されている金額の情報が保持されており、リーダ/ライタ2904は該金額の情報を非接触で読み取り、レジスター2903に送信することができる。レジスター2903では、ICカード2901に入金されている金額が、決済する金額以上であることを確認し、決済を行う。そしてリーダ/ライタ2904に決済後の残額の情報を送信する。リーダ/ライタ2904は該残額の情報を、ICカード2901のIDチップ2902に書き込むことができる。
Next, a mode in which an IC card using the ID chip of the present invention is used as electronic money will be described. FIG. 29 shows a state in which payment is performed using an
なおリーダ/ライタ2904に、暗証番号などを入力することができるキー2905を付加し、第三者によってICカード2901を用いた決済が無断で行なわれるのを制限できるようにしても良い。
なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。
Note that a key 2905 for inputting a password or the like may be added to the reader /
It should be noted that the examples shown in the present embodiment are only examples and are not limited to these applications.
以上の様に、本発明の適用範囲は極めて広く、あらゆる物品の固体認識用のチップとして適用することが可能である。また、本実施例は実施形態、実施例1〜10のどのような組み合わせからなる構成を用いても実現することができる。 As described above, the application range of the present invention is extremely wide and can be applied as a solid recognition chip for any article. In addition, the present embodiment can be realized by using a configuration including any combination of the embodiment and Examples 1 to 10.
100 半導体装置
101 アンテナ回路
102 電圧検出回路
103 電流増幅回路
104 信号処理回路
105 ヒューズ
DESCRIPTION OF
Claims (20)
前記アンテナ回路は、前記電圧検出回路に電気的に接続し、かつ、ヒューズの第一端と電気的に接続し、
前記電圧検出回路は前記電流増幅回路に接続し、
前記電流増幅回路は前記ヒューズの前記第二端に接続し、
前記信号処理回路は前記ヒューズの前記第二端に接続されることを特徴とする半導体装置。 An antenna circuit, a voltage detection circuit, a current amplification circuit, a signal processing circuit, and a fuse having at least a first end and a second end;
The antenna circuit is electrically connected to the voltage detection circuit and electrically connected to a first end of the fuse;
The voltage detection circuit is connected to the current amplification circuit;
The current amplifier circuit is connected to the second end of the fuse;
The semiconductor device, wherein the signal processing circuit is connected to the second end of the fuse.
6. The semiconductor device according to claim 1, wherein the fuse element constituting the fuse is blown by passing an excessive current.
前記ヒューズ素子は金属配線でなることを特徴とする半導体装置。 In claim 6,
The semiconductor device according to claim 1, wherein the fuse element is made of metal wiring.
前記ヒューズ素子は半導体薄膜でなることを特徴とする半導体装置。 In claim 6,
A semiconductor device, wherein the fuse element is a semiconductor thin film.
前記アンテナ回路の出力は前記信号処理回路と前記アンチヒューズに接続されていることを特徴とする半導体装置。 Has an antenna circuit, signal processing circuit and antifuse on the substrate,
An output of the antenna circuit is connected to the signal processing circuit and the antifuse.
前記アンチヒューズ素子は、一対の導電層と、前記一対の導電層に狭持された前記絶縁膜を有することを特徴とする半導体装置。 In claim 11,
The antifuse element includes a pair of conductive layers and the insulating film sandwiched between the pair of conductive layers.
前記アンチヒューズ素子は、前記ダイオードであり、前記ダイオードは前記接合部を有することを特徴とする半導体装置。 In claim 13,
The antifuse element is the diode, and the diode has the junction.
21. An IC card, IC tag, RFID, transponder, banknote, securities, passport, electronic device, bag, and clothing having the semiconductor device according to any one of claims 1 to 20.
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