JP2006100617A - Semiconductor device and its driving method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To secure the life of constant voltage TDDB of a gate insulation film of an in-process charge-up protection element which uses a MOS diode element etc. <P>SOLUTION: On an n-type semiconductor substrate 1, a first p-type well 3 and a second p-type well 4 electrically separated by an n-type well 2, and an element isolation film 5 are formed. On the first p-type well 3, a MOS transistor consisting of a first gate insulation film 6 and a gate electrode 8 is formed while on the second p-type well 4, the MOS diode element consisting of a second gate insulation film 7 and the gate electrode 8 is formed. This semiconductor device includes a circuit for setting a first voltage to be applied to the second p-type well 4 somewhere between a second voltage to be applied to the first gate electrode 8 and a third voltage to be applied to the first p-type well 3. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

この発明は、半導体装置およびその駆動方法に関し、特に、絶縁膜の工程中におけるチャージアップダメージを低減する半導体装置およびその駆動方法に関する。   The present invention relates to a semiconductor device and a driving method thereof, and more particularly to a semiconductor device that reduces charge-up damage during an insulating film process and a driving method thereof.

近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴い、ＭＯＳ型トランジスタのゲート絶縁膜が薄膜化されている。しかしながら、拡散工程中におけるチャージアップダメージにより、ゲート絶縁膜が破壊されることが懸念される。   In recent years, the gate insulating film of a MOS transistor has been thinned in accordance with high integration, high functionality, and high speed of a semiconductor integrated circuit device. However, there is a concern that the gate insulating film is destroyed due to charge-up damage during the diffusion process.

そこで、保護したいＭＯＳ型トランジスタ素子のゲート絶縁膜よりもさらに薄いゲート絶縁膜を有するＭＯＳ型ダイオード素子をＭＯＳ型トランジスタのゲート電極に接続することにより、拡散工程中のチャージアップダメージを防止する方法が提案されている。   Therefore, there is a method for preventing charge-up damage during the diffusion process by connecting a MOS diode element having a gate insulating film thinner than the gate insulating film of the MOS transistor element to be protected to the gate electrode of the MOS transistor. Proposed.

以下、図６を参照しながら、特許文献１に示されている方法について説明する。   Hereinafter, the method disclosed in Patent Document 1 will be described with reference to FIG.

図６のように、従来例では、Ｎ型半導体基板１上に、第１のＰ型ウェル３、素子分離膜５が形成され、第１のゲート絶縁膜６とゲート電極８からなるＭＯＳ型トランジスタ素子と、第２のゲート絶縁膜７とゲート電極８からなるＭＯＳ型ダイオード素子が形成されている。   As shown in FIG. 6, in the conventional example, a first P-type well 3 and an element isolation film 5 are formed on an N-type semiconductor substrate 1, and a MOS transistor composed of a first gate insulating film 6 and a gate electrode 8. A MOS diode element composed of the element, the second gate insulating film 7 and the gate electrode 8 is formed.

ここで、第２のゲート絶縁膜７の膜厚は、第１のゲート絶縁膜６の膜厚よりも薄く（約半分）設定されている。このため、第２のゲート絶縁膜７の耐圧（実線）は、第１のゲート絶縁膜６の耐圧（点線）よりも低い（実施形態の図２参照）。この特性差により、拡散工程中のチャージアップが起こった場合、ＭＯＳ型トランジスタの第１のゲート絶縁膜６が破壊耐圧に至る前に、ＭＯＳ型ダイオード素子の第２のゲート絶縁膜７からチャージアップされた電荷が逃げるので、ＭＯＳ型トランジスタの第１のゲート絶縁膜６が破壊することを防止することができる。   Here, the film thickness of the second gate insulating film 7 is set to be thinner (about half) than the film thickness of the first gate insulating film 6. For this reason, the breakdown voltage (solid line) of the second gate insulating film 7 is lower than the breakdown voltage (dotted line) of the first gate insulating film 6 (see FIG. 2 of the embodiment). Due to this characteristic difference, when a charge-up occurs during the diffusion process, the charge-up is performed from the second gate insulating film 7 of the MOS diode element before the first gate insulating film 6 of the MOS transistor reaches the breakdown voltage. Since the generated charge escapes, it is possible to prevent the first gate insulating film 6 of the MOS transistor from being broken.

一般には、拡散層型ダイオード素子で拡散工程中におけるチャージアップダメージを防止するが、上記したＭＯＳ型ダイオード素子を用いることには、以下の２点の利点がある。１点目は、耐圧を低めに設定しやすいことであり、２点目は、ゲート電極形成工程でＭＯＳ型トランジスタ素子とＭＯＳ型ダイオード素子を電気的に接続でき、このゲート電極形成工程以降の工程において拡散工程中のチャージアップダメージを防止できることである。   In general, the diffusion layer type diode element prevents charge-up damage during the diffusion process. However, the use of the MOS type diode element has the following two advantages. The first point is that the breakdown voltage can be easily set low, and the second point is that the MOS type transistor element and the MOS type diode element can be electrically connected in the gate electrode forming step, and the steps after the gate electrode forming step. It is possible to prevent charge-up damage during the diffusion process.

一方、拡散層型ダイオード素子を用いる場合には、第１層メタル配線工程に至るまでＭＯＳ型トランジスタ素子のゲート電極８と拡散層型ダイオード素子とを電気的に接続できず、ゲート電極形成工程から第１層メタル配線工程までの間、拡散工程中のチャージアップダメージを防止できないので、デバイスによっては致命的な問題となりうる。
特開平５−６７７７７号公報 On the other hand, in the case of using the diffusion layer type diode element, the gate electrode 8 of the MOS type transistor element and the diffusion layer type diode element cannot be electrically connected until the first layer metal wiring process. Since charge-up damage during the diffusion process cannot be prevented until the first-layer metal wiring process, it may be a fatal problem depending on the device.
JP-A-5-67777

しかしながら、上記した従来例では、拡散完了後の使用状態における電源電圧に対し、ＭＯＳ型ダイオード素子を構成する第２のゲート絶縁膜の定電圧ＴＤＤＢ寿命がもたないという問題が起きる。   However, in the above-described conventional example, there is a problem that the constant voltage TDDB life of the second gate insulating film constituting the MOS type diode element does not exist with respect to the power supply voltage in the use state after completion of diffusion.

したがって、この発明の目的は、前記に鑑み、ＭＯＳ型ダイオード素子等を用いた工程中チャージアップ保護素子のゲート絶縁膜の定電圧ＴＤＤＢ寿命を確保することができる半導体装置およびその駆動方法を提供することである。   Accordingly, in view of the above, an object of the present invention is to provide a semiconductor device capable of ensuring the constant voltage TDDB life of the gate insulating film of the charge-up protection element during the process using a MOS diode element or the like, and a driving method thereof. That is.

上記課題を解決するためにこの発明の請求項１記載の半導体装置は、半導体基板に形成され、互いに電気的に絶縁分離された第１導電型の第１のウェル領域および第１導電型の第２のウェル領域と、前記第１のウェル領域内に形成された、第１のゲート絶縁膜および第１のゲート電極を有するＭＯＳ型トランジスタ素子と、前記第２のウェル領域内に形成された、第２のゲート絶縁膜および第２のゲート電極を有するＭＯＳ型半導体素子とからなり、前記第２のゲート絶縁膜の耐圧は前記第１のゲート絶縁膜の耐圧よりも低く設定され、前記第１のゲート電極と前記第２のゲート電極は互いに電気的に接続され、前記第２のウェル領域に印加する第１の電圧を、前記第１のゲート電極に印加する第２の電圧と前記第１のウェル領域に印加する第３の電圧との間の電圧に設定する回路を備えている。   In order to solve the above-described problem, a semiconductor device according to claim 1 of the present invention is formed on a semiconductor substrate and electrically insulated and separated from each other, and a first conductivity type first well region and a first conductivity type first well region. Two well regions, a MOS transistor element having a first gate insulating film and a first gate electrode formed in the first well region, and formed in the second well region, A MOS type semiconductor element having a second gate insulating film and a second gate electrode, wherein the withstand voltage of the second gate insulating film is set lower than the withstand voltage of the first gate insulating film; And the second gate electrode are electrically connected to each other, and a first voltage applied to the second well region is applied to the second voltage applied to the first gate electrode and the first voltage applied to the first gate electrode. Apply to well region of And a circuit for setting the voltage between the third voltage.

請求項２記載の半導体装置は、半導体基板に形成され、互いに電気的に絶縁分離された第１導電型の第１のウェル領域および第２導電型の第２のウェル領域と、前記第１のウェル領域内に形成された、第１のゲート絶縁膜および第１のゲート電極を有するＭＯＳ型トランジスタ素子と、前記第２のウェル領域内に形成された、第２のゲート絶縁膜および第２のゲート電極を有するＭＯＳ型半導体素子とからなり、前記第２のゲート絶縁膜の耐圧は前記第１のゲート絶縁膜の耐圧よりも低く設定され、前記第１のゲート電極と前記第２のゲート電極は互いに電気的に接続され、前記第２のウェル領域に印加する第１の電圧を、前記第１のゲート電極に印加する第２の電圧と前記第１のウェル領域に印加する第３の電圧との間の電圧に設定する回路を備えている。   The semiconductor device according to claim 2, wherein the first conductivity type first well region and the second conductivity type second well region are formed on a semiconductor substrate and are electrically insulated from each other, and the first conductivity type A MOS transistor element having a first gate insulating film and a first gate electrode formed in the well region, and a second gate insulating film and a second gate formed in the second well region The second gate insulating film has a withstand voltage set lower than the withstand voltage of the first gate insulating film, and the first gate electrode and the second gate electrode Are electrically connected to each other, and a first voltage applied to the second well region is applied to a second voltage applied to the first gate electrode and a third voltage applied to the first well region. Set the voltage between and times It is equipped with a.

請求項３記載の半導体装置は、請求項１または２記載の半導体装置において、前記第１のゲート絶縁膜はトラップ特性を有し、前記第１のゲート絶縁膜と前記第１のゲート電極を有するＭＯＳ型トランジスタ素子は電荷トラップ型メモリ素子である。   The semiconductor device according to claim 3 is the semiconductor device according to claim 1 or 2, wherein the first gate insulating film has a trap characteristic, and includes the first gate insulating film and the first gate electrode. The MOS transistor element is a charge trap memory element.

請求項４記載の半導体装置の駆動方法は、半導体基板に形成された第１のウェル領域および第２のウェル領域と、前記第１のウェル領域内に形成された第１のゲート絶縁膜および第１のゲート電極を有するＭＯＳ型トランジスタ素子と、前記第２のウェル領域内に形成された第２のゲート絶縁膜および第２のゲート電極を有するＭＯＳ型半導体素子とからなり、前記第２のゲート絶縁膜の耐圧は前記第１のゲート絶縁膜の耐圧よりも低く設定され、前記第１のゲート電極と前記第２のゲート電極は互いに電気的に接続された半導体装置の駆動方法であって、前記第１のウェル領域と前記第２のウェル領域は同じ導電型で互いに電気的に絶縁分離され、前記第２のウェル領域に印加する第１の電圧を、前記第１のゲート電極に印加する第２の電圧と前記第１のウェル領域に印加する第３の電圧との間の電圧に設定する。   5. The method of driving a semiconductor device according to claim 4, wherein the first well region and the second well region formed in the semiconductor substrate, the first gate insulating film formed in the first well region, and the first well region. A MOS type transistor element having one gate electrode, a MOS type semiconductor element having a second gate insulating film and a second gate electrode formed in the second well region, and the second gate A method of driving a semiconductor device, wherein a breakdown voltage of the insulating film is set lower than a breakdown voltage of the first gate insulating film, and the first gate electrode and the second gate electrode are electrically connected to each other, The first well region and the second well region are electrically isolated from each other with the same conductivity type, and a first voltage applied to the second well region is applied to the first gate electrode. Second electric Set to a voltage between the third voltage applied to the first well region and.

請求項５記載の半導体装置の駆動方法は、半導体基板に形成された第１のウェル領域および第２のウェル領域と、前記第１のウェル領域内に形成された第１のゲート絶縁膜および第１のゲート電極を有するＭＯＳ型トランジスタ素子と、前記第２のウェル領域内に形成された第２のゲート絶縁膜および第２のゲート電極を有するＭＯＳ型半導体素子とからなり、前記第２のゲート絶縁膜の耐圧は前記第１のゲート絶縁膜の耐圧よりも低く設定され、前記第１のゲート電極と前記第２のゲート電極は互いに電気的に接続された半導体装置の駆動方法であって、前記第１のウェル領域と前記第２のウェル領域は異なる導電型で互いに電気的に絶縁分離され、前記第２のウェル領域に印加する第１の電圧を、前記第１のゲート電極に印加する第２の電圧と前記第１のウェル領域に印加する第３の電圧との間の電圧に設定する。   6. The method of driving a semiconductor device according to claim 5, wherein the first well region and the second well region formed in the semiconductor substrate, the first gate insulating film formed in the first well region, and the first well region are formed. A MOS type transistor element having one gate electrode, a MOS type semiconductor element having a second gate insulating film and a second gate electrode formed in the second well region, and the second gate A method of driving a semiconductor device, wherein a breakdown voltage of the insulating film is set lower than a breakdown voltage of the first gate insulating film, and the first gate electrode and the second gate electrode are electrically connected to each other, The first well region and the second well region are electrically insulated from each other with different conductivity types, and a first voltage applied to the second well region is applied to the first gate electrode. Second Set to a voltage between the third voltage applied to the the pressure first well region.

請求項６記載の半導体装置の駆動方法は、請求項４または５記載の半導体装置の駆動方法において、前記第１のゲート絶縁膜はトラップ特性を有し、前記第１のゲート絶縁膜と前記第１のゲート電極を有するＭＯＳ型トランジスタ素子は電荷トラップ型メモリ素子である。   The method for driving a semiconductor device according to claim 6 is the method for driving a semiconductor device according to claim 4 or 5, wherein the first gate insulating film has a trap characteristic, and the first gate insulating film and the first gate insulating film A MOS transistor element having one gate electrode is a charge trap memory element.

この発明の請求項１記載の半導体装置によれば、ＭＯＳ型ダイオード素子等の半導体素子が配置されている第１の導電型の第２のウェル領域に印加する第１の電圧を、第１のゲート電極に印加する第２の電圧と、ＭＯＳ型トランジスタ素子が配置されている第１の導電型の第１のウェル領域に印加する第３の電圧との間の電圧に設定する回路を備えているので、ダイオード素子を構成する第２のゲート絶縁膜にかかる電圧を緩和することができる。このため、第２のゲート絶縁膜の定電圧ＴＤＤＢ寿命を十分に確保することが可能となる。第２の電圧と第３の電圧との間の電圧の発生は、電源電圧から、複数個のトランジスタを介すことにより、そのしきい値電圧分だけ降下する回路方式など、比較的簡便な回路で実現可能である。   According to the semiconductor device of the first aspect of the present invention, the first voltage applied to the first conductivity type second well region in which the semiconductor element such as the MOS type diode element is arranged is applied to the first voltage. A circuit for setting a voltage between a second voltage applied to the gate electrode and a third voltage applied to the first well type first well region in which the MOS transistor element is disposed; Therefore, the voltage applied to the second gate insulating film constituting the diode element can be relaxed. For this reason, it is possible to sufficiently ensure the constant voltage TDDB life of the second gate insulating film. The generation of the voltage between the second voltage and the third voltage is a relatively simple circuit such as a circuit system in which the voltage drops from the power supply voltage by the threshold voltage through a plurality of transistors. It is feasible.

この発明の請求項２記載の半導体装置によれば、ＭＯＳ型ダイオード素子等の半導体素子が配置されている第２の導電型の第２のウェル領域に印加する第１の電圧を、第１のゲート電極に印加する第２の電圧と、ＭＯＳ型トランジスタ素子が配置されている第１の導電型の第１のウェル領域に印加する第３の電圧との間の電圧に設定する回路を備えているので、請求項１と同様の効果が得られる。   According to the semiconductor device of the second aspect of the present invention, the first voltage applied to the second well region of the second conductivity type in which the semiconductor element such as the MOS diode element is disposed is the first voltage. A circuit for setting a voltage between a second voltage applied to the gate electrode and a third voltage applied to the first well type first well region in which the MOS transistor element is disposed; Therefore, the same effect as in claim 1 can be obtained.

請求項３では、請求項１または２記載の半導体装置において、第１のゲート絶縁膜はトラップ特性を有し、第１のゲート絶縁膜と第１のゲート電極を有するＭＯＳ型トランジスタ素子は電荷トラップ型メモリ素子であることが好ましい。   3. The semiconductor device according to claim 1, wherein the first gate insulating film has a trap characteristic, and the MOS transistor element having the first gate insulating film and the first gate electrode is a charge trap. Type memory elements are preferred.

この発明の請求項４記載の半導体装置の駆動方法によれば、ＭＯＳ型トランジスタ素子が配置されている第１のウェル領域とＭＯＳ型ダイオード素子等の半導体素子が配置されている第２のウェル領域は同じ導電型で互いに電気的に絶縁分離され、第２のウェル領域に印加する第１の電圧を、第１のゲート電極に印加する第２の電圧と第１のウェル領域に印加する第３の電圧との間の電圧に設定するので、ダイオード素子を構成する第２のゲート絶縁膜にかかる電圧を緩和することができ、第２のゲート絶縁膜の定電圧ＴＤＤＢ寿命を十分に確保することが可能となる。   According to the method of driving a semiconductor device according to the fourth aspect of the present invention, the first well region in which the MOS transistor element is disposed and the second well region in which the semiconductor element such as the MOS diode element is disposed. Are electrically isolated from each other with the same conductivity type, and a first voltage applied to the second well region is applied to the second voltage applied to the first gate electrode and a third voltage applied to the first well region. Since the voltage applied to the second gate insulating film constituting the diode element can be relaxed, the constant voltage TDDB life of the second gate insulating film can be sufficiently secured. Is possible.

この発明の請求項５記載の半導体装置の駆動方法によれば、ＭＯＳ型トランジスタ素子が配置されている第１のウェル領域とＭＯＳ型ダイオード素子等の半導体素子が配置されている第２のウェル領域は異なる導電型で互いに電気的に絶縁分離され、第２のウェル領域に印加する第１の電圧を、第１のゲート電極に印加する第２の電圧と第１のウェル領域に印加する第３の電圧との間の電圧に設定するので、請求項４と同様の効果が得られる。   According to the semiconductor device driving method of the fifth aspect of the present invention, the first well region in which the MOS transistor element is disposed and the second well region in which the semiconductor element such as the MOS diode element is disposed. Are electrically isolated from each other with different conductivity types, and a first voltage applied to the second well region is applied to the second voltage applied to the first gate electrode and a third voltage applied to the first well region. Thus, the same effect as that of the fourth aspect can be obtained.

請求項６では、請求項４または５記載の半導体装置の駆動方法において、第１のゲート絶縁膜はトラップ特性を有し、第１のゲート絶縁膜と第１のゲート電極を有するＭＯＳ型トランジスタ素子は電荷トラップ型メモリ素子であることが好ましい。   6. The method of driving a semiconductor device according to claim 4, wherein the first gate insulating film has a trap characteristic, and the MOS transistor element has the first gate insulating film and the first gate electrode. Is preferably a charge trap memory element.

以下、本発明の第１の実施形態を図１および図２に基づいて説明する。図１は本発明の第１の実施形態の半導体装置の断面図、図２はゲート絶縁膜の電流特性図である。   Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. 1 and 2. FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention, and FIG. 2 is a current characteristic diagram of a gate insulating film.

まず、図１に示すように、本実施形態の半導体装置では、Ｎ型半導体基板１上に、Ｎ型ウェル２で互いに電気的に分離される第１のＰ型ウェル３と第２のＰ型ウェル４、素子分離膜５が形成され、第１のＰ型ウェル３上に、第１のゲート絶縁膜６とゲート電極８からなるＭＯＳ型トランジスタ素子が、第２のＰ型ウェル４上に、第２のゲート絶縁膜７とゲート電極８からなるＭＯＳ型ダイオード素子が形成されている。ＭＯＳ型トランジスタ素子のゲート電極（第１のゲート電極）８とＭＯＳ型ダイオード素子のゲート電極（第２のゲート電極）８は互いに電気的に接続されている。   First, as shown in FIG. 1, in the semiconductor device of this embodiment, a first P-type well 3 and a second P-type that are electrically separated from each other by an N-type well 2 on an N-type semiconductor substrate 1. A well 4 and an element isolation film 5 are formed. On the first P-type well 3, a MOS-type transistor element composed of the first gate insulating film 6 and the gate electrode 8 is formed on the second P-type well 4. A MOS diode element composed of the second gate insulating film 7 and the gate electrode 8 is formed. The gate electrode (first gate electrode) 8 of the MOS transistor element and the gate electrode (second gate electrode) 8 of the MOS diode element are electrically connected to each other.

また、従来技術と同様に第２のゲート絶縁膜７の膜厚は、第１のゲート絶縁膜６の膜厚よりも薄く（約半分）設定されている。このため、図２に示すように、第２のゲート絶縁膜７の耐圧（実線）は、第１のゲート絶縁膜６の耐圧（点線）よりも低く設定されている。また、第２のＰ型ウェル４に印加する第１の電圧を、第１のゲート電極８に印加する第２の電圧と第１のＰ型ウェル３に印加する第３の電圧との間の電圧に設定する回路を備えている。好ましくは第１の電圧を第２の電圧と第３の電圧のほぼ中間の電圧に設定する。   As in the prior art, the thickness of the second gate insulating film 7 is set to be thinner (about half) than the thickness of the first gate insulating film 6. Therefore, as shown in FIG. 2, the breakdown voltage (solid line) of the second gate insulating film 7 is set lower than the breakdown voltage (dotted line) of the first gate insulating film 6. In addition, the first voltage applied to the second P-type well 4 is set between the second voltage applied to the first gate electrode 8 and the third voltage applied to the first P-type well 3. A circuit for setting the voltage is provided. Preferably, the first voltage is set to a voltage approximately halfway between the second voltage and the third voltage.

このように、本実施形態においては、ＭＯＳ型トランジスタ素子が形成される第１のＰ型ウェル３とＭＯＳ型ダイオード素子が形成される第２のＰ型ウェル４とが電気的に絶縁されていることが特徴である。   Thus, in the present embodiment, the first P-type well 3 in which the MOS transistor element is formed and the second P-type well 4 in which the MOS diode element is formed are electrically insulated. It is a feature.

以下、本発明の第１の実施形態に係る半導体装置の駆動方法について、一例として０.１８μｍレベルの半導体装置の場合について、具体的に説明する。   Hereinafter, the method for driving the semiconductor device according to the first embodiment of the present invention will be specifically described in the case of a 0.18 μm level semiconductor device as an example.

０.１８μｍレベルのＭＯＳ型トランジスタ素子は、電源電圧１.８Ｖに対し、第１のゲート絶縁膜６を約３.５ｎｍの厚さに、第２のゲート絶縁膜７を約１.８ｎｍの厚さに設定される。動作中には、電源電圧１.８ＶをＭＯＳ型トランジスタ素子のゲート電極８に、接地電位０Ｖを第１のＰ型ウェル３に印加する。この場合、もし、第２のＰ型ウェル４にも接地電位０Ｖを印加した場合には、
（１）第１のゲート絶縁膜６にかかる電界＝１.８Ｖ／３.５ｎｍ≒５.０ＭＶ／ｃｍ
（２）第２のゲート絶縁膜７にかかる電界＝１.８Ｖ／１.８ｎｍ≒１０.０ＭＶ／ｃｍ
となる。 The 0.18 μm level MOS transistor element has a thickness of about 3.5 nm for the first gate insulating film 6 and a thickness of about 1.8 nm for the second gate insulating film 7 with respect to a power supply voltage of 1.8 V. Is set. During operation, a power supply voltage of 1.8 V is applied to the gate electrode 8 of the MOS transistor element, and a ground potential of 0 V is applied to the first P-type well 3. In this case, if a ground potential of 0 V is applied also to the second P-type well 4,
(1) Electric field applied to the first gate insulating film 6 = 1.8 V / 3.5 nm≈5.0 MV / cm
(2) Electric field applied to the second gate insulating film 7 = 1.8 V / 1.8 nm≈10.0 MV / cm
It becomes.

一般的に、シリコン酸化膜で形成されるゲート絶縁膜の定電圧ＴＤＤＢ寿命は、約５ＭＶ／ｃｍで１０年強の寿命になり、１０.０ＭＶ／ｃｍでは１年未満となる。すなわち、この場合、第２のゲート絶縁膜７は、１０年の製品保証ができない。   In general, the constant voltage TDDB life of a gate insulating film formed of a silicon oxide film is about 10 years at about 5 MV / cm, and less than 1 year at 10.0 MV / cm. That is, in this case, the second gate insulating film 7 cannot be guaranteed for 10 years.

この課題を解決するため、本実施形態では、ＭＯＳ型トランジスタ素子のゲート電極８に１.８Ｖ、第１のＰ型ウェル３に０Ｖを印加する場合に、第２のＰ型ウェル４にたとえば０.９Ｖを印加することにより、ＭＯＳ型ダイオード素子のゲート電極８と第２のＰ型ウェル４の間にかかる電圧を１.８Ｖ−０.９Ｖ＝０.９Ｖと、ＭＯＳ型トランジスタ素子のゲート電極８と第２のＰ型ウェル４の間にかかる電圧１.８Ｖの半分に低減する。   In order to solve this problem, in this embodiment, when 1.8 V is applied to the gate electrode 8 of the MOS transistor element and 0 V is applied to the first P-type well 3, for example, 0% is applied to the second P-type well 4. By applying 0.9V, the voltage applied between the gate electrode 8 of the MOS diode element and the second P-type well 4 becomes 1.8V−0.9V = 0.9V, and the gate electrode of the MOS transistor element The voltage applied between the second P-type well 4 and the second P-type well 4 is reduced to a half of 1.8V.

なお、上記の駆動方法を行なうための回路としては、０.９Ｖの発生は、１.８Ｖの電源から、複数個のトランジスタを介すことにより、そのしきい値電圧分だけ降下する回路方式など、比較的簡便な回路で実現可能である。   As a circuit for performing the above driving method, a circuit system in which 0.9V is generated is lowered by an amount corresponding to the threshold voltage from a 1.8V power source through a plurality of transistors. It can be realized with a relatively simple circuit.

これにより、
（３）第２のゲート絶縁膜７にかかる電界＝０.９Ｖ／１.８ｎｍ≒５.０ＭＶ／ｃｍ

に低減することができ、第２のゲート絶縁膜７の定電圧ＴＤＤＢ寿命を１０年以上確保可能になる。 This
(3) Electric field applied to the second gate insulating film 7 = 0.9 V / 1.8 nm≈5.0 MV / cm

The constant voltage TDDB life of the second gate insulating film 7 can be secured for 10 years or longer.

なお、本実施形態では電源電圧の約１／２を第２のＰ型ウェル４に印加した場合について説明したが、これに限定されるものではなく、第２の電圧と第３の電圧との間の電圧であって、第２のゲート絶縁膜７の定電圧ＴＤＤＢ寿命を製品保証時間以上にできる電圧であれば良い。   In the present embodiment, the case where about 1/2 of the power supply voltage is applied to the second P-type well 4 has been described. However, the present invention is not limited to this, and the second voltage and the third voltage Any voltage can be used as long as the constant voltage TDDB life of the second gate insulating film 7 is longer than the product guarantee time.

以下、本発明の第２の実施形態を図３に基づいて説明する。図３は本発明の第２の実施形態の半導体装置の断面図である。   Hereinafter, a second embodiment of the present invention will be described with reference to FIG. FIG. 3 is a cross-sectional view of the semiconductor device according to the second embodiment of the present invention.

まず、図３に示すように、本実施形態の半導体装置では、Ｐ型半導体基板１０上に、Ｎ型ウェル２および深いＮ型ウェル９により互いに電気的に分離される第１のＰ型ウェル３と第２のＰ型ウェル４、素子分離膜５が形成され、第１のＰ型ウェル３上に、第１のゲート絶縁膜６とゲート電極８からなるＭＯＳ型トランジスタ素子が、第２のＰ型ウェル４上に、第２のゲート絶縁膜７とゲート電極８からなるＭＯＳ型ダイオード素子が形成されている。   First, as shown in FIG. 3, in the semiconductor device of this embodiment, a first P-type well 3 that is electrically separated from each other by an N-type well 2 and a deep N-type well 9 on a P-type semiconductor substrate 10. And a second P-type well 4 and an element isolation film 5 are formed. On the first P-type well 3, a MOS type transistor element comprising a first gate insulating film 6 and a gate electrode 8 is formed as a second P-type well. On the type well 4, a MOS type diode element composed of the second gate insulating film 7 and the gate electrode 8 is formed.

このように、本実施形態においても、ＭＯＳ型トランジスタ素子が形成される第１のＰ型ウェル３とＭＯＳ型ダイオード素子が形成される第２のＰ型ウェル４とが電気的に絶縁されていることが特徴である。   As described above, also in this embodiment, the first P-type well 3 in which the MOS transistor element is formed and the second P-type well 4 in which the MOS diode element is formed are electrically insulated. It is a feature.

なお、本発明の第２の実施形態に係る半導体装置の駆動方法およびそのための回路構成については、上記した第１の実施形態と全く同様な電圧駆動方法および回路構成が可能であり、ここでの説明は省略する。   The semiconductor device driving method and the circuit configuration therefor according to the second embodiment of the present invention can be the same voltage driving method and circuit configuration as in the first embodiment described above. Description is omitted.

第２の実施形態に拠れば、一般的なＣＭＯＳロジック製品で使用されているＰ型半導体基板１０においても、本発明を適用することが可能になる。   According to the second embodiment, the present invention can be applied to the P-type semiconductor substrate 10 used in a general CMOS logic product.

以下、本発明の第３の実施形態を図４および図５に基づいて説明する。図４は本発明の第３の実施形態の半導体装置の断面図、図５は第３の実施形態におけるゲート絶縁膜の電流特性図である。   Hereinafter, a third embodiment of the present invention will be described with reference to FIGS. FIG. 4 is a cross-sectional view of the semiconductor device according to the third embodiment of the present invention, and FIG. 5 is a current characteristic diagram of the gate insulating film according to the third embodiment.

まず、図４に示すように、本実施形態の半導体装置では、Ｐ型半導体基板１０上に、Ｎ型ウェル２とＰ型ウェル３、素子分離膜５が形成され、Ｐ型ウェル３上に、第１のゲート絶縁膜６とゲート電極８からなるＭＯＳ型トランジスタ素子が、Ｎ型ウェル２上に、第２のゲート絶縁膜７とゲート電極８からなるＭＯＳ型ダイオード素子が形成されている。   First, as shown in FIG. 4, in the semiconductor device of this embodiment, an N-type well 2, a P-type well 3, and an element isolation film 5 are formed on a P-type semiconductor substrate 10. A MOS type transistor element composed of the first gate insulating film 6 and the gate electrode 8 is formed on the N type well 2, and a MOS type diode element composed of the second gate insulating film 7 and the gate electrode 8 is formed.

この実施形態でも、ＭＯＳ型トランジスタ素子とＭＯＳ型ダイオード素子の形成されるウェルが電気的に絶縁されており、第１の実施形態と同様な電圧駆動方法および回路構成が可能である。ただし、この場合は、工程中のチャージアップ保護時の電流特性が図５のようになる。図５において、第２のゲート絶縁膜７の耐圧は実線、第１のゲート絶縁膜６の耐圧は点線で示す。すなわち、負電圧方向の工程中のチャージアップ保護能力は低下するが、正電圧方向の工程中のチャージアップ保護能力は向上する。   Also in this embodiment, the well in which the MOS transistor element and the MOS diode element are formed is electrically insulated, and a voltage driving method and circuit configuration similar to those of the first embodiment are possible. In this case, however, the current characteristics during charge-up protection during the process are as shown in FIG. In FIG. 5, the breakdown voltage of the second gate insulating film 7 is indicated by a solid line, and the breakdown voltage of the first gate insulating film 6 is indicated by a dotted line. That is, the charge-up protection capability during the process in the negative voltage direction is reduced, but the charge-up protection capability during the process in the positive voltage direction is improved.

本実施形態によれば、深いＮ型ウェルを形成することなく、一般的なＣＭＯＳロジック製品で使用されているＰ型半導体基板１０においても、本発明を適用することが可能になる。また、特に、正方向のチャージアップが気になるデバイスに対しては、第１および第２の実施形態よりも、より有効な保護手段になる。   According to the present embodiment, the present invention can be applied to a P-type semiconductor substrate 10 used in a general CMOS logic product without forming a deep N-type well. In particular, it is a more effective protection means than the first and second embodiments for a device that is concerned about charge-up in the positive direction.

なお、上記した第１乃至第３の実施形態では、保護されるＭＯＳ型トランジスタ素子をＰ型ウェル内に配置したＮＭＯＳ型トランジスタ素子で説明したが、Ｎ型ウェル内に配置したＰＭＯＳ型トランジスタであってもよい。   In the first to third embodiments described above, the description has been given of the NMOS transistor element in which the protected MOS transistor element is disposed in the P-type well, but the PMOS transistor is disposed in the N-type well. May be.

また、保護されるＭＯＳ型トランジスタ素子は、トラップ特性を有するゲート絶縁膜を用いた電荷トラップ型メモリ素子でも良い。この場合、電荷トラップ型メモリ素子のゲート絶縁膜耐圧は、電荷がトラップされ始める電圧で定義される。   Further, the protected MOS transistor element may be a charge trap memory element using a gate insulating film having trap characteristics. In this case, the gate insulating film breakdown voltage of the charge trap memory element is defined by a voltage at which charge starts to be trapped.

特に、電荷トラップ型メモリにおいては、拡散終了後のしきい値電圧で動作が決まる方式もあり、本実施形態のように、ゲート電極形成工程以降の工程におけるチャージアップ保護手段が極めて有効になる。   In particular, in the charge trap type memory, there is a method in which the operation is determined by the threshold voltage after the diffusion is completed, and the charge-up protection means in the steps after the gate electrode forming step is extremely effective as in this embodiment.

また、ＭＯＳ型トランジスタ素子とＭＯＳ型ダイオード素子のゲート電極は、ゲート電極形成工程ではなく、メタル配線工程で接続しても良い。   Further, the gate electrodes of the MOS transistor element and the MOS diode element may be connected not in the gate electrode formation process but in the metal wiring process.

また、ＭＯＳ型ダイオード素子は、ソース・ドレイン拡散層を有するＭＯＳ型トランジスタ素子であっても良い。   Further, the MOS type diode element may be a MOS type transistor element having a source / drain diffusion layer.

本発明に係る半導体装置およびその駆動方法は、保護ダイオード素子を構成する第２のゲート絶縁膜にかかる電圧を緩和することができ、第２のゲート絶縁膜の定電圧ＴＤＤＢ寿命を十分に確保することが可能となるものであり、絶縁膜の工程中におけるチャージアップダメージを低減する半導体装置およびその駆動方法等に有用である。   The semiconductor device and the driving method thereof according to the present invention can relax the voltage applied to the second gate insulating film constituting the protection diode element, and sufficiently ensure the constant voltage TDDB life of the second gate insulating film. Therefore, it is useful for a semiconductor device that reduces charge-up damage during the process of an insulating film, a driving method thereof, and the like.

本発明の第１の実施形態の半導体装置の断面図である。1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention. 図１，３，６に対応するゲート絶縁膜の電流特性図である。FIG. 7 is a current characteristic diagram of a gate insulating film corresponding to FIGS. 本発明の第２の実施形態の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 2nd Embodiment of this invention. 本発明の第３の実施形態の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 3rd Embodiment of this invention. 図４に対応するゲート絶縁膜の電流特性図である。FIG. 5 is a current characteristic diagram of the gate insulating film corresponding to FIG. 4. 従来例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of a prior art example.

符号の説明Explanation of symbols

１ Ｎ型半導体基板
２ Ｎ型ウェル
３ 第１のＰ型ウェル
４ 第２のＰ型ウェル
５ 素子分離膜
６ 第１のゲート絶縁膜
７ 第２のゲート絶縁膜
８ ゲート電極
９ 深いＮ型ウェル
１０ Ｐ型半導体基板 DESCRIPTION OF SYMBOLS 1 N type semiconductor substrate 2 N type well 3 1st P type well 4 2nd P type well 5 Element isolation film 6 1st gate insulating film 7 2nd gate insulating film 8 Gate electrode 9 Deep N type well 10 P-type semiconductor substrate

Claims (6)

半導体基板に形成され、互いに電気的に絶縁分離された第１導電型の第１のウェル領域および第１導電型の第２のウェル領域と、
前記第１のウェル領域内に形成された、第１のゲート絶縁膜および第１のゲート電極を有するＭＯＳ型トランジスタ素子と、
前記第２のウェル領域内に形成された、第２のゲート絶縁膜および第２のゲート電極を有するＭＯＳ型半導体素子とからなり、
前記第２のゲート絶縁膜の耐圧は前記第１のゲート絶縁膜の耐圧よりも低く設定され、
前記第１のゲート電極と前記第２のゲート電極は互いに電気的に接続され、
前記第２のウェル領域に印加する第１の電圧を、前記第１のゲート電極に印加する第２の電圧と前記第１のウェル領域に印加する第３の電圧との間の電圧に設定する回路を備えていることを特徴とする半導体装置。 A first conductivity type first well region and a first conductivity type second well region formed on a semiconductor substrate and electrically isolated from each other;
A MOS transistor element having a first gate insulating film and a first gate electrode formed in the first well region;
A MOS type semiconductor element having a second gate insulating film and a second gate electrode formed in the second well region;
The withstand voltage of the second gate insulating film is set lower than the withstand voltage of the first gate insulating film;
The first gate electrode and the second gate electrode are electrically connected to each other;
The first voltage applied to the second well region is set to a voltage between the second voltage applied to the first gate electrode and the third voltage applied to the first well region. A semiconductor device comprising a circuit. 半導体基板に形成され、互いに電気的に絶縁分離された第１導電型の第１のウェル領域および第２導電型の第２のウェル領域と、
前記第１のウェル領域内に形成された、第１のゲート絶縁膜および第１のゲート電極を有するＭＯＳ型トランジスタ素子と、
前記第２のウェル領域内に形成された、第２のゲート絶縁膜および第２のゲート電極を有するＭＯＳ型半導体素子とからなり、
前記第２のゲート絶縁膜の耐圧は前記第１のゲート絶縁膜の耐圧よりも低く設定され、
前記第１のゲート電極と前記第２のゲート電極は互いに電気的に接続され、
前記第２のウェル領域に印加する第１の電圧を、前記第１のゲート電極に印加する第２の電圧と前記第１のウェル領域に印加する第３の電圧との間の電圧に設定する回路を備えていることを特徴とする半導体装置。 A first well region of a first conductivity type and a second well region of a second conductivity type formed on a semiconductor substrate and electrically isolated from each other;
A MOS transistor element having a first gate insulating film and a first gate electrode formed in the first well region;
A MOS type semiconductor element having a second gate insulating film and a second gate electrode formed in the second well region;
The withstand voltage of the second gate insulating film is set lower than the withstand voltage of the first gate insulating film;
The first gate electrode and the second gate electrode are electrically connected to each other;
The first voltage applied to the second well region is set to a voltage between the second voltage applied to the first gate electrode and the third voltage applied to the first well region. A semiconductor device comprising a circuit. 前記第１のゲート絶縁膜はトラップ特性を有し、前記第１のゲート絶縁膜と前記第１のゲート電極を有するＭＯＳ型トランジスタ素子は電荷トラップ型メモリ素子である請求項１または２記載の半導体装置。   3. The semiconductor according to claim 1, wherein the first gate insulating film has a trap characteristic, and the MOS transistor element having the first gate insulating film and the first gate electrode is a charge trap memory element. apparatus. 半導体基板に形成された第１のウェル領域および第２のウェル領域と、前記第１のウェル領域内に形成された第１のゲート絶縁膜および第１のゲート電極を有するＭＯＳ型トランジスタ素子と、前記第２のウェル領域内に形成された第２のゲート絶縁膜および第２のゲート電極を有するＭＯＳ型半導体素子とからなり、前記第２のゲート絶縁膜の耐圧は前記第１のゲート絶縁膜の耐圧よりも低く設定され、前記第１のゲート電極と前記第２のゲート電極は互いに電気的に接続された半導体装置の駆動方法であって、
前記第１のウェル領域と前記第２のウェル領域は同じ導電型で互いに電気的に絶縁分離され、前記第２のウェル領域に印加する第１の電圧を、前記第１のゲート電極に印加する第２の電圧と前記第１のウェル領域に印加する第３の電圧との間の電圧に設定することを特徴とする半導体装置の駆動方法。 A MOS transistor element having a first well region and a second well region formed in a semiconductor substrate, and a first gate insulating film and a first gate electrode formed in the first well region; A MOS type semiconductor device having a second gate insulating film and a second gate electrode formed in the second well region, wherein the second gate insulating film has a breakdown voltage of the first gate insulating film; A method of driving a semiconductor device in which the first gate electrode and the second gate electrode are electrically connected to each other.
The first well region and the second well region are electrically isolated from each other with the same conductivity type, and a first voltage applied to the second well region is applied to the first gate electrode. A method for driving a semiconductor device, comprising setting a voltage between a second voltage and a third voltage applied to the first well region. 半導体基板に形成された第１のウェル領域および第２のウェル領域と、前記第１のウェル領域内に形成された第１のゲート絶縁膜および第１のゲート電極を有するＭＯＳ型トランジスタ素子と、前記第２のウェル領域内に形成された第２のゲート絶縁膜および第２のゲート電極を有するＭＯＳ型半導体素子とからなり、前記第２のゲート絶縁膜の耐圧は前記第１のゲート絶縁膜の耐圧よりも低く設定され、前記第１のゲート電極と前記第２のゲート電極は互いに電気的に接続された半導体装置の駆動方法であって、
前記第１のウェル領域と前記第２のウェル領域は異なる導電型で互いに電気的に絶縁分離され、前記第２のウェル領域に印加する第１の電圧を、前記第１のゲート電極に印加する第２の電圧と前記第１のウェル領域に印加する第３の電圧との間の電圧に設定することを特徴とする半導体装置の駆動方法。 A MOS transistor element having a first well region and a second well region formed in a semiconductor substrate, and a first gate insulating film and a first gate electrode formed in the first well region; A MOS type semiconductor device having a second gate insulating film and a second gate electrode formed in the second well region, wherein the second gate insulating film has a breakdown voltage of the first gate insulating film; A method of driving a semiconductor device in which the first gate electrode and the second gate electrode are electrically connected to each other.
The first well region and the second well region are electrically insulated from each other with different conductivity types, and a first voltage applied to the second well region is applied to the first gate electrode. A method for driving a semiconductor device, comprising setting a voltage between a second voltage and a third voltage applied to the first well region. 前記第１のゲート絶縁膜はトラップ特性を有し、前記第１のゲート絶縁膜と前記第１のゲート電極を有するＭＯＳ型トランジスタ素子は電荷トラップ型メモリ素子である請求項４または５記載の半導体装置の駆動方法。   6. The semiconductor according to claim 4, wherein the first gate insulating film has a trap characteristic, and the MOS transistor element having the first gate insulating film and the first gate electrode is a charge trap memory element. Device driving method.
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* Cited by examiner, † Cited by third party
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JP2016018870A (en) * 2014-07-08 2016-02-01 ルネサスエレクトロニクス株式会社 Semiconductor device and method for manufacturing the same

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