JP2006092634A - Semiconductor memory apparatus - Google Patents
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Abstract
Description
本発明は、半導体記憶装置に係り、特にECC(Error Check and Correct)回路を備えた半導体記憶装置に関する。 The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device including an ECC (Error Check and Correct) circuit.
DRAM(Dynamic Random Access Memory)のメモリセルは、例えば1つのセルトランジスタと1つのセルキャパシタとから構成される。このメモリセルに記憶されたデータを読み出す場合、先ずワード線を活性化することによりセルトランジスタをオンさせる。そして、セルキャパシタに保持された電荷をビット線に付随する寄生容量とチャージシェアリングを行った後、電荷をセンスアンプにより増幅する。そして、選択されたビット線を入出力(I/O)バスへ接続することでデータを読み出す。 A DRAM (Dynamic Random Access Memory) memory cell is composed of, for example, one cell transistor and one cell capacitor. When reading data stored in the memory cell, first, the cell transistor is turned on by activating the word line. The charge held in the cell capacitor is charge-shared with the parasitic capacitance associated with the bit line, and then the charge is amplified by the sense amplifier. Then, data is read by connecting the selected bit line to an input / output (I / O) bus.
また、セルキャパシタからはリーク電流により保持した電荷が逃げていくため、リフレッシュサイクル時間ごとにメモリセルを選択して、セルキャパシタに保持されている電荷を増幅している。現在、DRAMメモリセルのキャパシタンス容量はメモリセルサイズの縮小を受けて小さくなってきており、これまでのリフレッシュサイクル時間を適用すると、データの読み出しにおいてエラーが発生する場合がある。 Further, since the electric charge held by the leak current escapes from the cell capacitor, the memory cell is selected every refresh cycle time, and the electric charge held in the cell capacitor is amplified. Currently, the capacitance capacity of DRAM memory cells has been reduced in response to the reduction in memory cell size, and if the refresh cycle time so far is applied, an error may occur in reading data.
そこで、メモリマクロに対してSEC−DED(Single Error Correction − Double Error Detection)方式のECC回路を付加することで、読み出しにおいて1ビットエラーが表れない高い信頼性をもつメモリマクロが開発されている。なお、メモリマクロとは、メモリおよびロジック等を1つの半導体チップに集積したシステムLSI(Large Scale Integrated Circuit)のうちで、メモリとして機能するブロックを表す。 Therefore, a memory macro having high reliability in which a 1-bit error does not appear in reading has been developed by adding a SEC-DED (Single Error Correction-Double Error Detection) type ECC circuit to the memory macro. The memory macro represents a block that functions as a memory in a system LSI (Large Scale Integrated Circuit) in which a memory, logic, and the like are integrated on one semiconductor chip.
この方式のECC回路を有するDRAMの一例を図9及び図10に示す。図9においては、DRAMに対してライトコマンドを発効した時の図であり、データパスを図中太線で示す。ライトコマンドが入力されると、ライトデータは、データ用のメモリセルアレイ2aにそのまま書き込まれる。また、パリティービット生成回路8は、入力されたライトデータからパリティービットを生成し、生成されたパリティービットはコード用のメモリセルアレイ2bに書き込まれる。
An example of a DRAM having this type of ECC circuit is shown in FIGS. FIG. 9 is a diagram when the write command is issued to the DRAM, and the data path is indicated by a bold line in the figure. When a write command is input, the write data is written as it is into the data
一方、図10においては、DRAMに対してリードコマンドを発効した時の図であり、図9同様にデータパスを図中太線で示す。リードコマンドが入力されると、メモリセルアレイ2a及びメモリセルアレイ2bから、エラー訂正前のデータ及びパリティービットが読み出される。チェックビット生成回路9は、読み出した訂正前のデータ及びパリティービットからチェックビットを生成する。1ビットエラーが存在した場合、訂正回路10は、データの訂正を行う。訂正されたデータはリードデータとして外部に出力される。
On the other hand, FIG. 10 is a diagram when a read command is issued to the DRAM, and the data path is indicated by a bold line in the figure as in FIG. When a read command is input, data and parity bits before error correction are read from the
また、1ビットエラーが存在して訂正を行ったことを示す、あるいは2ビットエラーが存在することを示すチェックビットも外部に出力される。このように、ECC回路が動作するのに必要なデータ幅を有するデータによる書き込み、もしくは読み出しにおいて、図9及び図10のようなデータパスを持つことでECC機能は実現される。また、ECC回路が動作するのに必要なデータ幅より短いデータ幅を有するデータにおける読み出しにおいても、図10と同様のデータパスを持ち、最後に出力データを選択することで実現される。 In addition, a check bit indicating that a correction has been performed due to the presence of a 1-bit error or a 2-bit error is also output to the outside. As described above, in writing or reading with data having a data width necessary for the operation of the ECC circuit, the ECC function is realized by having a data path as shown in FIGS. Also, reading of data having a data width shorter than the data width necessary for the ECC circuit to operate is realized by having the same data path as in FIG. 10 and finally selecting output data.
しかしながら、ECC回路が動作するのに必要なデータ幅より短いデータ幅における書き込みにおいては、図9のようなデータパスでECC機能は実現されない。パリティービットを生成するパリティービット生成回路8の入力において、入力の一部が“invalid”となり、正しくパリティービットが生成されないためである。
However, in writing with a data width shorter than the data width necessary for the ECC circuit to operate, the ECC function is not realized with the data path as shown in FIG. This is because part of the input becomes “invalid” at the input of the parity
ECC回路が動作するのに必要なデータ幅より短いデータ幅における書き込みを実現するECC回路を有するDRAMの一例を図11に示す。図11は図9及び図10と比べて、リードデータがマルチプレクサMP2を通してライトデータと接続される回路が追加されている。また、マルチプレクサMP2は、データを書き込むデータ線を全データ線から選択するマスクデータにより、リードデータを出力するか、ライトデータを出力するかを選択する。回路動作は次の通りである。 FIG. 11 shows an example of a DRAM having an ECC circuit that realizes writing at a data width shorter than the data width necessary for the ECC circuit to operate. Compared with FIGS. 9 and 10, FIG. 11 has a circuit in which read data is connected to write data through a multiplexer MP2. Further, the multiplexer MP2 selects whether to output read data or write data according to mask data for selecting data lines for writing data from all data lines. The circuit operation is as follows.
先ず、短いデータ幅のデータを書き込むライトコマンドが入力されると、DRAMに対しては図10と同様のリードコマンドが入力された状態となり、メモリセルアレイ2a及びメモリセルアレイ2bから、訂正前のデータ及びパリティービットが読み出される。そして、チェックビット生成回路9は、読み出された訂正前のデータ及びパリティービットからチェックビットを生成し、1ビットエラーが存在した場合、訂正回路10はデータの訂正を行う。
First, when a write command for writing data having a short data width is input, a read command similar to that shown in FIG. 10 is input to the DRAM, and the uncorrected data and the data from the
ここで、マルチプレクサMP2は、マスクデータに基づいて訂正されたデータが転送されるデータ線、或いはライトデータが転送されるデータ線を選択する。これにより、マスクデータにより選択されたマルチプレクサMP2は、ライトデータを出力する。一方、マスクデータにより選択されていないマルチプレクサMP2は、訂正されたデータを出力する。 Here, the multiplexer MP2 selects a data line to which data corrected based on the mask data is transferred or a data line to which write data is transferred. Thus, the multiplexer MP2 selected by the mask data outputs write data. On the other hand, the multiplexer MP2 not selected by the mask data outputs the corrected data.
そして、マスクデータにより選択されたライトデータ及びマスクデータにより選択されていないことで入力されるリードデータは、図11中の太線で示したデータパスのように通常のライトコマンドが入力された状態とほぼ同様に、メモリセルアレイ2aにそのまま書き込まれる。これと同時に、パリティービット生成回路8は、入力されたライトデータ及びリードデータからパリティービットを生成する。この生成されたパリティービットは、メモリセルアレイ2bに書き込まれる。
Then, the write data selected by the mask data and the read data that is input by not being selected by the mask data are in a state where a normal write command is input as in the data path indicated by the bold line in FIG. Almost the same, the data is written as it is into the
この時の入力されたコマンドとDRAM内の回路を占めているデータとを示すタイミングチャートを図12に示す。図12中の“Norm.-W”及び“Mask-W”は、夫々、ノーマルライトコマンド及びマスクライトコマンドを表す。ノーマルライトコマンドは、ECC回路が動作するのに必要なデータ幅における書き込みを表すコマンドである。マスクライトコマンドは、ECC回路が動作するのに必要なデータ幅より短いデータ幅における書き込みを表すコマンドである。 FIG. 12 shows a timing chart showing the command input at this time and data occupying a circuit in the DRAM. “Norm.-W” and “Mask-W” in FIG. 12 represent a normal write command and a mask write command, respectively. The normal write command is a command representing writing in a data width necessary for the ECC circuit to operate. The mask write command is a command representing writing in a data width shorter than the data width necessary for the ECC circuit to operate.
また、“Prech.”は、プリチャージコマンドを表し、ワード線を非選択状態にするコマンドである。ここで、メモリセルアレイ2a及びメモリセルアレイ2bにおいては1サイクル内で読み出しと書き込みを両方行うため、読み出し用のポートを“R-port”、書き込み用のポートを“W-port”として2つのポートを用意し、互いに異なるタイミングでポートを開くものとする。
“Prech.” Represents a precharge command, and is a command for deselecting a word line. Here, in the
“Data Cell (R-port)”は、データを記憶するメモリセルアレイ2aの読み出し用のポートを表す。“Data Cell (W-port)”は、メモリセルアレイ2aの書き込み用のポートを表す。“Code Cell (R-port)”は、パリティービット(コード)を記憶するメモリセルアレイ2bの読み出し用のポートを表す。“Code Cell (W-port)”は、メモリセルアレイ2bの書き込み用のポートを表す。
“Data Cell (R-port)” represents a read port of the
“訂正回路10(Read)”は、リード動作時に動作するチェックビット生成回路9及び訂正回路10を表す。“生成回路8(Write)”は、ライト動作時に動作するパリティービット生成回路8を表す。また、図12中のチャートに記した“#”記号で表す数字はカラムアドレス(ビット線アドレス)番号を示す。
“Correction circuit 10 (Read)” represents the check
このように構成されたDRAMにおいて、短いデータ幅での書き込みを行う場合、通常のデータ幅での書き込みを行う場合に比べて、メモリセルからのデータの読み出し及び訂正を余分に行う必要がある。これにより、この回路動作に必要とする時間分だけ余計にレーテンシが長くなってしまう。 In the DRAM configured as described above, when writing data with a short data width, it is necessary to read and correct data from memory cells more than when writing data with a normal data width. As a result, the latency is excessively increased by the time required for this circuit operation.
この種の関連技術として、以下のようなECC回路を備えたDRAMが開示されている(非特許文献1参照)。
本発明は、メモリセルアレイにデータを書き込む時間を短縮することが可能な半導体記憶装置を提供することを目的とする。 An object of the present invention is to provide a semiconductor memory device capable of reducing the time for writing data to a memory cell array.
本発明の一視点に係る半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、第1データ幅を有する第1データと、前記第1データ幅より短い第2データ幅を有する第2データとが入力される入力回路と、前記第1データ幅を単位として生成され且つ前記第1及び第2データのエラーを訂正するための符号を生成する生成回路と、前記第1データを前記メモリセルアレイに書き込む第1書込回路と、前記第2データのアドレスが指定されてから前記メモリセルアレイに書き込まれるまでの時間であるレーテンシを前記第1データのレーテンシより長くし、且つ前記第2データを前記メモリセルアレイに書き込む第2書込回路と、前記第2データが入力された後に前記第1データが入力された場合に、前記第1データを前記第2データより先に前記メモリセルアレイに書き込む制御回路とを具備する。 A semiconductor memory device according to an aspect of the present invention includes a memory cell array including a plurality of memory cells, first data having a first data width, and second data having a second data width shorter than the first data width. An input circuit, a generation circuit that generates a code that is generated in units of the first data width and corrects errors in the first and second data, and the first data is stored in the memory cell array. A first writing circuit for writing, a latency that is a time from when an address of the second data is specified until writing to the memory cell array is made longer than a latency of the first data, and the second data is stored in the memory A second writing circuit for writing to the cell array; and when the first data is input after the second data is input, the first data is converted to the second data. And a control circuit for writing in the memory cell array more ahead.
本発明によれば、メモリセルアレイにデータを書き込む時間を短縮することが可能な半導体記憶装置を提供することができる。 According to the present invention, it is possible to provide a semiconductor memory device capable of reducing the time for writing data to the memory cell array.
本発明者等は、本発明の開発の過程において、以下に示すようなDRAMを開発した。その結果、本発明者等は、以下に述べるような知見を得た。 The present inventors have developed the following DRAM in the course of development of the present invention. As a result, the present inventors have obtained knowledge as described below.
例えばDRAMにおいて、短いデータ幅での書き込みを行う場合、所定のサイクル数だけ遅らせてメモリセルに書き込むレイトライト(Late Write)方式を採ることが考えられる。このレイトライトは、レーテンシは長くなるものの、1サイクルに必要とする時間を短くすることができる。なお、レーテンシとは、データを書き込むためのコマンドが発行されてから(或いは、アドレスが指定されてから)、実際にメモリセルにデータが書き込まれるまでの時間をいうものとする。 For example, when writing data with a short data width in a DRAM, it is conceivable to adopt a late write method in which data is written into a memory cell after being delayed by a predetermined number of cycles. Although this late write has a long latency, the time required for one cycle can be shortened. Note that the latency means a time from when a command for writing data is issued (or after an address is designated) to when data is actually written into a memory cell.
そのような方式の一例として、図11のデータパスに2段のフリップフロップ(F/F)を挿入したDRAM1の構成例を図13に示す。また、コマンドとDRAM1内の回路を占めているデータとを示すタイミングチャートを図14に示す。
As an example of such a system, FIG. 13 shows a configuration example of the
まず、“Norm.-W #0”コマンドが入力されると、アドレス#0のライトデータはライトデータ線WDLに挿入された初段のF/F1にラッチされる。次に、“Mask-Write #1”コマンドが入力されると、アドレス#0のライトデータは次段のF/F2に、アドレス#1のライトデータは初段のF/F1にラッチされる。また、メモリセルアレイ2a及びメモリセルアレイ2bからアドレス#1の訂正前のデータ及びパリティービットが読み出され、リードデータ線RDL及びパリティービット線RPLに挿入された初段のF/F3にラッチされる。
First, when a “Norm.-
次に、“Mask-Write #2”コマンドが入力されると、アドレス#0のライトデータはメモリセルアレイ2aに書き込まれ、また、パリティービット生成回路8は、入力されたアドレス#0のライトデータからアドレス#0のパリティービットを生成する。このパリティービットは、メモリセルアレイ2bに書き込まれる。また、アドレス#1のライトデータは次段のF/F2に、アドレス#2のライトデータは初段のF/F1にラッチされる。
Next, when a “Mask-
また、チェックビット生成回路9は、アドレス#1の訂正前のデータ及びパリティービットからチェックビットを生成する。訂正回路10は、1ビットエラーが存在した時に訂正を行う。訂正されたデータ及びチェックビットは、夫々、リードデータ線RDL及びチェックビット線CBLに挿入された次段のF/F4にラッチされる。そして、メモリセルアレイ2a及び2bからアドレス#2の訂正前のデータ及びパリティービットが読み出され、リードデータ線RDL及びパリティービット線RPLに挿入された初段のF/F3にラッチされる。
Further, the check
次に、“Mask-Write #3”コマンドが入力されると、マルチプレクサMP2には、“Mask-Write #1”コマンドと共に入力されたマスクデータが入力される。マスクデータは、全ライトデータ線WDLから通常のデータ幅より短いデータ幅を有するデータが伝送されるライトデータ線WDLを選択する。マスクデータにより選択されたマルチプレクサMP2は、アドレス#1のライトデータを選択する。マスクデータにより選択されていないマルチプレクサMP2は、訂正されたデータ(リードデータ線RDLのデータ)を選択する。アドレス#1のライトデータ及び訂正されたデータは、メモリセルアレイ2aに書き込まれる。
Next, when the “Mask-
また、パリティービット生成回路8は、アドレス#1のライトデータ及び訂正されたデータからアドレス#1のパリティービットを生成する。このパリティービットは、メモリセルアレイ2bに書き込まれる。また、アドレス#2のライトデータは次段のF/F2に、アドレス#3のライトデータは初段のF/F1にラッチされる。
The parity
また、チェックビット生成回路9は、アドレス#2の訂正前のデータ及びパリティービットからチェックビットを生成する。訂正回路10は、1ビットエラーが存在した時に訂正を行う。訂正されたデータ及びチェックビットは、夫々、リードデータ線RDLの次段のF/F4にラッチされる。そして、メモリセルアレイ2a及びメモリセルアレイ2bからアドレス#3の訂正前のデータ及びパリティービットが読み出され、リードデータ線RDLの初段のF/F3にラッチされる。
The check
最後に、“Norm.-Write #4”コマンドが入力されると、ライトデータ線WDLの次段のF/F2に保持されているアドレス#2のライトデータ、及びリードデータ線RDLの次段のF/F4に保持されている、同じくアドレス#2の訂正されたデータは、“Mask-Write #2”コマンドと共に入力されたマスクデータにより接続を選択するマルチプレクサMP2を通して選択され、夫々メモリセルアレイ2aに書き込まれる。また、パリティービット生成回路8は、アドレス#2のライトデータ及び訂正されたデータからアドレス#2のパリティービットを生成し、生成されたアドレス#2のパリティービットはメモリセルアレイ2bに書き込まれる。
Finally, when a “Norm.-
アドレス#3のライトデータは、次段のF/F2に、アドレス#4のライトデータは初段のF/F1にラッチされる。また、チェックビット生成回路9は、リードデータ線RDL及びパリティービット線RPLの初段のF/F3に保持されているアドレス#3の訂正前のデータ及びパリティービットからチェックビットを生成する。1ビットエラーが存在した場合、訂正回路10は、訂正を行う。訂正されたデータ及びチェックビットは、夫々、リードデータ線RDL及びチェックビット線CBLに挿入された次段のF/F4にラッチされる。
The write data at
図14の例ではユーザが発効したコマンドはこの“Norm.-Write #4”コマンドまでであるが、最後の2サイクルに発効された“Mask-Write #3”コマンドと“Norm.-Write #4”コマンドとのライトデータ及びパリティービットはメモリセルアレイ2a及び2bへの書き込みが終了しておらず、回路内のF/Fに保持されている。
In the example of FIG. 14, the command issued by the user is up to this “Norm.-
そこで、ノーオペレーションコマンド(“NOP”コマンド)が発効されている間、回路内のF/Fにライトデータが保持されている場合に書き込み動作が引き続き行われる。なお、“NOP”コマンドとは、DRAM1に対して何の動作も実行させないコマンドである。この例においては、ライトデータ線WDLの次段のF/F2に保持されているアドレス#3のライトデータ、及びリードデータ線RDLの次段のF/F4に保持されている、同じくアドレス#3の訂正されたデータは、“Mask-Write #3”コマンドと共に入力されたマスクデータにより接続を選択するマルチプレクサMP2を通して選択され、夫々、メモリセルアレイ2aに書き込まれる。
Therefore, while the no operation command (“NOP” command) is in effect, the write operation is continued when the write data is held in the F / F in the circuit. The “NOP” command is a command that does not cause the
また、パリティービット生成回路8は、アドレス#3のライトデータ及び訂正されたデータからアドレス#3のパリティービットを生成し、生成されたパリティービットはメモリセルアレイ2bに書き込まれる。アドレス#4のライトデータはライトデータ線WDLの次段のF/F2に保持される。そして、次の最後のサイクルにおいて、アドレス#4のライトデータはメモリセルアレイ2aに書き込まれる。また、パリティービット生成回路8は、入力されたアドレス#4のライトデータからアドレス#4のパリティービットを生成し、生成されたパリティービットはメモリセルアレイ2bに書き込まれる。
The parity
ここで初めて全てのライトデータ及びパリティービットのメモリセルアレイへの書き込みが終了するので、次のサイクル以降において、ユーザはプリチャージコマンドを発効し、ワード線WLを非選択にすることができる。 Since writing of all the write data and parity bits to the memory cell array is completed for the first time here, the user can issue a precharge command and deselect the word line WL in the next cycle and thereafter.
しかしながら、この方式を採った場合、“Mask-Write”コマンド発効時の長くなるレーテンシに合わせて、“Norm.-Write”コマンド発効時のレーテンシも長くなる。図14のチャートにおいては、“Mask-Write”コマンドと“Norm.-Write”コマンドとに関係なく、プリチャージコマンドを常に2サイクル後に発効する必要がある。つまり、ライトリカバリータイム(Write Recovery Time : tWR)が2サイクル増加する。 However, when this method is adopted, the latency when the “Norm.-Write” command is effective also becomes longer in accordance with the latency when the “Mask-Write” command is effective. In the chart of FIG. 14, it is necessary to always issue the precharge command after two cycles regardless of the “Mask-Write” command and the “Norm.-Write” command. That is, the write recovery time (Write Recovery Time: tWR) increases by two cycles.
以下、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。 Hereinafter, embodiments of the present invention configured based on such knowledge will be described with reference to the drawings. In the following description, elements having the same function and configuration are denoted by the same reference numerals, and redundant description will be given only when necessary.
(第1の実施形態)
図1は、本発明の第1の実施形態に係るDRAM1の構成を示すブロック図である。DRAM1は、メモリセルアレイ2と、データ線回路3と、ワード線回路4と、メモリ制御回路5とを有している。DRAM1は、例えばメモリマクロからなる。
(First embodiment)
FIG. 1 is a block diagram showing the configuration of the
メモリセルアレイ2は、メモリセルがマトリックス状に配置されて構成されている。メモリセルは、1つのセルトランジスタCTと1つのセルキャパシタCCとにより構成されている。すなわち、メモリセルアレイ2は、複数のダイナミック型メモリセルを有している。
The
メモリセルアレイ2には、複数のビット線BLと複数のワード線WLとが配設されている。複数のビット線BLと複数のワード線WLとの交点には、それぞれメモリセルが配置されている。ビット線BLは、セルトランジスタCTを介してセルキャパシタCCの一方の電極に接続されている。ワード線WLは、セルトランジスタCTのゲート電極に接続されている。セルキャパシタCCの他方の電極には、例えばイコライズ電圧が供給されている。
In the
データ線回路3には、外部回路からライトデータが入力される。データ線回路3は、このライトデータをメモリセルアレイ2に書き込む。また、データ線回路3は、メモリセルアレイ2からリードデータを読み出す。データ線回路3は、このリードデータを外部回路に出力する。
Write data is input to the
また、データ線回路3には、外部回路からマスクデータが入力される。このマスクデータは、通常のデータ幅より短いデータ幅を有するライトデータが入力された場合に、全ライトデータ線RDLから短いデータ幅に対応するライトデータ線RDLを選択する。このマスクデータは、マスクライトコマンド(Mask-W)と共に外部回路から入力される。
The
さらに、データ線回路3は、ECC回路を有している。データ線回路3の具体的な構成は、後述する。
Further, the
ワード線回路4は、外部回路から入力されるアドレス信号に基づいてワード線WLの選択を行う。メモリ制御回路5には、外部回路からコマンドとアドレスとクロック信号CLKとが入力されている。メモリ制御回路5は、このコマンドに基づいてデータ線回路3及びワード線回路4の制御を行う。すなわち、メモリ制御回路5は、コマンドに基づいてライトデータの書き込み動作、及びリードデータの読み出し動作を制御する。
The
図2は、メモリセルアレイ2及びデータ線回路3の構成を示す回路ブロック図である。メモリセルアレイ2は、データを記憶するメモリセルアレイ2aと、ECC回路により生成されたパリティービットを記憶するメモリセルアレイ2bとにより構成されている。
FIG. 2 is a circuit block diagram showing the configuration of the
ECC回路は、所定のデータ幅を有するデータに対してエラー訂正を行う。ECC回路は、パリティービット生成回路8と、チェックビット生成回路9と、訂正回路10とを含む。なお、DRAM1は、SEC−DED方式のECC回路を備えている。パリティービット生成回路8は、ライトデータに基づいてエラーを訂正するためのパリティービットを生成する。この生成されたパリティービットは、メモリセルアレイ2bに書き込まれる。
The ECC circuit performs error correction on data having a predetermined data width. The ECC circuit includes a parity
チェックビット生成回路9は、メモリセルアレイ2aから読み出された訂正前のデータと、メモリセルアレイ2bから読み出されたパリティービットとに基づいてチェックビットを生成する。チェックビットにより1ビットエラーが存在した場合、訂正回路10は、チェックビットに基づいてデータの訂正を行う。訂正されたデータはリードデータとして外部回路に出力される。また、チェックビットも外部回路に出力される。
The check
DRAM1は、ECC回路が動作するのに必要なデータ幅(以後、通常のデータ幅と称す)を有するデータと、通常のデータ幅より短いデータ幅を有するデータとの書き込みを行うことができる。DRAM1(具体的には、メモリ制御回路5)には、ノーマルライトコマンドと、マスクライトコマンドとが外部回路から入力される。ノーマルライトコマンドは、通常のデータ幅を有するデータの書き込みを表すコマンドである。マスクライトコマンドは、通常のデータ幅より短いデータ幅を有するデータの書き込みを表すコマンドである。
The
ライトデータを伝送するライトデータ線WDLには、F/Fを迂回するためのデータパスDP2が設けられている。リードデータ線RDL、パリティービット線RPL及びチェックビット線CBLにも、ライトデータ線WDLと同様に、F/Fを迂回するためのデータパスDP2が設けられている。また、DRAM1は、F/Fを経由するデータパスDP1とデータパスDP2とを選択するためのマルチプレクサMP1,MP3,MP4を備えている。マルチプレクサMP1,MP3,MP4は、マスクライトコマンドに基づいて、データパスDP1とデータパスDP2との選択を行う。 マスクデータを伝送するマスクデータ線MDLには、2つのフリップフロップF/F5,F/F6が設けられている。このフリップフロップF/F5,F/F6は、レイトライトのためにライトデータ線WDLに2つのフリップフロップを挿入したことに対応して設けられている。これにより、マルチプレクサMP2には、ライトデータのアドレスに対応したマスクデータが供給される。
The write data line WDL for transmitting the write data is provided with a data path DP2 for bypassing the F / F. Similarly to the write data line WDL, the read data line RDL, the parity bit line RPL, and the check bit line CBL are also provided with a data path DP2 for bypassing the F / F. The
図3は、マルチプレクサとフリップフロップとの動作を制御する制御回路11の構成を示す回路図である。制御回路11は、図1で示したメモリ制御回路5に含まれる。制御回路11には、マスクライトコマンド(Mask-W)とクロック信号CLKとが入力されている。制御回路11は、AND回路11aを有している。
FIG. 3 is a circuit diagram showing the configuration of the
制御回路11は、マスクライトコマンドが入力されると、ハイレベルの制御信号C1を出力する。制御信号C1は、マルチプレクサMP1に供給される。マルチプレクサMP1は、インバータ回路INVと、トランスミッションゲートTG1,TG2とを有している。制御信号C1は、マルチプレクサMP3とMP4とにも供給されている。マルチプレクサMP3,MP4は、マルチプレクサMP1と同じ構成を有する。
When the mask write command is input, the
また、制御回路11は、マスクライトコマンドが入力された場合に、クロック信号CLKに対応する制御信号C2を出力する。この制御信号C2は、F/F2のクロック端子に供給される。すなわち、F/F2は、マスクライトコマンドが入力された場合に、クロック信号CLKに同期して入力データをラッチする。マスクライトコマンドが入力されない場合、F/F2は、入力データのラッチを行わない。なお、制御信号C2は、F/F1、F/F3、F/F4、F/F5及びF/F6にも供給されている。F/F1、F/F3、F/F4、F/F5及びF/F6は、F/F2と同様の動作を行う。
The
このように構成されたDRAM1の動作について説明する。先ず、ノーマルライトコマンドが連続して入力された場合のDRAM1の動作について説明する。入力回路としてのドライバ回路DR1は、外部から入力されたライトデータを受け取る。ドライバ回路DR1から出力されたライトデータは、データパスDP2を介してマルチプレクサMP1に入力される。
The operation of the
マルチプレクサMP1は、データパスDP2のライトデータを出力する。マルチプレクサMP1から出力されたライトデータは、マルチプレクサMP2に入力される。マルチプレクサMP2から出力されたライトデータは、ドライバ回路DR2を介してカラム選択回路7aに入力される。カラム選択回路7aは、カラムアドレス信号に基づいてライトデータ線WDLとビット線BLとを接続する。これにより、ライトデータは、メモリセルアレイ2aに書き込まれる。
The multiplexer MP1 outputs the write data of the data path DP2. The write data output from the multiplexer MP1 is input to the multiplexer MP2. The write data output from the multiplexer MP2 is input to the
また、マルチプレクサMP2から出力されたライトデータは、パリティービット生成回路8に入力される。パリティービット生成回路8により生成されたパリティービットは、ドライバ回路DR2を介してカラム選択回路7bに入力される。カラム選択回路7bは、カラムアドレス信号に基づいてパリティービット線WPLとビット線BLとを接続する。これにより、パリティービットは、メモリセルアレイ2bに書き込まれる。
The write data output from the multiplexer MP2 is input to the parity
なお、ドライバ回路DR1,DR4と、フリップフロップF/F1,F/F2と、マルチプレクサMP1,MP2とは、通常のデータ幅に対応する数分が設けられている。ドライバ回路DR2,DR3と、フリップフロップF/F3,F/F4と、マルチプレクサMP3,MP4とは、通常のデータ幅に対応する数分と、パリティービットのデータ幅に対応する数分とが設けられている。ドライバ回路DR5は、パリティービットのデータ幅に対応する数分が設けられている。 The driver circuits DR1 and DR4, the flip-flops F / F1 and F / F2, and the multiplexers MP1 and MP2 are provided in a number corresponding to the normal data width. Driver circuits DR2 and DR3, flip-flops F / F3 and F / F4, and multiplexers MP3 and MP4 are provided with a number corresponding to the normal data width and a number corresponding to the data width of the parity bit. ing. The driver circuit DR5 has a number corresponding to the data width of the parity bit.
図4は、ノーマルライトコマンドが連続して入力された場合におけるコマンドとDRAM1内の回路を占めているデータとを示すタイミングチャートである。なお、図4中の表記は、図12で説明した表記と同じである。ノーマルライトコマンドが連続して入力された場合は、図4に示すように1ロウサイクル内で全ての回路動作が行われる。
FIG. 4 is a timing chart showing a command and data occupying a circuit in the
なお、1ロウサイクルとは、データをメモリセルに書き込むためにワード線のプリチャージを解除してから、データがメモリセルに書き込まれたのちにワード線をプリチャージするまでのサイクルをいう。具体的には、1ロウサイクルは、データを書き込むためのバンクを選択するバンクアクティブコマンドが入力されてから、プリチャージコマンドが入力されるまでのサイクルである。バンクアクティブコマンドが入力されると、ワード線WLが活性化される。プリチャージコマンドが入力されると、ワード線WLが非活性化される。図4では省略しているが、“Norm.-W #0”コマンドの前に、DRAM1にはバンクアクティブコマンドが入力されている。
Note that one row cycle refers to a cycle from the release of the word line precharge to write data to the memory cell until the word line is precharged after the data is written to the memory cell. Specifically, one row cycle is a cycle from the input of a bank active command for selecting a bank for writing data to the input of a precharge command. When the bank active command is input, the word line WL is activated. When a precharge command is input, the word line WL is deactivated. Although omitted in FIG. 4, a bank active command is input to the
次に、マスクライトコマンドが連続して入力された場合におけるDRAM1の動作について説明する。図5は、マスクライトコマンドが連続して入力された場合におけるコマンドとDRAM1内の回路を占めているデータとを示すタイミングチャートである。
Next, the operation of the
この場合、ライトデータは、データパスDP1を介してメモリセルアレイ2aに書き込まれる。マスクライトコマンドが連続して入力された場合のDRAM1の動作は、図14で説明した動作と同様である。よって、図2に示したパイプライン構造により、ライトデータ及びパリティービットは、2サイクル後にメモリセルアレイ2a及び2bに夫々書き込まれる。
In this case, the write data is written into the
次に、ノーマルライトコマンドとマスクライトコマンドとが混在して入力された場合におけるDRAM1の動作について説明する。図6は、この場合におけるコマンドとDRAM1内の回路を占めているデータを示すタイミングチャートである。
Next, the operation of the
まず、“Norm.-W #0”コマンドが入力されると、アドレス#0のライトデータはメモリセルアレイ2aに書き込まれる。また、パリティービット生成回路8は、入力されたアドレス#0のライトデータからアドレス#0のパリティービットを生成し、生成されたパリティービットはメモリセルアレイ2bに書き込まれる。
First, when a “Norm.-
次に、“Mask-W #1”コマンドが入力されると、アドレス#1のライトデータは、ライトデータ線WDLの初段のF/F1にラッチされる。また、メモリセルアレイ2a及び2bからアドレス#1の訂正前のデータ及びパリティービットが読み出され、リードデータ線RDL及びパリティービット線RPLに挿入された初段のF/F3にラッチされる。
Next, when the “Mask-
次に、“Mask-W #2”コマンドが入力されると、アドレス#1のライトデータはライトデータ線WDLの次段のF/F2に、アドレス#2のライトデータは初段のF/F1にラッチされる。また、チェックビット生成回路9は、アドレス#1の訂正前のデータ及びパリティービットからチェックビットを生成する。訂正回路10は、1ビットエラーが存在した時に訂正を行う。
Next, when the “Mask-
訂正されたデータ及びチェックビットは、夫々、リードデータ線RDL及びチェックビット線CBLに挿入された次段のF/F4にラッチされる。そして、メモリセルアレイ2a及び2bからアドレス#2のデータ及びパリティービットが読み出され、リードデータ線RDL及びパリティービット線RPLに挿入された初段のF/F3にラッチされる。
The corrected data and the check bit are latched in the next stage F /
次に、“Mask-W #3”コマンドが入力されると、アドレス#1のライトデータ及び訂正されたデータは、マルチプレクサMP2を通してメモリセルアレイ2aに書き込まれる。すなわち、“Mask-W #1”コマンドと共に入力されたマスクデータにより選択されたマルチプレクサMP2は、アドレス#1のライトデータを選択する。マスクデータにより選択されていないマルチプレクサMP2は、訂正されたデータ(リードデータ線RDLのデータ)を選択する。
Next, when the “Mask-
パリティービット生成回路8は、アドレス#1のライトデータ及び訂正されたデータからアドレス#1のパリティービットを生成し、この生成されたパリティービットはメモリセルアレイ2bに書き込まれる。アドレス#2のライトデータはライトデータ線WDLの次段のF/F2に、アドレス#3のライトデータはライトデータ線WDLの初段のF/F1にラッチされる。
The parity
また、チェックビット生成回路9は、リードデータ線RDL及びパリティービット線RPLの初段のF/F3に保持されているアドレス#2の訂正前のデータ及びパリティービットからチェックビットを生成する。訂正回路10は、1ビットエラーが存在した時に訂正を行う。訂正されたデータ及びチェックビットは、夫々、リードデータ線RDL及びチェックビット線CBLに挿入された次段のF/F4にラッチされる。そして、メモリセルアレイ2a及び2bからアドレス#3のデータ及びパリティービットが読み出され、リードデータ線RDL及びパリティービット線RPLに挿入された初段のF/F3にラッチされる。
Further, the check
最後に、“Norm.-W #4”コマンドが入力されると、ライトデータ線WDLのF/F2に保持されているアドレス#2のライトデータ、ライトデータ線WDLのF/F1に保持されているアドレス#3のライトデータ、リードデータ線RDL及びチェックビット線CBLのF/F4に保持されているアドレス#2の訂正されたデータ及びチェックビット、及び、リードデータ線RDL及びパリティービット線RPLのF/F3に保持されているアドレス#3の訂正前のデータ及びチェックビットは、そのまま保持される。この制御は、前述したように、制御回路11により行われる。
Finally, when a “Norm.-
そして、アドレス#4のライトデータは、先にメモリセルアレイ2aに書き込まれる。また、パリティービット生成回路8は、アドレス#4のライトデータからアドレス#4のパリティービットを生成し、生成されたアドレス#4のパリティービットはメモリセルアレイ2bに書き込まれる。
The write data at
その次の“NOP”コマンドが発効されたサイクルにおいて、ライトデータ線WDLの次段のF/F2に保持されているアドレス#2のライトデータ、及び、リードデータ線RDLの次段のF/F4に保持されている、同じくアドレス#2の訂正されたデータは、“Mask-W #2”コマンドと共に入力されたマスクデータにより接続を選択するマルチプレクサMP2を通して選択され、夫々、メモリセルアレイ2aに書き込まれる。
In the cycle in which the next “NOP” command is issued, the write data at the
パリティービット生成回路8は、アドレス#2のライトデータ及び訂正されたデータからアドレス#2のパリティービットを生成し、生成されたアドレス#2のパリティービットはメモリセルアレイ2bに書き込まれる。
The parity
また、チェックビット生成回路9は、リードデータ線RDL及びパリティービット線RPLの初段のF/F3に保持されているアドレス#3の訂正前のデータ及びパリティービットからチェックビットを生成する。訂正回路10は、1ビットエラーが存在した時に訂正を行う。訂正されたデータ及びチェックビットは、夫々、リードデータ線RDL及びチェックビット線CBLの次段のF/F4にラッチされる。アドレス#3のライトデータは、ライトデータ線WDLの次段のF/F2に保持される。
Further, the check
そして、次の“NOP”コマンドが発効された最後のサイクルにおいて、アドレス#3のライトデータは、メモリセルアレイ2aに書き込まれる。また、パリティービット生成回路8は、アドレス#3のライトデータ及び訂正されたデータからアドレス#3のパリティービットを生成し、生成されたアドレス#3のパリティービットはメモリセルアレイ2bに書き込まれる。
Then, in the last cycle in which the next “NOP” command is issued, the write data at the
ここで初めて全てのライトデータ及びパリティービットのメモリセルアレイへの書き込みが終了するので、次のサイクル以降において、プリチャージコマンドが入力されることで、ワード線WLを非選択にすることができる。 Since writing of all the write data and parity bits to the memory cell array is completed for the first time here, the word line WL can be deselected by inputting a precharge command in the next cycle and thereafter.
以上詳述したように本実施形態では、DRAM1は、ECC回路が動作するのに必要な通常のデータ幅を有するデータと、通常のデータ幅より短いデータ幅を有するデータとの書き込みを行う。そして、DRAM1は、短いデータ幅を有するデータを伝送するデータパスDP1を迂回するデータパスDP2を備える。そして、通常のデータ幅を有するデータを、データパスDP2を介してメモリセルアレイに書き込むようにしている。
As described above in detail, in the present embodiment, the
したがって本実施形態によれば、1ロウサイクル中に少なくとも1回のマスクライトコマンドが発効された時のみライトリカバリータイム(tWR)が2サイクル増加するので、1ロウサイクル中にマスクライトコマンドが発効されない場合は、ライトリカバリータイム(tWR)が増加しない。これにより、マスクライトコマンドが発効されない場合の書き込み時間を短縮することができる。 Therefore, according to the present embodiment, the write recovery time (tWR) is increased by two cycles only when at least one mask write command is issued during one row cycle, so that the mask write command is not issued during one row cycle. In this case, the write recovery time (tWR) does not increase. As a result, the write time when the mask write command is not issued can be shortened.
なお、本実施形態において、F/F1とF/F2との夫々に対して迂回するデータパスDP2とマルチプレクサとを設けても同様に実施できる。 In the present embodiment, the present invention can be similarly implemented by providing a data path DP2 and a multiplexer that bypass each of F / F1 and F / F2.
また、本実施形態では、レイトライトを行うためのF/Fを2段挿入している。しかし、これに限定されるものではなく、1段であってもよいし、或いは3段以上であってもよい。 Further, in this embodiment, two stages of F / Fs for performing late writing are inserted. However, the present invention is not limited to this, and it may be one stage or three or more stages.
(第2の実施形態)
第2の実施形態は、F/Fに保持されているデータと同じアドレスのデータが入力された場合における書き込み時間を、第1の実施形態に比べて短縮するようにしたものである。
(Second Embodiment)
In the second embodiment, the write time when data having the same address as the data held in the F / F is input is shortened compared to the first embodiment.
図7は、本発明の第2の実施形態に係るDRAM1の要部を示す回路図である。DRAM1は、F/F1とF/F2との夫々に対して、フリップフロップを迂回するデータパスDP2とマルチプレクサとを備えている。すなわち、DRAM1は、F/F2を迂回するために、データパスDP2とマルチプレクサMP1とを備えている。また、DRAM1は、F/F1を迂回するために、データパスDP2とマルチプレクサMP5とを備えている。
FIG. 7 is a circuit diagram showing a main part of the
DRAM1は、F/F2とマルチプレクサMP1とを制御する制御回路13を備えている。また、DRAM1は、F/F1とマルチプレクサMP5とを制御する制御回路12を備えている。
The
制御回路12は、F/F12aと、排他的論理和(XOR)回路12bと、NOR回路12cと、OR回路12dと、AND回路12eと、OR回路12fとを備えている。制御回路12には、マスクライトコマンド(Mask-W)と、クロック信号CLKと、ノーマルライトコマンド時のアドレス(アドレス(ノーマルライト))と、マスクライトコマンド時のアドレス(アドレス(マスクライト))とが入力されている。なお、F/F12aとXOR回路12bとは、夫々、アドレス数に対応した数分設けられている。
The
アドレス(ノーマルライト)は、XOR回路12bに供給されている。アドレス(マスクライト)は、F/F12aに供給されている。F/F12aの出力部は、XOR回路12bに接続されている。XOR回路12bの出力部は、NOR回路12cに接続されている。F/F12aとXOR回路12bとNOR回路12cとは、アドレス(ノーマルライト)とアドレス(マスクライト)との一致及び不一致を検出している。NOR回路12cは、アドレスが一致した場合、ハイレベルのアドレス一致信号AMS1を出力する。
The address (normal write) is supplied to the
NOR回路12cの出力部は、OR回路12dに接続されている。マスクライトコマンド(Mask-W)は、OR回路12dとOR回路12fとに供給されている。OR回路12dの出力部は、AND回路12eに接続されている。OR回路12fの出力部は、マルチプレクサMP5に接続されている。クロック信号CLKは、AND回路12eに供給されている。AND回路12eの出力部は、F/F1とF/F12aとのクロック端子に接続されている。F/F1とF/F12aとは、夫々、AND回路12eの出力に基づいてデータのラッチを行う。
The output part of the NOR circuit 12c is connected to the
制御回路13は、F/F13aと、排他的論理和(XOR)回路13bと、NOR回路13cと、OR回路13dと、AND回路13eとを備えている。制御回路13には、マスクライトコマンド(Mask-W)と、クロック信号CLKと、アドレス(ノーマルライト)とが入力されている。
The
アドレス(ノーマルライト)は、XOR回路13bに供給されている。F/F13aの入力部は、F/F12aの出力部に接続されている。F/F13aの出力部は、XOR回路13bに接続されている。XOR回路13bの出力部は、NOR回路13cに接続されている。F/F13aとXOR回路13bとは、夫々、アドレス数に対応する数分設けられている。F/F13aとXOR回路13bとNOR回路13cとは、アドレス(ノーマルライト)とアドレス(マスクライト)との一致及び不一致を検出している。NOR回路13cは、アドレスが一致した場合、ハイレベルのアドレス一致信号AMS2を出力する。
The address (normal write) is supplied to the
NOR回路13cの出力部は、OR回路13dに接続されている。マスクライトコマンドは、OR回路13dとマルチプレクサMP1とに供給されている。OR回路13dの出力部は、AND回路13eに接続されている。クロック信号CLKは、AND回路13eに供給されている。AND回路13eの出力部は、F/F2とF/F13aとのクロック端子に接続されている。
The output part of the NOR
NOR回路13cの出力部は、OR回路12dとOR回路12fとの入力部に接続されている。すなわち、制御回路13から出力されるアドレス一致信号AMS2(NOR回路13cの出力)は、制御回路12に供給されている。
The output part of the NOR
このように構成された制御回路12,13の動作について説明する。制御回路12は、“Mask-W”コマンドが入力された場合、クロック信号CLKのゲーティングを解除し、F/F1を動作させる。この時、F/F12aも動作し、F/F12aはアドレス(マスクライト)をラッチする。これにより、F/F12aは、F/F1に保持されたデータに対応するアドレスを保持している。
The operation of the
“Norm.-W”コマンドが入力され、且つその“Norm.-W”コマンドと共に入力されたアドレスが、F/F12aに保持されているアドレスと同一アドレスである場合、制御回路12のアドレス一致信号AMS1がハイレベルになる。これにより、制御回路12は、F/F1を動作させる。このとき、F/F12aも動作する。すなわち、
制御回路13は、“Mask-W”コマンドが入力された場合、クロック信号CLKのゲーティングを解除し、F/F2を動作させる。これにより、F/F2は、F/F1が保持していたデータをラッチする。この時、F/F13aも動作し、F/F13aはF/F12aが保持していたアドレス(マスクライト)をラッチする。これにより、F/F13aは、F/F2に保持されたデータに対応するアドレスを保持している。
When the “Norm.-W” command is input and the address input together with the “Norm.-W” command is the same address as the address held in the F /
When the “Mask-W” command is input, the
“Norm.-W”コマンドが入力され、且つその“Norm.-W”コマンドと共に入力されたアドレスが、F/F13aに保持されているアドレスと異なるアドレスである場合、制御回路13はF/F2を動作させない。
When the “Norm.-W” command is input and the address input together with the “Norm.-W” command is an address different from the address held in the F /
“Norm.-W”コマンドが入力され、且つその“Norm.-W”コマンドと共に入力されたアドレスが、F/F13aに保持されているアドレスと同一アドレスである場合、制御回路13のアドレス一致信号AMS2がハイレベルになる。これにより、制御回路13は、F/F2を動作させる。このとき、F/F13aも動作する。
When the “Norm.-W” command is input and the address input together with the “Norm.-W” command is the same address as the address held in the F /
さらに、アドレス一致信号AMS2は、制御回路12にも供給されている。よって、制御回路12は、F/F1を動作させる。このとき、F/F12aも動作する。
Further, the address match signal AMS2 is also supplied to the
“Norm.-W”コマンドが入力され、且つその“Norm.-W”コマンドと共に入力されたアドレスが、F/F12aに保持されているアドレスと異なるアドレスである場合において、制御回路13から供給される信号AMS2がハイレベルの場合、制御回路12はF/F1を動作させる。
When the “Norm.-W” command is input and the address input together with the “Norm.-W” command is an address different from the address held in the F /
“Norm.-W”コマンドが入力され、且つその“Norm.-W”コマンドと共に入力されたアドレスが、F/F12aに保持されているアドレスと異なるアドレスである場合において、制御回路13から供給される信号AMS2がローレベルの場合、制御回路12は、F/F1を動作させない。すなわち、制御回路12は、クロック信号CLKをゲーティングする。
When the “Norm.-W” command is input and the address input together with the “Norm.-W” command is an address different from the address held in the F /
また、制御回路12は、リードデータ線RDL及びパリティービット線RPLに挿入された初段のF/F3及びマルチプレクサMP3にも接続されている。制御回路13は、リードデータ線RDL及びチェックビット線CBLに挿入された次段のF/F4及びマルチプレクサMP4にも接続されている。よって、F/F3及びマルチプレクサMP3は、夫々F/F1及びマルチプレクサMP5と同じように動作する。また、F/F4及びマルチプレクサMP4は、夫々F/F2及びマルチプレクサMP1と同じように動作する。
The
次に、このように構成されたDRAM1の動作について説明する。コマンド入力の様子とDRAM1内の回路を占めているデータとを示すタイミングチャートは、“Norm.-W”コマンドが連続して入力された場合は、図4と同様になる。“Mask-W”コマンドが連続して入力された場合は、図5と同様になる。“Norm.-W”コマンドと“Mask-W”コマンドとが混在して入力された場合は、図6と同様になる。
Next, the operation of the
そして、“Norm.-W”コマンドと“Mask-W”コマンドとが混在して入力され、その入力された“Norm.-W”コマンドのアドレスが、F/Fに保持しているアドレスと同一アドレスである場合を図8にて説明する。まず、“Mask-W #3”コマンドが入力されるまでは図6の場合と同様である。その後、“Norm.-W #2”コマンドが入力されると、2サイクル前に入力された“Mask-W #2”コマンドのアドレスと同一となるため、図6の場合と少し異なる。
The “Norm.-W” command and the “Mask-W” command are mixedly input, and the address of the input “Norm.-W” command is the same as the address held in the F / F. The case of an address will be described with reference to FIG. First, the process is the same as in FIG. 6 until the “Mask-
このサイクルにおいては、“Norm.-W #2”コマンド入力時の動作は図6と同様であるが、この時、ライトデータ線WDLの次段のF/F2に保持されているアドレス#2のライトデータ、及びリードデータ線RDLの次段のF/F4に保持されている、同じくアドレス#2の訂正されたデータ及びチェックビットは失われる。そして、先に、チェックビット生成回路9はアドレス#3の訂正前のデータ及びパリティービットからチェックビットを生成し、1ビットエラーが存在した時に訂正回路10は訂正を行う。訂正されたデータ及びチェックビットは、夫々、リードデータ線RDL及びチェックビット線CBLに挿入された次段のF/F4にラッチされる。
In this cycle, the operation when the “Norm.-
そして、次の最後のサイクルにおいて、アドレス#3のライトデータはメモリセルアレイ2aに書き込まれ、また、パリティービット生成回路8は、入力されたアドレス#3のライトデータ及び訂正されたデータからアドレス#3のパリティービットを生成し、生成されたパリティービットはメモリセルアレイ2bに書き込まれる。
Then, in the next last cycle, the write data at
ここで初めて全てのライトデータ及びパリティービットのメモリセルへの書き込みが終了するので、次のサイクル以降において、プリチャージコマンドが入力されることで、ワード線WLを非選択にすることができる。 Since writing of all the write data and parity bits to the memory cell is completed for the first time here, the word line WL can be deselected by inputting a precharge command in the next cycle and thereafter.
以上詳述したように本実施形態によれば、1ロウサイクルに少なくとも1回マスクライトコマンドが入力される場合、1ロウサイクル内で入力されたノーマルライトコマンドのアドレスが、通算して2コマンド前までに入力されたマスクライトコマンドのアドレスと同一である場合は、ライトリカバリータイム(tWR)を第1の実施形態に比べて1サイクル減少させることができる。よって、この場合のライトリカバリータイム(tWR)は、1サイクルの増加ですむことになる。 As described above in detail, according to the present embodiment, when a mask write command is input at least once in one row cycle, the addresses of normal write commands input in one row cycle are added two commands before. If it is the same as the address of the mask write command input so far, the write recovery time (tWR) can be reduced by one cycle compared to the first embodiment. Therefore, the write recovery time (tWR) in this case can be increased by one cycle.
また、本実施形態では、レイトライトを行うためのF/Fを2段挿入している。しかし、これに限定されるものではなく、1段であってもよいし、或いは3段以上であってもよい。 Further, in this embodiment, two stages of F / Fs for performing late writing are inserted. However, the present invention is not limited to this, and it may be one stage or three or more stages.
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。 The present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the present invention.
WDL…ライトデータ線、RDL…リードデータ線、RPL…パリティービット線、WPL…パリティービット線、CBL…チェックビット線、DP1,DP2…データパス、F/F1,F/F2,F/F3,F/F4,F/F5,F/F6,12a,13a…フリップフロップ、MP1,MP2,MP3,MP4,MP5…マルチプレクサ、DR1,DR2,DR3,DR4,DR5…ドライバ回路、INV…インバータ回路、TG1,TG2…トランスミッションゲート、1…DRAM、2…メモリセルアレイ、2a…データ用メモリセルアレイ、2b…コード用メモリセルアレイ、3…データ線回路、4…ワード線回路、5…メモリ制御回路、7a,7b…カラム選択回路、8…パリティービット生成回路、9…チェックビット生成回路、10…訂正回路、11,12,13…制御回路、11a,12e,13e…AND回路、12b,13b…排他的論理和回路、12c,13c…NOR回路、12d,12f,13d…OR回路。 WDL ... Write data line, RDL ... Read data line, RPL ... Parity bit line, WPL ... Parity bit line, CBL ... Check bit line, DP1, DP2 ... Data path, F / F1, F / F2, F / F3, F / F4, F / F5, F / F6, 12a, 13a ... flip-flop, MP1, MP2, MP3, MP4, MP5 ... multiplexer, DR1, DR2, DR3, DR4, DR5 ... driver circuit, INV ... inverter circuit, TG1, TG2 ... transmission gate, 1 ... DRAM, 2 ... memory cell array, 2a ... data memory cell array, 2b ... code memory cell array, 3 ... data line circuit, 4 ... word line circuit, 5 ... memory control circuit, 7a, 7b ... Column selection circuit, 8 ... parity bit generation circuit, 9 ... check bit generation times , 10 ... correction circuit, 11, 12, 13 ... control circuit, 11a, 12e, 13e ... the AND circuit, 12b, 13b ... exclusive OR circuit, 12c, 13c ... NOR circuit, 12d, 12f, 13d ... OR circuit.
Claims (5)
第1データ幅を有する第1データと、前記第1データ幅より短い第2データ幅を有する第2データとが入力される入力回路と、
前記第1データ幅を単位として生成され且つ前記第1及び第2データのエラーを訂正するための符号を生成する生成回路と、
前記第1データを前記メモリセルアレイに書き込む第1書込回路と、
前記第2データのアドレスが指定されてから前記メモリセルアレイに書き込まれるまでの時間であるレーテンシを前記第1データのレーテンシより長くし、且つ前記第2データを前記メモリセルアレイに書き込む第2書込回路と、
前記第2データが入力された後に前記第1データが入力された場合に、前記第1データを前記第2データより先に前記メモリセルアレイに書き込む制御回路と
を具備することを特徴とする半導体記憶装置。 A memory cell array including a plurality of memory cells;
An input circuit to which first data having a first data width and second data having a second data width shorter than the first data width are input;
A generating circuit that generates a code that is generated in units of the first data width and corrects errors in the first and second data;
A first write circuit for writing the first data to the memory cell array;
A second write circuit for setting a latency, which is a time from when the address of the second data is designated to when the address is written to the memory cell array, to be longer than the latency of the first data, and for writing the second data into the memory cell array When,
And a control circuit for writing the first data to the memory cell array prior to the second data when the first data is input after the second data is input. apparatus.
を含むことを特徴とする請求項1記載の半導体記憶装置。 The second write circuit includes: a holding circuit that holds second data input to the input circuit; and a conversion circuit that converts the second data width into the first data width. The semiconductor memory device according to Item 1.
前記第2書込回路は、前記第2データを伝送する第2データパスを含み、
前記制御回路は、前記第2データが入力された場合には前記第2データパスを選択し、一方前記第1データが入力された場合には前記第1データパスを選択し且つ前記保持回路の動作を停止することを特徴とする請求項2記載の半導体記憶装置。 The first writing circuit includes a first data path for transmitting the first data;
The second writing circuit includes a second data path for transmitting the second data;
The control circuit selects the second data path when the second data is input, and selects the first data path when the first data is input and 3. The semiconductor memory device according to claim 2, wherein the operation is stopped.
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2004
- 2004-09-22 JP JP2004275959A patent/JP2006092634A/en active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2006244632A (en) * | 2005-03-04 | 2006-09-14 | Toshiba Corp | Semiconductor memory device |
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