JP2006091119A - Transistor array substrate and display panel - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a transistor array substrate and a display panel capable of suppressing voltage drop and signal delay. <P>SOLUTION: An electro luminescence display panel 1 comprises; an insulator substrate 2; a driving transistor 23 for each pixel; signal lines Y<SB>1</SB>to Y<SB>n</SB>which are patterned with a gate 23g of the driving transistor 23 and covered by a gate insulating film 31; supply lines Z<SB>1</SB>to Z<SB>m</SB>made conductive to a drain 23d, which are patterned with a source 23s of the driving transistor 23 and arranged so as to be perpendicular to the signal line Y<SB>1</SB>to Y<SB>n</SB>on the gate insulating film 31; a plurality of power supply lines 90 laminated on the supply lines Z<SB>1</SB>to Z<SB>m</SB>respectively; a protective insulator film 32 for covering the driving transistor 23; a pixel electrode 20a arranged in matrix on the protective insulator film 32, which is made conductive to the source 23s of the driving transistor 23; an organic electroluminescence layer film 20b which is formed on a pixel electrode 20a; and an opposing electrode 20c for covering the electroluminescence layer 20b. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、トランジスタを備えたトランジスタアレイ基板及びトランジスタアレイ基板によって電流が流れることにより自発光する発光素子を用いたディスプレイパネルに関する。   The present invention relates to a transistor array substrate having transistors, and a display panel using a light emitting element that emits light when a current flows through the transistor array substrate.

有機エレクトロルミネッセンスディスプレイパネルは大きく分けてパッシブ駆動方式のものと、アクティブマトリクス駆動方式のものに分類することができるが、アクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイパネルが高コントラスト、高精細といった点でパッシブ駆動方式よりも優れている。例えば特許文献１に記載された従来のアクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイパネルにおいては、有機エレクトロルミネッセンス素子（以下、有機ＥＬ素子という。）と、画像データに応じた電圧信号がゲートに印加されて有機ＥＬ素子に電流を流す駆動トランジスタと、この駆動トランジスタのゲートに画像データに応じた電圧信号を供給するためのスイッチングを行うスイッチ用トランジスタとが、画素ごとに設けられている。この有機エレクトロルミネッセンスディスプレイパネルでは、走査線が選択されるとスイッチング用トランジスタがオンになり、その時に輝度を表すレベルの電圧が信号線を介して駆動トランジスタのゲートに印加される。これにより、駆動トランジスタがオンになり、ゲート電圧のレベルに応じた大きさの駆動電流が電源から駆動トランジスタのソース−ドレインを介して有機ＥＬ素子に流れ、有機ＥＬ素子が電流の大きさに応じた輝度で発光する。走査線の選択が終了してから次にその走査線が選択されるまでの間では、スイッチ用トランジスタがオフになっても駆動トランジスタのゲート電圧のレベルが保持され続け、有機ＥＬ素子が電圧に応じた駆動電流の大きさに従った輝度で発光する。   Organic electroluminescence display panels can be broadly classified into passive drive type and active matrix drive type. Active matrix drive type organic electroluminescence display panels are passive in terms of high contrast and high definition. It is superior to the drive system. For example, in the conventional active matrix driving type organic electroluminescence display panel described in Patent Document 1, an organic electroluminescence element (hereinafter referred to as an organic EL element) and a voltage signal corresponding to image data are applied to the gate. In addition, a driving transistor that supplies current to the organic EL element and a switching transistor that performs switching for supplying a voltage signal corresponding to image data to the gate of the driving transistor are provided for each pixel. In this organic electroluminescence display panel, when a scanning line is selected, the switching transistor is turned on. At that time, a voltage representing a luminance is applied to the gate of the driving transistor via the signal line. As a result, the drive transistor is turned on, and a drive current having a magnitude corresponding to the level of the gate voltage flows from the power source to the organic EL element via the source-drain of the drive transistor, and the organic EL element corresponds to the current magnitude. Emits light with high brightness. From the end of the selection of the scanning line to the next selection of the scanning line, even if the switching transistor is turned off, the level of the gate voltage of the driving transistor is kept, and the organic EL element becomes the voltage. Light is emitted at a luminance according to the magnitude of the corresponding drive current.

有機エレクトロルミネッセンスディスプレイパネルを駆動するために、有機エレクトロルミネッセンスディスプレイパネルの周辺に駆動回路を設け、有機エレクトロルミネッセンスディスプレイパネルに敷設された走査線、信号線、電源線等に電圧を印加することが行われている。   In order to drive an organic electroluminescence display panel, a drive circuit is provided around the organic electroluminescence display panel, and a voltage is applied to a scanning line, a signal line, a power supply line, etc. laid on the organic electroluminescence display panel. It has been broken.

また、従来のアクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイパネルでは、電源線のような有機ＥＬ素子に電流を流す配線はスイッチ用トランジスタ、駆動トランジスタ等といった薄膜トランジスタの材料を用いて薄膜トランジスタのパターニング工程と同時にパターニングされる。即ち、有機エレクトロルミネッセンスディスプレイパネルを製造するにあたって、薄膜トランジスタの電極のもととなる導電性薄膜に対してフォトリソグラフィー法、エッチング法を行うことによって、その導電性薄膜から薄膜トランジスタの電極を形状加工するとともに、同時に電極に接続される配線も形状加工する。そのため、配線が導電性薄膜から形成されると、配線が薄膜トランジスタの電極の厚さと同じになる。
特開平８−３３０６００号公報 In addition, in a conventional active matrix driving type organic electroluminescence display panel, wiring for passing a current through an organic EL element such as a power supply line is formed simultaneously with a thin film transistor patterning process using a thin film transistor material such as a switching transistor and a driving transistor. Patterned. That is, in manufacturing an organic electroluminescence display panel, a thin film transistor electrode is shaped from the conductive thin film by performing a photolithography method and an etching method on the conductive thin film that is the source of the thin film transistor electrode. At the same time, the wiring connected to the electrode is processed. Therefore, when the wiring is formed from a conductive thin film, the wiring has the same thickness as the electrode of the thin film transistor.
JP-A-8-330600

しかしながら、薄膜トランジスタの電極は、トランジスタとして機能することを前提に設計されているため、言い換えれば発光素子に電流を流すことを前提として設計していないため、その名の通り薄膜であり、このため、配線から複数の発光素子に電流を流そうとすると、配線の電気抵抗によって、電圧降下が発生したり、配線を通じた電流の流れの遅延が生じたりする。電圧降下及び電流遅延を抑えるために配線を低抵抗化することが望まれるが、そのためにトランジスタのソース、ドレイン電極となる金属層やゲート電極となる金属層を厚くしたり、これら金属層を電流が十分に流れる程度にかなり幅広にパターニングして低抵抗配線としたりすると、配線が他の配線や導電体等と平面視して重なる面積が増えてしまい、それらの間で寄生容量が発生してしまい、電流の流れを遅くする要因を発生してしまい、或いはトランジスタアレイ基板側からＥＬ光を出射するいわゆるボトムエミッション構造の場合、ＥＬ素子からの発光を配線が遮光してしまうので、発光面積の割合である開口率の低下を招いてしまっていた。また低抵抗化するために薄膜トランジスタのゲート電極を厚くすると、ゲート電極の段差を平坦化するための平坦化膜（例えば薄膜トランジスタが逆スタガ構造の場合、ゲート絶縁膜に相当）まで厚くしなければならず、トランジスタ特性が大きく変化してしまう恐れがあり、またソース、ドレイン電極を厚くすると、ソース、ドレイン電極のエッチング精度が低下してしまうため、やはりトランジスタの特性に悪影響を及ぼす恐れがある。   However, since the electrode of the thin film transistor is designed on the assumption that it functions as a transistor, in other words, since it is not designed on the assumption that a current flows through the light emitting element, it is a thin film as the name implies. When an electric current is caused to flow from the wiring to the plurality of light emitting elements, a voltage drop occurs due to the electric resistance of the wiring, or a delay of the current flow through the wiring occurs. In order to suppress the voltage drop and current delay, it is desirable to reduce the resistance of the wiring. For this purpose, the metal layers that serve as the source and drain electrodes of the transistor and the metal layer that serves as the gate electrode are made thicker, or these metal layers are made to have current. If the pattern is made wide enough to allow sufficient flow, the area where the wiring overlaps with other wiring, conductors, etc. in plan view increases, and parasitic capacitance occurs between them. In other words, in the case of a so-called bottom emission structure in which EL light is emitted from the transistor array substrate side, the wiring blocks the light emitted from the EL element. This has led to a decrease in the aperture ratio. Further, when the gate electrode of the thin film transistor is made thicker in order to reduce the resistance, it is necessary to increase the thickness to a flattening film (equivalent to a gate insulating film when the thin film transistor has an inverted stagger structure) for flattening the step of the gate electrode. Therefore, the transistor characteristics may change greatly, and if the source and drain electrodes are made thicker, the etching accuracy of the source and drain electrodes decreases, which may adversely affect the transistor characteristics.

そこで、本発明は、電圧降下・信号遅延を抑え良好に発光素子を駆動することを目的とする。   Accordingly, an object of the present invention is to drive a light emitting element satisfactorily while suppressing voltage drop and signal delay.

以上の課題を解決するために、本発明のトランジスタアレイ基板は、
基板と、
前記基板上にマトリクス状に配列され、ゲートとソース・ドレインとの間にゲート絶縁膜が介在する複数の駆動トランジスタと、
前記複数の駆動トランジスタのゲートとともにパターニングされ、前記基板上において所定の方向に延在するように配列された複数の信号線と、
前記複数の駆動トランジスタのソース・ドレインとともにパターニングされ、前記ゲート絶縁膜を介して前記複数の信号線と交差するように配列され、駆動トランジスタのソースとドレインのうちの一方に導通した複数の供給線と、
前記複数の供給線に沿って前記複数の供給線にそれぞれ積層された複数の給電配線と、
を備える。 In order to solve the above problems, the transistor array substrate of the present invention is:
A substrate,
A plurality of driving transistors arranged in a matrix on the substrate and having a gate insulating film interposed between the gate and the source / drain;
A plurality of signal lines patterned with the gates of the plurality of driving transistors and arranged to extend in a predetermined direction on the substrate;
A plurality of supply lines that are patterned together with the sources and drains of the plurality of driving transistors, are arranged so as to intersect the plurality of signal lines via the gate insulating film, and are electrically connected to one of the source and drain of the driving transistors. When,
A plurality of power supply lines respectively stacked on the plurality of supply lines along the plurality of supply lines;
Is provided.

好ましくは、上記トランジスタアレイ基板が、前記複数の駆動トランジスタのソース・ドレインとともにパターニングされ、前記ゲート絶縁膜を介して前記複数の供給線と交差するよう配列された複数の走査線を更に備える。   Preferably, the transistor array substrate further includes a plurality of scanning lines that are patterned together with the sources and drains of the plurality of driving transistors and arranged to intersect the plurality of supply lines through the gate insulating film.

好ましくは、上記トランジスタアレイ基板が、
前記基板上にマトリクス状に配列され、ゲートとソース・ドレインとの間に前記ゲート絶縁膜が介在する複数のスイッチトランジスタを更に備え、
前記複数の駆動トランジスタのソースとドレインのうちの他方が前記複数のスイッチトランジスタのソースとドレインのうちの一方にそれぞれ導通し、
前記複数のスイッチトランジスタのゲートが、前記ゲート絶縁膜に形成されたコンタクトホールを介して前記走査線に導通し、
前記複数のスイッチトランジスタのソースとドレインのうちの他方が、前記ゲート絶縁膜に形成されたコンタクトホールを介して前記信号線に導通している。 Preferably, the transistor array substrate is
A plurality of switch transistors arranged in a matrix on the substrate and having the gate insulating film interposed between a gate and a source / drain;
The other of the sources and drains of the plurality of drive transistors is respectively conducted to one of the sources and drains of the plurality of switch transistors;
Gates of the plurality of switch transistors are electrically connected to the scanning line through contact holes formed in the gate insulating film;
The other of the sources and drains of the plurality of switch transistors is electrically connected to the signal line through a contact hole formed in the gate insulating film.

好ましくは、上記トランジスタアレイ基板が、前記基板上にマトリクス状に配列され、ゲートとソース・ドレインとの間に前記ゲート絶縁膜が介在する複数の保持トランジスタを更に備え、
前記複数の保持トランジスタのソースとドレインのうちの一方が、前記ゲート絶縁膜に形成されたコンタクトホールを介して前記複数の駆動トランジスタのゲートにそれぞれ導通し、
前記複数の保持トランジスタのソースとドレインのうちの他方が前記供給線又は前記走査線に導通し、
前記複数の保持トランジスタのゲートが前記ゲート絶縁膜に形成されたコンタクトホールを介して前記走査線に導通している。 Preferably, the transistor array substrate further includes a plurality of holding transistors arranged in a matrix on the substrate, the gate insulating film being interposed between the gate and the source / drain,
One of the sources and drains of the plurality of holding transistors is electrically connected to the gates of the plurality of driving transistors through contact holes formed in the gate insulating film, respectively.
The other of the source and drain of the plurality of holding transistors is conducted to the supply line or the scanning line,
The gates of the plurality of holding transistors are electrically connected to the scanning line through contact holes formed in the gate insulating film.

本発明のディスプレイパネルは、
基板と、
前記基板上にマトリクス状に配列され、ゲートとソース・ドレインとの間にゲート絶縁膜が介在する複数の駆動トランジスタと、
前記複数の駆動トランジスタのゲートとともにパターニングされ、前記基板上において所定の方向に延在するように配列された複数の信号線と、
前記複数の駆動トランジスタのソース・ドレインとともにパターニングされ、前記ゲート絶縁膜を介して前記複数の信号線と交差するように配列され、駆動トランジスタのソースとドレインのうちの一方に導通した複数の供給線と、
前記複数の供給線に沿って前記複数の供給線にそれぞれ積層された複数の給電配線と、
前記複数の駆動トランジスタのソースとドレインの他方にそれぞれ導通した複数の画素電極と、
前記複数の画素電極それぞれに成膜された複数の発光層と、
前記複数の発光層を被覆した対向電極と、
を備える。 The display panel of the present invention is
A substrate,
A plurality of driving transistors arranged in a matrix on the substrate and having a gate insulating film interposed between the gate and the source / drain;
A plurality of signal lines patterned with the gates of the plurality of driving transistors and arranged to extend in a predetermined direction on the substrate;
A plurality of supply lines that are patterned together with the sources and drains of the plurality of driving transistors, are arranged so as to intersect the plurality of signal lines via the gate insulating film, and are electrically connected to one of the source and drain of the driving transistors. When,
A plurality of power supply lines respectively stacked on the plurality of supply lines along the plurality of supply lines;
A plurality of pixel electrodes respectively connected to the other of the source and drain of the plurality of drive transistors;
A plurality of light emitting layers formed on each of the plurality of pixel electrodes;
A counter electrode coated with the plurality of light emitting layers;
Is provided.

好ましくは、上記ディスプレイパネルが、前記複数のトランジスタのソース・ドレインとともにパターニングされ、前記ゲート絶縁膜を介して前記複数の供給線と交差するよう配列された複数の走査線を更に備える。   Preferably, the display panel further includes a plurality of scanning lines patterned together with the sources and drains of the plurality of transistors and arranged to intersect the plurality of supply lines through the gate insulating film.

本発明の他のディスプレイパネルは、
基板と、
前記基板上に設けられ、ゲートとソース・ドレインとの間にゲート絶縁膜が介在するトランジスタと、
前記トランジスタのゲートとともにパターニングされ、前記基板上において所定の方向に延在するように配列された信号線と、
前記トランジスタのソース・ドレインとともにパターニングされ、前記ゲート絶縁膜を介して前記信号線と交差するように配列され、前記トランジスタのソースとドレインのうちの一方に導通した供給線と、
前記供給線に沿って前記供給線に積層された給電配線と、
前記トランジスタのソースとドレインの他方に接続された発光素子と、
を備えることを特徴とする。 Other display panels of the present invention are:
A substrate,
A transistor provided on the substrate and having a gate insulating film interposed between the gate and the source / drain;
A signal line patterned with the gate of the transistor and arranged to extend in a predetermined direction on the substrate;
A supply line patterned with the source and drain of the transistor, arranged to intersect the signal line through the gate insulating film, and conducting to one of the source and drain of the transistor;
A power supply wiring layered on the supply line along the supply line;
A light emitting device connected to the other of the source and drain of the transistor;
It is characterized by providing.

本発明によれば、信号線が駆動トランジスタ（トランジスタ）のゲートとともにパターニングされているが、給電配線が供給線に積層されているから、給電配線が駆動トランジスタのドレイン・ソース・ゲートとは別に形成される。そのため、給電配線の幅を広くせずとも給電配線を厚くすることができ、給電配線を低抵抗化することができる。そのため、給電配線を通じて駆動トランジスタ・画素電極に信号を出力した場合でも、電圧降下を抑えることができるとともに信号遅延も抑えることがでる。   According to the present invention, the signal line is patterned together with the gate of the drive transistor (transistor). However, since the power supply wiring is stacked on the supply line, the power supply wiring is formed separately from the drain, source, and gate of the drive transistor. Is done. Therefore, the power supply wiring can be made thick without increasing the width of the power supply wiring, and the resistance of the power supply wiring can be reduced. Therefore, even when a signal is output to the drive transistor / pixel electrode through the power supply wiring, the voltage drop can be suppressed and the signal delay can be suppressed.

また、供給線が信号線の上層となるから、トランジスタアレイ基板、ディスプレイパネルの製造過程において供給線に電圧を印加した状態でメッキ液に浸漬することによって、供給線に積層された給電配線を成長させることができる。   Also, since the supply line is the upper layer of the signal line, power supply wiring stacked on the supply line is grown by immersing it in the plating solution with voltage applied to the supply line in the manufacturing process of the transistor array substrate and display panel Can be made.

本発明によれば、給電配線を厚くすることができるので、給電配線の低抵抗化することができる。給電配線の低抵抗化によって信号遅延、電圧降下を抑えることができる。   According to the present invention, since the power supply wiring can be thickened, the resistance of the power supply wiring can be reduced. Signal delay and voltage drop can be suppressed by reducing the resistance of the power supply wiring.

以下に、本発明を実施するための最良の形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。また、以下の説明において、エレクトロルミネッセンス（Electro Luminescence）という用語をＥＬと省略する。   The best mode for carrying out the present invention will be described below with reference to the drawings. However, although various technically preferable limitations for implementing the present invention are given to the embodiments described below, the scope of the invention is not limited to the following embodiments and illustrated examples. Moreover, in the following description, the term electroluminescence is abbreviated as EL.

〔ＥＬディスプレイパネルの全体構成〕
図１には、アクティブマトリクス駆動方式のＥＬディスプレイパネル１の概略図が示されている。図１に示すように、ＥＬディスプレイパネル１は、光透過性を有する可撓性のシート状又は剛性の板状の絶縁基板２と、互いに平行となるよう絶縁基板２上に配列されたｎ本（複数本）の信号線Ｙ1〜Ｙnと、絶縁基板２を平面視して信号線Ｙ1〜Ｙnに対して直交するよう絶縁基板２上に配列されたｍ本（複数本）の走査線Ｘ1〜Ｘmと、走査線Ｘ1〜Ｘmのそれぞれの間において走査線Ｘ1〜Ｘmと平行且つ互い違いとなるよう絶縁基板２上に配列されたｍ本（複数本）の供給線Ｚ1〜Ｚmと、信号線Ｙ1〜Ｙn及び走査線Ｘ1〜Ｘmに沿ってマトリクス状となるよう絶縁基板２上に配列された（ｍ×ｎ）群の画素回路Ｐ1,1〜Ｐm,nと、平面視して供給線Ｚ1〜Ｚmに対して平行となるよう設けられた複数の給電配線９０，９０，…と、平面視して信号線Ｙ1〜Ｙnに対して平行方向に設けられた共通配線９１，９１，…と、を備える。 [Overall structure of EL display panel]
FIG. 1 shows a schematic diagram of an EL display panel 1 of an active matrix driving system. As shown in FIG. 1, the EL display panel 1 includes a flexible sheet-like or rigid plate-like insulating substrate 2 having optical transparency and n pieces arranged on the insulating substrate 2 so as to be parallel to each other. (plural) signal lines Y 1 to Y n and, m the arranged on the insulating substrate 2 as orthogonal to the signal lines Y 1 to Y n by the insulating substrate 2 and a plan view of the (plural) and scan lines X 1 to X m, a scan line X 1 to X respectively scan lines X 1 between the to X m parallel and staggered with so as m lines arranged on an insulating substrate 2 m of (plural) (M × n) group of pixel circuits P arranged on the insulating substrate 2 so as to form a matrix along the supply lines Z 1 to Z m , the signal lines Y 1 to Y n and the scanning lines X 1 to X m. 1, 1 to P m, and n, a plurality of power supply wiring provided so as to be parallel to the supply lines Z 1 to Z m in a plan view 90, 90, ... and, in plan view Common lines provided in parallel to the signal lines Y 1 to Y n Te 91 comprises ... a, a.

以下では、信号線Ｙ1〜Ｙnの延在した方向を垂直方向（列方向）といい、走査線Ｘ1〜Ｘmの延在した方向を水平方向（行方向）という。また、ｍ，ｎは２以上の自然数であり、走査線Ｘに下付けした数字は図１において上からの配列順を表し、供給線Ｚに下付けした数字は図１において上からの配列順を表し、信号線Ｙに下付けした数字は図１において左からの配列順を表し、画素回路Ｐに下付けした数字の前側が上からの配列順を表し、後ろ側が左からの配列順を表す。すなわち、１〜ｍのうちの任意の自然数をｉとし、１からｎのうちの任意の自然数をｊとした場合に、走査線Ｘiは上からｉ行目であり、供給線Ｚiは左からｉ行目であり、信号線Ｙjは左からｊ列目であり、画素回路Ｐi,jは上からｉ行目、左からｊ列目であり、画素回路Ｐi,jは走査線Ｘi、供給線Ｚi及び信号線Ｙjに接続されている。 Hereinafter, the extending direction of the signal lines Y 1 to Y n is referred to as a vertical direction (column direction), and the extending direction of the scanning lines X 1 to X m is referred to as a horizontal direction (row direction). Further, m and n are natural numbers of 2 or more, the numbers subscripted to the scanning line X represent the arrangement order from the top in FIG. 1, and the numbers subscripted to the supply line Z are the arrangement order from the top in FIG. 1, the number subscripted to the signal line Y represents the arrangement order from the left in FIG. 1, the front side of the number subscripted to the pixel circuit P represents the arrangement order from the top, and the rear side represents the arrangement order from the left. To express. That is, when an arbitrary natural number of 1 to m is i and an arbitrary natural number of 1 to n is j, the scanning line X i is the i-th row from the top, and the supply line Z i is the left To the i-th row, the signal line Y j is the j-th column from the left, the pixel circuit P i, j is the i-th row from the top, the j-th column from the left, and the pixel circuit P i, j is the scanning line. It is connected to X i , supply line Z i and signal line Y j .

給電配線９０，９０，…の総数はｍ本であり、各給電配線９０は、絶縁基板２の左側の端子９０ｂと右側の端子９０ｃの両側から、後述する書込電流を流す電圧ＶL及び駆動電流を流す電圧ＶHが印加されるので、左側の端子９０ｂと右側の端子９０ｃのいずれか一方のみから電圧ＶL及び電圧ＶHを印加するよりも給電配線９０の電圧降下を低く抑えることができる。各給電配線９０，９０，…は、各供給線Ｚ1〜Ｚmの上面に各供給線Ｚ1〜Ｚmと電気的に接続するように形成されている。 The total number of power supply wirings 90, 90,... Is m, and each power supply wiring 90 has a voltage VL and a drive current for supplying a write current described later from both sides of the left terminal 90b and the right terminal 90c of the insulating substrate 2. Therefore, the voltage drop of the power supply wiring 90 can be suppressed lower than when the voltage VL and the voltage VH are applied from only one of the left terminal 90b and the right terminal 90c. Each feed interconnections 90, 90, ... are formed so as to connect the supply lines Z 1 to Z m and electrically to the upper surface of the supply lines Z 1 to Z m.

共通配線９１，９１，…の総数は、ｎ＋１本であり、行方向に隣接する共通配線９１，９１はそれらの間に介在する有機ＥＬ素子（発光素子）２０の有機ＥＬ層２０ｂを成膜時に仕切る隔壁としても機能している。共通配線９１，９１，…は前側で引き回し配線９１ａと接続され、後ろ側で引き回し配線９１ｂと接続されており、引き回し配線９１ａ、９１ｂは共通配線９１，９１，…と同じ膜厚であり、前後方向に有機ＥＬ層２０ｂを成膜時に仕切る隔壁としても機能している。共通配線９１，９１，…は配線端子９１ｃによって外部と接続され、コモン電位Ｖcomが印加されている。   The total number of the common wirings 91, 91,... Is n + 1, and the common wirings 91, 91 adjacent in the row direction are formed when the organic EL layer 20b of the organic EL element (light emitting element) 20 interposed therebetween is formed. It also functions as a partition wall. The common wirings 91, 91,... Are connected to the routing wiring 91a on the front side, and are connected to the routing wiring 91b on the rear side. The routing wirings 91a, 91b have the same film thickness as the common wirings 91, 91,. It also functions as a partition that partitions the organic EL layer 20b in the direction during film formation. The common wires 91, 91,... Are connected to the outside by wiring terminals 91c, and a common potential Vcom is applied.

このＥＬディスプレイパネル１においては、走査線Ｘ1〜Ｘmと信号線Ｙ1〜Ｙnとでマトリクス状に区画されたそれぞれの領域が画素を構成し、画素回路Ｐ1,1〜Ｐm,nが１つの領域につき１群だけ設けられている。 In this EL display panel 1, each region partitioned in a matrix by scanning lines X 1 to X m and signal lines Y 1 to Y n constitutes a pixel, and pixel circuits P 1,1 to P m, Only one group of n is provided per region.

〔画素回路の回路構成〕
何れの画素回路Ｐ1,1〜Ｐm,nも同一に構成されているので、画素回路Ｐ1,1〜画素回路Ｐm,nのうち任意の画素回路Ｐi,jについて説明する。図２は画素回路Ｐi,jの等価回路図であり、図３、図４は主に画素回路Ｐi,jの電極を示した平面図である。なお、図面を見やすくするために、図３においては画素回路Ｐi,jの画素電極２０ａの図示を省略し、図４においては画素回路Ｐi,jの下層側の電極の図示を省略する。 [Circuit configuration of pixel circuit]
Since any of the pixel circuits P 1,1 to P m, n has the same configuration , an arbitrary pixel circuit P i, j among the pixel circuits P 1,1 to P m, n will be described. FIG. 2 is an equivalent circuit diagram of the pixel circuit P i, j , and FIGS. 3 and 4 are plan views mainly showing electrodes of the pixel circuit P i, j . In order to make the drawing easier to see , the pixel electrode 20a of the pixel circuit P i, j is not shown in FIG. 3, and the lower layer side electrode of the pixel circuit P i, j is not shown in FIG.

画素回路Ｐi,jは、画素としての有機ＥＬ素子２０と、有機ＥＬ素子２０の周囲に配置された三つのＮチャネル型のアモルファスシリコン薄膜トランジスタ（以下単にトランジスタと記述する。）２１，２２，２３と、キャパシタ２４と、を備える。以下では、トランジスタ２１をスイッチトランジスタ２１と、トランジスタ２２を保持トランジスタ２２と、トランジスタ２３を駆動トランジスタ２３と称する。 The pixel circuit P i, j includes an organic EL element 20 as a pixel and three N-channel amorphous silicon thin film transistors (hereinafter simply referred to as transistors) 21, 22, and 23 disposed around the organic EL element 20. And a capacitor 24. Hereinafter, the transistor 21 is referred to as a switch transistor 21, the transistor 22 is referred to as a holding transistor 22, and the transistor 23 is referred to as a drive transistor 23.

図２に示すように、画素回路Ｐi,jでは、スイッチトランジスタ２１においては、ソース２１ｓが信号線Ｙjに導通し、ドレイン２１ｄが有機ＥＬ素子２０の画素電極２０ａ、駆動トランジスタ２３のソース２３ｓ及びキャパシタ２４の上層電極２４Ｂに導通し、ゲート２１ｇが保持トランジスタ２２のゲート２２ｇ及び走査線Ｘiに導通している。 As shown in FIG. 2, in the pixel circuit P i, j , in the switch transistor 21, the source 21s is conducted to the signal line Yj , the drain 21d is the pixel electrode 20a of the organic EL element 20, and the source 23s of the drive transistor 23. and electrically connected to the upper electrode 24B of the capacitor 24, the gate 21g is electrically connected to the gate 22g and the scan line X i of the holding transistor 22.

保持トランジスタ２２においては、ソース２２ｓが駆動トランジスタ２３のゲート２３ｇ及びキャパシタ２４の下層電極２４Ａに導通し、ドレイン２２ｄが駆動トランジスタ２３のドレイン２３ｄ及び供給線Ｚiに導通し、ゲート２２ｇがスイッチトランジスタ２１のゲート２１ｇ及び走査線Ｘiに導通している。 In the holding transistor 22, the source 22s is conducted to the gate 23g of the driving transistor 23 and the lower layer electrode 24A of the capacitor 24, the drain 22d is conducted to the drain 23d of the driving transistor 23 and the supply line Z i , and the gate 22g is switched to the switch transistor 21. It is electrically connected to the gate 21g and the scanning line X i.

駆動トランジスタ２３においては、ソース２３ｓが有機ＥＬ素子２０の画素電極２０ａ、スイッチトランジスタ２１のドレイン２１ｄ及びキャパシタ２４の電極２４Ｂに導通し、ドレイン２３ｄが保持トランジスタ２２のドレイン２２ｄ及び供給線Ｚiに導通し、ゲート２３ｇが保持トランジスタ２２のソース２２ｓ及びキャパシタ２４の下層電極２４Ａに導通している。 In the drive transistor 23, the source 23s is conducted to the pixel electrode 20a of the organic EL element 20, the drain 21d of the switch transistor 21 and the electrode 24B of the capacitor 24, and the drain 23d is conducted to the drain 22d of the holding transistor 22 and the supply line Z i . The gate 23g is electrically connected to the source 22s of the holding transistor 22 and the lower layer electrode 24A of the capacitor 24.

〔平面レイアウト〕
図１〜図４に示すように、ＥＬディスプレイパネル１全体を平面視した場合、走査線Ｘ1〜Ｘmと供給線Ｚ1〜Ｚmは交互に配列され、給電配線９０，９０，…が供給線Ｚ1〜Ｚmにそれぞれ重なっている。また、信号線Ｙ1〜Ｙnと共通配線９１，９１，…は交互に配列されている。 [Flat layout]
As shown in FIGS. 1 to 4, when the entire EL display panel 1 is viewed in plan, the scanning lines X 1 to X m and the supply lines Z 1 to Z m are alternately arranged, and the power supply wirings 90, 90,. The supply lines Z 1 to Z m overlap with each other. Further, the signal lines Y 1 to Y n and the common lines 91, 91,... Are alternately arranged.

図３〜図４に示すように、画素回路Ｐ1,1〜Ｐm,nのうち任意の画素回路Ｐi,jに着目した場合、平面視して、信号線Ｙjと共通配線９１との間であって、走査線Ｘiと供給線Ｚiとの間には、これらによって囲繞された矩形領域が形成されるが、この矩形領域内に有機ＥＬ素子２０の画素電極２０ａが配置されている。従って、ＥＬディスプレイパネル１全体を平面視した場合、複数の画素電極２０ａがマトリクス状に配列されている。なお、画素電極２０ａは、平面視した場合に垂直方向に長尺な矩形状に設けられている。 As shown in FIGS. 3 to 4, when attention is paid to an arbitrary pixel circuit P i, j among the pixel circuits P 1,1 to P m, n , the signal line Y j and the common wiring 91 are A rectangular region surrounded by these is formed between the scanning line X i and the supply line Z i, and the pixel electrode 20a of the organic EL element 20 is disposed in the rectangular region. ing. Accordingly, when the entire EL display panel 1 is viewed in plan, the plurality of pixel electrodes 20a are arranged in a matrix. The pixel electrode 20a is provided in a rectangular shape that is long in the vertical direction when viewed in plan.

平面視して、スイッチトランジスタ２１が信号線Ｙjに沿うように配置され、そのスイッチトランジスタ２１が画素電極２０ａの縁部に重なっている。 In plan view, the switch transistor 21 is disposed along the signal line Yj , and the switch transistor 21 overlaps the edge of the pixel electrode 20a.

また、平面視して、保持トランジスタ２２が走査線Ｘiに沿うように配置され、その保持トランジスタ２２が画素電極２０ａの縁部に重なっている。 Further, in plan view, the holding transistor 22 is arranged along the scanning line X i , and the holding transistor 22 overlaps the edge of the pixel electrode 20a.

また、平面視して、駆動トランジスタ２３が共通配線９１に重なるよう配置されている。   Further, the driving transistor 23 is disposed so as to overlap the common wiring 91 in plan view.

また、平面視して、キャパシタ２４は共通配線９１、供給線Ｚi及び信号線Ｙjに沿うように画素電極２０ａの縁部に重なっている。 In plan view, the capacitor 24 overlaps the edge of the pixel electrode 20a along the common wiring 91, the supply line Z i, and the signal line Y j .

なお、ＥＬディスプレイパネル１全体を平面視して画素回路Ｐ1,1〜Ｐm,nのスイッチトランジスタ２１だけに着目すると、複数のスイッチトランジスタ２１が絶縁基板２上にマトリクス状に配列され、平面視して画素回路Ｐ1,1〜Ｐm,nの保持トランジスタ２２だけに着目すると、複数の保持トランジスタ２２が絶縁基板２上にマトリクス状に配列され、平面視して画素回路Ｐ1,1〜Ｐm,nの駆動トランジスタ２３だけに着目すると、複数の駆動トランジスタ２３が絶縁基板２上にマトリクス状に配列されている。 Note that when only the switch transistors 21 of the pixel circuits P 1,1 to P m, n are focused on the EL display panel 1 in plan view, the plurality of switch transistors 21 are arranged in a matrix on the insulating substrate 2 and are planar. When attention is paid only to the holding transistors 22 of the pixel circuits P 1,1 to P m, n as viewed, a plurality of holding transistors 22 are arranged in a matrix on the insulating substrate 2, and the pixel circuits P 1,1 are viewed in plan view. Focusing only on the drive transistors 23 of ~ P m, n , a plurality of drive transistors 23 are arranged in a matrix on the insulating substrate 2.

〔ＥＬディスプレイパネルの層構造〕
ＥＬディスプレイパネル１の層構造について説明する。まず、トランジスタ２１〜２３の層構造について図５〜図８を用いて説明する。ここで、図５は、図３に示されたV−V線に沿って絶縁基板２の厚さ方向に切断した矢視断面図であり、図６は、図３に示されたVI−VI線に沿って絶縁基板２の厚さ方向に切断した矢視断面図であり、図７は、図３に示されたVII−VII線に沿って絶縁基板２の厚さ方向に切断した矢視断面図であり、図８は、図３に示されたVIII−VIII線に沿って絶縁基板２の厚さ方向に切断した矢視断面図である。なお、図５〜図７では、画素回路Ｐi,jの隣の画素回路Ｐi,j-1も一部示されている。 [Layer structure of EL display panel]
The layer structure of the EL display panel 1 will be described. First, the layer structure of the transistors 21 to 23 will be described with reference to FIGS. 5 is a cross-sectional view taken along the line V-V shown in FIG. 3 in the thickness direction of the insulating substrate 2, and FIG. 6 is a cross-sectional view taken along the line VI-VI shown in FIG. FIG. 7 is a cross-sectional view taken along the line in the thickness direction of the insulating substrate 2, and FIG. 7 is a view taken along the line VII-VII shown in FIG. 3 in the thickness direction of the insulating substrate 2. FIG. 8 is a cross-sectional view taken along the line VIII-VIII shown in FIG. 3 in the thickness direction of the insulating substrate 2. In FIGS. 5 to 7, the pixel circuit P i, the pixel circuit P i next to j, j-1 are also shown partially.

図５に示すように、スイッチトランジスタ２１は、絶縁基板２上に形成されたゲート２１ｇと、ゲート２１ｇ上に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１を挟んでゲート２１ｇに対向した半導体膜２１ｃと、半導体膜２１ｃの中央部上に形成されたチャネル保護膜２１ｐと、半導体膜２１ｃの両端部上において互いに離間するよう形成され、チャネル保護膜２１ｐに一部重なった不純物半導体膜２１ａ，２１ｂと、不純物半導体膜２１ａ上に形成されたドレイン２１ｄと、不純物半導体膜２１ｂ上に形成されたソース２１ｓと、から構成されている。なお、ドレイン２１ｄ及びソース２１ｓは一層構造であっても良いし、二層以上の積層構造であっても良い。   As shown in FIG. 5, the switch transistor 21 includes a gate 21g formed on the insulating substrate 2, a gate insulating film 31 formed on the gate 21g, and a semiconductor facing the gate 21g with the gate insulating film 31 interposed therebetween. A film 21c, a channel protective film 21p formed on the central portion of the semiconductor film 21c, and impurity semiconductor films 21a formed on both ends of the semiconductor film 21c so as to be separated from each other and partially overlapping the channel protective film 21p, 21b, a drain 21d formed on the impurity semiconductor film 21a, and a source 21s formed on the impurity semiconductor film 21b. Note that the drain 21d and the source 21s may have a single-layer structure or a stacked structure of two or more layers.

図８に示すように、保持トランジスタ２２は、絶縁基板２上に形成されたゲート２２ｇと、ゲート２２ｇ上に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１を挟んでゲート２２ｇに対向した半導体膜２２ｃと、半導体膜２２ｃの中央部上に形成されたチャネル保護膜２２ｐと、半導体膜２２ｃの両端部上において互いに離間するよう形成され、チャネル保護膜２２ｐに一部重なった不純物半導体膜２２ａ，２２ｂと、不純物半導体膜２２ａ上に形成されたドレイン２２ｄと、不純物半導体膜２２ｂ上に形成されたソース２２ｓと、から構成されている。なお、ドレイン２２ｄ及びソース２２ｓは一層構造であっても良いし、二層以上の積層構造であっても良い。   As shown in FIG. 8, the holding transistor 22 includes a gate 22g formed on the insulating substrate 2, a gate insulating film 31 formed on the gate 22g, and a semiconductor facing the gate 22g with the gate insulating film 31 interposed therebetween. A film 22c, a channel protective film 22p formed on the central portion of the semiconductor film 22c, and impurity semiconductor films 22a formed on both ends of the semiconductor film 22c so as to be separated from each other and partially overlapping the channel protective film 22p, 22b, a drain 22d formed on the impurity semiconductor film 22a, and a source 22s formed on the impurity semiconductor film 22b. Note that the drain 22d and the source 22s may have a single-layer structure or a stacked structure of two or more layers.

図５に示すように、駆動トランジスタ２３は、絶縁基板２上に形成されたゲート２３ｇと、ゲート２３ｇ上に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１を挟んでゲート２３ｇに対向した半導体膜２３ｃと、半導体膜２３ｃの中央部上に形成されたチャネル保護膜２３ｐと、半導体膜２３ｃの両端部上において互いに離間するよう形成され、チャネル保護膜２３ｐに一部重なった不純物半導体膜２３ａ，２３ｂと、不純物半導体膜２３ｂ上に形成されたドレイン２３ｄと、不純物半導体膜２３ａ上に形成されたソース２３ｓと、から構成されている。平面視した場合、駆動トランジスタ２３のソース２３ｓがコ字状に設けられていることで、駆動トランジスタ２３のチャネル幅が広くなっている。なお、トランジスタ２１〜２３の各ドレイン２１ｄ〜２３ｄ及びソース２１ｓ〜２３ｓは同じ材料層をパターニングして形成されている。   As shown in FIG. 5, the driving transistor 23 includes a gate 23g formed on the insulating substrate 2, a gate insulating film 31 formed on the gate 23g, and a semiconductor facing the gate 23g with the gate insulating film 31 interposed therebetween. A film 23c, a channel protective film 23p formed on the central portion of the semiconductor film 23c, and impurity semiconductor films 23a formed on both ends of the semiconductor film 23c so as to be separated from each other and partially overlapping the channel protective film 23p, 23b, a drain 23d formed on the impurity semiconductor film 23b, and a source 23s formed on the impurity semiconductor film 23a. When viewed in plan, the channel 23 of the drive transistor 23 is widened because the source 23s of the drive transistor 23 is provided in a U-shape. Note that the drains 21d to 23d and the sources 21s to 23s of the transistors 21 to 23 are formed by patterning the same material layer.

次に、キャパシタ２４の層構造について説明する。図５、図８に示すように、キャパシタ２４は、絶縁基板２上に形成された下層電極２４Ａと、下層電極２４Ａ上に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１を挟んで上層電極２４Ａに対向した電極２４Ｂと、から構成されている。   Next, the layer structure of the capacitor 24 will be described. As shown in FIGS. 5 and 8, the capacitor 24 includes a lower electrode 24A formed on the insulating substrate 2, a gate insulating film 31 formed on the lower electrode 24A, and an upper electrode sandwiching the gate insulating film 31 therebetween. And electrode 24B facing 24A.

次に、トランジスタ２１〜２３及びキャパシタ２４の各層と信号線Ｙ1〜Ｙn、走査線Ｘ1〜Ｘm及び供給線Ｚ1〜Ｚmとの関係について図５〜図１１を用いて説明する。図９〜図１１はトランジスタ２１〜２３等の電極の平面図である。 Next, each of the transistors 21 to 23 and the capacitor 24 and the signal lines Y 1 to Y n, the relationship between the scanning lines X 1 to X m and the supply lines Z 1 to Z m will be described with reference to FIGS. 5 to 11 . 9 to 11 are plan views of electrodes of the transistors 21 to 23 and the like.

図５〜図８、図９に示すように、画素回路Ｐ1,1〜Ｐm,nのスイッチトランジスタ２１のゲート２１ｇ、保持トランジスタ２２のゲート２２ｇ、駆動トランジスタ２３のゲート２３ｇ及びキャパシタ２４の下層電極２４Ａ並びに信号線Ｙ1〜Ｙnは、絶縁基板２上にべた一面に成膜された同じ導電性膜をフォトリソグラフィー法・エッチング法によってパターニングしたものである。以下では、スイッチトランジスタ２１のゲート２１ｇ、保持トランジスタ２２のゲート２２ｇ、駆動トランジスタ２３のゲート２３ｇ及びキャパシタ２４の電極２４Ａ並びに信号線Ｙ1〜Ｙnの元となる導電性膜をゲートレイヤーという。ここで、図９は、ゲートレイヤーをパターニングした状態の平面図を示す。 As shown in FIGS. 5 to 8 and 9, the gate 21 g of the switch transistor 21, the gate 22 g of the holding transistor 22, the gate 23 g of the driving transistor 23, and the lower layer of the capacitor 24 in the pixel circuits P 1,1 to P m, n. The electrode 24A and the signal lines Y 1 to Y n are obtained by patterning the same conductive film formed on the entire surface of the insulating substrate 2 by a photolithography method and an etching method. Hereinafter, the gate 21g of the switch transistor 21, the gate 22g of the holding transistor 22, the gate 23g of the drive transistor 23, the electrode 24A of the capacitor 24, and the conductive film that is the source of the signal lines Y 1 to Y n are referred to as a gate layer. Here, FIG. 9 shows a plan view of a state in which the gate layer is patterned.

図５〜図８に示すように、ゲート絶縁膜３１は、画素回路Ｐ1,1〜Ｐm,nのスイッチトランジスタ２１、保持トランジスタ２２駆動トランジスタ２３及びキャパシタ２４全てに共通した膜であり、面内にべた一面に成膜されている。従って、ゲート絶縁膜３１は、スイッチトランジスタ２１のゲート２１ｇ、保持トランジスタ２２のゲート２２ｇ、駆動トランジスタ２３のゲート２３ｇ及びキャパシタ２４の電極２４Ａ並びに信号線Ｙ1〜Ｙnを被覆している。 As shown in FIGS. 5 to 8, the gate insulating film 31 is a film common to all the switch transistors 21, the holding transistors 22, the driving transistors 23, and the capacitors 24 of the pixel circuits P 1,1 to P m, n. The film is formed on the entire surface. Accordingly, the gate insulating film 31 covers the gate 21g of the switch transistor 21, the gate 22g of the holding transistor 22, the gate 23g of the driving transistor 23, the electrode 24A of the capacitor 24, and the signal lines Y 1 to Y n .

図５〜図８、図１０に示すように、画素回路Ｐ1,1〜Ｐm,nのスイッチトランジスタ２１のドレイン２１ｄ・ソース２１ｓ、保持トランジスタ２２のドレイン２２ｄ・ソース２２ｓ、駆動トランジスタ２３のドレイン２３ｄ・ソース２３ｓ及びキャパシタ２４の電極２４Ｂ並びに走査線Ｘ1〜Ｘm及び供給線Ｚ1〜Ｚmは、ゲート絶縁膜３１上にべた一面に成膜された同じ導電性膜をフォトリソグラフィー法・エッチング法によってパターニングしたものである。以下では、スイッチトランジスタ２１のドレイン２１ｄ・ソース２１ｓ、保持トランジスタ２２のドレイン２２ｄ・ソース２２ｓ、駆動トランジスタ２３のドレイン２３ｄ・ソース２３ｓ及びキャパシタ２４の電極２４Ｂ並びに走査線Ｘ1〜Ｘm及び供給線Ｚ1〜Ｚmの元となる導電性膜をドレインレイヤーという。 As shown in FIGS. 5 to 8 and 10, the drain 21 d and source 21 s of the switch transistor 21, the drain 22 d and source 22 s of the holding transistor 22, and the drain of the driving transistor 23 in the pixel circuits P 1,1 to P m, n. 23d-source 23s and the electrode 24B and the scanning lines X 1 to X m and the supply lines Z 1 to Z m of the capacitor 24, the same conductive film by photolithography, which is formed in Betaichimen on the gate insulating film 31 Patterned by an etching method. In the following, the drain 21d · sources 21s of the switch transistors 21, the drain 22 d · source 22s of the holding transistor 22, the electrode 24B of the drain 23d · source 23s and the capacitor 24 of the driving transistor 23 and the scanning lines X 1 to X m and the supply lines Z that 1 to Z m the underlying conductive film and the drain layers.

ここで、図１０は、ドレインレイヤーをパターニングした状態の平面図を示す。そして、図１１は、パターニングしたゲートレイヤーにパターニングしたドレインレイヤーを重ねた状態の平面図を示す。   Here, FIG. 10 shows a plan view of a state in which the drain layer is patterned. FIG. 11 is a plan view showing a state in which the patterned drain layer is overlaid on the patterned gate layer.

図３、図７、図９、図１０に示すように、走査線Ｘiは、ゲート絶縁膜３１に形成されたコンタクトホール９２を介してスイッチトランジスタ２１のゲート２１ｇ及び保持トランジスタ２２のゲート２２ｇに導通し、信号線Ｙjは、ゲート絶縁膜３１に形成されたコンタクトホール９４を介してスイッチトランジスタ２１のソース２１ｓに導通し、保持トランジスタ２２のソース２２ｓは、ゲート絶縁膜３１に形成されたコンタクトホール９３を介して駆動トランジスタ２３のゲート２３ｇに導通している。 As shown in FIGS. 3, 7, 9, and 10, the scanning line X i is connected to the gate 21 g of the switch transistor 21 and the gate 22 g of the holding transistor 22 through the contact hole 92 formed in the gate insulating film 31. The signal line Y j is conducted to the source 21 s of the switch transistor 21 through the contact hole 94 formed in the gate insulating film 31, and the source 22 s of the holding transistor 22 is contacted to the contact formed in the gate insulating film 31. It is electrically connected to the gate 23g of the drive transistor 23 through the hole 93.

図５〜図８に示すように、スイッチトランジスタ２１、保持トランジスタ２２及び駆動トランジスタ２３並びに走査線Ｘ1〜Ｘm及び供給線Ｚ1〜Ｚmは、べた一面に成膜された保護絶縁膜３２によって被覆されている。なお、詳細には、後述するが、保護絶縁膜３２は、供給線Ｚ1〜Ｚmに重なる箇所で短冊状に分断されている。 As shown in FIGS. 5 to 8, the switch transistor 21, the holding transistor 22, the drive transistor 23, the scanning lines X 1 to X m, and the supply lines Z 1 to Z m are formed on the protective insulating film 32 formed on the entire surface. It is covered by. Incidentally, the details will be described later, the protective insulating film 32 is divided into strips at a point overlapping the supply lines Z 1 to Z m.

保護絶縁膜３２には平坦化膜３３が積層されており、スイッチトランジスタ２１、保持トランジスタ２２及び駆動トランジスタ２３並びに走査線Ｘ1〜Ｘm及び供給線Ｚ1〜Ｚmによる凹凸が平坦化膜３３によって解消されている。つまり、平坦化膜３３の表面が平坦となっている。平坦化膜３３は、樹脂を硬化させたものである。なお、詳細には、後述するが、平坦化膜３３は、保護絶縁膜３２とともに供給線Ｚ1〜Ｚmに重なる箇所で矩形状に分断されている。 A planarizing film 33 is laminated on the protective insulating film 32, and unevenness due to the switch transistor 21, the holding transistor 22, the driving transistor 23, the scanning lines X 1 to X m and the supply lines Z 1 to Z m is planarized. Has been eliminated. That is, the surface of the planarizing film 33 is flat. The planarizing film 33 is obtained by curing a resin. Incidentally, the details will be described later, the planarization film 33 is divided into rectangles at portions overlapping the supply lines Z 1 to Z m along with the protective insulating film 32.

なお、このＥＬディスプレイパネル１をボトムエミッション型として用いる場合、すなわち、絶縁基板２を表示面として用いる場合には、ゲート絶縁膜３１、保護絶縁膜３２及び平坦化膜３３には透明な材料を用いる。   When the EL display panel 1 is used as a bottom emission type, that is, when the insulating substrate 2 is used as a display surface, a transparent material is used for the gate insulating film 31, the protective insulating film 32, and the planarizing film 33. .

保護絶縁膜３２及び平坦化膜３３には、供給線Ｚ1〜Ｚmに沿って水平方向に延在する長尺な複数の溝３４（図８に図示）が供給線Ｚ1〜Ｚmにそれぞれ重なるよう形成され、保護絶縁膜３２及び平坦化膜３３は垂直方向に隣接する溝３４、３４によって水平方向に延在する矩形状として分断されている。溝３４には給電配線９０がそれぞれ埋められており、溝３４内において給電配線９０が供給線Ｚ1〜Ｚmに電気的に接続するようにそれぞれ積層されている。給電配線９０は、メッキ法により形成されたものであるので、信号線Ｙ1〜Ｙn、走査線Ｘ1〜Ｘm及び供給線Ｚ1〜Ｚm並びにトランジスタ２１〜２３のゲート電極やソース、ドレイン電極よりも十分に厚い。具体的には、給電配線９０の厚さは、保護絶縁膜３２と平坦化膜３３の厚さの総計とほぼ等しい。給電配線９０は、金若しくはニッケル又はこれらの積層体からなる。 Protection insulating film 32 and planarization film 33, the supply lines Z 1 to Z (shown in FIG. 8) horizontally extending elongated plurality of grooves 34 along the m supply lines Z 1 to Z m The protective insulating film 32 and the planarizing film 33 are formed so as to overlap each other, and are divided into rectangular shapes extending in the horizontal direction by grooves 34, 34 adjacent in the vertical direction. Each of the grooves 34 is filled with a power supply wiring 90, and the power supply wiring 90 is stacked in the groove 34 so as to be electrically connected to the supply lines Z 1 to Z m . Since the power supply wiring 90 is formed by a plating method, the signal lines Y 1 to Y n , the scanning lines X 1 to X m and the supply lines Z 1 to Z m and the gate electrodes and sources of the transistors 21 to 23, It is sufficiently thicker than the drain electrode. Specifically, the thickness of the power supply wiring 90 is substantially equal to the total thickness of the protective insulating film 32 and the planarizing film 33. The power supply wiring 90 is made of gold, nickel, or a laminate thereof.

絶縁基板２から平坦化膜３３までの積層構造をトランジスタアレイ基板５０という。このトランジスタアレイ基板５０においては、平面視して、スイッチトランジスタ２１、保持トランジスタ２２及び駆動トランジスタ２３がマトリクス状に配列されている。   A stacked structure from the insulating substrate 2 to the planarizing film 33 is referred to as a transistor array substrate 50. In the transistor array substrate 50, the switch transistor 21, the holding transistor 22, and the driving transistor 23 are arranged in a matrix in a plan view.

次に、トランジスタアレイ基板５０の表面に積層された層構造について説明する。トランジスタアレイ基板５０の表面上、即ち、平坦化膜３３の表面上には、複数の画素電極２０ａがマトリクス状に配列されている。また、平坦化膜３３及び保護絶縁膜３２には、複数のコンタクトホール９５が画素電極２０ａ及びキャパシタ２４の電極２４Ｂの一部に重なるよう形成され、これらコンタクトホール９５に導電性パッドが埋められている。従って、画素電極２０ａは、平坦化膜３３及び保護絶縁膜３２に形成されたコンタクトホール９５を介してキャパシタ２４の電極２４Ｂ、スイッチトランジスタ２１のドレイン２１ｄ及び駆動トランジスタ２３のソース２３ｓに導通している。なお、コンタクトホール９５内の導電性パッドは、メッキ法により形成されたものである。   Next, the layer structure laminated on the surface of the transistor array substrate 50 will be described. On the surface of the transistor array substrate 50, that is, on the surface of the planarization film 33, a plurality of pixel electrodes 20a are arranged in a matrix. Further, a plurality of contact holes 95 are formed in the planarizing film 33 and the protective insulating film 32 so as to overlap with part of the pixel electrode 20a and the electrode 24B of the capacitor 24, and a conductive pad is buried in the contact holes 95. Yes. Therefore, the pixel electrode 20 a is electrically connected to the electrode 24 B of the capacitor 24, the drain 21 d of the switch transistor 21, and the source 23 s of the drive transistor 23 through the contact hole 95 formed in the planarizing film 33 and the protective insulating film 32. . The conductive pad in the contact hole 95 is formed by a plating method.

画素電極２０ａは、有機ＥＬ素子２０のアノードとして機能する電極である。即ち、画素電極２０ａの仕事関数が比較的高く、後述する有機ＥＬ層２０ｂへ正孔を効率よく注入するものが好ましい。また、画素電極２０ａは、ボトムエミッション構造の場合、可視光に対して透過性を有している。画素電極２０ａとしては、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）を主成分としたものがある。 The pixel electrode 20 a is an electrode that functions as an anode of the organic EL element 20. That is, it is preferable that the pixel electrode 20a has a relatively high work function and efficiently injects holes into the organic EL layer 20b described later. In addition, the pixel electrode 20a is transmissive to visible light in the case of a bottom emission structure. Examples of the pixel electrode 20a include tin-doped indium oxide (ITO), zinc-doped indium oxide, indium oxide (In 2 O 3 ), tin oxide (SnO 2 ), zinc oxide (ZnO), or cadmium-tin oxide (CTO). ).

なお、このＥＬディスプレイパネル１をトップエミッション型として用いる場合、すなわち、絶縁基板２の反対側を表示面として用いる場合には、画素電極２０ａと平坦化膜３３との間に、導電性且つ可視光反射性の高い反射膜を成膜すると良い。   When this EL display panel 1 is used as a top emission type, that is, when the opposite side of the insulating substrate 2 is used as a display surface, conductive and visible light is interposed between the pixel electrode 20a and the planarizing film 33. A reflective film having high reflectivity is preferably formed.

これら画素電極２０ａは、平坦化膜３３上にべた一面に成膜された導電性膜（ボトムエミッションの場合、透明導電性膜）をフォトリソグラフィー法・エッチング法によってパターニングしたものである。垂直方向に隣り合う画素電極２０ａの間の給電配線９０上には、給電配線９０に沿って給電配線９０と電気的に接続している導電性ライン５１が画素電極２０ａの一列おきにパターニングされているが、導電性ライン５１は、画素電極２０ａの元となる導電性膜をエッチングすることによって画素電極２０ａとともにパターニングされたものである。各導電性ライン５１の幅は下方の給電配線９０の幅より広いため給電配線９０が露出しないように給電配線９０をそれぞれ被覆し、給電配線９０を導電性ライン５１のエッチャント等から保護している。   These pixel electrodes 20a are obtained by patterning a conductive film (a transparent conductive film in the case of bottom emission) formed on the entire surface of the planarizing film 33 by a photolithography method or an etching method. On the power supply wiring 90 between the pixel electrodes 20a adjacent in the vertical direction, conductive lines 51 electrically connected to the power supply wiring 90 along the power supply wiring 90 are patterned every other column of the pixel electrodes 20a. However, the conductive line 51 is patterned together with the pixel electrode 20a by etching the conductive film that is the source of the pixel electrode 20a. Since the width of each conductive line 51 is wider than the width of the lower power supply line 90, the power supply line 90 is covered so that the power supply line 90 is not exposed, and the power supply line 90 is protected from the etchant of the conductive line 51. .

これら画素電極２０ａの間には、窒化シリコン等からなるメッシュ状の絶縁膜５２がパターニングされている。具体的には、絶縁膜５２は、導電性ライン５１が露出されないように導電性ライン５１を覆うように行方向に延在し、そして後述する共通配線９１の下地層として列方向に延在する格子状に形成されている。水平方向に隣り合う画素電極２０ａ、２０ａ間の絶縁膜５２の上には、列方向に沿って共通配線９１がそれぞれ積層されている。   A mesh-like insulating film 52 made of silicon nitride or the like is patterned between the pixel electrodes 20a. Specifically, the insulating film 52 extends in the row direction so as to cover the conductive lines 51 so that the conductive lines 51 are not exposed, and extends in the column direction as a base layer of the common wiring 91 described later. It is formed in a lattice shape. On the insulating film 52 between the pixel electrodes 20a, 20a adjacent in the horizontal direction, common wirings 91 are stacked along the column direction.

共通配線９１は、メッキ法により形成されたものであるので、信号線Ｙ1〜Ｙn、走査線Ｘ1〜Ｘm及び供給線Ｚ1〜Ｚm並びにトランジスタ２１〜２３のゲート電極やソース、ドレイン電極よりも十分に厚い。共通配線９１は銅、アルミニウム、金、ニッケルのうちの少なくともいずれかを含む。 Since the common wiring 91 is formed by a plating method, the signal lines Y 1 to Y n , the scanning lines X 1 to X m and the supply lines Z 1 to Z m and the gate electrodes and sources of the transistors 21 to 23, It is sufficiently thicker than the drain electrode. The common wiring 91 includes at least one of copper, aluminum, gold, and nickel.

共通配線９１の表面には、撥水性・撥油性を有した撥液性導電膜５５が成膜されている。撥液性導電膜５５は、次の化学式（１）に示されたトリアジルトリチオールのチオール基（−ＳＨ）の水素原子（Ｈ）が還元離脱し、硫黄原子（Ｓ）が共通配線９１の表面に酸化吸着したものである。   A liquid repellent conductive film 55 having water repellency and oil repellency is formed on the surface of the common wiring 91. In the liquid repellent conductive film 55, the hydrogen atom (H) of the thiol group (—SH) of triazyltrithiol represented by the following chemical formula (1) is reduced and released, and the sulfur atom (S) is the common wiring 91. Oxidized and adsorbed on the surface.

Figure 2006091119
Figure 2006091119

撥液性導電膜５５はトリアジルトリチオール分子が共通配線９１の表面に規則正しく並んだ分子一層からなる膜であるから、撥液性導電膜５５が非常に低抵抗であって導電性を有する。なお、撥水性・撥油性を顕著にするためにトリアジルトリチオールに代えて、トリアジルトリチオールの１又は２のチオール基がフッ化アルキル基に置換されたものでも良い。   Since the liquid repellent conductive film 55 is a film made of a single layer of molecules in which triazyltrithiol molecules are regularly arranged on the surface of the common wiring 91, the liquid repellent conductive film 55 has very low resistance and conductivity. In addition, in order to make water repellency and oil repellency remarkable, instead of triazyltrithiol, one obtained by substituting one or two thiol groups of triazyltrithiol with a fluorinated alkyl group may be used.

画素電極２０ａ上には、有機ＥＬ素子２０の有機ＥＬ層２０ｂが成膜されている。有機ＥＬ層２０ｂは広義の発光層であり、有機ＥＬ層２０ｂには、有機化合物である発光材料（蛍光体）が含有されている。有機ＥＬ層２０ｂは、画素電極２０ａから順に正孔輸送層、狭義の発光層の順に積層した二層構造である。正孔輸送層は、導電性高分子であるＰＥＤＯＴ（ポリチオフェン）及びドーパントであるＰＳＳ（ポリスチレンスルホン酸）からなり、狭義の発光層は、ポリフルオレン系発光材料からなる。   An organic EL layer 20b of the organic EL element 20 is formed on the pixel electrode 20a. The organic EL layer 20b is a light-emitting layer in a broad sense, and the organic EL layer 20b contains a light-emitting material (phosphor) that is an organic compound. The organic EL layer 20b has a two-layer structure in which a hole transport layer and a narrowly-defined light emitting layer are sequentially stacked from the pixel electrode 20a. The hole transport layer is made of PEDOT (polythiophene) which is a conductive polymer and PSS (polystyrene sulfonic acid) which is a dopant, and the light-emitting layer in a narrow sense is made of a polyfluorene-based light-emitting material.

有機ＥＬ層２０ｂは、撥液性導電膜５５のコーティング後に湿式塗布法（例えば、インクジェット法）によって成膜される。この場合、画素電極２０ａに有機ＥＬ層２０ｂとなる有機化合物を含有する有機化合物含有液を塗布するが、この有機化合物含有液の液面は、絶縁膜５２の頭頂部よりも高い。水平方向に隣り合う画素電極２０ａ間に頭頂部が絶縁膜５２の頭頂部よりも十分高い厚膜の共通配線９１が設けられているから、画素電極２０ａに塗布された有機化合物含有液が水平方向に隣り合う画素電極２０ａに漏れることがないように堰き止めている。また、共通配線９１には撥水性・撥油性の撥液性導電膜５５がコーティングされているから、画素電極２０ａに塗布された有機化合物含有液をはじくので、画素電極２０ａに塗布された有機化合物含有液が画素電極２０ａの中央に対して絶縁ライン５２の角部付近で極端に厚く堆積されなくなるので、有機化合物含有液が乾燥してなる有機ＥＬ層２０ｂを均一な膜厚で成膜することができる。
このように共通配線９１、９１間に有機ＥＬ層２０ｂを成膜することによって、図１２に示すように、赤色に発光する有機ＥＬ層２０ｂが成膜された領域Ｒ、緑色に発光する有機ＥＬ層２０ｂが成膜された領域Ｇ、青色に発光する有機ＥＬ層２０ｂが成膜された領域Ｂがこの順に配列したストライプ構造を構成し、同列の複数の画素は同色に発光する。 The organic EL layer 20b is formed by a wet application method (for example, an ink jet method) after the liquid-repellent conductive film 55 is coated. In this case, an organic compound-containing liquid containing an organic compound that becomes the organic EL layer 20 b is applied to the pixel electrode 20 a, and the liquid level of the organic compound-containing liquid is higher than the top of the insulating film 52. Since the common wiring 91 having a thick film whose top is sufficiently higher than the top of the insulating film 52 is provided between the pixel electrodes 20a adjacent in the horizontal direction, the organic compound-containing liquid applied to the pixel electrode 20a is in the horizontal direction. In order to prevent leakage to the pixel electrode 20a adjacent to the gate electrode 20a. Further, since the common wiring 91 is coated with a water- and oil-repellent liquid-repellent conductive film 55, the organic compound-containing liquid applied to the pixel electrode 20a is repelled, so that the organic compound applied to the pixel electrode 20a. Since the contained liquid is not deposited extremely thick near the corner of the insulating line 52 with respect to the center of the pixel electrode 20a, the organic EL layer 20b formed by drying the organic compound-containing liquid is formed with a uniform film thickness. Can do.
By forming the organic EL layer 20b between the common wires 91 and 91 in this way, as shown in FIG. 12, the region R where the organic EL layer 20b emitting red light is formed, the organic EL emitting green light. A region G where the layer 20b is formed and a region B where the organic EL layer 20b which emits blue light is formed form a stripe structure arranged in this order, and a plurality of pixels in the same row emit light of the same color.

平面視した場合、塗布された有機化合物含有液は、水平方向の左右側をそれぞれ共通配線９１、９１のいずれかに仕切られているため垂直方向に各列毎に一様に分布するので、垂直方向に配列された複数の有機ＥＬ層２０ｂは何れも同じ層構造であり、同じ色に発光する。なお、画素電極２０ａ及び有機ＥＬ層２０ｂは垂直方向に沿って帯状に長尺でなくても良く、水平方向に長尺であってもよい。   When viewed in a plan view, the applied organic compound-containing liquid is uniformly distributed for each column in the vertical direction because the horizontal left and right sides are partitioned into either one of the common wirings 91 and 91, respectively. The plurality of organic EL layers 20b arranged in the direction all have the same layer structure and emit light in the same color. In addition, the pixel electrode 20a and the organic EL layer 20b may not be long in a strip shape along the vertical direction, and may be long in the horizontal direction.

なお、有機ＥＬ層２０ｂは、二層構造の他に、画素電極２０ａから順に正孔輸送層、狭義の発光層、電子輸送層となる三層構造であっても良いし、狭義の発光層からなる一層構造であっても良いし、これらの層構造において適切な層間に電子或いは正孔の注入層が介在した積層構造であっても良いし、その他の積層構造であっても良い。   In addition to the two-layer structure, the organic EL layer 20b may have a three-layer structure that becomes a hole transport layer, a light-emitting layer in a narrow sense, and an electron transport layer in order from the pixel electrode 20a. It may be a single layer structure, a laminated structure in which an electron or hole injection layer is interposed between appropriate layers in these layer structures, or another laminated structure.

有機ＥＬ層２０ｂ上には、有機ＥＬ素子２０のカソードとして機能する対向電極２０ｃが成膜されている。対向電極２０ｃは、全ての画素に共通して形成された共通電極であり、べた一面に成膜されている。対向電極２０ｃがべた一面に成膜されることで、対向電極２０ｃが撥液性導電膜５５を挟んで共通配線９１を被覆している。そのため、図２の回路図に示すように、対向電極２０ｃは共通配線９１に対して導通している。   On the organic EL layer 20b, a counter electrode 20c that functions as a cathode of the organic EL element 20 is formed. The counter electrode 20c is a common electrode formed in common for all the pixels, and is formed on the entire surface. Since the counter electrode 20c is formed on the entire surface, the counter electrode 20c covers the common wiring 91 with the liquid repellent conductive film 55 interposed therebetween. Therefore, as shown in the circuit diagram of FIG. 2, the counter electrode 20 c is electrically connected to the common wiring 91.

対向電極２０ｃは、画素電極２０ａよりも仕事関数の低い材料で形成されており、例えば、マグネシウム、カルシウム、リチウム、バリウム、インジウム、希土類金属の少なくとも一種を含む単体又は合金で形成されていることが好ましい。また、対向電極２０ｃは、上記各種材料の層が積層された積層構造となっていても良いし、以上の各種材料の層に加えてシート抵抗を低くするために酸化されにくい金属層が堆積した積層構造となっていても良く、具体的には、有機ＥＬ層２０ｂと接する界面側に設けられた低仕事関数の高純度のバリウム層と、バリウム層を被覆するように設けられたアルミニウム層との積層構造や、下層にリチウム層、上層にアルミニウム層が設けられた積層構造が挙げられる。またトップエミッション構造の場合、対向電極２０ｃを上述のような低仕事関数の薄膜とその上にＩＴＯ等の透明導電膜を積層した透明電極としてもよい。   The counter electrode 20c is formed of a material having a work function lower than that of the pixel electrode 20a. For example, the counter electrode 20c may be formed of a simple substance or an alloy containing at least one of magnesium, calcium, lithium, barium, indium, and a rare earth metal. preferable. Further, the counter electrode 20c may have a laminated structure in which layers of the above various materials are laminated, and in addition to the above layers of various materials, a metal layer that is not easily oxidized is deposited in order to reduce sheet resistance. Specifically, it may have a laminated structure. Specifically, a low-work function high-purity barium layer provided on the interface side in contact with the organic EL layer 20b, and an aluminum layer provided so as to cover the barium layer; And a laminated structure in which a lower layer is provided with a lithium layer and an upper layer is provided with an aluminum layer. In the case of a top emission structure, the counter electrode 20c may be a transparent electrode in which a thin film having a low work function as described above and a transparent conductive film such as ITO are laminated thereon.

対向電極２０ｃ上には、封止絶縁膜５６が成膜されている。封止絶縁膜５６は対向電極２０ｃ全体を被覆し、対向電極２０ｃの劣化を防止するために設けられている無機膜又は有機膜である。   A sealing insulating film 56 is formed on the counter electrode 20c. The sealing insulating film 56 is an inorganic film or an organic film provided to cover the entire counter electrode 20c and prevent the counter electrode 20c from being deteriorated.

なお、従来、トップエミッション型構造のＥＬディスプレイパネルは、対向電極２０ｃの少なくとも一部を金属酸化物のように抵抗値が高い透明電極を用いることになるが、このような材料は十分に厚くしなければシート抵抗が十分に低くならないので、厚くすることによって必然的に有機ＥＬ素子の透過率が下がってしまい、大画面になるほど面内で均一の電位になりにくく表示特性が低くなってしまっていた。
しかしながら、本実施形態では、垂直方向に十分な厚さのために低抵抗な複数の共通配線９１，９１，…を設けているので、対向電極２０ｃと合わせて有機ＥＬ素子２０，２０，…のカソード電極全体のシート抵抗値を下げ、十分且つ面内で均一に大電流を流すことが可能となる。さらにこのような構造では、共通配線９１，９１，…がカソード電極としてのシート抵抗を下げているので、対向電極２０ｃを薄膜にして透過率を向上したりすることが可能である。なおトップエミッション構造では、画素電極２０ａを反射性の材料としてもよい。 Conventionally, an EL display panel having a top emission type structure uses a transparent electrode having a high resistance value such as a metal oxide for at least a part of the counter electrode 20c. However, such a material is sufficiently thick. Otherwise, the sheet resistance will not be sufficiently low, so increasing the thickness will inevitably reduce the transmittance of the organic EL element, and the larger the screen, the less likely it will be a uniform potential in the plane, resulting in lower display characteristics. It was.
However, in the present embodiment, since a plurality of low resistance common wirings 91, 91,... Are provided for sufficient thickness in the vertical direction, the organic EL elements 20, 20,. The sheet resistance value of the entire cathode electrode can be lowered, and a large current can flow sufficiently and uniformly in the plane. Further, in such a structure, since the common wires 91, 91,... Reduce the sheet resistance as the cathode electrode, it is possible to improve the transmittance by using the counter electrode 20c as a thin film. In the top emission structure, the pixel electrode 20a may be a reflective material.

〔トランジスタアレイ基板及びＥＬディスプレイパネルの製造方法〕
トランジスタアレイ基板５０及びＥＬディスプレイパネル１の製造方法について説明する。 [Method of manufacturing transistor array substrate and EL display panel]
A method for manufacturing the transistor array substrate 50 and the EL display panel 1 will be described.

ＣＶＤ、ＰＶＤ、スパッタリングといった気相成長法によってゲートレイヤーを絶縁基板２上にべた一面に成膜する。次に、そのゲートレイヤーに対してフォトリソグラフィー法・エッチング法を順に施すことによって、各画素回路Ｐ1,1〜Ｐm,nのゲート２１ｇ、ゲート２２ｇ、ゲート２３ｇ及び電極２４Ａ並びに信号線Ｙ1〜Ｙnをパターニングする。 A gate layer is formed on the entire surface of the insulating substrate 2 by vapor deposition such as CVD, PVD, or sputtering. Next, by applying a photolithography etching method in order for the gate layer, the pixel circuits P 1, 1 to P m, n of the gate 21g, the gate 22 g, the gate 23g and electrode 24A and the signal lines Y 1 patterning the ~Y n.

次に、気相成長法によってゲート絶縁膜３１をべた一面に成膜する。次に、各画素回路Ｐ1,1〜Ｐm,nのコンタクトホール９２〜９４をフォトリソグラフィー法・エッチング法等によりゲート絶縁膜３１に形成する。 Next, the gate insulating film 31 is formed on the entire surface by vapor phase growth. Next, contact holes 92 to 94 for the pixel circuits P 1,1 to P m, n are formed in the gate insulating film 31 by photolithography, etching, or the like.

次に、気相成長法・フォトリソグラフィー法・エッチング法を順に施すことによって各画素回路Ｐ1,1〜Ｐm,nの半導体膜２１ｃ，２２ｃ，２３ｃをパターニングする。次に、気相成長法・フォトリソグラフィー法・エッチング法を順に施すことによって各画素回路Ｐ1,1〜Ｐm,nのチャネル保護膜２１ｐ，２２ｐ，２３ｐをパターニングする。次に、気相成長法・フォトリソグラフィー法・エッチング法を順に施すことによって各画素回路Ｐ1,1〜Ｐm,nの不純物半導体膜２１ａ，２２ａ，２３ａ及び不純物半導体膜２１ｂ，２２ｂ，２３ｂをパターニングする。 Next, the semiconductor films 21c, 22c, and 23c of the pixel circuits P 1,1 to P m, n are patterned by sequentially performing a vapor deposition method, a photolithography method, and an etching method. Next, the channel protective films 21p, 22p, and 23p of the pixel circuits P 1,1 to P m, n are patterned by sequentially performing a vapor deposition method, a photolithography method, and an etching method. Next, the impurity semiconductor films 21a, 22a, and 23a and the impurity semiconductor films 21b, 22b, and 23b of the pixel circuits P 1,1 to P m, n are sequentially formed by performing vapor deposition, photolithography, and etching. Pattern.

次に、気相成長法によってドレインレイヤーをゲート絶縁膜３１上にべた一面に成膜する。これにより、各画素回路Ｐ1,1〜Ｐm,nのコンタクトホール９２〜９４には、ドレインレイヤーの一部が埋まる。 Next, a drain layer is formed on the entire surface of the gate insulating film 31 by vapor deposition. Thereby, part of the drain layer is buried in the contact holes 92 to 94 of the pixel circuits P 1,1 to P m, n .

次に、そのドレインレイヤーに対してフォトリソグラフィー法・エッチング法を順に施すことによって、各画素回路Ｐ1,1〜Ｐm,nのドレイン２１ｄ，２２ｄ，２３ｄ、ソース２１ｓ，２２ｓ，２３ｓ及び電極２４Ｂ並びに走査線Ｘ1〜Ｘm及び供給線Ｚ1〜Ｚmをパターニングする。 Next, a photolithography method and an etching method are sequentially performed on the drain layer, whereby the drains 21d, 22d, and 23d, the sources 21s, 22s, and 23s, and the electrode 24B of each of the pixel circuits P 1,1 to P m, n. In addition, the scanning lines X 1 to X m and the supply lines Z 1 to Z m are patterned.

次に、気相成長法によって保護絶縁膜３２をべた一面に成膜する。次に、保護絶縁膜３２全体に樹脂を塗布し、その樹脂を乾燥させることで、平坦化膜３３をべた一面に成膜する。   Next, a protective insulating film 32 is formed on the entire surface by vapor deposition. Next, the planarizing film 33 is formed on the entire surface by applying a resin to the entire protective insulating film 32 and drying the resin.

次に、各画素回路Ｐ1,1〜Ｐm,nのコンタクトホール９５を保護絶縁膜３２及び平坦化膜３３に形成するとともに、保護絶縁膜３２及び平坦化膜３３の各供給線Ｚ1〜Ｚmに重なる位置において溝３４をそれぞれ形成する。 Next, contact holes 95 of the pixel circuits P 1,1 to P m, n are formed in the protective insulating film 32 and the planarizing film 33, and the supply lines Z 1 to Z of the protective insulating film 32 and the planarizing film 33 are formed. respectively forming a groove 34 at a position overlapping the Z m.

次に、供給線Ｚ1〜Ｚm及び電極２３Ｂに電圧を印加してメッキ法を行うことによって、溝３４に給電配線９０を成長させるとともに、コンタクトホール９５に導電性パッドを成長させる。これにより、溝３４内において各供給線Ｚ1〜Ｚmに給電配線９０が積層され、コンタクトホール９５内において電極２３Ｂに導電性パッドが積層される。 Next, a voltage is applied to the supply lines Z 1 to Z m and the electrode 23 B to perform plating, thereby growing the power supply wiring 90 in the groove 34 and growing a conductive pad in the contact hole 95. As a result, the power supply wiring 90 is stacked on the supply lines Z 1 to Z m in the groove 34, and the conductive pad is stacked on the electrode 23 B in the contact hole 95.

以上によってトランジスタアレイ基板５０が完成する。   Thus, the transistor array substrate 50 is completed.

次に、気相成長法によって透明導電性膜をトランジスタアレイ基板５０の表面べた一面に成膜する。次に、その透明導電性膜に対してフォトリソグラフィー法・エッチング法を順に施すことによって、各画素回路Ｐ1,1〜Ｐm,nの画素電極２０ａ及び導電性ライン５１をパターニングする。 Next, a transparent conductive film is formed on the entire surface of the transistor array substrate 50 by vapor deposition. Next, the pixel electrode 20a and the conductive line 51 of each of the pixel circuits P 1,1 to P m, n are patterned by sequentially performing a photolithography method and an etching method on the transparent conductive film.

次に、気相成長法によって絶縁膜をべた一面に成膜する。次に、水平方向に隣り合う画素電極２０ａの間であってその絶縁膜の上に共通配線９１をメッキ法によって成長させる。   Next, an insulating film is formed on the entire surface by vapor deposition. Next, the common wiring 91 is grown by plating on the insulating film between the pixel electrodes 20a adjacent in the horizontal direction.

次に、表面全体にトリアジルトリチオール溶液を塗布することによって、或いは、このパネルをトリアジルトリチオール溶液に浸漬することによって、共通配線９１の表面に対して選択的に撥液性導電膜５５を形成する。なお、トリアジルトリチオールの性質により、共通配線９１の表面には撥液性導電膜５５が形成されるが、絶縁膜の表面には撥液性導電膜が形成されない。   Next, the liquid repellent conductive film 55 is selectively applied to the surface of the common wiring 91 by applying a triazyltrithiol solution to the entire surface or immersing the panel in the triazyltrithiol solution. Form. Although the liquid repellent conductive film 55 is formed on the surface of the common wiring 91 due to the property of triazyltrithiol, the liquid repellent conductive film is not formed on the surface of the insulating film.

次に、絶縁膜に対してフォトリソグラフィー法・エッチング法を順次行うことで、その絶縁膜をマトリクス状に開口された絶縁膜５２にパターニングする。これにより、画素電極２０ａが露出される。   Next, a photolithography method and an etching method are sequentially performed on the insulating film to pattern the insulating film into the insulating film 52 opened in a matrix. Thereby, the pixel electrode 20a is exposed.

次に、湿式塗布法によって有機ＥＬ層２０ｂをパターニングする。水平方向に隣り合う画素電極２０ａ間に厚膜の共通配線９１が設けられているから、更には共通配線９１には撥水性・撥油性の撥液性導電膜５５がコーティングされているから、画素電極２０ａに塗布された有機化合物含有液が隣の画素電極２０ａに漏れることがない。更に、撥液性導電膜５５の撥水性・撥油性によって、画素電極２０ａに塗布された有機化合物含有液が画素電極２０ａの周囲で厚くならないので、有機ＥＬ層２０ｂを均一な膜厚で成膜することができる。   Next, the organic EL layer 20b is patterned by a wet coating method. Since the thick common wiring 91 is provided between the pixel electrodes 20a adjacent to each other in the horizontal direction, and further, the common wiring 91 is coated with a water- and oil-repellent liquid-repellent conductive film 55. The organic compound-containing liquid applied to the electrode 20a does not leak to the adjacent pixel electrode 20a. Further, since the organic compound-containing liquid applied to the pixel electrode 20a does not become thick around the pixel electrode 20a due to the water and oil repellency of the liquid repellent conductive film 55, the organic EL layer 20b is formed with a uniform film thickness. can do.

次に、気相成長法によって対向電極２０ｃをべた一面に成膜する。次に、気相成長法によって封止絶縁膜５６をべた一面に成膜する。   Next, the counter electrode 20c is formed on the entire surface by vapor deposition. Next, the sealing insulating film 56 is formed on the entire surface by vapor deposition.

以上によりＥＬディスプレイパネル１が完成する。   Thus, the EL display panel 1 is completed.

〔ＥＬディスプレイパネルの駆動方法〕
ＥＬディスプレイパネル１をアクティブマトリクス方式で駆動するには、次のようになる。すなわち、図１３に示すように、走査線Ｘ1〜Ｘmに接続された選択ドライバによって、走査線Ｘ1から走査線Ｘmへの順（走査線Ｘmの次は走査線Ｘ1）にハイレベルのシフトパルスを順次出力することにより走査線Ｘ1〜Ｘmを順次選択する。また、選択期間に各給電配線９０を介して供給線Ｚ1〜Ｚmにそれぞれ接続された駆動トランジスタ２３に書込電流を流すための書込給電電圧ＶLを印加し、発光期間に駆動トランジスタ２３を介して有機ＥＬ素子２０に駆動電流を流すための駆動給電電圧ＶHを印加する給電ドライバが各給電配線９０に接続されている。この給電ドライバによって、選択ドライバと同期するよう、供給線Ｚ1から供給線Ｚmへの順（供給線Ｚmの次は供給線Ｚ1）にローレベル（有機ＥＬ素子２０の対向電極の電圧より低レベル）の書込給電電圧ＶLを順次出力することにより供給線Ｚ1〜Ｚmを順次選択する。また、選択ドライバが各走査線Ｘ1〜Ｘmを選択している時に、データドライバが書込電流である書込電流（電流信号）を所定の行の駆動トランジスタ２３のソース−ドレイン間を介して全信号線Ｙ1〜Ｙnに流す。このとき供給線Ｚ1〜Ｚmに接続された給電配線９０にも給電ドライバによって配線端子９０ｂ、９０ｃの両方からローレベルの書込給電電圧ＶLが出力される。なお、対向電極２０ｃ及び共通配線９１は配線端子９１ｃによって外部と接続され、一定のコモン電位Ｖcom（例えば、接地＝０ボルト）に保たれている。 [Driving method of EL display panel]
The EL display panel 1 is driven by the active matrix method as follows. That is, as shown in FIG. 13, by the connected selection driver to the scanning lines X 1 to X m, in order (next scan line X m scanning lines X 1) from the scan line X 1 to scan line X m sequentially selects the scanning lines X 1 to X m by sequentially outputting the high-level shift pulse. In addition, a write power supply voltage VL for applying a write current is applied to the drive transistors 23 connected to the supply lines Z 1 to Z m via the power supply lines 90 during the selection period, and the drive transistors 23 are used during the light emission period. A power supply driver that applies a drive power supply voltage VH for causing a drive current to flow through the organic EL element 20 is connected to each power supply wiring 90. The power supply driver synchronizes with the selection driver in order from the supply line Z 1 to the supply line Z m (the supply line Z 1 is next to the supply line Z m ) (low-level voltage of the counter electrode of the organic EL element 20). The supply lines Z 1 to Z m are sequentially selected by sequentially outputting the write power supply voltage VL having a lower level. Further, when the selection driver selects each of the scanning lines X 1 to X m , the data driver sends a write current (current signal) that is a write current through the source and drain of the drive transistors 23 in a predetermined row. To all the signal lines Y 1 to Y n . At this time the wiring terminals 90b by supply lines Z 1 to Z m to the connected also powered driver to the feeding line 90, a write feed voltage VL of low level from both 90c is output. The counter electrode 20c and the common wiring 91 are connected to the outside by a wiring terminal 91c and are kept at a constant common potential Vcom (for example, ground = 0 volts).

走査線Ｘiの選択期間においては、ｉ行目の走査線Ｘiにハイレベルのシフトパルスが出力されているから、スイッチトランジスタ２１及び保持トランジスタ２２がオン状態となる。各選択期間において、データドライバ側の電位は、給電配線９０，９０，…及び供給線Ｚ1〜Ｚmに出力された書込給電電圧ＶL以下で且つこの書込給電電圧ＶLはコモン電位Ｖcom以下に設定されている。したがってこの時、有機ＥＬ素子２０から信号線Ｙ1〜Ｙnに流れることはないので図２に示すように、データドライバによって階調に応じた電流値の書込電流（書込電流）が矢印Ａの通り、信号線Ｙ1〜Ｙnに流れ、画素回路Ｐi,jにおいては給電配線９０及び供給線Ｚiから駆動トランジスタ２３のソース−ドレイン間、スイッチトランジスタ２１のソース−ドレイン間を介して信号線Ｙjに向かった書込電流（書込電流）が流れる。このように駆動トランジスタ２３のソース−ドレイン間を流れる電流の電流値は、データドライバによって一義的に制御され、データドライバは、外部から入力された階調に応じて書込電流（書込電流）の電流値を設定する。書込電流（書込電流）が流れている間、ｉ行目のＰi,1〜Ｐi,nの各駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧は、それぞれ信号線Ｙ1〜Ｙnに流れる書込電流（書込電流）の電流値、つまり駆動トランジスタ２３のＶg−Ｉds特性の経時変化にかかわらず駆動トランジスタ２３のドレイン２３ｄ−ソース２３ｓ間を流れる書込電流（書込電流）の電流値に見合うように強制的に設定され、この電圧のレベルに従った大きさの電荷がキャパシタ２４にチャージされて、書込電流（書込電流）の電流値が駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧のレベルに変換される。その後の発光期間では、走査線Ｘiがローレベルになり、スイッチトランジスタ２１及び保持トランジスタ２２がオフ状態となるが、オフ状態の保持トランジスタ２２によってキャパシタ２４の電極２４Ａ側の電荷が閉じ込められてフローティング状態になり、駆動トランジスタ２３のソース２３ｓの電圧が選択期間から発光期間に移行する際に変調しても、駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電位差がそのまま維持される。この発光期間では、供給線Ｚi及びそれに接続された給電配線９０の電位が駆動給電電圧ＶHとなり、有機ＥＬ素子２０の対向電極２０ｃの電位Ｖcomより高くなることによって、供給線Ｚi及びそれに接続された給電配線９０から駆動トランジスタ２３を介して有機ＥＬ素子２０に駆動電流が矢印Ｂの方向に流れ、有機ＥＬ素子２０が発光する。駆動電流の電流値は駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧に依存するため、発光期間における駆動電流の電流値は、選択期間における書込電流（引抜電流）の電流値に等しくなる。 In the selection period of the scan line X i, because the high-level shift pulse to the i-th scanning line X i is output, the switch transistor 21 and holding transistor 22 are turned on. In each selection period, the potential of the data driver side, feed interconnections 90, 90, ... and the supply lines Z 1 to Z m output to the and below the write feed voltage VL the write feed voltage VL below the common potential Vcom Is set to Therefore, at this time, since the organic EL element 20 does not flow to the signal lines Y 1 to Y n , as shown in FIG. 2, a write current (write current) having a current value corresponding to the gradation is indicated by an arrow by the data driver. As shown in A, the signal flows to the signal lines Y 1 to Y n , and in the pixel circuit P i, j , the power supply wiring 90 and the supply line Z i pass between the source and drain of the drive transistor 23 and between the source and drain of the switch transistor 21. Thus, a write current (write current) directed to the signal line Y j flows. In this way, the current value of the current flowing between the source and drain of the drive transistor 23 is uniquely controlled by the data driver, and the data driver writes the write current (write current) according to the gradation input from the outside. Set the current value. While the write current (write current) is flowing, i-th row of P i, 1 to P i, the voltage between the gate 23g- source 23s of the driving transistor 23 of the n each signal line Y 1 to Y The write current (write current) flowing between the drain 23d and the source 23s of the drive transistor 23 regardless of the current value of the write current (write current) flowing through n , that is, the change in the Vg-Ids characteristic of the drive transistor 23 with time. The capacitor 24 is forcibly set so as to meet the current value of the current, and the capacitor 24 is charged with a charge having a magnitude according to the level of this voltage, so that the current value of the write current (write current) becomes the gate 23g of the drive transistor 23. -It is converted into the voltage level between the sources 23s. In the subsequent light emission period, the scanning line X i becomes a low level, and the switch transistor 21 and the holding transistor 22 are turned off. However, the charge on the electrode 24A side of the capacitor 24 is confined by the holding transistor 22 in the off state and floats. Even if the voltage of the source 23s of the drive transistor 23 is modulated when the voltage shifts from the selection period to the light emission period, the potential difference between the gate 23g and the source 23s of the drive transistor 23 is maintained as it is. In this light emission period, the potential of the supply line Z i and the power supply wiring 90 connected thereto becomes the drive power supply voltage VH, which is higher than the potential Vcom of the counter electrode 20c of the organic EL element 20, thereby connecting to the supply line Z i and the supply line Z i. A drive current flows from the power supply wiring 90 to the organic EL element 20 through the drive transistor 23 in the direction of arrow B, and the organic EL element 20 emits light. Since the current value of the drive current depends on the voltage between the gate 23g and the source 23s of the drive transistor 23, the current value of the drive current in the light emission period is equal to the current value of the write current (drawing current) in the selection period.

ＥＬディスプレイパネル１の別のアクティブマトリクス駆動方法は次のようになる。すなわち、図１４に示すように、発振回路によって給電配線９０，９０，…及び供給線Ｚ1〜Ｚmに対してクロック信号を出力する。また、選択ドライバによって走査線Ｘ1から走査線Ｘmへの順（走査線Ｘmの次は走査線Ｘ1）にハイレベルのシフトパルスを順次出力することにより走査線Ｘ1〜Ｘmを順次選択するが、選択ドライバが走査線Ｘ1〜Ｘmの何れか１つにシフトパルスを出力している時には発振回路のクロック信号がローレベルになる。また、選択ドライバが各走査線Ｘ1〜Ｘmを選択している時に、データドライバが書込電流である引抜電流（電流信号）を駆動トランジスタ２３のソース−ドレイン間を介して全信号線Ｙ1〜Ｙnに流す。なお、対向電極２０ｃ及び給電配線９０の一定のコモン電位Ｖcom（例えば、接地＝０ボルト）に保たれている。 Another active matrix driving method for the EL display panel 1 is as follows. That is, as shown in FIG. 14, a clock signal is output to the power supply wirings 90, 90,... And the supply lines Z 1 to Z m by the oscillation circuit. Further, the selection driver sequentially outputs high-level shift pulses in the order from the scanning line X 1 to the scanning line X m (the scanning line X 1 is the scanning line X m ), thereby causing the scanning lines X 1 to X m to be output. Although the selection is sequentially performed, when the selection driver outputs a shift pulse to any one of the scanning lines X 1 to X m , the clock signal of the oscillation circuit becomes a low level. Further, when the selection driver selects each of the scanning lines X 1 to X m , the data driver sends a drawing current (current signal) as a write current to all the signal lines Y through the source and drain of the drive transistor 23. flow to 1 ~Y n. The counter electrode 20c and the power supply wiring 90 are kept at a constant common potential Vcom (for example, ground = 0 volts).

走査線Ｘiの選択期間においては、ｉ行目の走査線Ｘiにシフトパルスが出力されているから、スイッチトランジスタ２１及び保持トランジスタ２２がオン状態となる。各選択期間において、データドライバ側の電位は、給電配線９０，９０，…及び供給線Ｚ1〜Ｚmに出力されたクロック信号のローレベル以下で且つこのクロック信号のローレベルはコモン電位Ｖcom以下に設定されている。したがってこの時、有機ＥＬ素子２０から信号線Ｙ1〜Ｙnに流れることはないので図２に示すように、データドライバによって階調に応じた電流値の書込電流（引抜電流）が矢印Ａの通り、信号線Ｙ1〜Ｙnに流れ、画素回路Ｐi,jにおいては給電配線９０及び供給線Ｚiから駆動トランジスタ２３のソース−ドレイン間、スイッチトランジスタ２１のソース−ドレイン間を介して信号線Ｙjに向かった書込電流（引抜電流）が流れる。このように駆動トランジスタ２３のソース−ドレイン間を流れる電流の電流値は、データドライバによって一義的に制御され、データドライバは、外部から入力された階調に応じて書込電流（引抜電流）の電流値を設定する。書込電流（引抜電流）が流れている間、ｉ行目のＰi,1〜Ｐi,nの各駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧は、それぞれ信号線Ｙ1〜Ｙnに流れる書込電流（引抜電流）の電流値、つまり駆動トランジスタ２３のＶg−Ｉds特性の経時変化にかかわらず駆動トランジスタ２３のドレイン２３ｄ−ソース２３ｓ間を流れる書込電流（引抜電流）の電流値に見合うように強制的に設定され、この電圧のレベルに従った大きさの電荷がキャパシタ２４にチャージされて、書込電流（引抜電流）の電流値が駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧のレベルに変換される。その後の発光期間では、走査線Ｘiがローレベルになり、スイッチトランジスタ２１及び保持トランジスタ２２がオフ状態となるが、オフ状態の保持トランジスタ２２によってキャパシタ２４の電極２４Ａ側の電荷が閉じ込められてフローティング状態になり、駆動トランジスタ２３のソース２３ｓの電圧が選択期間から発光期間に移行する際に変調しても、駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電位差がそのまま維持される。この発光期間のうち、いずれの行の選択期間でもない間、つまり、クロック信号が給電配線９０及び供給線Ｚiの電位が有機ＥＬ素子２０の対向電極２０ｃ及び給電配線９０の電位Ｖcomより高いハイレベルの間、より高電位の給電配線９０及び供給線Ｚiから駆動トランジスタ２３のソース−ドレイン間を介して有機ＥＬ素子２０に駆動電流が矢印Ｂの方向に流れ、有機ＥＬ素子２０が発光する。駆動電流の電流値は駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧に依存するため、発光期間における駆動電流の電流値は、選択期間における書込電流（引抜電流）の電流値に等しくなる。また発光期間において、いずれかの行の選択期間の間、つまりクロック信号がローレベルである時は、給電配線９０及び供給線Ｚiの電位が対向電極２０ｃ及び給電配線９０の電位Ｖcom以下であるので、有機ＥＬ素子２０に駆動電流は流れず発光しない。 In the selection period of the scan line X i, from the shift pulse to the i-th scanning line X i is output, the switch transistor 21 and holding transistor 22 are turned on. In each selection period, the potential of the data driver side, feed interconnections 90, 90, ... and the low level of the supply lines Z 1 to Z m and the clock signal following a low level of the clock signal output to the following common potential Vcom Is set to Therefore, at this time, since the organic EL element 20 does not flow to the signal lines Y 1 to Y n , as shown in FIG. 2, the write current (drawing current) having a current value corresponding to the gradation is indicated by the arrow A by the data driver. As described above, the signal lines Y 1 to Y n flow, and in the pixel circuit P i, j , the power supply wiring 90 and the supply line Z i are connected between the source and drain of the drive transistor 23 and between the source and drain of the switch transistor 21. A write current (drawing current) toward the signal line Y j flows. In this way, the current value of the current flowing between the source and drain of the drive transistor 23 is uniquely controlled by the data driver, and the data driver has a write current (drawing current) according to the gradation input from the outside. Set the current value. While the write current (drawing current) is flowing, the voltage between the gate 23g and the source 23s of each driving transistor 23 of the i- th row P i, 1 to P i, n is the signal line Y 1 to Y n , respectively. Current value of the write current (extraction current) flowing through the transistor 23, that is, the current value of the write current (extraction current) flowing between the drain 23d and the source 23s of the drive transistor 23 regardless of the change with time in the Vg-Ids characteristic of the drive transistor 23. The capacitor 24 is forcibly set to meet the voltage level, the capacitor 24 is charged with a charge, and the current value of the write current (drawing current) is between the gate 23g and the source 23s of the drive transistor 23. Is converted to the voltage level. In the subsequent light emission period, the scanning line X i becomes a low level, and the switch transistor 21 and the holding transistor 22 are turned off. However, the charge on the electrode 24A side of the capacitor 24 is confined by the holding transistor 22 in the off state and floats. Even if the voltage of the source 23s of the drive transistor 23 is modulated when the voltage shifts from the selection period to the light emission period, the potential difference between the gate 23g and the source 23s of the drive transistor 23 is maintained as it is. During this light emission period, during which the row is not a selection period, that is, the clock signal is high when the potential of the power supply wiring 90 and the supply line Z i is higher than the potential Vcom of the counter electrode 20 c of the organic EL element 20 and the power supply wiring 90. During the level, the drive current flows in the direction of the arrow B from the higher potential power supply line 90 and the supply line Z i to the organic EL element 20 through the source and drain of the drive transistor 23, and the organic EL element 20 emits light. . Since the current value of the drive current depends on the voltage between the gate 23g and the source 23s of the drive transistor 23, the current value of the drive current in the light emission period is equal to the current value of the write current (drawing current) in the selection period. Further, in the light emission period, during the selection period of any row, that is, when the clock signal is at a low level, the potential of the power supply wiring 90 and the supply line Z i is equal to or lower than the potential Vcom of the counter electrode 20c and the power supply wiring 90. Therefore, no drive current flows through the organic EL element 20 and no light is emitted.

何れの駆動方法においても、スイッチトランジスタ２１は、駆動トランジスタ２３のソース２３ｓと信号線Ｙjとの間の電流のオン（選択期間）・オフ（発光期間）を行うものとして機能する。また、保持トランジスタ２２は、選択期間に駆動トランジスタ２３のソース２３ｓ−ドレイン２３ｄ間に電流が流れることができる状態にし、発光期間に駆動トランジスタ２３のゲート２３ｇに印加した電圧を保持するものとして機能する。そして、駆動トランジスタ２３は、発光期間中に供給線Ｚi及び給電配線９０がハイレベルになった時に、階調に応じた大きさの電流を有機ＥＬ素子２０に流して有機ＥＬ素子２０を駆動するものとして機能する。 In any driving method, the switch transistor 21 functions to turn on (selection period) and off (light emission period) the current between the source 23s of the driving transistor 23 and the signal line Yj . In addition, the holding transistor 22 functions so that a current can flow between the source 23s and the drain 23d of the driving transistor 23 during the selection period, and holds the voltage applied to the gate 23g of the driving transistor 23 during the light emission period. . Then, when the supply line Z i and the power supply wiring 90 are at a high level during the light emission period, the drive transistor 23 drives the organic EL element 20 by flowing a current having a magnitude corresponding to the gradation to the organic EL element 20. It functions as something to do.

以上のように、給電配線９０を流れる電流の大きさは一列の走査線Ｘiに接続されたｎ個の有機ＥＬ素子２０に流れる駆動電流の大きさの和になるので、ＶＧＡ以上の画素数で動画駆動するための選択期間に設定した場合、給電配線９０の寄生容量が増大してしまい、薄膜トランジスタのゲート電極又はソース、ドレイン電極のような薄膜ではｎ個の有機ＥＬ素子２０に書込電流（つまり駆動電流）を流すには抵抗が高すぎるが、本実施形態では、画素回路Ｐ1,1〜Ｐm,nの薄膜トランジスタのゲート電極やソース、ドレイン電極とは異なる導電層によって給電配線９０を構成しているので給電配線９０による電圧降下は小さくなり、短い選択期間であっても遅延なく十分に書込電流（引抜電流）を流すことができる。そして、給電配線９０を厚くすることで給電配線９０を低抵抗化したので、給電配線９０の幅を狭くすることができる。そのため、ボトムエミッションの場合、画素開口率の減少を最小限に抑えることができる。 As described above, the magnitude of the current flowing through the power supply wiring 90 is the sum of the magnitudes of the drive currents flowing through the n organic EL elements 20 connected to the one line of scanning lines X i. In this case, the parasitic capacitance of the power supply wiring 90 is increased, and in the thin film such as the gate electrode or the source / drain electrode of the thin film transistor, the write current is supplied to the n organic EL elements 20. In other words, in this embodiment, the power supply wiring 90 is formed of a conductive layer different from the gate electrode, the source electrode, and the drain electrode of the thin film transistors of the pixel circuits P 1,1 to P m, n. Thus, the voltage drop due to the power supply wiring 90 is reduced, and the write current (drawing current) can flow sufficiently without delay even in a short selection period. Since the resistance of the power supply wiring 90 is reduced by increasing the thickness of the power supply wiring 90, the width of the power supply wiring 90 can be reduced. Therefore, in the case of bottom emission, the decrease in pixel aperture ratio can be minimized.

同様に、発光期間に共通配線９１に流れる駆動電流の大きさは、選択期間に給電配線９０に流れる書込電流（引抜電流）の大きさと同じなので、画素回路Ｐ1,1〜Ｐm,nの薄膜トランジスタのゲート電極やソース、ドレイン電極とは異なる導電層を対向電極２０ｃに接続しているので、配線９１を厚膜にすることができ、共通配線９１を低抵抗化することができ、さらに対向電極２０ｃ自体が薄膜化してより高抵抗になっても対向電極２０ｃの電圧を面内で一様にすることができる。従って、仮に全ての画素電極２０ａに同じ電位を印加した場合でも、どの有機ＥＬ層２０ｂの発光強度もほぼ等しくなり、面内の発光強度を一様することができる。 Similarly, since the magnitude of the drive current flowing through the common line 91 during the light emission period is the same as the magnitude of the write current (drawing current) flowing through the power supply line 90 during the selection period, the pixel circuits P 1,1 to P m, n Since the conductive layer different from the gate electrode, source, and drain electrode of the thin film transistor is connected to the counter electrode 20c, the wiring 91 can be made thick, and the resistance of the common wiring 91 can be reduced. Even if the counter electrode 20c itself is thinned to have a higher resistance, the voltage of the counter electrode 20c can be made uniform in the plane. Therefore, even if the same potential is applied to all the pixel electrodes 20a, the light emission intensity of any organic EL layer 20b is substantially equal, and the in-plane light emission intensity can be made uniform.

また、ＥＬディスプレイパネル１をトップエミッション型として用いた場合、対向電極２０ｃをより薄膜化ことが可能なので、有機ＥＬ層２０ｂを発した光が対向電極２０ｃを透過中に減衰し難くなる。更に、平面視して水平方向に隣り合う画素電極２０ａの間に共通配線９１が設けられているため、画素開口率の減少を最小限に抑えることができる。   Further, when the EL display panel 1 is used as a top emission type, the counter electrode 20c can be made thinner, so that light emitted from the organic EL layer 20b is not easily attenuated while being transmitted through the counter electrode 20c. Furthermore, since the common wiring 91 is provided between the pixel electrodes 20a adjacent in the horizontal direction in plan view, a decrease in the pixel aperture ratio can be minimized.

また、供給線Ｚ1〜Ｚmが信号線Ｙ1〜Ｙnの上層となるから、トランジスタアレイ基板５０、ＥＬディスプレイパネル１の製造過程において供給線Ｚ1〜Ｚmを下地層として供給線Ｚ1〜Ｚmに電圧を印加した状態でメッキ液に浸漬することによって、供給線Ｚ1〜Ｚmに積層された給電配線９０を成長させることができる。 Since the supply lines Z 1 to Z m are the upper layers of the signal lines Y 1 to Y n , the supply lines Z 1 to Z m are used as a base layer in the manufacturing process of the transistor array substrate 50 and the EL display panel 1. by immersion in a plating solution in a state where a voltage is applied to the 1 to Z m, can be grown have been feed interconnection 90 laminated to the supply line Z 1 to Z m.

ここで、ＥＬディスプレイパネル１の画素をＷＸＧＡ（７６８×１３６６）としたときに、給電配線９０及び共通配線９１の望ましい幅、断面積を定義する。図１５は、各画素回路Ｐ1,1〜Ｐm,nの駆動トランジスタ２３及び有機ＥＬ素子２０の電流−電圧特性を示すグラフである。 Here, when the pixel of the EL display panel 1 is WXGA (768 × 1366), the desirable width and cross-sectional area of the power supply wiring 90 and the common wiring 91 are defined. FIG. 15 is a graph showing current-voltage characteristics of the drive transistor 23 and the organic EL element 20 of each pixel circuit P 1,1 to P m, n .

図１５において、縦軸は１つの駆動トランジスタ２３のソース２３ｓ−ドレイン２３ｄ間を流れる書込電流の電流値又は１つの有機ＥＬ素子２０のアノード−カソード間を流れる駆動電流の電流値であり、横軸は１つの駆動トランジスタ２３のソース２３ｓ−ドレイン２３ｄ間の電圧（同時に１つの駆動トランジスタ２３のゲート２３ｇ−ドレイン２３ｄ間の電圧）である。図中、実線Ｉds maxは、最高輝度階調（最も明るい表示）のときの書込電流及び駆動電流であり、一点鎖線Ｉds midは、最高輝度階調と最低輝度階調との間の中間輝度階調のときの書込電流及び駆動電流であり、二点鎖線Ｖpoは駆動トランジスタ２３の不飽和領域（線形領域）と飽和領域との閾値つまりピンチオフ電圧であり、三点鎖線Ｖdsは駆動トランジスタ２３のソース２３ｓ−ドレイン２３ｄ間を流れる書込電流であり、破線ＩELは有機ＥＬ素子２０のアノード−カソード間を流れる駆動電流である。   In FIG. 15, the vertical axis represents the current value of the write current flowing between the source 23 s and the drain 23 d of one drive transistor 23 or the current value of the drive current flowing between the anode and the cathode of one organic EL element 20. The axis is the voltage between the source 23s and the drain 23d of one drive transistor 23 (at the same time, the voltage between the gate 23g and the drain 23d of one drive transistor 23). In the figure, solid line Ids max is a write current and drive current at the maximum luminance gradation (brightest display), and alternate long and short dash line Ids mid is an intermediate luminance between the highest luminance gradation and the lowest luminance gradation. The two-dot chain line Vpo is a threshold value, that is, a pinch-off voltage between the unsaturated region (linear region) and the saturated region of the driving transistor 23, and the three-dot chain line Vds is the driving transistor 23. The write current that flows between the source 23s and the drain 23d of the organic EL element 20, and the broken line IEL is the drive current that flows between the anode and the cathode of the organic EL element 20.

ここで電圧ＶP1は、最高輝度階調時の駆動トランジスタ２３のピンチオフ電圧であり、電圧ＶP2は、駆動トランジスタ２３が最高輝度階調の書込電流が流れるときのソース−ドレイン間電圧であり、電圧ＶELmax（電圧ＶP4−電圧ＶP3）は有機ＥＬ素子２０が最高輝度階調の書込電流と電流値が等しい最高輝度階調の駆動電流で発光するときのアノード−カソード間の電圧である。電圧ＶP2'は、駆動トランジスタ２３が中間輝度階調の書込電流が流れるときのソース−ドレイン間電圧であり、電圧（電圧ＶP4'−電圧ＶP3'）は有機ＥＬ素子２０が中間輝度階調の書込電流と電流値が等しい中間輝度階調の駆動電流で発光するときのアノード−カソード間電圧である。   Here, the voltage VP1 is a pinch-off voltage of the driving transistor 23 at the maximum luminance gradation, and the voltage VP2 is a source-drain voltage when a writing current of the maximum luminance gradation flows through the driving transistor 23. VELmax (voltage VP4−voltage VP3) is a voltage between the anode and the cathode when the organic EL element 20 emits light with the driving current of the maximum luminance gradation whose current value is equal to the writing current of the maximum luminance gradation. The voltage VP2 ′ is a source-drain voltage when the driving transistor 23 receives an intermediate luminance gradation write current, and the voltage (voltage VP4′−voltage VP3 ′) is an organic EL element 20 having an intermediate luminance gradation. This is the anode-cathode voltage when light is emitted with a drive current of an intermediate luminance gradation whose current value is equal to the write current.

駆動トランジスタ２３及び有機ＥＬ素子２０はいずれも飽和領域で駆動させるために、（給電配線９０の発光期間時の駆動給電電圧ＶH）から（共通配線９１の発光期間時の電圧Ｖcom）を減じた値ＶXは下記の式（２）を満たす。   A value obtained by subtracting (the voltage Vcom during the light emission period of the common wiring 91) from (the drive power supply voltage VH during the light emission period of the power supply wiring 90) in order to drive the drive transistor 23 and the organic EL element 20 in the saturation region. VX satisfies the following formula (2).

ＶX＝Ｖpo＋Ｖth＋Ｖm＋ＶEL ……（２）       VX = Vpo + Vth + Vm + VEL (2)

Ｖth（最高輝度時の場合ＶP2−ＶP1に等しい）は駆動トランジスタ２３の閾値電圧であり、ＶEL（最高輝度時の場合ＶELmaxに等しい）は有機ＥＬ素子２０のアノード−カソード間電圧であり、Ｖmは、階調に応じて変位する許容電圧である。   Vth (equal to VP2−VP1 at the maximum luminance) is a threshold voltage of the drive transistor 23, VEL (equal to VELmax at the maximum luminance) is an anode-cathode voltage of the organic EL element 20, and Vm is The allowable voltage is displaced according to the gradation.

図から明らかなように、電圧ＶXのうち、輝度階調が高くなる程、トランジスタ２３のソース−ドレイン間に要する電圧（Ｖpo＋Ｖth）が高くなるとともに有機ＥＬ素子２０のアノード−カソード間に要する電圧ＶELが高くなる。したがって、許容電圧Ｖmは、輝度階調が高くなるほど低くなり、最小許容電圧ＶminはＶP3−ＶP2となる。   As is apparent from the figure, the higher the luminance gradation of the voltage VX, the higher the voltage (Vpo + Vth) required between the source and drain of the transistor 23 and the voltage VEL required between the anode and cathode of the organic EL element 20. Becomes higher. Therefore, the allowable voltage Vm decreases as the luminance gradation increases, and the minimum allowable voltage Vmin becomes VP3−VP2.

有機ＥＬ素子２０は低分子ＥＬ材料及び高分子ＥＬ材料にかかわらず一般的に経時劣化し、高抵抗化する。１００００時間後のアノード−カソード間電圧は初期時の１．４倍〜数倍程度になることが確認されている。つまり、電圧ＶELは、同じ輝度階調時でも時間が経つ程高くなる。このため、駆動初期時の許容電圧Ｖmが高い程長期間にわたって動作が安定するので、電圧ＶELが８Ｖ以上、より望ましくは１３Ｖ以上となるように電圧ＶXを設定している。   The organic EL element 20 generally deteriorates with time regardless of the low-molecular EL material and the high-molecular EL material, and increases in resistance. It has been confirmed that the anode-cathode voltage after 10,000 hours is about 1.4 times to several times the initial voltage. That is, the voltage VEL increases with time even at the same luminance gradation. For this reason, the higher the allowable voltage Vm at the beginning of driving, the more stable the operation over a long period of time. Therefore, the voltage VX is set so that the voltage VEL is 8V or higher, more preferably 13V or higher.

この許容電圧Ｖmには、有機ＥＬ素子２０の高抵抗化ばかりでなく、さらに、給電配線９０による電圧降下の分も含まれる。   This allowable voltage Vm includes not only the increase in resistance of the organic EL element 20 but also the voltage drop due to the power supply wiring 90.

給電配線９０の配線抵抗のために電圧降下が大きいとＥＬディスプレイパネル１の消費電力が著しく増大してしまうため、給電配線９０の電圧降下は１Ｖ以下に設定することが特に好ましい。１つの有機ＥＬ素子２０は、ＥＬディスプレイパネル１のパネルサイズが３２インチの場合、最大輝度階調に発光するときの電流値は約５．４μＡ〜６．８μＡ、４０インチの場合、８．５μＡ〜１１．０μＡに設定されている。   If the voltage drop is large due to the wiring resistance of the power supply wiring 90, the power consumption of the EL display panel 1 is remarkably increased. Therefore, the voltage drop of the power supply wiring 90 is particularly preferably set to 1V or less. One organic EL element 20 has a current value of about 5.4 μA to 6.8 μA when emitting light at the maximum luminance gradation when the panel size of the EL display panel 1 is 32 inches, and 8.5 μA when 40 inches. It is set to ˜11.0 μA.

行方向の一つの画素の長さである画素幅Ｗpと、行方向の画素数（１３６６）と、左側の非画素領域における給電配線９０から配線端子９０ｂまでの延長部分と、右側の非画素領域における給電配線９０から配線端子９０ｃまでの延長部分と、を考慮した結果、ＥＬディスプレイパネル１のパネルサイズが３２インチ、４０インチの場合、給電配線９０の全長はそれぞれ７０６．７ｍｍ、８９５．２ｍｍとなる。ここで、給電配線９０の線幅ＷL及び共通配線９１の線幅ＷLが広くなると、構造上有機ＥＬ層２０ｂの面積が小さくなり、さらに他の配線との重なり寄生容量を発生してさらなる電圧降下をもたらすため、給電配線９０の幅ＷL及び共通配線９１の線幅ＷLはそれぞれ画素幅Ｗpの５分の１以下に抑えることが望ましい。このようなことを考慮すると、ＥＬディスプレイパネル１のパネルサイズが３２インチ、４０インチの場合、給電配線９０の線幅ＷL及び共通配線９１の線幅ＷLはそれぞれ３４μｍ以内、４４μｍ以内となる。また給電配線９０及び共通配線９１の最大膜厚Ｈmaxはアスペクト比を考慮すると、トランジスタ２１〜２３の最小加工寸法４μｍの１．５倍、つまり６μｍとなる。したがって給電配線９０及び共通配線９１の最大断面積Ｓmaxは３２インチ、４０インチで、それぞれ２０４μｍ2、２６４μｍ2となる。 The pixel width Wp which is the length of one pixel in the row direction, the number of pixels in the row direction (1366), the extension from the power supply wiring 90 to the wiring terminal 90b in the left non-pixel region, and the right non-pixel region As a result of considering the extended portion from the power supply wiring 90 to the wiring terminal 90c in FIG. 2, when the panel size of the EL display panel 1 is 32 inches and 40 inches, the total length of the power supply wiring 90 is 706.7 mm and 895.2 mm, respectively. Become. Here, when the line width WL of the power supply wiring 90 and the line width WL of the common wiring 91 are widened, the area of the organic EL layer 20b is structurally reduced, and further, a parasitic capacitance with other wiring is generated, resulting in further voltage drop. Therefore, it is desirable to suppress the width WL of the power supply wiring 90 and the line width WL of the common wiring 91 to one fifth or less of the pixel width Wp. Considering this, when the panel size of the EL display panel 1 is 32 inches and 40 inches, the line width WL of the power supply wiring 90 and the line width WL of the common wiring 91 are within 34 μm and within 44 μm, respectively. Further, the maximum film thickness Hmax of the power supply wiring 90 and the common wiring 91 is 1.5 times the minimum processing dimension 4 μm of the transistors 21 to 23, that is, 6 μm, in consideration of the aspect ratio. Thus the maximum cross-sectional area Smax of the feed interconnection 90 and common interconnection 91 is 32-inch 40-inch respectively 204Myuemu 2, a 264μm 2.

このような３２インチのＥＬディスプレイパネル１について、最大電流が流れるように全点灯したときの給電配線９０及び共通配線９１のそれぞれの最大電圧降下を１Ｖ以下にするためには図１６に示すように、給電配線９０及び共通配線９１のそれぞれの配線抵抗率ρ／断面積Ｓは４．７Ω／ｃｍ以下に設定される必要がある。図１７に３２インチのＥＬディスプレイパネル１の給電配線９０及び共通配線９１のそれぞれの断面積と電流密度の相関関係を表す。なお、上述した給電配線９０及び共通配線９１の最大断面積Ｓmax時に許容される抵抗率は、３２インチで９．６μΩｃｍ、４０インチで６．４μΩｃｍとなる。   For such a 32-inch EL display panel 1, in order to set the maximum voltage drop of the power supply wiring 90 and the common wiring 91 to 1 V or less when all lights up so that the maximum current flows, as shown in FIG. The wiring resistivity ρ / cross-sectional area S of each of the power supply wiring 90 and the common wiring 91 needs to be set to 4.7 Ω / cm or less. FIG. 17 shows the correlation between the cross-sectional area of each of the power supply wiring 90 and the common wiring 91 of the 32-inch EL display panel 1 and the current density. Note that the resistivity allowed at the time of the maximum cross-sectional area Smax of the power supply wiring 90 and the common wiring 91 is 9.6 μΩcm at 32 inches and 6.4 μΩcm at 40 inches.

そして、４０インチのＥＬディスプレイパネル１について、最大電流が流れるように全点灯したときの給電配線９０及び共通配線９１のそれぞれの最大電圧降下を１Ｖ以下にするためには図１８に示すように、給電配線９０及び共通配線９１のそれぞれの配線抵抗率ρ／断面積Ｓは２．４Ω／ｃｍ以下に設定される必要がある。図１９に４０インチのＥＬディスプレイパネル１の給電配線９０及び共通配線９１のそれぞれの断面積と電流密度の相関関係を表す。   Then, for the 40-inch EL display panel 1, in order to set the maximum voltage drop of the power supply wiring 90 and the common wiring 91 to 1 V or less when fully lit so that the maximum current flows, as shown in FIG. The wiring resistivity ρ / cross-sectional area S of each of the power supply wiring 90 and the common wiring 91 needs to be set to 2.4 Ω / cm or less. FIG. 19 shows the correlation between the cross-sectional area of each of the power supply wiring 90 and the common wiring 91 of the 40-inch EL display panel 1 and the current density.

給電配線９０及び共通配線９１の故障により動作しなくなる故障寿命ＭＴＦは、下記の式（３）を満たす。   The failure life MTF that does not operate due to the failure of the power supply wiring 90 and the common wiring 91 satisfies the following formula (3).

ＭＴＦ＝Ａ ｅｘｐ（Ｅａ／ＫbＴ）／ρＪ2 ……（３） MTF = A exp (Ea / K b T) / ρJ 2 (3)

Ｅａは活性化エネルギー、ＫbＴ＝８．６１７×１０―5ｅＶ、ρは給電配線９０及び共通配線９１の抵抗率、Ｊは電流密度である。 Ea is the activation energy, the resistivity of the K b T = 8.617 × 10- 5 eV, ρ is the feed interconnection 90 and common interconnection 91, J is the current density.

給電配線９０及び共通配線９１の故障寿命ＭＴＦは抵抗率の増大やエレクトロマイグレーションに律速する。給電配線９０及び共通配線９１をＡｌ系（Ａｌ単体或いはＡｌＴｉやＡｌＮｄ等の合金）に設定し、ＭＴＦが１００００時間、８５℃の動作温度で試算すると、電流密度Ｊは２．１×１０4Ａ／ｃｍ2以下にする必要がある。同様に給電配線９０及び共通配線９１をＣｕに設定すると、２．８×１０6Ａ／ｃｍ2以下にする必要がある。なおＡｌ合金内のＡｌ以外の材料はＡｌよりも低い抵抗率であることを前提としている。 The failure life MTF of the power supply wiring 90 and the common wiring 91 is limited by an increase in resistivity or electromigration. When the power supply wiring 90 and the common wiring 91 are set to be Al-based (Al alone or an alloy such as AlTi or AlNd) and the MTF is estimated for 10,000 hours at an operating temperature of 85 ° C., the current density J is 2.1 × 10 4 A. / Cm 2 or less. Similarly, when the power supply wiring 90 and the common wiring 91 are set to Cu, the power supply wiring 90 and the common wiring 91 need to be 2.8 × 10 6 A / cm 2 or less. It is assumed that materials other than Al in the Al alloy have a lower resistivity than Al.

これらのことを考慮して、３２インチのＥＬディスプレイパネル１では、全点灯状態で１００００時間に給電配線９０及び共通配線９１が故障しないようなＡｌ系の給電配線９０及び共通配線９１のそれぞれの断面積Ｓは、図１７から、５７μｍ2以上必要になり、同様にＣｕの給電配線９０及び共通配線９１のそれぞれの断面積Ｓは、図１７から、０．４３μｍ2以上必要になる。 Considering these, in the 32-inch EL display panel 1, each of the Al-based power supply wiring 90 and the common wiring 91 is disconnected so that the power supply wiring 90 and the common wiring 91 do not break down in 10,000 hours in the fully lit state. The area S is required to be 57 μm 2 or more from FIG. 17, and similarly, the cross-sectional areas S of the Cu power supply wiring 90 and the common wiring 91 are required to be 0.43 μm 2 or more from FIG.

そして４０インチのＥＬディスプレイパネル１では、全点灯状態で１００００時間に給電配線９０及び共通配線９１が故障しないようなＡｌ系の給電配線９０及び共通配線９１のそれぞれの断面積Ｓは、図１９から、９２μｍ2以上必要になり、同様にＣｕの給電配線９０及び共通配線９１のそれぞれの断面積Ｓは、図１９から、０．６９μｍ2以上必要になる。 In the 40-inch EL display panel 1, the cross-sectional areas S of the Al-based power supply wiring 90 and the common wiring 91 so that the power supply wiring 90 and the common wiring 91 do not fail in 10,000 hours in the fully lit state are shown in FIG. 92 μm 2 or more, and similarly, the cross-sectional areas S of the Cu power supply wiring 90 and the common wiring 91 are required to be 0.69 μm 2 or more from FIG.

Ａｌ系の給電配線９０及び共通配線９１では、Ａｌ系の抵抗率が４．００μΩｃｍとすると、３２インチのＥＬディスプレイパネル１では上述のように配線抵抗率ρ／断面積Ｓが４．７Ω／ｃｍ以下なので、最小断面積Ｓminは８５．１μｍ2となる。このとき上述のように給電配線９０及び共通配線９１の配線幅ＷLは３４μｍ以内なので給電配線９０及び共通配線９１の最小膜厚Ｈminは２．５０μｍとなる。 Assuming that the Al-based power supply wiring 90 and the common wiring 91 have an Al-based resistivity of 4.00 μΩcm, the 32-inch EL display panel 1 has a wiring resistivity ρ / cross-sectional area S of 4.7 Ω / cm as described above. Therefore, the minimum cross-sectional area Smin is 85.1 μm 2 . At this time, since the wiring width WL of the power supply wiring 90 and the common wiring 91 is within 34 μm as described above, the minimum film thickness Hmin of the power supply wiring 90 and the common wiring 91 is 2.50 μm.

またＡｌ系の給電配線９０及び共通配線９１の４０インチのＥＬディスプレイパネル１では上述のように配線抵抗率ρ／断面積Ｓが２．４Ω／ｃｍ以下なので、最小断面積Ｓminは１６７μｍ2となる。このとき上述のように給電配線９０及び共通配線９１の配線幅ＷLは４４μｍ以内なので給電配線９０及び共通配線９１の最小膜厚Ｈminは３．８０μｍとなる。 Further, in the 40-inch EL display panel 1 of the Al-based power supply wiring 90 and the common wiring 91, the wiring resistivity ρ / cross-sectional area S is 2.4Ω / cm or less as described above, so the minimum cross-sectional area Smin is 167 μm 2. . At this time, since the wiring width WL of the power supply wiring 90 and the common wiring 91 is within 44 μm as described above, the minimum film thickness Hmin of the power supply wiring 90 and the common wiring 91 is 3.80 μm.

Ｃｕの給電配線９０及び共通配線９１では、Ｃｕの抵抗率が２．１０μΩｃｍとすると、３２インチのＥＬディスプレイパネル１では上述のように配線抵抗率ρ／断面積Ｓが４．７Ω／ｃｍ以下なので、最小断面積Ｓminは４４．７μｍ2となる。このとき上述のように給電配線９０及び共通配線９１の配線幅ＷLは３４μｍ以内なので給電配線９０及び共通配線９１の最小膜厚Ｈminは１．３１μｍとなる。 In the Cu power supply wiring 90 and the common wiring 91, if the Cu resistivity is 2.10 μΩcm, the wiring resistivity ρ / cross-sectional area S is 4.7 Ω / cm or less in the 32-inch EL display panel 1 as described above. The minimum cross-sectional area Smin is 44.7 μm 2 . At this time, since the wiring width WL of the power supply wiring 90 and the common wiring 91 is within 34 μm as described above, the minimum film thickness Hmin of the power supply wiring 90 and the common wiring 91 is 1.31 μm.

またＣｕの給電配線９０及び共通配線９１の４０インチのＥＬディスプレイパネル１では上述のように配線抵抗率ρ／断面積Ｓが２．４Ω／ｃｍ以下なので、最小断面積Ｓminは８７．５μｍ2となる。このとき上述のように給電配線９０及び共通配線９１の配線幅ＷLは４４μｍ以内なので給電配線９０及び共通配線９１の最小膜厚Ｈminは１．９９μｍとなる。 Further, in the 40-inch EL display panel 1 of the Cu power supply wiring 90 and the common wiring 91, since the wiring resistivity ρ / cross-sectional area S is 2.4Ω / cm or less as described above, the minimum cross-sectional area Smin is 87.5 μm 2 . Become. At this time, since the wiring width WL of the power supply wiring 90 and the common wiring 91 is within 44 μm as described above, the minimum film thickness Hmin of the power supply wiring 90 and the common wiring 91 is 1.99 μm.

以上のことから、ＥＬディスプレイパネル１を正常且つ消費電力を低く動作させるには、給電配線９０及び共通配線９１での電圧降下を１Ｖ以下にした方が好ましく、このような条件にするには、給電配線９０及び共通配線９１がＡｌ系の３２インチのパネルでは、膜厚Ｈが２．５０μｍ〜６μｍ、幅ＷLが１４．１μｍ〜３４．０μｍ、抵抗率が４．０μΩｃｍ〜９．６μΩｃｍとなり、給電配線９０及び共通配線９１がＡｌ系の４０インチのパネルでは、給電配線９０及び共通配線９１がＡｌ系の場合、膜厚Ｈが３．８０μｍ〜６μｍ、幅ＷLが２７．８μｍ〜４４．０μｍ、抵抗率が４．０μΩｃｍ〜９．６μΩｃｍとなる。   From the above, in order to operate the EL display panel 1 normally and with low power consumption, it is preferable to set the voltage drop in the power supply wiring 90 and the common wiring 91 to 1 V or less. In a panel of 32 inches in which the power supply wiring 90 and the common wiring 91 are Al-based, the film thickness H is 2.50 μm to 6 μm, the width WL is 14.1 μm to 34.0 μm, and the resistivity is 4.0 μΩcm to 9.6 μΩcm. In a 40-inch panel in which the power supply wiring 90 and the common wiring 91 are Al-based, when the power supply wiring 90 and the common wiring 91 are Al-based, the film thickness H is 3.80 μm to 6 μm and the width WL is 27.8 μm to 44.0 μm. The resistivity is 4.0 μΩcm to 9.6 μΩcm.

総じてＡｌ系の給電配線９０及び共通配線９１の場合、膜厚Ｈが２．５０μｍ〜６μｍ、幅ＷLが１４．１μｍ〜４４μｍ、抵抗率が４．０μΩｃｍ〜９．６μΩｃｍとなる。   In general, in the case of the Al-based power supply wiring 90 and the common wiring 91, the film thickness H is 2.50 μm to 6 μm, the width WL is 14.1 μm to 44 μm, and the resistivity is 4.0 μΩcm to 9.6 μΩcm.

同様に、給電配線９０及び共通配線９１がＣｕの３２インチのパネルでは、膜厚Ｈが１．３１μｍ〜６μｍ、幅ＷLが７．４５μｍ〜３４μｍ、抵抗率が２．１μΩｃｍ〜９．６μΩｃｍとなり、給電配線９０及び共通配線９１がＣｕの４０インチのパネルでは、給電配線９０及び共通配線９１がＣｕ系の場合、膜厚Ｈが１．９９μｍ〜６μｍ、幅ＷLが１４．６μｍ〜４４．０μｍ、抵抗率が２．１μΩｃｍ〜９．６μΩｃｍとなる。   Similarly, in a 32-inch panel in which the power supply wiring 90 and the common wiring 91 are Cu, the film thickness H is 1.31 μm to 6 μm, the width WL is 7.45 μm to 34 μm, and the resistivity is 2.1 μΩcm to 9.6 μΩcm. When the power supply wiring 90 and the common wiring 91 are 40-inch panels made of Cu, when the power supply wiring 90 and the common wiring 91 are Cu-based, the film thickness H is 1.99 μm to 6 μm, the width WL is 14.6 μm to 44.0 μm, The resistivity is 2.1 μΩcm to 9.6 μΩcm.

総じてＣｕの給電配線９０及び共通配線９１の場合、膜厚Ｈが１．３１μｍ〜６μｍ、幅ＷLが７．４５μｍ〜４４μｍ、抵抗率が２．１μΩｃｍ〜９．６μΩｃｍとなる。   In general, in the case of the Cu power supply wiring 90 and the common wiring 91, the film thickness H is 1.31 μm to 6 μm, the width WL is 7.45 μm to 44 μm, and the resistivity is 2.1 μΩcm to 9.6 μΩcm.

したがって、給電配線９０及び共通配線９１としてＡｌ系材料又はＣｕを適用した場合、ＥＬディスプレイパネル１の給電配線９０及び共通配線９１は、膜厚Ｈが１．３１μｍ〜６μｍ、幅ＷLが７．４５μｍ〜４４μｍ、抵抗率が２．１μΩｃｍ〜９．６μΩｃｍとなる。   Therefore, when Al-based material or Cu is applied as the power supply wiring 90 and the common wiring 91, the power supply wiring 90 and the common wiring 91 of the EL display panel 1 have a film thickness H of 1.31 μm to 6 μm and a width WL of 7.45 μm. 44 μm and resistivity 2.1 μΩcm to 9.6 μΩcm.

〔変形例１〕
なお、本発明は、上記実施の形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行っても良い。 [Modification 1]
The present invention is not limited to the above embodiment, and various improvements and design changes may be made without departing from the spirit of the present invention.

また、上記実施形態では、トランジスタ２１〜２３がＮチャネル型の電界効果トランジスタとして説明を行った。トランジスタ２１〜２３がＰチャネル型の電界効果トランジスタであっても良い。その場合、図２の回路構成では、トランジスタ２１〜２３のソース２１ｓ，２２ｓ，２３ｓとトランジスタ２１〜２３のドレイン２１ｄ，２２ｄ，２３ｄの関係が逆になる。例えば、駆動トランジスタ２３がＰチャネル型の電界効果トランジスタの場合には、駆動トランジスタ２３のドレイン２３ｄが有機ＥＬ素子２０の画素電極２０ａに導通し、ソース２３ｓが供給線Ｚiに導通する。 In the above embodiment, the transistors 21 to 23 are described as N-channel field effect transistors. The transistors 21 to 23 may be P-channel field effect transistors. In that case, in the circuit configuration of FIG. 2, the relationship between the sources 21s, 22s, and 23s of the transistors 21 to 23 and the drains 21d, 22d, and 23d of the transistors 21 to 23 is reversed. For example, when the drive transistor 23 is a P-channel field effect transistor, the drain 23d of the drive transistor 23 is conducted to the pixel electrode 20a of the organic EL element 20, and the source 23s is conducted to the supply line Z i .

〔変形例２〕
また、上記各実施形態では、一画素につき３つのトランジスタ２１〜２３が設けられているが、有機ＥＬ素子にソース又はドレインが直列に接続された駆動トランジスタを備え付けたＥＬディスプレイパネルであれば、トランジスタの数や電流駆動、電圧駆動の制限なく本発明を適用することができる。 [Modification 2]
In each of the above embodiments, three transistors 21 to 23 are provided for each pixel. However, if an EL display panel is provided with a driving transistor having a source or drain connected in series to an organic EL element, the transistor The present invention can be applied without any limitation on the number, current drive, or voltage drive.

〔変形例３〕
また、上記各実施形態では、トランジスタ２１〜２３がＮチャネル型の電界効果トランジスタとして説明を行った。トランジスタ２１〜２３がＰチャネル型の電界効果トランジスタであっても良い。その場合、図２の回路構成では、トランジスタ２１〜２３のソース２１ｓ，２２ｓ，２３ｓとトランジスタ２１〜２３のドレイン２１ｄ，２２ｄ，２３ｄの関係が逆になる。また各信号のハイレベルローレベルが逆転する。 [Modification 3]
In the above embodiments, the transistors 21 to 23 are described as N-channel field effect transistors. The transistors 21 to 23 may be P-channel field effect transistors. In that case, in the circuit configuration of FIG. 2, the relationship between the sources 21s, 22s, and 23s of the transistors 21 to 23 and the drains 21d, 22d, and 23d of the transistors 21 to 23 is reversed. In addition, the high level and low level of each signal are reversed.

〔変形例４〕
また上記各実施形態では、各保持トランジスタ２２のドレイン２２ｄは供給線Ｚ1〜Ｚmのいずれかに接続されているが、これに限らず、各画素回路Ｐi,1，Ｐi,2，Ｐi,3，……Ｐi,nの保持トランジスタ２２のドレイン２２ｄを走査線Ｘiに接続するようにしてもよい。 [Modification 4]
In each of the above embodiments, the drain 22d of each holding transistor 22 is connected to one of the supply lines Z 1 to Z m , but not limited to this, each pixel circuit P i, 1 , P i, 2 , The drain 22d of the holding transistor 22 of P i, 3 ,..., P i, n may be connected to the scanning line X i .

〔変形例５〕
また上記各実施形態では書込電流となる書込給電電圧ＶL及び駆動電流となる駆動給電電圧ＶHを、給電配線９０に配線端子９０ｂ、９０ｃの両方から供給して給電配線９０の電圧降下を低くしたが、電圧降下が高くてもよい設計であれば配線端子９０ｂ、９０ｃのいずれか片方のみから供給するようにしてもよい。 [Modification 5]
In each of the above embodiments, the write power supply voltage VL as the write current and the drive power supply voltage VH as the drive current are supplied to the power supply wiring 90 from both of the wiring terminals 90b and 90c to reduce the voltage drop of the power supply wiring 90. However, if the design is such that the voltage drop may be high, the wiring terminals 90b and 90c may be supplied from only one of them.

〔変形例６〕
また上記各実施形態では、トランジスタ２１〜２３がアモルファスシリコントランジスタであったが、これに限らずポリシリコンであってもよい。
また上記変形例を複数組み合わせてもよい。 [Modification 6]
In the above embodiments, the transistors 21 to 23 are amorphous silicon transistors. However, the present invention is not limited to this, and may be polysilicon.
A plurality of the above modifications may be combined.

ＥＬディスプレイパネル１の回路構成を絶縁基板２とともに示した図面である。1 is a diagram illustrating a circuit configuration of an EL display panel 1 together with an insulating substrate 2. ＥＬディスプレイパネル１の画素回路Ｐi,jの等価回路図である。3 is an equivalent circuit diagram of a pixel circuit P i, j of the EL display panel 1. FIG. ＥＬディスプレイパネル１の画素回路Ｐi,jの電極を示した平面図である。3 is a plan view showing electrodes of a pixel circuit P i, j of the EL display panel 1. FIG. ＥＬディスプレイパネル１の画素回路Ｐi,jの電極を示した平面図である。3 is a plan view showing electrodes of a pixel circuit P i, j of the EL display panel 1. FIG. 図３に示されたV−V線の矢視断面図である。FIG. 5 is a cross-sectional view taken along line VV shown in FIG. 3. 図３に示されたVI−VI線の矢視断面図である。FIG. 4 is a cross-sectional view taken along the line VI-VI shown in FIG. 3. 図３に示されたVII−VII線の矢視断面図である。FIG. 4 is a cross-sectional view taken along line VII-VII shown in FIG. 3. 図３に示されたVIII−VIII線の矢視断面図である。FIG. 4 is a cross-sectional view taken along line VIII-VIII shown in FIG. 3. ゲートレイヤーをパターニングした状態の平面図である。It is a top view of the state which patterned the gate layer. ドレインレイヤーをパターニングした状態の平面図である。It is a top view of the state which patterned the drain layer. パターニングしたゲートレイヤーにドレインレイヤーを重ねた状態の平面図である。It is a top view of the state which accumulated the drain layer on the patterned gate layer. ＥＬディスプレイパネル１の有機ＥＬ層のレイアウトを示す略平面図である。2 is a schematic plan view showing a layout of an organic EL layer of an EL display panel 1. FIG. ＥＬディスプレイパネル１の駆動方法を説明するためのタイミングチャートである。4 is a timing chart for explaining a method of driving the EL display panel 1. ＥＬディスプレイパネル１の別の駆動方法を説明するためのタイミングチャートである。6 is a timing chart for explaining another driving method of the EL display panel 1. 各画素回路Ｐ1,1〜Ｐm,nの駆動トランジスタ２３及び有機ＥＬ素子２０の電流−電圧特性を示すグラフである。4 is a graph showing current-voltage characteristics of a drive transistor 23 and an organic EL element 20 of each pixel circuit P 1,1 to P m, n . ３２インチのＥＬディスプレイパネル１の給電配線９０及び共通配線９１のそれぞれの最大電圧降下と配線抵抗率ρ／断面積Ｓの相関を示すグラフである。4 is a graph showing the correlation between the maximum voltage drop of each of the power supply wiring 90 and the common wiring 91 of the 32-inch EL display panel 1 and the wiring resistivity ρ / cross-sectional area S. ３２インチのＥＬディスプレイパネル１の給電配線９０及び共通配線９１のそれぞれの断面積と電流密度の相関を示すグラフである。It is a graph which shows the correlation of each cross-sectional area of the electric power feeding wiring 90 and the common wiring 91 of 32 inch EL display panel 1, and current density. ４０インチのＥＬディスプレイパネル１の給電配線９０及び共通配線９１のそれぞれの最大電圧降下と配線抵抗率ρ／断面積Ｓの相関を示すグラフである。It is a graph which shows the correlation of each maximum voltage drop of the electric power feeding wiring 90 and the common wiring 91 of 40-inch EL display panel 1, and wiring resistivity (rho) / sectional area S. FIG. ４０インチのＥＬディスプレイパネル１の給電配線９０及び共通配線９１のそれぞれの断面積と電流密度の相関を示すグラフである。It is a graph which shows the correlation of each cross-sectional area of the electric power feeding wiring 90 and the common wiring 91 of 40-inch EL display panel 1, and current density.

符号の説明Explanation of symbols

１ ＥＬディスプレイパネル
２ 絶縁基板
２０ａ 画素電極
２０ｂ 有機ＥＬ層
２０ｃ 対向電極
２１ スイッチトランジスタ
２２ 保持トランジスタ
２３ 駆動トランジスタ
２１ｄ、２２ｄ、２３ｄ ドレイン
２１ｓ、２２ｓ、２３ｓ ソース
２１ｇ、２２ｇ、２３ｇ ゲート
３１ ゲート絶縁膜
５０ トランジスタアレイ基板
９０ 給電配線
９２、９３、９４、９５ コンタクトホール
Ｘ1〜Ｘm 走査線
Ｙ1〜Ｙn 信号線
Ｚ1〜Ｚm 供給線 DESCRIPTION OF SYMBOLS 1 EL display panel 2 Insulating substrate 20a Pixel electrode 20b Organic EL layer 20c Counter electrode 21 Switch transistor 22 Holding transistor 23 Drive transistor 21d, 22d, 23d Drain 21s, 22s, 23s Source 21g, 22g, 23g Gate 31 Gate insulating film 50 Transistor The array substrate 90 feed line 92, 93, 94 and 95 contact holes X 1 to X m scanning lines Y 1 to Y n signal lines Z 1 to Z m supply line

Claims (14)

基板と、
前記基板上にマトリクス状に配列され、ゲートとソース・ドレインとの間にゲート絶縁膜が介在する複数の駆動トランジスタと、
前記複数の駆動トランジスタのゲートとともにパターニングされ、前記基板上において所定の方向に延在するように配列された複数の信号線と、
前記複数の駆動トランジスタのソース・ドレインとともにパターニングされ、前記ゲート絶縁膜を介して前記複数の信号線と交差するように配列され、駆動トランジスタのソースとドレインのうちの一方に導通した複数の供給線と、
前記複数の供給線に沿って前記複数の供給線にそれぞれ積層された複数の給電配線と、
を備えることを特徴とするトランジスタアレイ基板。 A substrate,
A plurality of driving transistors arranged in a matrix on the substrate and having a gate insulating film interposed between the gate and the source / drain;
A plurality of signal lines patterned with the gates of the plurality of driving transistors and arranged to extend in a predetermined direction on the substrate;
A plurality of supply lines that are patterned together with the sources and drains of the plurality of driving transistors, are arranged so as to intersect the plurality of signal lines via the gate insulating film, and are electrically connected to one of the source and drain of the driving transistors. When,
A plurality of power supply lines respectively stacked on the plurality of supply lines along the plurality of supply lines;
A transistor array substrate comprising: 前記複数の駆動トランジスタのソース・ドレインとともにパターニングされ、前記ゲート絶縁膜を介して前記複数の供給線と交差するよう配列された複数の走査線を更に備えることを特徴とする請求項１に記載のトランジスタアレイ基板。   The display device according to claim 1, further comprising a plurality of scanning lines that are patterned together with sources and drains of the plurality of driving transistors and arranged to intersect the plurality of supply lines through the gate insulating film. Transistor array substrate. 前記基板上にマトリクス状に配列され、ゲートとソース・ドレインとの間に前記ゲート絶縁膜が介在する複数のスイッチトランジスタを更に備え、
前記複数の駆動トランジスタのソースとドレインのうちの他方が前記複数のスイッチトランジスタのソースとドレインのうちの一方にそれぞれ導通し、
前記複数のスイッチトランジスタのゲートが、前記ゲート絶縁膜に形成されたコンタクトホールを介して前記走査線に導通し、
前記複数のスイッチトランジスタのソースとドレインのうちの他方が、前記ゲート絶縁膜に形成されたコンタクトホールを介して前記信号線に導通していることを特徴とする請求項２に記載のトランジスタアレイ基板。 A plurality of switch transistors arranged in a matrix on the substrate and having the gate insulating film interposed between a gate and a source / drain;
The other of the sources and drains of the plurality of drive transistors is respectively conducted to one of the sources and drains of the plurality of switch transistors;
Gates of the plurality of switch transistors are electrically connected to the scanning line through contact holes formed in the gate insulating film;
3. The transistor array substrate according to claim 2, wherein the other of the source and drain of the plurality of switch transistors is electrically connected to the signal line through a contact hole formed in the gate insulating film. . 前記基板上にマトリクス状に配列され、ゲートとソース・ドレインとの間に前記ゲート絶縁膜が介在する複数の保持トランジスタを更に備え、
前記複数の保持トランジスタのソースとドレインのうちの一方が、前記ゲート絶縁膜に形成されたコンタクトホールを介して前記複数の駆動トランジスタのゲートにそれぞれ導通し、
前記複数の保持トランジスタのソースとドレインのうちの他方が前記供給線又は前記走査線に導通し、
前記複数の保持トランジスタのゲートが前記ゲート絶縁膜に形成されたコンタクトホールを介して前記走査線に導通していることを特徴とする請求項２又は３に記載のトランジスタアレイ基板。 A plurality of holding transistors arranged in a matrix on the substrate and having the gate insulating film interposed between a gate and a source / drain;
One of the sources and drains of the plurality of holding transistors is electrically connected to the gates of the plurality of driving transistors through contact holes formed in the gate insulating film, respectively.
The other of the source and drain of the plurality of holding transistors is conducted to the supply line or the scanning line,
4. The transistor array substrate according to claim 2, wherein the gates of the plurality of holding transistors are electrically connected to the scanning line through contact holes formed in the gate insulating film. 前記駆動トランジスタのソースとドレインのうちの一方に接続された発光素子を設けたことを特徴とする請求項１から４のいずれか一項に記載のトランジスタアレイ基板。   5. The transistor array substrate according to claim 1, further comprising a light emitting element connected to one of a source and a drain of the driving transistor. 前記供給線を介して前記駆動トランジスタのゲート−ソース間に書込電流を流すデータドライバを設けたことを特徴とする請求項１から５のいずれか一項に記載のトランジスタアレイ基板。   6. The transistor array substrate according to claim 1, further comprising a data driver that allows a write current to flow between a gate and a source of the driving transistor via the supply line. 前記走査線を選択して前記スイッチトランジスタをオンする選択ドライバを設けたことを特徴とする請求項３に記載のトランジスタアレイ基板。   4. The transistor array substrate according to claim 3, further comprising a selection driver for selecting the scanning line and turning on the switch transistor. 前記給電配線に接続され、選択期間に前記給電配線介して前記駆動トランジスタに書込電流を流すための書込給電電圧を印加し、前記選択期間に前記駆動トランジスタのゲート−ソース間に保持された電圧にしたがって発光期間に前記駆動トランジスタを介して発光素子に駆動電流を流すための駆動給電電圧を印加する給電ドライバを設けたことを特徴とする請求項１から７のいずれか一項に記載のトランジスタアレイ基板。   A write power supply voltage is applied to the drive transistor through the power supply wiring and connected to the power supply wiring, and is held between the gate and the source of the drive transistor during the selection period. The power supply driver which applies the drive power supply voltage for supplying a drive current to a light emitting element through the said drive transistor according to a voltage in the light emission period was provided. Transistor array substrate. 前記給電配線の膜厚が１．３１〜６μｍであることを特徴とする請求項１から８の何れか一項に記載のトランジスタアレイ基板。   9. The transistor array substrate according to claim 1, wherein a thickness of the power supply wiring is 1.31 to 6 μm. 前記給電配線の幅が７．４５〜４４μｍであることを特徴とする請求項１から９の何れか一項に記載のトランジスタアレイ基板。   The transistor array substrate according to claim 1, wherein a width of the power supply wiring is 7.45 to 44 μm. 前記給電配線の抵抗率が２．１〜９．６μΩｃｍであることを特徴とする請求項１から１０の何れか一項に記載のトランジスタアレイ基板。   The transistor array substrate according to claim 1, wherein a resistivity of the power supply wiring is 2.1 to 9.6 μΩcm. 基板と、
前記基板上にマトリクス状に配列され、ゲートとソース・ドレインとの間にゲート絶縁膜が介在する複数の駆動トランジスタと、
前記複数の駆動トランジスタのゲートとともにパターニングされ、前記基板上において所定の方向に延在するように配列された複数の信号線と、
前記複数の駆動トランジスタのソース・ドレインとともにパターニングされ、前記ゲート絶縁膜を介して前記複数の信号線と交差するように配列され、駆動トランジスタのソースとドレインのうちの一方に導通した複数の供給線と、
前記複数の供給線に沿って前記複数の供給線にそれぞれ積層された複数の給電配線と、
前記複数の駆動トランジスタのソースとドレインの他方にそれぞれ導通した複数の画素電極と、
前記複数の画素電極それぞれに成膜された複数の発光層と、
前記複数の発光層を被覆した対向電極と、
を備えることを特徴とするディスプレイパネル。 A substrate,
A plurality of driving transistors arranged in a matrix on the substrate and having a gate insulating film interposed between the gate and the source / drain;
A plurality of signal lines patterned with the gates of the plurality of driving transistors and arranged to extend in a predetermined direction on the substrate;
A plurality of supply lines that are patterned together with the sources and drains of the plurality of driving transistors, are arranged so as to intersect the plurality of signal lines via the gate insulating film, and are electrically connected to one of the source and drain of the driving transistors. When,
A plurality of power supply lines respectively stacked on the plurality of supply lines along the plurality of supply lines;
A plurality of pixel electrodes respectively connected to the other of the source and drain of the plurality of driving transistors;
A plurality of light emitting layers formed on each of the plurality of pixel electrodes;
A counter electrode coated with the plurality of light emitting layers;
A display panel comprising: 前記複数のトランジスタのソース・ドレインとともにパターニングされ、前記ゲート絶縁膜を介して前記複数の供給線と交差するよう配列された複数の走査線を更に備えることを特徴とする請求項１２に記載のディスプレイパネル。   13. The display according to claim 12, further comprising a plurality of scanning lines that are patterned together with the sources and drains of the plurality of transistors and arranged to intersect the plurality of supply lines through the gate insulating film. panel. 基板と、
前記基板上に設けられ、ゲートとソース・ドレインとの間にゲート絶縁膜が介在するトランジスタと、
前記トランジスタのゲートとともにパターニングされ、前記基板上において所定の方向に延在するように配列された信号線と、
前記トランジスタのソース・ドレインとともにパターニングされ、前記ゲート絶縁膜を介して前記信号線と交差するように配列され、前記トランジスタのソースとドレインのうちの一方に導通した供給線と、
前記供給線に沿って前記供給線に積層された給電配線と、
前記トランジスタのソースとドレインの他方に接続された発光素子と、
を備えることを特徴とするディスプレイパネル。 A substrate,
A transistor provided on the substrate and having a gate insulating film interposed between the gate and the source / drain;
A signal line patterned with the gate of the transistor and arranged to extend in a predetermined direction on the substrate;
A supply line patterned with the source and drain of the transistor, arranged to intersect the signal line through the gate insulating film, and conducting to one of the source and drain of the transistor;
A power supply wiring layered on the supply line along the supply line;
A light emitting device connected to the other of the source and drain of the transistor;
A display panel comprising:
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