JP2006084682A - 画素回路および表示装置 - Google Patents
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Abstract
【課題】画素内部の能動素子のしきい値のばらつきによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、表示画像の輝度に勾配ができることを防止でき、その結果として高品位な画像を表示することが可能な画素回路、および表示装置を提供する。
【解決手段】第1のスキャンドライバ104と第2のスキャンドライバ105とが、Von1>Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLを設定することにより、飛び込み電圧、スイッチの抵抗を最適化する。
【選択図】 図6
【解決手段】第1のスキャンドライバ104と第2のスキャンドライバ105とが、Von1>Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLを設定することにより、飛び込み電圧、スイッチの抵抗を最適化する。
【選択図】 図6
Description
本発明は、有機EL(Electroluminescence )表示装置およびLCD(液晶表示装置)などのアクティブマトリクス表示装置を含む信号線によって輝度が制御される電気光学素子を有する画素回路、並びにこの画素回路がマトリクス状に配列された画像表示装置における配線構造と配置および回路に関するものである。
アクティブマトリクス型表示装置において、画素の表示素子として、液晶セルや有機EL素子等の電気光学素子が用いられる。
そのうち、有機EL素子は有機材料からなる層、すなわち有機層を電極で挟み込んだ構造を有している。
この有機EL素子では、当該素子に電圧を印加することにより、陰極から電子が、陽極から正孔が有機層に注入され、その結果電子・正孔が再結合し、発光が生じる。この有機EL素子は以下のような特長を持っている。
そのうち、有機EL素子は有機材料からなる層、すなわち有機層を電極で挟み込んだ構造を有している。
この有機EL素子では、当該素子に電圧を印加することにより、陰極から電子が、陽極から正孔が有機層に注入され、その結果電子・正孔が再結合し、発光が生じる。この有機EL素子は以下のような特長を持っている。
(1)10V以下の低電圧駆動で、数100〜数10000cd/m2 の輝度が得られることから低消費電力化が可能である。
(2)自発光素子であることから画像のコントラストが高く、応答速度も速いことから視認性が良く、動画表示にも適している。
(3)シンプルな構造を持つ全固体型素子であり、素子の高信頼性化、薄型化が可能である。
(2)自発光素子であることから画像のコントラストが高く、応答速度も速いことから視認性が良く、動画表示にも適している。
(3)シンプルな構造を持つ全固体型素子であり、素子の高信頼性化、薄型化が可能である。
これらの特長を持つ有機EL素子を画素の表示素子として用いた有機EL表示装置(以下、有機ELディスプレイと記す)は、次世代のフラットパネルディスプレイとして有望視されている。
ところで、有機ELディスプレイの駆動方式として、単純マトリクス方式とアクティブマトリクス方式とが挙げられる。これらの方式のうち、アクティブマトリクス方式には、以下のような特長がある。
(1)各画素における有機EL素子の発光を1フレーム期間に亘って保持できるアクティブマトリクス方式は、有機ELディスプレイの高精細化・高輝度化に適している。
(2)基板(パネル)上に、薄膜トランジスタを用いた周辺回路を作成することが可能であるため、パネル外部とのインターフェイスの簡素化、パネルの高機能化が可能である。
(2)基板(パネル)上に、薄膜トランジスタを用いた周辺回路を作成することが可能であるため、パネル外部とのインターフェイスの簡素化、パネルの高機能化が可能である。
このアクティブマトリクス型有機ELディスプレイでは、アクティブ素子であるトランジスタには、ポリシリコンを活性層としたポリシリコン薄膜トランジスタ(Thin Film Transistor ;TFT) を用いるのが一般的である。
その理由は、ポリシリコンTFTは駆動能力が高く、画素サイズを小さく設計できることによって高精細化に有利だからである。
その理由は、ポリシリコンTFTは駆動能力が高く、画素サイズを小さく設計できることによって高精細化に有利だからである。
ところで、ポリシリコンTFTは上述したような特長を持つ反面、特性のばらつきが大きいことも広く知られている。
したがって、ポリシリコンTFTを用いる場合、その特性ばらつきを抑えること、また回路的にTFTの特性ばらつきを補償することは、ポリシリコンTFTを用いたアクティブマトリクス型有機ELディスプレイにおける大きな課題である。これは、次のような理由による。
したがって、ポリシリコンTFTを用いる場合、その特性ばらつきを抑えること、また回路的にTFTの特性ばらつきを補償することは、ポリシリコンTFTを用いたアクティブマトリクス型有機ELディスプレイにおける大きな課題である。これは、次のような理由による。
すなわち、画素の表示素子として液晶セルを用いた液晶ディスプレイでは、各画素の輝度データを電圧値によって制御する構成が採られるのに対して、有機ELディスプレイでは、各画素の輝度データを電流値によって制御する構成が採られるからである。
ここで、アクティブマトリクス型有機ELディスプレイの概要について説明する。
図1は、一般的なアクティブマトリクス型有機ELディスプレイの構成の概略を示す図であり、図2は、アクティブマトリクス型有機ELディスプレイの画素回路の構成例を示す回路図である(たとえば、特許文献1、2参照)。
図1は、一般的なアクティブマトリクス型有機ELディスプレイの構成の概略を示す図であり、図2は、アクティブマトリクス型有機ELディスプレイの画素回路の構成例を示す回路図である(たとえば、特許文献1、2参照)。
アクティブマトリクス型有機ELディスプレイ1は、m×n個の画素回路10がマトリクス状に配列され、これら画素PXのマトリクス配列に対してデータドライバ(DDRV)2によって駆動されるn列分の信号線SGL1〜SGLnが画素列毎に、スキャンドライバ(SDRV)3によって駆動されるm行分の走査線SCNL1〜SCNLmが画素行毎にそれぞれ配線されている。
また、画素回路10は、図2に示すように、pチャネルTFT11、nチャネルTFT12、およびキャパシタC11、および有機EL素子(OLED)からなる発光素子13を有する。
各画素回路10のTFT11は、ソースが電源電位線VCCLに、ゲートがTFT12のドレインにそれぞれ接続されている。有機EL発光素子13は、アノードがTFT11のドレインに、カソードが基準電位(たとえば、グランド電位)GNDにそれぞれ接続されている。
各画素回路10のTFT12は、ソースが対応する列の信号線SGL1〜SGLnに、ゲートが対応する行の走査線SCNL1〜SCNLmにそれぞれ接続されている。
キャパシタC11は、一端が電源電位線VCCLに、他端がTFT12のドレインにそれぞれ接続されている。
各画素回路10のTFT11は、ソースが電源電位線VCCLに、ゲートがTFT12のドレインにそれぞれ接続されている。有機EL発光素子13は、アノードがTFT11のドレインに、カソードが基準電位(たとえば、グランド電位)GNDにそれぞれ接続されている。
各画素回路10のTFT12は、ソースが対応する列の信号線SGL1〜SGLnに、ゲートが対応する行の走査線SCNL1〜SCNLmにそれぞれ接続されている。
キャパシタC11は、一端が電源電位線VCCLに、他端がTFT12のドレインにそれぞれ接続されている。
なお、有機EL素子は多くの場合整流性があるため、OLED(Organic Light Emitting Diode)と呼ばれることがあり、図2その他では発光素子としてダイオードの記号を用いているが、以下の説明においてはOLEDに必ずしも整流性を要求するものではない。
このような構成を有する画素回路10において、輝度データの書き込みを行う画素では、当該画素を含む画素行がスキャンドライバ3によって走査線SCNLを介して選択されることで、その行の画素のTFT12がオンする。
このとき、輝度データはデータドライバ2から信号線SGLを介して電圧で供給され、TFT12を通してデータ電圧を保持するキャパシタC11に書き込まれる。
キャパシタC11に書き込まれた輝度データは、1フィールド期間に亘って保持される。この保持されたデータ電圧は、TFT11のゲートに印加される。
これにより、TFT11は、保持データに従って有機EL素子13を電流で駆動する。このとき、有機EL発光素子13の階調表現は、キャパシタC11によって保持されるTFT11のゲート・ソース間電圧Vdata(<0)を変調することによって行われる。
このとき、輝度データはデータドライバ2から信号線SGLを介して電圧で供給され、TFT12を通してデータ電圧を保持するキャパシタC11に書き込まれる。
キャパシタC11に書き込まれた輝度データは、1フィールド期間に亘って保持される。この保持されたデータ電圧は、TFT11のゲートに印加される。
これにより、TFT11は、保持データに従って有機EL素子13を電流で駆動する。このとき、有機EL発光素子13の階調表現は、キャパシタC11によって保持されるTFT11のゲート・ソース間電圧Vdata(<0)を変調することによって行われる。
一般に、有機EL素子の輝度Loledは、当該素子に流れる電流Ioledに比例する。したがって、有機EL発光素子13の輝度Loledと電流Ioledとの間には次式(1)が成り立つ。
(数1)
Loled∝Ioled=k(Vdata−Vth)2 (1)
Loled∝Ioled=k(Vdata−Vth)2 (1)
式(1)において、k=1/2・μ・Cox・W/Lである。ここで、μはTFT11のキャリアの移動度、CoxはTFT11の単位面積当たりのゲート容量、WはTFT11のゲート幅、LはTFT11のゲート長である。
したがって、TFT11の移動度μ、しきい値電圧Vth(<0)のばらつきが、直接的に、有機EL発光素子13の輝度ばらつきに影響を与えることがわかる。
したがって、TFT11の移動度μ、しきい値電圧Vth(<0)のばらつきが、直接的に、有機EL発光素子13の輝度ばらつきに影響を与えることがわかる。
この場合、たとえば異なる画素に対して同じ電位Vdataを書き込んでも、画素によってTFT11のしきい値Vthがばらつく結果、発光素子(OLED)13に流れる電流Ioledは画素毎に大きくばらついて全く所望の値からはずれる結果となり、ディスプレイとして高い画質を期待することはできない。
この問題を改善するため多数の画素回路が提案されているが、代表例を図3に示す(たとえば特許文献3、または特許文献4参照)。
図3の画素回路20は、pチャネルTFT21、nチャネルTFT22〜24、キャパシタC21,C22、発光素子である有機EL発光素子25を有する。また、図3において、SGLは信号線を、SCNLは走査線を、AZLはオートゼロ線を、DRVLは駆動線をそれぞれ示している。
この画素回路20の動作について、図4に示すタイミングチャートを参照しながら以下に説明する。
この画素回路20の動作について、図4に示すタイミングチャートを参照しながら以下に説明する。
図4(A),(B)に示すように、駆動線DRVL、オートゼロ線AZLをハイレベルとし、TFT22およびTFT23を導通状態とする。このときTFT21はダイオード接続された状態で発光素子(OLED)25と接続されるため、TFT21に電流が流れる。
次に、図4(A)に示すように、駆動線DRVLをローレベルとし、TFT22を非導通とする。このとき走査線SCNLは、図4(C)に示すように、ハイレベルでTFT24が導通状態とされ、信号線SGLには、図4(D)に示すように、基準電位Vref が与えられる。TFT21に流れる電流が遮断されるため、図4(E)に示すようにTFT21のゲート電位Vgは上昇するが、その電位がVDD-|Vth| まで上昇した時点でTFT21は非導通状態となって電位が安定する。この動作を以後、「オートゼロ動作」と称することがある。
図4(B),(D)に示すように、オートゼロ線AZLをローレベルとしてTFT23を非導通状態とし、信号線SGLの電位をVref からΔVdata だけ低い電位とする。この信号線電位の変化は、図4(E)に示すように、キャパシタC21を介してTFT21のゲート電位をΔVgだけ低下させる。
図4(A),(C)に示すように、走査線SCNLをローレベルとしてTFT24を非導通状態とし、駆動線DRVLをハイレベルとしてTFT22を導通状態とすると、TFT21および発光素子(OLED)25に電流が流れ、発光素子25が発光を開始する。
寄生容量が無視できるとすれば、ΔVgおよびTFT21のゲート電位Vgはそれぞれ次のようになる。
(数2)
ΔVg=ΔVdata×C1/(C1+C2) …(2)
ΔVg=ΔVdata×C1/(C1+C2) …(2)
(数3)
Vg=VCC−|Vth|−ΔVdata×C1/(C1+C2)…(3)
Vg=VCC−|Vth|−ΔVdata×C1/(C1+C2)…(3)
ここで、C1はキャパシタC21の容量値、C2はキャパシタC22の容量値をそれぞれ示している。
一方、発光時に発光素子(OLED)25に流れる電流をIoledとすると、これは発光素子25と直列に接続されるTFT21によって電流値が制御される。TFT21が飽和領域で動作すると仮定すれば、良く知られたMOSトランジスタの式および上記(3)式を用いて次の関係を得る。
(数4)
Ioled=μCoxW/L/2(VCC−Vg−|Vth|)2
=μCoxW/L/2(ΔVdata×C1/(C1+C2))2
…(4)
Ioled=μCoxW/L/2(VCC−Vg−|Vth|)2
=μCoxW/L/2(ΔVdata×C1/(C1+C2))2
…(4)
ここで、μはキャリアの移動度、Coxは単位面積当たりのゲート容量、Wはゲート幅、Lはゲート長をそれぞれ示している。
(4)式によれば、IoledはTFT21のしきい値Vthによらず、外部から与えられるΔVdataによって制御される。言い換えれば、図3の画素回路20を用いれば、画素毎にばらつくしきい値Vthの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。
上述のように、図2のような画素回路10を用いた場合、トランジスタのしきい値Vthのばらつきなどのため、画素間の輝度の均一性が損なわれ、高品位の表示装置を構成することは困難である。
ここで、図2において、トランジスタ11の特性ばらつきのみならず、トランジスタ12の特性ばらつきも、画素間の輝度の均一性を損ねることから注意すべきである。何となれば、輝度データがトランジスタ12を介してデータ線から書き込まれた後、トランジスタ12が非導通となる際、そのチャネル電荷の一部がトランジスタ11のゲートノードに流入するが、その量はトランジスタ11の特性や、トランジスタ11のゲート制御信号の変化速度に依存するためである。
ここで、図2において、トランジスタ11の特性ばらつきのみならず、トランジスタ12の特性ばらつきも、画素間の輝度の均一性を損ねることから注意すべきである。何となれば、輝度データがトランジスタ12を介してデータ線から書き込まれた後、トランジスタ12が非導通となる際、そのチャネル電荷の一部がトランジスタ11のゲートノードに流入するが、その量はトランジスタ11の特性や、トランジスタ11のゲート制御信号の変化速度に依存するためである。
一方、図3の画素回路を用いれば、輝度の均一性が比較的高い表示装置を実現することが可能であるが、これには次のような問題がある。
第2の問題は、図3の画素回路20に関する上記動作説明は理想的なものであって、実際には、発光素子(OLED)25を駆動するTFT21のVthのばらつきの影響が無くなるわけではない。
これは、オートゼロ線AZLとTFT21のゲートノードがTFT23のゲート容量によって結合されており、オートゼロ線AZLが高レベルへ遷移してTFT23が非導通状態となる過程において、TFT23のチャネル電荷がTFT21のゲートノードに流入するためである。この理由を次に説明する。
これは、オートゼロ線AZLとTFT21のゲートノードがTFT23のゲート容量によって結合されており、オートゼロ線AZLが高レベルへ遷移してTFT23が非導通状態となる過程において、TFT23のチャネル電荷がTFT21のゲートノードに流入するためである。この理由を次に説明する。
すなわち、オートゼロ動作終了後、TFT21のゲート電位は理想的にはVDD-|Vth| であるべきであるが、上記電荷の流入によって実際にはそれよりやや高い電位となり、なおかつこの電荷の流入量はVthの値によって変動する。なぜなら、オートゼロ動作終了直前におけるTFT21のゲート電位はほぼVDD-|Vth| である。したがって、この電位は|Vth| がたとえば小さい程高い。
一方、オートゼロ動作終了時、オートゼロ線AZLの電位が上昇してTFT23が非導通に転ずる際、そのソース電位、すなわちTFT21のゲート電位が高い程、TFT23が非導通になるタイミングが遅れるため、より多くの電荷がTFT21のゲートに流入することになる。結果としてオートゼロ動作終了後のTFT21のゲート電位が|Vth| の影響を受けるため、前述の(3)式や(4)式が厳密には成立せず、画素毎にばらつくVthの影響を受けることになる。
一方、オートゼロ動作終了時、オートゼロ線AZLの電位が上昇してTFT23が非導通に転ずる際、そのソース電位、すなわちTFT21のゲート電位が高い程、TFT23が非導通になるタイミングが遅れるため、より多くの電荷がTFT21のゲートに流入することになる。結果としてオートゼロ動作終了後のTFT21のゲート電位が|Vth| の影響を受けるため、前述の(3)式や(4)式が厳密には成立せず、画素毎にばらつくVthの影響を受けることになる。
そこで、本願発明者らは、図3に示すような、スイッチトランジスタによるノイズの影響を受けにくい画素回路を提案しているが、スイッチングノイズの影響が完全になくなるわけではない。
ところで、図3の画素回路に注目すると、1画素回路中に1つの駆動トランジスタ(TFT21)と3あるいは4つのスイッチングトランジスタが存在する。
この3つあるいはスイッチングトランジスタのゲートは、いくつかの走査線等の制御線に接続される。
この3または4つのスイッチングトランジスタのうち、TFT22は、有機EL発光素子(OLED)25に流れる電流経路(パス)のオン/オフを行う。
したがって、このスイッチがオンした時の抵抗(オン抵抗)は極力小さいことが好ましい。
この抵抗が大きい場合は、スイッチの抵抗による電圧降下によって、発光素子25に流れる電流を決定する駆動トランジスタであるTFT21のゲート- ソース間電圧Vgs、ドレイン- ソース間電圧Vdsが変動する。
その結果、発光素子25に流れる電流を正確に決定することができず、面内の電圧降下の分布によって面内輝度がばらつく、などの問題が生じる。
この3つあるいはスイッチングトランジスタのゲートは、いくつかの走査線等の制御線に接続される。
この3または4つのスイッチングトランジスタのうち、TFT22は、有機EL発光素子(OLED)25に流れる電流経路(パス)のオン/オフを行う。
したがって、このスイッチがオンした時の抵抗(オン抵抗)は極力小さいことが好ましい。
この抵抗が大きい場合は、スイッチの抵抗による電圧降下によって、発光素子25に流れる電流を決定する駆動トランジスタであるTFT21のゲート- ソース間電圧Vgs、ドレイン- ソース間電圧Vdsが変動する。
その結果、発光素子25に流れる電流を正確に決定することができず、面内の電圧降下の分布によって面内輝度がばらつく、などの問題が生じる。
一方、スイッチングトランジスタとしてのTFT23やTFT24は、データ信号やノード電圧の伝達パス等を形成することから、このスイッチングトランジスタのゲート電圧が大きく変動すると、ゲート容量や寄生容量によって、画素に保持されている電圧が変動する。
よって、このスイッチトランジスタが充放電するのに必要な抵抗となる電圧よりもゲート電位を大きく変動させることは好ましくない。
よって、このスイッチトランジスタが充放電するのに必要な抵抗となる電圧よりもゲート電位を大きく変動させることは好ましくない。
これらのスイッチングトランジスタであるTFT22、TFT23、TFT24がすべてnチャネルであるとすると、TFT21はその制御線のオン電位は極力高いことが好ましく、TFT23やTFT24は、その制御線のオン電位が過剰に高いことは好ましくない。
本発明は、かかる事情に鑑みてなされたものであり、その目的は、画素内部の能動素子のしきい値のばらつきによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、表示画像の輝度にむらができることを防止でき、その結果として高品位な画像を表示することが可能な画素回路、および表示装置を提供することにある。
上記目的を達成するため、本発明の第1の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、少なくとも輝度情報に応じた信号が供給される信号線と、制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、少なくとも第1および第2の制御線と、少なくとも第1および第2のスイッチングトランジスタと、第1および第2の基準電位と、を有し、上記1の基準電位と第2の基準電位の間に、上記電気光学素子に流れる電流の電流経路として、上記電気光学素子、駆動トランジスタ、少なくとも一つの第1のスイッチングトランジスタが直列に接続され、上記第1のスイッチトランジスタの制御端子が上記第1の制御線に接続され、上記第2のスイッチトランジスタは、上記電気光学素子に流れる電流の電流経路外に配置され、上記第2のスイッチングトランジスタの制御端子が上記第2の制御線に接続され、上記第1のスイッチングトランジスタと上記第2のスイッチングトランジスタが同一の導電型のトランジスタであり、上記第1の制御線のオン電位と上記第2の制御線のオン電位は、上記第1のスイッチングトランジスタのオン時の抵抗値が上記第2のスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定されている。
好適には、上記第1のスイッチングトランジスタおよび第2のスイッチングトランジスタがnチャネル型トランジスタであり、上記第1の制御線のオン電位が上記第2のオン電位より高く設定される。
好適には、上記第1のスイッチングトランジスタおよび第2のスイッチングトランジスタがpチャネル型トランジスタであり、上記第1の制御線のオン電位が上記第2のオン電位より低く設定される。
好適には、上記電気光学素子が有機EL素子であり、上記駆動トランジスタ、第1および第2のスイッチングトランジスタが薄膜トランジスタである。
本発明の第2の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、少なくとも輝度情報に応じた信号が供給される信号線と、少なくとも第1および第2の制御線と、第1および第2の基準電位と、所定のプリチャージ電位と、電界効果トランジスタと、ノードと、上記電界効果トランジスタのソースと第1の基準電位との間に接続され、制御端子が上記第1の制御線に接続されて導通制御される第1のスイッチングトランジスタと、上記電界効果トランジスタのソースと上記ノードとの間に接続された第2のスイッチングトランジスタと、上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第3のスイッチングトランジスタと、上記信号線と上記ノードとの間に接続された第4のスイッチングトランジスタと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電気光学素子は上記トランジスタのドレインと第2の基準電位との間に接続され、上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第2の制御線に接続されて導通制御され、上記第1のスイッチングトランジスタと、制御端子が上記第2の制御線に接続された上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、上記第1の制御線のオン電位と上記第2の制御線のオン電位は、上記第1のスイッチングトランジスタのオン時の抵抗値が上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定されている。
本発明の第3の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、少なくとも輝度情報に応じた信号が供給される信号線と、少なくとも第1および第2の制御線と、第1および第2の基準電位と、所定のプリチャージ電位と、電界効果トランジスタと、ノードと、上記電界効果トランジスタのソースと上記電気光学素子との間に接続され、制御端子が上記第1の制御線に接続されて導通制御される第1のスイッチングトランジスタと、上記電界効果トランジスタのソースと上記ノードとの間に接続された第2のスイッチングトランジスタと、上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第3のスイッチングトランジスタと、上記信号線と上記ノードとの間に接続された第4のスイッチングトランジスタと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電界効果トランジスタのドレインは第1の基準電位に接続され、上記電気光学素子は上記第1のスイッチングトランジスタと第2の基準電位との間に接続され、上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第2の制御線に接続されて導通制御され、上記第1のスイッチングトランジスタと、制御端子が上記第2の制御線に接続された上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、上記第1の制御線のオン電位と上記第2の制御線のオン電位は、上記第1のスイッチングトランジスタのオン時の抵抗値が上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定されている。
本発明の第4の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、少なくとも輝度情報に応じた信号が供給される信号線と、少なくとも第1および第2の制御線と、第1および第2の基準電位と、所定のプリチャージ電位と、電界効果トランジスタと、ノードと、上記電界効果トランジスタのドレインと上記電気光学素子との間に接続され、制御端子が上記第1の制御線に接続されて導通制御される第1のスイッチと、上記電界効果トランジスタのドレインとゲートとの間に接続された第2のスイッチと、上記ノードと上記プリチャージ電位との間に接続された第3のスイッチと、上記信号線と上記ノードとの間に接続された第4のスイッチと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電界効果トランジスタのソースは第1の基準電位に接続され、上記電気光学素子は上記第1のスイッチと第2の基準電位との間に接続され、上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第2の制御線に接続されて導通制御され、上記第1のスイッチングトランジスタと、制御端子が上記第2の制御線に接続された上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、上記第1の制御線のオン電位と上記第2の制御線の第2のオン電位は、上記第1のスイッチングトランジスタのオン時の抵抗値が上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定されている。
好適には、上記第1のスイッチングトランジスタおよび上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタがnチャネル型トランジスタであり、上記第1の制御線のオン電位が上記第2のオン電位より高く設定される。
好適には、上記第1のスイッチングトランジスタおよび上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタがpチャネル型トランジスタであり、上記第1の制御線のオン電位が上記第2のオン電位より低く設定される。
好適には、上記電気光学素子が有機EL素子であり、上記駆動トランジスタ、第1、第2、第3、および第4のスイッチングトランジスタが薄膜トランジスタである。
本発明の第5の観点は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給される信号線と、上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第1の制御線および第2の制御線と、上記第1の制御線の電位を設定する第1の駆動回路と、上記第2の制御線の電位を設定する第2の駆動回路と、を有し、上記各画素回路は、制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、少なくとも第1および第2のスイッチングトランジスタと、第1および第2の基準電位と、を有し、上記1の基準電位と第2の基準電位の間に、上記電気光学素子に流れる電流の電流経路として、上記電気光学素子、駆動トランジスタ、少なくとも一つの第1のスイッチングトランジスタが直列に接続され、上記第1のスイッチトランジスタの制御端子が上記第1の制御線に接続され、上記第2のスイッチトランジスタは、上記電気光学素子に流れる電流の電流経路外に配置され、上記第2のスイッチングトランジスタの制御端子が上記第2の制御線に接続され、上記第1のスイッチングトランジスタと上記第2のスイッチングトランジスタが同一の導電型のトランジスタであり、上記第1および第2の駆動回路は、上記第1の制御線のオン電位と上記第2の制御線のオン電位とを、上記第1のスイッチングトランジスタのオン時の抵抗値が上記第2のスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定する。
本発明の第6の観点は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給される信号線と、上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第1の制御線および第2の制御線と、上記第1の制御線の電位を設定する第1の駆動回路と、上記第2の制御線の電位を設定する第2の駆動回路と、を有し、上記各画素回路は、第1および第2の基準電位と、所定のプリチャージ電位と、電界効果トランジスタと、ノードと、上記電界効果トランジスタのソースと第1の基準電位との間に接続され、制御端子が上記第1の制御線に接続されて導通制御される第1のスイッチングトランジスタと、上記電界効果トランジスタのソースと上記ノードとの間に接続された第2のスイッチングトランジスタと、上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第3のスイッチングトランジスタと、上記信号線と上記ノードとの間に接続された第4のスイッチングトランジスタと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電気光学素子は上記トランジスタのドレインと第2の基準電位との間に接続され、上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第2の制御線に接続されて導通制御され、上記第1のスイッチングトランジスタと、制御端子が上記第2の制御線に接続された上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、上記第1および第2の駆動回路は、上記第1の制御線のオン電位と上記第2の制御線のオン電位とを、上記第1のスイッチングトランジスタのオン時の抵抗値が上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定する。
本発明の第7の観点は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給される信号線と、上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第1の制御線および第2の制御線と、上記第1の制御線の電位を設定する第1の駆動回路と、上記第2の制御線の電位を設定する第2の駆動回路と、を有し、上記各画素回路は、第1および第2の基準電位と、所定のプリチャージ電位と、電界効果トランジスタと、ノードと、上記電界効果トランジスタのソースと上記電気光学素子との間に接続され、制御端子が上記第1の制御線に接続されて導通制御される第1のスイッチングトランジスタと、上記電界効果トランジスタのソースと上記ノードとの間に接続された第2のスイッチングトランジスタと、上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第3のスイッチングトランジスタと、上記信号線と上記ノードとの間に接続された第4のスイッチングトランジスタと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電気光学素子は上記第1のスイッチングトランジスタと第2の基準電位との間に接続され、上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第2の制御線に接続されて導通制御され、上記第1のスイッチングトランジスタと、制御端子が上記第2の制御線に接続された上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、上記第1および第2の駆動回路は、上記第1の制御線のオン電位と上記第2の制御線のオン電位とを、上記第1のスイッチングトランジスタのオン時の抵抗値が上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定する。
本発明の第8の観点は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給される信号線と、上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第1の制御線および第2の制御線と、上記第1の制御線の電位を設定する第1の駆動回路と、上記第2の制御線の電位を設定する第2の駆動回路と、を有し、上記各画素回路は、第1および第2の基準電位と、所定のプリチャージ電位と、電界効果トランジスタと、ノードと、上記電界効果トランジスタのドレインと上記電気光学素子との間に接続され、制御端子が上記第1の制御線に接続されて導通制御される第1のスイッチと、上記電界効果トランジスタのドレインとゲートとの間に接続された第2のスイッチと、上記ノードと上記プリチャージ電位との間に接続された第3のスイッチと、上記信号線と上記ノードとの間に接続された第4のスイッチと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電界効果トランジスタのソースは第1の基準電位に接続され、上記電気光学素子は上記第1のスイッチと第2の基準電位との間に接続され、上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第2の制御線に接続されて導通制御され、上記第1のスイッチングトランジスタと、制御端子が上記第2の制御線に接続された上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、上記第1および第2の駆動回路は、上記第1の制御線のオン電位と上記第2の制御線のオン電位とを、上記第1のスイッチングトランジスタのオン時の抵抗値が上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定する。
本発明によれば、たとえば第1の制御線、第2の制御線等により第1のスイッチングトランジスタ、第2のスイッチングトランジスタ、および第3のスイッチングトランジスタを導通状態とする。
このとき、駆動トランジスタの制御端子、たとえばゲートは第3のスイッチングトランジスタによってプリチャージ電位Vpcとなり、結合キャパシタの入力側電位(ノード電位)は、第1および第2のスイッチングトランジスタが導通状態にあるため、第1の基準電位(電源電位VCC)またはその付近まで上昇する。
そして、第1の制御線により第1のスイッチングトランジスタを非導通状態とする。これにより駆動トランジスタに流れる電流が遮断されるため、駆動トランジスタの第2端子(たとえばドレイン)の電位は下降するが、その電位がVpc+|Vth| まで下降した時点で駆動トランジスタは非導通状態となって電位が安定する。
このとき、キャパシタの入力側電位(ノード電位)は、第2のスイッチングトランジスタが導通状態にあるため、やはり Vpc+|Vth|である。ここで |Vth|は、駆動トランジスタのしきい値の絶対値である。
次に、第2の制御線等により第2および第3のスイッチングトランジスタを非導通状態とする。あるいは、第2の制御線等により第2のスイッチングトランジスタを非導通状態にした後、第3のスイッチングトランジスタを非導通状態とする。キャパシタの入力側ノードの電位は、Vpc+|Vth| であり、駆動トランジスタのゲート電位はVpcである。すなわち、キャパシタの端子間の電位差は |Vth|となる。
次いで、第4のスイッチングトランジスタを導通状態とし、信号線から輝度データに応じた電位Vdataをキャパシタの入力側ノードに与える。
キャパシタ端子間の電位差は |Vth|のまま保持されるので、駆動トランジスタのゲート電位は、Vdata - |Vth|となる。
次に、第4のスイッチングトランジスタを非導通状態とし、第1の制御線により第1のスイッチングトランジスタを導通状態とすると、駆動トランジスタおよび電気光学素子に電流が流れ、発光を開始する。
このような制御動作において、第1の制御線のオン電位と、第2、第3、または/および第4の制御線のオン電位とは、第1のスイッチングトランジスタのオン時の抵抗値が第2、第3、第4のスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定される。
このように、本発明に係る画素回路は、画素毎にばらつく駆動トランジスタのしきい値によらず、電気光学素子に電流を供給することができるため、表示画像の輝度にむらができることを防止でき、高品位な画像を表示する表示装置を実現することができる。特に従来の技術と比較した場合、制御線から駆動トランジスタへのノイズの影響が少ない構成であるため、より高精度なしきい値ばらつきの補正が可能である。
このとき、駆動トランジスタの制御端子、たとえばゲートは第3のスイッチングトランジスタによってプリチャージ電位Vpcとなり、結合キャパシタの入力側電位(ノード電位)は、第1および第2のスイッチングトランジスタが導通状態にあるため、第1の基準電位(電源電位VCC)またはその付近まで上昇する。
そして、第1の制御線により第1のスイッチングトランジスタを非導通状態とする。これにより駆動トランジスタに流れる電流が遮断されるため、駆動トランジスタの第2端子(たとえばドレイン)の電位は下降するが、その電位がVpc+|Vth| まで下降した時点で駆動トランジスタは非導通状態となって電位が安定する。
このとき、キャパシタの入力側電位(ノード電位)は、第2のスイッチングトランジスタが導通状態にあるため、やはり Vpc+|Vth|である。ここで |Vth|は、駆動トランジスタのしきい値の絶対値である。
次に、第2の制御線等により第2および第3のスイッチングトランジスタを非導通状態とする。あるいは、第2の制御線等により第2のスイッチングトランジスタを非導通状態にした後、第3のスイッチングトランジスタを非導通状態とする。キャパシタの入力側ノードの電位は、Vpc+|Vth| であり、駆動トランジスタのゲート電位はVpcである。すなわち、キャパシタの端子間の電位差は |Vth|となる。
次いで、第4のスイッチングトランジスタを導通状態とし、信号線から輝度データに応じた電位Vdataをキャパシタの入力側ノードに与える。
キャパシタ端子間の電位差は |Vth|のまま保持されるので、駆動トランジスタのゲート電位は、Vdata - |Vth|となる。
次に、第4のスイッチングトランジスタを非導通状態とし、第1の制御線により第1のスイッチングトランジスタを導通状態とすると、駆動トランジスタおよび電気光学素子に電流が流れ、発光を開始する。
このような制御動作において、第1の制御線のオン電位と、第2、第3、または/および第4の制御線のオン電位とは、第1のスイッチングトランジスタのオン時の抵抗値が第2、第3、第4のスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定される。
このように、本発明に係る画素回路は、画素毎にばらつく駆動トランジスタのしきい値によらず、電気光学素子に電流を供給することができるため、表示画像の輝度にむらができることを防止でき、高品位な画像を表示する表示装置を実現することができる。特に従来の技術と比較した場合、制御線から駆動トランジスタへのノイズの影響が少ない構成であるため、より高精度なしきい値ばらつきの補正が可能である。
本発明によれば、画素内部の能動素子のしきい値のばらつきによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、表示画像の輝度にむらができることを防止でき、その結果として高品位な画像を表示することができる。
以下、本発明の実施形態を図面に関連付けて説明する。
<第1実施形態>
図6は、本発明に係るアクティブマトリクス型有機ELディスプレイ(表示装置)の第1の実施形態を示す回路図である。
また、図7は、第1の実施形態に係るアクティブマトリクス型有機ELディスプレイの電源線関係の配線配置を示す図である。
図6は、本発明に係るアクティブマトリクス型有機ELディスプレイ(表示装置)の第1の実施形態を示す回路図である。
また、図7は、第1の実施形態に係るアクティブマトリクス型有機ELディスプレイの電源線関係の配線配置を示す図である。
本有機ELディスプレイ100は、図6に示すように、画素回路101がm×nのマトリクス状に配列された画素アレイ部102、データドライバ(DDRV)103、第1の駆動回路としての第1のスキャンドライバ(SDRV1)104、および第2の駆動回路としての第2のスキャンドライバ(SDRV2)105を有している。
そして、画素回路101のマトリクス配列に対してデータドライバ(DDRV)103によって駆動されるn列分の信号線SGL1〜SGLnが画素列毎に、第1のスキャンドライバ(SDRV1)104によって選択的に駆動されるm行分の駆動線DRL101〜DRL10m、第1のスキャンドライバ(SDRV2)105によって選択的に駆動されるm行分の走査線SCNL101〜SCNL10m、およびオートゼロ線AZL101〜AZL10mが画素行毎にそれぞれ配線されている。
なお、駆動線DRL101〜DRL10mが本発明の第1の制御線に相当し、走査線SCNL101〜SCNL10m、および/またはオートゼロ線AZL101〜AZL10mが本発明の第2の制御線に相当する。
そして、画素回路101のマトリクス配列に対してデータドライバ(DDRV)103によって駆動されるn列分の信号線SGL1〜SGLnが画素列毎に、第1のスキャンドライバ(SDRV1)104によって選択的に駆動されるm行分の駆動線DRL101〜DRL10m、第1のスキャンドライバ(SDRV2)105によって選択的に駆動されるm行分の走査線SCNL101〜SCNL10m、およびオートゼロ線AZL101〜AZL10mが画素行毎にそれぞれ配線されている。
なお、駆動線DRL101〜DRL10mが本発明の第1の制御線に相当し、走査線SCNL101〜SCNL10m、および/またはオートゼロ線AZL101〜AZL10mが本発明の第2の制御線に相当する。
さらに、本実施形態においては、電源電圧Vccを供給するn列分の電源電位線VCCL101〜VCCL10nと、オフセットキャンセルを行うための基準電圧Vpcを供給するためのn列分のプリチャージ電位線VPCL101〜VPCL10nが信号線SGL101〜SGL10nに並行するように同一方向に、画素列毎に配線されている。
また、本実施形態においては、電源電位線VCCLは、図7に示すように、電源電位線VCCLの図中上下で生じる長さ方向の電位差による輝度ムラを防止するために、表示領域である画素アレイ部102の図中上下を共通化、すなわち複数の電源電位線VCCL101〜VCCL10nの両端部を共通に接続して、同電位化を図っている。
なお、本画素アレイ部102において、画素回路101はm×nのマトリクス状に配列されるが、図6においては、図面の簡単化のために2(=m)×2(=n)のマトリクス状に配列した例を示している。
また、図6においては、2×2の画素回路の各々を、Pixel(M,N)、Pixel(M,N+1)、Pixel(M+1,N)、Pixel(M+1,N+1)とも表記している。
また、図6においては、2×2の画素回路の各々を、Pixel(M,N)、Pixel(M,N+1)、Pixel(M+1,N)、Pixel(M+1,N+1)とも表記している。
次に、各画素回路101の具体的な構成について説明する。
画素回路101は、図6に示すように、1個のpチャネルTFT111、4個のnチャネルTFT112〜115、有機EL発光素子116、キャパシタC111,C112、およびノードND111〜ND113を有している。
なお、本実施形態においては、TFT111が本発明の駆動トランジスタに相当し、TFT112が本発明の第1のスイッチングトランジスタに相当し、TFT113が本発明の第2のスイッチングトランジスタに相当し、TFT115が本発明の第3のスイッチングトランジスタに相当し、TFT114が本発明の第4のスイッチングトランジスタに相当する。
また、電源電位VCCが本発明の第1の基準電位に相当し、接地電位GNDが第2の基準電位に相当する。
なお、本実施形態においては、TFT111が本発明の駆動トランジスタに相当し、TFT112が本発明の第1のスイッチングトランジスタに相当し、TFT113が本発明の第2のスイッチングトランジスタに相当し、TFT115が本発明の第3のスイッチングトランジスタに相当し、TFT114が本発明の第4のスイッチングトランジスタに相当する。
また、電源電位VCCが本発明の第1の基準電位に相当し、接地電位GNDが第2の基準電位に相当する。
図6の1行1列目に配置された画素回路Pixel(M,N)において、駆動トランジスタとしてTFT111のソースが第1列目に配線された電源電位線VCCL101に接続され、ドレインがノードND113に接続され、ゲートがノードND111に接続されている。
TFT112のドレインがノードND113(TFT111のドレイン)に接続され、ソースが有機EL発光素子116のアノード側に接続され、ゲートが第1行目に配線された駆動線DRL101に接続され、発光素子116のカソードが所定電位(たとえばグランド電位)のカソード線CSLに接続されている。
TFT113のソースがノードND113(TFT111のドレイン)に接続され、ドレインがノードND111(TFT111のゲート)に接続され、ゲートが第1行目に配線されたオートゼロ線AZL101に接続されている。
キャパシタC101の第1電極がノードND111に接続され、第2電極がノードND112に接続されている。また、キャパシタC112の第1電極がノードND111に接続され、第2電極が第1列目に配線された電源電位線VCCL101に接続されている。
TFT114のソースがノードND112に接続され、ドレインが第1列目に配線された信号線SGL101に接続され、ゲートが第1行目に配線された走査線SCNL101に接続されている。
TFT115のソースがノードND112に接続され、ドレインが第1列目に配線されたプリチャージ電位線VPCL101に接続されている。
TFT112のドレインがノードND113(TFT111のドレイン)に接続され、ソースが有機EL発光素子116のアノード側に接続され、ゲートが第1行目に配線された駆動線DRL101に接続され、発光素子116のカソードが所定電位(たとえばグランド電位)のカソード線CSLに接続されている。
TFT113のソースがノードND113(TFT111のドレイン)に接続され、ドレインがノードND111(TFT111のゲート)に接続され、ゲートが第1行目に配線されたオートゼロ線AZL101に接続されている。
キャパシタC101の第1電極がノードND111に接続され、第2電極がノードND112に接続されている。また、キャパシタC112の第1電極がノードND111に接続され、第2電極が第1列目に配線された電源電位線VCCL101に接続されている。
TFT114のソースがノードND112に接続され、ドレインが第1列目に配線された信号線SGL101に接続され、ゲートが第1行目に配線された走査線SCNL101に接続されている。
TFT115のソースがノードND112に接続され、ドレインが第1列目に配線されたプリチャージ電位線VPCL101に接続されている。
図6の2行1列目に配置された画素回路Pixel(M+1,N)において、駆動トランジスタとしてTFT111のソースが第1列目に配線された電源電位線VCCL101に接続され、ドレインがノードND113に接続され、ゲートがノードND111に接続されている。
TFT112のドレインがノードND113(TFT111のドレイン)に接続され、ソースが有機EL発光素子116のアノード側に接続され、ゲートが第2行目に配線された駆動線DRL102に接続され、発光素子116のカソードが所定電位(たとえばグランド電位)のカソード線CSLに接続されている。
TFT113のソースがノードND113(TFT111のドレイン)に接続され、ドレインがノードND111(TFT111のゲート)に接続され、ゲートが第2行目に配線されたオートゼロ線AZL102に接続されている。
キャパシタC101の第1電極がノードND111に接続され、第2電極がノードND112に接続されている。また、キャパシタC112の第1電極がノードND111に接続され、第2電極が第1列目に配線された電源電位線VCCL101に接続されている。
TFT114のソースがノードND112に接続され、ドレインが第1列目に配線された信号線SGL101に接続され、ゲートが第2行目に配線された走査線SCNL102に接続されている。
TFT115のソースがノードND112に接続され、ドレインが第1列目に配線されたプリチャージ電位線VPCL101に接続されている。
TFT112のドレインがノードND113(TFT111のドレイン)に接続され、ソースが有機EL発光素子116のアノード側に接続され、ゲートが第2行目に配線された駆動線DRL102に接続され、発光素子116のカソードが所定電位(たとえばグランド電位)のカソード線CSLに接続されている。
TFT113のソースがノードND113(TFT111のドレイン)に接続され、ドレインがノードND111(TFT111のゲート)に接続され、ゲートが第2行目に配線されたオートゼロ線AZL102に接続されている。
キャパシタC101の第1電極がノードND111に接続され、第2電極がノードND112に接続されている。また、キャパシタC112の第1電極がノードND111に接続され、第2電極が第1列目に配線された電源電位線VCCL101に接続されている。
TFT114のソースがノードND112に接続され、ドレインが第1列目に配線された信号線SGL101に接続され、ゲートが第2行目に配線された走査線SCNL102に接続されている。
TFT115のソースがノードND112に接続され、ドレインが第1列目に配線されたプリチャージ電位線VPCL101に接続されている。
図6の1行2列目に配置された画素回路Pixel(M,N+1)において、駆動トランジスタとしてTFT111のソースが第2列目に配線された電源電位線VCCL102に接続され、ドレインがノードND113に接続され、ゲートがノードND111に接続されている。
TFT112のドレインがノードND113(TFT111のドレイン)に接続され、ソースが有機EL発光素子116のアノード側に接続され、ゲートが第1行目に配線された駆動線DRL101に接続され、発光素子116のカソードが所定電位(たとえばグランド電位)のカソード線CSLに接続されている。
TFT113のソースがノードND113(TFT111のドレイン)に接続され、ドレインがノードND111(TFT111のゲート)に接続され、ゲートが第1行目に配線されたオートゼロ線AZL101に接続されている。
キャパシタC101の第1電極がノードND111に接続され、第2電極がノードND112に接続されている。また、キャパシタC112の第1電極がノードND111に接続され、第2電極が第2列目に配線された電源電位線VCCL102に接続されている。
TFT114のソースがノードND112に接続され、ドレインが第2列目に配線された信号線SGL102に接続され、ゲートが第1行目に配線された走査線SCNL101に接続されている。
TFT115のソースがノードND112に接続され、ドレインが第2列目に配線されたプリチャージ電位線VPCL102に接続されている。
TFT112のドレインがノードND113(TFT111のドレイン)に接続され、ソースが有機EL発光素子116のアノード側に接続され、ゲートが第1行目に配線された駆動線DRL101に接続され、発光素子116のカソードが所定電位(たとえばグランド電位)のカソード線CSLに接続されている。
TFT113のソースがノードND113(TFT111のドレイン)に接続され、ドレインがノードND111(TFT111のゲート)に接続され、ゲートが第1行目に配線されたオートゼロ線AZL101に接続されている。
キャパシタC101の第1電極がノードND111に接続され、第2電極がノードND112に接続されている。また、キャパシタC112の第1電極がノードND111に接続され、第2電極が第2列目に配線された電源電位線VCCL102に接続されている。
TFT114のソースがノードND112に接続され、ドレインが第2列目に配線された信号線SGL102に接続され、ゲートが第1行目に配線された走査線SCNL101に接続されている。
TFT115のソースがノードND112に接続され、ドレインが第2列目に配線されたプリチャージ電位線VPCL102に接続されている。
図6の2行2列目に配置された画素回路Pixel(M+1,N+1)において、駆動トランジスタとしてTFT111のソースが第2列目に配線された電源電位線VCCL102に接続され、ドレインがノードND113に接続され、ゲートがノードND111に接続されている。
TFT112のドレインがノードND113(TFT111のドレイン)に接続され、ソースが有機EL発光素子116のアノード側に接続され、ゲートが第2行目に配線された駆動線DRL102に接続され、発光素子116のカソードが所定電位(たとえばグランド電位)のカソード線CSLに接続されている。
TFT113のソースがノードND113(TFT111のドレイン)に接続され、ドレインがノードND111(TFT111のゲート)に接続され、ゲートが第2行目に配線されたオートゼロ線AZL102に接続されている。
キャパシタC101の第1電極がノードND111に接続され、第2電極がノードND112に接続されている。また、キャパシタC112の第1電極がノードND111に接続され、第2電極が第2列目に配線された電源電位線VCCL102に接続されている。
TFT114のソースがノードND112に接続され、ドレインが第2列目に配線された信号線SGL102に接続され、ゲートが第2行目に配線された走査線SCNL102に接続されている。
TFT115のソースがノードND112に接続され、ドレインが第2列目に配線されたプリチャージ電位線VPCL102に接続されている。
TFT112のドレインがノードND113(TFT111のドレイン)に接続され、ソースが有機EL発光素子116のアノード側に接続され、ゲートが第2行目に配線された駆動線DRL102に接続され、発光素子116のカソードが所定電位(たとえばグランド電位)のカソード線CSLに接続されている。
TFT113のソースがノードND113(TFT111のドレイン)に接続され、ドレインがノードND111(TFT111のゲート)に接続され、ゲートが第2行目に配線されたオートゼロ線AZL102に接続されている。
キャパシタC101の第1電極がノードND111に接続され、第2電極がノードND112に接続されている。また、キャパシタC112の第1電極がノードND111に接続され、第2電極が第2列目に配線された電源電位線VCCL102に接続されている。
TFT114のソースがノードND112に接続され、ドレインが第2列目に配線された信号線SGL102に接続され、ゲートが第2行目に配線された走査線SCNL102に接続されている。
TFT115のソースがノードND112に接続され、ドレインが第2列目に配線されたプリチャージ電位線VPCL102に接続されている。
本第1の実施形態においては、第1〜第4のスイッチングトランジスタとしてTFT112〜TFT115は、同一の導電型(nチャネル)であり、第1の駆動回路としての第1のスキャンドライバ104と第2の駆動回路としての第2のスキャンドライバ105は、第1の制御線としての駆動線DRL101〜DRL10mのオン電位Von1と、第2の制御線としての走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mのオン電位Von2とを、第1のスイッチングトランジスタとしてのTFT112のオン時の抵抗値が、第2、第3、および第4のスイッチングトランジスタとしてのTFT113〜TFT115のオン時の抵抗値より小さくなるように設定する。
すなわち、図8(A),(B)に示すように、第1のスキャンドライバ104と第2のスキャンドライバ105とは、Von1>Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLを設定する。
駆動信号VDRLは、(VDD−VSS)の振幅を持ち、駆動信号VSCNL,VAZLは〔VDD2(<VDD)−VSS〕の振幅を持つ。
すなわち、図8(A),(B)に示すように、第1のスキャンドライバ104と第2のスキャンドライバ105とは、Von1>Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLを設定する。
駆動信号VDRLは、(VDD−VSS)の振幅を持ち、駆動信号VSCNL,VAZLは〔VDD2(<VDD)−VSS〕の振幅を持つ。
図9は、第1の駆動回路としての第1のスキャンドライバ104における駆動信号VDRLの生成回路の構成例を示す回路図である。なお、図9においては、図面の簡単化のために、3段構成とし、信号の出力系1段のみ示している。実際には、m個のシフトレジスタと各シフトレジスタに対して信号出力系が設けられる。
図9に示すように、第1のスキャンドライバ104は、複数のシフトレジスタ1041〜1043と、出力バッファ1044を有する。
対応する駆動線DRLを駆動するために、たとえばシフトレジスタ1042の出力に応答して、出力バッファ1044からハイレベルがVDDレベル、ローレベルがVSSレベルの駆動信号VDRLが出力される。各nチャネルのTFT112は、VDDレベルの駆動信号VDRLによりオン(導通)する。
図9に示すように、第1のスキャンドライバ104は、複数のシフトレジスタ1041〜1043と、出力バッファ1044を有する。
対応する駆動線DRLを駆動するために、たとえばシフトレジスタ1042の出力に応答して、出力バッファ1044からハイレベルがVDDレベル、ローレベルがVSSレベルの駆動信号VDRLが出力される。各nチャネルのTFT112は、VDDレベルの駆動信号VDRLによりオン(導通)する。
図10は、第2の駆動回路としての第2のスキャンドライバ105における駆動信号VSCNL,VAZLの生成回路の構成例を示す回路図である。なお、図10においては、図面の簡単化のために、3段構成とし、信号の出力系1段のみ示している。実際には、m個のシフトレジスタと各シフトレジスタに対して信号出力系が設けられる。
図10に示すように、第2のスキャンドライバ105は、複数のシフトレジスタ1051〜1053と、出力バッファ1054を有する。
対応するスキャン線SCNL、オートゼロ線AZLを駆動するために、たとえばシフトレジスタ1052の出力に応答して、出力バッファ1054からハイレベルでVDD2(<VDD)レベル、ローレベルでVSSレベルの駆動信号VDRLが出力される。各nチャネルのTFT113〜TFT115は、VDD2レベルの駆動信号VAZL,VSCNLによりオン(導通)する。
図10に示すように、第2のスキャンドライバ105は、複数のシフトレジスタ1051〜1053と、出力バッファ1054を有する。
対応するスキャン線SCNL、オートゼロ線AZLを駆動するために、たとえばシフトレジスタ1052の出力に応答して、出力バッファ1054からハイレベルでVDD2(<VDD)レベル、ローレベルでVSSレベルの駆動信号VDRLが出力される。各nチャネルのTFT113〜TFT115は、VDD2レベルの駆動信号VAZL,VSCNLによりオン(導通)する。
また、図11は、第2の駆動回路としての第2のスキャンドライバ105における電圧VDD2の生成回路の構成例を示す回路図である。
この生成回路は、電圧VDDの供給ラインと基準電位VSSとの間に直列に接続された抵抗素子R101,R102により分圧した電圧をボルテージフォロワ1055を通して、電圧VDD2を生成する。
この生成回路は、電圧VDDの供給ラインと基準電位VSSとの間に直列に接続された抵抗素子R101,R102により分圧した電圧をボルテージフォロワ1055を通して、電圧VDD2を生成する。
このように、本第2の実施形態においては、第1のスキャンドライバ104と第2のスキャンドライバ105とが、Von1>Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLを設定することにより、飛び込み電圧、スイッチの抵抗を最適化して、表示画像の輝度にむらができることを防止して、高品位な画像を表示することを実現している。
次に、画素回路101の動作について、図6のPixel(M,N)を例に説明する。
駆動線DRL101をハイレベル(VDD,Von1)、オートゼロ線AZL101をハイレベル(VDD2,Von2)とし、TFT112、TFT113、およびTFT115を導通状態とする。このときTFT111はダイオード接続された状態で発光素子(OLED)116と接続されるため、TFT111に定電流Irefが流れる。
また、TFT115を通して結合キャパシタC111の一端(第2電極側)のノードND112にプリチャージ電位線VPCL101に供給されている固定の基準電圧Vpcが供給される。
そして、結合キャパシタC111の両端には、駆動トランジスタとしてのTFT111に電流Irefが流れたときのゲート−ソース間電位と同じ電圧が生じる。この電位Vrefは、駆動トランジスタとしてのTFT111のゲート側をプラス方向として、以下の式で表される。
また、TFT115を通して結合キャパシタC111の一端(第2電極側)のノードND112にプリチャージ電位線VPCL101に供給されている固定の基準電圧Vpcが供給される。
そして、結合キャパシタC111の両端には、駆動トランジスタとしてのTFT111に電流Irefが流れたときのゲート−ソース間電位と同じ電圧が生じる。この電位Vrefは、駆動トランジスタとしてのTFT111のゲート側をプラス方向として、以下の式で表される。
(数5)
Iref=β(Vref−Vth)2 (5)
Iref=β(Vref−Vth)2 (5)
ここで、βは駆動トランジスタの比例係数(∝駆動トランジスタの移動度)、Vthは駆動トランジスタのしきい値電圧である。すなわち、駆動トランジスタであるTFT111のゲート−ソース間電位Vrefは、次のようになる。
(数6)
Vref=Vth+(Iref/β)1/2 (6)
Vref=Vth+(Iref/β)1/2 (6)
次に、駆動線DRL101をローレベル(VSS)とし、TFT112を非導通とする。このとき走査線SCNL101は、ハイレベル(VDD2,Von2)でTFT114が導通状態とされ、信号線SGL101には、基準電位Vref が与えられる。TFT111に流れる電流が遮断されるため、TFT111のゲート電位Vgは上昇するが、その電位がVcc−|Vth| まで上昇した時点でTFT111は非導通状態となって電位が安定する。すなわち、オートゼロ動作が行われる。
オートゼロ線AZL101をローレベル(VSS)としてTFT113を非導通状態とし、信号線SGL101を通して結合キャパシタC111の他端側(ノードND111側)に、データ電圧Vdataが書き込まれる。よって、このときの駆動トランジスタのゲート−ソース電位は、Vgsは次のように表される。
(数7)
Vgs=Vdata+Vref−Vsource
=Vdata+Vth+(Iref/β)1/2 −Vsource (7)
Vgs=Vdata+Vref−Vsource
=Vdata+Vth+(Iref/β)1/2 −Vsource (7)
したがって、駆動トランジスタに流れる電流Idsは、次のようになる。
(数8)
Ids=β(Vdata+(Iref/β)1/2 −Vsource)2 (8)
Ids=β(Vdata+(Iref/β)1/2 −Vsource)2 (8)
すなわち、駆動トランジスタに流れる電流電流Idsは、しきい値電圧Vthに依存しない、すなわち、しきい値電圧補正が行われる。
なお、発光素子116が発光を開始させるために、データ電圧を取り込んだ後、走査線SCNL101をローレベルとしてTFT114を非導通状態とし、駆動線DRL101をハイレベル(VDD,von1)としてTFT112を導通状態とする動作が行われる。
ここで、オフセットキャンセルのタイミングについて考察する。
本実施形態においては、信号線SGLと平行にプリジャージ電位線VPCLが配線されている。このとき、信号線SGLと平行なプリジャージ電位線VPCLの1つに接続され、同時にオフセットキャンセルされる画素数はK画素である。
通常、Kはオフセットキャンセル期間であり、十分にオフセットするのに必要な時間であるが、1〜数10以下が通常であり、従来例で同時にオフセットキャンセルする画素数に比べて小さい。また、パネルの解像度が上がっても、Kは変化しない。したがって、プリチャージ電位を安定した電位に保つことが容易となる。
本実施形態においては、信号線SGLと平行にプリジャージ電位線VPCLが配線されている。このとき、信号線SGLと平行なプリジャージ電位線VPCLの1つに接続され、同時にオフセットキャンセルされる画素数はK画素である。
通常、Kはオフセットキャンセル期間であり、十分にオフセットするのに必要な時間であるが、1〜数10以下が通常であり、従来例で同時にオフセットキャンセルする画素数に比べて小さい。また、パネルの解像度が上がっても、Kは変化しない。したがって、プリチャージ電位を安定した電位に保つことが容易となる。
以上説明したように、本第1の実施形態によれば、第1のスキャンドライバ104と第2のスキャンドライバ105とが、Von1>Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLを設定することにより、飛び込み電圧、スイッチの抵抗を最適化し、また、電源電圧Vccを供給するn列分の電源電位線VCCL101〜VCCL10nと、オフセットキャンセルを行うための基準電圧Vpcを供給するためのn列分のプリチャージ電位線VPCL101〜VPCL10nが信号線SGL101〜SGL10nの並行するように同一方向に、画素列毎に配線されていることから、画素内部の能動素子のしきい値のばらつきによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、かつ、プリチャージ電位線によるオフセットキャンセル機能を有したとしても安定に基準電位を保持でき、表示画像の輝度に勾配(ムラ)ができることを防止できる。
その結果、高品位な画像を表示することができる。
その結果、高品位な画像を表示することができる。
また、本実施形態においては、電源電位線VCCLは、表示領域である画素アレイ部102の図中上下を共通化、すなわち複数の電源電位線VCCL101〜VCCL10nの両端部を共通に接続して、同電位化を図っている。したがって、電源電位線VCCLの図中上下で生じる長さ方向の電位差による輝度ムラを確実に防止することができる。
なお、TFT125をオン、オフする制御線としてオートゼロ線AZLを共通に用いているが別の制御線を用いてオン、オフ制御することも可能である。
<第2実施形態>
図12は、本発明に係るアクティブマトリクス型有機ELディスプレイ(表示装置)の第2の実施形態を示す回路図である。
図12は、本発明に係るアクティブマトリクス型有機ELディスプレイ(表示装置)の第2の実施形態を示す回路図である。
本第2の実施形態が上述した図6の第1の実施形態と異なる点は、画素回路101Aの構成にある。
すなわち、図6の画素回路101は、スイッチングトランジスタとしてのTFT112〜TFT115をnチャネルトランジスタにより構成したが、本第2の実施形態の画素回路101Aにおいては、スイッチングトランジスタとしてのTFT112〜TFT115をpチャネルトランジスタにより構成している。
すなわち、図6の画素回路101は、スイッチングトランジスタとしてのTFT112〜TFT115をnチャネルトランジスタにより構成したが、本第2の実施形態の画素回路101Aにおいては、スイッチングトランジスタとしてのTFT112〜TFT115をpチャネルトランジスタにより構成している。
この場合、第1のスキャンドライバ104Aと第2のスキャンドライバ105Aとが駆動する駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLのレベルが第1の実施形態と逆レベル(極性)となるが、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLのレベルが、Von1<Von2の関係を満足するように設定される。
本第2の実施形態においては、第1〜第4のスイッチングトランジスタとしてTFT112〜TFT115は、同一の導電型(pチャネル)であり、第1の駆動回路としての第1のスキャンドライバ104Aと第2の駆動回路としての第2のスキャンドライバ105Aは、第1の制御線としての駆動線DRL101〜DRL10mのオン電位Von1と、第2の制御線としての走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mのオン電位Von2とを、第1のスイッチングトランジスタとしてのTFT112のオン時の抵抗値が、第2、第3、および第4のスイッチングトランジスタとしてのTFT113〜TFT115のオン時の抵抗値より小さくなるように設定する。
すなわち、図13(A),(B)に示すように、第1のスキャンドライバ104Aと第2のスキャンドライバ105Aとは、Von1<Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLを設定する。
駆動信号VDRLは、(VDD−VSS)の振幅を持ち、駆動信号VSCNL,VAZLは〔VDD−VSS2(>VSS)〕の振幅を持つ。
すなわち、図13(A),(B)に示すように、第1のスキャンドライバ104Aと第2のスキャンドライバ105Aとは、Von1<Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLを設定する。
駆動信号VDRLは、(VDD−VSS)の振幅を持ち、駆動信号VSCNL,VAZLは〔VDD−VSS2(>VSS)〕の振幅を持つ。
図14は、第1の駆動回路としての第1のスキャンドライバ104Aにおける駆動信号VDRLの生成回路の構成例を示す回路図である。なお、図14においては、図面の簡単化のために、3段構成とし、信号の出力系1段のみ示している。実際には、m個のシフトレジスタと各シフトレジスタに対して信号出力系が設けられる。
図14に示すように、第1のスキャンドライバ104Aは、複数のシフトレジスタ1041A〜1043Aと、出力バッファ1044Aを有する。
対応する駆動線DRLを駆動するために、たとえばシフトレジスタ1042Aの出力に応答して、出力バッファ1044AからハイレベルがVDDレベル、ローレベルがVSSレベルの駆動信号VDRLが出力される。各pチャネルのTFT112は、VSSレベルの駆動信号VDRLによりオン(導通)する。
図14に示すように、第1のスキャンドライバ104Aは、複数のシフトレジスタ1041A〜1043Aと、出力バッファ1044Aを有する。
対応する駆動線DRLを駆動するために、たとえばシフトレジスタ1042Aの出力に応答して、出力バッファ1044AからハイレベルがVDDレベル、ローレベルがVSSレベルの駆動信号VDRLが出力される。各pチャネルのTFT112は、VSSレベルの駆動信号VDRLによりオン(導通)する。
図15は、第2の駆動回路としての第2のスキャンドライバ105Aにおける駆動信号VSCNL,VAZLの生成回路の構成例を示す回路図である。なお、図15においては、図面の簡単化のために、3段構成とし、信号の出力系1段のみ示している。実際には、m個のシフトレジスタと各シフトレジスタに対して信号出力系が設けられる。
図15に示すように、第2のスキャンドライバ105Aは、複数のシフトレジスタ1051A〜1053Aと、出力バッファ1054Aを有する。
対応するスキャン線SCNL、オートゼロ線AZLを駆動するために、たとえばシフトレジスタ1052Aの出力に応答して、出力バッファ1054AからハイレベルでVDDレベル、ローレベルでVSS2(>VSS)レベルの駆動信号VDRLが出力される。各pチャネルのTFT113〜TFT115は、VSS2レベルの駆動信号VAZL,VSCNLによりオン(導通)する。
図15に示すように、第2のスキャンドライバ105Aは、複数のシフトレジスタ1051A〜1053Aと、出力バッファ1054Aを有する。
対応するスキャン線SCNL、オートゼロ線AZLを駆動するために、たとえばシフトレジスタ1052Aの出力に応答して、出力バッファ1054AからハイレベルでVDDレベル、ローレベルでVSS2(>VSS)レベルの駆動信号VDRLが出力される。各pチャネルのTFT113〜TFT115は、VSS2レベルの駆動信号VAZL,VSCNLによりオン(導通)する。
また、図16は、第2の駆動回路としての第2のスキャンドライバ105Aにおける電圧VDD2の生成回路の構成例を示す回路図である。
この生成回路は、電圧VDDの供給ラインと基準電位VSS2との間に直列に接続された抵抗素子R103,R104により分圧した電圧をボルテージフォロワ1055Aを通して、電圧VSS2を生成する。
この生成回路は、電圧VDDの供給ラインと基準電位VSS2との間に直列に接続された抵抗素子R103,R104により分圧した電圧をボルテージフォロワ1055Aを通して、電圧VSS2を生成する。
このように、本第2の実施形態においては、第1のスキャンドライバ104Aと第2のスキャンドライバ105Aとが、Von1<Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLを設定することにより、飛び込み電圧、スイッチの抵抗を最適化して、表示画像の輝度にむらができることを防止して、高品位な画像を表示することを実現している。
なお、図12の動作については、図6の場合と駆動信号のアクティブレベルが逆レベルとなる以外は、第1の実施形態と同様に行われるため、ここではその詳細な説明は省略する。
本第2の実施形態によれば、上述した第1の実施形態の効果と同様の効果を得ることができる。
<第3実施形態>
図17は、本発明に係るアクティブマトリクス型有機ELディスプレイ(表示装置)の第3の実施形態を示す回路図である。
図17は、本発明に係るアクティブマトリクス型有機ELディスプレイ(表示装置)の第3の実施形態を示す回路図である。
本第3の実施形態が上述した第1の実施形態と異なる点は、画素回路101Bの構成にある。
以下、本第3の実施形態に係る画素回路101Bの構成および動作を順を追って説明する。
以下、本第3の実施形態に係る画素回路101Bの構成および動作を順を追って説明する。
本第3の実施形態に係る各画素回路101Bは、図17に示すように、pチャネルTFT121、nチャネルTFT122〜TFT125、キャパシタC121,C122、有機EL素子OLED(電気光学素子)からなる発光素子126、およびノードND121〜ND123を有する。
これらの構成要素のうち、TFT121が本発明に係る電界効果トランジスタを構成、TFT122が第1のスイッチングトランジスタを構成し、TFT123が第2のスイッチングトランジスタを構成し、TFT125が第3のスイッチングトランジスタを構成し、TFT124が第4のスイッチングトランジスタを構成、キャパシタC121が本発明に係るキャパシタを構成している。
なお、TFT125をオン、オフする制御線としてオートゼロ線AZLを共通に用いているが別の制御線を用いてオン、オフ制御することも可能である。
また、電源電圧VCCの供給ライン(電源電位)が第1の基準電位に相当し、カソード線CSLの電位(たとえば接地電位GND)が第2の基準電位に相当している。
これらの構成要素のうち、TFT121が本発明に係る電界効果トランジスタを構成、TFT122が第1のスイッチングトランジスタを構成し、TFT123が第2のスイッチングトランジスタを構成し、TFT125が第3のスイッチングトランジスタを構成し、TFT124が第4のスイッチングトランジスタを構成、キャパシタC121が本発明に係るキャパシタを構成している。
なお、TFT125をオン、オフする制御線としてオートゼロ線AZLを共通に用いているが別の制御線を用いてオン、オフ制御することも可能である。
また、電源電圧VCCの供給ライン(電源電位)が第1の基準電位に相当し、カソード線CSLの電位(たとえば接地電位GND)が第2の基準電位に相当している。
なお、本画素アレイ部102Bにおいて、画素回路101Bはm×nのマトリクス状に配列されるが、図17においても、図面の簡単化のために2(=m)×2(=n)のマトリクス状に配列した例を示している。
また、図17においては、2×2の画素回路の各々を、Pixel(M,N)、Pixel(M,N+1)、Pixel(M+1,N)、Pixel(M+1,N+1)とも表記している。
また、図17においては、2×2の画素回路の各々を、Pixel(M,N)、Pixel(M,N+1)、Pixel(M+1,N)、Pixel(M+1,N+1)とも表記している。
次に、各画素回路101Bの具体的な構成について説明する。
図17の1行1列目に配置された画素回路Pixel(M,N)において、駆動トランジスタとしてTFT121のソースがノードND123(TFT122のソース、TFTTFT123のドレインとの接続点)に接続され、ドレインが有機EL発光素子116のアノード側に接続され、発光素子126のカソードが所定電位(たとえばグランド電位)のカソード線CSLに接続されている。
TFT122のソースがノードND123(TFT121のソース)に接続され、ドレインが第1列目に配線された電源電位線VCCL101に接続され、ゲートが第1行目に配線された駆動線DRL101に接続されている。
TFT123のドレインがノードND123(TFT121のソース)に接続され、ソースがノードND122(TFT124のソース)に接続され、ゲートが第1行目に配線されたオートゼロ線AZL101に接続されている。
キャパシタC101の第1電極がノードND121に接続され、第2電極がノードND122に接続されている。また、キャパシタC122の第1電極がノードND122に接続され、第2電極が第1列目に配線された電源電位線VCCL101に接続されている。
TFT124のソースがノードND122に接続され、ドレインが第1列目に配線された信号線SGL101に接続され、ゲートが第1行目に配線された走査線SCNL101に接続されている。
TFT125のソースがノードND121(TFT121のゲート)に接続され、ドレインが第1列目に配線されたプリチャージ電位線VPCL101に接続されている。
TFT122のソースがノードND123(TFT121のソース)に接続され、ドレインが第1列目に配線された電源電位線VCCL101に接続され、ゲートが第1行目に配線された駆動線DRL101に接続されている。
TFT123のドレインがノードND123(TFT121のソース)に接続され、ソースがノードND122(TFT124のソース)に接続され、ゲートが第1行目に配線されたオートゼロ線AZL101に接続されている。
キャパシタC101の第1電極がノードND121に接続され、第2電極がノードND122に接続されている。また、キャパシタC122の第1電極がノードND122に接続され、第2電極が第1列目に配線された電源電位線VCCL101に接続されている。
TFT124のソースがノードND122に接続され、ドレインが第1列目に配線された信号線SGL101に接続され、ゲートが第1行目に配線された走査線SCNL101に接続されている。
TFT125のソースがノードND121(TFT121のゲート)に接続され、ドレインが第1列目に配線されたプリチャージ電位線VPCL101に接続されている。
図17の2行1列目に配置された画素回路Pixel(M+1,N)において、駆動トランジスタとしてTFT121のソースがノードND123(TFT122のソース、TFTTFT123のドレインとの接続点)に接続され、ドレインが有機EL発光素子116のアノード側に接続され、発光素子126のカソードが所定電位(たとえばグランド電位)のカソード線CSLに接続されている。
TFT122のソースがノードND123(TFT121のソース)に接続され、ドレインが第1列目に配線された電源電位線VCCL101に接続され、ゲートが第2行目に配線された駆動線DRL102に接続されている。
TFT123のドレインがノードND123(TFT121のソース)に接続され、ソースがノードND122(TFT124のソース)に接続され、ゲートが第2行目に配線されたオートゼロ線AZL102に接続されている。
キャパシタC101の第1電極がノードND121に接続され、第2電極がノードND122に接続されている。また、キャパシタC122の第1電極がノードND122に接続され、第2電極が第1列目に配線された電源電位線VCCL101に接続されている。
TFT124のソースがノードND122に接続され、ドレインが第1列目に配線された信号線SGL101に接続され、ゲートが第2行目に配線された走査線SCNL102に接続されている。
TFT125のソースがノードND121(TFT121のゲート)に接続され、ドレインが第1列目に配線されたプリチャージ電位線VPCL101に接続されている。
TFT122のソースがノードND123(TFT121のソース)に接続され、ドレインが第1列目に配線された電源電位線VCCL101に接続され、ゲートが第2行目に配線された駆動線DRL102に接続されている。
TFT123のドレインがノードND123(TFT121のソース)に接続され、ソースがノードND122(TFT124のソース)に接続され、ゲートが第2行目に配線されたオートゼロ線AZL102に接続されている。
キャパシタC101の第1電極がノードND121に接続され、第2電極がノードND122に接続されている。また、キャパシタC122の第1電極がノードND122に接続され、第2電極が第1列目に配線された電源電位線VCCL101に接続されている。
TFT124のソースがノードND122に接続され、ドレインが第1列目に配線された信号線SGL101に接続され、ゲートが第2行目に配線された走査線SCNL102に接続されている。
TFT125のソースがノードND121(TFT121のゲート)に接続され、ドレインが第1列目に配線されたプリチャージ電位線VPCL101に接続されている。
図17の1行2列目に配置された画素回路Pixel(M,N+1)において、駆動トランジスタとしてTFT121のソースがノードND123(TFT122のソース、TFTTFT123のドレインとの接続点)に接続され、ドレインが有機EL発光素子116のアノード側に接続され、発光素子126のカソードが所定電位(たとえばグランド電位)のカソード線CSLに接続されている。
TFT122のソースがノードND123(TFT121のソース)に接続され、ドレインが第2列目に配線された電源電位線VCCL102に接続され、ゲートが第1行目に配線された駆動線DRL101に接続されている。
TFT123のドレインがノードND123(TFT121のソース)に接続され、ソースがノードND122(TFT124のソース)に接続され、ゲートが第1行目に配線されたオートゼロ線AZL101に接続されている。
キャパシタC101の第1電極がノードND121に接続され、第2電極がノードND122に接続されている。また、キャパシタC122の第1電極がノードND122に接続され、第2電極が第2列目に配線された電源電位線VCCL102に接続されている。
TFT124のソースがノードND122に接続され、ドレインが第2列目に配線された信号線SGL102に接続され、ゲートが第1行目に配線された走査線SCNL101に接続されている。
TFT125のソースがノードND121(TFT121のゲート)に接続され、ドレインが第2列目に配線されたプリチャージ電位線VPCL102に接続されている。
TFT122のソースがノードND123(TFT121のソース)に接続され、ドレインが第2列目に配線された電源電位線VCCL102に接続され、ゲートが第1行目に配線された駆動線DRL101に接続されている。
TFT123のドレインがノードND123(TFT121のソース)に接続され、ソースがノードND122(TFT124のソース)に接続され、ゲートが第1行目に配線されたオートゼロ線AZL101に接続されている。
キャパシタC101の第1電極がノードND121に接続され、第2電極がノードND122に接続されている。また、キャパシタC122の第1電極がノードND122に接続され、第2電極が第2列目に配線された電源電位線VCCL102に接続されている。
TFT124のソースがノードND122に接続され、ドレインが第2列目に配線された信号線SGL102に接続され、ゲートが第1行目に配線された走査線SCNL101に接続されている。
TFT125のソースがノードND121(TFT121のゲート)に接続され、ドレインが第2列目に配線されたプリチャージ電位線VPCL102に接続されている。
図17の2行2列目に配置された画素回路Pixel(M+1,N+1)において、駆動トランジスタとしてTFT121のソースがノードND123(TFT122のソース、TFTTFT123のドレインとの接続点)に接続され、ドレインが有機EL発光素子116のアノード側に接続され、発光素子126のカソードが所定電位(たとえばグランド電位)のカソード線CSLに接続されている。
TFT122のソースがノードND123(TFT121のソース)に接続され、ドレインが第2列目に配線された電源電位線VCCL102に接続され、ゲートが第2行目に配線された駆動線DRL102に接続されている。
TFT123のドレインがノードND123(TFT121のソース)に接続され、ソースがノードND122(TFT124のソース)に接続され、ゲートが第2行目に配線されたオートゼロ線AZL102に接続されている。
キャパシタC101の第1電極がノードND121に接続され、第2電極がノードND122に接続されている。また、キャパシタC122の第1電極がノードND122に接続され、第2電極が第2列目に配線された電源電位線VCCL102に接続されている。
TFT124のソースがノードND122に接続され、ドレインが第2列目に配線された信号線SGL102に接続され、ゲートが第2行目に配線された走査線SCNL102に接続されている。
TFT125のソースがノードND121(TFT121のゲート)に接続され、ドレインが第2列目に配線されたプリチャージ電位線VPCL102に接続されている。
TFT122のソースがノードND123(TFT121のソース)に接続され、ドレインが第2列目に配線された電源電位線VCCL102に接続され、ゲートが第2行目に配線された駆動線DRL102に接続されている。
TFT123のドレインがノードND123(TFT121のソース)に接続され、ソースがノードND122(TFT124のソース)に接続され、ゲートが第2行目に配線されたオートゼロ線AZL102に接続されている。
キャパシタC101の第1電極がノードND121に接続され、第2電極がノードND122に接続されている。また、キャパシタC122の第1電極がノードND122に接続され、第2電極が第2列目に配線された電源電位線VCCL102に接続されている。
TFT124のソースがノードND122に接続され、ドレインが第2列目に配線された信号線SGL102に接続され、ゲートが第2行目に配線された走査線SCNL102に接続されている。
TFT125のソースがノードND121(TFT121のゲート)に接続され、ドレインが第2列目に配線されたプリチャージ電位線VPCL102に接続されている。
本第3の実施形態においては、第1〜第4のスイッチングトランジスタとしてTFT122〜TFT125は、同一の導電型(nチャネル)であり、第1の駆動回路としての第1のスキャンドライバ104Bと第2の駆動回路としての第2のスキャンドライバ105Bは、第1の制御線としての駆動線DRL101〜DRL10mのオン電位Von1と、第2の制御線としての走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mのオン電位Von2とを、第1のスイッチングトランジスタとしてのTFT122のオン時の抵抗値が、第2、第3、および第4のスイッチングトランジスタとしてのTFT123〜TFT125のオン時の抵抗値より小さくなるように設定する。
すなわち、図18(A),(B),(C)に示すように、第1のスキャンドライバ104Bと第2のスキャンドライバ105Bとは、Von1>Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLを設定する。
駆動信号VDRLは、(VDD−VSS)の振幅を持ち、駆動信号VSCNL,VAZLは〔VDD2(<VDD)−VSS〕の振幅を持つ。
すなわち、図18(A),(B),(C)に示すように、第1のスキャンドライバ104Bと第2のスキャンドライバ105Bとは、Von1>Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLを設定する。
駆動信号VDRLは、(VDD−VSS)の振幅を持ち、駆動信号VSCNL,VAZLは〔VDD2(<VDD)−VSS〕の振幅を持つ。
第1のスキャンドライバ104Bと第2のスキャンドライバ105Bの駆動信号の生成回路は、図9、図10、および図11の回路構成と同様の構成を有する。
このように、本第3の実施形態においては、第1のスキャンドライバ104Bと第2のスキャンドライバ105Bとが、Von1>Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLを設定することにより、飛び込み電圧、スイッチの抵抗を最適化して、表示画像の輝度にむらができることを防止して、高品位な画像を表示することを実現している。
次に、画素回路101Bの動作について、図17のPixel(M,N)を例に、図18(A)〜(F)に示すタイミングチャートを参照しながら説明する。
ステップST11:
まず、図18(A),(B)に示すように、駆動線DRL101をハイレベル(VDD,Von1)、オートゼロ線AZL101をハイレベル(VDD2,Von2)とし、TFT122、TFT123、TFT125を導通状態とする。
このとき、TFT121のゲートは、TFT125によって図18(F)に示すようにプリチャージ電位Vpcとなり、キャパシタC121の入力側電位VC121は、TFT122、TFT123が導通状態にあるため図18(E)に示すように電源電位VCCまたはその付近まで上昇する。
まず、図18(A),(B)に示すように、駆動線DRL101をハイレベル(VDD,Von1)、オートゼロ線AZL101をハイレベル(VDD2,Von2)とし、TFT122、TFT123、TFT125を導通状態とする。
このとき、TFT121のゲートは、TFT125によって図18(F)に示すようにプリチャージ電位Vpcとなり、キャパシタC121の入力側電位VC121は、TFT122、TFT123が導通状態にあるため図18(E)に示すように電源電位VCCまたはその付近まで上昇する。
ステップST12:
図18(A)に示すように、駆動線DRL101をローレベル(VSS)とし、TFT122を非導通状態とする。TFT121に流れる電流が遮断されるため、TFT121のドレイン電位は下降するが、その電位がVpc+|Vth| まで下降した時点でTFT121は非導通状態となって電位が安定する。
このとき、キャパシタC121の入力側電位VC121は、TFT123が導通状態にあるため、図18(E)に示すように、やはり Vpc+|Vth|である。ここで |Vth|は、TFT121のしきい値の絶対値である。
図18(A)に示すように、駆動線DRL101をローレベル(VSS)とし、TFT122を非導通状態とする。TFT121に流れる電流が遮断されるため、TFT121のドレイン電位は下降するが、その電位がVpc+|Vth| まで下降した時点でTFT121は非導通状態となって電位が安定する。
このとき、キャパシタC121の入力側電位VC121は、TFT123が導通状態にあるため、図18(E)に示すように、やはり Vpc+|Vth|である。ここで |Vth|は、TFT121のしきい値の絶対値である。
ステップST13:
図18(B)に示すように、オートゼロ線AZL101をローレベルとしてTFT123およびTFT125を非導通状態とする。キャパシタC121の入力側ノードの電位VC121は、図18(E)に示すように、Vpc+|Vth| であり、TFT121のゲート電位Vg121は、図18(F)に示すように、Vpcである。すなわち、キャパシタC121の端子間の電位差は |Vth|となる。
図18(B)に示すように、オートゼロ線AZL101をローレベルとしてTFT123およびTFT125を非導通状態とする。キャパシタC121の入力側ノードの電位VC121は、図18(E)に示すように、Vpc+|Vth| であり、TFT121のゲート電位Vg121は、図18(F)に示すように、Vpcである。すなわち、キャパシタC121の端子間の電位差は |Vth|となる。
ステップST14:
図18(C),(D)に示すように、走査線SCNL101をハイレベルとしてTFT124を導通状態とし、信号線SGL101から輝度データに応じた電位VdataをキャパシタC121の入力側ノードND121に与える。
キャパシタC121端子間の電位差は |Vth|のまま保持されるので、TFT121のゲート電位Vg121は、図18(F)に示すように、Vdata - |Vth|となる。
図18(C),(D)に示すように、走査線SCNL101をハイレベルとしてTFT124を導通状態とし、信号線SGL101から輝度データに応じた電位VdataをキャパシタC121の入力側ノードND121に与える。
キャパシタC121端子間の電位差は |Vth|のまま保持されるので、TFT121のゲート電位Vg121は、図18(F)に示すように、Vdata - |Vth|となる。
ステップST15:
図18(A),(C)に示すように、走査線SCNL101をハイレベル(VDD2,Von2)としてTFT124を非導通とし、駆動線DRL101をハイレベル(VDD,Von1)としてTFT122を導通状態とすると、TFT121および発光素子(OLED)126に電流が流れ、OLEDが発光を開始する。
図18(A),(C)に示すように、走査線SCNL101をハイレベル(VDD2,Von2)としてTFT124を非導通とし、駆動線DRL101をハイレベル(VDD,Von1)としてTFT122を導通状態とすると、TFT121および発光素子(OLED)126に電流が流れ、OLEDが発光を開始する。
なお、上記のステップST11およびST12の動作においては、Vpc+|Vth| < VDD となるようにVpcの値を設定する必要があるが、これを満たす限りVpcの値は任意である。
上記動作を行った後に発光素子(OLED)126に流れる電流Ioledを計算すると、TFT121が飽和領域で動作していれば、次のようになる。
(数9)
Ioled=μCoxW/L/2(Vgs−Vth)2
=μCoxW/L/2(VCC−Vg−|Vth|)2
=μCoxW/L/2(VCC−Vdata+|Vth|−|Vth|)2
=μCoxW/L/2(VCC−Vdata)2
…(9)
Ioled=μCoxW/L/2(Vgs−Vth)2
=μCoxW/L/2(VCC−Vg−|Vth|)2
=μCoxW/L/2(VCC−Vdata+|Vth|−|Vth|)2
=μCoxW/L/2(VCC−Vdata)2
…(9)
ここで、μはキャリアの移動度、Coxは単位面積当たりのゲート容量、Wはゲート幅、Lはゲート長をそれぞれ示している。
(9)式によれば、電流IoledはTFT121のしきい値Vthに依存せず(Vthによらず)、外部から与えられるVdataによって制御される。
言い換えれば、図11の画素回路101Bを用いれば、画素毎にばらつくVthの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。
(9)式によれば、電流IoledはTFT121のしきい値Vthに依存せず(Vthによらず)、外部から与えられるVdataによって制御される。
言い換えれば、図11の画素回路101Bを用いれば、画素毎にばらつくVthの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。
また、TFT121がリニア領域で動作している場合においても、発光素子(OLED)126に流れる電流Ioledは次のようになり、やはりVthに依存しない。
(数10)
Ioled=μCoxW/L{(Vgs−Vth)Vds−Vds2 /2}
=μCoxW/L{(VCC−Vg−|Vth|)(VCC−Vd)−(VCC
−Vd)2 /2}
=μCoxW/L{(VCC−Vdata+|Vth|−|Vth|)(VCC−
Vd)−(VCC−Vd)2 /2}
=μCoxW/L{(VCC−Vdata)(VCC−Vd)−(VCC−Vd)2 /2}
…(10)
Ioled=μCoxW/L{(Vgs−Vth)Vds−Vds2 /2}
=μCoxW/L{(VCC−Vg−|Vth|)(VCC−Vd)−(VCC
−Vd)2 /2}
=μCoxW/L{(VCC−Vdata+|Vth|−|Vth|)(VCC−
Vd)−(VCC−Vd)2 /2}
=μCoxW/L{(VCC−Vdata)(VCC−Vd)−(VCC−Vd)2 /2}
…(10)
ここで、VdはTFT121のドレイン電位を示している。
以上のように、本第3の実施形態の画素回路101Bによれば、しきい値Vthのばらつきの影響をキャンセルできるという点において、図1の従来例より優れる。
図3の従来例に対しては、次の点において、より優れている。
第1に、図3の従来例においては、外部から駆動するデータ振幅ΔVdataに対し、駆動トランジスタのゲート振幅ΔVgは(2)式に従って減少するという問題があったが、本発明においてデータ振幅はゲート振幅とほぼ等しく、したがってより小さな信号線振幅で画素回路を駆動することができる。
これによって、より低消費電力、低ノイズの駆動が可能となる。
第2に、図3の従来例で問題となるオートゼロ線とTFTのゲートとの容量結合については、図17の画素回路101Bにおいて、TFT123はTFT121のゲートとは直接接続されていないため、その影響が少ない。
一方、TFT125はTFT121のゲートと接続されているが、TFT125のソースは一定電位Vpcに接続されているため、オートゼロ動作終了時においてそのゲート電位が変化しても、TFT121のゲート電位はほぼVpcの電位に保たれる。
このように、図17の画素回路101Bにおいては、オートゼロ線AZL31とTFT121のゲートとの結合の影響が小さく、その結果図3の画素回路より正確にVthばらつきの補正が行われる。
すなわち、本実施形態によれば、トランジスタのしきい値のばらつきによらず、正確に画素回路の発光素子に所望の値の電流を供給し、その結果として輝度均一性の高い、高品位な画像を表示することが可能な有機EL用画素回路を実現できる。その結果、従来の類似回路より高精度なしきい値補正が可能となる。
図3の従来例に対しては、次の点において、より優れている。
第1に、図3の従来例においては、外部から駆動するデータ振幅ΔVdataに対し、駆動トランジスタのゲート振幅ΔVgは(2)式に従って減少するという問題があったが、本発明においてデータ振幅はゲート振幅とほぼ等しく、したがってより小さな信号線振幅で画素回路を駆動することができる。
これによって、より低消費電力、低ノイズの駆動が可能となる。
第2に、図3の従来例で問題となるオートゼロ線とTFTのゲートとの容量結合については、図17の画素回路101Bにおいて、TFT123はTFT121のゲートとは直接接続されていないため、その影響が少ない。
一方、TFT125はTFT121のゲートと接続されているが、TFT125のソースは一定電位Vpcに接続されているため、オートゼロ動作終了時においてそのゲート電位が変化しても、TFT121のゲート電位はほぼVpcの電位に保たれる。
このように、図17の画素回路101Bにおいては、オートゼロ線AZL31とTFT121のゲートとの結合の影響が小さく、その結果図3の画素回路より正確にVthばらつきの補正が行われる。
すなわち、本実施形態によれば、トランジスタのしきい値のばらつきによらず、正確に画素回路の発光素子に所望の値の電流を供給し、その結果として輝度均一性の高い、高品位な画像を表示することが可能な有機EL用画素回路を実現できる。その結果、従来の類似回路より高精度なしきい値補正が可能となる。
また、オフセットキャンセルのタイミングについて考察する。
本第3の実施形態においても、信号線SGLと平行にプリジャージ電位線VPCLが配線されている。このとき、信号線SGLと平行なプリジャージ電位線VPCLの1つに接続され、同時にオフセットキャンセルされる画素数はK画素である。
通常、Kはオフセットキャンセル期間であり、十分にオフセットするのに必要な時間であるが、1〜数10以下が通常であり、従来例で同時にオフセットキャンセルする画素数に比べて小さい。また、パネルの解像度が上がっても、Kは変化しない。したがって、プリチャージ電位を安定した電位に保つことが容易となる。
本第3の実施形態においても、信号線SGLと平行にプリジャージ電位線VPCLが配線されている。このとき、信号線SGLと平行なプリジャージ電位線VPCLの1つに接続され、同時にオフセットキャンセルされる画素数はK画素である。
通常、Kはオフセットキャンセル期間であり、十分にオフセットするのに必要な時間であるが、1〜数10以下が通常であり、従来例で同時にオフセットキャンセルする画素数に比べて小さい。また、パネルの解像度が上がっても、Kは変化しない。したがって、プリチャージ電位を安定した電位に保つことが容易となる。
本第3の実施形態によれば、上述した第1の実施形態と同様の効果、すなわち、画素内部の能動素子のしきい値のばらつきによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、かつ、プリチャージ電位線によるオフセットキャンセル機能を有したとしても安定に基準電位を保持でき、表示画像の輝度に勾配ができることを防止できる。その結果、高品位な画像を表示することができる利点がある。
また、本第3の実施形態においても、電源電位線VCCLは、表示領域である画素アレイ部102の図中上下を共通化、すなわち複数の電源電位線VCCL101〜VCCL10nの両端部を共通に接続して、同電位化を図っている。したがって、電源電位線VCCLの図中上下で生じる長さ方向の電位差による輝度ムラを防止することができる。
<第4実施形態>
図19は、本発明に係るアクティブマトリクス型有機ELディスプレイ(表示装置)の第4の実施形態を示す回路図である。
図19は、本発明に係るアクティブマトリクス型有機ELディスプレイ(表示装置)の第4の実施形態を示す回路図である。
本第4の実施形態が上述した図17の第3の実施形態と異なる点は、画素回路101Cの構成にある。
すなわち、図17の画素回路101Bは、スイッチングトランジスタとしてのTFT122〜TFT125をnチャネルトランジスタにより構成したが、本第4の実施形態の画素回路101Cにおいては、スイッチングトランジスタとしてのTFT122〜TFT125をpチャネルトランジスタにより構成している。
すなわち、図17の画素回路101Bは、スイッチングトランジスタとしてのTFT122〜TFT125をnチャネルトランジスタにより構成したが、本第4の実施形態の画素回路101Cにおいては、スイッチングトランジスタとしてのTFT122〜TFT125をpチャネルトランジスタにより構成している。
この場合、第1のスキャンドライバ104Cと第2のスキャンドライバ105Cとが駆動する駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLのレベルが第3の実施形態と逆レベル(極性)となるが、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLのレベルが、Von1<Von2の関係を満足するように設定される。
本第4の実施形態においては、第1〜第4のスイッチングトランジスタとしてTFT122〜TFT125は、同一の導電型(pチャネル)であり、第1の駆動回路としての第1のスキャンドライバ104Cと第2の駆動回路としての第2のスキャンドライバ105Cは、第1の制御線としての駆動線DRL101〜DRL10mのオン電位Von1と、第2の制御線としての走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mのオン電位Von2とを、第1のスイッチングトランジスタとしてのTFT122のオン時の抵抗値が、第2、第3、および第4のスイッチングトランジスタとしてのTFT123〜TFT125のオン時の抵抗値より小さくなるように設定する。
すなわち、図20(A),(B),(C)に示すように、第1のスキャンドライバ104Cと第2のスキャンドライバ105Cとは、Von1<Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLを設定する。
駆動信号VDRLは、(VDD−VSS)の振幅を持ち、駆動信号VSCNL,VAZLは〔VDD−VSS2(>VSS)〕の振幅を持つ。
すなわち、図20(A),(B),(C)に示すように、第1のスキャンドライバ104Cと第2のスキャンドライバ105Cとは、Von1<Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLを設定する。
駆動信号VDRLは、(VDD−VSS)の振幅を持ち、駆動信号VSCNL,VAZLは〔VDD−VSS2(>VSS)〕の振幅を持つ。
第1のスキャンドライバ104Cと第2のスキャンドライバ105Cの駆動信号の生成回路は、図14、図15、および図16の回路構成と同様の構成を有する。
このように、本第4の実施形態においては、第1のスキャンドライバ104Cと第2のスキャンドライバ105Cとが、Von1<Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLを設定することにより、飛び込み電圧、スイッチの抵抗を最適化して、表示画像の輝度にむらができることを防止して、高品位な画像を表示することを実現している。
なお、図19の動作については、図17の場合と駆動信号のアクティブレベルが逆レベルとなる以外は、第3の実施形態と同様に行われるため、ここではその詳細な説明は省略する。
本第4の実施形態によれば、上述した第3の実施形態の効果と同様の効果を得ることができる。
<第5実施形態>
図21は、本発明に係るアクティブマトリクス型有機ELディスプレイ(表示装置)の第5の実施形態を示す回路図である。
図21は、本発明に係るアクティブマトリクス型有機ELディスプレイ(表示装置)の第5の実施形態を示す回路図である。
本第5の実施形態が上述した第3の実施形態と異なる点は、画素回路101Dの構成にある。
以下、本第5の実施形態に係る画素回路101Dの構成および動作を順を追って説明する。
以下、本第5の実施形態に係る画素回路101Dの構成および動作を順を追って説明する。
本第5の実施形態に係る各画素回路101Dは、図21に示すように、nチャネルTFT131〜TFT135、キャパシタC131,C132、有機EL素子OLED(電気光学素子)からなる発光素子136、およびノードND131〜ND133を有する。
これらの構成要素のうち、TFT131が本発明に係る電界効果トランジスタを構成、TFT132が第1のスイッチングトランジスタを構成し、TFT133が第2のスイッチングトランジスタを構成し、TFT135が第3のスイッチングトランジスタを構成し、TFT134が第4のスイッチングトランジスタを構成、キャパシタC131が本発明に係るキャパシタを構成している。
なお、TFT135をオン、オフする制御線としてオートゼロ線AZLを共通に用いているが別の制御線を用いてオン、オフ制御することも可能である。
また、電源電圧VCCの供給ライン(電源電位)が第1の基準電位に相当し、カソード線CSLの電位(たとえば接地電位GND)が第2の基準電位に相当している。
これらの構成要素のうち、TFT131が本発明に係る電界効果トランジスタを構成、TFT132が第1のスイッチングトランジスタを構成し、TFT133が第2のスイッチングトランジスタを構成し、TFT135が第3のスイッチングトランジスタを構成し、TFT134が第4のスイッチングトランジスタを構成、キャパシタC131が本発明に係るキャパシタを構成している。
なお、TFT135をオン、オフする制御線としてオートゼロ線AZLを共通に用いているが別の制御線を用いてオン、オフ制御することも可能である。
また、電源電圧VCCの供給ライン(電源電位)が第1の基準電位に相当し、カソード線CSLの電位(たとえば接地電位GND)が第2の基準電位に相当している。
なお、本画素アレイ部102Dにおいて、画素回路101Dはm×nのマトリクス状に配列されるが、図21においても、図面の簡単化のために2(=m)×2(=n)のマトリクス状に配列した例を示している。
また、図21においては、2×2の画素回路の各々を、Pixel(M,N)、Pixel(M,N+1)、Pixel(M+1,N)、Pixel(M+1,N+1)とも表記している。
また、図21においては、2×2の画素回路の各々を、Pixel(M,N)、Pixel(M,N+1)、Pixel(M+1,N)、Pixel(M+1,N+1)とも表記している。
次に、各画素回路101Dの具体的な構成について説明する。
図21の1行1列目に配置された画素回路Pixel(M,N)において、駆動トランジスタとしてTFT131のドレインが第1列目に配線された電源電位線VCCL101に接続され、ソースがノードND133に接続され、ゲートがノードND131に接続されている。
TFT132のドレインがノードND133(TFT131のソース)に接続され、ソースが有機EL発光素子136のアノード側に接続され、ゲートが第1行目に配線された駆動線DRL101に接続され、発光素子116のカソードが所定電位(たとえばグランド電位)のカソード線CSLに接続されている。
TFT133のソースがノードND133(TFT131のソース)に接続され、ドレインがノードND131(TFT131のゲート)に接続され、ゲートが第1行目に配線されたオートゼロ線AZL101に接続されている。
キャパシタC101の第1電極がノードND131に接続され、第2電極がノードND132に接続されている。また、キャパシタC132の第1電極がノードND131に接続され、第2電極が第1列目に配線された電源電位線VCCL101に接続されている。
TFT134のソースがノードND132に接続され、ドレインが第1列目に配線された信号線SGL101に接続され、ゲートが第1行目に配線された走査線SCNL101に接続されている。
TFT135のソースがノードND132に接続され、ドレインが第1列目に配線されたプリチャージ電位線VPCL101に接続されている。
TFT132のドレインがノードND133(TFT131のソース)に接続され、ソースが有機EL発光素子136のアノード側に接続され、ゲートが第1行目に配線された駆動線DRL101に接続され、発光素子116のカソードが所定電位(たとえばグランド電位)のカソード線CSLに接続されている。
TFT133のソースがノードND133(TFT131のソース)に接続され、ドレインがノードND131(TFT131のゲート)に接続され、ゲートが第1行目に配線されたオートゼロ線AZL101に接続されている。
キャパシタC101の第1電極がノードND131に接続され、第2電極がノードND132に接続されている。また、キャパシタC132の第1電極がノードND131に接続され、第2電極が第1列目に配線された電源電位線VCCL101に接続されている。
TFT134のソースがノードND132に接続され、ドレインが第1列目に配線された信号線SGL101に接続され、ゲートが第1行目に配線された走査線SCNL101に接続されている。
TFT135のソースがノードND132に接続され、ドレインが第1列目に配線されたプリチャージ電位線VPCL101に接続されている。
図21の2行1列目に配置された画素回路Pixel(M+1,N)において、駆動トランジスタとしてTFT131のドレインが第1列目に配線された電源電位線VCCL101に接続され、ソースがノードND133に接続され、ゲートがノードND131に接続されている。
TFT132のドレインがノードND133(TFT131のソース)に接続され、ソースが有機EL発光素子136のアノード側に接続され、ゲートが第2行目に配線された駆動線DRL102に接続され、発光素子116のカソードが所定電位(たとえばグランド電位)のカソード線CSLに接続されている。
TFT133のソースがノードND133(TFT131のソース)に接続され、ドレインがノードND131(TFT131のゲート)に接続され、ゲートが第2行目に配線されたオートゼロ線AZL102に接続されている。
キャパシタC101の第1電極がノードND131に接続され、第2電極がノードND132に接続されている。また、キャパシタC132の第1電極がノードND131に接続され、第2電極が第1列目に配線された電源電位線VCCL101に接続されている。
TFT134のソースがノードND132に接続され、ドレインが第1列目に配線された信号線SGL101に接続され、ゲートが第2行目に配線された走査線SCNL102に接続されている。
TFT135のソースがノードND132に接続され、ドレインが第1列目に配線されたプリチャージ電位線VPCL101に接続されている。
TFT132のドレインがノードND133(TFT131のソース)に接続され、ソースが有機EL発光素子136のアノード側に接続され、ゲートが第2行目に配線された駆動線DRL102に接続され、発光素子116のカソードが所定電位(たとえばグランド電位)のカソード線CSLに接続されている。
TFT133のソースがノードND133(TFT131のソース)に接続され、ドレインがノードND131(TFT131のゲート)に接続され、ゲートが第2行目に配線されたオートゼロ線AZL102に接続されている。
キャパシタC101の第1電極がノードND131に接続され、第2電極がノードND132に接続されている。また、キャパシタC132の第1電極がノードND131に接続され、第2電極が第1列目に配線された電源電位線VCCL101に接続されている。
TFT134のソースがノードND132に接続され、ドレインが第1列目に配線された信号線SGL101に接続され、ゲートが第2行目に配線された走査線SCNL102に接続されている。
TFT135のソースがノードND132に接続され、ドレインが第1列目に配線されたプリチャージ電位線VPCL101に接続されている。
図21の1行2列目に配置された画素回路Pixel(M,N+1)において、駆動トランジスタとしてTFT131のドレインが第2列目に配線された電源電位線VCCL102に接続され、ソースがノードND133に接続され、ゲートがノードND131に接続されている。
TFT132のドレインがノードND133(TFT131のソース)に接続され、ソースが有機EL発光素子136のアノード側に接続され、ゲートが第1行目に配線された駆動線DRL101に接続され、発光素子116のカソードが所定電位(たとえばグランド電位)のカソード線CSLに接続されている。
TFT133のソースがノードND133(TFT131のソース)に接続され、ドレインがノードND131(TFT131のゲート)に接続され、ゲートが第1行目に配線されたオートゼロ線AZL101に接続されている。
キャパシタC101の第1電極がノードND131に接続され、第2電極がノードND132に接続されている。また、キャパシタC132の第1電極がノードND131に接続され、第2電極が第2列目に配線された電源電位線VCCL102に接続されている。
TFT134のソースがノードND132に接続され、ドレインが第2列目に配線された信号線SGL102に接続され、ゲートが第1行目に配線された走査線SCNL101に接続されている。
TFT135のソースがノードND132に接続され、ドレインが第2列目に配線されたプリチャージ電位線VPCL102に接続されている。
TFT132のドレインがノードND133(TFT131のソース)に接続され、ソースが有機EL発光素子136のアノード側に接続され、ゲートが第1行目に配線された駆動線DRL101に接続され、発光素子116のカソードが所定電位(たとえばグランド電位)のカソード線CSLに接続されている。
TFT133のソースがノードND133(TFT131のソース)に接続され、ドレインがノードND131(TFT131のゲート)に接続され、ゲートが第1行目に配線されたオートゼロ線AZL101に接続されている。
キャパシタC101の第1電極がノードND131に接続され、第2電極がノードND132に接続されている。また、キャパシタC132の第1電極がノードND131に接続され、第2電極が第2列目に配線された電源電位線VCCL102に接続されている。
TFT134のソースがノードND132に接続され、ドレインが第2列目に配線された信号線SGL102に接続され、ゲートが第1行目に配線された走査線SCNL101に接続されている。
TFT135のソースがノードND132に接続され、ドレインが第2列目に配線されたプリチャージ電位線VPCL102に接続されている。
図21の2行2列目に配置された画素回路Pixel(M+1,N+1)において、駆動トランジスタとしてTFT131のドレインが第2列目に配線された電源電位線VCCL102に接続され、ソースがノードND133に接続され、ゲートがノードND131に接続されている。
TFT132のドレインがノードND133(TFT131のソース)に接続され、ソースが有機EL発光素子136のアノード側に接続され、ゲートが第2行目に配線された駆動線DRL102に接続され、発光素子116のカソードが所定電位(たとえばグランド電位)のカソード線CSLに接続されている。
TFT133のソースがノードND133(TFT131のソース)に接続され、ドレインがノードND131(TFT131のゲート)に接続され、ゲートが第2行目に配線されたオートゼロ線AZL102に接続されている。
キャパシタC101の第1電極がノードND131に接続され、第2電極がノードND132に接続されている。また、キャパシタC132の第1電極がノードND131に接続され、第2電極が第2列目に配線された電源電位線VCCL102に接続されている。
TFT134のソースがノードND132に接続され、ドレインが第2列目に配線された信号線SGL102に接続され、ゲートが第2行目に配線された走査線SCNL102に接続されている。
TFT135のソースがノードND132に接続され、ドレインが第2列目に配線されたプリチャージ電位線VPCL102に接続されている。
TFT132のドレインがノードND133(TFT131のソース)に接続され、ソースが有機EL発光素子136のアノード側に接続され、ゲートが第2行目に配線された駆動線DRL102に接続され、発光素子116のカソードが所定電位(たとえばグランド電位)のカソード線CSLに接続されている。
TFT133のソースがノードND133(TFT131のソース)に接続され、ドレインがノードND131(TFT131のゲート)に接続され、ゲートが第2行目に配線されたオートゼロ線AZL102に接続されている。
キャパシタC101の第1電極がノードND131に接続され、第2電極がノードND132に接続されている。また、キャパシタC132の第1電極がノードND131に接続され、第2電極が第2列目に配線された電源電位線VCCL102に接続されている。
TFT134のソースがノードND132に接続され、ドレインが第2列目に配線された信号線SGL102に接続され、ゲートが第2行目に配線された走査線SCNL102に接続されている。
TFT135のソースがノードND132に接続され、ドレインが第2列目に配線されたプリチャージ電位線VPCL102に接続されている。
図21の画素回路101Dと図17の画素回路101Bとの最も大きな違いは、発光素子(OLED)136に流れる電流を制御する駆動トランジスタとしてTFT131がnチャネルであり、そのソースと有機EL発光素子(OLED)とスイッチとしてのTFT132を介して接続されている点である。
本第5の実施形態においては、第1〜第4のスイッチングトランジスタとしてTFT132〜TFT135は、同一の導電型(nチャネル)であり、第1の駆動回路としての第1のスキャンドライバ104Dと第2の駆動回路としての第2のスキャンドライバ105Dは、第1の制御線としての駆動線DRL101〜DRL10mのオン電位Von1と、第2の制御線としての走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mのオン電位Von2とを、第1のスイッチングトランジスタとしてのTFT132のオン時の抵抗値が、第2、第3、および第4のスイッチングトランジスタとしてのTFT133〜TFT135のオン時の抵抗値より小さくなるように設定する。
すなわち、図22(A),(B),(C)に示すように、第1のスキャンドライバ104Bと第2のスキャンドライバ105Dとは、Von1>Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLを設定する。
駆動信号VDRLは、(VDD−VSS)の振幅を持ち、駆動信号VSCNL,VAZLは〔VDD2(<VDD)−VSS〕の振幅を持つ。
すなわち、図22(A),(B),(C)に示すように、第1のスキャンドライバ104Bと第2のスキャンドライバ105Dとは、Von1>Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLを設定する。
駆動信号VDRLは、(VDD−VSS)の振幅を持ち、駆動信号VSCNL,VAZLは〔VDD2(<VDD)−VSS〕の振幅を持つ。
第1のスキャンドライバ104Dと第2のスキャンドライバ105Dの駆動信号の生成回路は、図9、図10、および図11の回路構成と同様の構成を有する。
このように、本第5の実施形態においては、第1のスキャンドライバ104Dと第2のスキャンドライバ105Dとが、Von1>Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLを設定することにより、飛び込み電圧、スイッチの抵抗を最適化して、表示画像の輝度にむらができることを防止して、高品位な画像を表示することを実現している。
次に、画素回路101Dの動作について、図21のPixel(M,N)を例に、図22(A)〜(F)に示すタイミングチャートを参照しながら説明する。
ステップST21:
図22(A),(B)に示すように、駆動線DRL101をハイレベル(VDD,Von1)、オートゼロ線AZL101をハイレベル(VDD2,Von2)とし、TFT132、TFT133、TFT135を導通状態とする。このとき、TFT131のゲート電位Vg131はTFT135によって、図22(F)に示すように、プリチャージ電位Vpcとなる。Vpcを十分高い電位とすればTFT131が導通状態となり、TFT131および発光素子(OLED)136に電流が流れる。
図22(A),(B)に示すように、駆動線DRL101をハイレベル(VDD,Von1)、オートゼロ線AZL101をハイレベル(VDD2,Von2)とし、TFT132、TFT133、TFT135を導通状態とする。このとき、TFT131のゲート電位Vg131はTFT135によって、図22(F)に示すように、プリチャージ電位Vpcとなる。Vpcを十分高い電位とすればTFT131が導通状態となり、TFT131および発光素子(OLED)136に電流が流れる。
ステップST22:
図22(A)に示すように、駆動線DRL101をローレベル(VSS)とし、TFT132を非導通状態とする。TFT131に流れる電流が遮断されるため、TFT131のソース電位は上昇するが、その電位が(Vpc-Vth )まで上昇した時点でTFT131は非導通状態となって電位が安定する。
このとき、キャパシタC131の入力側電位VC131は、TFT133が導通状態にあるため、図22(E)に示すように、やはり(Vpc-Vth)である。ここでVthは、TFT131のしきい値である。
図22(A)に示すように、駆動線DRL101をローレベル(VSS)とし、TFT132を非導通状態とする。TFT131に流れる電流が遮断されるため、TFT131のソース電位は上昇するが、その電位が(Vpc-Vth )まで上昇した時点でTFT131は非導通状態となって電位が安定する。
このとき、キャパシタC131の入力側電位VC131は、TFT133が導通状態にあるため、図22(E)に示すように、やはり(Vpc-Vth)である。ここでVthは、TFT131のしきい値である。
ステップST23:
図22(B)に示すように、オートゼロ線AZL101をローレベル(VSS)としてTFT133およびTFT135を非導通状態とする。キャパシタC131の入力側ノードND131の電位VC131は、図22(E)に示すように、(Vpc - Vth )であり、TFT131のゲート電位Vg131は、図22(F)に示すようにVpcである。すなわち、キャパシタC131の端子間の電位差はVthとなる。
図22(B)に示すように、オートゼロ線AZL101をローレベル(VSS)としてTFT133およびTFT135を非導通状態とする。キャパシタC131の入力側ノードND131の電位VC131は、図22(E)に示すように、(Vpc - Vth )であり、TFT131のゲート電位Vg131は、図22(F)に示すようにVpcである。すなわち、キャパシタC131の端子間の電位差はVthとなる。
ステップST24:
図22(C),(D)に示すように、走査線SCNL101をハイレベル(VDD2,Von2)としてTFT134を導通状態とし、信号線SGL101から輝度データに応じた電位VdataをキャパシタC131の入力側ノードND131に与える。キャパシタC131の端子間の電位差はVthのまま保持されるので、TFT131のゲート電位Vg131は、図21(F)に示すように、(Vdata + Vth )となる。
図22(C),(D)に示すように、走査線SCNL101をハイレベル(VDD2,Von2)としてTFT134を導通状態とし、信号線SGL101から輝度データに応じた電位VdataをキャパシタC131の入力側ノードND131に与える。キャパシタC131の端子間の電位差はVthのまま保持されるので、TFT131のゲート電位Vg131は、図21(F)に示すように、(Vdata + Vth )となる。
ステップST25:
図22(A),(C)に示すように、走査線SCNL101をローレベルとしてTFT134を非導通状態とし、駆動線DRL101をハイレベル(VDD,Von1)としてTFT132を導通状態とすると、TFT131および発光素子(OLED)136に電流が流れ、発光素子(OLED)136が発光を開始する。
図22(A),(C)に示すように、走査線SCNL101をローレベルとしてTFT134を非導通状態とし、駆動線DRL101をハイレベル(VDD,Von1)としてTFT132を導通状態とすると、TFT131および発光素子(OLED)136に電流が流れ、発光素子(OLED)136が発光を開始する。
なお、上記ステップST21およびST22の動作においては、Vth _elをOLEDのしきい値としたとき、Vpc-Vth>Vth _elとなるようにVpcの値を設定する必要があるが、これを満たす限りVpcの値は任意である。
上記動作を行った後に発光素子(OLED)136に流れる電流Ioledを計算すると、TFT131が飽和領域で動作していれば、次のようになる。
(数11)
Ioled=μCoxW/L/2(Vgs−Vth)2
=μCoxW/L/2(VCC−Vs−Vth)2
=μCoxW/L/2(Vdata+Vth−Vs−Vth)2
=μCoxW/L/2(Vdata−Vs)2
…(11)
Ioled=μCoxW/L/2(Vgs−Vth)2
=μCoxW/L/2(VCC−Vs−Vth)2
=μCoxW/L/2(Vdata+Vth−Vs−Vth)2
=μCoxW/L/2(Vdata−Vs)2
…(11)
ここで、μはキャリアの移動度、Coxは単位面積当たりのゲート容量、Wはゲート幅、Lはゲート長をそれぞれ示している。
(11)式によれば、発光素子(OLED)136に流れる電流IoledはTFT131のしきい値Vthによらず、外部から与えられるVdataによって制御される。
言い換えれば、図21の画素回路101Dを用いれば、画素毎にばらつくVthの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。これは、TFT131がリニア領域で動作する場合においても同様である。
(11)式によれば、発光素子(OLED)136に流れる電流IoledはTFT131のしきい値Vthによらず、外部から与えられるVdataによって制御される。
言い換えれば、図21の画素回路101Dを用いれば、画素毎にばらつくVthの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。これは、TFT131がリニア領域で動作する場合においても同様である。
本第5の実施形態によれば、上述した第1および第3の実施形態と同様の効果、すなわち、画素内部の能動素子のしきい値のばらつきによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、かつ、プリチャージ電位線によるオフセットキャンセル機能を有したとしても安定に基準電位を保持でき、表示画像の輝度に勾配ができることを防止できる。その結果、高品位な画像を表示することができる利点がある。
また、本第5の実施形態においても、電源電位線VCCLは、表示領域である画素アレイ部102の図中上下を共通化、すなわち複数の電源電位線VCCL101〜VCCL10nの両端部を共通に接続して、同電位化を図っている。したがって、電源電位線VCCLの図中上下で生じる長さ方向の電位差による輝度ムラを防止することができる。
<第6実施形態>
図23は、本発明に係るアクティブマトリクス型有機ELディスプレイ(表示装置)の第6の実施形態を示す回路図である。
図23は、本発明に係るアクティブマトリクス型有機ELディスプレイ(表示装置)の第6の実施形態を示す回路図である。
本第6の実施形態が上述した図21の第5の実施形態と異なる点は、画素回路101Eの構成にある。
すなわち、図21の画素回路101Dは、スイッチングトランジスタとしてのTFT132〜TFT135をnチャネルトランジスタにより構成したが、本第6の実施形態の画素回路101Eにおいては、スイッチングトランジスタとしてのTFT132〜TFT135をpチャネルトランジスタにより構成している。
すなわち、図21の画素回路101Dは、スイッチングトランジスタとしてのTFT132〜TFT135をnチャネルトランジスタにより構成したが、本第6の実施形態の画素回路101Eにおいては、スイッチングトランジスタとしてのTFT132〜TFT135をpチャネルトランジスタにより構成している。
この場合、第1のスキャンドライバ104Eと第2のスキャンドライバ105Eとが駆動する駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLのレベルが第5の実施形態と逆レベル(極性)となるが、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLのレベルが、Von1<Von2の関係を満足するように設定される。
本第6の実施形態においては、第1〜第4のスイッチングトランジスタとしてTFT132〜TFT135は、同一の導電型(pチャネル)であり、第1の駆動回路としての第1のスキャンドライバ104Eと第2の駆動回路としての第2のスキャンドライバ105Eは、第1の制御線としての駆動線DRL101〜DRL10mのオン電位Von1と、第2の制御線としての走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mのオン電位Von2とを、第1のスイッチングトランジスタとしてのTFT122のオン時の抵抗値が、第2、第3、および第4のスイッチングトランジスタとしてのTFT123〜TFT125のオン時の抵抗値より小さくなるように設定する。
すなわち、図24(A),(B),(C)に示すように、第1のスキャンドライバ104Eと第2のスキャンドライバ105Eとは、Von1<Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLを設定する。
駆動信号VDRLは、(VDD−VSS)の振幅を持ち、駆動信号VSCNL,VAZLは〔VDD−VSS2(>VSS)〕の振幅を持つ。
すなわち、図24(A),(B),(C)に示すように、第1のスキャンドライバ104Eと第2のスキャンドライバ105Eとは、Von1<Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLを設定する。
駆動信号VDRLは、(VDD−VSS)の振幅を持ち、駆動信号VSCNL,VAZLは〔VDD−VSS2(>VSS)〕の振幅を持つ。
第1のスキャンドライバ104Eと第2のスキャンドライバ105Eの駆動信号の生成回路は、図14、図15、および図16の回路構成と同様の構成を有する。
このように、本第6の実施形態においては、第1のスキャンドライバ104Eと第2のスキャンドライバ105Eとが、Von1<Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mおよびオートゼロ線AZL101〜AZL10mの駆動信号VSCNL,VAZLを設定することにより、飛び込み電圧、スイッチの抵抗を最適化して、表示画像の輝度にむらができることを防止して、高品位な画像を表示することを実現している。
なお、図23の動作については、図21の場合と駆動信号のアクティブレベルが逆レベルとなる以外は、第3の実施形態と同様に行われるため、ここではその詳細な説明は省略する。
本第6の実施形態によれば、上述した第5の実施形態の効果と同様の効果を得ることができる。
<第7実施形態>
図25は、本発明に係るアクティブマトリクス型有機ELディスプレイ(表示装置)の第7の実施形態を示す回路図である。
図25は、本発明に係るアクティブマトリクス型有機ELディスプレイ(表示装置)の第7の実施形態を示す回路図である。
本第7の実施形態が上述した図19の第3の実施形態と異なる点は、画素回路101Fの構成にある。
すなわち、図19の画素回路101Cは、プリチャージ機能およびオートゼロ機能を有していたのに対して、本第7の実施形態の画素回路101Fは、単に第1のスイッチングトランジスタとしてのTFT124と、第2のスイッチングトランジスタとしてのTFT122と、TFT121のゲートと電源電位線VCCLとの間に接続されたキャパシタC122のみを有する。
すなわち、図19の画素回路101Cは、プリチャージ機能およびオートゼロ機能を有していたのに対して、本第7の実施形態の画素回路101Fは、単に第1のスイッチングトランジスタとしてのTFT124と、第2のスイッチングトランジスタとしてのTFT122と、TFT121のゲートと電源電位線VCCLとの間に接続されたキャパシタC122のみを有する。
この場合、第1のスキャンドライバ104Fと第2のスキャンドライバ105Fとが駆動する駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mの駆動信号VSCNLのレベルが第4の実施形態と同レベル(極性)であり、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mの駆動信号VSCNL,VAZLのレベルが、Von1<Von2の関係を満足するように設定される。
本第7の実施形態においては、第1,第2のスイッチングトランジスタとしてTFT123,TFT122は、同一の導電型(pチャネル)であり、第1の駆動回路としての第1のスキャンドライバ104Fと第2の駆動回路としての第2のスキャンドライバ105Fは、第1の制御線としての駆動線DRL101〜DRL10mのオン電位Von1と、第2の制御線としての走査線SCNL101〜SCNL10mのオン電位Von2とを、第2のスイッチングトランジスタとしてのTFT122のオン時の抵抗値が、第1のスイッチングトランジスタとしてのTFT124のオン時の抵抗値より小さくなるように設定する。
すなわち、図13(A),(B)に示すように、第1のスキャンドライバ104Fと第2のスキャンドライバ105Fとは、Von1<Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mの駆動信号VSCNLを設定する。
駆動信号VDRLは、(VDD−VSS)の振幅を持ち、駆動信号VSCNL,VAZLは〔VDD−VSS2(>VSS)〕の振幅を持つ。
すなわち、図13(A),(B)に示すように、第1のスキャンドライバ104Fと第2のスキャンドライバ105Fとは、Von1<Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mの駆動信号VSCNLを設定する。
駆動信号VDRLは、(VDD−VSS)の振幅を持ち、駆動信号VSCNL,VAZLは〔VDD−VSS2(>VSS)〕の振幅を持つ。
第1のスキャンドライバ104Fと第2のスキャンドライバ105Fの駆動信号の生成回路は、図14、図15、および図16の回路構成と同様の構成を有する。
このように、本第7の実施形態においては、第1のスキャンドライバ104Fと第2のスキャンドライバ105Fとが、Von1<Von2の関係を満足するように、駆動線DRL101〜DRL10mの駆動信号VDRLと、走査線SCNL101〜SCNL10mの駆動信号VSCNLを設定することにより、飛び込み電圧、スイッチの抵抗を最適化して、表示画像の輝度にむらができることを防止して、高品位な画像を表示することを実現している。
なお、図25の動作については、図17の場合と駆動信号のアクティブレベルが逆レベルとなることと、プリチャージおよびオートゼロ動作がないシンプルな動作となる。
本第7の実施形態によれば、安定かつ正確に各画素の発光素子に所望の値の電流を供給することができ、表示画像の輝度に勾配ができることを防止できる利点がある。
100,100A〜100F…アクティブマトリクス型有機ELディスプレイ(表示装置)、101,101A〜101F…画素回路、102,102A〜102F…画素アレイ部、103…データドライバ(DDRV)、104,104A〜104F…スキャンドライバ(SDRV1、第1の駆動回路)、105,105A〜105F…スキャンドライバ(SDRV2、第2の駆動回路)、111,121,131,141…駆動トランジスタとしてのTFT、112〜115,122〜125,132〜135…スイッチとしてのTFT、C111,C112、C121,C122、C131,C132…キャパシタ、ND111〜ND113、ND121〜ND123、ND131〜ND133…ノード、VCCL…電源電位線、VPCL…プリチャージ電位線
Claims (20)
- 流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、
少なくとも輝度情報に応じた信号が供給される信号線と、
制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
少なくとも第1および第2の制御線と、
少なくとも第1および第2のスイッチングトランジスタと、
第1および第2の基準電位と、を有し、
上記1の基準電位と第2の基準電位の間に、上記電気光学素子に流れる電流の電流経路として、上記電気光学素子、駆動トランジスタ、少なくとも一つの第1のスイッチングトランジスタが直列に接続され、
上記第1のスイッチトランジスタの制御端子が上記第1の制御線に接続され、
上記第2のスイッチトランジスタは、上記電気光学素子に流れる電流の電流経路外に配置され、上記第2のスイッチングトランジスタの制御端子が上記第2の制御線に接続され、
上記第1のスイッチングトランジスタと上記第2のスイッチングトランジスタが同一の導電型のトランジスタであり、上記第1の制御線のオン電位と上記第2の制御線のオン電位は、上記第1のスイッチングトランジスタのオン時の抵抗値が上記第2のスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定されている
画素回路。 - 上記第1のスイッチングトランジスタおよび第2のスイッチングトランジスタがnチャネル型トランジスタであり、上記第1の制御線のオン電位が上記第2のオン電位より高く設定される
請求項1記載の画素回路。 - 上記第1のスイッチングトランジスタおよび第2のスイッチングトランジスタがpチャネル型トランジスタであり、上記第1の制御線のオン電位が上記第2のオン電位より低く設定される
請求項1記載の画素回路。 - 上記電気光学素子が有機EL素子であり、
上記駆動トランジスタ、第1および第2のスイッチングトランジスタが薄膜トランジスタである
請求項1記載の画素回路。 - 流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、
少なくとも輝度情報に応じた信号が供給される信号線と、
少なくとも第1および第2の制御線と、
第1および第2の基準電位と、
所定のプリチャージ電位と、
電界効果トランジスタと、
ノードと、
上記電界効果トランジスタのソースと第1の基準電位との間に接続され、制御端子が上記第1の制御線に接続されて導通制御される第1のスイッチングトランジスタと、
上記電界効果トランジスタのソースと上記ノードとの間に接続された第2のスイッチングトランジスタと、
上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第3のスイッチングトランジスタと、
上記信号線と上記ノードとの間に接続された第4のスイッチングトランジスタと、
上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、
上記電気光学素子は上記トランジスタのドレインと第2の基準電位との間に接続され、 上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第2の制御線に接続されて導通制御され、
上記第1のスイッチングトランジスタと、制御端子が上記第2の制御線に接続された上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、上記第1の制御線のオン電位と上記第2の制御線のオン電位は、上記第1のスイッチングトランジスタのオン時の抵抗値が上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定されている
画素回路。 - 上記第1のスイッチングトランジスタおよび上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタがnチャネル型トランジスタであり、上記第1の制御線のオン電位が上記第2のオン電位より高く設定される
請求項5記載の画素回路。 - 上記第1のスイッチングトランジスタおよび上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタがpチャネル型トランジスタであり、上記第1の制御線のオン電位が上記第2のオン電位より低く設定される
請求項5記載の画素回路。 - 上記電気光学素子が有機EL素子であり、
上記駆動トランジスタ、第1、第2、第3、および第4のスイッチングトランジスタが薄膜トランジスタである
請求項5記載の画素回路。 - 流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、
少なくとも輝度情報に応じた信号が供給される信号線と、
少なくとも第1および第2の制御線と、
第1および第2の基準電位と、
所定のプリチャージ電位と、
電界効果トランジスタと、
ノードと、
上記電界効果トランジスタのソースと上記電気光学素子との間に接続され、制御端子が上記第1の制御線に接続されて導通制御される第1のスイッチングトランジスタと、
上記電界効果トランジスタのソースと上記ノードとの間に接続された第2のスイッチングトランジスタと、
上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第3のスイッチングトランジスタと、
上記信号線と上記ノードとの間に接続された第4のスイッチングトランジスタと、
上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、
上記電界効果トランジスタのドレインは第1の基準電位に接続され、上記電気光学素子は上記第1のスイッチングトランジスタと第2の基準電位との間に接続され、
上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第2の制御線に接続されて導通制御され、
上記第1のスイッチングトランジスタと、制御端子が上記第2の制御線に接続された上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、上記第1の制御線のオン電位と上記第2の制御線のオン電位は、上記第1のスイッチングトランジスタのオン時の抵抗値が上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定されている
画素回路。 - 上記第1のスイッチングトランジスタおよび上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタがnチャネル型トランジスタであり、上記第1の制御線のオン電位が上記第2のオン電位より高く設定される
請求項9記載の画素回路。 - 上記第1のスイッチングトランジスタおよび上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタがpチャネル型トランジスタであり、上記第1の制御線のオン電位が上記第2のオン電位より低く設定される
請求項9記載の画素回路。 - 上記電気光学素子が有機EL素子であり、
上記駆動トランジスタ、第1、第2、第3、および第4のスイッチングトランジスタが薄膜トランジスタである
請求項9記載の画素回路。 - 流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、
少なくとも輝度情報に応じた信号が供給される信号線と、
少なくとも第1および第2の制御線と、
第1および第2の基準電位と、
所定のプリチャージ電位と、
電界効果トランジスタと、
ノードと、
上記電界効果トランジスタのドレインと上記電気光学素子との間に接続され、制御端子が上記第1の制御線に接続されて導通制御される第1のスイッチと、
上記電界効果トランジスタのドレインとゲートとの間に接続された第2のスイッチと、
上記ノードと上記プリチャージ電位との間に接続された第3のスイッチと、
上記信号線と上記ノードとの間に接続された第4のスイッチと、
上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、
上記電界効果トランジスタのソースは第1の基準電位に接続され、上記電気光学素子は上記第1のスイッチと第2の基準電位との間に接続され、
上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第2の制御線に接続されて導通制御され、
上記第1のスイッチングトランジスタと、制御端子が上記第2の制御線に接続された上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、上記第1の制御線のオン電位と上記第2の制御線のオン電位は、上記第1のスイッチングトランジスタのオン時の抵抗値が上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定されている
画素回路。 - 上記第1のスイッチングトランジスタおよび上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタがnチャネル型トランジスタであり、上記第1の制御線のオン電位が上記第2のオン電位より高く設定される
請求項13記載の画素回路。 - 上記第1のスイッチングトランジスタおよび上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタがpチャネル型トランジスタであり、上記第1の制御線のオン電位が上記第2のオン電位より低く設定される
請求項13記載の画素回路。 - 上記電気光学素子が有機EL素子であり、
上記駆動トランジスタ、第1、第2、第3、および第4のスイッチングトランジスタが薄膜トランジスタである
請求項13記載の画素回路。 - マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給される信号線と、
上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第1の制御線および第2の制御線と、
上記第1の制御線の電位を設定する第1の駆動回路と、
上記第2の制御線の電位を設定する第2の駆動回路と、を有し、
上記各画素回路は、
制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
少なくとも第1および第2のスイッチングトランジスタと、
第1および第2の基準電位と、を有し、
上記1の基準電位と第2の基準電位の間に、上記電気光学素子に流れる電流の電流経路として、上記電気光学素子、駆動トランジスタ、少なくとも一つの第1のスイッチングトランジスタが直列に接続され、
上記第1のスイッチトランジスタの制御端子が上記第1の制御線に接続され、
上記第2のスイッチトランジスタは、上記電気光学素子に流れる電流の電流経路外に配置され、上記第2のスイッチングトランジスタの制御端子が上記第2の制御線に接続され、
上記第1のスイッチングトランジスタと上記第2のスイッチングトランジスタが同一の導電型のトランジスタであり、
上記第1および第2の駆動回路は、上記第1の制御線のオン電位と上記第2の制御線のオン電位とを、上記第1のスイッチングトランジスタのオン時の抵抗値が上記第2のスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定する
表示装置。 - マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給される信号線と、
上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第1の制御線および第2の制御線と、
上記第1の制御線の電位を設定する第1の駆動回路と、
上記第2の制御線の電位を設定する第2の駆動回路と、を有し、
上記各画素回路は、
第1および第2の基準電位と、
所定のプリチャージ電位と、
電界効果トランジスタと、
ノードと、
上記電界効果トランジスタのソースと第1の基準電位との間に接続され、制御端子が上記第1の制御線に接続されて導通制御される第1のスイッチングトランジスタと、
上記電界効果トランジスタのソースと上記ノードとの間に接続された第2のスイッチングトランジスタと、
上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第3のスイッチングトランジスタと、
上記信号線と上記ノードとの間に接続された第4のスイッチングトランジスタと、
上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、
上記電気光学素子は上記トランジスタのドレインと第2の基準電位との間に接続され、
上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第2の制御線に接続されて導通制御され、
上記第1のスイッチングトランジスタと、制御端子が上記第2の制御線に接続された上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、
上記第1および第2の駆動回路は、上記第1の制御線のオン電位と上記第2の制御線のオン電位とを、上記第1のスイッチングトランジスタのオン時の抵抗値が上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定する
表示装置。 - マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給される信号線と、
上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第1の制御線および第2の制御線と、
上記第1の制御線の電位を設定する第1の駆動回路と、
上記第2の制御線の電位を設定する第2の駆動回路と、を有し、
上記各画素回路は、
第1および第2の基準電位と、
所定のプリチャージ電位と、
電界効果トランジスタと、
ノードと、
上記電界効果トランジスタのソースと上記電気光学素子との間に接続され、制御端子が上記第1の制御線に接続されて導通制御される第1のスイッチングトランジスタと、
上記電界効果トランジスタのソースと上記ノードとの間に接続された第2のスイッチングトランジスタと、
上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第3のスイッチングトランジスタと、
上記信号線と上記ノードとの間に接続された第4のスイッチングトランジスタと、
上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、
上記電気光学素子は上記第1のスイッチングトランジスタと第2の基準電位との間に接続され、
上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第2の制御線に接続されて導通制御され、
上記第1のスイッチングトランジスタと、制御端子が上記第2の制御線に接続された上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、
上記第1および第2の駆動回路は、上記第1の制御線のオン電位と上記第2の制御線のオン電位とを、上記第1のスイッチングトランジスタのオン時の抵抗値が上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定する
表示装置。 - マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給される信号線と、
上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第1の制御線および第2の制御線と、
上記第1の制御線の電位を設定する第1の駆動回路と、
上記第2の制御線の電位を設定する第2の駆動回路と、を有し、
上記各画素回路は、
第1および第2の基準電位と、
所定のプリチャージ電位と、
電界効果トランジスタと、
ノードと、
上記電界効果トランジスタのドレインと上記電気光学素子との間に接続され、制御端子が上記第1の制御線に接続されて導通制御される第1のスイッチと、
上記電界効果トランジスタのドレインとゲートとの間に接続された第2のスイッチと、
上記ノードと上記プリチャージ電位との間に接続された第3のスイッチと、
上記信号線と上記ノードとの間に接続された第4のスイッチと、
上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、
上記電界効果トランジスタのソースは第1の基準電位に接続され、上記電気光学素子は上記第1のスイッチと第2の基準電位との間に接続され、
上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第2の制御線に接続されて導通制御され、
上記第1のスイッチングトランジスタと、制御端子が上記第2の制御線に接続された上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、
上記第1および第2の駆動回路は、上記第1の制御線のオン電位と上記第2の制御線のオン電位とを、上記第1のスイッチングトランジスタのオン時の抵抗値が上記第2、第3、第4のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定する
表示装置。
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