JP2006080562A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置およびその製造技術に関し、特に、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing ）法を用いて表面を平坦化する工程を有する半導体装置に適用して有効な技術に関する。 The present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a technique effective when applied to a semiconductor device having a step of planarizing a surface using a chemical mechanical polishing (CMP) method.
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置において、近年の微細化、高集積化の要求は周知の通りである。半導体装置の微細化要求から多層配線等の積層化構造は避けることができず、多層構造を用いれば、下地部材の凹凸を反映して上層の表面に凹凸が形成される。表面に凹凸が存在する状態でフォトリソグラフィを行えば、露光工程における焦点深度の余裕が十分にとれず、解像不良の原因となる。そこで、ＣＭＰ法を用いて表面を平坦化し、その表面上に形成する部材のフォトリソグラフィマージンを向上するようにしている。 The demand for miniaturization and higher integration in recent years is well known in semiconductor devices such as DRAM (Dynamic Random Access Memory). Due to the demand for miniaturization of semiconductor devices, a laminated structure such as a multilayer wiring cannot be avoided. If a multilayer structure is used, irregularities are formed on the surface of the upper layer reflecting the irregularities of the base member. If photolithography is performed in the presence of unevenness on the surface, a sufficient depth of focus cannot be obtained in the exposure process, resulting in poor resolution. Therefore, the CMP method is used to planarize the surface and improve the photolithography margin of the member formed on the surface.
また、素子分離領域を形成する際にもＣＭＰ法が用いられる。従来多用されていたＬＯＣＯＳ（Local Oxidation of Silicon）法では、バーズビークが存在するため一定以上の微細化を図ることが難しい。そこで、半導体基板の主面に浅溝を形成し、この浅溝をシリコン酸化膜で埋め込んで溝以外の領域のシリコン酸化膜をＣＭＰ法で除去し、浅溝素子分離を形成する。浅溝素子分離であれば、素子分離領域の周辺部が鋭く形成されるため、周辺部も有効に素子部として活用でき、微細化が図りやすくなる。 The CMP method is also used when forming the element isolation region. In the LOCOS (Local Oxidation of Silicon) method that has been widely used in the past, it is difficult to achieve a certain degree of miniaturization because of the presence of bird's beaks. Therefore, a shallow groove is formed in the main surface of the semiconductor substrate, this shallow groove is filled with a silicon oxide film, and a silicon oxide film in a region other than the groove is removed by CMP to form shallow groove element isolation. In the case of shallow groove element isolation, the peripheral portion of the element isolation region is sharply formed, so that the peripheral portion can also be effectively used as an element portion, and miniaturization is facilitated.
ところが、ＣＭＰ法による研磨では、表面の凹凸を完全には除去することができない。被研磨面に凹凸が存在する場合には、被研磨面表面の凹凸の履歴がある程度残る。また、被研磨面に研磨されやすい部分と研磨され難い部分とが混在する場合には、研磨されやすい部分にディッシング（研磨による窪み）が生じる。ＣＭＰ法の研磨特性から、これら凹凸の履歴やディッシングは、その凹凸あるいは研磨されやすい部分の面積が広い場合に顕著に生じる。つまり、ＣＭＰ法による研磨では、微細な凹凸等に対しては比較的良好に平坦化することができるが、大きなパターン（通常数μｍオーダー以上）の繰り返し等に対しては、広い面積に渡ってのうねり（グローバルなうねり）が残存し、表面を完全に平坦化することが困難となる。 However, polishing by the CMP method cannot completely remove surface irregularities. When the surface to be polished has unevenness, a history of unevenness on the surface to be polished remains to some extent. In addition, when a portion that is easily polished and a portion that is difficult to polish are mixed on the surface to be polished, dishing (a depression due to polishing) occurs in the portion that is easily polished. Due to the polishing characteristics of the CMP method, the unevenness history and dishing are prominent when the unevenness or the area of the portion that is easily polished is large. In other words, polishing by the CMP method can flatten relatively fine irregularities and the like, but it can cover a large area for repeated large patterns (usually several μm order or more). The undulation (global undulation) remains and it becomes difficult to completely flatten the surface.
そこで、大きなパターンやパターン間隔が広い領域にダミーパターンを配置する対策が提案されている。ダミーパターンによりパターン間隔を小さくし、前記したような広い領域（グローバルな）ディッシングあるいはうねりを抑制する手法である。たとえば、特開平１０−３３５３３３号公報には、パターン間隔が広い領域にダミーパターンを配置し、パターンを埋め込む絶縁膜の表面の平坦性を向上する技術が開示されている（特許文献１参照）。
前記のようにパターン間の距離が大きな領域にダミーパターンを配置してパターン間隔を小さくすることにより、広い面積でのディッシング（窪み）あるいはうねりの対策をすることは可能である。ディッシングはその面積が広いほど中心部分の窪み位置が低くなるため、ダミーパターンを配置してディッシングの生じる面積を小さくし、相対的に窪み量を小さくすることが可能である。 As described above, by arranging a dummy pattern in a region where the distance between patterns is large and reducing the pattern interval, it is possible to take measures against dishing (dents) or waviness in a large area. As the dishing area increases, the depression position at the center portion becomes lower. Therefore, it is possible to arrange a dummy pattern to reduce the area where dishing occurs and to relatively reduce the depression amount.
ところが、いかにパターン間隔を小さくしてもディッシングを完全になくすことはできない。問題とする平坦化面が単層の場合には、大面積部分のディッシングい比較して窪み量は大幅に改善されるが、平坦化層が複数層積層される場合には、パターンの配置によりディッシング（窪み）が重畳されて、上層でのディッシングが大きく生じるという問題がある。このような場合、上層でのフォトリソグラフィ工程における焦点余裕度の低下、エッチング工程におけるオーバーエッチ量の増加が生じ、歩留まり低下等の不具合を生じる。 However, dishing cannot be completely eliminated no matter how small the pattern spacing is. When the flattening surface in question is a single layer, the amount of depression is greatly improved compared to dishing over a large area, but when multiple flattening layers are stacked, the pattern placement There is a problem that dishing (indentation) is superimposed and dishing in the upper layer is greatly generated. In such a case, the focus margin in the photolithography process in the upper layer is decreased, the amount of overetching in the etching process is increased, and problems such as a decrease in yield occur.
また、通常スクライブ領域等製品となる素子が形成されない領域には、フォトリソグラフィで用いる露光装置（スッテッパ等）の位置合わせ用ターゲットが形成されている。このようなターゲットの周辺には、パターンを認識する必要からダミーパターンを配置することができない。そして、ターゲットの面積は通常μｍオーダー以上のサイズを有する。よって、このような大きな（大面積）パターン領域にダミーパターンを配置しないと、前記のようにディッシングが生じる。従来はこのような大面積パターンはスクライブ領域に形成されており、製品領域に形成されているわけではないので特に問題視されなかった。ところが、スクライブ領域でのディッシングの影響が製品領域にまで及んでおり、微細化の進展により露光工程での焦点深度余裕度が厳しくなっている状況から、製品領域（特に周辺部）での平坦性の低下が問題を生じるようになっている。 In addition, a target for alignment of an exposure apparatus (stepper or the like) used in photolithography is formed in a region where an element to be a product such as a normal scribe region is not formed. A dummy pattern cannot be arranged around the target because it is necessary to recognize the pattern. The area of the target usually has a size on the order of μm or more. Therefore, dishing occurs as described above unless a dummy pattern is arranged in such a large (large area) pattern region. Conventionally, such a large area pattern has been formed in the scribe region and not in the product region, so it has not been regarded as a problem. However, the dishing effect in the scribe area extends to the product area, and the flatness in the product area (especially in the peripheral area) has been increased due to the fact that the depth of focus in the exposure process has become severe due to progress in miniaturization. The decline of the problem has become a problem.
本発明の目的は、複数積層した平坦化面でのディッシングを抑制することにある。 An object of the present invention is to suppress dishing on a planarized surface in which a plurality of layers are stacked.
また、本発明の目的は、ターゲット等、光学的に位置検出するための大きな面積のパターン領域での表面平坦性を向上することにある。 Another object of the present invention is to improve surface flatness in a pattern area having a large area for optically detecting a position such as a target.
また、本発明の目的は、複数積層された平坦化面、あるいは、ターゲット等の大面積パターンの平坦性を向上して、フォトリソグラフィ工程、エッチング工程における加工マージンを向上することにある。 Another object of the present invention is to improve the processing margin in the photolithography process and the etching process by improving the flatness of a large number of planarized surfaces or a large area pattern such as a target.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
本発明の半導体装置は、その主面に半導体素子が形成された半導体基板と、前記主面または前記主面上の何れかの層に形成された第１パターンと、前記第１パターンの上層に形成された第２パターンとを有する半導体装置であって、前記第１パターンには第１ダミーパターンが含まれ、前記第２パターンには、前記第１ダミーパターンと同一設計寸法のパターンピッチおよびパターン幅を有する第２ダミーパターンが含まれ、前記第２ダミーパターンは、その平面位置において前記第１ダミーパターンのスペース上に形成されているものである。 A semiconductor device according to the present invention includes a semiconductor substrate having a semiconductor element formed on a main surface thereof, a first pattern formed on the main surface or any layer on the main surface, and an upper layer of the first pattern. The first pattern includes a first dummy pattern, and the second pattern includes a pattern pitch and a pattern having the same design dimensions as the first dummy pattern. A second dummy pattern having a width is included, and the second dummy pattern is formed on the space of the first dummy pattern at the planar position.
また、本発明の半導体装置は、主面に半導体素子が形成された半導体基板と、主面または主面上の何れかの層に形成されたダミーパターンを含む第１パターンと、第１パターンの上層に形成され、光学的パターン認識の対象となるパターンを含む第２パターンとを有し、光学的パターン認識の対象となるパターンは、ダミーパターンの平面形状内に内包されるように形成されているものである。このような半導体装置によれば、光学的パターン認識の対象となるパターン下にダミーパターンを配置することとなり、このパターン領域でのグローバルな平坦性の低下を抑制することができる。 The semiconductor device of the present invention includes a semiconductor substrate having a semiconductor element formed on a main surface, a first pattern including a dummy pattern formed on the main surface or any layer on the main surface, And a second pattern including a pattern that is a target of optical pattern recognition. The pattern that is a target of optical pattern recognition is formed so as to be included in a planar shape of a dummy pattern. It is what. According to such a semiconductor device, the dummy pattern is arranged under the pattern that is the target of optical pattern recognition, and global flatness deterioration in the pattern region can be suppressed.
なお、第１パターンには、ダミーパターンよりも小さい面積を有する他のダミーパターンが含まれてもよい。また、ダミーパターンおよび他のダミーパターンは、スクライブ領域に形成されてもよい。さらに、他のダミーパターンは、製品領域およびスクライブ領域に形成されてもよい。 The first pattern may include another dummy pattern having an area smaller than that of the dummy pattern. Further, the dummy pattern and other dummy patterns may be formed in the scribe region. Furthermore, other dummy patterns may be formed in the product area and the scribe area.
また、ダミーパターンは、光学的パターン認識の対象となるパターン周辺のパターン配置禁止領域以上の面積で形成されている。これにより前記パターンの光学的パターン認識の認識率の低下を防止できる。 Further, the dummy pattern is formed with an area larger than the pattern arrangement prohibition region around the pattern to be optical pattern recognition target. Thereby, it is possible to prevent the recognition rate of the optical pattern recognition of the pattern from decreasing.
また、第１パターンには、半導体素子の設計ルールと同一オーダーの加工寸法を有し、かつ、ダミーパターンよりも小さな面積を有する他のダミーパターンが含まれ、パターン配置禁止領域には、他のダミーパターンが配置されていない。これにより、光学的パターン認識の対象となるパターンの近傍以外に小面積ダミーパターンを配置して、それら領域の平坦性を向上し、また、このパターン近傍への小面積ダミーパターンの配置を禁止して光学的パターン認識の対象となるパターンのパターン認識率の低下を防止できる。 In addition, the first pattern includes other dummy patterns having the same processing dimensions as the semiconductor element design rule and having an area smaller than the dummy pattern. No dummy pattern is placed. As a result, a small area dummy pattern is arranged in addition to the vicinity of the pattern subject to optical pattern recognition to improve the flatness of those areas, and the arrangement of the small area dummy pattern in the vicinity of this pattern is prohibited. Therefore, it is possible to prevent a decrease in the pattern recognition rate of a pattern that is an object of optical pattern recognition.
また、ダミーパターンは、半導体ウェハのスクライブ領域に形成され、他のダミーパターンは、半導体ウェハの製品領域およびスクライブ領域に形成される。これにより、製品領域のみならずスクライブ領域での平坦性も向上して、製品領域とスクライブ領域の境界近傍での平坦性を向上し、製品歩留まりの向上に寄与できる。 The dummy pattern is formed in the scribe region of the semiconductor wafer, and the other dummy pattern is formed in the product region and the scribe region of the semiconductor wafer. Thereby, not only the product area but also the flatness in the scribe area is improved, the flatness in the vicinity of the boundary between the product area and the scribe area is improved, and the product yield can be improved.
本発明の半導体装置は、主面に半導体素子が形成された半導体基板と、主面または主面上の何れかの層に形成された第１パターンと、第１パターンの上層に形成された第２パターンとを有する半導体装置であって、第１パターンには第１ダミーパターンが含まれ、第２パターンには、第１ダミーパターンと同一設計寸法のパターンピッチおよびパターン幅を有する第２ダミーパターンが含まれ、第２ダミーパターンは、その平面位置において第１ダミーパターンのスペース上に形成されている。このとき、第２ダミーパターンの何れかの端辺は、その平面位置において、第１ダミーパターンに重なって形成されているか、あるいは、第１ダミーパターンと第２ダミーパターンとは、その平面位置において、ピッチの半分の距離だけずれている。このような半導体装置によれば、第１小面積ダミーパターンのパターン間にはディッシングが生じるが、そのディッシングの生じた部分の上層には第２小面積ダミーパターンが形成されており、第２小面積ダミーパターン間に形成されるディッシングとの重なりを防止することができる。このため、上下層間でのディッシングの重畳を抑制し、平坦性を向上できる。 A semiconductor device of the present invention includes a semiconductor substrate having a semiconductor element formed on a main surface, a first pattern formed on the main surface or any layer on the main surface, and a first pattern formed on an upper layer of the first pattern. The first pattern includes a first dummy pattern, and the second pattern includes a second dummy pattern having a pattern pitch and a pattern width having the same design dimensions as the first dummy pattern. The second dummy pattern is formed on the space of the first dummy pattern at the planar position. At this time, either end of the second dummy pattern is formed so as to overlap the first dummy pattern at the plane position, or the first dummy pattern and the second dummy pattern are at the plane position. , Shifted by half the pitch. According to such a semiconductor device, dishing occurs between the patterns of the first small-area dummy pattern, but the second small-area dummy pattern is formed in the upper layer of the dished portion. Overlap with dishing formed between the area dummy patterns can be prevented. For this reason, overlapping of dishing between upper and lower layers can be suppressed, and flatness can be improved.
なお、前記半導体装置において、第１パターンには、さらに第１ダミーパターンよりも大きい面積を有する他のダミーパターンが含まれ、第２パターンには、さらに光学的パターン認識の対象となるパターンが含まれ、光学的パターン認識の対象となるパターンは、他のダミーパターンの平面形状内に内包されるように形成されてもよい。また、他のダミーパターンは、光学的パターン認識の対象となるパターン周辺のパターン配置禁止領域以上の面積で形成され、パターン配置禁止領域には、第１ダミーパターンが配置されていない。また、他のダミーパターンは、半導体ウェハのスクライブ領域に形成され、第１および第２ダミーパターンは、半導体ウェハの製品領域およびスクライブ領域に形成されてもよい。 In the semiconductor device, the first pattern further includes another dummy pattern having an area larger than the first dummy pattern, and the second pattern further includes a pattern to be subjected to optical pattern recognition. In addition, the pattern to be optical pattern recognition target may be formed so as to be included in the planar shape of another dummy pattern. Further, the other dummy patterns are formed with an area larger than the pattern placement prohibited area around the pattern to be optical pattern recognition target, and the first dummy pattern is not placed in the pattern placement prohibited area. Further, the other dummy patterns may be formed in the scribe region of the semiconductor wafer, and the first and second dummy patterns may be formed in the product region and the scribe region of the semiconductor wafer.
また、前記何れの半導体装置においても、第１パターンは、主面に形成された活性領域パターンであり、第２パターンは、半導体素子を構成するゲート電極と同層に形成されたパターンとすることができる。 In any of the semiconductor devices, the first pattern is an active region pattern formed on the main surface, and the second pattern is a pattern formed in the same layer as the gate electrode constituting the semiconductor element. Can do.
本発明の半導体装置の製造方法は、（ａ）半導体基板の主面上または主面上の何れかの部材層上にダミーパターンが含まれた第１パターンを形成する工程と、（ｂ）第１パターンが形成された主面上または第１パターンにパターニングされた部材上に絶縁膜を堆積し、絶縁膜に研磨を施して表面を平坦化する工程と、（ｃ）平坦化された表面の上層に光学的パターン認識の対象となるパターンが含まれた第２パターンを形成する工程とを有し、光学的パターン認識の対象となるパターンは、ダミーパターンの平面形状内に内包されるように形成する。 The method for manufacturing a semiconductor device of the present invention includes: (a) a step of forming a first pattern including a dummy pattern on a main surface of a semiconductor substrate or on any member layer on the main surface; Depositing an insulating film on a main surface on which one pattern is formed or a member patterned into the first pattern, and polishing the insulating film to planarize the surface; and (c) the planarized surface. Forming a second pattern in which an upper layer includes an optical pattern recognition target pattern, and the optical pattern recognition target pattern is included in the planar shape of the dummy pattern. Form.
前記製造方法において、さらに、光学的パターン認識の対象となるパターンを光学的に検出して、半導体基体の位置合わせを行う工程を有することができる。 The manufacturing method may further include a step of optically detecting a pattern to be subjected to optical pattern recognition and aligning the semiconductor substrate.
また、本発明の半導体装置の製造方法は、（ａ）半導体基体の主面上または主面上のいずれかの部材層上にダミーパターンが含まれた第１パターンを形成する工程と、（ｂ）第１パターンの上層に光学的パターン認識の対象となるパターンが含まれた第２パターンを形成する工程と、（ｃ）光学的パターン認識の対象となるパターンを光学的に検出して、半導体基体の位置合わせを行う工程とを有し、光学的パターン認識の対象となるパターンは、ダミーパターンの平面形状内に内包されるように形成する。 According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device comprising: (a) forming a first pattern including a dummy pattern on a main surface of a semiconductor substrate or a member layer on the main surface; ) A step of forming a second pattern in which an upper layer of the first pattern includes an optical pattern recognition target pattern; and (c) an optical detection of the optical pattern recognition target pattern to form a semiconductor And a step of aligning the substrate, and a pattern to be subjected to optical pattern recognition is formed so as to be included in the planar shape of the dummy pattern.
なお、何れの製造方法においても、ダミーパターンは、光学的パターン認識の対象となるパターン周辺のパターン配置禁止領域以上の面積で形成することができる。 In any of the manufacturing methods, the dummy pattern can be formed with an area equal to or larger than the pattern disposition prohibiting region around the pattern to be subjected to optical pattern recognition.
また、第１パターンには、さらに第１ダミーパターンが含まれ、第２パターンには、さらに第１ダミーパターンと同一設計寸法のパターンピッチおよびパターン幅を有する第２ダミーパターンが含まれ、第２ダミーパターンは、その平面位置において第１ダミーパターンのスペース上に形成することができる。 The first pattern further includes a first dummy pattern, and the second pattern further includes a second dummy pattern having a pattern pitch and a pattern width having the same design dimensions as the first dummy pattern. The dummy pattern can be formed on the space of the first dummy pattern at the planar position.
また、第２ダミーパターンの何れかの端辺は、その平面位置において、第１ダミーパターンに重なるように形成するか、もしくは、第１ダミーパターンと第２ダミーパターンとは、その平面位置において、ピッチの半分の距離だけずらして形成することができる。 Further, either end of the second dummy pattern is formed so as to overlap the first dummy pattern at the planar position, or the first dummy pattern and the second dummy pattern are at the planar position. It can be formed by shifting by a distance of half the pitch.
また、ダミーパターンを半導体ウェハのスクライブ領域に形成し、第１および第２ダミーパターンを半導体ウェハの製品領域およびスクライブ領域に形成することができる。 In addition, the dummy pattern can be formed in the scribe region of the semiconductor wafer, and the first and second dummy patterns can be formed in the product region and the scribe region of the semiconductor wafer.
また、第１パターンが転写される部材は半導体基板であり、第２パターンが転写されて形成される部材はゲート電極とすることができる。 The member to which the first pattern is transferred can be a semiconductor substrate, and the member formed by transferring the second pattern can be a gate electrode.
これら半導体装置の製造方法により、前記した半導体装置を製造できる。 The semiconductor device described above can be manufactured by these semiconductor device manufacturing methods.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
（１）複数積層した平坦化面でのディッシングを抑制できる。 (1) Dishing on a planarized surface where a plurality of layers are stacked can be suppressed.
（２）ターゲット等、光学的に位置検出するための大きな面積のパターン領域での表面平坦性を向上できる。 (2) It is possible to improve surface flatness in a pattern area having a large area for optically detecting a position such as a target.
（３）複数積層された平坦化面、あるいは、ターゲット等の大面積パターンの平坦性を向上して、フォトリソグラフィ工程、エッチング工程における加工マージンを向上できる。 (3) It is possible to improve the flatness of a large number of planarized surfaces or a large area pattern such as a target, and improve a processing margin in a photolithography process and an etching process.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.
図１は、本実施の形態において半導体装置の製造に用いるシリコンウェハを示した平面図である。単結晶シリコンのウェハ１ｗには、ノッチ１ｎが付けられ、ウェハ１ｗの面指数の目印となる。ウェハ１ｗにはチップ１ｃが形成される。チップ１ｃはウェハ１ｗ内の有効処理面積内に形成され、有効処理面積から逸脱したチップ領域１ｇは利用されない。 FIG. 1 is a plan view showing a silicon wafer used for manufacturing a semiconductor device in the present embodiment. A single crystal silicon wafer 1w is provided with a notch 1n, which serves as a mark of the surface index of the wafer 1w. Chip 1c is formed on wafer 1w. The chip 1c is formed within the effective processing area in the wafer 1w, and the chip region 1g deviating from the effective processing area is not used.
図２は、ウェハ１ｗのチップ１ｃを拡大して示した平面図である。チップ１ｃは、後にスクライブラインＳＬでスクライブされ、分断される。以下に説明する工程では、ウェハ１ｗの状態で各工程が実施され、チップ１ｃに分断されるのは最終工程においてである。 FIG. 2 is an enlarged plan view showing the chip 1c of the wafer 1w. The chip 1c is later scribed along the scribe line SL and divided. In the process described below, each process is performed in the state of the wafer 1w and is divided into chips 1c in the final process.
本実施の形態では、代表的なＤＲＡＭのチップ１ｃを例示する。他の製品、たとえばＣＰＵ等のロジック製品、ＳＲＡＭ（static Random Access Memory ）、一括消去型電気的書き換え可能メモリ（いわゆるフラッシュＥＥＰＲＯＭ：Electrical Erasable Read Only Memory）等のメモリ素子、ロジック回路とメモリ素子とを１チップ上に混在させたシステムＬＳＩ等であってもよい。チップ１ｃ内には、メモリセルアレイＭＡ、直接周辺回路ＰＣｄ、間接周辺回路ＰＣｉが形成されている。メモリセルアレイＭＡには、ＤＲＡＭのメモリセルが形成されている。メモリセルＭＡの周辺には、直接周辺回路ＰＣｄが形成されている。チップ１ｃの中心領域には間接周辺回路ＰＣｉが形成されている。 In the present embodiment, a typical DRAM chip 1c is illustrated. Other products, for example, logic products such as CPU, SRAM (static Random Access Memory), memory elements such as batch erase type electrically rewritable memory (so-called flash EEPROM: Electric Erasable Read Only Memory), logic circuits and memory elements A system LSI or the like mixed on one chip may be used. A memory cell array MA, a direct peripheral circuit PCd, and an indirect peripheral circuit PCi are formed in the chip 1c. DRAM memory cells are formed in the memory cell array MA. A peripheral circuit PCd is formed directly around the memory cell MA. An indirect peripheral circuit PCi is formed in the center region of the chip 1c.
図３は、スクライブラインＳＬの領域を含むチップ１ｃの端部領域を示した平面図である。図３においては、半導体基板１（ウェハ１ｗ、チップ１ｃ）に素子分離領域が形成された段階の様子を示している。なお、スクライブ領域ＳＲ以外は製品領域ＰＲである。 FIG. 3 is a plan view showing an end region of the chip 1c including the region of the scribe line SL. FIG. 3 shows a state in which an element isolation region is formed on the semiconductor substrate 1 (wafer 1w, chip 1c). Note that the area other than the scribe area SR is the product area PR.
スクライブ領域ＳＲには、素子分離領域の形成の際に同時に形成されるターゲットパターンＴ１、大面積ダミーパターンＤＬ、小面積ダミーパターンＤｓが形成されている。スクライブ領域ＳＲには、その他ＴＥＧ（Test Equipment Group）用の素子等が形成されているが、図では省略している。ターゲットパターンＴ１は、素子分離領域パターンが形成される工程で同時に形成されるパターンであり、後に説明するゲート電極パターンを形成する際の露光工程における位置合わせで用いる。つまり、ゲート電極パターンのマスク合わせを行う際の位置検出用のターゲットとして用いる。露光装置では、たとえばターゲットを光学的にパターン認識してウェハに対するマスクの位置合わせを行なった後、フォトレジスト膜を露光する。 In the scribe region SR, a target pattern T1, a large area dummy pattern DL, and a small area dummy pattern Ds that are formed simultaneously with the formation of the element isolation region are formed. In the scribe region SR, other elements for TEG (Test Equipment Group) and the like are formed, but they are omitted in the drawing. The target pattern T1 is a pattern that is simultaneously formed in the process of forming the element isolation region pattern, and is used for alignment in an exposure process when forming a gate electrode pattern, which will be described later. That is, it is used as a target for position detection when performing mask alignment of the gate electrode pattern. In the exposure apparatus, for example, the pattern of the target is optically recognized and the mask is aligned with the wafer, and then the photoresist film is exposed.
大面積ダミーパターンＤＬおよび小面積ダミーパターンＤｓも素子分離領域パターンが形成される工程で同時に形成されるパターンである。大面積ダミーパターンＤＬ上には、ゲート電極パターンと同時に形成されるターゲットパターンＴ２が形成される。ターゲットパターンＴ２はさらに上層のパターン、たとえば配線パターンや接続孔パターンを形成する際の露光工程における位置合わせで用いる。大面積ダミーパターンＤＬを配置することによりターゲットパターン領域のディッシングを防止して、ターゲットパターンの認識率を向上し、微細加工を有利に行える。従来ターゲットパターン周辺にはダミーパターンを配置しておらず、このためターゲットパターン周辺の表面平坦性が阻害されていたが、ターゲットパターン下部に大面積ダミーパターンＤＬを配置することにより平坦性を向上し、ターゲットパターンの認識率を向上できるようにしたものである。なお、大面積ダミーパターンＤＬはターゲットパターンを内包できるようにターゲットパターンよりも大きく形成される。すなわち、光学的にパターン認識するターゲットパターン領域の下には、大面積ダミーパターンＤＬが存在するので、ディッシングを防止してターゲットパターンの認識率を向上できる。またターゲットパターンの周辺には、ターゲットのパターン認識を阻害しないようにあらゆるパターンの配置が禁止される領域が存在する。大面積ダミーパターンＤＬはこのようなパターン配置禁止領域以上の面積で形成される。このため、大面積ダミーパターンＤＬは、露光装置にとってはパターンとして認識されず、ターゲットパターンＴ１、Ｔ２の認識率を低下させることがない。 The large area dummy pattern DL and the small area dummy pattern Ds are also patterns formed simultaneously in the process of forming the element isolation region pattern. A target pattern T2 formed simultaneously with the gate electrode pattern is formed on the large area dummy pattern DL. The target pattern T2 is used for alignment in an exposure process when an upper layer pattern, for example, a wiring pattern or a connection hole pattern is formed. By disposing the large area dummy pattern DL, dishing of the target pattern region can be prevented, the recognition rate of the target pattern can be improved, and fine processing can be advantageously performed. Conventionally, no dummy pattern is arranged around the target pattern, which hinders surface flatness around the target pattern. However, by arranging the large area dummy pattern DL below the target pattern, the flatness is improved. The target pattern recognition rate can be improved. The large-area dummy pattern DL is formed larger than the target pattern so that the target pattern can be included. That is, since the large-area dummy pattern DL exists under the target pattern region for optical pattern recognition, dishing can be prevented and the target pattern recognition rate can be improved. In addition, there is a region around the target pattern where any pattern arrangement is prohibited so as not to hinder target pattern recognition. The large-area dummy pattern DL is formed with an area larger than such a pattern arrangement prohibition region. For this reason, the large area dummy pattern DL is not recognized as a pattern for the exposure apparatus, and the recognition rate of the target patterns T1 and T2 is not reduced.
小面積ダミーパターンＤｓは、スクライブ領域ＳＲおよび製品領域ＰＲに形成されている。すなわち、ウェハＷの全面に形成されている。このように、小面積ダミーパターンＤｓは、本来素子として機能するパターンの間隔が広い領域に配置される。素子として機能するパターン間の間隔が広く、このような広いパターン間に小面積ダミーパターンＤｓが配置されない場合は、パターン間でディッシングが生じる。このディッシングはパターン間が広いほど大きな窪み量となるため、平坦性が大きく阻害される。このような広いパターン間スペースに小面積ダミーパターンＤｓを配置して平坦性を向上する。小面積ダミーパターンＤｓのパターンサイズおよびパターン間スペースは、素子を構成するパターンとほぼ同じオーダーの寸法で形成されるため、パターン間隔が狭く、狭いパターン間隔に応じた小さなディッシングが生じる。このような状況は、ダミーパターンを配置しない場合より窪み量を大幅に改善でき、平坦性を向上できる。なお、小面積ダミーパターンＤｓのパターンサイズは、素子設計ルールと同一オーダーであるが、フォトリソグラフィの容易性と、ディッシング抑制に対する効果から適当な値が選択される。素子設計ルールがたとえば０．２μｍ程度である場合には、小面積ダミーパターンＤｓのパターンサイズも０．２μｍ程度にすることができる。しかし、露光光源にＫｒＦエキシマレーザを用いる場合にはレベンソンマスク等を用いた解像度向上手法を用いる必要が生じる。そのためマスク作成の容易さを優先して小面積ダミーパターンＤｓのパターンサイズ１μｍ程度、パターン間スペースを０．４μｍ程度にすることができる。その他フォトリソグラフィ工程の要請から他の数値を選択することが可能であることはいうまでもない。ただし、あまりに大きなパターンサイズおよびパターン間スペースであればパターン間スペースでのディッシングが顕著となり好ましくない。 The small area dummy pattern Ds is formed in the scribe region SR and the product region PR. That is, it is formed on the entire surface of the wafer W. Thus, the small area dummy pattern Ds is arranged in a region where the interval between the patterns that originally function as elements is wide. When the interval between patterns functioning as elements is wide and the small area dummy pattern Ds is not arranged between such wide patterns, dishing occurs between the patterns. Since this dishing has a larger amount of depression as the distance between patterns becomes wider, flatness is greatly hindered. Flatness is improved by arranging the small-area dummy pattern Ds in such a wide space between patterns. Since the pattern size and the inter-pattern space of the small area dummy pattern Ds are formed with dimensions almost in the same order as the pattern constituting the element, the pattern interval is narrow, and small dishing corresponding to the narrow pattern interval occurs. In such a situation, the amount of depression can be significantly improved and flatness can be improved as compared with the case where no dummy pattern is arranged. Note that the pattern size of the small area dummy pattern Ds is in the same order as the element design rule, but an appropriate value is selected based on the ease of photolithography and the effect of suppressing dishing. When the element design rule is, for example, about 0.2 μm, the pattern size of the small area dummy pattern Ds can be set to about 0.2 μm. However, when a KrF excimer laser is used as the exposure light source, it is necessary to use a resolution enhancement technique using a Levenson mask or the like. Therefore, priority is given to the ease of mask creation, and the pattern size of the small area dummy pattern Ds can be about 1 μm, and the space between patterns can be about 0.4 μm. It goes without saying that other numerical values can be selected according to the demands of other photolithography processes. However, if the pattern size is too large and the space between patterns, dishing in the space between patterns becomes remarkable, which is not preferable.
なお、スクライブ領域ＳＲの幅は約１００μｍである。 Note that the width of the scribe region SR is about 100 μm.
図３において製品領域ＰＲには、前記小面積ダミーパターンＤｓの他に、素子を構成する活性領域が形成される。本実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor ）のチャネル領域を形成する活性領域Ｌ１、ウェル給電用の活性領域Ｌ２、ガードバンド給電用の活性領域Ｌ３を例示している。その他の活性領域が形成されても良いことはいうまでもない。活性領域Ｌ１、Ｌ２、Ｌ３のパターン間には、前記の通りの小面積ダミーパターンＤｓが形成されている。なお、製品領域ＰＲにも前記同様の大面積ダミーパターンＤＬが形成されていても良い。 In FIG. 3, in the product region PR, in addition to the small area dummy pattern Ds, an active region constituting an element is formed. In the present embodiment, an active region L1 that forms a channel region of a MISFET (Metal Insulator Semiconductor Field Effect Transistor), an active region L2 for well power feeding, and an active region L3 for guard band power feeding are illustrated. Needless to say, other active regions may be formed. The small area dummy pattern Ds as described above is formed between the patterns of the active regions L1, L2, and L3. Note that a large-area dummy pattern DL similar to the above may also be formed in the product region PR.
図４は、製品領域ＰＲの活性領域Ｌ１、Ｌ２を含む領域を拡大して示した平面図である。前記の通り活性領域Ｌ１、Ｌ２のパターン間に小面積ダミーパターンＤｓが多数配置されている。前記したとおり、小面積ダミーパターンＤｓのパターンサイズｄ１は約１μｍであり、パターン間隔Ｓ１は約０．４μｍである。 FIG. 4 is an enlarged plan view showing a region including the active regions L1 and L2 of the product region PR. As described above, a large number of small area dummy patterns Ds are arranged between the patterns of the active regions L1 and L2. As described above, the pattern size d1 of the small area dummy pattern Ds is about 1 μm, and the pattern interval S1 is about 0.4 μm.
小面積ダミーパターンＤｓは、パターンピッチ（本実施の形態の場合１．４μｍ）の格子（グリッド）に前記サイズのパターンが自動生成されて形成される。このとき、各格子点において、既に素子を構成する活性領域Ｌ１、Ｌ２等が存在する部分には小面積ダミーパターンＤｓが生成されないようにする。つまり、マスク設計装置において、活性領域Ｌ１、Ｌ２等のパターンを拡大（expand）する図形演算を施す。この拡大されたパターン領域が小面積ダミーパターンＤｓの配置禁止領域Ｒ１となる。次に、前記格子点のうち、配置禁止領域Ｒ１内にある格子を図形演算で除外し、残った格子点に小面積ダミーパターンＤｓを生成させ、この生成された小面積ダミーパターンＤｓと活性領域Ｌ１、Ｌ２、Ｌ３との加算（add ）をとって、マスク作成のデータとする。なお、大面積ダミーパターンＤＬについてもその周辺に小面積ダミーパターンＤｓの配置禁止領域Ｒ１を形成する。このため、expandの対象となるパターンに大面積ダミーパターンＤＬも含める。このようにして容易にダミーパターンが配置されたマスクパターンを自動生成できる。なお、手動あるいは配置禁止領域Ｒ１に相当する層（パターン配置レイヤー）を設けて、自動でその他小面積ダミーパターンＤｓを配置したくない場所を特定してこれを除外することも可能である。 The small area dummy pattern Ds is formed by automatically generating a pattern of the size on a grid having a pattern pitch (1.4 μm in the case of the present embodiment). At this time, the small area dummy pattern Ds is not generated in the portions where the active regions L1, L2, etc. that already constitute the element exist at each lattice point. That is, in the mask design apparatus, a graphic operation for expanding the patterns of the active regions L1, L2, etc. is performed. This enlarged pattern region becomes the arrangement prohibition region R1 of the small area dummy pattern Ds. Next, out of the lattice points, the lattice in the placement prohibition region R1 is excluded by graphic calculation, and a small area dummy pattern Ds is generated at the remaining lattice points, and the generated small area dummy pattern Ds and active region are generated. Addition (add) with L1, L2, and L3 is taken as mask creation data. For the large area dummy pattern DL, an arrangement prohibition region R1 for the small area dummy pattern Ds is formed around it. For this reason, the large area dummy pattern DL is also included in the pattern to be expanded. In this way, a mask pattern in which dummy patterns are easily arranged can be automatically generated. It is also possible to provide a layer (pattern placement layer) corresponding to the manual or placement prohibition region R1, automatically specify a place where other small area dummy patterns Ds are not to be placed, and exclude this.
次に、前記した活性領域およびダミー領域（素子分離領域）ＤＲの形成工程を含めて、本実施の形態の半導体装置の製造方法を説明する。 Next, a method for manufacturing the semiconductor device according to the present embodiment will be described including the process of forming the active region and the dummy region (element isolation region) DR.
図５〜図２３（図１７、図１８を除く）は、本実施の形態の半導体装置の製造方法の一例を工程順に示した断面図である。なお、以下の断面図において、（ａ）は図３および図４におけるＡ−Ａ線断面を示し、（ｂ）はＢ−Ｂ線断面を示す。また、（ａ）において、ダミーパターンが形成されるダミー領域ＤＲ、回路領域ＣＲ、給電用パターンが形成される給電領域ＳＲを各々示す。回路領域ＣＲ、給電領域ＳＲでは小面積ダミーパターンの形成が禁止される。（ｂ）において、ターゲットパターンが形成されるターゲット領域ＴＲ、小面積ダミーパターン禁止領域ＩＲ、およびダミー領域ＤＲを各々示す。 5 to 23 (excluding FIGS. 17 and 18) are cross-sectional views showing an example of the method of manufacturing the semiconductor device of this embodiment in the order of steps. In the following cross-sectional views, (a) shows a cross section taken along line AA in FIGS. 3 and 4, and (b) shows a cross section taken along line BB. Further, (a) shows a dummy region DR in which a dummy pattern is formed, a circuit region CR, and a power feeding region SR in which a power feeding pattern is formed. In the circuit region CR and the power feeding region SR, the formation of a small area dummy pattern is prohibited. In (b), a target region TR where a target pattern is formed, a small area dummy pattern prohibition region IR, and a dummy region DR are shown.
図５に示すように、半導体基板１（ウェハ１ｗ）を用意し、薄いシリコン酸化（ＳｉＯ）膜２、シリコン窒化（ＳｉＮ）膜３を形成する。半導体基板１はたとえばｐ型不純物が導入された数Ωｃｍ程度の抵抗率を有する単結晶シリコンウェハである。シリコン酸化膜２は、シリコン窒化膜３と半導体基板１との間のストレスを緩和するための犠牲膜であり、たとえば熱酸化法により形成される。シリコン窒化膜３は、後に説明する溝を形成するためのマスクに用いる。シリコン窒化膜３の膜厚は数百ｎｍとし、たとえばＣＶＤ（Chemical Vapor Deposition ）法により形成する。 As shown in FIG. 5, a semiconductor substrate 1 (wafer 1w) is prepared, and a thin silicon oxide (SiO) film 2 and a silicon nitride (SiN) film 3 are formed. The semiconductor substrate 1 is a single crystal silicon wafer having a resistivity of about several Ωcm into which p-type impurities are introduced, for example. The silicon oxide film 2 is a sacrificial film for alleviating stress between the silicon nitride film 3 and the semiconductor substrate 1, and is formed by, for example, a thermal oxidation method. The silicon nitride film 3 is used as a mask for forming a groove to be described later. The thickness of the silicon nitride film 3 is several hundred nm, and is formed by, for example, a CVD (Chemical Vapor Deposition) method.
次に、図６に示すように、シリコン窒化膜３上にフォトレジスト膜４を形成する。フォトレジスト膜４は、図３および図４で説明した活性領域Ｌ１、Ｌ２、Ｌ３、大面積ダミーパターンＤＬ、小面積ダミーパターンＤｓが形成される各領域を覆うように形成する。前記したとおり、小面積ダミーパターンＤｓのサイズはレベンソンマスクを用いる程の微細加工が要求されないため、小面積ダミーパターンＤｓの形成領域については、レベンソン方式等超解像技術に伴う焦点裕度の低下による加工性の悪化が生じない。これによりマスク設計を簡略化できる。 Next, as shown in FIG. 6, a photoresist film 4 is formed on the silicon nitride film 3. The photoresist film 4 is formed so as to cover the regions where the active regions L1, L2, and L3, the large area dummy pattern DL, and the small area dummy pattern Ds described with reference to FIGS. 3 and 4 are formed. As described above, since the size of the small area dummy pattern Ds does not require fine processing to the extent that the Levenson mask is used, the focus tolerance decreases with the super-resolution technique such as the Levenson method in the formation area of the small area dummy pattern Ds. No deterioration of workability due to. This simplifies the mask design.
次に、図７に示すように、フォトレジスト膜４の存在下でドライエッチングを施し、シリコン窒化膜３およびシリコン酸化膜２をエッチングして除去する。 Next, as shown in FIG. 7, dry etching is performed in the presence of the photoresist film 4, and the silicon nitride film 3 and the silicon oxide film 2 are etched and removed.
フォトレジスト膜４を除去した後、図８に示すように、シリコン窒化膜３の存在下でドライエッチング（異方性エッチング）を施し、半導体基板１をエッチングして溝５を形成する。溝５の深さは数百ｎｍとする。本工程で形成された溝５のパターンは、前記図３および図４で示した活性領域Ｌ１等のパターンの逆パターンである。 After removing the photoresist film 4, as shown in FIG. 8, dry etching (anisotropic etching) is performed in the presence of the silicon nitride film 3 to etch the semiconductor substrate 1 to form a groove 5. The depth of the groove 5 is several hundred nm. The pattern of the groove 5 formed in this step is a reverse pattern of the pattern of the active region L1 and the like shown in FIG. 3 and FIG.
なお、本工程では、パターニングされたシリコン窒化膜３をハードマスクに用いている。このように薄い膜厚のシリコン窒化膜３をハードマスクに用いることによりエッチング特性を改善し、微細加工を容易にすることができる。シリコン窒化膜３をハードマスクに用いることに代えて、フォトレジスト膜４の存在下で半導体基板１にエッチングを施し溝５を形成しても良い。この場合、工程が簡略化できる。 In this step, the patterned silicon nitride film 3 is used as a hard mask. By using the thin silicon nitride film 3 as a hard mask in this way, the etching characteristics can be improved and microfabrication can be facilitated. Instead of using the silicon nitride film 3 as a hard mask, the groove 5 may be formed by etching the semiconductor substrate 1 in the presence of the photoresist film 4. In this case, the process can be simplified.
次に、図９に示すように、溝５の内部を含む半導体基板１の全面にシリコン酸化膜６を形成する。シリコン酸化膜６は、たとえばＴＥＯＳ（テトラエトキシシラン）ガスとオゾン（Ｏ3 ）を原料ガスとしたＣＶＤ法により形成できる。シリコン酸化膜６の膜厚は溝５を埋め込むのに十分な膜厚とする。 Next, as shown in FIG. 9, a silicon oxide film 6 is formed on the entire surface of the semiconductor substrate 1 including the inside of the trench 5. The silicon oxide film 6 can be formed by, for example, a CVD method using TEOS (tetraethoxysilane) gas and ozone (O 3 ) as source gases. The film thickness of the silicon oxide film 6 is sufficient to fill the trench 5.
次に、図１０に示すように、ＣＭＰ法を用いてシリコン酸化膜６を研磨する。研磨はシリコン窒化膜３の表面が露出するまで行う。これにより溝５の領域にのみシリコン酸化膜６を残存させて素子分離領域７を形成する。 Next, as shown in FIG. 10, the silicon oxide film 6 is polished using the CMP method. Polishing is performed until the surface of the silicon nitride film 3 is exposed. Thus, the element isolation region 7 is formed by leaving the silicon oxide film 6 only in the region of the trench 5.
このとき、ダミー領域ＤＲでは、小面積ダミーパターンＤｓが形成されているため、ディッシングは小面積ダミーパターンＤｓのパターン間にのみわずかに発生し、ダミーパターンが存在しない場合と比較して格段に平坦性を向上できる。また、ターゲット領域ＴＲにも大面積ダミーパターンＤＬが形成されるため、グローバルなディッシングが防止され、当該領域での平坦性を向上できる。ターゲット領域ＴＲは、本実施の形態の場合スクライブ領域ＳＲに形成されており、ターゲット領域ＴＲの平坦性の劣化は、時にターゲット領域ＴＲに隣接する製品領域ＰＲの平坦性を低下させる。しかし、本実施の形態では、ターゲット領域ＴＲに大面積ダミーパターンＤＬが形成されるため、このような製品領域ＰＲへの悪影響は発生しない。 At this time, since the small area dummy pattern Ds is formed in the dummy region DR, dishing slightly occurs only between the patterns of the small area dummy pattern Ds, and is much flatter than the case where there is no dummy pattern. Can be improved. Further, since the large area dummy pattern DL is also formed in the target region TR, global dishing is prevented, and the flatness in the region can be improved. In the present embodiment, the target region TR is formed in the scribe region SR, and the deterioration of the flatness of the target region TR sometimes lowers the flatness of the product region PR adjacent to the target region TR. However, in the present embodiment, since the large area dummy pattern DL is formed in the target region TR, such an adverse effect on the product region PR does not occur.
次に、図１１に示すように、シリコン窒化膜３およびシリコン酸化膜２を除去して活性領域Ｌ１、Ｌ２、Ｌ３、大面積ダミーパターンＤＬ、小面積ダミーパターンＤｓの表面を露出させる。前記図３および図４の状態は、本工程が終了した段階を示している。シリコン窒化膜３の除去には、たとえば熱リン酸を用いたウェットエッチングを用いる。その後、フッ化水素（ＨＦ）を用いてシリコン酸化膜２と素子分離領域７の表面を適度にエッチングして、図１１に示すようなほぼ平坦な表面が実現される。 Next, as shown in FIG. 11, the silicon nitride film 3 and the silicon oxide film 2 are removed to expose the surfaces of the active regions L1, L2, L3, the large area dummy pattern DL, and the small area dummy pattern Ds. The state of FIG. 3 and FIG. 4 shows a stage where this process is completed. For removing the silicon nitride film 3, for example, wet etching using hot phosphoric acid is used. Thereafter, the surfaces of the silicon oxide film 2 and the element isolation region 7 are appropriately etched using hydrogen fluoride (HF) to realize a substantially flat surface as shown in FIG.
次に、図１２に示すように、図示しないフォトレジスト膜を形成し、ｐ型あるいはｎ型の不純物をイオン注入して、ディープウェル８、ｎ型ウェル９、ｐ型ウェル１０を形成する。ディープウェル（deep well ）８は、ｐ型ウェル１０を半導体基板１から電気的に分離する機能がある。 Next, as shown in FIG. 12, a photoresist film (not shown) is formed, and a p-type or n-type impurity is ion-implanted to form a deep well 8, an n-type well 9, and a p-type well 10. The deep well 8 has a function of electrically separating the p-type well 10 from the semiconductor substrate 1.
次に、図１３に示すように、ゲート絶縁膜となるシリコン酸化膜１１、ゲート電極となる多結晶シリコン膜１２およびタングステンシリサイド（ＷＳｉ）膜１３、キャップ絶縁膜となるシリコン窒化膜１４を堆積する。シリコン酸化膜１１は、たとえば熱酸化あるいは熱ＣＶＤ法により形成され、数ｎｍの膜厚を有する。多結晶シリコン膜１２は、たとえばＣＶＤ法で形成され、ｎ型またはｐ型の不純物が導入される。膜厚は数百ｎｍである。タングステンシリサイド膜１３は、ＣＶＤ法、またはスパッタ法により形成され、同様に膜厚は数百ｎｍである。タングステンシリサイド膜１３は、ゲート電極（ゲート配線）のシート抵抗を低減し、素子の応答速度の向上に寄与する。シリコン窒化膜１４は、たとえばＣＶＤ法により形成され、膜厚は数百ｎｍである。 Next, as shown in FIG. 13, a silicon oxide film 11 serving as a gate insulating film, a polycrystalline silicon film 12 serving as a gate electrode, a tungsten silicide (WSi) film 13, and a silicon nitride film 14 serving as a cap insulating film are deposited. . The silicon oxide film 11 is formed by, for example, thermal oxidation or thermal CVD, and has a thickness of several nm. Polycrystalline silicon film 12 is formed, for example, by a CVD method, and an n-type or p-type impurity is introduced. The film thickness is several hundred nm. The tungsten silicide film 13 is formed by a CVD method or a sputtering method, and similarly has a film thickness of several hundred nm. The tungsten silicide film 13 reduces the sheet resistance of the gate electrode (gate wiring) and contributes to an improvement in the response speed of the element. The silicon nitride film 14 is formed by, for example, a CVD method and has a film thickness of several hundred nm.
なお、ここではタングステンシリサイド膜１３を例示しているが、チタンシリサイド（ＴｉＳｉ）膜、コバルトシリサイド（ＣｏＳｉ）膜等他の金属シリサイド膜を用いることができる。また、タングステンシリサイド膜１３と多結晶シリコン膜１２との積層膜を例示しているが、多結晶シリコン膜、バリア膜、タングステン（Ｗ）等金属膜の積層膜であってもよい。この場合さらにゲート電極（ゲート配線）の抵抗率を低減できる。バリア膜には窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等窒化金属膜を用いることができる。金属膜にはタングステンの他、タンタル（Ｔａ）、チタン（Ｔｉ）等を用いることができる。 Although the tungsten silicide film 13 is illustrated here, other metal silicide films such as a titanium silicide (TiSi) film and a cobalt silicide (CoSi) film can be used. Further, although a laminated film of the tungsten silicide film 13 and the polycrystalline silicon film 12 is illustrated, a laminated film of a metal film such as a polycrystalline silicon film, a barrier film, or tungsten (W) may be used. In this case, the resistivity of the gate electrode (gate wiring) can be further reduced. As the barrier film, a metal nitride film such as tungsten nitride (WN), titanium nitride (TiN), or tantalum nitride (TaN) can be used. In addition to tungsten, tantalum (Ta), titanium (Ti), or the like can be used for the metal film.
次に、図１４に示すように、シリコン窒化膜１４上にフォトレジスト膜１５を形成し、ドライエッチング（異方性エッチング）を施して、図１５に示すように、シリコン窒化膜１４をパターニングする。これによりキャップ絶縁膜１６を形成する。このキャップ絶縁膜１６のパターンについては後に説明する。なお、フォトレジスト膜１５を形成するための露光工程では、前記ターゲットＴ１がマスク合わせの位置検出に用いられる。 Next, as shown in FIG. 14, a photoresist film 15 is formed on the silicon nitride film 14, dry etching (anisotropic etching) is performed, and the silicon nitride film 14 is patterned as shown in FIG. . Thereby, the cap insulating film 16 is formed. The pattern of the cap insulating film 16 will be described later. In the exposure process for forming the photoresist film 15, the target T1 is used for detecting the position of mask alignment.
次に、フォトレジスト膜１５をアッシング等で除去し、図１６に示すように、キャップ絶縁膜１６の存在下でタングステンシリサイド膜１３，多結晶シリコン膜１２、シリコン酸化膜１１にエッチング（異方性エッチング）を施し、ゲート電極１７を形成する。 Next, the photoresist film 15 is removed by ashing or the like, and etching (anisotropy) is performed on the tungsten silicide film 13, the polycrystalline silicon film 12, and the silicon oxide film 11 in the presence of the cap insulating film 16, as shown in FIG. Etching) is performed to form the gate electrode 17.
このとき、ゲート電極１７と同時に第２小面積ダミーパターンＤｓ２とターゲットＴ２が形成される。 At this time, the second small area dummy pattern Ds2 and the target T2 are formed simultaneously with the gate electrode 17.
図１７はこの段階での状態を示す平面図であり図３に相当する。また、図１８は、図４に相当する拡大平面図である。 FIG. 17 is a plan view showing the state at this stage and corresponds to FIG. FIG. 18 is an enlarged plan view corresponding to FIG.
図１７に示すように、スクライブ領域ＳＲには小面積ダミーパターンＤｓ２の他にターゲットＴ２が形成される。ターゲットＴ２は後の工程、たとえば配線形成あるいは接続孔形成工程の露光の際に用いられる。ターゲットＴ２は、大面積ダミーパターンＤＬ上に形成され、それに内包されるように形成される。また、ターゲットＴ２の周辺には、後にターゲットＴ２が用いられる際に認識率の低下を防ぐためにパターン配置禁止領域Ｒ２が設けられるが、大面積ダミーパターンＤＬはこのパターン配置禁止領域Ｒ２よりも大きく形成される。これによりパターン配置禁止領域Ｒ２内にはターゲットＴ２を除きパターンが形成されない状態となり、ターゲットＴ２の認識を正確に行うことができる。また、大面積ダミーパターンＤＬ上にターゲットＴ２が形成されるため、ターゲットＴ２は窪んだ下地上に形成されるのではなく、平坦化された下地上に形成される。このため、後にターゲットＴ２を用いる露光工程において、ターゲットＴ２の認識を正確に行え、マスク合わせ精度を向上できる。さらに、ターゲットＴ２の下部に大面積ダミーパターンＤＬが形成されているため、当該領域の平坦性が向上し、その周辺、特にターゲットＴ２に近接する製品領域ＰＲの平坦性を向上してフォトリソグラフィマージンを向上し、エッチング加工を容易にできる。 As shown in FIG. 17, in addition to the small area dummy pattern Ds2, a target T2 is formed in the scribe region SR. The target T2 is used at the time of exposure in a later process, for example, a wiring formation or a connection hole formation process. The target T2 is formed on the large area dummy pattern DL and is formed so as to be included therein. In addition, a pattern placement prohibition region R2 is provided around the target T2 in order to prevent a reduction in recognition rate when the target T2 is used later. The large area dummy pattern DL is formed larger than the pattern placement prohibition region R2. Is done. As a result, no pattern is formed except for the target T2 in the pattern placement prohibition region R2, and the target T2 can be recognized accurately. Further, since the target T2 is formed on the large-area dummy pattern DL, the target T2 is not formed on the recessed base, but is formed on the flattened base. For this reason, in the exposure process using the target T2 later, the target T2 can be recognized accurately, and the mask alignment accuracy can be improved. Further, since the large area dummy pattern DL is formed below the target T2, the flatness of the region is improved, and the flatness of the product region PR adjacent to the periphery, particularly the target T2, is improved, and the photolithography margin is improved. The etching process can be facilitated.
なお、スクライブ領域ＳＲには、小面積ダミーパターンＤｓ２も形成される。これにより、当該領域の平坦性を向上できる。但し、小面積ダミーパターンの配置禁止領域Ｒ１には配置されない。小面積ダミーパターンＤｓ２については後に説明する。 A small area dummy pattern Ds2 is also formed in the scribe region SR. Thereby, the flatness of the said area | region can be improved. However, it is not arranged in the arrangement prohibition region R1 of the small area dummy pattern. The small area dummy pattern Ds2 will be described later.
製品領域ＰＲには、ゲート電極１７が形成される。また、ゲート電極１７のパターン間には小面積ダミーパターンＤｓ２が多数配置される。図３の場合と同様に、小面積ダミーパターンの配置禁止領域Ｒ１には配置されない。配置禁止領域Ｒ１の生成法については前記と同様である。 A gate electrode 17 is formed in the product region PR. A large number of small area dummy patterns Ds2 are arranged between the patterns of the gate electrodes 17. As in the case of FIG. 3, the small area dummy pattern is not arranged in the arrangement prohibition region R1. The method for generating the placement prohibited area R1 is the same as described above.
図１８に示すように、小面積ダミーパターンＤｓ２は、下層の小面積ダミーパターンＤｓのパターン間スペース上に形成される。すなわち、小面積ダミーパターンＤｓ２と下層の小面積ダミーパターンＤｓとのパターンはそのピッチが半分だけずれた状態で形成される。つまり、小面積ダミーパターンＤｓ２は小面積ダミーパターンＤｓに対してｘ方向にＰｘだけ、またｙ方向にＰｙだけずらして形成する。Ｐｘ、Ｐｙともにたとえば０．７μｍである。このようにハーフピッチだけずらして小面積ダミーパターンＤｓ２を形成することにより、下層で発生したディッシングの影響をなくして平坦性の向上を図れる。すなわち、下層のディッシングは小面積ダミーパターンＤｓのスペース部に生じ、その上部には小面積ダミーパターンＤＳ２が形成されるため、ディッシングが重畳されることがない。小面積ダミーパターンＤｓ２によるディッシングはそのスペース部で生じるが、この下層には小面積ダミーパターンＤｓが形成されており、そもそもディッシングは生じていない。つまり、本実施の形態のように小面積ダミーパターンＤｓ、Ｄｓ２を配置すると、下層でディッシングの生じている領域の上層ではディッシングを生じず、上層でディッシングを生じる部分は、下層でディッシングを生じない領域上に形成される。これにより、２つの層を総合したディッシング量を低減して、全体の平坦性を低減できる。 As shown in FIG. 18, the small area dummy pattern Ds2 is formed on an inter-pattern space of the lower layer small area dummy pattern Ds. That is, the pattern of the small area dummy pattern Ds2 and the lower layer small area dummy pattern Ds is formed in a state where the pitch is shifted by half. That is, the small area dummy pattern Ds2 is formed so as to be shifted from the small area dummy pattern Ds by Px in the x direction and by Py in the y direction. Both Px and Py are, for example, 0.7 μm. In this way, by forming the small area dummy pattern Ds2 by shifting by a half pitch, the influence of dishing generated in the lower layer can be eliminated and the flatness can be improved. That is, the dishing in the lower layer occurs in the space portion of the small area dummy pattern Ds, and the small area dummy pattern DS2 is formed on the upper portion, so that dishing is not superimposed. Dishing by the small-area dummy pattern Ds2 occurs in the space portion, but the small-area dummy pattern Ds is formed in this lower layer, and dishing does not occur in the first place. That is, when the small area dummy patterns Ds and Ds2 are arranged as in the present embodiment, dishing does not occur in the upper layer of the region where dishing occurs in the lower layer, and dishing does not occur in the lower layer in the portion where dishing occurs in the upper layer. Formed on the region. Thereby, the amount of dishing combining the two layers can be reduced, and the overall flatness can be reduced.
なお、上層の小面積ダミーパターンＤｓ２がパターン配置禁止領域Ｒ１に形成されないことは小面積ダミーパターンＤｓの場合と同様である。また、小面積ダミーパターンＤｓ２の発生方法も、格子位置をハーフピッチシフトさせる点を除き小面積ダミーパターンＤｓの場合と同様である。 Note that the small-area dummy pattern Ds2 in the upper layer is not formed in the pattern placement prohibition region R1, as in the case of the small-area dummy pattern Ds. The generation method of the small area dummy pattern Ds2 is the same as that of the small area dummy pattern Ds except that the lattice position is shifted by half pitch.
また、ここでは小面積ダミーパターンＤｓとＤｓ２とをハーフピッチシフトさせた例を説明したが、シフト量は、Ｄｓ２の端辺がＤｓ１に重なるように形成される限り任意である。すなわち、Ｄｓ２はＤｓ１のスペース部の上部に形成されていればよい。 Although the example in which the small area dummy patterns Ds and Ds2 are half-pitch shifted has been described here, the shift amount is arbitrary as long as the end side of Ds2 is formed so as to overlap Ds1. That is, Ds2 only needs to be formed above the space part of Ds1.
次に、図１９に示すように、不純物をイオン注入して不純物半導体領域１９を形成する。不純物半導体領域１９には低濃度の不純物を導入する。なお、注入される不純物の導電型は、形成されるＭＩＳＦＥＴのチャネル型により打ち分けられる。ｎ型ウェル領域にはｐ型不純物が注入され、ｐチャネルＭＩＳＦＥＴが形成される。ｐウェル領域にはｎ型不純物が導入され、ｎチャネルＭＩＳＦＥＴが形成される。 Next, as shown in FIG. 19, an impurity semiconductor region 19 is formed by ion implantation of impurities. A low concentration impurity is introduced into the impurity semiconductor region 19. The conductivity type of the implanted impurity is determined by the channel type of the formed MISFET. A p-type impurity is implanted into the n-type well region to form a p-channel MISFET. An n-type impurity is introduced into the p-well region to form an n-channel MISFET.
次に、図２０に示すように、半導体基板１の全面にたとえばシリコン窒化膜を形成し、これに異方性エッチングを施して、サイドウォールスペーサ２０を形成する。その後、イオン注入を行って、不純物半導体領域２１を形成する。不純物半導体領域２１は、前記同様に領域によってその導電型が適当になるように不純物イオンを打ち分ける。不純物半導体領域２１には高濃度の不純物が挿入され、不純物半導体領域１９とともにＬＤＤ（Lightly Doped Drain ）構造のソース・ドレインを構成する。 Next, as shown in FIG. 20, for example, a silicon nitride film is formed on the entire surface of the semiconductor substrate 1, and anisotropic etching is performed on the silicon nitride film to form sidewall spacers 20. Thereafter, ion implantation is performed to form the impurity semiconductor region 21. The impurity semiconductor region 21 divides impurity ions so that the conductivity type is appropriate depending on the region as described above. A high concentration of impurities is inserted into the impurity semiconductor region 21, and together with the impurity semiconductor region 19 constitutes a source / drain of an LDD (Lightly Doped Drain) structure.
次に、図２１に示すように、ゲート電極パターンを埋め込むシリコン酸化膜２２を形成し、図２２に示すように、シリコン酸化膜２２にＣＭＰ法による研磨を施してその表面を平坦化する。この平坦化の際、ゲート電極パターンと同層に小面積ダミーパターンＤｓ２が形成されているため、平坦性の向上が図れる。特に、下層の小面積ダミーパターンＤｓに対してハーフピッチずらして上層の小面積ダミーパターンＤｓ２が形成されているため、パターン間スペースでのディッシングを２層間に渡り重畳させることがない。このためディッシングの重なりによる平坦性の低下を抑制できる。また、ターゲットＴ２の領域にはその下層に大面積ダミーパターンＤＬが形成されているため、グローバルなディッシングを生じず、スクライブ領域ＳＲにおいても平坦性を向上できる。これにより製品領域ＰＲに悪影響を生じず、歩留まり等の向上を図れる。なお、スクライブ領域ＳＲにも小面積ダミーパターンＤｓ２が配置されているので製品領域ＰＲと同様に平坦性を改善できる。 Next, as shown in FIG. 21, a silicon oxide film 22 for embedding the gate electrode pattern is formed, and as shown in FIG. 22, the silicon oxide film 22 is polished by CMP to flatten the surface. At the time of the planarization, since the small area dummy pattern Ds2 is formed in the same layer as the gate electrode pattern, the planarity can be improved. In particular, since the upper-layer small-area dummy pattern Ds2 is formed with a half-pitch shift with respect to the lower-layer small-area dummy pattern Ds, dishing in the inter-pattern space does not overlap between the two layers. For this reason, it is possible to suppress a decrease in flatness due to dishing overlap. In addition, since the large area dummy pattern DL is formed in the lower layer of the target T2, the global dishing does not occur, and the flatness can be improved in the scribe region SR. As a result, the product area PR is not adversely affected, and the yield can be improved. Since the small area dummy pattern Ds2 is also disposed in the scribe region SR, the flatness can be improved as in the product region PR.
ここでは、スクライブ領域ＳＲにターゲットＴ２を形成した例を示しているが、ターゲットＴ２は製品領域ＰＲに形成されてもよい。また、パターン認識の必要なパターンとして、ここではターゲットパターンを例示したが、その他、光学的パターン認識の対象となるパターンであれば本発明を適用できることはもちろんである。たとえばマスク合わせの品質管理のために用いる検査用パターン、膜厚をモニタするための検査パターン、レーザ救済に用いるための位置検出用パターン等であってもよい。 Here, an example in which the target T2 is formed in the scribe region SR is shown, but the target T2 may be formed in the product region PR. In addition, the target pattern is exemplified here as a pattern that needs pattern recognition. However, the present invention can be applied to any pattern that is a target of optical pattern recognition. For example, an inspection pattern used for mask alignment quality control, an inspection pattern for monitoring the film thickness, a position detection pattern for use in laser relief, and the like may be used.
次に、図２３に示すように、シリコン酸化膜２２に接続孔２３を形成し、接続孔２３内に接続プラグ２４を形成する。さらにシリコン酸化膜２２上に配線２５を形成する。 Next, as shown in FIG. 23, a connection hole 23 is formed in the silicon oxide film 22, and a connection plug 24 is formed in the connection hole 23. Further, a wiring 25 is formed on the silicon oxide film 22.
接続孔２３の形成は、フォトレジスト膜（図示せず）をマスクとして異方性エッチングにより行える。このフォトレジスト膜の形成の際、つまり、本工程での露光には、前記したターゲットＴ２をマスク合わせの位置検出に用いることができる。接続プラグには、たとえば多結晶シリコンの他、窒化チタン膜、タングステン膜の積層膜を用いることができる。接続プラグの形成には、接続孔の開口後これを埋め込む導電材料を形成し、ＣＭＰ法を用いて接続孔以外の領域の導電膜を除去することにより行える。 The connection hole 23 can be formed by anisotropic etching using a photoresist film (not shown) as a mask. When the photoresist film is formed, that is, for exposure in this step, the target T2 described above can be used for detecting the position of mask alignment. For the connection plug, for example, a stacked film of a titanium nitride film and a tungsten film can be used in addition to polycrystalline silicon. The connection plug can be formed by forming a conductive material that fills the connection hole after the connection hole is opened, and removing the conductive film in a region other than the connection hole by CMP.
配線２５の形成は、同様にフォトレジスト膜（図示せず）をマスクとして異方性エッチングにより行える。このフォトレジスト膜の形成の際、つまり、本工程での露光には、前記したターゲットＴ２をマスク合わせの位置検出に用いることができる。配線２５には、たとえばタングステン、窒化チタンとタングステンとの積層膜等金属材料を用いることができる。配線２５の形成には、前記金属材料の成膜後、これをパターニングすることにより行える。 Similarly, the wiring 25 can be formed by anisotropic etching using a photoresist film (not shown) as a mask. When the photoresist film is formed, that is, for exposure in this step, the target T2 described above can be used for detecting the position of mask alignment. For the wiring 25, for example, a metal material such as tungsten or a laminated film of titanium nitride and tungsten can be used. The wiring 25 can be formed by patterning after forming the metal material.
さらに、第２層、第３層等上層の配線を形成して多層配線構造にすることができるが、前記配線２５の場合と同様に形成できるのでその説明は省略する。 Furthermore, the upper layer wiring such as the second layer and the third layer can be formed to have a multilayer wiring structure, but since it can be formed in the same manner as the wiring 25, the description thereof is omitted.
図２４は、ウェハプロセスが終了した後に、スクライブ領域ＳＲをスクライブした段階の状態を示す平面図である。スクライブラインＳＬによりウェハ１ｗが分断され、チップ１ｃが形成される。スクライブラインＳＬの幅は、ブレード幅（たとえば３５μｍ）に遊びが加わった寸法となる。このため、チップ１ｃでは、製品領域ＰＲ端部からチップ１ｃの端部までの距離として数十μｍ程度の領域が残存する。この残存領域に前記したターゲットＴ１、Ｔ２、大面積ダミーパターンＤＬ、の一部が残存する。なお、図２４においては、ターゲットＴ３が表示されている。これは第１層の配線２５をパターニング際に同時に形成されたターゲットパターンである。ターゲットＴ３はその上層の配線あるいはスルーホールの形成に用いられる。 FIG. 24 is a plan view showing a state in which the scribe region SR is scribed after the wafer process is completed. The wafer 1w is divided by the scribe line SL to form a chip 1c. The width of the scribe line SL is a dimension obtained by adding play to the blade width (for example, 35 μm). For this reason, in the chip 1c, an area of about several tens of μm remains as the distance from the end of the product region PR to the end of the chip 1c. A part of the targets T1 and T2 and the large area dummy pattern DL remain in the remaining region. In FIG. 24, the target T3 is displayed. This is a target pattern formed simultaneously with the patterning of the first layer wiring 25. The target T3 is used to form a wiring or a through hole in the upper layer.
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments of the invention. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say.
たとえば、実施の形態では、小面積ダミーパターンＤｓとＤｓ２とのズレをｘ方向とｙ方向との双方に設けた例を示したが、何れか一方のズレであってもよい。 For example, in the embodiment, the example in which the deviation between the small area dummy patterns Ds and Ds2 is provided in both the x direction and the y direction is shown, but any one of the deviations may be used.
また、小面積ダミーパターンＤｓ、Ｄｓ２として方形形状を例示したが、長方形等の他の形状であってもよい。たとえば、図２５および図２６に示すように、格子状のダミーパターンであってもよい。つまり、図２５に示すように、格子状のパターン２６を活性領域Ｌ１等と同時に形成し、図２６に示すように、格子状のパターン２７をパターン２６に対してハーフピッチシフトさせてゲート電極１７と同時に形成しても良い。また、小面積ダミーパターンＤｓ、Ｄｓ２に代えて、図２７および図２８に示すように、ライン状のダミーパターンであってもよい。つまり、図２７に示すように、ライン状のパターン２８を活性領域Ｌ１等と同時に形成し、図２８に示すように、ライン状のパターン２９をパターン２８に対してハーフピッチシフトさせてゲート電極１７と同時に形成しても良い。これらダミーのパターン２６，２７，２８，２９がパターン配置禁止領域Ｒ１に形成されないことは実施の形態と同様である。また、これらパターン２６，２７，２８，２９のサイズも実施の形態と同様である。 Moreover, although the square shape was illustrated as small area dummy patterns Ds and Ds2, other shapes, such as a rectangle, may be sufficient. For example, as shown in FIGS. 25 and 26, a lattice-like dummy pattern may be used. That is, as shown in FIG. 25, a lattice pattern 26 is formed simultaneously with the active region L1, etc., and as shown in FIG. It may be formed at the same time. Further, instead of the small area dummy patterns Ds and Ds2, as shown in FIGS. 27 and 28, a linear dummy pattern may be used. That is, as shown in FIG. 27, the line-shaped pattern 28 is formed simultaneously with the active region L1 and the like, and as shown in FIG. It may be formed at the same time. The dummy patterns 26, 27, 28, and 29 are not formed in the pattern placement prohibited area R1, as in the embodiment. The sizes of these patterns 26, 27, 28, and 29 are the same as in the embodiment.
本発明は、半導体装置およびその製造技術に適用でき、特に、化学機械研磨法を用いて表面を平坦化する工程を有する半導体装置に適用して有効である。 The present invention can be applied to a semiconductor device and its manufacturing technology, and is particularly effective when applied to a semiconductor device having a step of planarizing the surface using a chemical mechanical polishing method.
１ 半導体基板
１ｃ チップ
１ｎ ノッチ
１ｗ ウェハ
２ シリコン酸化膜
３ シリコン窒化膜
４ フォトレジスト膜
５ 溝
６ シリコン酸化膜
７ 素子分離領域
８ ディープウェル
９ ｎ型ウェル
１０ ｐ型ウェル
１１ シリコン酸化膜
１２ 多結晶シリコン膜
１３ タングステンシリサイド膜
１４ シリコン窒化膜
１５ フォトレジスト膜
１６ キャップ絶縁膜
１７ ゲート電極
１９ 低濃度不純物半導体領域
２０ サイドウォールスペーサ
２１ 高濃度不純物半導体領域
２２ シリコン酸化膜
２３ 接続孔
２４ 接続プラグ
２５ 配線
ＤＬ 大面積ダミーパターン
Ｄｓ，Ｄｓ２ 小面積ダミーパターン
Ｌ１〜Ｌ３ 活性領域
ＰＲ 製品領域
ＳＲ スクライブ領域
ＤＲ ダミー領域
ＣＲ 回路領域
ＳＲ 給電領域
ＴＲ ターゲット領域
ＩＲ 小面積ダミー禁止領域
ＭＡ メモリセルアレイ
Ｒ１、Ｒ２ パターン配置禁止領域
ＳＬ スクライブライン
Ｔ１、Ｔ２、Ｔ３ ターゲット（ターゲットパターン）
ＰＣｄ 直接周辺回路
ＰＣｉ 間接周辺回路
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 1c Chip 1n Notch 1w Wafer 2 Silicon oxide film 3 Silicon nitride film 4 Photoresist film 5 Groove 6 Silicon oxide film 7 Element isolation region 8 Deep well 9 N type well 10 P type well 11 Silicon oxide film 12 Polycrystalline silicon Film 13 Tungsten silicide film 14 Silicon nitride film 15 Photoresist film 16 Cap insulating film 17 Gate electrode 19 Low concentration impurity semiconductor region 20 Side wall spacer 21 High concentration impurity semiconductor region 22 Silicon oxide film 23 Connection hole 24 Connection plug 25 Wiring DL Large Area dummy patterns Ds, Ds2 Small area dummy patterns L1 to L3 Active region PR Product region SR Scribe region DR Dummy region CR Circuit region SR Power supply region TR Target region IR Small area dummy forbidden region MA Memory cell array B) R1, R2 Pattern placement prohibited area SL Scribe line T1, T2, T3 Target (target pattern)
PCd Direct peripheral circuit PCi Indirect peripheral circuit
Claims (8)
前記第１パターンには第１ダミーパターンが含まれ、前記第２パターンには、前記第１ダミーパターンと同一設計寸法のパターンピッチおよびパターン幅を有する第２ダミーパターンが含まれ、
前記第２ダミーパターンは、その平面位置において前記第１ダミーパターンのスペース上に形成されていることを特徴とする半導体装置。 A semiconductor substrate having a semiconductor element formed on a main surface thereof; a first pattern formed on the main surface or any layer on the main surface; a second pattern formed on an upper layer of the first pattern; A semiconductor device comprising:
The first pattern includes a first dummy pattern, and the second pattern includes a second dummy pattern having a pattern pitch and a pattern width having the same design dimensions as the first dummy pattern,
The semiconductor device according to claim 1, wherein the second dummy pattern is formed on a space of the first dummy pattern at a planar position thereof.
前記第２ダミーパターンの何れかの端辺は、その平面位置において、前記第１ダミーパターンに重なって形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
One end of the second dummy pattern is formed to overlap the first dummy pattern at a planar position thereof.
前記第１ダミーパターンと前記第２ダミーパターンとは、その平面位置において、ピッチの半分の距離だけずれていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein the first dummy pattern and the second dummy pattern are shifted by a distance of half the pitch at the planar position.
前記第１パターンには、さらに前記第１ダミーパターンよりも大きい面積を有する他のダミーパターンが含まれ、
前記他のダミーパターンは、半導体ウェハのスクライブ領域に形成され、
前記第１および第２ダミーパターンは、前記半導体ウェハの製品領域および前記スクライブ領域に形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The first pattern further includes another dummy pattern having a larger area than the first dummy pattern,
The other dummy pattern is formed in a scribe region of the semiconductor wafer,
The semiconductor device according to claim 1, wherein the first and second dummy patterns are formed in a product region and the scribe region of the semiconductor wafer.
前記第１パターンは、前記主面に形成された活性領域パターンであり、前記第２パターンは、前記半導体素子を構成するゲート電極と同層に形成されたパターンであることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The first pattern is an active region pattern formed on the main surface, and the second pattern is a pattern formed in the same layer as a gate electrode constituting the semiconductor element. .
前記活性領域パターンと第１ダミーパターンと前記第１ダミーパターンより大きな第２ダミーパターンとを含む領域のパターンの逆パターンである溝に、絶縁膜が埋め込まれて素子分離領域が形成され、
前記第１および第２ダミーパターンは、スクライブ領域に形成されていることを特徴とする半導体装置。 A semiconductor device having a semiconductor substrate having a semiconductor element formed on the main surface and an active region pattern formed on the main surface,
An isolation region is formed by embedding an insulating film in a groove which is a reverse pattern of a region including the active region pattern, the first dummy pattern, and the second dummy pattern larger than the first dummy pattern,
The semiconductor device according to claim 1, wherein the first and second dummy patterns are formed in a scribe region.
前記領域は第３ダミーパターンを含み、
前記第３ダミーパターンは製品領域に形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 6.
The region includes a third dummy pattern;
The semiconductor device, wherein the third dummy pattern is formed in a product region.
前記領域は、前記第３ダミーパターンよりも面積の大きい第４ダミーパターンを含み、
前記第４ダミーパターンは、前記製品領域に形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 7.
The region includes a fourth dummy pattern having a larger area than the third dummy pattern,
The semiconductor device according to claim 4, wherein the fourth dummy pattern is formed in the product region.
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100727 |
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| A02 | Decision of refusal |
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