JP2006080309A

JP2006080309A - Method for manufacturing semiconductor integrated circuit device

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Publication number: JP2006080309A
Application number: JP2004262876A
Authority: JP
Inventors: Kanji Chori; 完司長利
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-09-09
Filing date: 2004-09-09
Publication date: 2006-03-23

Abstract

<P>PROBLEM TO BE SOLVED: To reduce a process for removing an oxide film by wet etching. <P>SOLUTION: In the method for manufacturing a semiconductor integrated circuit device, an oxide film of thin film thickness is formed in a first area, an oxide film of intermediate film thickness is formed in a second area, and an oxide film of thick film thickness is formed in a third area. The method comprises a process for forming the first oxide film on the semiconductor substrate corresponding to the first area; a process for forming a second oxide film on the first oxide film in the first area, and on the semiconductor substrate corresponding to the second and third areas; a process for removing the second oxide film formed in the first and second areas to expose the semiconductor substrate corresponding to the second area; a process for forming a third oxide film on the first oxide film in the first area, on the semiconductor substrate corresponding to the second area and on the second oxide film in the third area; and a process for removing the first oxide film and the third oxide film in the first area to expose the semiconductor substrate in the first area. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体集積回路装置の製造方法に係り、例えば、同一基板上に３種類以上の膜厚の異なる酸化膜を形成する方法に関するものである。 The present invention relates to a method for manufacturing a semiconductor integrated circuit device, for example, a method for forming three or more types of oxide films having different thicknesses on the same substrate.

近年、半導体集積回路装置の微細化が進み、一つの半導体チップに多くの半導体素子を搭載されるようになってきている。多くの半導体素子を一つの半導体チップに搭載した場合、異なる膜厚の酸化膜を半導体基板上に形成する必要がある。 In recent years, semiconductor integrated circuit devices have been miniaturized and many semiconductor elements have been mounted on one semiconductor chip. When many semiconductor elements are mounted on one semiconductor chip, it is necessary to form oxide films having different film thicknesses on the semiconductor substrate.

このような、３種類以上の膜厚を持つ絶縁膜を有する半導体集積回路装置の製造方法が、例えば特許文献１に開示されている。 For example, Patent Document 1 discloses a method for manufacturing a semiconductor integrated circuit device having an insulating film having three or more kinds of film thicknesses.

しかしながら、特許文献１に記載のある半導体集積回路装置の製造方法においては、半導体基板にＳＴＩ（shallow trench isolation）等の素子分離領域を形成後ダミー酸化膜を除去する工程を含め、３種類の膜厚の異なる酸化膜を形成するまでに、一番薄い（小さい）膜厚の酸化膜を形成する領域の半導体基板に対して、計３回のウェットエッチング工程を施している。 However, in the method of manufacturing a semiconductor integrated circuit device described in Patent Document 1, there are three types of films including a step of removing a dummy oxide film after forming an element isolation region such as STI (shallow trench isolation) on a semiconductor substrate. Until the oxide films having different thicknesses are formed, a total of three wet etching processes are performed on the semiconductor substrate in the region where the thinnest (smallest) film thickness is formed.

このように、半導体基板にフッ化水素（ＨＦ）等を用いてエッチングを行うと、ＳＴＩのエッヂがエッチング液により削られ、ＳＴＩのエッヂに窪みが形成されてしまう。これにより、後のゲート電極形成工程において、ＳＴＩ内にできた窪みに導電性物質が入り込み、半導体素子にリーク電流が生じる等の問題が生じていた。そのため、ウェットエッチングを行う回数を減らす必要が生じていた。
特開２００２−３４３８７９号公報 As described above, when the semiconductor substrate is etched using hydrogen fluoride (HF) or the like, the edge of the STI is scraped by the etching solution, and a recess is formed in the edge of the STI. As a result, in the subsequent gate electrode formation process, there is a problem that a conductive material enters a recess formed in the STI and a leak current is generated in the semiconductor element. Therefore, it has been necessary to reduce the number of times wet etching is performed.
JP 2002-343879 A

本発明は、ウェットエッチングにより酸化膜を除去する工程を減らすことが可能である半導体集積回路装置の製造方法を提供することを目的とする。 An object of the present invention is to provide a method of manufacturing a semiconductor integrated circuit device that can reduce the number of steps of removing an oxide film by wet etching.

本発明の一態様の半導体集積回路装置の製造方法は、第１の領域、第２の領域、第３の領域を有する半導体集積回路装置に対して、第１の領域に小膜厚の酸化膜を形成し、第２の領域に中膜厚の酸化膜を形成し、第３の領域に大膜厚の酸化膜を形成する半導体集積回路装置の製造方法であって、前記第１の領域の前記半導体基板上に第１の酸化膜を形成する工程と、前記第１の領域の前記第１の酸化膜上及び、前記第２の領域及び前記第３の領域の前記半導体基板上に第２の酸化膜を形成する工程と、前記第１の領域及び前記第２の領域の前記第２の酸化膜を除去し、前記第２の領域の前記半導体基板を露出させる工程と、前記第１の領域の前記第１の酸化膜上、前記第２の領域の前記半導体基板上、及び前記第３の領域の前記第２の酸化膜上に第３の酸化膜を形成する工程と、前記第１の領域の前記第１の酸化膜及び前記第３の酸化膜を除去し、前記第１の領域の前記半導体基板を露出させる工程と、前記第１の領域の前記半導体基板上、及び前記第２の領域及び第３の領域の前記第３の酸化膜上に第４の酸化膜を形成する工程と、を有することを特徴としている。 A manufacturing method of a semiconductor integrated circuit device of one embodiment of the present invention is a method for manufacturing a semiconductor integrated circuit device having a first region, a second region, and a third region. , Forming a middle-thickness oxide film in the second region, and forming a thick-thickness oxide film in the third region. Forming a first oxide film on the semiconductor substrate; a second region on the first oxide film in the first region; and a second region on the semiconductor substrate in the second region and the third region. Forming the oxide film, removing the second oxide film in the first region and the second region, and exposing the semiconductor substrate in the second region; and On the first oxide film in the region, on the semiconductor substrate in the second region, and on the second oxide film in the third region Forming a third oxide film, removing the first oxide film and the third oxide film in the first region, and exposing the semiconductor substrate in the first region; Forming a fourth oxide film on the semiconductor substrate in the first region and on the third oxide film in the second region and the third region.

本発明によれば、ウェットエッチングにより酸化膜を除去する工程を減らすことが可能である半導体集積回路装置の製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of the semiconductor integrated circuit device which can reduce the process of removing an oxide film by wet etching can be provided.

以下、本発明の実施例について、図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.

本発明の実施例に係る半導体集積回路装置の製造方法を図１を用いて説明する。図１は、本発明の実施例に係る半導体集積回路装置の製造方法の工程断面図である。 A method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention will be described with reference to FIG. FIG. 1 is a process sectional view of a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

本発明の実施例に係る半導体集積回路装置の製造方法においては、半導体基板１上に、小膜厚の酸化膜を形成する領域であるＬＶエリア（第１の領域）、中膜厚の酸化膜を形成する領域であるＭＶエリア（第２の領域）、大膜厚の酸化膜を形成する領域であるＨＶエリア（第３の領域）、の３つの領域にそれぞれ膜厚の異なる酸化膜を形成する方法について説明する。 In the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present invention, an LV area (first region), which is a region for forming a small-thickness oxide film on the semiconductor substrate 1, and a middle-thickness oxide film. Oxide films having different film thicknesses are formed in three regions, ie, an MV area (second region) that is a region for forming an oxide film and an HV area (third region) that is a region for forming a thick oxide film. How to do will be described.

本実施例においては、ＨＶ（high voltage）エリアには１６nmの膜厚の酸化膜、ＭＶ（middle voltage）エリアには１１nmの膜厚の酸化膜、ＬＶ（low voltage）エリアには３nmの膜厚の酸化膜という３種類の膜厚の異なる酸化膜の製造方法について説明する。 In this embodiment, an oxide film with a thickness of 16 nm is formed in the HV (high voltage) area, an oxide film with a thickness of 11 nm is formed in the MV (middle voltage) area, and a film thickness of 3 nm is formed in the LV (low voltage) area. A method of manufacturing three types of oxide films having different film thicknesses will be described.

ＨＶエリアは、高い耐圧のトランジスタが形成されるため、大膜厚の酸化膜が形成され、ＬＶエリアは、高速性が重視されるトランジスタが形成されるため、低い耐圧であり、小膜厚の酸化膜が形成され、ＭＶエリアには、ＨＶエリアに形成されるトランジスタとＬＶエリアに形成されるトランジスタとの間の耐圧のトランジスタが形成されるため、中膜厚の酸化膜が形成される。 In the HV area, a high breakdown voltage transistor is formed, so a large oxide film is formed. In the LV area, a transistor in which high speed is important is formed. An oxide film is formed, and in the MV area, a transistor having a withstand voltage between the transistor formed in the HV area and the transistor formed in the LV area is formed, so that an intermediate thickness oxide film is formed.

はじめに、図１（a）に示すように、半導体基板１上の全面（ＨＶエリア、ＭＶエリア、ＬＶエリア）に、１５nmの膜厚のダミー酸化膜（第１のＳｉＯ２膜）２を形成する。このダミー酸化膜２は、半導体集積回路装置に対してインプラ法による不純物をドーピングする際の半導体基板への重金属等の汚染物質の拡散防止するために形成される。このダミー酸化膜２は、ＣＶＤ法等で形成するが、形成方法は問わない。 First, as shown in FIG. 1A, a dummy oxide film (first SiO 2 film) 2 having a thickness of 15 nm is formed on the entire surface (HV area, MV area, LV area) on the semiconductor substrate 1. The dummy oxide film 2 is formed in order to prevent diffusion of contaminants such as heavy metals into the semiconductor substrate when the semiconductor integrated circuit device is doped with impurities by the implantation method. The dummy oxide film 2 is formed by a CVD method or the like, but the formation method is not limited.

次に、図１（b）に示すように、ＬＶエリアのダミー酸化膜２上にレジストパターン３を形成した後、レジストパターン３をマスクとして、ＭＶエリア及びＨＶエリアのダミー酸化膜２をウェットエッチングにより除去し、ＭＶエリア及びＨＶエリアの半導体基板１を露出させる。 Next, as shown in FIG. 1B, after a resist pattern 3 is formed on the dummy oxide film 2 in the LV area, the dummy oxide film 2 in the MV area and the HV area is wet-etched using the resist pattern 3 as a mask. The semiconductor substrate 1 in the MV area and the HV area is exposed.

このときのウェットエッチングは、フッ化水素（ＨＦ）等をエッチング液として用い、
膜厚に換算して、２０nmの膜厚の酸化膜を除去する条件で行う。例えば、２０nmよりも大きい膜厚を有する酸化膜を同じ条件でエッチングすると、２０nmの酸化膜がエッチングにより除去される。この際、ＭＶエリア、ＨＶエリアに形成されていたダミー酸化膜の膜厚１５nmよりも大きい値で、ウェットエッチングを行うのは、ＭＶ、ＨＶエリアのダミー酸化膜を確実に除去するためである。これにより、ＬＶエリアには、膜厚１５nmのダミー酸化膜２とレジストパターン３が残存する。 The wet etching at this time uses hydrogen fluoride (HF) or the like as an etchant,
In terms of film thickness, the process is performed under the condition for removing an oxide film having a thickness of 20 nm. For example, when an oxide film having a thickness larger than 20 nm is etched under the same conditions, the 20 nm oxide film is removed by etching. At this time, the reason why the wet etching is performed with a value larger than the film thickness of 15 nm of the dummy oxide film formed in the MV area and the HV area is to remove the dummy oxide film in the MV and HV areas without fail. As a result, the dummy oxide film 2 and the resist pattern 3 having a film thickness of 15 nm remain in the LV area.

なお、以下、ウェットエッチングにより酸化膜を除去する際には、ウェットエッチングの量を膜厚に換算して説明を行う。 In the following description, when the oxide film is removed by wet etching, the amount of wet etching is converted into a film thickness.

次に、図１（c）に示すように、レジストパターン３を除去し、ＬＶエリアに形成されたダミー酸化膜２を露出させた後、ＨＶエリア、ＭＶエリアの半導体基板１及びＬＶエリアのダミー酸化膜２上に熱酸化法により全面に第２のＳｉＯ２膜（第２の酸化膜）４を形成する。このとき、熱酸化は、ＭＶエリア、ＨＶエリアの半導体基板１上に１０nmの膜厚の酸化膜を形成する条件で行う。この際、ＬＶエリアには、ダミー酸化膜２上に膜厚５nmの第２のＳｉＯ２膜４が形成される。 Next, as shown in FIG. 1C, after removing the resist pattern 3 and exposing the dummy oxide film 2 formed in the LV area, the semiconductor substrate 1 in the HV area and the MV area and the dummy in the LV area. A second SiO 2 film (second oxide film) 4 is formed on the entire surface of the oxide film 2 by thermal oxidation. At this time, thermal oxidation is performed under the condition that an oxide film having a thickness of 10 nm is formed on the semiconductor substrate 1 in the MV area and the HV area. At this time, a second SiO 2 film 4 having a thickness of 5 nm is formed on the dummy oxide film 2 in the LV area.

ＬＶエリアのダミー酸化膜２上に形成される第２のＳｉＯ２膜４の膜厚は、ＭＶエリア及びＨＶエリアの第２のＳｉＯ２膜４の膜厚よりも薄く形成されるが、これは、ＨＶエリア及びＭＶエリアは、半導体基板１を熱酸化により酸化しているため、シリコンの酸化反応が起こりやすいのに対して、ＬＶエリアは、ダミー酸化膜２を熱酸化により酸化しているため、ＨＶエリア及びＭＶエリアよりも薄い膜厚の酸化膜が形成される。 The film thickness of the second SiO 2 film 4 formed on the dummy oxide film 2 in the LV area is formed to be thinner than the film thickness of the second SiO 2 film 4 in the MV area and the HV area. In the area and the MV area, since the semiconductor substrate 1 is oxidized by thermal oxidation, an oxidation reaction of silicon is likely to occur, whereas in the LV area, the dummy oxide film 2 is oxidized by thermal oxidation. An oxide film having a smaller thickness than the area and the MV area is formed.

これにより、ＨＶエリア、ＭＶエリアには、膜厚１０nmの酸化膜が形成され、ＬＶエリアには、膜厚２０nmの酸化膜が形成される。 Thereby, an oxide film having a thickness of 10 nm is formed in the HV area and the MV area, and an oxide film having a thickness of 20 nm is formed in the LV area.

次に、図１（d）に示すように、ＨＶエリアの第２のＳｉＯ２膜４上に、レジストパターン５を形成する。このレジストパターン５をマスクとして、ＭＶエリアの第２のＳｉＯ２膜４及び、ＬＶエリアの第２のＳｉＯ２膜４及びダミー酸化膜２の一部をウェットエッチングにより除去し、ＭＶエリアの半導体基板１を露出させる。このとき、ウェットエッチングは、膜厚に換算して、１３nmの膜厚の酸化膜を除去し、ＭＶエリアの半導体基板１を露出させる条件で行う。これにより、ＬＶエリアには、ダミー酸化膜２が７nm残存ずる。 Next, as shown in FIG. 1D, a resist pattern 5 is formed on the second SiO 2 film 4 in the HV area. Using this resist pattern 5 as a mask, the second SiO 2 film 4 in the MV area, the second SiO 2 film 4 in the LV area, and a part of the dummy oxide film 2 are removed by wet etching, and the semiconductor substrate 1 in the MV area is removed. Expose. At this time, the wet etching is performed under the condition that the oxide film having a thickness of 13 nm is removed in terms of the film thickness and the semiconductor substrate 1 in the MV area is exposed. As a result, 7 nm of dummy oxide film 2 remains in the LV area.

この際、ＬＶエリアにおいては、第２のＳｉＯ２膜４が全てエッチングにより除去され、ダミー酸化膜２が露出していてもよいし、第２のＳｉＯ２膜４の一部のみがエッチングにより除去され、第２の第２のＳｉＯ２膜４がダミー酸化膜２上に残存していてもよいが、半導体基板１が露出しないようにウェットエッチングを行なう。本実施例においては、第２のＳｉＯ２膜４の全てがエッチングにより除去され、半導体基板１上に膜厚７nmのダミー酸化膜２が形成されている。 At this time, in the LV area, all of the second SiO 2 film 4 may be removed by etching and the dummy oxide film 2 may be exposed, or only a part of the second SiO 2 film 4 may be removed by etching, Although the second second SiO 2 film 4 may remain on the dummy oxide film 2, wet etching is performed so that the semiconductor substrate 1 is not exposed. In this embodiment, all of the second SiO 2 film 4 is removed by etching, and a dummy oxide film 2 having a thickness of 7 nm is formed on the semiconductor substrate 1.

ここで、ＬＶエリアのダミー酸化膜２を積極的に半導体基板１上に残存させ、半導体基板１の表面を露出させないことで、次の酸化工程でダミー酸化膜２上に積み増す酸化膜の膜厚を減少させ、ウェットエッチング量を減少させることが可能となる。このウェットエッチング工程が、ＬＶエリアの酸化膜を除去する１回目の工程となる。 In this case, the dummy oxide film 2 in the LV area is positively left on the semiconductor substrate 1 and the surface of the semiconductor substrate 1 is not exposed, so that the oxide film that accumulates on the dummy oxide film 2 in the next oxidation step. The thickness can be reduced and the wet etching amount can be reduced. This wet etching process is the first process for removing the oxide film in the LV area.

次に、図１（e）に示すように、レジストパターン５を除去した後、ＨＶエリア、ＭＶエリア、ＬＶエリアの全面を熱酸化し、ＭＶエリアの半導体基板１、ＬＶエリアのダミー酸化膜２及びＨＶエリアの第２のＳｉＯ２膜４上に、第３のＳｉＯ２膜（第３の酸化膜）６を形成する。このときの熱酸化は、ＭＶエリアの半導体基板１上に１０nmの酸化膜を形成する条件で行う。このとき、ＨＶエリアには、膜厚５nmの第３のＳｉＯ２膜６が形成され、ＬＶエリアには、膜厚５nmの第３のＳｉＯ２膜６が形成される。 Next, as shown in FIG. 1E, after removing the resist pattern 5, the entire surface of the HV area, the MV area, and the LV area is thermally oxidized, and the semiconductor substrate 1 in the MV area and the dummy oxide film 2 in the LV area. A third SiO 2 film (third oxide film) 6 is formed on the second SiO 2 film 4 in the HV area. The thermal oxidation at this time is performed under conditions for forming a 10 nm oxide film on the semiconductor substrate 1 in the MV area. At this time, a third SiO 2 film 6 having a film thickness of 5 nm is formed in the HV area, and a third SiO 2 film 6 having a film thickness of 5 nm is formed in the LV area.

次に、図１（f）に示すように、ＨＶエリア及びＭＶエリアの第３のＳｉＯ２膜６上にレジストパターン７を形成する。この後、レジストパターン７をマスクとして、ＬＶエリアの第３のＳｉＯ２膜６及びダミー酸化膜２をウェットエッチングにより除去し、ＬＶエリアの半導体基板１を露出させる。このとき、ウェットエッチングは、膜厚に換算して、１６nmの膜厚の酸化膜を除去し、ＬＶエリアの半導体基板１を露出させる条件で行う。これにより、ＬＶエリアでは、半導体基板１が露出する。 Next, as shown in FIG. 1F, a resist pattern 7 is formed on the third SiO 2 film 6 in the HV area and the MV area. Thereafter, using the resist pattern 7 as a mask, the third SiO 2 film 6 and the dummy oxide film 2 in the LV area are removed by wet etching to expose the semiconductor substrate 1 in the LV area. At this time, the wet etching is performed under the condition that the oxide film having a film thickness of 16 nm is removed in terms of the film thickness and the semiconductor substrate 1 in the LV area is exposed. Thereby, the semiconductor substrate 1 is exposed in the LV area.

このＬＶエリアの半導体基板１を露出させるようにウェットエッチングを行う工程が、ＬＶエリアの半導体基板に対しての２回目のウェットエッチング工程となる。 The step of performing wet etching so as to expose the semiconductor substrate 1 in the LV area is the second wet etching step for the semiconductor substrate in the LV area.

次に、図１（g）に示すように、レジストパターン７を除去した後、ＨＶエリア、ＭＶエリア、ＬＶエリアの全面を熱酸化し、ＨＶエリアの第３のＳｉＯ２膜６上、ＭＶエリアの第３のＳｉＯ２膜６上及びＬＶエリアの半導体基板１上に第４のＳｉＯ２膜（第４の酸化膜）８を形成する。このときの熱酸化は、ＬＶエリアの半導体基板１上に３nmの酸化膜を形成する条件で行う。このとき、ＨＶエリアには、膜厚１nmの第４のＳｉＯ２膜８が形成され、ＭＶエリアには、膜厚１nmの第４のＳｉＯ２膜８が形成され、ＬＶエリアには、膜厚３nmの第４のＳｉＯ２膜８が形成される。 Next, as shown in FIG. 1G, after removing the resist pattern 7, the entire surfaces of the HV area, the MV area, and the LV area are thermally oxidized to form the MV area on the third SiO2 film 6 in the HV area. A fourth SiO 2 film (fourth oxide film) 8 is formed on the third SiO 2 film 6 and the semiconductor substrate 1 in the LV area. The thermal oxidation at this time is performed under conditions for forming a 3 nm oxide film on the semiconductor substrate 1 in the LV area. At this time, a fourth SiO 2 film 8 having a thickness of 1 nm is formed in the HV area, a fourth SiO 2 film 8 having a thickness of 1 nm is formed in the MV area, and a film having a thickness of 3 nm is formed in the LV area. A fourth SiO2 film 8 is formed.

これにより、ＬＶエリアには、第４のＳｉＯ２膜８からなる膜厚３nmの酸化膜が形成され、ＭＶエリアには、第３のＳｉＯ２膜６及び第４のＳｉＯ２膜８からなる膜厚１１nmの酸化膜が形成され、ＨＶエリアには、第２のＳｉＯ２膜４、第３のＳｉＯ２膜６及び第４のＳｉＯ２膜８からなる膜厚１６nmの酸化膜が形成される。このようにして、半導体基板１上に３種類の酸化膜厚を有する半導体集積回路装置を形成することが可能となる。 As a result, an oxide film having a thickness of 3 nm made of the fourth SiO 2 film 8 is formed in the LV area, and an oxide film having a thickness of 11 nm made of the third SiO 2 film 6 and the fourth SiO 2 film 8 is formed in the MV area. An oxide film is formed, and in the HV area, an oxide film having a film thickness of 16 nm composed of the second SiO 2 film 4, the third SiO 2 film 6, and the fourth SiO 2 film 8 is formed. In this manner, a semiconductor integrated circuit device having three types of oxide film thickness can be formed on the semiconductor substrate 1.

本実施例に係る半導体集積回路装置の製造方法では、ＬＶエリアにおいて、第２のＳｉＯ２膜４の全てをウェットエッチングにより除去する工程と、第３のＳｉＯ２膜６及びダミー酸化膜２をウェットエッチングにより除去する工程との合計２回のウェットエッチング工程をＬＶエリアに施し、３種類の異なる膜厚を有する半導体集積回路装置を製造することが可能となる。 In the method of manufacturing a semiconductor integrated circuit device according to this embodiment, in the LV area, the step of removing all of the second SiO 2 film 4 by wet etching, and the third SiO 2 film 6 and the dummy oxide film 2 by wet etching are performed. It is possible to manufacture a semiconductor integrated circuit device having three kinds of different film thicknesses by performing the wet etching process twice in total with the removing process on the LV area.

そして、本実施例に係る半導体集積回路装置の製造方法により、ＬＶエリアに対してウェットエッチングをする回数を減らすことが可能となるので、ＬＶエリアに対して行うウェットエッチングの量を減らすことが可能となる。 In addition, since the number of times wet etching is performed on the LV area can be reduced by the method of manufacturing a semiconductor integrated circuit device according to the present embodiment, the amount of wet etching performed on the LV area can be reduced. It becomes.

また、一回目のウェットエッチング工程において、ＬＶエリアのダミー酸化膜２を積極的に半導体基板１上に残存させ、半導体基板１の表面を露出させないことで、次の酸化工程での積み増し酸化膜の膜厚を減少させ、ウェットエッチング量を減少させることが可能となる。 Further, in the first wet etching process, the dummy oxide film 2 in the LV area is positively left on the semiconductor substrate 1 and the surface of the semiconductor substrate 1 is not exposed, so that the accumulated oxide film in the next oxidation process is not exposed. The film thickness can be reduced and the wet etching amount can be reduced.

これにより、ＬＶエリアへのウェットエッチングでエッチングする回数を低減することが可能となり、半導体基板１に露出して形成されるＳＴＩ若しくはＬＯＣＯＳ等の素子分離領域のエッジに沿って異常な形状にエッチングされ、窪みが発生することを防ぐことが可能となる。そのため、後のゲート電極形成工程において、ＳＴＩ、ＬＯＣＯＳ内にできた窪みに導電性物質が入り込み、半導体素子にリーク電流が生じる等の問題の発生を低減することが可能となる。 As a result, the number of times of etching by wet etching to the LV area can be reduced, and an abnormal shape is etched along the edge of an element isolation region such as STI or LOCOS that is formed exposed on the semiconductor substrate 1. It becomes possible to prevent the depression from occurring. Therefore, in the subsequent gate electrode formation step, it is possible to reduce the occurrence of problems such as the conductive material entering into the recesses formed in the STI and LOCOS and causing leakage current in the semiconductor element.

本発明の実施例に係る半導体集積回路装置の製造方法の製造工程断面図。Sectional drawing of the manufacturing process of the manufacturing method of the semiconductor integrated circuit device based on the Example of this invention.

符号の説明Explanation of symbols

１半導体基板
２ダミー酸化膜（第１の酸化膜）
３、５、７レジストパターン
４第２のＳｉＯ２膜（第２の酸化膜）
６第３のＳｉＯ２膜（第３の酸化膜）
８第４のＳｉＯ２膜（第４の酸化膜） DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Dummy oxide film (1st oxide film)
3, 5, 7 Resist pattern 4 Second SiO2 film (second oxide film)
6 Third SiO2 film (third oxide film)
8 Fourth SiO2 film (fourth oxide film)

Claims

第１の領域、第２の領域、第３の領域を有する半導体集積回路装置に対して、第１の領域に小膜厚の酸化膜を形成し、第２の領域に中膜厚の酸化膜を形成し、第３の領域に大膜厚の酸化膜を形成する半導体集積回路装置の製造方法であって、
前記第１の領域の前記半導体基板上に第１の酸化膜を形成する工程と、
前記第１の領域の前記第１の酸化膜上及び、前記第２の領域及び前記第３の領域の前記半導体基板上に第２の酸化膜を形成する工程と、
前記第１の領域及び前記第２の領域の前記第２の酸化膜を除去し、前記第２の領域の前記半導体基板を露出させる工程と、
前記第１の領域の前記第１の酸化膜上、前記第２の領域の前記半導体基板上、及び前記第３の領域の前記第２の酸化膜上に第３の酸化膜を形成する工程と、
前記第１の領域の前記第１の酸化膜及び前記第３の酸化膜を除去し、前記第１の領域の前記半導体基板を露出させる工程と、
前記第１の領域の前記半導体基板上、及び前記第２の領域及び第３の領域の前記第３の酸化膜上に第４の酸化膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 For a semiconductor integrated circuit device having a first region, a second region, and a third region, a small oxide film is formed in the first region, and a medium oxide film is formed in the second region. And a method for manufacturing a semiconductor integrated circuit device in which a large oxide film is formed in a third region,
Forming a first oxide film on the semiconductor substrate in the first region;
Forming a second oxide film on the first oxide film in the first region and on the semiconductor substrate in the second region and the third region;
Removing the second oxide film in the first region and the second region to expose the semiconductor substrate in the second region;
Forming a third oxide film on the first oxide film in the first region, on the semiconductor substrate in the second region, and on the second oxide film in the third region; ,
Removing the first oxide film and the third oxide film in the first region and exposing the semiconductor substrate in the first region;
Forming a fourth oxide film on the semiconductor substrate in the first region and on the third oxide film in the second region and the third region;
A method for manufacturing a semiconductor integrated circuit device, comprising:

第１の領域、第２の領域、第３の領域を有する半導体集積回路装置に対して、第１の領域に小膜厚の酸化膜を形成し、第２の領域に中膜厚の酸化膜を形成し、第３の領域に大膜厚の酸化膜を形成する半導体集積回路装置の製造方法であって、
前記第１の領域、前記第２の領域及び前記第３の領域の前記半導体基板上に第１の酸化膜を形成する工程と、
前記第２の領域及び前記第３の領域の前記第１の酸化膜を除去し、前記第２の領域及び前記第３の領域の前記半導体基板を露出させる工程と、
前記第１の領域の前記第１の酸化膜上及び、前記第２の領域及び前記第３の領域の前記半導体基板上に第２の酸化膜を形成する工程と、
前記第１の領域及び前記第２の領域の前記第２の酸化膜を除去し、前記第２の領域の前記半導体基板を露出させる工程と、
前記第１の領域の前記第１の酸化膜上、前記第２の領域の前記半導体基板上、及び前記第３の領域の前記第２の酸化膜上に第３の酸化膜を形成する工程と、
前記第１の領域の前記第１の酸化膜及び前記第３の酸化膜を除去し、前記第１の領域の前記半導体基板を露出させる工程と、
前記第１の領域の前記半導体基板上、及び前記第２の領域及び第３の領域の前記第３の酸化膜上に第４の酸化膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 For a semiconductor integrated circuit device having a first region, a second region, and a third region, a small oxide film is formed in the first region, and a medium oxide film is formed in the second region. And a method for manufacturing a semiconductor integrated circuit device in which a large oxide film is formed in a third region,
Forming a first oxide film on the semiconductor substrate in the first region, the second region, and the third region;
Removing the first oxide film in the second region and the third region to expose the semiconductor substrate in the second region and the third region;
Forming a second oxide film on the first oxide film in the first region and on the semiconductor substrate in the second region and the third region;
Removing the second oxide film in the first region and the second region to expose the semiconductor substrate in the second region;
Forming a third oxide film on the first oxide film in the first region, on the semiconductor substrate in the second region, and on the second oxide film in the third region; ,
Removing the first oxide film and the third oxide film in the first region and exposing the semiconductor substrate in the first region;
Forming a fourth oxide film on the semiconductor substrate in the first region and on the third oxide film in the second region and the third region;
A method for manufacturing a semiconductor integrated circuit device, comprising:

前記第１の領域及び前記第２の領域の前記第２の酸化膜を除去し、前記第２の領域の前記半導体基板を露出させる工程は、
前記第１の領域の前記半導体基板上に前記第１の酸化膜の少なくとも一部を残存させ、かつ、前記第２の領域の前記半導体基板を露出させるように、前記第２の領域の前記第２の酸化膜、及び前記第１の領域の前記第２の酸化膜を除去することを特徴とする請求項１または２に記載の半導体集積回路装置の製造方法。 Removing the second oxide film in the first region and the second region and exposing the semiconductor substrate in the second region;
The first region of the second region is left so that at least a part of the first oxide film remains on the semiconductor substrate of the first region and the semiconductor substrate of the second region is exposed. 3. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the second oxide film and the second oxide film in the first region are removed.

前記第１の領域及び前記第２の領域の前記第２の酸化膜を除去し、前記第２の領域の前記半導体基板を露出させる工程は、
前記第１の酸化膜及び前記第２の酸化膜の酸化膜を、ウェットエッチングにより除去することを特徴とする請求項３に記載の半導体集積回路装置の製造方法。 Removing the second oxide film in the first region and the second region and exposing the semiconductor substrate in the second region;
4. The method of manufacturing a semiconductor integrated circuit device according to claim 3, wherein the oxide films of the first oxide film and the second oxide film are removed by wet etching.

前記第１の領域の前記第１の酸化膜上及び、前記第２の領域及び前記第３の領域の前記半導体基板上に第２の酸化膜を形成する工程において、
前記第２の領域の前記半導体基板上に形成する第２の酸化膜の上面が、前記第１の領域の前記第１の酸化膜上に形成する第２の酸化膜の上面より下方に位置するように前記第２の酸化膜を形成することを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路装置の製造方法。 In the step of forming a second oxide film on the first oxide film in the first region and on the semiconductor substrate in the second region and the third region,
The upper surface of the second oxide film formed on the semiconductor substrate in the second region is positioned below the upper surface of the second oxide film formed on the first oxide film in the first region. 4. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the second oxide film is formed as described above.

前記第１の領域の前記第１の酸化膜上及び、前記第２の領域及び前記第３の領域の前記半導体基板上に第２の酸化膜を形成する工程において、
前記第２の酸化膜を、熱酸化法により形成することを特徴とする請求項５に記載の半導体集積回路装置の製造方法。 In the step of forming a second oxide film on the first oxide film in the first region and on the semiconductor substrate in the second region and the third region,
6. The method of manufacturing a semiconductor integrated circuit device according to claim 5, wherein the second oxide film is formed by a thermal oxidation method.