JP2006080309A - Method for manufacturing semiconductor integrated circuit device - Google Patents
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Abstract
Description
本発明は、半導体集積回路装置の製造方法に係り、例えば、同一基板上に3種類以上の膜厚の異なる酸化膜を形成する方法に関するものである。 The present invention relates to a method for manufacturing a semiconductor integrated circuit device, for example, a method for forming three or more types of oxide films having different thicknesses on the same substrate.
近年、半導体集積回路装置の微細化が進み、一つの半導体チップに多くの半導体素子を搭載されるようになってきている。多くの半導体素子を一つの半導体チップに搭載した場合、異なる膜厚の酸化膜を半導体基板上に形成する必要がある。 In recent years, semiconductor integrated circuit devices have been miniaturized and many semiconductor elements have been mounted on one semiconductor chip. When many semiconductor elements are mounted on one semiconductor chip, it is necessary to form oxide films having different film thicknesses on the semiconductor substrate.
このような、3種類以上の膜厚を持つ絶縁膜を有する半導体集積回路装置の製造方法が、例えば特許文献1に開示されている。
For example,
しかしながら、特許文献1に記載のある半導体集積回路装置の製造方法においては、半導体基板にSTI(shallow trench isolation)等の素子分離領域を形成後ダミー酸化膜を除去する工程を含め、3種類の膜厚の異なる酸化膜を形成するまでに、一番薄い(小さい)膜厚の酸化膜を形成する領域の半導体基板に対して、計3回のウェットエッチング工程を施している。
However, in the method of manufacturing a semiconductor integrated circuit device described in
このように、半導体基板にフッ化水素(HF)等を用いてエッチングを行うと、STIのエッヂがエッチング液により削られ、STIのエッヂに窪みが形成されてしまう。これにより、後のゲート電極形成工程において、STI内にできた窪みに導電性物質が入り込み、半導体素子にリーク電流が生じる等の問題が生じていた。そのため、ウェットエッチングを行う回数を減らす必要が生じていた。
本発明は、ウェットエッチングにより酸化膜を除去する工程を減らすことが可能である半導体集積回路装置の製造方法を提供することを目的とする。 An object of the present invention is to provide a method of manufacturing a semiconductor integrated circuit device that can reduce the number of steps of removing an oxide film by wet etching.
本発明の一態様の半導体集積回路装置の製造方法は、第1の領域、第2の領域、第3の領域を有する半導体集積回路装置に対して、第1の領域に小膜厚の酸化膜を形成し、第2の領域に中膜厚の酸化膜を形成し、第3の領域に大膜厚の酸化膜を形成する半導体集積回路装置の製造方法であって、前記第1の領域の前記半導体基板上に第1の酸化膜を形成する工程と、前記第1の領域の前記第1の酸化膜上及び、前記第2の領域及び前記第3の領域の前記半導体基板上に第2の酸化膜を形成する工程と、前記第1の領域及び前記第2の領域の前記第2の酸化膜を除去し、前記第2の領域の前記半導体基板を露出させる工程と、前記第1の領域の前記第1の酸化膜上、前記第2の領域の前記半導体基板上、及び前記第3の領域の前記第2の酸化膜上に第3の酸化膜を形成する工程と、前記第1の領域の前記第1の酸化膜及び前記第3の酸化膜を除去し、前記第1の領域の前記半導体基板を露出させる工程と、前記第1の領域の前記半導体基板上、及び前記第2の領域及び第3の領域の前記第3の酸化膜上に第4の酸化膜を形成する工程と、を有することを特徴としている。 A manufacturing method of a semiconductor integrated circuit device of one embodiment of the present invention is a method for manufacturing a semiconductor integrated circuit device having a first region, a second region, and a third region. , Forming a middle-thickness oxide film in the second region, and forming a thick-thickness oxide film in the third region. Forming a first oxide film on the semiconductor substrate; a second region on the first oxide film in the first region; and a second region on the semiconductor substrate in the second region and the third region. Forming the oxide film, removing the second oxide film in the first region and the second region, and exposing the semiconductor substrate in the second region; and On the first oxide film in the region, on the semiconductor substrate in the second region, and on the second oxide film in the third region Forming a third oxide film, removing the first oxide film and the third oxide film in the first region, and exposing the semiconductor substrate in the first region; Forming a fourth oxide film on the semiconductor substrate in the first region and on the third oxide film in the second region and the third region.
本発明によれば、ウェットエッチングにより酸化膜を除去する工程を減らすことが可能である半導体集積回路装置の製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of the semiconductor integrated circuit device which can reduce the process of removing an oxide film by wet etching can be provided.
以下、本発明の実施例について、図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
本発明の実施例に係る半導体集積回路装置の製造方法を図1を用いて説明する。図1は、本発明の実施例に係る半導体集積回路装置の製造方法の工程断面図である。 A method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention will be described with reference to FIG. FIG. 1 is a process sectional view of a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.
本発明の実施例に係る半導体集積回路装置の製造方法においては、半導体基板1上に、小膜厚の酸化膜を形成する領域であるLVエリア(第1の領域)、中膜厚の酸化膜を形成する領域であるMVエリア(第2の領域)、大膜厚の酸化膜を形成する領域であるHVエリア(第3の領域)、の3つの領域にそれぞれ膜厚の異なる酸化膜を形成する方法について説明する。
In the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present invention, an LV area (first region), which is a region for forming a small-thickness oxide film on the
本実施例においては、HV(high voltage)エリアには16nmの膜厚の酸化膜、MV(middle voltage)エリアには11nmの膜厚の酸化膜、LV(low voltage)エリアには3nmの膜厚の酸化膜という3種類の膜厚の異なる酸化膜の製造方法について説明する。 In this embodiment, an oxide film with a thickness of 16 nm is formed in the HV (high voltage) area, an oxide film with a thickness of 11 nm is formed in the MV (middle voltage) area, and a film thickness of 3 nm is formed in the LV (low voltage) area. A method of manufacturing three types of oxide films having different film thicknesses will be described.
HVエリアは、高い耐圧のトランジスタが形成されるため、大膜厚の酸化膜が形成され、LVエリアは、高速性が重視されるトランジスタが形成されるため、低い耐圧であり、小膜厚の酸化膜が形成され、MVエリアには、HVエリアに形成されるトランジスタとLVエリアに形成されるトランジスタとの間の耐圧のトランジスタが形成されるため、中膜厚の酸化膜が形成される。 In the HV area, a high breakdown voltage transistor is formed, so a large oxide film is formed. In the LV area, a transistor in which high speed is important is formed. An oxide film is formed, and in the MV area, a transistor having a withstand voltage between the transistor formed in the HV area and the transistor formed in the LV area is formed, so that an intermediate thickness oxide film is formed.
はじめに、図1(a)に示すように、半導体基板1上の全面(HVエリア、MVエリア、LVエリア)に、15nmの膜厚のダミー酸化膜(第1のSiO2膜)2を形成する。このダミー酸化膜2は、半導体集積回路装置に対してインプラ法による不純物をドーピングする際の半導体基板への重金属等の汚染物質の拡散防止するために形成される。このダミー酸化膜2は、CVD法等で形成するが、形成方法は問わない。
First, as shown in FIG. 1A, a dummy oxide film (first SiO 2 film) 2 having a thickness of 15 nm is formed on the entire surface (HV area, MV area, LV area) on the
次に、図1(b)に示すように、LVエリアのダミー酸化膜2上にレジストパターン3を形成した後、レジストパターン3をマスクとして、MVエリア及びHVエリアのダミー酸化膜2をウェットエッチングにより除去し、MVエリア及びHVエリアの半導体基板1を露出させる。
Next, as shown in FIG. 1B, after a resist pattern 3 is formed on the dummy oxide film 2 in the LV area, the dummy oxide film 2 in the MV area and the HV area is wet-etched using the resist pattern 3 as a mask. The
このときのウェットエッチングは、フッ化水素(HF)等をエッチング液として用い、
膜厚に換算して、20nmの膜厚の酸化膜を除去する条件で行う。例えば、20nmよりも大きい膜厚を有する酸化膜を同じ条件でエッチングすると、20nmの酸化膜がエッチングにより除去される。この際、MVエリア、HVエリアに形成されていたダミー酸化膜の膜厚15nmよりも大きい値で、ウェットエッチングを行うのは、MV、HVエリアのダミー酸化膜を確実に除去するためである。これにより、LVエリアには、膜厚15nmのダミー酸化膜2とレジストパターン3が残存する。
The wet etching at this time uses hydrogen fluoride (HF) or the like as an etchant,
In terms of film thickness, the process is performed under the condition for removing an oxide film having a thickness of 20 nm. For example, when an oxide film having a thickness larger than 20 nm is etched under the same conditions, the 20 nm oxide film is removed by etching. At this time, the reason why the wet etching is performed with a value larger than the film thickness of 15 nm of the dummy oxide film formed in the MV area and the HV area is to remove the dummy oxide film in the MV and HV areas without fail. As a result, the dummy oxide film 2 and the resist pattern 3 having a film thickness of 15 nm remain in the LV area.
なお、以下、ウェットエッチングにより酸化膜を除去する際には、ウェットエッチングの量を膜厚に換算して説明を行う。 In the following description, when the oxide film is removed by wet etching, the amount of wet etching is converted into a film thickness.
次に、図1(c)に示すように、レジストパターン3を除去し、LVエリアに形成されたダミー酸化膜2を露出させた後、HVエリア、MVエリアの半導体基板1及びLVエリアのダミー酸化膜2上に熱酸化法により全面に第2のSiO2膜(第2の酸化膜)4を形成する。このとき、熱酸化は、MVエリア、HVエリアの半導体基板1上に10nmの膜厚の酸化膜を形成する条件で行う。この際、LVエリアには、ダミー酸化膜2上に膜厚5nmの第2のSiO2膜4が形成される。
Next, as shown in FIG. 1C, after removing the resist pattern 3 and exposing the dummy oxide film 2 formed in the LV area, the
LVエリアのダミー酸化膜2上に形成される第2のSiO2膜4の膜厚は、MVエリア及びHVエリアの第2のSiO2膜4の膜厚よりも薄く形成されるが、これは、HVエリア及びMVエリアは、半導体基板1を熱酸化により酸化しているため、シリコンの酸化反応が起こりやすいのに対して、LVエリアは、ダミー酸化膜2を熱酸化により酸化しているため、HVエリア及びMVエリアよりも薄い膜厚の酸化膜が形成される。
The film thickness of the second SiO 2
これにより、HVエリア、MVエリアには、膜厚10nmの酸化膜が形成され、LVエリアには、膜厚20nmの酸化膜が形成される。 Thereby, an oxide film having a thickness of 10 nm is formed in the HV area and the MV area, and an oxide film having a thickness of 20 nm is formed in the LV area.
次に、図1(d)に示すように、HVエリアの第2のSiO2膜4上に、レジストパターン5を形成する。このレジストパターン5をマスクとして、MVエリアの第2のSiO2膜4及び、LVエリアの第2のSiO2膜4及びダミー酸化膜2の一部をウェットエッチングにより除去し、MVエリアの半導体基板1を露出させる。このとき、ウェットエッチングは、膜厚に換算して、13nmの膜厚の酸化膜を除去し、MVエリアの半導体基板1を露出させる条件で行う。これにより、LVエリアには、ダミー酸化膜2が7nm残存ずる。
Next, as shown in FIG. 1D, a resist pattern 5 is formed on the second SiO 2
この際、LVエリアにおいては、第2のSiO2膜4が全てエッチングにより除去され、ダミー酸化膜2が露出していてもよいし、第2のSiO2膜4の一部のみがエッチングにより除去され、第2の第2のSiO2膜4がダミー酸化膜2上に残存していてもよいが、半導体基板1が露出しないようにウェットエッチングを行なう。本実施例においては、第2のSiO2膜4の全てがエッチングにより除去され、半導体基板1上に膜厚7nmのダミー酸化膜2が形成されている。
At this time, in the LV area, all of the second SiO 2
ここで、LVエリアのダミー酸化膜2を積極的に半導体基板1上に残存させ、半導体基板1の表面を露出させないことで、次の酸化工程でダミー酸化膜2上に積み増す酸化膜の膜厚を減少させ、ウェットエッチング量を減少させることが可能となる。このウェットエッチング工程が、LVエリアの酸化膜を除去する1回目の工程となる。
In this case, the dummy oxide film 2 in the LV area is positively left on the
次に、図1(e)に示すように、レジストパターン5を除去した後、HVエリア、MVエリア、LVエリアの全面を熱酸化し、MVエリアの半導体基板1、LVエリアのダミー酸化膜2及びHVエリアの第2のSiO2膜4上に、第3のSiO2膜(第3の酸化膜)6を形成する。このときの熱酸化は、MVエリアの半導体基板1上に10nmの酸化膜を形成する条件で行う。このとき、HVエリアには、膜厚5nmの第3のSiO2膜6が形成され、LVエリアには、膜厚5nmの第3のSiO2膜6が形成される。
Next, as shown in FIG. 1E, after removing the resist pattern 5, the entire surface of the HV area, the MV area, and the LV area is thermally oxidized, and the
次に、図1(f)に示すように、HVエリア及びMVエリアの第3のSiO2膜6上にレジストパターン7を形成する。この後、レジストパターン7をマスクとして、LVエリアの第3のSiO2膜6及びダミー酸化膜2をウェットエッチングにより除去し、LVエリアの半導体基板1を露出させる。このとき、ウェットエッチングは、膜厚に換算して、16nmの膜厚の酸化膜を除去し、LVエリアの半導体基板1を露出させる条件で行う。これにより、LVエリアでは、半導体基板1が露出する。
Next, as shown in FIG. 1F, a resist pattern 7 is formed on the third SiO 2
このLVエリアの半導体基板1を露出させるようにウェットエッチングを行う工程が、LVエリアの半導体基板に対しての2回目のウェットエッチング工程となる。
The step of performing wet etching so as to expose the
次に、図1(g)に示すように、レジストパターン7を除去した後、HVエリア、MVエリア、LVエリアの全面を熱酸化し、HVエリアの第3のSiO2膜6上、MVエリアの第3のSiO2膜6上及びLVエリアの半導体基板1上に第4のSiO2膜(第4の酸化膜)8を形成する。このときの熱酸化は、LVエリアの半導体基板1上に3nmの酸化膜を形成する条件で行う。このとき、HVエリアには、膜厚1nmの第4のSiO2膜8が形成され、MVエリアには、膜厚1nmの第4のSiO2膜8が形成され、LVエリアには、膜厚3nmの第4のSiO2膜8が形成される。
Next, as shown in FIG. 1G, after removing the resist pattern 7, the entire surfaces of the HV area, the MV area, and the LV area are thermally oxidized to form the MV area on the
これにより、LVエリアには、第4のSiO2膜8からなる膜厚3nmの酸化膜が形成され、MVエリアには、第3のSiO2膜6及び第4のSiO2膜8からなる膜厚11nmの酸化膜が形成され、HVエリアには、第2のSiO2膜4、第3のSiO2膜6及び第4のSiO2膜8からなる膜厚16nmの酸化膜が形成される。このようにして、半導体基板1上に3種類の酸化膜厚を有する半導体集積回路装置を形成することが可能となる。
As a result, an oxide film having a thickness of 3 nm made of the fourth SiO 2 film 8 is formed in the LV area, and an oxide film having a thickness of 11 nm made of the third SiO 2
本実施例に係る半導体集積回路装置の製造方法では、LVエリアにおいて、第2のSiO2膜4の全てをウェットエッチングにより除去する工程と、第3のSiO2膜6及びダミー酸化膜2をウェットエッチングにより除去する工程との合計2回のウェットエッチング工程をLVエリアに施し、3種類の異なる膜厚を有する半導体集積回路装置を製造することが可能となる。
In the method of manufacturing a semiconductor integrated circuit device according to this embodiment, in the LV area, the step of removing all of the second SiO 2
そして、本実施例に係る半導体集積回路装置の製造方法により、LVエリアに対してウェットエッチングをする回数を減らすことが可能となるので、LVエリアに対して行うウェットエッチングの量を減らすことが可能となる。 In addition, since the number of times wet etching is performed on the LV area can be reduced by the method of manufacturing a semiconductor integrated circuit device according to the present embodiment, the amount of wet etching performed on the LV area can be reduced. It becomes.
また、一回目のウェットエッチング工程において、LVエリアのダミー酸化膜2を積極的に半導体基板1上に残存させ、半導体基板1の表面を露出させないことで、次の酸化工程での積み増し酸化膜の膜厚を減少させ、ウェットエッチング量を減少させることが可能となる。
Further, in the first wet etching process, the dummy oxide film 2 in the LV area is positively left on the
これにより、LVエリアへのウェットエッチングでエッチングする回数を低減することが可能となり、半導体基板1に露出して形成されるSTI若しくはLOCOS等の素子分離領域のエッジに沿って異常な形状にエッチングされ、窪みが発生することを防ぐことが可能となる。そのため、後のゲート電極形成工程において、STI、LOCOS内にできた窪みに導電性物質が入り込み、半導体素子にリーク電流が生じる等の問題の発生を低減することが可能となる。
As a result, the number of times of etching by wet etching to the LV area can be reduced, and an abnormal shape is etched along the edge of an element isolation region such as STI or LOCOS that is formed exposed on the
1 半導体基板
2 ダミー酸化膜(第1の酸化膜)
3、5、7 レジストパターン
4 第2のSiO2膜(第2の酸化膜)
6 第3のSiO2膜(第3の酸化膜)
8 第4のSiO2膜(第4の酸化膜)
DESCRIPTION OF
3, 5, 7 Resist
6 Third SiO2 film (third oxide film)
8 Fourth SiO2 film (fourth oxide film)
Claims (6)
前記第1の領域の前記半導体基板上に第1の酸化膜を形成する工程と、
前記第1の領域の前記第1の酸化膜上及び、前記第2の領域及び前記第3の領域の前記半導体基板上に第2の酸化膜を形成する工程と、
前記第1の領域及び前記第2の領域の前記第2の酸化膜を除去し、前記第2の領域の前記半導体基板を露出させる工程と、
前記第1の領域の前記第1の酸化膜上、前記第2の領域の前記半導体基板上、及び前記第3の領域の前記第2の酸化膜上に第3の酸化膜を形成する工程と、
前記第1の領域の前記第1の酸化膜及び前記第3の酸化膜を除去し、前記第1の領域の前記半導体基板を露出させる工程と、
前記第1の領域の前記半導体基板上、及び前記第2の領域及び第3の領域の前記第3の酸化膜上に第4の酸化膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 For a semiconductor integrated circuit device having a first region, a second region, and a third region, a small oxide film is formed in the first region, and a medium oxide film is formed in the second region. And a method for manufacturing a semiconductor integrated circuit device in which a large oxide film is formed in a third region,
Forming a first oxide film on the semiconductor substrate in the first region;
Forming a second oxide film on the first oxide film in the first region and on the semiconductor substrate in the second region and the third region;
Removing the second oxide film in the first region and the second region to expose the semiconductor substrate in the second region;
Forming a third oxide film on the first oxide film in the first region, on the semiconductor substrate in the second region, and on the second oxide film in the third region; ,
Removing the first oxide film and the third oxide film in the first region and exposing the semiconductor substrate in the first region;
Forming a fourth oxide film on the semiconductor substrate in the first region and on the third oxide film in the second region and the third region;
A method for manufacturing a semiconductor integrated circuit device, comprising:
前記第1の領域、前記第2の領域及び前記第3の領域の前記半導体基板上に第1の酸化膜を形成する工程と、
前記第2の領域及び前記第3の領域の前記第1の酸化膜を除去し、前記第2の領域及び前記第3の領域の前記半導体基板を露出させる工程と、
前記第1の領域の前記第1の酸化膜上及び、前記第2の領域及び前記第3の領域の前記半導体基板上に第2の酸化膜を形成する工程と、
前記第1の領域及び前記第2の領域の前記第2の酸化膜を除去し、前記第2の領域の前記半導体基板を露出させる工程と、
前記第1の領域の前記第1の酸化膜上、前記第2の領域の前記半導体基板上、及び前記第3の領域の前記第2の酸化膜上に第3の酸化膜を形成する工程と、
前記第1の領域の前記第1の酸化膜及び前記第3の酸化膜を除去し、前記第1の領域の前記半導体基板を露出させる工程と、
前記第1の領域の前記半導体基板上、及び前記第2の領域及び第3の領域の前記第3の酸化膜上に第4の酸化膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 For a semiconductor integrated circuit device having a first region, a second region, and a third region, a small oxide film is formed in the first region, and a medium oxide film is formed in the second region. And a method for manufacturing a semiconductor integrated circuit device in which a large oxide film is formed in a third region,
Forming a first oxide film on the semiconductor substrate in the first region, the second region, and the third region;
Removing the first oxide film in the second region and the third region to expose the semiconductor substrate in the second region and the third region;
Forming a second oxide film on the first oxide film in the first region and on the semiconductor substrate in the second region and the third region;
Removing the second oxide film in the first region and the second region to expose the semiconductor substrate in the second region;
Forming a third oxide film on the first oxide film in the first region, on the semiconductor substrate in the second region, and on the second oxide film in the third region; ,
Removing the first oxide film and the third oxide film in the first region and exposing the semiconductor substrate in the first region;
Forming a fourth oxide film on the semiconductor substrate in the first region and on the third oxide film in the second region and the third region;
A method for manufacturing a semiconductor integrated circuit device, comprising:
前記第1の領域の前記半導体基板上に前記第1の酸化膜の少なくとも一部を残存させ、かつ、前記第2の領域の前記半導体基板を露出させるように、前記第2の領域の前記第2の酸化膜、及び前記第1の領域の前記第2の酸化膜を除去することを特徴とする請求項1または2に記載の半導体集積回路装置の製造方法。 Removing the second oxide film in the first region and the second region and exposing the semiconductor substrate in the second region;
The first region of the second region is left so that at least a part of the first oxide film remains on the semiconductor substrate of the first region and the semiconductor substrate of the second region is exposed. 3. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the second oxide film and the second oxide film in the first region are removed.
前記第1の酸化膜及び前記第2の酸化膜の酸化膜を、ウェットエッチングにより除去することを特徴とする請求項3に記載の半導体集積回路装置の製造方法。 Removing the second oxide film in the first region and the second region and exposing the semiconductor substrate in the second region;
4. The method of manufacturing a semiconductor integrated circuit device according to claim 3, wherein the oxide films of the first oxide film and the second oxide film are removed by wet etching.
前記第2の領域の前記半導体基板上に形成する第2の酸化膜の上面が、前記第1の領域の前記第1の酸化膜上に形成する第2の酸化膜の上面より下方に位置するように前記第2の酸化膜を形成することを特徴とする請求項1乃至3のいずれか1項に記載の半導体集積回路装置の製造方法。 In the step of forming a second oxide film on the first oxide film in the first region and on the semiconductor substrate in the second region and the third region,
The upper surface of the second oxide film formed on the semiconductor substrate in the second region is positioned below the upper surface of the second oxide film formed on the first oxide film in the first region. 4. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the second oxide film is formed as described above.
前記第2の酸化膜を、熱酸化法により形成することを特徴とする請求項5に記載の半導体集積回路装置の製造方法。 In the step of forming a second oxide film on the first oxide film in the first region and on the semiconductor substrate in the second region and the third region,
6. The method of manufacturing a semiconductor integrated circuit device according to claim 5, wherein the second oxide film is formed by a thermal oxidation method.
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