JP2006079609A - バッファードフラッシュメモリを置き換えとして相変化メモリを用いる方法及び装置 - Google Patents

Abstract

【課題】 相変化メモリは、例えば、スタティックランダムアクセスメモリ及び／又はランダムアクセスメモリのようなバッファと結合したＮＡＮＤフラッシュメモリを置き換えるために用いられることが可能である。
【解決手段】 相変化メモリは十分に低コストであることが可能であるため、低コストのＮＡＮＤフラッシュと置き換えることが可能であり、相変化メモリは十分高い性能を有するため、ＮＡＮＤフラッシュメモリを伴ってパッケージングされるバッファメモリにおいてスタティックランダムアクセスメモリ及び／又はランダムアクセスメモリと置き換えることが又できる。それ故、一部の実施形態においては、比較的低コスト、高い性能の解決方法が比較的小さいパッケージサイズにおいて達成される。
【選択図】 図１

Description

本発明は、一般に、プロセッサに基づくシステムに関する。

プロセッサに基づくシステムは、専用の又は汎用のプロセッサを有する何れの装置を有する。そのようなシステムの例としては、幾つかの例を挙げるに、パーソナルコンピュータ、ラップトップコンピュータ、携帯型情報端末、携帯電話、カメラ、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、電子ゲーム、例えばＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）プレーヤのようなメディア装置等がある。

従来、そのような装置は、半導体メモリ、ハードディスクドライブか又は記憶装置としてのある２つの組み合わせのどちらかを用いる。１つの共通の半導体メモリはＮＡＮＤフラッシュ装置である。他のフラッシュ装置と比較して、そのフラッシュ装置は、低価格の一部の場合には、許容できる性能を有することが可能である。その性能を改善するために、ＮＡＮＤフラッシュはバッファと結合されることが可能である。例えば、ＮＡＮＤフラッシュ装置と、例えば、ランダムアクセスメモリ又はスタティックランダムアクセスメモリのようなバッファのスタックが、パッケージユニットとして市販されている。

プロセッサに基づくシステムのためのバッファ化ＮＡＮＤフラッシュメモリの解決方法に伴う１つの問題点は、そのようなスタックが、一部のアプリケーションにおいて所望される場合より大きいサイズ及びスペースに対する要求を有することである。他の問題点は、フラッシュメモリが、一分のアプリケーションにおいてそれらを遅くする傾向にある消去されたブロックであることである。

それ故、改善されたプロセッサに基づくシステムに対する要請がある。

図１を参照するに、不揮発性メモリは可変抵抗メモリアレイ１２を有することが可能である。一実施形態においては、そのメモリは相変化メモリであることが可能である。可変抵抗メモリアレイ１２は、行列上に配列された複数のセル５０を有することが可能である。セル５０は、一実施形態においては、相変化メモリ素子５６と選択装置５８とを有することが可能である。一実施形態においては、セル５０は、ワードライン復号化器によりアドレス指定可能であるビットラインと、復号化器によりアドレス指定可能であるビットライン又はコラムライン５４と、に関連付けられることが可能である。

図２を参照するに、アレイ１２におけるセル５０は基板３６全体に亘って形成されることが可能である。一実施形態においては、基板３６は選択装置５８に結合された導電性ワードライン５２を有することが可能である。一実施形態においては、選択装置５８は基板３６において形成されることが可能であり、例えば、ダイオード、トランジスタ又は非プログラム可能カルコゲナイド選択装置であることが可能である。

選択装置５８は、上部電極７１、カルコゲナイド材料７２及び底部電極７０を有する非プログラム可能カルコゲナイド材料から成ることが可能である。選択装置５８は、一実施形態においては、リセット状態に永久にあることが可能である。相変化メモリ素子５６に対して選択装置５８が位置付けられる実施形態について示しているが、反対の位置付けを又、用いることが可能である。

逆に、相変化メモリ素子５６は、後に詳細に説明するように、セット状態か又はリセット状態のどちらかを仮定することができる。相変化メモリ素子５６は、本発明の一実施形態においては、絶縁体６２と、相変化メモリ材料６４と、上部電極６６と、バリア膜６８とを有することが可能である。下部電極６０は、本発明に一実施形態においては、絶縁体６２内において規定されることが可能である。

一実施形態においては、相変化材料６４は、不揮発性メモリデータ記憶のために適切である相変化材料であることが可能である。相変化材料は、例えば、熱、光、電位又は電流のようなエネルギーの適用により変化させることが可能である電気的性質（例えば、抵抗）を有する材料であることが可能である。

相変化材料の例としては、カルコゲナイド材料又はｏｖｏｎｉｃ材料を有することが可能である。ｏｖｏｎｉｃ材料は、電気的変化又は構造的変化を受け、そして、一旦、電位、電流、光、熱等の適用を受けると半導体としての役割を果たす材料であることが可能である。カルコゲナイド材料は、周期律表のＶＩ族の列から、少なくとも１つの元素を有する材料であることが可能であり、又は、例えば、テルル、硫黄又はセレンの何れのカルコゲン元素の１つ又はそれ以上を有する材料であることが可能である。ｏｖｏｎｉｃ材料及びカルコゲナイド材料は、情報を記憶するために用いることが可能である不揮発性メモリ材料であることが可能である。

一実施形態においては、メモリ材料６４は、テルル−ゲルマニウム−アンチモン（ＴｅｘＧｅｙＳｂｚ）材料又はＧｅＳｂＴｅ合金のクラスからのカルコゲナイド元素組成であることが可能であるが、本発明の範囲はそれらの材料のみに限定されるものではない。

一実施形態においては、メモリ材料６４が不揮発性の相変換材料である場合、メモリ材料は、メモリ材料に電気信号を印加することにより少なくとも２つのメモリ状態の１つにプログラムされることが可能である。電気信号は、実質的に結晶状態と実質的に非晶質状態との間でメモリ材料の相を変化させることが可能であり、実質的に非晶質状態にあるメモリ材料６４の電気抵抗は実質的に結晶状態にあるメモリ材料の抵抗より大きい。従って、この実施形態においては、メモリ材料６４は、情報のディジタル記憶又はアナログ記憶を与える抵抗値の範囲内にある特定の１つの抵抗値に変化されるように適合されることが可能である。材料の相又は状態を変化させるためのメモリ材料のプログラミングは、ライン５２及び５４に電位を印加することにより達成することが可能であり、それにより、メモリ材料６４において電位を発生させることとなる。電流は、印加される電位に応じてメモリ材料６４の一部を流れることが可能であり、そして、その結果、メモリ材料６４は加熱されることとなる。

このような加熱及び続く冷却は、メモリ材料のメモリ状態又は相を変化し得る。メモリ材料６４の相又は状態を変化させることにより、メモリ材料６４の電気的特性を変化させることが可能である。例えば、その材料６４の抵抗は、メモリ材料６４の相を変化させることにより変化することが可能である。メモリ材料６４は又、プログラム可能抵抗性材料又は、単に、プログラム可能抵抗材料と呼ばれる。

一実施形態においては、約０．５Ｖ乃至１．５Ｖの電位差を、上部ライン５４に約０．５Ｖ乃至１．５Ｖをそしてライン５２に約０Ｖを印加することによりメモリ材料の一部において印加することが可能である。その印加電位に応じてメモリ材料６４により流れる電流は、その結果、メモリ材料の加熱をもたらすこととなる。この加熱及びそれに続く冷却は、その材料のメモリ状態又は相を変化させ得る。

“リセット”状態においては、メモリ材料は非晶質状態又はセミ非晶質状態にあることが可能であり、“セット”状態においては、メモリ材料は結晶状態又はセミ結晶状態であることが可能である。非晶質状態又はセミ非晶質状態にあるメモリ材料の抵抗は、結晶性状態又はセミ結晶性状態にある材料の抵抗より大きくなり得る。非晶質状態及び結晶状態
それぞれに伴うリセット及びセットの関連付けは慣例である。他の慣例を適用することが可能である。

電流のために、メモリ材料６４は、メモリ材料および“リセット”メモリ材料を非晶質化する比較的高い温度に加熱されることが可能である。比較的低い結晶化温度にメモリ材料のボリュームを加熱することにより、メモリ材料及び“セット”メモリ材料を結晶化することが可能である。メモリ材料の種々の抵抗は、メモリ材料のボリュームによる持続時間及び電流及び電流量を変化させることにより、又は、プログラム電流パルス又はプログラム電圧パルスの立ち下がりエッジ又は立ち下がりエッジレートにより情報を記憶することを実現することが可能である。

メモリ材料６４に記憶された情報はメモリ材料の抵抗を測定することにより読み取ることが可能である。実施例として、読み出された電流値は対向ライン５４、５２を用いてメモリ材料に与えられることが可能であり、その結果、メモリにおいてける読み取られた電圧は、例えば、センス増幅器２０を用いて、基準電圧と比較されることが可能である。読み取られる電圧は、メモリ記憶素子により現れる抵抗値に比例することが可能である。

列５４及び行５２においてセル５０を選択するために、その位置における選択セル５０のための選択装置５８を動作させることが可能である。選択装置５８をアクティブにすることにより、本発明の一実施形態においては、メモリ素子５６を電流が流れるようにすることが可能である。

低い電圧又は低い電界レジームＡにおいては、装置５８はオフ状態にあり、一部の実施形態においては非常に高い抵抗を示す。オフ抵抗は、例えば、閾値電圧の半分のバイアスにおいて１０００００Ω乃至１０ＧΩの範囲内にある。装置５８は、閾値電圧ＶＴ又は閾値電流ＩＴが装置５８を高導電性で低抵抗のオン状態に切り換えるまで、そのオフ状態のまま保たれる。オンに切り換えられた後の装置５８における電圧は、維持電圧ＶＨと呼ばれる僅かに低い電圧に低下し、その閾値電圧に非常に近いまま保たれる。本発明の一実施形態においては、実施例として、閾値電圧は１．１Ｖのオーダーであることが可能であり、維持電圧は０．９Ｖのオーダーであることが可能である。

オン状態において、スナップバック領域を流れた後、装置を流れた電流が、比較的高い、特定の電流レベルまで増加されるとき、装置５８の電圧は維持電圧に近いまま保たれる。その電流レベル以上においては、装置はオンのまま保たれるが、電流の増加により増加する電圧降下を伴う有限微分抵抗を示す。装置５８を構成するために用いられている材料及びサイズに依存する特性維持電流値以下に装置５８が降下されるまで、装置５８はオン状態に保たれる。

本発明の一部の実施形態においては、選択装置５８は相を変化させない。その選択装置は、永久に非晶質に保たれ、その電流−電圧特性はその動作寿命を通して同様のまま維持される。

実施例として、ＴｅＡｓＧｅＳＳｅが、それぞれ、１６／１３／１５／１／５５原子％を有する５μｍの直径の装置５８に対して、維持電流は、一実施形態においては、０．１乃至１００μΩのオーダーであることが可能である。この維持電流以下においては、装置５８はオフ状態になり、低い電圧、低い電界において高い抵抗レジームに戻る。装置５８に対する閾値電流は、一般に、維持電流と同じオーダーであることが可能である。維持電流は、上部電極材料、下部電極材料及びカルコゲナイド材料のようなプロセス変数を変えることにより変化することが可能である。装置５８は、例えば、金属酸化膜半導体電界効果トランジスタ又はバイポーラ接合トランジスタのような従来のアクセス装置に比較して、所定の装置の領域に対して、高“オン電流”を与え得る。

一部の実施形態においては、オン状態にある装置５８のより高い電流密度は、メモリ素子５６に適用可能であるより高いプログラミング電流を可能にする。メモリ素子５６が相変化メモリである場合、このことは、より大きいプログラミング電流の相変化メモリ装置と、サブリソグラフィの特徴の構造と、釣り合いのとれたプロセスの複雑性、コスト、プロセスの多様性及び装置パラメータの多様性と、を使用すことを可能にする。

アレイ１２をアドレス指定するための一技術は、選択される列に印加される電圧Ｖと選択される行に印加される０電圧とを用いる。装置５６が相変化メモリである場合、電圧Ｖは、装置５８の最大閾値電圧＋メモリ素子５６のリセット最大閾値電圧より大きいように選択されるが、装置５８の最小閾値電圧の２倍より小さいように選択される。換言すれば、一部の実施形態においては、装置５８の最大閾値電圧＋装置５６の最大リセット閾値電圧はＶより小さく、Ｖは、装置５８の最小閾値電圧の２倍より小さいことが可能である。選択されない行及び列全てはＶ／２にバイアスされることが可能である。

この方法を用いることにより、選択されない行と選択されない列との間にはバイアス電圧は存在しない。このことは、バックグラウンドリーク電流を低減させる。

この方法でアレイをバイアスさせた後、メモリ素子５６は、プログラムされ、そして関与する特定のメモリ技術に対して必要とされる手段により読み出される。相変化材料を用いるメモリ素子５６は、メモリ素子の相変化に対して必要な電流を強制することによりプログラムされることが可能であり、又は、メモリアレイは、装置５６抵抗を決定するために低電流を強制することにより読み出されることが可能である。

相変化メモリ素子５６の場合に対する、アレイ１２における所定の選択されたビットの
プログラミングは次のようであることが可能である。アドレス指定について説明されているように、選択されない行及び列はバイアスされることが可能である。選択された行に対して０Ｖが印加される。装置５８の最大閾値電圧＋装置５６の最大閾値電圧より大きいコンプライアンスを有する選択された列に電流が強制される。所望の相であって、それ故、所望のメモリ状態にメモリ素子５６を置くように、電流振幅、持続時間及びパルス形状を選択することが可能である。

相変化メモリ素子５６を読み取ることにより、次のような事柄を実行することができる。選択されない行及び列は、予め示されたようにバイアスされることが可能である。０ボルトが選択された行に印加される。電圧は、装置５８の最大閾値電圧より大きいが、選択された列における素子５６の最小閾値電圧＋装置５８の最小閾値電圧より小さい電圧において強制される。このように強制される電圧の電流コンプライアンスは、メモリ素子５６の現在の相を撹乱又はプログラムすることが可能である電流より小さい。相変化メモリ素子５６がセットされる場合、アクセス装置５８は、オン状態に切り換えられ、センス増幅器に低電圧、高電流状態を供給する。装置１６がリセットされる場合、センス増幅器に高電圧、低電流が供給されることが可能である。センス増幅器は、結果として得られた列電圧を基準電圧と比較するか又は結果として得られた列電流を基準電流と比較する。

上記の読み取り及びプログミングプロトコルは、利用し得る技術の単なる例示に過ぎない。他の技術を当業者が利用することが可能である。

相変化メモリであるメモリ素子５６のセットビットが撹乱されることを回避するようにに、ピーク電流は、装置５８の抵抗、装置５６の外部抵抗及び装置５６のセット抵抗を含む一連の総抵抗により除算される、装置５８の閾値電圧−（マイナス）装置５８の維持電圧に等しいことが可能である。この値は、短い持続期間のパルスのためのセットビットのリセットを開始する最大プログラミング電流より小さいことが可能である。

図３を参照するに、本発明の一実施形態においては、パッケージ化された集積回路の相変化メモリが、プリント回路基板８６のような適切な相互接続装置にワイヤ８４により結合されたパッケージ８０、８２に与えられることが可能である。各々のパッケージ化集積回路相変化メモリ８０、８２は、一般に、長方形形状を有することが可能である。１つ又はそれ以上のパッケージ化集積回路相変化メモリ８０、８２は、集積回路８０の上部に積み重ねられることが可能である。一実施形態においては、積み重ねられた集積回路８２は、図３に示すように、下方にある集積回路相変化メモリ８０に対して横断するように廃止されることが可能である。回路８０及び８２は、一実施形態においては、それらの交差部分において互いにボンディングされることが可能である。積み重ねられることにより、より低い欠陥密度のより低い集積度であって、一部の実施形態においては低コストである、集積回路の使用を可能になる。

図４を参照するに、本発明の実施形態に従ったシステム５００の一部を示している。システム５００は、無線で情報を送受信するように適合されることが可能である、例えば、携帯電話、携帯型情報端末、無線能力を備えたラップトップコンピュータ又はポータブルコンピュータ、ウェブタブレット、無線電話器、ページャ、インスタントメッセージング装置、ディジタルミュージックプレイヤ、ディジタルカメラ等の無線装置において用いられることが可能である。システム５００は何れの次のようなシステム、即ち、無線ローカルエリアネットワーク（ＷＬＡＮ）システム、無線パーソナルエリアネットワーク（ＷＰＡＮ）システム又はセルラーネットワークの何れにおいて使用されることが可能であるが、本発明の範囲はそれらに限定されるものではない。

システム５００は、バス５５０により互いに結合される、制御器５１０と、入力／出力（Ｉ／Ｏ）装置５２０（例えば、キーパッド、ディスプレイ）と、メモリ５３０と、無線インタフェース５４０とを有することが可能である。バッテリ５８０は、一実施形態においては、システム５００に電力を供給する。本発明の範囲は、それらの構成要素全て又は何れを有する実施形態に限定されるものではないことに留意する必要がある。

制御器５１０は、例えば、１つ又はそれ以上のマイクロプロセッサ、ディジタル信号プロセッサ、マイクロコントローラ等から構成されること可能である。メモリ５３０は、システム５００により又はシステム５００に送信されるメッセージを記憶するために用いられることが可能である。メモリ５３０は又、任意に、システム５００の動作中に制御器５１０により実行される命令を記憶するために用いられることが可能であり、ユーザデータを記憶するために用いられることが可能である。命令は、ディジタル情報として記憶されることが可能であり、ここで説明しているように、ユーザデータは、ディジタルデータとしてメモリの１つのセクションに、及びアナログメモリとして他のセクションに記憶されることが可能である。他の例として、一度に所定のセクションは、それ自体ラベリングされ、ディジタル情報を記憶することが可能であり、それ故、後に、再ラベリングされ、アナログ情報を再記憶することが可能である。メモリ５３０は、１つ又はそれ以上の異なるタイプのメモリとして備えられることが可能である。例えば、メモリ５３０は、揮発性メモリ（何れのタイプのランダムアクセスメモリ）、フラッシュメモリのような不揮発性メモリ、及び／又は、例えば、図１において示しているメモリのようなメモし素子を含む相変化メモリから構成されることが可能である。

Ｉ／Ｏ装置５２０はメッセージを作成するために用いられることが可能である。システム５００は、高周波（ＲＦ）信号を用いる無線通信ネットワークから及びそれに、メッセージを送受信するために無線インタフェース５４０を用いることが可能である。無線インタフェース５４０は、ダイポールアンテナのようなアンテナ又は無線トランシーバを含む
ことが可能であるが、本発明の範囲はそれらに限定されるものではない。又、Ｉ／Ｏ装置５２０は、ディジタル出力（ディジタル情報が記憶されている場合）として又はアナログ出力（アナログ情報が記憶されている場合）として記憶されるものを反射する電圧を供給することが可能である。

無線アプリケーションの実施例は上で提供されたが、本発明の実施形態は又、非無線アプリケーションにおいても用いられることが可能である。

本発明の一部の実施形態においては、メモリ５３０は、フラッシュメモリを置き換えることができ、及びそのようなフラッシュメモリにより通常実行される機能を実行する不揮発性メモリとして利用されることが可能である。更に詳細には、ＮＡＮＤフラッシュメモリのような比較的低コストのフラッシュメモリが、相変化メモリ５３０と置き換えられることが可能である。相変化メモリ５３０は、十分な性能を提供するように相変化メモリ５３０に、バッファとして、スタティックランダムアクセスメモリ又はランダムアクセスメモリが結合される必要がない、十分に高い性能を有することが可能である。それ故、目盛り５３０は、そのようなバッファリングを伴わずに、制御器５１０により、直接、アクセスされることが可能である。

更に、相変化メモリ５３０は、十分に低コストであることが可能である。そのような低コストである一理由は、低コストを達成するために、マルチレベルセルは必要とされないことである。それ故、相変化メモリ５３０は、比較的低コストで、ＮＡＮＤフラッシュチップに比べて比較的高い性能を有することが可能である。そのような低コストは、より小さい相変化メモリセルのサイズのためである。その結果、比較的高い性能とより引くイコストの構造を、フラッシュメモリに代えて、提供することが可能である。

一部の実施形態においては、相変化メモリ５３０は、比較的低コスト（例えば、少なくともＮＡＮＤフラッシュメモリに匹敵する）で、十分な性能（即ち、少なくともＮＡＮＤフラッシュメモリに匹敵する）を提供することが可能であるばかりでなく、スタティックランダムアクセスメモリ又はランダムアクセスメモリのようなバッファチップが相変化メモリ５３０の上に積み重ねられ且つパッケージングされる必要がない、十分に高い性能においてそのように実行することが可能である。それ故、フラッシュチップの上のスタティックランダムアクセスメモリ又はランダムアクセスメモリに対して、メモリ５３０はサイズ及びスペースにおいて優位性を有することが可能である。

本発明の一実施形態においては、相変化メモリ５３０はバイトライトを可能にする。メモリ５３０は、２０ｎｓｅｃ又はそれ以下に１つ及び２００ｎｓｅｃ又はそれ以上で０書き込むことが可能である一方、５０ｎｓｅｎで１つ又はそれ以下で０読み取ることが可能である。それ故、ＳＲＡＭ又はＤＲＡＭを用いない場合、メモリ５３０は、ＳＲＡＭ又はＤＲＡＭによりバッファリングされるＮＡＮＤフラッシュメモリに匹敵する時間で１つ又は０書き込むことが可能である。

それ故、相変化メモリ５３０は、ＮＡＮＤフラッシュ及びバッファ（スタティックランダムアクセスメモリ又はランダムアクセスメモリ）を伴うＮＡＮＤフラッシュと置き換えられることが可能である。フラッシュメモリはブロック消去を用いるため、相変化メモリに比べて比較的遅い。フラッシュメモリにおいては、ブロックの非常に小さい部分を変化させるために、全体的なブロックは、他の位置にコピーされ、消去され、次いで、新しいデータと再配置される必要がある。相変化メモリを用いる場合、バイトライトを用いることが可能である。バイトライトを用いる場合、何れのビットは、何れの他のビットに影響を及ぼすことなく、変化されることが可能である。一部の場合、相変化メモリは又、他のタイプのメモリと同様に、ハードディスクと置き換えられ、それを補うことが可能である。本発明については、限定された数の実施形態を参照して説明したが、当業者は、それらの実施形態からの多くの変形及び修正が可能であることを理解するであろう。同時提出の特許請求の範囲は、本発明の範囲及び主旨から逸脱することなく、それらの修正および変形全てを包含することができることを意図している。

本発明の一実施形態におけるアレイの一部の模式図である。 本発明の一実施形態に従ったセルの模式的断面図である。 本発明の一実施形態に従ったメモリスタックの俯瞰図である。 本発明の一実施形態のシステムを示す図である。

符号の説明

１２ メモリアレイ
３６ 基板
５０ セル
５２ 導電性ワードライン
５４ 列ライン
５６ 相変化メモリ素子
５８ 選択装置
６２ 絶縁体
６４ 相変化材料
６６ 上部電極
６８ バリア層
７０ 下部電極
７１ 上部電極
７２ カルコゲナイド材料
８０ 集積回路
８２ 集積回路
８４ ワイヤ
８６ プリント回路基板
５００ システム
５１０ 制御器
５２０ 入力／出力装置
５３０ メモリ
５４０ 無線インタフェース
５５０ バス
５８０ バッテリ

Claims (31)

1. プロセッサと不揮発性メモリとの間にバッファメモリを用いずに、前記プロセッサにより直接アクセスされる前記不揮発性メモリと前記プロセッサとを有する、プロセッサに基づくシステムを構成する段階；
   から構成されることを特徴とする方法。
2. 請求項１に記載の方法であって、プロセッサに基づくシステムを構成する段階は携帯電話を構成する手順を有する、ことを特徴とする方法。
3. 請求項１に記載の方法であって、相変化メモリの形で不揮発性メモリを有するプロセッサに基づくシステムを構成する段階を有する、ことを特徴とする方法。
4. 請求項３に記載の方法であって、フラッシュメモリに匹敵する書き込みアクセス時間を有する相変化メモリを有する前記システムを構成する段階を有する、ことを特徴とする方法。
5. 請求項１に記載の方法であって、ダイナミックランダムアクセスメモリ又はスタティックランダムアクセスメモリを用いずにアクセスされる不揮発性メモリを有する前記システムを構成する段階を有する、ことを特徴とする方法。
6. 請求項１に記載の方法であって、バイトライト可能である不揮発性メモリを有する前記システムを構成する段階を有する、ことを特徴とする方法。
7. 請求項１に記載の方法であって、ブロック消去されない不揮発性メモリを有する前記システムを構成する段階を有する、ことを特徴とする方法。
8. 請求項１に記載の方法であって、マルチレベルセルを用いない不揮発性メモリを有する前記システムを構成する段階を有する、ことを特徴とする方法。
9. 請求項１に記載の方法であって、２０ナノ秒又はそれ以下で１個及び２００ナノ秒又はそれ以下で０個を書き込む能力を有する不揮発性メモリを有する前記システムを構成する段階を有する、ことを特徴とする方法。
10. 請求項９に記載の方法であって、５０ナノ秒又はそれ以下で１個又は０個を読み取ることができるメモリを有する前記システムを構成する段階を有する、ことを特徴とする方法。
11. メモリアレイにおいてバッファを用いることなく、プロセッサにより直接アクセス可能である不揮発性メモリ；
    を有することを特徴とする装置。
12. 請求項１１に記載の装置であって、前記メモリアレイはカルコゲナイドメモリ素子を有する、ことを特徴とする装置。
13. 請求項１１に記載の装置であって、ダイナミックランダムアクセスメモリ又はスタティックランダムアクセスメモリの形でバッファを含まない、ことを特徴とする装置。
14. 請求項１１に記載の装置であって、バイトライト可能である、ことを特徴とする装置。
15. 請求項１１に記載の装置であって、ブロック消去可能でない、ことを特徴とする装置。
16. 請求項１１に記載の装置であって、マルチレベルセルを含まない、ことを特徴とする装置。
17. 請求項１１に記載の装置であって、２０ナノ秒又はそれ以下で１個及び２００ナノ秒又はそれ以下で０個を書き込むことができる、ことを特徴とする装置。
18. 請求項１７に記載の装置であって、５０ナノ秒又はそれ以下で１個又は０個を読み取ることができる、ことを特徴とする装置。
19. 請求項１１に記載の装置であって、パッケージングに先立ち、一の集積回路が他の集積回路の上に積み重ねられている、２つの別個の集積回路を有する、ことを特徴とする装置。
20. 請求項１９に記載の装置であって、前記集積回路は長さと幅とを有し、一般に、前記集積回路が互いに横断するように積み重ねられるように長方形形状である、ことを特徴とする装置。
21. 請求項１１に記載の装置であって、前記アレイは、メモリ素子と選択装置とを有するセルを有する、ことを特徴とする装置。
22. 請求項２１に記載の装置であって、前記選択装置はカルコゲナイドを有する、ことを特徴とする装置。
23. プロセッサ；
    該プロセッサに結合されたバッテリ；及び
    メモリにおいてバッファを用いないで前記プロセッサにより直接アクセス可能である前記プロセッサに結合された不揮発性メモリ；
    から構成されることを特徴とするシステム。
24. 請求項２３に記載のシステムであって、前記メモリはカルコゲナイドメモリ素子を有する、ことを特徴とするシステム。
25. 請求項２３に記載のシステムであって、前記メモリはバイトライト可能である、ことを特徴とするシステム。
26. 請求項２３に記載のシステムであって、前記メモリは２０ナノ秒又はそれ以下で１個及び２００ナノ秒又はそれ以下で０個を書き込むことができる、ことを特徴とするシステム。
27. 請求項２６に記載のシステムであって、前記メモリは５０ナノ秒又はそれ以下で１個又は０個を読み取ることができる、ことを特徴とするシステム。
28. 請求項２３に記載のシステムであって、前記メモリは、一の集積回路が他の集積回路の上に積み重ねられている、２つの別個にパッケージングされた集積回路を有する、ことを特徴とするシステム。
29. 請求項２７に記載のシステムであって、前記集積回路は長さと幅とを有し、一般に、前記集積回路が互いに横断するように積み重ねられるように長方形形状である、ことを特徴とするシステム。
30. 請求項２３に記載のシステムであって、前記メモリは、メモリ素子と選択装置とを有するセルを有する、ことを特徴とするシステム。
31. 請求項２９に記載のシステムであって、前記選択装置はカルコゲナイドを有する、ことを特徴とするシステム。

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