JP2006078935A - Address electrode driving circuit of plasma display device - Google Patents
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Abstract
Description
本発明は、プラズマディスプレイ装置の駆動回路に適用して有効な技術に関し、特にプラズマディスプレイ装置の走査線と直交するアドレス線(アドレス電極)を駆動するアドレス電極駆動回路に利用して有効な技術に関する。 The present invention relates to a technique effective when applied to a driving circuit of a plasma display apparatus, and more particularly to a technique effective when used for an address electrode driving circuit for driving an address line (address electrode) orthogonal to a scanning line of the plasma display apparatus. .
プラズマディスプレイパネル(以下、PDPと称する)は、液晶ディスプレイと同様に厚みが薄い上、液晶ディスプレイよりも視野角が広いという性質から平面ディスプレイに適しており、次世代大型テレビの有力候補として注目されている。PDPには交流電圧で放電を起こし発光するAC型PDPと直流電圧で放電を起こし発光するDC型PDPとがあり、いずれも基本的には2枚のガラス基板に電極となる導電層や絶縁層など様々な層を作り込んで貼り合わせ、内部に放電により紫外線を発生させるNeなどのガスを封入した構造となっているが、このうちDC型PDPは放電セルを形成するためのリブ(隔壁)がセル状であるのに対し、AC型PDPはリブがストライプ状であるため、AC型PDPの方が構造は簡単である。 Plasma display panels (hereinafter referred to as “PDP”) are suitable for flat displays because they are thin and have a wider viewing angle than liquid crystal displays, and are attracting attention as potential candidates for next-generation large-sized televisions. ing. There are two types of PDP: an AC type PDP that emits light with an AC voltage and a DC type PDP that emits light with a DC voltage. Both of them are basically a conductive layer or an insulating layer serving as an electrode on two glass substrates. Various layers are made and pasted together, and a gas such as Ne that generates ultraviolet rays by discharge is sealed inside. Among them, the DC type PDP has ribs (partition walls) for forming discharge cells. The AC type PDP has a simpler structure because the ribs are striped, whereas the AC type PDP has a simpler structure.
また、AC型PDPには、対向する2つの電極で維持放電および選択放電を行う対向放電型と、同一面内の2つの電極間で維持放電を行い対向する第3の電極を利用して選択放電を行う面放電型とがある。対向放電型PDPでは対向する2電極間でのみ放電が起こるため、一方の電極上に誘電体層を介して設けられた蛍光体が放電により受ける衝撃が大きくなり劣化しやすいという懸念がある。一方、面放電型PDPは、電極数が多いという欠点があるものの蛍光体が劣化しやすいという欠点がないため平面ディスプレイとして将来的に有望である。 In addition, the AC type PDP is selected by using a counter discharge type in which sustain discharge and selective discharge are performed with two opposing electrodes, and a third electrode in which sustain discharge is performed between two electrodes in the same plane. There are surface discharge types that perform discharge. In the counter discharge type PDP, discharge occurs only between the two electrodes facing each other, so that there is a concern that the phosphor provided on one electrode via the dielectric layer is subjected to a large impact and is likely to deteriorate. On the other hand, the surface discharge type PDP is promising as a flat display in the future because it has a drawback that the number of electrodes is large but does not have a disadvantage that the phosphor is easily deteriorated.
ここで、面放電型PDPの表示パネルの概略構成を、図1を用いて簡単に説明する。なお、図1に示す表示パネルは輝度特性に優れた反射型の表示パネルの例である。
フロント基板11には、維持放電のためのX電極12xとY電極12yが交互に並行してストライプ状に配設されており、これらの電極12x,12yは、ITO等からなる透明電極とCrやCu等からなるバス電極とで構成されている。さらに、前記電極12x,12yは、ガラス等からなる透明誘電体層13で被覆され、放電面にはMgO等からなる保護膜14が形成されている。
Here, a schematic configuration of the display panel of the surface discharge type PDP will be briefly described with reference to FIG. Note that the display panel shown in FIG. 1 is an example of a reflective display panel having excellent luminance characteristics.
On the
一方、リア基板15には、選択放電のためのアドレス線(データ電極、アドレス電極)16が前記電極12x,12yと直交する方向に配設されている。さらに、アドレス線16は、白色誘電体層17で被覆されているとともに、アドレス線16に沿って隔壁(リブ)18がストライプ状に形成されている。また、隔壁18の内側には、可視光の発光とカラー化のために、R(赤),G(緑),B(青)の3色の蛍光層19a,19b,19cが規則的に配置されている。
On the other hand, an address line (data electrode, address electrode) 16 for selective discharge is disposed on the
各種導電層や絶縁膜が形成されたフロント基板11とリア基板15は、隔壁18と保護膜14とが密着するように基板周囲に形成されたシール層(図示せず)により貼合されている。また、2枚の基板に挟まれた空間には、放電を起こしたときに紫外線を発生させるためのガスが封入されている。
The
上記のような構成を有するPDP表示パネル10と、該表示パネルのアドレス線17を駆動する電圧を印加するアドレスドライバ、表示パネルのX,Y電極12,13を駆動する電圧を印加する走査ドライバ、維持放電のための電圧を生成するサスティンドライバおよび制御回路等でAC型PDPが構成され、アドレスドライバおよび走査ドライバにより前記X電極12とアドレス線16間に電圧が印加されて選択放電が行われ、サスティンドライバにより前記X,Y電極12,13間に電圧が印加されて維持放電が行われることによって表示パネル10での発光表示が実行される。なお、プラズマディスプレイの駆動回路に関する発明としては、例えば特許文献1に記載の発明がある。
AC型PDPにおけるアドレスドライバの主な負荷は、図2に示すように、サスティン電極および走査電極との間のカップリング容量(以下、サスティン容量と称する)Csと、隣接ピンを駆動するアドレス信号の配線との間の容量(以下、隣接ピン容量と称する)Cpである。これらの負荷容量のうちサスティン容量Csはほぼ一定であるが、隣接ピン容量Cpは隣接アドレス信号が自分と同じ方向へ変化する場合は見えなくなる。つまり、アドレスドライバの負荷は隣接アドレス信号の変化に応じて変動する。 As shown in FIG. 2, main loads of the address driver in the AC type PDP are a coupling capacitor (hereinafter referred to as a sustain capacitor) Cs between the sustain electrode and the scan electrode, and an address signal for driving an adjacent pin. A capacitance between the wirings (hereinafter referred to as an adjacent pin capacitance) Cp. Of these load capacitors, the sustain capacitor Cs is almost constant, but the adjacent pin capacitor Cp is invisible when the adjacent address signal changes in the same direction as itself. That is, the load of the address driver varies according to the change of the adjacent address signal.
ここで、隣接アドレス信号が自分と逆の方向へ変化するときは変化量が2倍になり負荷はさらに大きく見えることになるが、アドレス信号が立ち上がるときと立ち下がるときとでタイミングをずらすことによって、かかる負荷の増大を回避することができる。従って、このようなタイミング制御をした場合のアドレスドライバの負荷は、隣接アドレス信号が自分と同じ方向へ変化するときは小さく、隣接アドレス信号が変化しないとき(逆の方向に変化するときを含む)は大きくなることになる。しかも、PDPでは、両隣のアドレス信号が変化しないときの隣接ピン容量はサスティン容量とほぼ同程度の大きさに達する。 Here, when the adjacent address signal changes in the opposite direction, the amount of change is doubled and the load appears to be larger, but by shifting the timing between when the address signal rises and when it falls , Such an increase in load can be avoided. Therefore, the load on the address driver in the case of such timing control is small when the adjacent address signal changes in the same direction as itself, and when the adjacent address signal does not change (including when the adjacent address signal changes in the opposite direction). Will grow. Moreover, in the PDP, the adjacent pin capacitance when the adjacent address signals do not change reaches almost the same size as the sustain capacitance.
ところで、PDPの評価においては、数ラインずつ白と黒を交互に表示させる白黒表示モードや隣接ドット同士で表示を反転させる千鳥表示モードなどがある。白黒表示モードでは全ビットが同一方向つまり隣接アドレス信号同士が同じ方向へ変化するため負荷は最も小さく、千鳥表示モードでは隣接アドレス信号同士が逆の方向へ変化するため負荷は最も大きくなる。このようにアドレスドライバの負荷が変動すると、図3に示すように、アドレス出力は白黒表示モードでは急峻に立ち上がり又は立ち下がり、千鳥表示モードでは緩やかに立ち上がり又は立ち下がり、それによってアドレス信号の遷移時間も変化する。図4には、従来のアドレスドライバを用いたPDPにおける負荷の大きさとアドレス信号の遷移時間との関係を示す。 By the way, in the evaluation of the PDP, there are a black and white display mode in which white and black are alternately displayed every several lines, and a staggered display mode in which the display is inverted between adjacent dots. In the monochrome display mode, all the bits change in the same direction, that is, adjacent address signals change in the same direction, so that the load is the smallest. In the staggered display mode, the adjacent address signals change in opposite directions, so the load becomes the largest. When the load of the address driver fluctuates in this way, as shown in FIG. 3, the address output rises or falls steeply in the monochrome display mode and rises or falls gently in the staggered display mode, whereby the address signal transition time. Also changes. FIG. 4 shows the relationship between the load magnitude and the address signal transition time in a PDP using a conventional address driver.
本発明者らが検討した結果では、白黒表示モードでのアドレスドライバの負荷はおよそ20pFでアドレス遷移時間が20ns(ナノ秒)程度の場合、千鳥表示モードでのアドレスドライバの負荷はおよそ50pFでアドレス遷移時間は45ns程度であり、およそ2倍に達することが分かった。ここで、アドレス遷移時間が長いと点灯すべき画素が点灯しなかったり点灯すべきでない画素が点灯したりする誤点灯が発生するおそれがあるので、一般には、負荷が最も大きい場合にもアドレス遷移時間が所定の時間内に入るようにアドレスドライバの駆動力を大きくするような設計が行なわれている。 As a result of examination by the present inventors, when the load of the address driver in the monochrome display mode is about 20 pF and the address transition time is about 20 ns (nanosecond), the load of the address driver in the staggered display mode is about 50 pF. It was found that the transition time is about 45 ns, which is about twice as long. Here, if the address transition time is long, there is a possibility that a pixel to be lit does not illuminate or a pixel that should not be lit is lit. A design is made to increase the driving force of the address driver so that the time falls within a predetermined time.
ところが、このような駆動力の大きなアドレスドライバを用いたPDPでは、白黒表示モード時アドレス信号の変化が急峻過ぎるため、アドレス線から電磁放射が発生するという課題がある。かかる課題を防止するため、従来のPDPでは、パネルの表面に透明な電磁波遮断用フィルムを張るなどの対策を施すようにしたものもある。しかしながら、かかる対策を行なうと、PDPのコスト上昇を招くという別の課題が発生する。 However, in the PDP using the address driver having such a large driving force, there is a problem that electromagnetic radiation is generated from the address line because the change of the address signal is too steep in the monochrome display mode. In order to prevent such a problem, some conventional PDPs take measures such as putting a transparent electromagnetic wave shielding film on the surface of the panel. However, when such measures are taken, another problem of increasing the cost of the PDP occurs.
本発明は、上記のような課題を解決すべくなされたものであり、隣接アドレス信号の変化の方向に影響されることなくアドレス信号の遷移時間をほぼ一定にすることができ、それによって画素の誤点灯および電磁放射の発生を防止することができるプラズマディスプレイ装置のアドレス駆動回路を提供することを目的とする。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
The present invention has been made to solve the above-described problems, and the transition time of the address signal can be made substantially constant without being affected by the direction of change of the adjacent address signal, whereby the pixel of the pixel is changed. An object of the present invention is to provide an address driving circuit for a plasma display device that can prevent erroneous lighting and generation of electromagnetic radiation.
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、表示データ信号に応じて形成される隣接アドレス信号の変化を検出し、出力ドライバ回路を構成するトランジスタのオン抵抗を、隣接アドレス信号の変化の方向に応じて変化させて遷移時間がほぼ一定になるように出力信号の変化速度(出力段のスルーレート)を制御するようにしたものである。
Outlines of representative ones of the inventions disclosed in the present application will be described as follows.
That is, a change in the adjacent address signal formed according to the display data signal is detected, and the on-resistance of the transistors constituting the output driver circuit is changed in accordance with the direction of the change in the adjacent address signal so that the transition time is substantially constant. Thus, the change rate of the output signal (the slew rate of the output stage) is controlled.
上記した手段によれば、隣接アドレス信号の変化の方向に応じて出力ドライバ回路の負荷の大きさが変動してもアドレス信号の遷移時間をほぼ一定にすることができるため、アドレス信号の変化が緩過ぎて誤点灯が発生したりアドレス信号の変化が急峻過ぎてアドレス線から電磁放射が発生したりするのを防止することができるようになる。 According to the above-described means, the transition time of the address signal can be made substantially constant even if the load size of the output driver circuit varies depending on the direction of change of the adjacent address signal. It is possible to prevent the occurrence of erroneous lighting due to being too loose or the generation of electromagnetic radiation from the address line due to the change of the address signal being too steep.
ここで、隣接アドレス信号の変化の方向に応じてオン抵抗が変化されるトランジスタは、出力ドライバ回路のプリバッファを構成するトランジスタとするのが望ましい。隣接アドレス信号の変化の方向に応じてオン抵抗を変化させるトランジスタとしては、プリバッファの他に最終出力段を構成するトランジスタとすることも可能であるが、最終出力段の負荷は使用するPDPパネルの使用によって変化することがあるが、プリバッファを構成するトランジスタの負荷は使用するPDPパネルの使用によって変化しないため、より安定した特性が得られるようになる。 Here, the transistor whose on-resistance is changed in accordance with the direction of change of the adjacent address signal is preferably a transistor constituting a prebuffer of the output driver circuit. The transistor that changes the on-resistance according to the direction of change of the adjacent address signal can be a transistor that constitutes the final output stage in addition to the pre-buffer, but the load of the final output stage is the PDP panel to be used However, since the load of the transistor constituting the pre-buffer does not change depending on the use of the PDP panel to be used, more stable characteristics can be obtained.
また、望ましくは、アドレス信号の立ち上がりのタイミングとアドレス信号の立ち下がりのタイミングをずらすようにする。アドレス信号の立ち上がりと立ち下がりを同時に行なうようにすると、隣接するアドレス信号同士で変化の方向が逆であるときに隣接ピン容量が一方の信号が変化しない場合の2倍になってしまうが、立ち上がりと立ち下がりのタイミングをずらすと見かけ上の隣接ピン容量を小さくすることができる。それによって、出力ドライバ回路を構成するトランジスタのオン抵抗の可変範囲すなわちドライバ回路の駆動力の可変範囲を小さくすることができ、回路規模の増大を抑制することができる。 Desirably, the rising timing of the address signal is shifted from the falling timing of the address signal. If the address signal rises and falls at the same time, the adjacent pin capacitance becomes twice that when one signal does not change when the direction of change between adjacent address signals is opposite. If the falling timing is shifted, the apparent adjacent pin capacitance can be reduced. Accordingly, the variable range of the on-resistance of the transistors constituting the output driver circuit, that is, the variable range of the driving power of the driver circuit can be reduced, and an increase in circuit scale can be suppressed.
さらに、アドレスドライバが複数のドライバ半導体集積回路により構成される場合、先頭アドレス信号と最終アドレス信号の変化の方向を示す信号を出力するための外部端子および他のドライバ半導体集積回路からの同様な信号を入力するための外部端子を設けるか、ダミーのアドレスラッチ回路とアドレス信号の変化の方向を検出する回路を設けるようにする。 Further, when the address driver is composed of a plurality of driver semiconductor integrated circuits, similar signals from the external terminal and other driver semiconductor integrated circuits for outputting signals indicating the direction of change of the leading address signal and the final address signal. An external terminal for inputting the address is provided, or a dummy address latch circuit and a circuit for detecting the change direction of the address signal are provided.
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、隣接アドレス信号の変化の方向に影響されることなくアドレス信号の遷移時間をほぼ一定にすることができ、それによって画素の誤点灯および電磁放射の発生を防止することができるプラズマディスプレイ装置のアドレス駆動回路を実現することができる。また、むらの少ない良好な画質の表示を行なえるプラズマディスプレイ装置を実現することができる。
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
That is, in the plasma display device, the transition time of the address signal can be made almost constant without being influenced by the direction of change of the adjacent address signal, thereby preventing erroneous lighting of the pixel and generation of electromagnetic radiation. An address driving circuit can be realized. In addition, it is possible to realize a plasma display device capable of displaying a good image quality with little unevenness.
以下、本発明の好適な実施例を図面に基づいて説明する。
図5は、本発明に係るアドレス駆動回路を適用して有効なプラズマディスプレイ装置の一例として、AC型PDPを使用したディスプレイ装置の概略構成を示すブロック図である。なお、図5のプラズマディスプレイ装置は、3電極面放電型PDPを使用しているが、本発明に係るアドレス駆動回路は、3電極面放電型あるいは対向放電型のいずれのPDPにも適用可能である。
Preferred embodiments of the present invention will be described below with reference to the drawings.
FIG. 5 is a block diagram showing a schematic configuration of a display device using an AC type PDP as an example of a plasma display device effective by applying the address driving circuit according to the present invention. Although the plasma display device of FIG. 5 uses a three-electrode surface discharge type PDP, the address driving circuit according to the present invention can be applied to either a three-electrode surface discharge type or a counter discharge type PDP. is there.
図5のプラズマディスプレイ装置は、表示パネル10と、ディジタル信号処理回路20と、電源回路30と、X電極を走査駆動する走査ドライバ40と、Y電極を駆動するサスティンドライバ50と、アドレス線を駆動するアドレスドライバ60とから構成される。なお、表示パネル10には、図1に示す従来と同様の構成を有するAC型PDPを使用している。
The plasma display device of FIG. 5 drives a
ディジタル信号処理制御回路20は、クロックCLK、表示データDATA、垂直同期信号VSYNCおよび水平同期信号HSYNC等の各信号に基づいて、各ドライバ40〜60に対する制御パルスを生成し供給する。走査ドライバ40およびアドレスドライバ60は、前記ディジタル信号処理制御回路20から制御パルスに基づき、表示パネル10上の各画素において発光させるべき場所と発光させない場所を決定し、対応する駆動電圧を生成して出力する。
The digital signal
具体的には、走査ドライバ40がフロント基板に設けられているX電極を順次選択レベルに駆動する電圧を出力し、アドレスドライバ60は表示データに応じてリア基板のアドレス線を選択レベルまたは非選択レベルに駆動する電圧を出力し、発光させるべき画素に対応したアドレス線に選択レベルの電圧が印加される。これによって、選択された電極間で放電が行なわれて選択された画素だけが単発発光されることとなる。
Specifically, the
サスティンドライバ50は、前記ディジタル信号処理制御回路20からの制御パルスに基づいて、フロント基板のY電極にX電極と逆位相の連続した電圧パルスを印加し、X,Y電極間で維持放電を起こさせる。この維持放電により、先に選択的に単発発光していた画素のみが放電発光し表示パネル10で発光表示が行なわれる。
Based on the control pulse from the digital signal
図6は、本発明に係るアドレス駆動回路の一実施例のブロック図である。この実施例のアドレス駆動回路(アドレスドライバ)は、ディジタル信号処理制御回路20から入力されるディジタル表示データ信号を受けて前記X,Y電極間に放電が起こるようにアドレス線に印加する高電圧出力パルスを生成し出力するもので、入力されたシリアル表示データをパラレルデータに変換するシフトレジスタ61と、変換された表示データを保持するラッチ部62と、信号のレベルを変換するレベルシフト部63と、アドレス線に印加される電圧パルスを出力するドライバ部64と、上記シフトレジスタ61〜ドライバ部64の制御信号を生成するコントロール部65などから構成される。
FIG. 6 is a block diagram of an embodiment of the address driving circuit according to the present invention. The address drive circuit (address driver) of this embodiment receives a digital display data signal input from the digital signal
コントロール部65は、システムクロック信号CLKに同期してシリアル表示データDATA1〜DATAnをシフトレジスタ61順次取り込み、ディジタル信号処理制御回路20からのラッチ信号LATに同期してシフトレジスタ61からラッチ部62へ転送させる。アドレスドライバ60には、上記シフトレジスタ61やラッチ部62、コントロール部65に供給される5Vのような電源電圧が印加される電源端子VDD1と、ドライバ部64に供給される80Vのような高電源電圧が印加される電源端子VDD2と、接地電位が印加される電源端子GNDが設けられている。
The
図7には、本実施例のアドレスドライバ60におけるそれぞれのアドレス出力端子に対応したシフトレジスタ61〜ドライバ部64からなる単位駆動回路の詳細な構成例が示されている。
図7において、66はラッチ信号LATを遅延させるディレイ回路、F/F0は上記シフトレジスタ61を構成するフリップフロップ、F/F1は上記シフトレジスタ61によりシフトされた表示データをラッチ信号LATに同期してラッチする第1ラッチ、F/F2は第1ラッチF/F1にラッチされたデータをラッチ信号LATの遅延信号LAT1に同期してラッチする第2ラッチ、67は第1ラッチF/F1と第2ラッチF/F2にラッチされたデータに基づいて次のデータが立ち上がるのか立ち下がるのか検出する立上り/立下り検出回路である。図7においては、図6のレベルシフト部63を構成する単位レベルシフタとドライバ部64を構成する単位出力ドライバが1つのブロック68で示されている。
FIG. 7 shows a detailed configuration example of the unit drive circuit including the
In FIG. 7, 66 is a delay circuit for delaying the latch signal LAT, F / F0 is a flip-flop constituting the
この実施例では、立上り/立下り検出回路67は、第1ラッチF/F1の出力と第2ラッチF/F2の出力の排他的論理和をとるイクスクルーシブORゲートG1と、該ゲートG1の出力と第1ラッチF/F1の出力をインバータINV1で反転した信号との論理積をとるNANDゲートG2と、ゲートG1の出力と第1ラッチF/F1の出力との論理積をとるNANDゲートG3とから構成されている。イクスクルーシブORゲートG1は2つの入力信号が一致しているとロウレベルを、また2つの入力信号が不一致であるとハイレベルを出力する。
In this embodiment, the rising / falling
そのため、これを受けるNANDゲートG2は、第1ラッチF/F1にロウレベルのデータが、また第2ラッチF/F2にハイレベルのデータが取り込まれると、つまりデータがハイレベルからロウレベルに変化することを検出すると、出力がロウレベルに変化する。一方、NANDゲートG3は、第1ラッチF/F1にハイレベルのデータが、また第2ラッチF/F2にロウレベルのデータが取り込まれると、つまりデータがロウレベルからハイレベルに変化することを検出すると、出力がロウレベルに変化する。そして、NANDゲートG2とG3の出力UP,DOWNは、信号線L1,L2を介して隣接する端子のレベルシフタ&ドライバ68にそれぞれ供給される。また、当該端子のレベルシフタ&ドライバ68には隣接する端子の立上り/立下り検出回路67からの検出信号UP,DOWNが信号線L3,L4;L5,L6を介して入力される。
For this reason, the NAND gate G2 receiving this signal changes its data from the high level to the low level when the first latch F / F1 receives the low level data and the second latch F / F2 receives the high level data. Is detected, the output changes to a low level. On the other hand, when the NAND gate G3 detects high level data in the first latch F / F1 and low level data in the second latch F / F2, that is, detects that the data changes from the low level to the high level. , The output changes to low level. The outputs UP and DOWN of the NAND gates G2 and G3 are supplied to the level shifter &
図8には、図7の単位出力ドライバ68のうち最終出力段681とロウ側の出力MOSトランジスタのゲートを駆動するプリバッファ682および該プリバッファのゲート制御信号を生成する制御回路(以下、ゲート制御回路と称する)683の具体的な回路例が示されている。
FIG. 8 shows a pre-buffer 682 for driving the
図8に示されているように、プリバッファ682は電源電圧VDD1と接地点との間に直列形態に接続されたPチャネルMOSトランジスタM1とNチャネルMOSトランジスタM4およびM1と並列に接続されたPチャネルMOSトランジスタM2,M3とから構成される。最終出力段681は電源電圧VDD2と接地点との間に直列形態に接続されたPチャネルMOSトランジスタM9とNチャネルMOSトランジスタM10とから構成され、インバータとして動作する。これらのトランジスタのうち、プリバッファを構成するMOSトランジスタM1〜M4は低耐圧のトランジスタとされ、出力段を構成するMOSトランジスタM9とM10は高耐圧のトランジスタとされている。さらに、MOSトランジスタM1,M2,M3は、素子のサイズ比(ゲート幅の比)M1:M2:M3が例えば2:1:1のように設定され、NチャネルMOSトランジスタM4にとっての負荷抵抗の値がM1,M2,M3のオンまたはオフ状態に応じて変化するように構成されている。
As shown in FIG. 8, the pre-buffer 682 has a P-channel MOS transistor M1 connected in series between the power supply voltage VDD1 and the ground point, and a P-channel connected in parallel with the N-channel MOS transistors M4 and M1. It consists of channel MOS transistors M2 and M3. The
ゲート制御回路683は、当該ドライバの一方の入力信号である前記第1ラッチF/F1の出力INNと左側の隣接ビットの立上り/立下り検出回路67からの検出信号DOWN_Lとを入力とするNANDゲートG4および第1ラッチF/F1の出力INNと右側の隣接ビットの立上り/立下り検出回路67からの検出信号DOWN_Rとを入力とするNANDゲートG5と、第1ラッチF/F1の出力INNを反転するインバータINV2とから構成されている。プリバッファ682のトランジスタのうちM1とM4のゲート端子には前記第1ラッチF/F1の出力INNをインバータINV2で反転した信号が印加され、トランジスタM2のゲート端子には前記NANDゲートG4の出力が印加され、トランジスタM3のゲート端子には前記NANDゲートG5の出力が印加されている。
The
次に、本実施例のドライバ回路のロウ側のゲート制御回路683とプリバッファ682の動作を説明する。表1には、図8のドライバ回路の入力信号INN,DOWN_L,DOWN_Rと、MOSトランジスタM1〜M4,M10のオン/オフ状態と、M1〜M3のオン抵抗RONの大小関係が示されている。オン抵抗RONはM1〜M3がすべてオフのとき無限大であり、M1〜M3がすべてオンのときに最も小さく、M1とM2またはM3がオンの時、M1のみオンのときの順に大きくなる。また、図9には、ドライバ回路の負荷容量と、トランジスタM10がオンして出力が立ち下がるときの立下り時間Tfとの関係が示されている。
Next, operations of the
表1において、"H"は信号がハイレベルであること、"L"は信号がロウレベルであることを表わしており、DOWN_L,DOWN_Rが"H"のときはそれぞれ隣接ビットが立ち下がらないことを、またDOWN_L,DOWN_Rが"L"のときはそれぞれ隣接ビットが立ち下がることを意味している。ここで、図8と表1は最終出力段681のロウ側の出力MOSトランジスタM10のゲート駆動回路とその動作に着目しているので、入力信号INNが"H"にされることによりM10がオンされて出力が立ち下がるときに、左右両方の隣接ビットが共に立ち下がるとすると負荷容量は最も小さく、左右両方の隣接ビットとも立ち下がらないとすると負荷容量は最も大きく、左右のうち一方の隣接ビットが立ち下がるとすると負荷容量は中間の大きさとなる。
In Table 1, “H” indicates that the signal is at a high level, “L” indicates that the signal is at a low level, and when DOWN_L and DOWN_R are “H”, each adjacent bit does not fall. When DOWN_L and DOWN_R are “L”, it means that the adjacent bits fall. Here, since FIG. 8 and Table 1 focus on the gate drive circuit of the output MOS transistor M10 on the low side of the
図8のドライバ回路においては、入力信号INNが"H"にされることにより出力MOSトランジスタM10がオンされて出力が立ち下がるときに左右両方の隣接ビットが共に立ち下がると、DOWN_L,DOWN_Rが共に"L"であるため、プリバッファ862のMOSトランジスタM1〜M3のうちM1のみがオンされる。そして、M1のみがオンされたときのドライバ回路の立下り時間Tfは、図9にプロットされている×印を結んだ特性線Aで示される。一方、左右両方の隣接ビットが共に立ち下がるときの負荷容量CLは最も小さく、例えばサスティン容量が20pFであったとすると負荷容量CLは20pFとなり、立下り時間Tfは50nsのような値となる。 In the driver circuit of FIG. 8, when both the left and right adjacent bits fall when the output MOS transistor M10 is turned on by the input signal INN being set to "H" and the output falls, both DOWN_L and DOWN_R are set. Since it is “L”, only M1 of the MOS transistors M1 to M3 of the pre-buffer 862 is turned on. Then, the fall time Tf of the driver circuit when only M1 is turned on is indicated by the characteristic line A connecting the X marks plotted in FIG. On the other hand, when both the left and right adjacent bits fall, the load capacitance CL is the smallest. For example, if the sustain capacitance is 20 pF, the load capacitance CL is 20 pF, and the fall time Tf is a value such as 50 ns.
次に、出力MOSトランジスタM10がオンされて出力が立ち下がるときに左右両方の隣接ビットが共に立ち下がらないつまり逆の動きをすると、DOWN_L,DOWN_Rが共に"H"であるため、プリバッファ862のMOSトランジスタM1〜M3がすべてオンされる。そして、M1〜M3がすべてオンされたときのドライバ回路の立下り時間Tfは、図9にプロットされている◆印を結んだ特性線Bで示される。一方、左右両方の隣接ビットが逆の動きをするときの負荷容量CLは最も大きく、例えば片側の隣接ピン容量が10pFであったとすると、サスティン容量(20pF)と合わせた負荷容量CLは40pFとなり、特性線Bから立下り時間Tfは50nsのような値となることが分かる。 Next, when the output MOS transistor M10 is turned on and the output falls, both the left and right adjacent bits do not fall. That is, if the reverse movement occurs, both DOWN_L and DOWN_R are "H". MOS transistors M1 to M3 are all turned on. Then, the fall time Tf of the driver circuit when all of M1 to M3 are turned on is indicated by a characteristic line B connecting the ♦ marks plotted in FIG. On the other hand, the load capacitance CL when the left and right adjacent bits move in the opposite direction is the largest. For example, if the adjacent pin capacitance on one side is 10 pF, the load capacitance CL combined with the sustain capacitance (20 pF) is 40 pF. It can be seen from the characteristic line B that the fall time Tf is a value such as 50 ns.
さらに、出力MOSトランジスタM10がオンされて出力が立ち下がるときに左右いずれか一方の隣接ビットが立ち下がると、DOWN_L,DOWN_Rの一方が"L"で他方が"H"となるため、プリバッファ862のMOSトランジスタM1〜M3のうちM1とM2またはM3がオンされる。そして、M1とM2またはM3がオンされたときのドライバ回路の立下り時間Tfは、図9にプロットされている■印を結んだ特性線Cで示される。また、左右いずれか一方の隣接ビットが立ち下がるときの負荷容量CLは両方とも立ち下がるときと両方とも立ち下がらないときの中間の値、つまりサスティン容量(20pF)と片側の隣接ピン容量が10pFを合わせた負荷容量CLは30pFとなり、特性線Cから立下り時間Tfは50nsのような値となることが分かる。 Further, when either the left or right adjacent bit falls when the output MOS transistor M10 is turned on and the output falls, one of DOWN_L and DOWN_R becomes "L" and the other becomes "H", so the prebuffer 862 Of the MOS transistors M1 to M3, M1 and M2 or M3 are turned on. Then, the fall time Tf of the driver circuit when M1 and M2 or M3 are turned on is indicated by a characteristic line C connecting the marks (1) plotted in FIG. The load capacitance CL when either the left or right adjacent bit falls is an intermediate value between when both fall and when both fall, ie, the sustain capacitance (20 pF) and the adjacent pin capacitance on one side are 10 pF. The combined load capacitance CL is 30 pF, and it can be seen from the characteristic line C that the fall time Tf is a value such as 50 ns.
図9より、プリバッファ862がMOSトランジスタM1とM4のインバータからなる場合には、負荷容量CLが20pFと40pFとでは立下り時間TfがΔT0(約20ns)だけ異なっていたものが、M1と並列のM2およびM3を有する図8の実施例のプリバッファ682を使用した場合には、隣接ピンの信号の変化の仕方によって負荷容量CLが異なったとしても立下り時間Tfをほぼ一定にすることができることが分かる。 From FIG. 9, when the pre-buffer 862 is composed of inverters of MOS transistors M1 and M4, the fall time Tf differs by ΔT0 (about 20 ns) when the load capacitance CL is 20 pF and 40 pF. When the pre-buffer 682 of FIG. 8 having M2 and M3 of FIG. 8 is used, the fall time Tf can be made substantially constant even if the load capacitance CL differs depending on how the adjacent pin signals change. I understand that I can do it.
図10には、レベルシフタを含む図7の単位出力ドライバ68のうち最終出力段681とハイ側の出力MOSトランジスタのゲートを駆動するプリバッファ684および該プリバッファのゲート制御信号を生成するゲート制御回路685とレベルシフト回路686の具体的な回路例が示されている。
FIG. 10 shows a pre-buffer 684 for driving the
図10に示されているように、プリバッファ684は電源電圧VDD2と接地点との間に直列形態に接続されたPチャネルMOSトランジスタM14とNチャネルMOSトランジスタM11およびM11と並列に接続されたNチャネルMOSトランジスタM12,M13とから構成され、NANDゲートとして動作する。レベルシフト回路686は、電源電圧VDD2と接地点との間に直列形態に接続されたPチャネルMOSトランジスタM5とNチャネルMOSトランジスタM6からなるインバータとPチャネルMOSトランジスタM7とNチャネルMOSトランジスタM8からなるインバータの出力端子とP−MOSのゲート端子が交差結合された差動型の回路により構成され、入力信号INPをレベルシフトした信号を出力する。
As shown in FIG. 10, the pre-buffer 684 has an N channel connected in parallel with a P channel MOS transistor M14 and N channel MOS transistors M11 and M11 connected in series between the power supply voltage VDD2 and the ground point. It is composed of channel MOS transistors M12 and M13 and operates as a NAND gate.
プリバッファ684とレベルシフト回路686を構成するMOSトランジスタM11〜M14およびM5〜M8は高耐圧のトランジスタとされている。さらに、MOSトランジスタM11,M12,M13は、素子のサイズ比(ゲート幅の比)M1:M2:M3が例えば2:1:1のように設定され、PチャネルMOSトランジスタM14にとっての負荷抵抗の値がM11,M12,M13のオンまたはオフ状態に応じて変化するように構成されている。
The MOS transistors M11 to M14 and M5 to M8 constituting the
ゲート制御回路685は、左側の隣接ビットの立上り/立下り検出回路67からの検出信号UP_Lを反転するインバータINV3と、該インバータの出力と当該ドライバの他方の入力信号である前記第1ラッチF/F1の出力と同相の信号INPを入力とするANDゲートG6と、右側の隣接ビットの立上り/立下り検出回路67からの検出信号UP_Rを反転するインバータINV4および該インバータの出力と当該ドライバの他方の入力信号である前記第1ラッチF/F1の出力と同相の信号INPを入力とするANDゲートG7とから構成されている。プリバッファ684のトランジスタのうちM11のゲート端子には前記第1ラッチF/F1の出力と同相の信号INPが印加され、トランジスタM12のゲート端子には前記ANDゲートG6の出力が印加され、トランジスタM13のゲート端子には前記ANDゲートG7の出力が印加され、トランジスタM14のゲート端子には前記レベルシフト回路686の出力が印加されている。
The
本実施例のハイ側のゲート制御回路685とプリバッファ684の動作は、信号の変化が逆になるだけで図8のロウ側のゲート制御回路683とプリバッファ682の動作とほぼ同様であるので説明は省略する。図10の実施例のプリバッファ684を使用した場合には、隣接ピンの信号の変化の仕方によって負荷容量CLが異なったとしても立上り時間Trをほぼ一定にすることができる。
The operations of the high-side
次に、前記実施例のドライバ回路68の変形例を、図11を用いて説明する。図11の変形例(タイプA)は、図8におけるプリバッファ682のPチャネルMOSトランジスタM1〜M3のうちM3を省略するとともに、隣接ビットの立上り/立下り検出信号DOWN_LとDOWN_Rの論理積をとるANDゲートG8を設けて、該ゲートG8の出力と当該ドライバの一方の入力信号INNをNANDゲートG4に入力してその出力でプリバッファ682のPチャネルMOSトランジスタM2をオン、オフ制御するよう構成したものである。図示しないが、ハイ側の出力トランジスタM9のプリバッファ684とゲート制御回路685に関しても同様な変更がなされている。図11において、ANDゲートG8の代わりにORゲートを用いるようにした変形例(タイプB)も考えられる。
Next, a modification of the
図12は上記変形例を適用した場合における負荷容量CLと信号の立下り時間Tfの関係を示す。タイプAのドライバ回路を用いたアドレス駆動回路においては、着目するビットのアドレス信号が立ち下がるときに隣接ビットのアドレス信号が共に立ち下がる場合には、MOSトランジスタM1,M2のうちM1のみがオンされるが、このとき負荷容量CLはサスティン容量のみで小さいため信号の立下り時間Tfは比較的短い。一方、隣接ビットのアドレス信号が共に変化しない場合には、MOSトランジスタM1とM2の両方がオンされるが、このとき負荷容量CLはサスティン容量と2つの隣接ピン容量を足したものとなり比較的大きいため、立下り時間Tfは隣接ビットのアドレス信号が共に立ち下がるときとほぼ同じになるように、MOSトランジスタM1,M2のサイズが設定されている。 FIG. 12 shows the relationship between the load capacitance CL and the signal fall time Tf when the above modification is applied. In an address driving circuit using a type A driver circuit, when the address signal of the adjacent bit falls when the address signal of the bit of interest falls, only M1 of the MOS transistors M1 and M2 is turned on. However, at this time, since the load capacitance CL is only the sustain capacitance and is small, the signal fall time Tf is relatively short. On the other hand, when the address signal of the adjacent bit does not change, both the MOS transistors M1 and M2 are turned on. At this time, the load capacitance CL is a sum of the sustain capacitance and the two adjacent pin capacitances and is relatively large. Therefore, the sizes of the MOS transistors M1 and M2 are set so that the falling time Tf is substantially the same as when both address signals of adjacent bits fall.
なお、タイプAのドライバ回路を用いたアドレス駆動回路においては、着目するビットのアドレス信号が立ち下がるときに隣接ビットのアドレス信号の一方が立ち下がる場合には、共に立ち下がる場合と同様にMOSトランジスタM1,M2のうちM1のみがオンされるが、このとき負荷容量CLはサスティン容量と一方の隣接ピン容量を足したもので若干大きいため信号の立下り時間TfはΔT1だけ長くなる。ただし、この時間ΔT1はトランジスタM2を設けない場合における時間差ΔT0の約1/2であるため、立下り時間Tfの変化を小さくすることができる。 In the address driving circuit using the type A driver circuit, when one of the address signals of the adjacent bits falls when the address signal of the bit of interest falls, the MOS transistor is the same as when both fall. Only M1 out of M1 and M2 is turned on. At this time, the load capacitance CL is a sum of the sustain capacitance and one adjacent pin capacitance, and is slightly large, so that the signal fall time Tf is increased by ΔT1. However, since this time ΔT1 is about ½ of the time difference ΔT0 when the transistor M2 is not provided, the change in the fall time Tf can be reduced.
タイプBのドライバ回路を用いたアドレス駆動回路においては、着目するビットのアドレス信号が立ち下がるときに隣接ビットのアドレス信号の一方が立ち下がる場合には、共に変化しない場合と同様にMOSトランジスタM1,M2の両方がオンされるが、このとき負荷容量CLはサスティン容量と一方の隣接ピン容量を足したもので共に変化しないときよりも若干小さいため信号の立下り時間TfはΔT2だけ短くなる。ただし、この時間ΔT2はトランジスタM2を設けない場合における時間差ΔT0の約1/2であるため、立下り時間Tfの変化を小さくすることができる。 In an address driving circuit using a type B driver circuit, when one of the adjacent bit address signals falls when the address signal of the bit of interest falls, the MOS transistors M1, M1 and M2 are not changed. Both M2 are turned on, but at this time, the load capacitance CL is slightly smaller than the sum of the sustain capacitance and one adjacent pin capacitance and does not change, so the signal fall time Tf is shortened by ΔT2. However, since the time ΔT2 is about ½ of the time difference ΔT0 when the transistor M2 is not provided, the change in the fall time Tf can be reduced.
図13には、本発明に係るアドレス駆動回路の他の実施例を示す。
一般的には一つのPDPパネル10のアドレス線16を駆動するために複数のアドレス駆動回路(IC)60を用いるが、この際に一つ一つのアドレス駆動回路(IC)60は所定の範囲の隣り合ったアドレス線16を駆動するために用いられる。この所定の範囲の隣り合ったアドレス線16を駆動するための表示データは一つ一つのアドレス駆動回路(IC)60に送られるべきデータ量ごとに並列に供給される。第一のアドレス駆動回路(IC)60を1フレーム期間駆動させるための表示データを第一のアドレス駆動回路(IC)60が受ける際、この第一のアドレス駆動回路(IC)60と一方が隣り合ったアドレス駆動回路(IC)60が駆動するアドレス線16と隣り合っている第一のアドレス駆動回路(IC)60に駆動されるアドレス線16に供給される表示データを本明細書では先頭ビットと呼び、この第一のアドレス駆動回路(IC)60と他方が隣り合ったアドレス駆動回路(IC)60が駆動するアドレス線16と隣り合っている第一のアドレス駆動回路に駆動されるアドレス線16に供給される表示データを本明細書では最終ビットと呼ぶ。
FIG. 13 shows another embodiment of the address driving circuit according to the present invention.
In general, a plurality of address driving circuits (IC) 60 are used to drive the address lines 16 of one
この実施例のアドレス駆動回路(IC)60は、先頭ビットのドライバ回路に設けられている立上り/立下り検出回路の検出信号UP1,DOWN1をチップの外部へ出力するための端子P1,P2と、最終ビットのドライバ回路に設けられている立上り/立下り検出回路の検出信号UP2,DOWN2をチップの外部へ出力するための端子P3,P4と、他のアドレス駆動回路(IC)の先頭ビットのドライバ回路に設けられている立上り/立下り検出回路からチップ外部へ出力された検出信号UP1,DOWN1を右側隣接ビット立上り/立下り検出信号UP-R,DOWN_Rとして受ける端子P5,P6と、他のアドレス駆動回路(IC)の最終ビットのドライバ回路に設けられている立上り/立下り検出回路からチップ外部へ出力された検出信号UP2,DOWN2を左側隣接ビット立上り/立下り検出信号UP-L,DOWN_Lとして受ける端子P7,P8とを設けたものである。 The address drive circuit (IC) 60 of this embodiment includes terminals P1 and P2 for outputting detection signals UP1 and DOWN1 of the rising / falling detection circuit provided in the driver circuit of the first bit to the outside of the chip, Terminals P3 and P4 for outputting detection signals UP2 and DOWN2 of the rising / falling detection circuit provided in the final bit driver circuit to the outside of the chip, and a driver of the first bit of another address driving circuit (IC) Terminals P5 and P6 for receiving detection signals UP1 and DOWN1 output from the rising / falling detection circuit provided in the circuit as the right adjacent bit rising / falling detection signals UP-R and DOWN_R, and other addresses Detection signals UP2 and DOWN2 output to the outside of the chip from the rising / falling detection circuit provided in the driver circuit of the last bit of the drive circuit (IC) Left adjacent bit rise / fall detection signal UP-L, is provided with a and terminal P7, P8 receive as DOWN_L.
上記外部端子P1〜P8を持たないアドレス駆動回路(IC)を複数個使用したPDP表示装置においては、先頭ビットと最終ビットのドライバ回路はそれぞれ一方の隣接ビットのドライバ回路からの立上り/立下り検出信号がないため、所望の速度でアドレス信号を変化させることができないが、本実施例を適用したアドレス駆動回路(IC)を複数個使用したPDP表示装置においては、最適な速度でアドレス信号を変化させることができ、それによって表示モードによって表示画質が低下したりアドレス線から電磁波が放射されたりするのを回避することができるようになる。 In a PDP display device using a plurality of address drive circuits (ICs) having no external terminals P1 to P8, the leading and trailing bit driver circuits each detect rise / fall from one adjacent bit driver circuit. Since there is no signal, the address signal cannot be changed at a desired speed. However, in a PDP display device using a plurality of address driving circuits (ICs) to which this embodiment is applied, the address signal is changed at an optimum speed. Accordingly, it is possible to prevent the display image quality from being deteriorated or electromagnetic waves are radiated from the address lines depending on the display mode.
図14には、本発明に係るアドレス駆動回路のさらに他の実施例を示す。
この実施例のアドレス駆動回路(IC)60は、先頭ビットのドライバ回路と最終ビットのドライバ回路に隣接して、アドレス線を駆動するための表示データをシフトするシフトレジスタ61を構成するダミーのフリップフロップDFF1,DFF2およびシフトレジスタ61でシフトされたデータをラッチするダミーのラッチ(図7のF/F1,F/F2に相当)DLT1,DLT2と、これらのラッチに取り込まれたデータに基づいて信号が立ち上がるか立ち下がるかを検出するダミーの立上り/立下り検出回路DTC1,DTC2とを設けたものである。
FIG. 14 shows still another embodiment of the address driving circuit according to the present invention.
The address drive circuit (IC) 60 of this embodiment is a dummy flip-flop that constitutes a
この実施例のアドレス駆動回路(IC)60を使用したPDP表示装置では、システムの制御回路20(図5参照)が隣接するアドレス駆動回路(IC)60の先頭ビットのドライバ回路と最終ビットのドライバ回路に供給すべき表示データを付加してシフトレジスタ61に供給してやる必要があるため、制御回路の負担が増加するというデメリットはあるものの図13の実施例のアドレス駆動回路(IC)60のように外部端子の数を増加させることなく、最適な速度でアドレス信号を変化させることができ、それによって表示モードによって表示画質が低下したりアドレス線から電磁波が放射されたりするのを回避することができるようになるという利点がある。
In the PDP display device using the address drive circuit (IC) 60 of this embodiment, the system control circuit 20 (see FIG. 5) has a first bit driver circuit and a last bit driver of the adjacent address drive circuit (IC) 60. Since the display data to be supplied to the circuit needs to be added and supplied to the
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば上記実施例では、ドライバ回路がMOSトランジスタにより構成されているが、バイポーラ・トランジスタにより構成されていても良い。また、上記実施例では、ドライバ回路の最終出力段がPチャネルMOSトランジスタとNチャネルMOSトランジスタにより構成されているが、2個のNチャネルMOSトランジスタを直列に接続した出力段であっても良い。 The invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Nor. For example, in the above embodiment, the driver circuit is constituted by a MOS transistor, but it may be constituted by a bipolar transistor. In the above embodiment, the final output stage of the driver circuit is composed of a P-channel MOS transistor and an N-channel MOS transistor, but it may be an output stage in which two N-channel MOS transistors are connected in series.
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である面放電型のPDPのアドレス駆動回路に適用した場合について説明したが、本発明はそれに限定されるものでなく、対向放電型のPDPのアドレス駆動回路に利用することができる。 In the above description, the case where the invention made mainly by the present inventor is applied to the address drive circuit of the surface discharge type PDP which is the field of use as the background has been described, but the present invention is not limited thereto. It can be used for an address drive circuit of a counter discharge type PDP.
10 表示パネル(PDP)
60 アドレスドライバ
61 シフトレジスタ
64 ドライバ部
67 立上り/立下り検出回路
68 単位出力ドライバ
681 出力段
682,684 プリバッファ
683,685 ゲート制御回路
686 レベルシフト回路
CR1〜CR4 時定数回路
10 Display panel (PDP)
60
Claims (10)
上記複数の単位駆動回路は、
入力された表示データに基づいて上記電圧パルスが立ち上がるか立ち下がるかを検出して検出信号を出力する検出回路をそれぞれ上記単位駆動回路ごとに備え、上記単位駆動回路が隣接する2つの上記単位駆動回路の上記検出回路から出力される上記検出信号に基づいて上記電圧パルスがハイからロウ又はロウからハイに変化する速度を制御するように構成されていることを特徴とするアドレス電極駆動用半導体集積回路。 A plurality of unit drive circuits for converting a display data signal having a predetermined amplitude into a high voltage pulse having an amplitude larger than the predetermined amplitude, and a plurality of unit drive circuits for outputting the high voltage pulses generated by the plurality of unit drive circuits, respectively. An address electrode driving semiconductor integrated circuit comprising an external terminal and generating and outputting a signal for driving an address line of a plasma display panel,
The plurality of unit drive circuits are:
Each of the unit drive circuits includes a detection circuit that detects whether the voltage pulse rises or falls based on input display data and outputs a detection signal, and the unit drive circuits are adjacent to each other. An address electrode driving semiconductor integrated circuit configured to control the speed at which the voltage pulse changes from high to low or from low to high based on the detection signal output from the detection circuit of the circuit. circuit.
上記複数の単位駆動回路のうち先頭と最終の単位駆動回路は、それぞれ隣接する一方の上記外部端子に対応する上記単位駆動回路の上記検出回路から出力される上記検出信号と上記第1ダミー検出回路または第2ダミー検出回路から出力される上記検出信号とに基づいて上記電圧パルスがハイからロウ又はロウからハイに変化する速度を制御し、
上記第1ダミー検出回路には当該アドレス電極駆動用半導体集積回路とは別の一方が当該アドレス電極駆動用半導体集積回路と隣り合った第1アドレス電極駆動用半導体集積回路へ供給される表示データのうち最終データと同一のデータが供給され、
上記第2ダミー検出回路には当該アドレス電極駆動用半導体集積回路とは別の他方が当該アドレス電極駆動用半導体集積回路と隣り合った第2アドレス駆動用半導体集積回路へ供給される表示データのうち先頭データと同一のデータが供給されることを特徴とする請求項1に記載のアドレス電極駆動用半導体集積回路。 First detecting the voltage pulse rising or falling based on display data to be displayed on the address electrode driving semiconductor integrated circuit plasma display device adjacent to the address electrode driving semiconductor integrated circuit and outputting a detection signal A dummy detection circuit and a second dummy detection circuit;
Of the plurality of unit drive circuits, the first and last unit drive circuits each include the detection signal and the first dummy detection circuit output from the detection circuit of the unit drive circuit corresponding to one of the adjacent external terminals. Alternatively, based on the detection signal output from the second dummy detection circuit, the speed at which the voltage pulse changes from high to low or from low to high is controlled.
In the first dummy detection circuit, one of the display data supplied to the first address electrode driving semiconductor integrated circuit adjacent to the address electrode driving semiconductor integrated circuit is different from the address electrode driving semiconductor integrated circuit. The same data as the final data is supplied,
Of the display data supplied to the second address driving semiconductor integrated circuit, the other one of the second dummy detection circuits is different from the address electrode driving semiconductor integrated circuit and is adjacent to the address electrode driving semiconductor integrated circuit. 2. The address electrode driving semiconductor integrated circuit according to claim 1, wherein the same data as the head data is supplied.
上記第1プリバッファまたは第2プリバッファを構成するトランジスタのうち負荷用トランジスタのオン抵抗が、上記単位駆動回路が駆動すべき上記外部端子と隣接する上記外部端子に対応された上記単位駆動回路の上記検出回路から出力される上記検出信号に基づいて変化されることにより、上記電圧パルスがハイからロウ又はロウからハイに変化する速度を制御するように構成されていることを特徴とする請求項1に記載のアドレス電極駆動用半導体集積回路。 The unit drive circuit includes: an output stage including a first output transistor and a second output transistor connected in series between a first power supply voltage terminal and a second power supply voltage terminal; and the first output A first pre-buffer for driving the control terminal of the transistor, and a second pre-buffer for driving the control terminal of the second output transistor,
Of the transistors constituting the first pre-buffer or the second pre-buffer, the on-resistance of the load transistor is that of the unit driving circuit corresponding to the external terminal adjacent to the external terminal to be driven by the unit driving circuit. The speed of the voltage pulse changing from high to low or from low to high is controlled by being changed based on the detection signal output from the detection circuit. 2. A semiconductor integrated circuit for driving an address electrode according to 1.
上記並列形態の3個のトランジスタのうち同一サイズの2個のトランジスタの一方は、表示データに応じた入力信号と上記単位駆動回路が駆動すべき上記外部端子と隣接する一方の上記外部端子に対応された単位駆動回路の上記単位駆動回路の上記検出回路から出力される上記検出信号との論理積をとった信号によりオン、オフ動作され、
上記並列形態の3個のトランジスタのうち同一サイズの2個のトランジスタの他方は、表示データに応じた入力信号と上記単位駆動回路が駆動すべき上記外部端子と隣接する他方の上記外部端子に対応された単位駆動回路の上記単位駆動回路の上記検出回路から出力される上記検出信号との論理積をとった信号によりオン、オフ動作されることを特徴とする請求項5に記載のアドレス電極駆動用半導体集積回路。 The three transistors in the parallel form are turned on and off by an input signal corresponding to display data.
One of the two transistors having the same size among the three transistors in parallel form corresponds to an input signal corresponding to display data and one of the external terminals adjacent to the external terminal to be driven by the unit driving circuit. The unit drive circuit is turned on and off by a signal obtained by ANDing the detection signal output from the detection circuit of the unit drive circuit.
The other of the two transistors of the same size among the three transistors in the parallel configuration corresponds to an input signal corresponding to display data and the other external terminal adjacent to the external terminal to be driven by the unit driving circuit. 6. The address electrode drive according to claim 5, wherein an on / off operation is performed by a signal obtained by ANDing the detection signal output from the detection circuit of the unit drive circuit of the unit drive circuit. Semiconductor integrated circuit.
上記並列形態の2個のトランジスタのうち一方のトランジスタは表示データに応じた入力信号によりオン、オフ動作され、
上記並列形態の2個のトランジスタのうち他方のトランジスタは、表示データに応じた入力信号と上記論理ゲート回路から出力される検出信号との論理積をとった信号によりオン、オフ動作されることを特徴とする請求項7に記載のアドレス電極駆動用半導体集積回路。 The logical unit or logical sum of the detection signals output from the detection circuit of the unit drive circuit of the unit drive circuit corresponding to the external terminal adjacent to the external terminal to be driven by the unit drive circuit is obtained. A logic gate circuit for generating
One of the two parallel transistors is turned on and off by an input signal corresponding to display data,
The other transistor of the two parallel transistors is turned on / off by a signal obtained by ANDing an input signal corresponding to display data and a detection signal output from the logic gate circuit. 8. The semiconductor integrated circuit for driving an address electrode according to claim 7.
当該アドレス駆動用半導体集積回路とは別の第1アドレス駆動用半導体集積回路から出力される検出信号を受けて上記先頭ビットの表示データ信号を受ける単位駆動回路へ供給する第3外部端子と、
当該アドレス駆動用半導体集積回路とは別の第2アドレス駆動用半導体集積回路から出力される検出信号を受けて上記最終ビットの表示データ信号を受ける単位駆動回路へ供給する第4外部端子とを備えることを特徴とする請求項1に記載のアドレス電極駆動用半導体集積回路。 A first external terminal that outputs a detection signal output from a detection circuit of a unit drive circuit that receives a display data signal of the first bit among the plurality of unit drive circuits, and display data of the last bit among the plurality of unit drive circuits A second external terminal that outputs a detection signal output from the detection circuit of the unit drive circuit that receives the signal;
A third external terminal that receives a detection signal output from a first address driving semiconductor integrated circuit different from the address driving semiconductor integrated circuit and supplies the detection signal to the unit driving circuit that receives the display data signal of the first bit;
A fourth external terminal that receives a detection signal output from a second address driving semiconductor integrated circuit different from the address driving semiconductor integrated circuit and supplies the detection signal to the unit driving circuit that receives the display data signal of the last bit; The semiconductor integrated circuit for driving an address electrode according to claim 1.
上記複数の単位駆動回路は入力された表示データに基づいて上記電圧パルスが立ち上がるか立ち下がるかを検出して検出信号を出力する検出回路をそれぞれ備え、上記単位駆動回路が隣接する上記外部端子に対応された上記単位駆動回路の上記検出回路から出力される上記検出信号に基づいて上記電圧パルスがハイからロウ又はロウからハイに変化する速度を制御するように構成されているアドレス電極駆動用半導体集積回路と、
上記プラズマディスプレイパネルとを、を備えてなることを特徴とするプラズマディスプレイ装置。 A plurality of unit drive circuits for converting a display data signal having a predetermined amplitude into a high voltage pulse having an amplitude larger than the predetermined amplitude, and a plurality of unit drive circuits for outputting the high voltage pulses generated by the plurality of unit drive circuits, respectively. Generate and output a signal that drives the address line of the plasma display panel with external terminals,
Each of the plurality of unit drive circuits includes a detection circuit that detects whether the voltage pulse rises or falls based on input display data and outputs a detection signal, and the unit drive circuit is connected to the adjacent external terminal. Address electrode driving semiconductor configured to control the speed at which the voltage pulse changes from high to low or from low to high based on the detection signal output from the detection circuit of the corresponding unit drive circuit An integrated circuit;
A plasma display device comprising the plasma display panel.
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