JP2006074888A - Gate control device of thyristor - Google Patents
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Abstract
Description
この発明は、複数のサイリスタを直列接続してなるサイリスタバルブに対して、特に系統事故などによりターンオフ後の余裕角が不足した場合に確実にサイリスタを保護するゲート信号を出力できるゲート制御装置に関する。 The present invention relates to a gate control device capable of reliably outputting a gate signal for protecting a thyristor when a margin angle after turn-off is insufficient due to a system fault or the like, with respect to a thyristor valve formed by connecting a plurality of thyristors in series.
主として耐電圧性を高めるため、複数のサイリスタを直列接続して構成したサイリスタアーム(以下サイリスタバルブという)がある。このようなサイリスタバルブを同時に制御するためにゲート制御装置が用いられている。
従来のゲート制御装置は例えば特許文献1の第4図に開示されているものがある。同図の説明は特許文献1に詳細に示されているが、本願発明の理解を助けるため、以下に簡単に説明を行う。特許文献1の第4図においてS1〜Snは直列接続されサイリスタバルブを構成する複数個のサイリスタ、P,Nは直列接続されたサイリスタバルブの両端の端子、R1〜RnとC1〜Cnは個々のサイリスタの分担電圧を均等化するため、個々のサイリスタに並列に接続された抵抗とコンデンサである。
IVはサイリスタに逆電圧が印加されたことを検出する逆電圧検出手段、FVはサイリスタに順電圧が印加されたことを検出する順電圧検出手段、Tは逆電圧検出信号で動作する点弧余裕角検出タイマー、CCはサイリスタバルブの導通指令(ON信号)を出力する導通制御回路、FFは前記導通指令によりセットされ前記タイマーの出力信号でリセットされるフリップフロップ回路、ANは前記フリップフロップの状態信号と順電圧検出手段(FV)の出力信号とのANDをとるAND回路、DFはAND回路の出力の立上りをとらえてパルスを出力する微分回路、PAは前記パルスを増幅して所定時間長さのゲート信号を出力するパルスアンプ回路、PTはパルスアンプ回路PAの出力パルスを絶縁して各サイリスタ素子のゲートに加えるパルストランスである。
There is a thyristor arm (hereinafter referred to as a thyristor valve) configured by connecting a plurality of thyristors in series in order to mainly improve withstand voltage. A gate controller is used to control such thyristor valves simultaneously.
A conventional gate control device is disclosed, for example, in FIG. The description of this figure is shown in detail in Japanese Patent Application Laid-Open No. H11-260260. However, in order to help understanding of the present invention, a brief description will be given below. In FIG. 4 of
IV is a reverse voltage detection means for detecting that a reverse voltage is applied to the thyristor, FV is a forward voltage detection means for detecting that a forward voltage is applied to the thyristor, and T is an ignition margin that operates with a reverse voltage detection signal. Angle detection timer, CC is a conduction control circuit that outputs a thyristor valve conduction command (ON signal), FF is a flip-flop circuit that is set by the conduction command and is reset by the output signal of the timer, AN is the state of the flip-flop An AND circuit that ANDs the signal and the output signal of the forward voltage detection means (FV), DF is a differentiating circuit that outputs a pulse in response to the rise of the output of the AND circuit, and PA amplifies the pulse for a predetermined time length The pulse amplifier circuit that outputs the gate signal of the transistor, PT is isolated from the output pulse of the pulse amplifier circuit PA and added to the gate of each thyristor element Pulse is a transformer.
従来のゲート制御装置の課題について説明するため、図7に特許文献1の第4図の回路を論理回路で構成した例を示す。図7の各部符号は特許文献1の第4図の符号に合わせて図示している。順電圧検出手段FVは、直列接続されたn個のサイリスタS1〜Snに順電圧が印加されたことを示すサイリスタ順電圧信号FV1〜FVnを入力し、これらの全信号のOR条件で順電圧信号(以下FV信号)を出力するOR回路で構成されている。即ち、どれか1つでもサイリスタに順電圧が掛かっていると順電圧検出する。また、逆電圧検出手段IVは直列接続されたn個のサイリスタのうち、逆回復電荷量の多いサイリスタから順に4個(ここでは仮に4個で説明する)のサイリスタを選びそれらのサイリスタに逆電圧が印加されたことを示すサイリスタ逆電圧信号RV1〜RV4を入力し、これらのいずれかが立ち上がった時点でセットし、これらのいずれかが立ち下がった時点でリセットする第1フリップフロップ回路100で構成し、第1フリップフロップ100の状態を逆電圧信号(以下RV信号)として出力する。
第1フリップフロップ100は特許文献1の第4図のフリップフロップFFとは別のものである。
In order to explain the problem of the conventional gate control device, FIG. 7 shows an example in which the circuit of FIG. Each part code | symbol of FIG. 7 is shown in figure according to the code | symbol of FIG. The forward voltage detection means FV inputs thyristor forward voltage signals FV1 to FVn indicating that the forward voltage is applied to n thyristors S1 to Sn connected in series, and the forward voltage signal is obtained under the OR condition of all these signals. It is composed of an OR circuit that outputs (hereinafter referred to as FV signal). That is, if any one of the thyristors is applied with a forward voltage, the forward voltage is detected. The reverse voltage detection means IV selects four thyristors in order from the thyristor with the largest reverse recovery charge among n thyristors connected in series (in this case, tentatively described as four) and selects the reverse voltage to those thyristors. Is input by thyristor reverse voltage signals RV1 to RV4 indicating that the voltage is applied, and is set when any of them rises, and is reset when any of them falls. Then, the state of the first flip-
The first flip-
図7の回路は次の条件でゲート信号を出力する。即ち 1)順電圧検出回路FVが少なくとも1個以上のサイリスタに順電圧がかかっていることを検出し−AND−2)フリップフロップFFがセット状態にある。
そして、FFがセットされている条件は、3)現在または過去に導通制御回路CCからセット信号が出力され、その後、逆電圧検出回路FVからのリセット信号がまだ到着していないという条件である。
The circuit of FIG. 7 outputs a gate signal under the following conditions. That is, 1) The forward voltage detection circuit FV detects that a forward voltage is applied to at least one thyristor, and -AND-2) the flip-flop FF is in the set state.
The conditions under which FF is set are the conditions that 3) a set signal is output from the continuity control circuit CC at present or in the past, and then a reset signal from the reverse voltage detection circuit FV has not yet arrived.
次に従来装置における余裕角不足時のサイリスタバルブ保護動作について説明する。サイリスタは、一般にターンオフ後に素子に逆電圧が所定時間以上の長さ(これを余裕角という)に渡って印加されないと(即ち余裕角不足の場合)完全にターンオフできないという特性を持っている。しかも、この時間は素子によってばらつきがあるため、例えば、系統事故などに伴って電源の電圧波形に異常が生じるなどして、サイリスタ素子に印加される逆電圧時間が短くなると、一部の素子はターンオフできるが、一部の素子はターンオフできないというような状態が生じる場合がある。そのような現象が生じた場合には、サイリスタバルブの全電圧(PN間電圧)がターンオフした素子に印加されて素子が故障する恐れがある。このような不具合を防止するため、逆電圧時間を常時監視し、これが所定の値以下となったとき、全素子にゲート信号を与えて全素子を再点弧させる。 Next, the thyristor valve protection operation when the margin angle is insufficient in the conventional apparatus will be described. A thyristor generally has a characteristic that it cannot be completely turned off unless a reverse voltage is applied to the device for a predetermined time or longer (this is called a margin angle) after the turn-off (that is, when the margin angle is insufficient). Moreover, since this time varies depending on the element, for example, when the reverse voltage time applied to the thyristor element is shortened due to, for example, an abnormality in the voltage waveform of the power supply due to a system fault or the like, some elements There may be a situation where some elements cannot be turned off, although they can be turned off. When such a phenomenon occurs, the entire voltage of the thyristor valve (voltage between PNs) may be applied to the turned off element, causing the element to fail. In order to prevent such a problem, the reverse voltage time is constantly monitored, and when this time becomes a predetermined value or less, a gate signal is given to all elements to re-ignite all elements.
この保護ロジックは、図7の点弧余裕角検出タイマーTの設定時間をサイリスタがターンオフできる時間(T0)より長く設定し、逆電圧時間がT0より短い素子があって、RV信号がTOより早い時点で変化しても、フリップフロップFFのリセットを遅らせ、FV信号が入力されればゲート信号を出せるようにしておくことで実現している。なお、逆電圧を検出するサイリスタとしてはS1~Snの中で逆回復電荷量の最も大きい素子(逆電圧印加時間がアーム内で最も短い素子)を代表素子として選択するなどの回路構成が用いられることが多い。代表素子の数は1個以上n個までの任意の数が用いられる。 In this protection logic, the setting time of the ignition margin angle detection timer T in FIG. 7 is set longer than the time (T0) in which the thyristor can be turned off, there is an element whose reverse voltage time is shorter than T0, and the RV signal is earlier than TO. Even if it changes at the time, it is realized by delaying resetting of the flip-flop FF so that a gate signal can be output if an FV signal is input. As the thyristor for detecting the reverse voltage, a circuit configuration is used in which an element having the largest reverse recovery charge amount (an element having the shortest reverse voltage application time in the arm) among S1 to Sn is selected as a representative element. There are many cases. The number of representative elements is any number between 1 and n.
以下、実施の形態の説明を含めて、理解を助けるため、サイリスタはS1〜Snまで逆回復電荷量の多い順に(逆電圧印加時間がアーム内で短い素子の順に)並んでいるものとし、S1〜S4を代表として選択したと仮定した説明をおこなう。
図8は系統電圧に大きな歪みがある場合の従来装置の動作を説明する波形説明図である。図中、IV1はアーム中で逆回復電荷量(以下Qrrとも言う)が最大の素子(S1)の逆電圧検出信号(IV検出信号)を示し、IV2は2番目にQrrの大きい素子(S2)のIV検出信号を示す。
FV1はS1素子の順電圧検出信号(FV検出信号)。FV2はS2素子のFV検出信号を示す。
たとえば、図8に示すようにターンオフ直後(図中(2)で示すタイミング)のバルブPN間に図示(3)と(5)のタイミングで高周波の電圧変動が重畳したとする。このような場合、図中の(1)〜(9)の時点で、以下のような動作となる。
Hereinafter, in order to facilitate understanding including the description of the embodiments, it is assumed that the thyristors are arranged in descending order of the reverse recovery charge amount from S1 to Sn (in the order of elements in which the reverse voltage application time is short in the arm). The description will be made assuming that ~ S4 is selected as a representative.
FIG. 8 is an explanatory waveform diagram for explaining the operation of the conventional apparatus when there is a large distortion in the system voltage. In the figure, IV1 indicates a reverse voltage detection signal (IV detection signal) of the element (S1) having the largest reverse recovery charge amount (hereinafter also referred to as Qrr) in the arm, and IV2 is an element having the second largest Qrr (S2). The IV detection signal is shown.
FV1 is a forward voltage detection signal (FV detection signal) of the S1 element. FV2 indicates an FV detection signal of the S2 element.
For example, as shown in FIG. 8, it is assumed that high-frequency voltage fluctuations are superimposed at the timings (3) and (5) between the valves PN immediately after the turn-off (timing indicated by (2) in the figure). In such a case, the following operations are performed at points (1) to (9) in the figure.
(1)図示しない他の相のサイリスタに導通指令(0N信号)が与えられ、その相のサイリスタが0N動作を開始することにより、説明の対象とする相の転流動作が始まりアーム電流が減少し始める(図の「バルブ電流」参照)。このとき、当然、現在の点弧相には
導通制御回路CCからの導通指令が無くなっていることにより、フリップフロップFF(SET優先)のSET信号は「L」となっている。フリップフロップFFはセット優先であるし、この時点ではIVが逆電圧を検出していないからリセット信号も「L」であるため、FFはセットされたままでFF出力は「H」である。
(2)アーム電流が負になりサイリスタS1~Snが逆回復すると、各素子にはAC電圧を分圧した逆電圧が印加される。逆回復電荷量が大きい素子S1は印加される逆電圧が小さく、逆回復電荷量が小さい素子ほど印加される逆電圧が大きく、図に示すS1,S2,Snなどのように異なるレベルとなる。このとき、S1やS2の逆電圧IV1やIV2が検出され、IV信号が「H」となる。
(3)このタイミングで振動電圧が印加(図中の「電圧変動」参照)されたとする。振動電圧の大きさはS1の電圧が正に反転し、S2の電圧はほぼゼロ、他の素子の電圧は逆のままとなる程度であったと仮定する。即ち、AC電圧が振動してS1に印加される電圧が正電圧となると、S1の順電圧FV1が検出されFV信号は「H」となり、FFはセットされたままであるのでゲート信号が出力されて、S1はターンオンしてS1の素子電圧はゼロとなる。 このときIV信号は一旦「L」となる。
(1) When a conduction command (0N signal) is given to a thyristor of another phase (not shown) and the thyristor of that phase starts 0N operation, the commutation operation of the phase to be explained starts and the arm current decreases. Start (see “Valve Current” in the figure). At this time, as a matter of course, the SET signal of the flip-flop FF (SET priority) is “L” because the current firing phase has no conduction command from the conduction control circuit CC. The flip-flop FF has set priority. At this time, since the reverse voltage is not detected by IV, the reset signal is also “L”. Therefore, the FF remains set and the FF output is “H”.
(2) When the arm current becomes negative and the thyristors S1 to Sn reversely recover, a reverse voltage obtained by dividing the AC voltage is applied to each element. The element S1 having a large amount of reverse recovery charge has a smaller reverse voltage applied thereto, and the element having a smaller amount of reverse recovery charge has a larger reverse voltage applied, such as S1, S2, and Sn shown in the figure. At this time, reverse voltages IV1 and IV2 of S1 and S2 are detected, and the IV signal becomes “H”.
(3) It is assumed that an oscillating voltage is applied at this timing (see “voltage fluctuation” in the figure). It is assumed that the magnitude of the oscillating voltage is such that the voltage of S1 is inverted positively, the voltage of S2 is almost zero, and the voltages of the other elements remain reversed. That is, when the AC voltage oscillates and the voltage applied to S1 becomes a positive voltage, the forward voltage FV1 of S1 is detected, the FV signal becomes “H”, and the FF remains set, so the gate signal is output. , S1 is turned on, and the element voltage of S1 becomes zero. At this time, the IV signal once becomes “L”.
(4)S2の印加電圧が振動により逆電圧が一旦検出されなくなった後、再度逆電圧検出状態となり、IV信号は再度「H」となりタイマーTは時間カウントを開始する。
(5)S2の逆電圧印加期間がTOを超過する前にAC電圧が振動(ここでは電圧が下がる方向と仮定)してS1がオフし、正電圧印加となって順電圧FV1のみが再び検出される。この時点ではFFはまだセットされた状態にあるため、再びゲート信号が出力される。ゲート信号は所定の時間長さ(TG)の期間出力される。
(6)S2の逆電圧印加期間がTOを超過し、点弧余裕角検出タイマーTは出力を出してFFをリセットする。FFがリセットされた後はFV信号が出力されてもゲート信号は新たには出力されないが、直前に出力されたゲート信号はFFがリセットされてもTGの期間の間は継続して出力されている。
(7)上記(5)のゲート信号により、その間に、順次正電圧が印加された時点でほとんどの素子がターンオンする。しかしTG間のゲート信号が終了するまでアーム全体の電圧は負であるから、少なくともどれか1個の素子には逆電圧が印加されていることになり、その素子はターンオンしない。
(8)アーム電圧が正となり、それまでにオンしていない残り素子が順電圧印加となった時点でFVnが検出されFV信号が出力される。しかし、 FFがリセットされているため新たなゲート信号は出力されない。
(9)(7)に示したターンオンしなかった素子に全電圧が集中し、過電圧となって、この素子が故障する。
図8の(9)のタイミングの右側に「ゲート信号なし」と記載しているのは、課題の理解を助けるため、(9)のタイミングでゲート信号が出力されないことを明記したものである。
(5) Before the reverse voltage application period of S2 exceeds TO, the AC voltage oscillates (assuming that the voltage decreases in this case), S1 is turned off, the forward voltage is applied, and only the forward voltage FV1 is detected again. Is done. At this time, since the FF is still set, the gate signal is output again. The gate signal is output for a predetermined time length (TG).
(6) The reverse voltage application period of S2 exceeds TO, and the ignition margin angle detection timer T outputs and resets the FF. After the FF is reset, the gate signal is not newly output even if the FV signal is output, but the gate signal output immediately before is continuously output during the TG period even if the FF is reset. Yes.
(7) Due to the gate signal in (5) above, most of the elements are turned on when a positive voltage is sequentially applied. However, since the voltage of the entire arm is negative until the gate signal between TGs is completed, a reverse voltage is applied to at least one of the elements, and the element does not turn on.
(8) FVn is detected and the FV signal is output when the arm voltage becomes positive and the remaining elements that have not been turned on until then become forward voltage applied. However, no new gate signal is output because the FF is reset.
(9) All the voltages are concentrated on the element which is not turned on as shown in (7), and an overvoltage is generated, and this element fails.
The description “no gate signal” on the right side of the timing (9) in FIG. 8 clearly indicates that no gate signal is output at the timing (9) in order to help understanding of the problem.
従来のゲート制御装置は以上のように構成されているので、系統電圧に大きな歪みがない状態では、余裕角不足の際の素子保護は正常に動作する。しかし事故時などの系統交流電圧波形には周波数の高い振動電圧が発生することがあり、波形図によって詳細に説明したように、最初の振動電圧でタイマーが時間カウントを開始し、2回目の振動電圧付近で丁度タイマーがタイムアップしてしまうような時間間隔で振動電圧が印加されると、アーム内の一部の素子がターンオンできず、保護されない場合があるという課題があった。 Since the conventional gate control device is configured as described above, element protection when the margin angle is insufficient operates normally when the system voltage is not greatly distorted. However, a high-frequency vibration voltage may occur in the system AC voltage waveform at the time of an accident, etc. As explained in detail with reference to the waveform diagram, the timer starts counting time with the first vibration voltage, and the second vibration When an oscillating voltage is applied at such a time interval that the timer expires in the vicinity of the voltage, there is a problem that some elements in the arm cannot be turned on and may not be protected.
この発明は上記のような課題を解決するためになされたものであり、系統側で過大な振動電圧が発生した場合にもサイリスタバルブの全素子を完全にターンオンさせて保護することができるゲート制御装置を得ることを目的とする。 The present invention has been made to solve the above-described problems, and is capable of completely turning on and protecting all elements of a thyristor valve even when an excessive vibration voltage is generated on the system side. The object is to obtain a device.
この発明に係るゲート制御装置は、 複数のサイリスタ素子を直列接続してなるサイリスタバルブ、
前記サイリスタ素子の少なくとも1つに逆電圧が印加されていることを検出して出力する逆電圧検出手段、
前記逆電圧検出手段の出力に対応して、計時を開始し、前記計時が予め定めたタイマ設定時間に達したとき信号を出力する点弧余裕角検出タイマ、
指令された前記サイリスタバルブの導通指令信号をセット信号とし、前記点弧余裕角検出タイマの出力信号をリセット信号とするフリップフロップ回路、
前記サイリスタ素子の少なくとも一つに順電圧が印加されていることを検出する順電圧検出手段、
前記順電圧検出手段の検出信号と前記フリップフロップ回路の状態信号との論理積で前記サイリスタバルブにゲート信号を所定時間出力するとともに、前記点弧余裕角検出タイマをリセットするゲート信号出力回路を備えたものである。
A gate control device according to the present invention includes a thyristor valve formed by connecting a plurality of thyristor elements in series,
Reverse voltage detection means for detecting and outputting that a reverse voltage is applied to at least one of the thyristor elements;
In response to the output of the reverse voltage detection means, the timer starts counting time, and a firing margin angle detection timer that outputs a signal when the time reaches a predetermined timer setting time,
A flip-flop circuit that uses the commanded conduction command signal of the thyristor valve as a set signal and the output signal of the ignition margin angle detection timer as a reset signal;
Forward voltage detecting means for detecting that a forward voltage is applied to at least one of the thyristor elements;
A gate signal output circuit for outputting a gate signal to the thyristor valve for a predetermined time by a logical product of a detection signal of the forward voltage detection means and a state signal of the flip-flop circuit, and resetting the ignition margin angle detection timer; It is a thing.
この発明によれば、サイリスタ素子に印加される系統の電圧に振動電圧が重畳した場合にも、ゲート信号が出力されればその時点で点弧余裕角検出タイマーがゼロにリセットされ、再度FV信号がT0以上検出されるまではFFがセットされた状態を継続するため、バルブ全体が順バイアス状態となり、逆電圧印加時間がもっとも長い素子SnがFV信号FVnを検出した時点でもゲート信号を確実に出力できるようになるので、全ての素子を確実に保護することができる。 According to the present invention, even when the oscillation voltage is superimposed on the voltage of the system applied to the thyristor element, if a gate signal is output, the ignition margin angle detection timer is reset to zero at that time and the FV signal is output again. Since the FF is set until it is detected to be equal to or greater than T0, the entire valve is in a forward bias state, and the gate signal is reliably obtained even when the element Sn having the longest reverse voltage application time detects the FV signal FVn. Since it becomes possible to output, all elements can be reliably protected.
実施の形態1.
以下、この発明の実施の形態1を図1〜図3に基づいて説明する。
図1はサイリスタバルブとゲート制御装置の接続関係、及びゲート制御装置の構成を示すブロック図である。
図1においてS1〜Snは直列接続されサイリスタバルブを構成する複数個のサイリスタ、P、Nは直列接続された複数のサイリスタバルブの両端の端子、R1〜RnとCl〜Cnはサイリスタの分担電圧を均等化するため各サイリスタに並列に接続された抵抗とコンデンサ、RVはサイリスタに逆電圧が印加されたことを検出する逆電圧検出手段(特許文献1ではIVと呼ばれている)である。FVはサイリスタに順電圧が印加されたことを検出する順電圧検出手段、Tは逆電圧検出手段の出力である逆電圧信号(RV信号)が入力され入力が「H」状態である期間だけ計時動作しリセット信号により計時をゼロにリセットするリセット付き点弧余裕角検出タイマ(以下、点弧余裕角検出タイマという)である。
CCはサイリスタバルブの導通指令を出力する導通制御回路、FFは前記導通指令によりセットされ前記タイマーの出力信号でリセットされるフリップフロップ、ANDは前記フリップフロップの状態信号と順電圧検出手段の出力信号とのANDをとるAND回路、 OSはAND回路の立上りで所定時間(以下、TGとする)のゲート信号を出力するワンショット回路、EOは前記ゲート信号を光信号に変換し光ファイバーLG1〜LGnを介してサイリスタS1〜Snのゲートに与える変換回路である。
図1の回路構成要素は前述の特許文献1の第4図の構成要素と同種の要素を用いている(図1のワンショット回路OSは特許文献1のDFと、RVはIVと、EOはPAと同じである。)が、接続はOSの出力(ゲート信号)をタイマーTに接続して、ゲート信号によりタイマーをリセットする構成としている点が異なっている。なお、導通制御回路CCは本発明のゲート制御装置には含まれず、外部に設置されていても良い。
FIG. 1 is a block diagram showing a connection relationship between a thyristor valve and a gate control device and a configuration of the gate control device.
In FIG. 1, S1 to Sn are a plurality of thyristors connected in series to constitute a thyristor valve, P and N are terminals at both ends of the plurality of thyristor valves connected in series, and R1 to Rn and Cl to Cn are voltages shared by the thyristors. A resistor and a capacitor connected in parallel to each thyristor for equalization, and RV are reverse voltage detection means for detecting that a reverse voltage is applied to the thyristor (referred to as IV in Patent Document 1). FV is a forward voltage detecting means for detecting that a forward voltage is applied to the thyristor, T is timed only during a period in which a reverse voltage signal (RV signal) output from the reverse voltage detecting means is input and the input is in the “H” state. An ignition margin angle detection timer with reset (hereinafter referred to as an ignition margin angle detection timer) that operates and resets the time measurement to zero by a reset signal.
CC is a conduction control circuit that outputs a conduction command for the thyristor valve, FF is a flip-flop that is set by the conduction command and is reset by the output signal of the timer, AND is a state signal of the flip-flop and an output signal of the forward voltage detection means An AND circuit that takes an AND with the OS, OS is a one-shot circuit that outputs a gate signal for a predetermined time (hereinafter referred to as TG) at the rise of the AND circuit, EO converts the gate signal into an optical signal, and optical fibers LG1 to LGn And a conversion circuit applied to the gates of the thyristors S1 to Sn.
The circuit components in FIG. 1 use the same types of components as the components in FIG. 4 of the above-mentioned Patent Document 1 (the one-shot circuit OS in FIG. 1 is DF, RV is IV, and EO is Patent Document 1) However, the connection is different in that the output of the OS (gate signal) is connected to the timer T and the timer is reset by the gate signal. The conduction control circuit CC is not included in the gate control device of the present invention, and may be installed outside.
フリップフロップFFはセット優先であり、セット信号が入力されている期間はセット状態を継続し、前記セット信号が無い条件でリセット信号が入力された時にリセット状態に移行する。
図2は図1の順電圧検出手段FVおよび逆電圧検出手段RVを含むゲート制御装置の構成をより具体的に示したものである。図2に示す回路から導通制御回路CCを除いた部分は本発明に言うゲート信号出力回路である。
順電圧検出手段FVは直列接続されたn個のサイリスタS1〜Snに順電圧が印加されたことを示すサイリスタ順電圧信号FV1〜FVnを入力し、これらの全信号のOR条件で順電圧信号(以下FV信号)を出力するOR回路で構成されている。また、逆電圧検出手段RVは直列接続されたn個のサイリスタのうち、逆回復電荷量の多いサイリスタから順に4個(後述するが4個に限定はしない)のサイリスタを選び、それらのサイリスタに逆電圧が印加されたことを示すサイリスタ逆電圧信号RV1〜RV4を入力し、これらのいずれかが立ち上がった時点でセットし、これらのいずれかが立ち下がった時点でリセットするリセット優先の第1フリップフロップ100で構成し、第1フリップフロップ100の状態信号を逆電圧信号(以下RV信号)として出力する。
The flip-flop FF has set priority and continues the set state while the set signal is input, and shifts to the reset state when the reset signal is input without the set signal.
FIG. 2 shows more specifically the configuration of the gate control device including the forward voltage detection means FV and the reverse voltage detection means RV of FIG. The portion excluding the conduction control circuit CC from the circuit shown in FIG. 2 is a gate signal output circuit according to the present invention.
The forward voltage detection means FV inputs thyristor forward voltage signals FV1 to FVn indicating that the forward voltage is applied to n thyristors S1 to Sn connected in series, and the forward voltage signal (in the OR condition of all these signals) This is composed of an OR circuit that outputs an FV signal). Also, the reverse voltage detection means RV selects four thyristors in order from the thyristor with the large reverse recovery charge among n thyristors connected in series, and the thyristors are selected as those thyristors. Thyristor reverse voltage signals RV1 to RV4 indicating that a reverse voltage has been applied are input, set when any of these rises, and reset when any of these falls, a reset priority first flip-flop The state signal of the first flip-
次に動作について説明する。
図3は、従来の課題の説明に際して示した図8と同じ電圧変動が系統電圧に重畳された場合における、図2のゲート制御装置の動作を説明する波形図である。以下、図中(1)〜(9)の時点での動作を図に従って説明する。
(1)最初、図1のサイリスタは全てオンし、アーム電流が流れている状態であるとする。図示していない他のサイリスタアームの素子に導通信号が与えられ、その素子がターンオンすることにより、図1のサイリスタS1〜Snに転流動作が始まりアーム電流が減少し始める。このとき、図1のサイリスタの点弧相の導通信号(CCの信号ON)がなくなる。しかしFFはSET優先であり、RESET信号がまだ「L」であるため、セットされたままでFF出力は「H」のままである。
(2)アーム電流が負になりサイリスタ素子S1〜Snが逆回復すると、各素子にはAC電圧を分圧した逆電圧が印加される。図にS1〜Snとして示すように逆回復電荷量が最も大きい素子(S1)は印加される逆電圧が最も小さく、逆回復電荷量が小さい素子ほど印加される逆電圧が大きい。このとき、S1、S2の逆電圧RV1,RV2が検出され、RV信号が「H」となる。
(3)AC電圧に図中に電圧変動として示す振動が印加されたとする。印加された振動の振幅はS1の電圧が正に、S2の電圧がほぼゼロに、他の素子の電圧は負のままとなる程度であったと仮定する。S1に印加される電圧が正電圧となると、S1のFV信号FV1が検出されFV信号は「H」となり、FFはセットされたままであるので、ゲート信号が出力されS1はターンオンして電圧はほぼゼロとなる。このとき、RV信号は、一旦「L」となる。ゲート信号が出たとき、ゲート信号によって点弧余裕角検出タイマーは0にリセットされ、ゲート信号が無くなり、かつ、RVが出力されている時点から計時動作を再開する。
Next, the operation will be described.
FIG. 3 is a waveform diagram for explaining the operation of the gate control device of FIG. 2 when the same voltage fluctuation as in FIG. 8 shown in the description of the conventional problem is superimposed on the system voltage. Hereinafter, the operations at the time points (1) to (9) in the figure will be described with reference to the drawings.
(1) First, it is assumed that all the thyristors in FIG. 1 are on and arm current is flowing. When a conduction signal is given to an element of another thyristor arm (not shown) and the element is turned on, a commutation operation starts in the thyristors S1 to Sn in FIG. 1, and the arm current starts to decrease. At this time, the conduction signal of the ignition phase of the thyristor of FIG. 1 (CC signal ON) disappears. However, since FF has SET priority and the RESET signal is still “L”, the FF output remains “H” while being set.
(2) When the arm current becomes negative and the thyristor elements S1 to Sn reversely recover, a reverse voltage obtained by dividing the AC voltage is applied to each element. As shown in the figure as S1 to Sn, the element (S1) having the largest reverse recovery charge amount has the smallest applied reverse voltage, and the element having the smaller reverse recovery charge amount has the larger reverse voltage applied. At this time, reverse voltages RV1 and RV2 of S1 and S2 are detected, and the RV signal becomes “H”.
(3) It is assumed that the vibration shown as voltage fluctuation in the figure is applied to the AC voltage. It is assumed that the amplitude of the applied vibration is such that the voltage of S1 is positive, the voltage of S2 is almost zero, and the voltages of the other elements remain negative. When the voltage applied to S1 becomes a positive voltage, the FV signal FV1 of S1 is detected, the FV signal becomes “H”, and the FF remains set. Therefore, the gate signal is output, S1 is turned on, and the voltage is almost the same. It becomes zero. At this time, the RV signal once becomes “L”. When the gate signal is output, the ignition margin angle detection timer is reset to 0 by the gate signal, and the time measuring operation is restarted from the time when the gate signal disappears and RV is output.
(4)S2の印加逆電圧RV2が振動によって、一旦検出されなくなった後、再度逆電圧印加状態となり、RV信号は再度「H」となり、点弧余裕角検出タイマーが時間カウントを開始する。
(5)点弧余裕角検出タイマー(T)の計時時間がTOを超過する前に、今度はAC電圧が負方向に振動してS1がターンオフし、その後に正電圧印加となってFV1が再び検出される。この時点ではFFはリセットされていないセット状態にあるため、再びOSがゲート信号を出力する。このOS出力によって点弧余裕角検出タイマー(T)がふたたび0にリセットされ、FFはセット状態を更に維持する。
(6)S2の印加電圧が正に変化する時点で、S2の逆電圧信号RV2が無くなり以後点弧余裕角検出タイマー(T)の計時は0のままとなる。したがってFFにはリセット信号が出されずにセットされたままとなる。
(7)FFがセット状態であるため、素子は順次正電圧が印加され順電圧が検出されるたびにゲート信号が出力され、タイマーはたとえ計時条件がそろっていてもその都度リセットされるのでFFはリセットされずにセット状態が維持される。このときアーム全体の電圧は負であり、少なくとも1個の素子には逆電圧が印加されており、その素子はターンオンしないで残っている。
(8)アーム全体の電圧が正電圧となり、ターンオンしていない最後の素子が順電圧印加となった時点でもFFがまだセットされているため引続きゲート信号が出力される。
(9)全素子が正常にターンオンする。
(4) After the applied reverse voltage RV2 of S2 is once detected by vibration, the reverse voltage is applied again, the RV signal becomes “H” again, and the ignition margin angle detection timer starts counting time.
(5) Before the time measured by the ignition margin angle detection timer (T) exceeds TO, this time the AC voltage vibrates in the negative direction and S1 is turned off. Detected. At this time, since the FF is in a set state that is not reset, the OS outputs a gate signal again. The ignition margin angle detection timer (T) is reset to 0 again by this OS output, and the FF further maintains the set state.
(6) At the time when the applied voltage of S2 changes positively, the reverse voltage signal RV2 of S2 disappears and thereafter the ignition margin angle detection timer (T) keeps 0. Therefore, the reset signal is not output to FF and remains set.
(7) Since the FF is in the set state, a positive signal is sequentially applied to the element and a gate signal is output each time a forward voltage is detected, and the timer is reset each time even if the timing conditions are met. Is not reset and remains set. At this time, the voltage of the entire arm is negative, a reverse voltage is applied to at least one element, and the element remains without being turned on.
(8) Since the voltage of the entire arm becomes a positive voltage and the FF is still set even when the forward voltage is applied to the last element that is not turned on, the gate signal is continuously output.
(9) All elements are normally turned on.
以上の説明ではタイマーは途中でリセットされるので、何の役にも立っていないようであるが、無論、振動電圧が加わらない正常な状態では、背景技術で説明した本来の役にたっている。
以上のようにこの発明の実施形態1の回路によれば、系統電圧に大きな振動が発生した場合においても、バルブ全体が順バイアス状態となる時点、即ち、最後に逆回復する素子SnがFV信号FVnを検出した時点でもゲート信号を確実に出力できるようになるので、全ての素子を確実に保護することができる。
また、順電圧検出手段(FV)としてn個の素子のいずれかで順電圧が検出されても順電圧信号(FV信号)が出るので、どの素子が順電圧を検出しても確実にゲート信号を出力でき、素子を完全に保護することが出来る。
In the above description, the timer is reset in the middle, so it seems that it does not help anything, but of course, in the normal state where no oscillating voltage is applied, it plays the original role described in the background art.
As described above, according to the circuit of the first embodiment of the present invention, even when a large oscillation occurs in the system voltage, when the entire valve is in the forward bias state, that is, the element Sn that reversely recovers last is the FV signal. Since the gate signal can be reliably output even when FVn is detected, all elements can be reliably protected.
Further, since the forward voltage signal (FV signal) is output even if the forward voltage is detected by any of the n elements as the forward voltage detecting means (FV), the gate signal is surely detected regardless of which element detects the forward voltage. Can be output, and the device can be completely protected.
実施の形態2.
図4はこの発明の実施の形態2を示すゲート制御装置の回路構成図である。実施の形態1の図2の回路に加えて、導通指令信号ONとゲート信号とのOR論理をとるOR回路を追加しており、このOR回路の出力をフリップフロップFFのセット入力としている。フリップフロップFFはセット優先であり、セット信号が入力されている期間はセット状態を継続し、前記セット信号が無い条件でリセット信号が入力された時にリセット状態に移行する。
図4の回路の動作について説明する。
極まれなケースではあるが点弧余裕角検出タイマー(T)が計数値TOになると同時にFV1が検出された場合、実施形態1の回路構成ではゲート信号が出力され、かつFFもリセットされる可能性がある。このような場合は、ゲート信号がTG期間だけ出た後に順電圧検出される素子にはゲート信号が出力されず、一部の素子がターンオンできずに故障する可能性がある。
これを防止するため、図4ではOR回路を追加している。OR回路を迫加することによりゲート信号が出力されたとき、FFにセット信号が入力されるので、たとえ、微妙なタイミング差で点弧余裕角検出タイマーが出力してFFがリセットされたとしても、FFが再セットされ、その後FV信号が出ればゲート信号が出力される。
FIG. 4 is a circuit configuration diagram of a gate control
The operation of the circuit of FIG. 4 will be described.
In the rare case, when FV1 is detected at the same time as the ignition margin angle detection timer (T) reaches the count value TO, the gate signal may be output and the FF may be reset in the circuit configuration of the first embodiment. There is. In such a case, the gate signal is not output to an element whose forward voltage is detected after the gate signal is output only during the TG period, and some elements may not be turned on and may fail.
In order to prevent this, an OR circuit is added in FIG. When the gate signal is output by pressing the OR circuit, the set signal is input to the FF. Even if the ignition margin angle detection timer is output with a subtle timing difference, the FF is reset. , FF is reset, and if an FV signal is output thereafter, a gate signal is output.
以上のようにこの発明の実施形態2の回路によれば、系統電圧に大きな振動が発生した場合においてもバルブ全体が順バイアス状態となり最後の素子SnがFV信号FVnを検出した時点でもゲート信号をより確実に出力できるようになるので、素子を確実に保護することができる。フリップフロップFFをセット優先とすることで、上記のセット状態維持がより確実にできる。 As described above, according to the circuit of the second embodiment of the present invention, even when a large oscillation occurs in the system voltage, the entire valve is in the forward bias state, and the gate signal is generated even when the last element Sn detects the FV signal FVn. Since it can output more reliably, an element can be protected reliably. By setting the flip-flop FF as a set priority, the set state can be maintained more reliably.
実施の形態3.
なお、上記実施の形態1の図2、あるいは実施形態2の図4の逆電圧検出手段RVの具体的回路を、図5の構成のようにしても同様の効果を奏する。図5のものでは4個の代表素子のうち少なくとも2個で逆電圧が検出されている場合に逆電圧信号(RV信号)を出力する構成となっている。この構成の場合、代表素子の数は2個以上n個までの任意の数でよい。図5のような構成に本発明を適用する場合、代表素子数が3以上で同様の効果が得られる。
The same effect can be obtained even if the specific circuit of the reverse voltage detection means RV of FIG. 2 of the first embodiment or the reverse voltage detection means RV of FIG. 4 of the second embodiment is configured as shown in FIG. In the configuration shown in FIG. 5, a reverse voltage signal (RV signal) is output when a reverse voltage is detected by at least two of the four representative elements. In the case of this configuration, the number of representative elements may be any number between 2 and n. When the present invention is applied to the configuration as shown in FIG. 5, the same effect can be obtained when the number of representative elements is 3 or more.
実施の形態4.
図6はこの発明の実施の形態1および2における点弧余裕角検出タイマー(T)の具体的な一構成例を示すブロック図である。
図において1は論理を反転させるNOT回路、2は入力の論理和をとるOR回路、3は一定周波数のパルスを出力する発信器、4は入力の論理積をとるAND回路、5は入力パルスが入力されるたびにカウント値を1だけ増加させてパルス数を計数するカウンタ、6はコンパレータ、7は余裕角設定値TOをセットする設定器である。カウンタはFV信号が「H」となると発信器3の出力パルスをカウントし、このカウント値がTOに達すると出力を「H」とする。RV信号が「L」となるかゲート信号が「H」となるとカウンタの計数値はゼロにリセットされた状態となる。
FIG. 6 is a block diagram showing a specific configuration example of the ignition margin angle detection timer (T) in the first and second embodiments of the present invention.
In the figure, 1 is a NOT circuit that inverts the logic, 2 is an OR circuit that takes the logical sum of the inputs, 3 is a transmitter that outputs a pulse of a constant frequency, 4 is an AND circuit that takes the logical product of the inputs, and 5 is an input pulse A counter that increments the count value by 1 each time it is input and counts the number of pulses, 6 is a comparator, and 7 is a setter that sets a margin angle set value TO. The counter counts the output pulse of the
S1〜Sn サイリスタ素子、 P,N サイリスタバルブの入力端子、
R1〜Rn 抵抗、 C1〜Cn コンデンサ、
RV 逆電圧検出手段、 FV 順電圧検出手段、
T 点弧余裕角検出タイマー、 CC 導通制御回路、
FF フリップフロップ、 AND AND回路、 0S ワンショット回路、
EO 変換回路、 LG1〜LGn 光ファイバー、
100 フリップフロップ回路。
S1 to Sn thyristor elements, P and N thyristor valve input terminals,
R1-Rn resistors, C1-Cn capacitors,
RV reverse voltage detection means, FV forward voltage detection means,
T firing margin angle detection timer, CC continuity control circuit,
FF flip-flop, AND AND circuit, 0S one-shot circuit,
EO conversion circuit, LG1-LGn optical fiber,
100 flip-flop circuit.
Claims (8)
前記サイリスタ素子の少なくとも1つに逆電圧が印加されていることを検出して出力する逆電圧検出手段、
前記逆電圧検出手段の出力に対応して、計時を開始し、前記計時が予め定めたタイマ設定時間に達したとき信号を出力する点弧余裕角検出タイマ、
指令された前記サイリスタバルブの導通指令信号をセット信号とし、前記点弧余裕角検出タイマの出力信号をリセット信号とするフリップフロップ回路、
前記サイリスタ素子の少なくとも一つに順電圧が印加されていることを検出する順電圧検出手段、
前記順電圧検出手段の検出信号と前記フリップフロップ回路の状態信号との論理積で前記サイリスタバルブにゲート信号を所定時間出力するとともに、前記点弧余裕角検出タイマをリセットするゲート信号出力回路を備えたことを特徴とするゲート制御装置。 A thyristor valve formed by connecting a plurality of thyristor elements in series;
Reverse voltage detection means for detecting and outputting that a reverse voltage is applied to at least one of the thyristor elements;
In response to the output of the reverse voltage detection means, the timer starts counting time, and a firing margin angle detection timer that outputs a signal when the time reaches a predetermined timer setting time,
A flip-flop circuit that uses the commanded conduction command signal of the thyristor valve as a set signal and the output signal of the ignition margin angle detection timer as a reset signal;
Forward voltage detecting means for detecting that a forward voltage is applied to at least one of the thyristor elements;
A gate signal output circuit for outputting a gate signal to the thyristor valve for a predetermined time by a logical product of a detection signal of the forward voltage detection means and a state signal of the flip-flop circuit, and resetting the ignition margin angle detection timer; A gate control device characterized by that.
前記サイリスタ素子の少なくとも1つに逆電圧が印加されていることを検出する逆電圧検出手段、
前記逆電圧検出手段の出力に対応して、計時を開始し、前記計時が予め定めたタイマ設定時間に達したとき信号を出力する点弧余裕角検出タイマ、
指令された前記サイリスタバルブの導通指令と前記ゲート信号との論理和をセット信号とし、前記点弧余裕角検出タイマの出力をリセット信号とするフリップフロップ回路、
前記サイリスタ素子の少なくとも1つに順電圧が印加されていることを検出する順電圧検出手段、
前記順電圧検出手段の検出信号と前記フリップフロップ回路の状態信号との論理積で前記サイリスタバルブにゲート信号を所定時間出力するとともに、前記点弧余裕角検出タイマをリセットするゲート信号出力回路を備えたことを特徴とするゲート制御装置。 A thyristor valve formed by connecting a plurality of thyristor elements in series;
Reverse voltage detection means for detecting that a reverse voltage is applied to at least one of the thyristor elements;
In response to the output of the reverse voltage detection means, the timer starts counting time, and a firing margin angle detection timer that outputs a signal when the time reaches a predetermined timer setting time,
A flip-flop circuit in which a logical sum of the commanded thyristor valve conduction command and the gate signal is a set signal, and an output of the ignition margin angle detection timer is a reset signal;
Forward voltage detecting means for detecting that a forward voltage is applied to at least one of the thyristor elements;
A gate signal output circuit for outputting a gate signal to the thyristor valve for a predetermined time by a logical product of a detection signal of the forward voltage detection means and a state signal of the flip-flop circuit, and resetting the ignition margin angle detection timer; A gate control device characterized by that.
The ignition margin angle detection timer starts timer counting when the reverse voltage signal detected by the reverse voltage detection means is input, and continues counting during the period when the reverse voltage signal is input. When the voltage signal continues for the timer set time, an output signal is output when the timer count value exceeds the timer set value, and the reverse voltage signal is absent or the gate signal is input as the reset signal. 3. The gate control device according to claim 1, wherein the gate control device has a function of resetting the timer count value to zero when the timer counts.
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