JP2006073907A - Semiconductor apparatus and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To improve a device speed and a device reliability by introducing an etching stopper for preventing a coarse face of a bottom of a wiring groove to a region to be a bottom part of the wiring groove. <P>SOLUTION: A method for manufacturing a semiconductor device having an intelayer insulating film including a porous insulating film comprises a step of forming an insulating film pattern 17 of a material different from an insulating film 18 with a wiring layer of the interlayer insulating film formed, in a region to be a bottom part of the wiring groove 20, that is, in the region with the wiring groove on an insulating film 15 on which connecting holes are formed, before forming the wiring groove 20 on the interlayer insulating film. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、デバイス信頼性、デバイス速度の向上が容易な半導体装置の製造方法および半導体装置に関するものである。   The present invention relates to a semiconductor device manufacturing method and a semiconductor device in which device reliability and device speed can be easily improved.

銅（Ｃｕ）配線はアルミニウム（Ａｌ）系合金配線より低抵抗・低容量・高信頼性を与えることから、配線の寄生抵抗・寄生容量による回路遅延が支配的になる微細素子において重要性を増してきた。一般にはＣｕはＡｌ系合金配線と異なりドライエッチングが容易ではないため、ダマシンプロセスとして知られている、いわゆる溝配線技術が広く受け入れられている。溝配線技術とは、例えばシリコン酸化膜（ＳｉＯ2）などの層間絶縁膜に予め配線形状を転写した所定の溝を形成し、その溝内に配線材料を埋め込み、その後層間絶縁膜上の余剰配線材料を化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法などにより除去することにより形成される配線のプロセスである。さらに接続孔（ヴィア）と配線部分（トレンチ）を形成後、一括して配線材料を埋め込み、余剰配線材料を除去するデュアルダマシン法（例えば特許文献１および２参照）も工程数・コストの削減に有効である。 Since copper (Cu) wiring provides lower resistance, lower capacitance, and higher reliability than aluminum (Al) alloy wiring, it is more important for micro devices where circuit delay due to wiring parasitic resistance and parasitic capacitance is dominant. I came. In general, Cu is not easy to dry etch unlike Al-based alloy wiring, and so-called trench wiring technology known as a damascene process is widely accepted. In the trench wiring technique, for example, a predetermined groove having a wiring shape transferred in advance to an interlayer insulating film such as a silicon oxide film (SiO 2 ) is formed, a wiring material is embedded in the groove, and then an excess wiring on the interlayer insulating film is formed. This is a wiring process formed by removing a material by a chemical mechanical polishing (CMP) method or the like. Further, after forming connection holes (vias) and wiring portions (trench), dual damascene method (see, for example, Patent Documents 1 and 2) that embeds wiring materials at once and removes excess wiring materials also reduces the number of processes and costs. It is valid.

また、配線容量の増加がデバイスの速度低下につながるため、低誘電率膜を層間絶縁膜に用いた微細な多層配線が不可欠となっている。低誘電率層間絶縁膜の材料としては、従来より比較的実績のある比誘電率３．５程度のフッ素含有酸化シリコン（ＦＳＧ）のみならず、ポリアリールエーテル（ＰＡＥ）に代表される有機シリコン系のポリマーや、ハイドロゲンシルセキオサン（ＨＳＱ）、メチルシルセスキオキサン（ＭＳＱ）に代表される無機系材料などの比誘電率２．７前後の低誘電率膜が挙げられる。   Further, since an increase in wiring capacitance leads to a reduction in device speed, a fine multilayer wiring using a low dielectric constant film as an interlayer insulating film is indispensable. As a material for the low dielectric constant interlayer insulating film, not only fluorine-containing silicon oxide (FSG) having a relative dielectric constant of about 3.5, which has been relatively proven in the past, but also an organic silicon type represented by polyaryl ether (PAE) And a low dielectric constant film having a relative dielectric constant of about 2.7 such as inorganic materials typified by hydrogen silsesquioxane (HSQ) and methylsilsesquioxane (MSQ).

デバイスの微細化に伴い、より低誘電率の層間絶縁膜が必要とされているが、近年では上記低誘電率膜を多孔質（ポーラス）化させて比誘電率を２．２前後とした材料の導入が試みられている。これら多孔質膜を適用した、いわゆるデュアルダマシン構造は、膜中にポアが存在するが故に生じる以下の問題点が発生する。なお、デュアルダマシン構造とは、層間絶縁膜に形成された配線溝とその配線溝の底部に形成された接続孔とに導電材料を同時に埋め込み、層間絶縁膜上の余剰な導電材料を除去して、接続孔内に形成された上下配線間を接続するプラグと配線溝内に形成した配線とからなる配線構造をいう。   With the miniaturization of devices, an interlayer insulating film having a lower dielectric constant is required. In recent years, a material having a relative dielectric constant of around 2.2 by making the low dielectric constant film porous has been developed. The introduction of is being attempted. The so-called dual damascene structure to which these porous membranes are applied has the following problems caused by the presence of pores in the membrane. The dual damascene structure is a method in which a conductive material is simultaneously buried in a wiring groove formed in an interlayer insulating film and a connection hole formed in the bottom of the wiring groove, and an excessive conductive material on the interlayer insulating film is removed. A wiring structure comprising a plug for connecting the upper and lower wirings formed in the connection hole and a wiring formed in the wiring groove.

従来技術では、デュアルダマシン構造を形成する際、図５（１）に示すように、配線層間と接続孔層間に同一種の層間絶縁膜１１１を適用した場合、配線溝１１２の加工を時間で制御することにより配線溝１１２の高さを制御していた。また、図５（２）に示すように、接続孔層間と配線層間とに異なる層間絶縁膜１２１、１２２を適用した場合は、配線溝１２３を加工する際に、下層の接続孔が形成される層間絶縁膜１２１が加工されないように、加工条件を調整していた。いずれの手法も従来適用してきた低誘電率膜の場合、問題は無かったが、図５（３）に示すように層間絶縁膜１１１に多孔質膜を適用した場合、および図５（４）に示すように下層の接続孔が形成される層間絶縁膜１２１に多孔質膜を適用した場合は、多孔質膜に存在する空孔（ポア）により、デュアルダマシン構造を形成した後の配線溝１１２、１２３の底部が凸凹になるという問題が生じる。これにより、デュアルダマシン構造を形成した後、配線材料である銅（Ｃｕ）に対する拡散防止膜（バリアメタル）が均一に成膜することができないため、銅の拡散を抑制できなくなり、デバイス信頼性が著しく低下してしまうという問題がある。   In the prior art, when forming the dual damascene structure, as shown in FIG. 5A, when the same kind of interlayer insulating film 111 is applied between the wiring layer and the connection hole layer, the processing of the wiring groove 112 is controlled by time. By doing so, the height of the wiring trench 112 was controlled. In addition, as shown in FIG. 5B, when different interlayer insulating films 121 and 122 are applied between the connection hole layers and the wiring layers, a lower connection hole is formed when the wiring groove 123 is processed. The processing conditions are adjusted so that the interlayer insulating film 121 is not processed. In the case of a low dielectric constant film that has been applied to either method, there was no problem, but when a porous film is applied to the interlayer insulating film 111 as shown in FIG. 5 (3), and in FIG. 5 (4). As shown, when a porous film is applied to the interlayer insulating film 121 in which the lower connection hole is formed, the wiring groove 112 after forming the dual damascene structure by the pores existing in the porous film, There arises a problem that the bottom of 123 becomes uneven. As a result, after the dual damascene structure is formed, a diffusion prevention film (barrier metal) for copper (Cu), which is a wiring material, cannot be uniformly formed, so copper diffusion cannot be suppressed, and device reliability is improved. There is a problem that it is significantly reduced.

配線溝底部の凸凹形状を抑制する手段として、配線溝底部にエッチングストッパーを導入することにより、多孔質膜の表面を覆い凸凹が形成されないようにする、もしくは、配線（トレンチ）と接続孔（ビア）を交互に形成していくシングルダマシン法にすることにより、銅の拡散防止膜として使用するストッパー膜で配線溝および接続孔の高さを制御するという方法がある。しかし、前者の場合は配線溝底部にエッチングストッパー膜が必要になること、後者の場合は銅の拡散防止膜として使用するストッパー膜が接続孔部分と配線溝部分とで２倍以上必要になってくるのだが、通常、キャップ膜やストッパー膜は層間絶縁膜と比べて比較的誘電率の高い膜を使用するため、絶縁膜の系全体の誘電率は高くなる。したがって、多孔質膜を適用したにもかかわらず、配線容量を低減することができず、デバイスの速度向上が達成されないという問題が発生する。   As a means to suppress the uneven shape at the bottom of the wiring groove, an etching stopper is introduced at the bottom of the wiring groove so as to cover the surface of the porous film so that no unevenness is formed, or the wiring (trench) and the connection hole (via) There is a method in which the height of the wiring trench and the connection hole is controlled by a stopper film used as a copper diffusion prevention film. However, in the former case, an etching stopper film is required at the bottom of the wiring groove, and in the latter case, a stopper film used as a copper diffusion prevention film is required twice or more between the connection hole portion and the wiring groove portion. However, since the cap film and the stopper film usually use a film having a relatively high dielectric constant compared to the interlayer insulating film, the dielectric constant of the entire insulating film system becomes high. Therefore, despite the application of the porous film, the wiring capacity cannot be reduced, and there is a problem that the device speed cannot be improved.

特開２０００-１５０５１９号公報JP 2000-150519 A 特開２００１-４４１８９号公報JP 2001-44189 A

解決しようとする問題点は、配線溝の底部の面形状が凹凸になり、拡散防止膜（バリアメタル）を均一に成膜することができなくなるため、銅の拡散の抑制ができなくなり、デバイス信頼性が著しく低下してしまう点である。また、誘電率の高いストッパー膜を使用した場合には、絶縁膜の系全体の誘電率が高くなり、多孔質膜を適用したにもかかわらず配線容量を低減することができず、デバイスの速度向上が達成されないという点である。   The problem to be solved is that the surface shape of the bottom of the wiring trench becomes uneven, and it becomes impossible to uniformly form a diffusion prevention film (barrier metal), so that it becomes impossible to suppress the diffusion of copper and device reliability. The point is that the performance is significantly reduced. In addition, when a stopper film with a high dielectric constant is used, the dielectric constant of the entire insulating film system is high, and the wiring capacity cannot be reduced despite the application of the porous film, and the device speed The improvement is not achieved.

本発明の半導体装置の製造方法は、多孔質絶縁膜を含む層間絶縁膜を備えた半導体装置の製造方法において、前記層間絶縁膜に配線溝を形成する際に、前記配線溝底部に前記層間絶縁膜の配線層が形成される絶縁膜とは異なる材質の絶縁膜パターンを形成する工程を備えたことを最も主要な特徴とする。   According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: forming a wiring groove in the interlayer insulating film, wherein the interlayer insulation is formed at a bottom of the wiring groove. The main feature is that it includes a step of forming an insulating film pattern made of a material different from that of the insulating film on which the wiring layer of the film is formed.

本発明の半導体装置は、多孔質絶縁膜を含む層間絶縁膜を備えた半導体装置において、前記層間絶縁膜に形成される配線溝底部に前記層間絶縁膜の配線層が形成される絶縁膜とは異なる材質の絶縁膜パターンが形成されていることを最も主要な特徴とする。   The semiconductor device of the present invention is a semiconductor device having an interlayer insulating film including a porous insulating film, and an insulating film in which a wiring layer of the interlayer insulating film is formed at a wiring groove bottom formed in the interlayer insulating film. The main feature is that insulating film patterns of different materials are formed.

本発明の半導体装置の製造方法は、配線溝底部に層間絶縁膜の配線層が形成される絶縁膜とは異なる材質の絶縁膜パターンを形成するため、配線溝を形成する際に絶縁膜パターンがエッチングストッパーとなるので、配線溝底部の層間絶縁膜に低誘電率な多孔質絶縁膜を用いたとしても、配線溝底部表面が粗面になることがない。このため、配線溝内面に銅の拡散を防止する拡散防止膜（バリアメタル）を均一に成膜することができ、配線信頼性の向上が図れるという利点がある。さらに、配線溝底部のみに絶縁膜パターンを形成することにより、絶縁膜パターンが誘電率の高いものであっても、誘電率が高いことの影響は最小限になり、従来技術のエッチングストッパー膜を導入した溝配線よりもより高速動作が可能になり、かつ良好な配線溝の底面形状が得られるため、より高い信頼性が得られる半導体装置を製造することができるという利点がある。   In the method for manufacturing a semiconductor device of the present invention, an insulating film pattern made of a material different from the insulating film on which the wiring layer of the interlayer insulating film is formed is formed at the bottom of the wiring groove. Since it serves as an etching stopper, even if a low dielectric constant porous insulating film is used for the interlayer insulating film at the bottom of the wiring groove, the surface of the wiring groove bottom does not become rough. For this reason, a diffusion preventing film (barrier metal) for preventing the diffusion of copper can be uniformly formed on the inner surface of the wiring groove, and there is an advantage that the wiring reliability can be improved. Furthermore, by forming the insulating film pattern only on the bottom of the wiring trench, even if the insulating film pattern has a high dielectric constant, the influence of the high dielectric constant is minimized, and the etching stopper film of the prior art is reduced. Since the higher-speed operation is possible than the introduced trench wiring, and a good bottom shape of the wiring trench is obtained, there is an advantage that a semiconductor device with higher reliability can be manufactured.

本発明の半導体装置は、層間絶縁膜に形成される配線溝底部に層間絶縁膜の配線層が形成される絶縁膜とは異なる材質の絶縁膜パターンが形成されているため、配線溝を形成する際に絶縁膜パターンがエッチングストッパーとなるとともに、配線溝底部表面が粗面になることがないので、配線溝底部の層間絶縁膜に低誘電率な多孔質絶縁膜を用いることができる。このため、配線溝内面に形成される銅の拡散を防止する拡散防止膜（バリアメタル）は均一に成膜されるので、配線信頼性の向上が図れるという利点がある。さらに、配線溝底部にのみ絶縁膜パターンが形成されるため、絶縁膜パターンが誘電率の高いものであっても、その影響は最小限になり、従来技術のエッチングストッパー膜を導入した溝配線よりもより高速動作が可能になり、かつ良好な配線溝の底面形状が得られるため、より高い信頼性を得ることができるという利点がある。   In the semiconductor device of the present invention, since the insulating film pattern of a material different from the insulating film on which the wiring layer of the interlayer insulating film is formed is formed at the bottom of the wiring groove formed in the interlayer insulating film, the wiring groove is formed. At this time, since the insulating film pattern becomes an etching stopper and the surface of the bottom of the wiring groove does not become rough, a porous insulating film having a low dielectric constant can be used for the interlayer insulating film at the bottom of the wiring groove. For this reason, since the diffusion prevention film (barrier metal) for preventing the diffusion of copper formed on the inner surface of the wiring groove is uniformly formed, there is an advantage that the wiring reliability can be improved. In addition, since the insulating film pattern is formed only at the bottom of the wiring groove, even if the insulating film pattern has a high dielectric constant, the effect is minimized, compared to the groove wiring that introduced the etching stopper film of the prior art. In addition, since a higher speed operation is possible and a good bottom shape of the wiring groove is obtained, there is an advantage that higher reliability can be obtained.

デバイス速度の向上、デバイス信頼性の向上という目的を、接続孔が形成される絶縁膜上の配線溝が形成される領域上、すなわち配線溝底部となる領域のみにエッチングストッパーとなる絶縁膜パターンを導入することで実現した。   In order to improve device speed and device reliability, an insulating film pattern that serves as an etching stopper is formed only on the area where the wiring groove is formed on the insulating film where the connection hole is formed, that is, the area that becomes the bottom of the wiring groove. Realized by introducing.

本発明の半導体装置の製造方法および半導体装置に係る第１実施例を、図１および図２の製造工程断面図によって説明する。   A semiconductor device manufacturing method and a semiconductor device according to a first embodiment of the present invention will be described with reference to the manufacturing process sectional views of FIGS.

図１（１）に示すように、基体１１上に層間絶縁膜１２が形成されている。この層間絶縁膜１２は、例えばポリアリールエーテル（ＰＡＥ）が用いられている。また、層間絶縁膜１２には溝配線構造の配線１３が形成されている。この配線１３は例えば銅（Ｃｕ）配線で形成され、例えば配線厚１５０ｎｍになるように形成されている。なお、ここでは、上記基体１１はトランジスタなどのデバイス（図示せず）が作製されたものをいう。   As shown in FIG. 1 (1), an interlayer insulating film 12 is formed on the substrate 11. For example, polyaryl ether (PAE) is used for the interlayer insulating film 12. A wiring 13 having a trench wiring structure is formed in the interlayer insulating film 12. The wiring 13 is formed of, for example, a copper (Cu) wiring, and is formed to have a wiring thickness of 150 nm, for example. Here, the substrate 11 refers to a device in which a device (not shown) such as a transistor is manufactured.

上記層間絶縁膜１２表面の後処理を行った後、銅の酸化および拡散を防止するバリア層１４を形成する。このバリア層１４には、例えば炭化シリコン（ＳｉＣ）膜を用いることができ、その炭化シリコン膜は例えば３５ｎｍの厚さに形成される。この炭化シリコン膜は、例えば、平行平板型のプラズマＣＶＤ装置を用いて、メチルシラン（ＳｉＣＨ3）をシリコン源とし、成膜雰囲気の圧力を５５０Ｐａとして成膜される。続けて、上記バリア層１４上に接続孔が形成される絶縁膜１５を形成する。この絶縁膜１５には、例えば多孔質（ポーラス）炭化酸化シリコン（ＳｉＯＣ）膜を例えば１５０ｎｍの厚さに形成して用いる。多孔質ＳｉＯＣ膜は、多孔質ＳｉＯＣの前駆体をスピンコート法により塗布した後、４００℃、５分のキュア処理を行うことにより形成することができる。 After the post-treatment on the surface of the interlayer insulating film 12, a barrier layer 14 for preventing copper oxidation and diffusion is formed. For example, a silicon carbide (SiC) film can be used for the barrier layer 14, and the silicon carbide film is formed to a thickness of, for example, 35 nm. This silicon carbide film is formed using, for example, a parallel plate type plasma CVD apparatus with methylsilane (SiCH 3 ) as a silicon source and a pressure in a film formation atmosphere of 550 Pa. Subsequently, an insulating film 15 in which connection holes are formed is formed on the barrier layer 14. For example, a porous (porous) silicon carbide oxide (SiOC) film having a thickness of, for example, 150 nm is used as the insulating film 15. The porous SiOC film can be formed by applying a precursor of porous SiOC by spin coating and then performing a curing process at 400 ° C. for 5 minutes.

続けて、上記接続孔が形成される絶縁膜１５上に配線形成用のエッチングストッパー膜１６を形成する。このエッチングストッパー膜１６には、例えば窒化シリコン（ＳｉＮ）膜を用いることができ、この窒化シリコン膜は例えば４５ｎｍの厚さに形成される。上記窒化シリコン膜は、例えば、平行平板型のプラズマＣＶＤ装置を用い、原料ガスにシラン（ＳｉＨ4）およびアンモニア（ＮＨ3）を用い、成膜雰囲気の圧力を５５０Ｐａとして成膜することができる。また、ここでの窒化シリコン膜の膜厚は、最終的な配線溝の底部に露出される窒化シリコン膜の膜厚が１０ｎｍになるようにするために４５ｎｍと設定している。ここで、この最終的な狙い膜厚は、接続孔の層間絶縁膜に適用する多孔質膜の空孔（ポアともいう）サイズに併せて決定する必要がある。空孔に起因する凸凹により銅の拡散防止膜の成膜不均一を改善するのが目的であるため、少なくとも空孔サイズの２倍の膜厚が必要となる。また、エッチストッパー膜１６を厚くしすぎると、デバイス全体の誘電率が上がってしまうため、低誘電率な多孔質膜を適用した利点が損なわれてしまう。そのため、望ましくは２０ｎｍ以下に設定するのがよい。 Subsequently, an etching stopper film 16 for forming a wiring is formed on the insulating film 15 in which the connection hole is formed. For example, a silicon nitride (SiN) film can be used as the etching stopper film 16, and the silicon nitride film is formed to a thickness of, for example, 45 nm. The silicon nitride film can be formed using, for example, a parallel plate type plasma CVD apparatus, using silane (SiH 4 ) and ammonia (NH 3 ) as source gases, and setting the pressure of the film formation atmosphere to 550 Pa. The film thickness of the silicon nitride film here is set to 45 nm so that the film thickness of the silicon nitride film exposed at the bottom of the final wiring trench is 10 nm. Here, it is necessary to determine the final target film thickness in accordance with the pore size (also referred to as pore) of the porous film applied to the interlayer insulating film of the connection hole. Since the purpose is to improve the film formation non-uniformity of the copper diffusion prevention film due to the unevenness caused by the holes, the film thickness needs to be at least twice as large as the hole size. On the other hand, if the etch stopper film 16 is too thick, the dielectric constant of the entire device increases, and the advantage of applying a porous film having a low dielectric constant is impaired. Therefore, it is desirable to set it to 20 nm or less.

続いて、上記エッチングストッパー膜１６上に配線溝パターンのレジストマスク３０を形成する。   Subsequently, a resist mask 30 having a wiring groove pattern is formed on the etching stopper film 16.

次に、上記レジストマスク３０を用いて、ドライエッチング法によってエッチングストッパー膜１６の加工を行う。ここでのＳｉＮのエッチングは、例えば一般的なマグネトロン方式のエッチング装置を用いて、例えばエッチングガスにトリフルオロメタン（ＣＨＦ3）、アルゴン（Ａｒ）および酸素（Ｏ2）を用い、ガス流量比をＣＨＦ３：Ａｒ：Ｏ2＝１：５：１とし、バイアスパワーを５００Ｗに、基板温度は２０℃に設定する。酸素（Ｏ2）プラズマを用いたアッシング処理と有機系の薬液処理を行うことにより、レジストマスク３０の除去、エッチング処理時の残留デポ物の除去をした。 Next, the etching stopper film 16 is processed by the dry etching method using the resist mask 30. The etching of SiN here uses, for example, a general magnetron etching apparatus, for example, trifluoromethane (CHF 3 ), argon (Ar), and oxygen (O 2 ) are used as an etching gas, and the gas flow rate ratio is CHF 3. : Ar: O 2 = 1: 5: 1, the bias power is set to 500 W, and the substrate temperature is set to 20 ° C. By performing an ashing process using oxygen (O 2 ) plasma and an organic chemical solution process, the resist mask 30 and the residual deposits during the etching process were removed.

この結果、図１（２）に示すように、上記接続孔が形成される絶縁膜１５上にエッチングストッパー膜１６からなる絶縁膜パターン１７が形成される。ここでの絶縁膜パターン１７の形成は、この後の配線形成のためのリソグラフィーの際に位置合わせずれを起こした際の加工時の下地掘れを抑制するために、用いる露光装置の位置合わせ精度のマージンを含めた大きさに設定する必要がある。例えば、幅０．１５μｍ、長さ１μｍの配線を形成する場合で露光装置の位置合わせ精度が２５ｎｍの場合は、エッチストッパーは幅０．１５５μｍ、長さ１．０５μｍとなるよう設定した。   As a result, as shown in FIG. 1B, an insulating film pattern 17 made of an etching stopper film 16 is formed on the insulating film 15 in which the connection hole is formed. Here, the formation of the insulating film pattern 17 is performed so that the alignment accuracy of the exposure apparatus used can be reduced in order to suppress undercutting during processing when alignment displacement occurs during lithography for wiring formation thereafter. It is necessary to set the size including the margin. For example, when a wiring having a width of 0.15 μm and a length of 1 μm is formed and the alignment accuracy of the exposure apparatus is 25 nm, the etch stopper is set to have a width of 0.155 μm and a length of 1.05 μm.

次に、図１（３）に示すように、上記接続孔が形成される絶縁膜１５上に上記絶縁膜パターン１７を被覆する配線層の絶縁膜１８を形成する。この配線層の絶縁膜１８は、例えばポリアリールエーテル（ＰＡＥ）膜を１５０ｎｍの厚さに形成する。このポリアリールエーテル膜は、ポリアリールエーテルの前駆体をスピンコート法により塗布した後、３５０℃、５分間のキュア処理を行うことにより形成することができる。続いて第１エッチングマスク３１を、例えば酸化シリコン（ＳｉＯ2）膜で形成し、次いで第２エッチングマスク３２を、例えば窒化シリコン（ＳｉＮ）膜で形成する。上記酸化シリコン膜は、例えば１５０ｎｍの厚さに形成され、上記窒化シリコン膜は例えば８０ｎｍの厚さに形成される。 Next, as shown in FIG. 1C, an insulating film 18 of a wiring layer covering the insulating film pattern 17 is formed on the insulating film 15 in which the connection holes are formed. As the insulating film 18 of this wiring layer, for example, a polyaryl ether (PAE) film is formed to a thickness of 150 nm. The polyaryl ether film can be formed by applying a precursor of polyaryl ether by a spin coating method and then performing a curing treatment at 350 ° C. for 5 minutes. Subsequently, the first etching mask 31 is formed with, for example, a silicon oxide (SiO 2 ) film, and then the second etching mask 32 is formed with, for example, a silicon nitride (SiN) film. The silicon oxide film is formed with a thickness of 150 nm, for example, and the silicon nitride film is formed with a thickness of 80 nm, for example.

続いて、上記第２エッチングマスク３２上に接続孔パターンを有するレジストマスク（図示せず）を形成し、それをエッチングマスクに用いて、ドライエッチング法にて、第２、第１エッチングマスク３２、３１に接続孔パターン３３を形成する。上記第２エッチングマスク３２の窒化シリコンのエッチングは、例えば一般的なマグネトロン方式のエッチング装置にて、例えば、エッチングガスとしてトリフルオロメタン（ＣＨＦ3）、アルゴン（Ａｒ）、酸素（Ｏ2）を用い、ガス流量比ＣＨＦ3：Ａｒ：Ｏ2＝１：５：１とし、バイアスパワーを５００Ｗ、基板温度を２０℃に設定する。続いて同じ接続孔パターンのレジストマスクを用いて第１エッチングマスク３１への接続孔パターン３３の開口を行う。接続孔パターン３３の開口は、例えば、一般的なマグネトロン方式のエッチング装置を用い、エッチングガスとしてオクタフルオロブタン（Ｃ4Ｆ8）、一酸化炭素（ＣＯ）およびアルゴン（Ａｒ）を用い、ガス流量比Ｃ4Ｆ8：ＣＯ：Ａｒ＝１：１０：２０とし、バイアスパワーを１５００Ｗ、基板温度を２０℃に設定する。この条件で１２０ｎｍの深さまで開口を行った。その後、酸素（Ｏ2）プラズマを用いたアッシング処理と有機系の薬液処理を行うことにより、レジストマスクを除去し、さらにエッチング処理時の残留デポ物を除去する。 Subsequently, a resist mask (not shown) having a connection hole pattern is formed on the second etching mask 32, and the second and first etching masks 32, 32 are formed by dry etching using the resist mask as an etching mask. A connection hole pattern 33 is formed on 31. Etching of the silicon nitride of the second etching mask 32 is performed using, for example, a general magnetron etching apparatus, for example, using trifluoromethane (CHF 3 ), argon (Ar), oxygen (O 2 ) as an etching gas, The gas flow ratio CHF 3 : Ar: O 2 = 1: 5: 1 is set, the bias power is set to 500 W, and the substrate temperature is set to 20 ° C. Subsequently, the connection hole pattern 33 is opened to the first etching mask 31 using a resist mask having the same connection hole pattern. The opening of the connection hole pattern 33 uses, for example, a general magnetron etching apparatus, octafluorobutane (C 4 F 8 ), carbon monoxide (CO), and argon (Ar) as an etching gas, and a gas flow rate. The ratio C 4 F 8 : CO: Ar = 1: 10: 20, the bias power is set to 1500 W, and the substrate temperature is set to 20 ° C. Under this condition, an opening was made to a depth of 120 nm. Thereafter, an ashing process using oxygen (O 2 ) plasma and an organic chemical solution process are performed to remove the resist mask and further remove residual deposits during the etching process.

次に、図１（４）に示すように、上記第２エッチングマスク３２上に配線溝パターン３５を有するマスク３４を形成する。ここでは、前記工程で第２、第１エッチングマスク３２、３１に形成した接続孔パターン３３の段差の影響を緩和するために、多層レジストを用いて上記マスク３４を形成する。例えば、下層マスク３６としては有機系レジスト膜を用いて上記段差部の平坦化を行い、この下層マスク３６上に上層マスク３７を例えばシリコン含有レジストを用いて形成する。この上層マスク３７に上記配線溝パターン３５を形成しておく。   Next, as shown in FIG. 1 (4), a mask 34 having a wiring groove pattern 35 is formed on the second etching mask 32. Here, in order to alleviate the influence of the step difference of the connection hole pattern 33 formed in the second and first etching masks 32 and 31 in the step, the mask 34 is formed using a multilayer resist. For example, the step portion is planarized using an organic resist film as the lower layer mask 36, and an upper layer mask 37 is formed on the lower layer mask 36 using, for example, a silicon-containing resist. The wiring groove pattern 35 is formed on the upper layer mask 37.

次に、図１（５）に示すように、上層マスク３７をエッチングマスクに用いて下層マスク３６に配線溝パターン３５を転写する。その際、接続孔パターン３３内に形成されていた下層マスク３６も除去される。この加工では、例えば、一般的なマグネトロン方式のエッチング装置を用い、例えば、エッチングガスとして酸素（Ｏ2）を用い、バイアスパワーを５００Ｗ、基板温度を２０℃に設定する。 Next, as shown in FIG. 1 (5), the wiring groove pattern 35 is transferred to the lower layer mask 36 using the upper layer mask 37 as an etching mask. At this time, the lower layer mask 36 formed in the connection hole pattern 33 is also removed. In this processing, for example, a general magnetron type etching apparatus is used, for example, oxygen (O 2 ) is used as an etching gas, the bias power is set to 500 W, and the substrate temperature is set to 20 ° C.

次に、図１（６）に示すように、上記下層マスク３６を用いて、上記第２エッチングマスク３２を加工して、配線溝パターン３５を転写する。その際、第１エッチングマスク３１に形成された接続孔パターン３３が第１エッチングマスク３１を貫通するように延長形成される。このエッチングは、例えば一般的なマグネトロン方式のエッチング装置を用いて、例えばエッチングガスとしてトリフルオロメタン（ＣＨＦ3）、アルゴン（Ａｒ）、酸素（Ｏ2）を用いて行う。そのガス流量比、バイアスパワー、基盤温度は、第１エッチングマスク３１の上端のいわゆる肩落ちが発生しないように、エッチング選択比を調整する必要がある。またこの工程で、第１エッチングマスク３１に接続孔パターン３３を同時にエッチング形成する必要があるため、上記エッチング条件においては、酸化シリコン膜に対するエッチング選択比は２．７程度になるよう調整した。さらに、この第２エッチングマスク３２の窒化シリコンをエッチングする際に、上層マスク３７〔前記図１（５）参照〕を除去することができる。 Next, as shown in FIG. 1 (6), the second etching mask 32 is processed using the lower layer mask 36 to transfer the wiring groove pattern 35. At this time, the connection hole pattern 33 formed in the first etching mask 31 is extended so as to penetrate the first etching mask 31. This etching is performed, for example, using a general magnetron type etching apparatus, for example, using trifluoromethane (CHF 3 ), argon (Ar), or oxygen (O 2 ) as an etching gas. It is necessary to adjust the etching selectivity so that the so-called shoulder drop of the upper end of the first etching mask 31 does not occur for the gas flow rate ratio, the bias power, and the base temperature. In this step, since the connection hole pattern 33 needs to be simultaneously etched in the first etching mask 31, the etching selectivity with respect to the silicon oxide film was adjusted to about 2.7 under the above etching conditions. Further, when the silicon nitride of the second etching mask 32 is etched, the upper layer mask 37 (see FIG. 1 (5)) can be removed.

次に、図２（７）に示すように、上記第１エッチングマスク３１を用いて絶縁膜パターン１７に接続孔１９を開口する。ここで配線層の絶縁膜１８のエッチングは、例えば一般的な高密度プラズマエッチング装置を用い、例えばエッチングガスとしてアンモニア（ＮＨ3）を用いて行う。また、ＲＦパワーは例えば１５０Ｗ、基板温度は例えば１０℃に設定した。このエッチング条件での有機系の上記下層マスク３６〔前記図１（６）参照〕のエッチングレートはＰＡＥ膜からなる配線層の絶縁膜１８のエッチングレートとほぼ同等であるため、配線層の絶縁膜１８に接続孔パターン３３を開口中にレジストからなる下層マスク３６は後退していくが、ハードマスクである第１エッチングマスク３１があるため良好な接続孔パターン３３の開口形状を得ることができる。例えば上記エッチング条件における窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ2）、炭化酸化シリコン（ＳｉＯＣ）膜に対するエッチング選択比は１００以上が得られる。 Next, as shown in FIG. 2 (7), the connection hole 19 is opened in the insulating film pattern 17 using the first etching mask 31. Here, the insulating film 18 of the wiring layer is etched using, for example, a general high-density plasma etching apparatus, for example, using ammonia (NH 3 ) as an etching gas. The RF power was set to 150 W, for example, and the substrate temperature was set to 10 ° C., for example. The etching rate of the organic underlayer mask 36 (see FIG. 1 (6)) under these etching conditions is substantially equal to the etching rate of the insulating film 18 of the wiring layer made of the PAE film. 18, the lower layer mask 36 made of a resist recedes while the connection hole pattern 33 is opened, but a good opening shape of the connection hole pattern 33 can be obtained because of the first etching mask 31 that is a hard mask. For example, an etching selection ratio of 100 or more with respect to silicon nitride (SiN), silicon oxide (SiO 2 ), and silicon carbide oxide (SiOC) films can be obtained under the above etching conditions.

次に、図２（８）に示すように、第１エッチングマスク３１を用いて接続孔パターン３３を転写するように、絶縁膜パターン１７に接続孔１９を開口する。窒化シリコンからなる絶縁膜パターン１７のエッチングは、例えば一般的なマグネトロン方式のエッチング装置にて、例えばエッチングガスにトリフルオロメタン（ＣＨＦ3）、アルゴン（Ａｒ）および酸素（Ｏ2）を用い、ガス流量比をＣＨＦ3：Ａｒ：Ｏ2＝１：５：１とし、バイアスパワーを５００Ｗ、基板温度を２０℃に設定する。ここでの絶縁膜パターン１７のエッチングにおいて、上部の窒化シリコンからなる第２エッチングマスク３２もエッチングされるが、ここで第２エッチングマスク３２が完全に除去されてしまうと、次の配線溝パターンを形成するための第１エッチングマスク３１を加工する際に配線上部の肩落ちを抑制することができない。これを抑制するため、第２エッチングマスク３２は、エッチングストッパーとなる絶縁膜パターン１７よりも厚く成膜する必要がある。また上記エッチング工程では、酸化シリコンからなる第１エッチングマスク３１の上部には配線溝パターン３５が形成される。 Next, as shown in FIG. 2 (8), the connection hole 19 is opened in the insulating film pattern 17 so as to transfer the connection hole pattern 33 using the first etching mask 31. Etching of the insulating film pattern 17 made of silicon nitride is performed using, for example, a general magnetron etching apparatus, for example, using trifluoromethane (CHF 3 ), argon (Ar), and oxygen (O 2 ) as an etching gas, and a gas flow rate. The ratio is set to CHF 3 : Ar: O 2 = 1: 5: 1, the bias power is set to 500 W, and the substrate temperature is set to 20 ° C. In the etching of the insulating film pattern 17 here, the second etching mask 32 made of the upper silicon nitride is also etched. If the second etching mask 32 is completely removed here, the next wiring groove pattern is formed. When processing the first etching mask 31 for forming, the shoulder drop at the upper part of the wiring cannot be suppressed. In order to suppress this, the second etching mask 32 needs to be formed thicker than the insulating film pattern 17 serving as an etching stopper. In the etching step, the wiring groove pattern 35 is formed on the first etching mask 31 made of silicon oxide.

次に、図２（９）に示すように、多孔質の炭化酸化シリコンからなる接続孔が形成される絶縁膜１５に接続孔１９を開口する。ここで同時に第２エッチングマスク３２を用いて第１エッチングマスク３１のエッチングを行い、第１エッチングマスク３１に第２エッチングマスク３２に形成されている配線溝パターン３５を転写して形成する。ここでのエッチングは、例えば、一般的なマグネトロン方式のエッチング装置を用いて、例えばエッチングガスにオクタフルオロシクロペンテン（Ｃ5Ｆ8）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）および酸素（Ｏ2）を用いて、ガス流量比をＣ5Ｆ8：ＣＯ：Ａｒ：Ｏ2＝１：１０：５：１とし、バイアスパワーを１６００Ｗ、基板温度を２０℃に設定する。 Next, as shown in FIG. 2 (9), the connection hole 19 is opened in the insulating film 15 in which the connection hole made of porous silicon carbide oxide is formed. At this time, the first etching mask 31 is simultaneously etched using the second etching mask 32, and the wiring groove pattern 35 formed on the second etching mask 32 is transferred to the first etching mask 31. Etching here is performed using, for example, a general magnetron etching apparatus, for example, octafluorocyclopentene (C 5 F 8 ), carbon monoxide (CO), argon (Ar), and oxygen (O 2 ) as an etching gas. ), The gas flow ratio is set to C 5 F 8 : CO: Ar: O 2 = 1: 10: 5: 1, the bias power is set to 1600 W, and the substrate temperature is set to 20 ° C.

次に、図２（１０）に示すように、第２、第１エッチングマスク３２、３１を用いて、配線層の絶縁膜１８に配線溝２０を形成する。上記配線溝２０は上記配線溝パターン３５を転写するように形成される。そして、配線溝２０底部に残存するＰＡＥからなる配線層の絶縁膜１８のエッチングを行う。このエッチングでは、配線溝２０底部に絶縁膜パターン１７が存在するため、この絶縁膜パターン１７はエッチングストッパーとなり、エッチングが停止される。   Next, as shown in FIG. 2 (10), the wiring trench 20 is formed in the insulating film 18 of the wiring layer using the second and first etching masks 32 and 31. The wiring groove 20 is formed to transfer the wiring groove pattern 35. Then, the insulating film 18 of the wiring layer made of PAE remaining at the bottom of the wiring trench 20 is etched. In this etching, since the insulating film pattern 17 exists at the bottom of the wiring groove 20, the insulating film pattern 17 serves as an etching stopper, and the etching is stopped.

上記配線層の絶縁膜１８に配線溝２０を形成するエッチングでは、例えば一般的な高密度プラズマエッチング装置を用い、エッチングガスに例えばアンモニア（ＮＨ3）を用い、ＲＦパワーを１５０Ｗ、基板温度を２０℃に設定した。このエッチング条件における絶縁膜パターン１７に対するエッチング選択比は１００以上得られるため、配線溝２０の開口は深さばらつきが無く、制御性良く行うことができる。 In the etching for forming the wiring groove 20 in the insulating film 18 of the wiring layer, for example, a general high-density plasma etching apparatus is used, for example, ammonia (NH 3 ) is used as an etching gas, the RF power is 150 W, and the substrate temperature is 20 Set to ° C. Since the etching selectivity with respect to the insulating film pattern 17 under this etching condition is 100 or more, the opening of the wiring groove 20 can be performed with good controllability without variation in depth.

次に、図２（１１）に示すように、接続孔１９底部にある窒化シリコンからなるバリア層１４をエッチングにより除去する。これによって、所定のデュアルダマシン加工が完了する。なお、窒化シリコンからなる第２エッチングマスク３２〔前記図２（１０）参照〕は、接続孔１９底部の炭化シリコンからなるバリア層１４をエッチングする過程で除去されることになる。また、絶縁膜パターン１７もエッチングされるが、絶縁膜パターン１７のエッチング量をバリア層１４のエッチング量と同程度になるようバリア層１４のエッチング条件を調整するため、この実施例において最終的な配線溝２０底部に残存される絶縁膜パターン１７の膜厚は例えば１０ｎｍになる。   Next, as shown in FIG. 2 (11), the barrier layer 14 made of silicon nitride at the bottom of the connection hole 19 is removed by etching. Thereby, predetermined dual damascene processing is completed. The second etching mask 32 made of silicon nitride [see FIG. 2 (10)] is removed in the course of etching the barrier layer 14 made of silicon carbide at the bottom of the connection hole 19. Although the insulating film pattern 17 is also etched, the etching conditions of the barrier layer 14 are adjusted so that the etching amount of the insulating film pattern 17 is approximately the same as the etching amount of the barrier layer 14. The film thickness of the insulating film pattern 17 remaining at the bottom of the wiring groove 20 is, for example, 10 nm.

上記接続孔１９底部にあるバリア層１４のエッチングは、例えば一般的なマグネトロン方式のエッチング装置を用いて、例えばエッチングガスとしてジフルオルメタン（ＣＨ2Ｆ2）、酸素（Ｏ2）およびアルゴン（Ａｒ）を用い、ガス流量比をＣＨ2Ｆ2：Ｏ2：Ａｒ＝２：１：５とし、バイアスパワーを１００Ｗに設定する。このエッチング条件における絶縁膜パターン１６に対する選択比は１前後であるため、絶縁膜パターン１６は接続孔１９底部のバリア層１４と同定度エッチングされることとなり、最終的な配線溝２０底部の絶縁膜パターン１７の膜厚は例えば１０ｎｍとなるようにする。また、第２エッチングマスク３２は、炭化シリコンからなるバリア層１４のエッチング中に完全に除去することができる。 Etching of the barrier layer 14 at the bottom of the connection hole 19 is performed using, for example, a general magnetron etching apparatus, for example, as an etching gas, such as difluoromethane (CH 2 F 2 ), oxygen (O 2 ), and argon (Ar ), The gas flow ratio is set to CH 2 F 2 : O 2 : Ar = 2: 1: 5, and the bias power is set to 100 W. Since the selection ratio with respect to the insulating film pattern 16 under this etching condition is around 1, the insulating film pattern 16 is etched with the barrier layer 14 at the bottom of the connection hole 19 and the degree of identification is etched, so that the insulating film at the bottom of the final wiring trench 20 is obtained. The film thickness of the pattern 17 is, for example, 10 nm. The second etching mask 32 can be completely removed during the etching of the barrier layer 14 made of silicon carbide.

次に、図２（１２）に示すように、薬液を用いた後処理を行うことにより、エッチング処理時の残留デポ物の除去する。続けて、脱ガス処理およびＲＦスパッタリング処理を行うことにより、接続孔１９開口によって露出した下層の配線１３の変質層を除去する。続けて配線１３の層間絶縁膜に対する拡散防止膜２１を形成する。この拡散防止膜２１は、例えばタンタル（Ｔａ）膜を用いる。この成膜は例えば一般的なマグネトロンスパッタリング装置を用いて、Ｔａターゲットを用いて指向性スパッタリング法にて成膜する。続けて銅（Ｃｕ）もしくは銅（Ｃｕ）を含む合金を電界めっき法もしくはスパッタリング法もしくはＣＶＤ法によって成膜する。ここでの拡散防止膜２１の成膜は、上記配線溝２０および上記接続孔１９の各内面に対してカバレッジ良く形成される必要があり、好ましくは自己放電イオン化スパッタリング法もしくは遠距離スパッタリング法などの指向性スパッタリング法を用いるのが良い。続けて、例えば化学的機械研磨（ＣＭＰ）法により配線を形成していない余剰銅膜、タンタル膜を除去することにより、配線溝２０に配線２２が形成されるとともに、接続孔１９にプラグ２３が形成され、いわゆるデュアルダマシン構造の多層配線構造が得られる。また、配線１３と同様に、配線２２表面を被覆するように、配線層の絶縁膜１８上に、銅酸化防止膜、銅拡散防止膜として機能するバリア層２４を形成する。このバリア層２４は、例えば炭化シリコン（ＳｉＣ）膜で形成することができる。上記工程では、第１エッチングマスク３１が残るが、バリア層２４を形成する前に、第１エッチングマスク３１を除去してもよい。   Next, as shown in FIG. 2 (12), post-treatment using a chemical solution is performed to remove residual deposits during the etching process. Subsequently, the degassing process and the RF sputtering process are performed to remove the altered layer of the lower wiring 13 exposed through the opening of the connection hole 19. Subsequently, a diffusion preventing film 21 for the interlayer insulating film of the wiring 13 is formed. As the diffusion prevention film 21, for example, a tantalum (Ta) film is used. For example, the film is formed by a directional sputtering method using a Ta target with a general magnetron sputtering apparatus. Subsequently, copper (Cu) or an alloy containing copper (Cu) is formed by electroplating, sputtering, or CVD. The film formation of the diffusion prevention film 21 here needs to be formed with good coverage on each inner surface of the wiring groove 20 and the connection hole 19, and preferably a self-discharge ionization sputtering method or a long-distance sputtering method or the like. A directional sputtering method is preferably used. Subsequently, by removing the excess copper film and tantalum film on which no wiring is formed by, for example, a chemical mechanical polishing (CMP) method, the wiring 22 is formed in the wiring groove 20 and the plug 23 is formed in the connection hole 19. Thus, a multilayer wiring structure having a so-called dual damascene structure is obtained. Similarly to the wiring 13, a barrier layer 24 that functions as a copper oxidation preventing film and a copper diffusion preventing film is formed on the insulating film 18 of the wiring layer so as to cover the surface of the wiring 22. The barrier layer 24 can be formed of, for example, a silicon carbide (SiC) film. In the above process, the first etching mask 31 remains, but the first etching mask 31 may be removed before the barrier layer 24 is formed.

上記製造方法によって形成されたデュアルダマシン構造の多層配線は、配線２２底部にエッチストッパーとなる絶縁膜パターン１７を設置しているため、接続孔が形成される絶縁膜１５に多孔質絶縁膜を用いても、配線２２底部の凸凹を抑制することができ、銅の拡散防止膜２１を均一に成膜することが可能である。さらに、デュアルダマシン加工の際の加工選択比、第１エッチングマスク３１、第２エッチングマスク３２の膜厚を調整することにより、上記絶縁膜パターン１７の膜厚は接続孔が形成される絶縁膜１５に適用している多孔質膜の空孔に起因する凸凹を抑制するのに必要な最低限な膜厚に抑えることができるため、デバイスの誘電率の上昇も抑制することができ、高性能な半導体装置を供給することが可能となる。少なくとも上記各工程を経て形成された半導体装置は、エッチングストッパーとなる絶縁膜パターン１７を使用していないデュアルダマシン構造を備える半導体装置よりも優れたストレスマイグレーションおよびエレクトロマイグレーション特性を得ることができる。   In the multi-layer wiring having a dual damascene structure formed by the above manufacturing method, the insulating film pattern 17 serving as an etch stopper is provided at the bottom of the wiring 22, and therefore a porous insulating film is used as the insulating film 15 in which the connection hole is formed. However, unevenness at the bottom of the wiring 22 can be suppressed, and the copper diffusion prevention film 21 can be uniformly formed. Further, by adjusting the processing selectivity in the dual damascene processing and the film thicknesses of the first etching mask 31 and the second etching mask 32, the film thickness of the insulating film pattern 17 is set to the insulating film 15 in which the connection holes are formed. Since it can be suppressed to the minimum film thickness necessary to suppress the unevenness caused by the pores of the porous film applied to the device, the increase in the dielectric constant of the device can also be suppressed, and high performance A semiconductor device can be supplied. The semiconductor device formed through at least the above steps can obtain stress migration and electromigration characteristics superior to those of a semiconductor device having a dual damascene structure that does not use the insulating film pattern 17 serving as an etching stopper.

なお、上記記載の層間絶縁膜は、上記膜種、膜厚、製法に限定されることはない。   The interlayer insulating film described above is not limited to the above film type, film thickness, and manufacturing method.

さらに銅の酸化防止膜として形成した炭化シリコン（ＳｉＣ）膜の代わりに、ＣＶＤ法により形成される窒化シリコン（ＳｉＮ）膜を用いることもでき、また炭化シリコン膜中に窒素（Ｎ）や水素（Ｈ）等の軽元素を含有した膜を用いることも可能である。   Further, a silicon nitride (SiN) film formed by a CVD method can be used in place of the silicon carbide (SiC) film formed as a copper antioxidant film, and nitrogen (N) or hydrogen ( It is also possible to use a film containing a light element such as H).

また、配線溝２０底部にのみ形成するエッチングストッパーとなる絶縁膜パターン１６は、膜種、膜厚、製法に限定されることはなく、ＣＶＤ法により形成される炭化シリコン（ＳｉＣ）膜としてもよく、炭化シリコン膜中に窒素（Ｎ）や水素（Ｈ）等の軽元素を含有した膜を用いることも可能である。   In addition, the insulating film pattern 16 serving as an etching stopper formed only on the bottom of the wiring groove 20 is not limited to the film type, film thickness, and manufacturing method, and may be a silicon carbide (SiC) film formed by the CVD method. It is also possible to use a film containing a light element such as nitrogen (N) or hydrogen (H) in the silicon carbide film.

また、接続孔が形成される絶縁膜１５となる多孔質な炭化酸化シリコン（ＳｉＯＣ）膜は、例えば、スピンコート法により形成される多孔質なメチルシルセスキオキサン（ＭＳＱ）膜や多孔質なハイドロゲンシルセキオサン（ＨＳＱ）膜を用いることもできる。さらに、配線層の絶縁膜１７となるポリアリールエーテル膜は、例えば、ポリアリレンエーテル膜、アモルファスカーボン膜、ポリテトラトラフロロエチレン膜の適用が可能である。さらに、キセロゲル膜、多孔質構造を有するＭＳＱ膜や有機ポリマー等の適用や、これらの組み合わせでも可能である。   In addition, the porous silicon carbide oxide (SiOC) film that becomes the insulating film 15 in which the connection hole is formed is, for example, a porous methylsilsesquioxane (MSQ) film formed by spin coating or a porous film. Hydrogen silsesquiosan (HSQ) membranes can also be used. Furthermore, as the polyaryl ether film serving as the insulating film 17 of the wiring layer, for example, a polyarylene ether film, an amorphous carbon film, or a polytetrafluoroethylene film can be applied. Furthermore, a xerogel film, an MSQ film having a porous structure, an organic polymer, or the like, or a combination thereof can be used.

また、上記ポリアリールエーテル膜上に形成される上記第１エッチングマスク３１には１５０ｎｍの厚さの酸化シリコン（ＳｉＯ2）を用い、第２エッチングマスク３２には８０ｎｍの厚さの窒化シリコン（ＳｉＮ）を用いたが、上層の第２エッチングマスク３２を用いて下層の第１エッチングマスク３１をエッチングできる組み合わせの膜種、膜厚、製法であれば、上記材料に限定されない。例えば、第２エッチングマスク３２にＣＶＤ法で成膜した炭化シリコン（ＳｉＣ）膜を用いてもよく、エッチング選択比が許す限り薄膜化することも可能である。 Further, silicon oxide (SiO 2 ) having a thickness of 150 nm is used for the first etching mask 31 formed on the polyaryl ether film, and silicon nitride (SiN) having a thickness of 80 nm is used for the second etching mask 32. However, the material is not limited to the above material as long as it is a combination of film type, film thickness, and manufacturing method capable of etching the first etching mask 31 in the lower layer using the second etching mask 32 in the upper layer. For example, a silicon carbide (SiC) film formed by a CVD method may be used for the second etching mask 32, and the second etching mask 32 can be made as thin as the etching selectivity allows.

本発明の半導体装置の製造方法および半導体装置に係る第２実施例を、図３および図４の製造工程断面図によって説明する。   A semiconductor device manufacturing method and a second embodiment of the semiconductor device according to the present invention will be described with reference to the manufacturing process sectional views of FIGS.

図３（１）に示すように、基体１１上に層間絶縁膜１２が形成されている。この層間絶縁膜１２は、例えばポリアリールエーテル（ＰＡＥ）が用いられている。また、層間絶縁膜１２には溝配線構造の配線１３が形成されている。この配線１３は例えば銅（Ｃｕ）配線で形成され、例えば配線厚１５０ｎｍになるように形成されている。なお、ここでは、上記基体１１はトランジスタなどのデバイス（図示せず）が作製されたものをいう。   As shown in FIG. 3A, an interlayer insulating film 12 is formed on the substrate 11. For example, polyaryl ether (PAE) is used for the interlayer insulating film 12. A wiring 13 having a trench wiring structure is formed in the interlayer insulating film 12. The wiring 13 is formed of, for example, a copper (Cu) wiring, and is formed to have a wiring thickness of 150 nm, for example. Here, the substrate 11 refers to a device in which a device (not shown) such as a transistor is manufactured.

上記層間絶縁膜１２表面の後処理を行った後、銅の酸化および拡散を防止するバリア層１４を形成する。このバリア層１４には、例えば炭化シリコン膜（ＳｉＣ）を用いることができ、その炭化シリコン膜は例えば３５ｎｍの厚さに形成される。この炭化シリコン膜は、例えば、平行平板型のプラズマＣＶＤ装置を用いて、メチルシラン（ＳｉＣＨ3）をシリコン源とし、成膜雰囲気の圧力を５５０Ｐａとして成膜される。続けて、上記バリア層１４上に接続孔が形成される絶縁膜１５を形成する。この絶縁膜１５には、例えば多孔質（ポーラス）の炭化酸化シリコン（ＳｉＯＣ）膜を例えば１５０ｎｍの厚さに形成して用いる。多孔質ＳｉＯＣ膜は、多孔質ＳｉＯＣの前駆体をスピンコート法により塗布した後、４００℃、５分のキュア処理を行うことにより形成することができる。 After the post-treatment on the surface of the interlayer insulating film 12, a barrier layer 14 for preventing copper oxidation and diffusion is formed. For example, a silicon carbide film (SiC) can be used for the barrier layer 14, and the silicon carbide film is formed to a thickness of, for example, 35 nm. This silicon carbide film is formed using, for example, a parallel plate type plasma CVD apparatus with methylsilane (SiCH 3 ) as a silicon source and a pressure in a film formation atmosphere of 550 Pa. Subsequently, an insulating film 15 in which connection holes are formed is formed on the barrier layer 14. As this insulating film 15, for example, a porous silicon carbide oxide (SiOC) film having a thickness of, for example, 150 nm is used. The porous SiOC film can be formed by applying a precursor of porous SiOC by spin coating and then performing a curing process at 400 ° C. for 5 minutes.

続けて、上記接続孔が形成される絶縁膜１５上に配線形成用のエッチングストッパー膜１６を形成する。このエッチングストッパー膜１６には、例えば窒化シリコン（ＳｉＮ）膜を用いることができ、この窒化シリコン膜は例えば４５ｎｍの厚さに形成される。上記窒化シリコン膜は、例えば平行平板型のプラズマＣＶＤ装置を用い、原料ガスにシラン（ＳｉＨ4）およびアンモニア（ＮＨ3）を用い、成膜雰囲気の圧力を５５０Ｐａとして成膜することができる。また、ここでの窒化シリコン膜の膜厚は、最終的な配線溝の底部に露出される窒化シリコン膜の膜厚が１０ｎｍになるようにするために４５ｎｍと設定している。ここで、この最終的な狙い膜厚は、接続孔の層間絶縁膜に適用する多孔質膜の空孔（ポア）サイズに併せて決定する必要がある。空孔に起因する凸凹により銅の拡散防止膜の成膜不均一を改善するのが目的であるため、少なくとも空孔サイズの２倍の膜厚が必要となる。また、エッチストッパー膜１６を厚くしすぎると、デバイス全体の誘電率が上がってしまうため、低誘電率な多孔質膜を適用した利点が損なわれてしまう。そのため、望ましくは２０ｎｍ以下に設定するのがよい。 Subsequently, an etching stopper film 16 for forming a wiring is formed on the insulating film 15 in which the connection hole is formed. For example, a silicon nitride (SiN) film can be used as the etching stopper film 16, and the silicon nitride film is formed to a thickness of, for example, 45 nm. The silicon nitride film can be formed using, for example, a parallel plate type plasma CVD apparatus, using silane (SiH 4 ) and ammonia (NH 3 ) as a source gas, and a pressure in a film formation atmosphere of 550 Pa. The film thickness of the silicon nitride film here is set to 45 nm so that the film thickness of the silicon nitride film exposed at the bottom of the final wiring trench is 10 nm. Here, it is necessary to determine the final target film thickness in accordance with the pore size of the porous film applied to the interlayer insulating film of the connection hole. Since the purpose is to improve the film formation non-uniformity of the copper diffusion prevention film due to the unevenness caused by the holes, the film thickness needs to be at least twice as large as the hole size. On the other hand, if the etch stopper film 16 is too thick, the dielectric constant of the entire device increases, and the advantage of applying a porous film having a low dielectric constant is impaired. Therefore, it is desirable to set it to 20 nm or less.

さらに続けてエッチングストッパー膜１６上にマスク層４１を形成する。このマスク層４１は、上記エッチングストッパー膜１６を加工するために使用するもので、例えば４０ｎｍの厚さの酸化シリコン（ＳｉＯ2）膜で形成される。この酸化シリコン膜は、例えば、平行平板型のプラズマＣＶＤ装置を用いて、原料ガスにモノシラン（ＳｉＨ4）を用い、酸化剤に一酸化ニ窒素（Ｎ2Ｏ）を用いたプラズマＣＶＤ法により成膜することができる。 Subsequently, a mask layer 41 is formed on the etching stopper film 16. The mask layer 41 is used for processing the etching stopper film 16, and is formed of a silicon oxide (SiO 2 ) film having a thickness of 40 nm, for example. This silicon oxide film is formed by, for example, a plasma CVD method using a parallel plate type plasma CVD apparatus using monosilane (SiH 4 ) as a source gas and nitric oxide (N 2 O) as an oxidant. Can be membrane.

続いて、上記マスク層４１上に配線溝パターンのレジストマスク３０を形成する。   Subsequently, a resist mask 30 having a wiring groove pattern is formed on the mask layer 41.

次に、図３（２）に示すように、上記レジストマスク３０〔前記図３（１）参照〕を用いて、ドライエッチング法によってマスク層４１の加工を行う。マスク層４１のエッチングは、例えば一般的なマグネトロン方式のエッチング装置を用いて、例えばエッチングガスとしてオクタフルオロブタン（Ｃ4Ｆ8）、一酸化炭素（ＣＯ）およびアルゴン（Ａｒ）を用い、ガス流量比をＣ4Ｆ8：ＣＯ：Ａｒ＝１：５：２０とし、バイアスパワーを１０００Ｗに、基板温度は２０℃に設定する。このエッチング条件における窒化シリコン膜に対するエッチング選択比は１０以上得ることができるため、下地の窒化シリコン膜はほとんど掘れることはない。酸素（Ｏ2）プラズマを用いたアッシング処理と有機系の薬液処理を行うことにより、レジストマスク３０の除去、エッチング処理時の残留デポ物の除去をした。 Next, as shown in FIG. 3B, the mask layer 41 is processed by dry etching using the resist mask 30 [see FIG. 3A]. Etching of the mask layer 41 uses, for example, a general magnetron type etching apparatus, and uses, for example, octafluorobutane (C 4 F 8 ), carbon monoxide (CO), and argon (Ar) as an etching gas, and a gas flow rate. The ratio is C 4 F 8 : CO: Ar = 1: 5: 20, the bias power is set to 1000 W, and the substrate temperature is set to 20 ° C. Since the etching selectivity with respect to the silicon nitride film under this etching condition can be 10 or more, the underlying silicon nitride film is hardly dug. By performing an ashing process using oxygen (O 2 ) plasma and an organic chemical solution process, the resist mask 30 and the residual deposits during the etching process were removed.

次に、配線溝パターンに加工された上記マスク層４１を用いて、ドライエッチング法によってエッチングストッパー膜１６の加工を行う。ここでのＳｉＮのエッチングは、例えば一般的なマグネトロン方式のエッチング装置を用いて、例えばエッチングガスにトリフルオロメタン（ＣＨＦ3）、アルゴン（Ａｒ）および酸素（Ｏ2）を用い、ガス流量比をＣＨＦ３：Ａｒ：Ｏ2＝１：５：１とし、バイアスパワーを５００Ｗ、基板温度は２０℃に設定する。その後、薬液を用いた後処理を行うことにより、エッチング処理時の残留デポ物を除去する。また、このエッチングストッパー膜１６のエッチングでマスク層４１を除去することができる。 Next, the etching stopper film 16 is processed by a dry etching method using the mask layer 41 processed into the wiring groove pattern. The etching of SiN here uses, for example, a general magnetron etching apparatus, for example, trifluoromethane (CHF 3 ), argon (Ar), and oxygen (O 2 ) are used as an etching gas, and the gas flow rate ratio is CHF 3. : Ar: O 2 = 1: 5: 1, bias power is set to 500 W, and substrate temperature is set to 20 ° C. Thereafter, post-treatment using a chemical solution is performed to remove residual deposits during the etching process. Further, the mask layer 41 can be removed by etching the etching stopper film 16.

この結果、図３（３）に示すように、上記接続孔が形成される絶縁膜１５上にエッチングストッパー膜１６からなる絶縁膜パターン１７が形成される。ここでの絶縁膜パターン１７の形成は、この後の配線形成のためのリソグラフィーの際に位置合わせずれを起こした際の加工時の下地掘れを抑制するために、用いる露光装置の位置合わせ精度のマージンを含めた大きさに設定する必要がある。例えば、幅０．１５μｍ、長さ１μｍの配線を形成する場合で露光装置の位置合わせ精度が２５ｎｍの場合は、エッチストッパーは幅０．１５５μｍ、長さ１．０５μｍとなるよう設定した。   As a result, as shown in FIG. 3C, an insulating film pattern 17 made of the etching stopper film 16 is formed on the insulating film 15 in which the connection hole is formed. Here, the formation of the insulating film pattern 17 is performed so that the alignment accuracy of the exposure apparatus used can be reduced in order to suppress undercutting during processing when alignment displacement occurs during lithography for wiring formation thereafter. It is necessary to set the size including the margin. For example, when a wiring having a width of 0.15 μm and a length of 1 μm is formed and the alignment accuracy of the exposure apparatus is 25 nm, the etch stopper is set to have a width of 0.155 μm and a length of 1.05 μm.

上記絶縁膜パターン１７を形成するエッチング加工では、上記のように酸化シリコンからなるマスク層４１を用いた加工に限らず、前記実施例１と同様のレジストマスクを用いたエッチング加工でも可能である。この場合には、エッチング加工後のレジストマスクを除去する際に、露出したポリアリールエーテルからなる接続孔が形成される絶縁膜１５の後退が進むため、好ましくはマスク層４１のようなハードマスクによるエッチング加工を用いた方がよい。   The etching process for forming the insulating film pattern 17 is not limited to the process using the mask layer 41 made of silicon oxide as described above, but can also be performed using the same resist mask as in the first embodiment. In this case, when the resist mask after the etching process is removed, the insulating film 15 in which the connection hole made of the exposed polyaryl ether is moved backwards. Therefore, a hard mask such as the mask layer 41 is preferably used. It is better to use an etching process.

次に、図３（４）に示すように、上記接続孔が形成される絶縁膜１５上に上記絶縁膜パターン１７を被覆する配線層の絶縁膜１８を形成する。この配線層の絶縁膜１８は、例えばポリアリールエーテル（ＰＡＥ）膜を１５０ｎｍの厚さに形成する。このポリアリールエーテル膜は、ポリアリールエーテルの前駆体をスピンコート法により塗布した後、３５０℃、５分間のキュア処理を行うことにより形成することができる。続いて第１エッチングマスク３１を、例えば酸化シリコン（ＳｉＯ2）膜で形成し、次いで第２エッチングマスク３２を、例えば窒化シリコン（ＳｉＮ）膜で形成する。上記酸化シリコン膜は、例えば５０ｎｍの厚さに形成され、上記窒化シリコン膜は例えば８０ｎｍの厚さに形成される。 Next, as shown in FIG. 3D, an insulating film 18 of a wiring layer that covers the insulating film pattern 17 is formed on the insulating film 15 in which the connection holes are formed. As the insulating film 18 of this wiring layer, for example, a polyaryl ether (PAE) film is formed to a thickness of 150 nm. The polyaryl ether film can be formed by applying a precursor of polyaryl ether by a spin coating method and then performing a curing treatment at 350 ° C. for 5 minutes. Subsequently, the first etching mask 31 is formed with, for example, a silicon oxide (SiO 2 ) film, and then the second etching mask 32 is formed with, for example, a silicon nitride (SiN) film. The silicon oxide film is formed with a thickness of 50 nm, for example, and the silicon nitride film is formed with a thickness of 80 nm, for example.

続いて、上記第２エッチングマスク３２上に接続孔パターンを有するレジストマスク（図示せず）を形成し、それをエッチングマスクに用いて、ドライエッチング法にて、第２エッチングマスク３２に接続孔パターン３３を形成する。上記第２エッチングマスク３２の窒化シリコンのエッチングは、例えば一般的なマグネトロン方式のエッチング装置にて、例えば、エッチングガスとしてトリフルオロメタン（ＣＨＦ3）、アルゴン（Ａｒ）および酸素（Ｏ2）を用い、ガス流量比をＣＨＦ3：Ａｒ：Ｏ2＝１：５：１とし、バイアスパワーを５００Ｗ、基板温度を２０℃に設定する。続いて同じ接続孔パターンのレジストマスクを用いて第１エッチングマスク３１への接続孔パターン３３の開口を行う。その後、酸素（Ｏ2）プラズマを用いたアッシング処理と有機系の薬液処理を行うことにより、レジストマスクおよびエッチング処理時の残留デポ物を除去する。 Subsequently, a resist mask (not shown) having a connection hole pattern is formed on the second etching mask 32, and the connection hole pattern is formed on the second etching mask 32 by dry etching using the resist mask. 33 is formed. Etching of the silicon nitride of the second etching mask 32 is performed using, for example, a general magnetron etching apparatus, for example, using trifluoromethane (CHF 3 ), argon (Ar), and oxygen (O 2 ) as an etching gas, The gas flow ratio is set to CHF 3 : Ar: O 2 = 1: 5: 1, the bias power is set to 500 W, and the substrate temperature is set to 20 ° C. Subsequently, the connection hole pattern 33 is opened to the first etching mask 31 using a resist mask having the same connection hole pattern. Thereafter, an ashing process using oxygen (O 2 ) plasma and an organic chemical solution process are performed to remove the resist mask and residual deposits during the etching process.

次に、図３（５）に示すように、配線溝パターン３５を有するマスク３４を形成し、このマスクを用いたドライエッチング法にて上記第２エッチングマスク３２に配線溝パターン３５を延長形成する。ここでは、前記工程で第２エッチングマスク３２に形成した接続孔パターン３３の段差の影響を緩和するために、多層レジストを用いて上記マスク３４を形成する。例えば、下層マスク３６としては有機系レジスト膜を用いて上記段差部の平坦化を行い、この下層マスク３６上に上層マスク３７を例えばシリコン含有レジストを用いて形成する。この上層マスク３７に上記配線溝パターン３５を形成しておく。   Next, as shown in FIG. 3 (5), a mask 34 having a wiring groove pattern 35 is formed, and the wiring groove pattern 35 is extended and formed on the second etching mask 32 by a dry etching method using this mask. . Here, in order to alleviate the influence of the step difference of the connection hole pattern 33 formed on the second etching mask 32 in the step, the mask 34 is formed using a multilayer resist. For example, the step portion is planarized using an organic resist film as the lower layer mask 36, and an upper layer mask 37 is formed on the lower layer mask 36 using, for example, a silicon-containing resist. The wiring groove pattern 35 is formed on the upper layer mask 37.

次に、図３（６）に示すように、上層マスク３７をエッチングマスクに用いて下層マスク３６に配線溝パターン３５を転写する。その際、接続孔パターン３３内に形成されていた下層マスク３６も除去される。この加工では、例えば、一般的なマグネトロン方式のエッチング装置を用い、例えば、エッチングガスとして酸素（Ｏ2）を用い、バイアスパワーを５００Ｗ、基板温度を２０℃に設定する。 Next, as shown in FIG. 3 (6), the wiring groove pattern 35 is transferred to the lower layer mask 36 using the upper layer mask 37 as an etching mask. At this time, the lower layer mask 36 formed in the connection hole pattern 33 is also removed. In this processing, for example, a general magnetron type etching apparatus is used, for example, oxygen (O 2 ) is used as an etching gas, the bias power is set to 500 W, and the substrate temperature is set to 20 ° C.

次に、図４（７）に示すように、上記下層マスク３６を用いて、上記第２エッチングマスク３２を加工して、配線溝パターン３５を転写する。このエッチングは、例えば一般的なマグネトロン方式のエッチング装置を用いて、例えばエッチングガスとしてトリフルオロメタン（ＣＨＦ3）、アルゴン（Ａｒ）および酸素（Ｏ2）を用いて行う。そのガス流量比、バイアスパワー、基盤温度は、第１エッチングマスク３１の上端のいわゆる肩落ちが発生しないように、エッチング選択比を調整する必要がある。またこの工程で、第１エッチングマスク３１に接続孔パターン３３を同時にエッチング形成する必要があるため、上記エッチング条件においては、酸化シリコン膜に対するエッチング選択比は１．６程度になるよう調整した。さらに、この第２エッチングマスク３２の窒化シリコンをエッチングする際に、上層マスク３７〔前記図３（６）参照〕を除去することができる。 Next, as shown in FIG. 4 (7), the second etching mask 32 is processed using the lower layer mask 36 to transfer the wiring groove pattern 35. This etching is performed using, for example, a general magnetron type etching apparatus, for example, using trifluoromethane (CHF 3 ), argon (Ar), and oxygen (O 2 ) as an etching gas. It is necessary to adjust the etching selectivity so that the so-called shoulder drop of the upper end of the first etching mask 31 does not occur for the gas flow rate ratio, the bias power, and the base temperature. In this step, since the connection hole pattern 33 needs to be simultaneously etched in the first etching mask 31, the etching selectivity with respect to the silicon oxide film was adjusted to about 1.6 under the above etching conditions. Further, when the silicon nitride of the second etching mask 32 is etched, the upper layer mask 37 (see FIG. 3 (6)) can be removed.

次に、図４（８）に示すように、上記第１エッチングマスク３１を用いて配線層の絶縁膜１８に接続孔パターン３３を開口する。ここで配線層の絶縁膜１８のエッチングは、例えば一般的な高密度プラズマエッチング装置を用い、例えばエッチングガスとしてアンモニア（ＮＨ3）を用いて行う。また、ＲＦパワーは例えば１５０Ｗ、基板温度は例えば１０℃に設定した。このエッチング条件での有機系の上記下層マスク３６〔前記図４（７）参照〕のエッチングレートはＰＡＥ膜からなる配線層の絶縁膜１８のエッチングレートとほぼ同等であるため、配線層の絶縁膜１８に接続孔パターン３３を開口中にレジストからなる第２エッチングマスク３２は後退していくが、ハードマスクである第１エッチングマスク３１があるため良好な接続孔パターン３３の開口形状を得ることができる。例えば上記エッチング条件におけるシリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜に対するエッチング選択比は１００以上が得られる。 Next, as shown in FIG. 4 (8), a connection hole pattern 33 is opened in the insulating film 18 of the wiring layer using the first etching mask 31. Here, the insulating film 18 of the wiring layer is etched using, for example, a general high-density plasma etching apparatus, for example, using ammonia (NH 3 ) as an etching gas. The RF power was set to 150 W, for example, and the substrate temperature was set to 10 ° C., for example. The etching rate of the organic lower layer mask 36 (see FIG. 4 (7)) under this etching condition is almost equal to the etching rate of the insulating film 18 of the wiring layer made of the PAE film. The second etching mask 32 made of a resist is retracted while the connection hole pattern 33 is opened in FIG. 18, but a good opening shape of the connection hole pattern 33 can be obtained because of the first etching mask 31 that is a hard mask. it can. For example, an etching selection ratio of 100 or more with respect to a silicon (SiN) film, a silicon oxide (SiO 2 ) film, and a silicon carbide oxide (SiOC) film under the above etching conditions can be obtained.

次に、図４（９）に示すように、上記第１エッチングマスク３１を用いて絶縁膜パターン１７に接続孔パターン３３を転写する接続孔１９を開口する。ここで絶縁膜パターン１７のエッチングは、例えば、一般的なマグネトロン方式のエッチング装置を用い、例えばエッチングガスとしてトリフルオロメタン（ＣＨＦ3）、アルゴン（Ａｒ）および酸素（Ｏ2）を用い、ガス流量比をＣＨＦ3：Ａｒ：Ｏ2＝１：５：１とし、バイアスパワーを５００Ｗ、基板温度を２０℃に設定する。ここでの絶縁膜パターン１７のエッチングにおいて、上部の第２エッチングマスク３２もエッチングされるが、ここで第２エッチングマスク３２が完全に除去されてしまうと次の配線溝を形成するための酸化シリコンからなる第１エッチングマスク３１をエッチングする際に、配線上部の肩落ちを抑制することができない。これを抑制するため、第２エッチングマスク３２は、絶縁膜パターン１７よりも厚く成膜する必要がある。さらに、上記エッチングでは、第２エッチングマスク３２がマスクとなって第１エッチングマスク３１に配線溝パターン３５が転写されるように形成される。なお、第１エッチングマスク３１を貫通するように配線溝パターン３５が形成されない場合には、第２エッチングマスク３２をマスクに用いて第１エッチングマスク３１をエッチングすればよい。ここでのエッチングは、例えば一般的なマグネトロン方式のエッチング装置を用いて、例えばエッチングガスにオクタフルオロシクロペンテン（Ｃ5Ｆ8）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）および酸素（Ｏ2）を用いて、ガス流量比をＣ5Ｆ8：ＣＯ：Ａｒ：Ｏ2＝１：１０：５：１とし、バイアスパワーを１６００Ｗ、基板温度を２０℃に設定する。 Next, as shown in FIG. 4 (9), the connection hole 19 for transferring the connection hole pattern 33 to the insulating film pattern 17 is opened using the first etching mask 31. Here, the insulating film pattern 17 is etched using, for example, a general magnetron type etching apparatus, for example, using trifluoromethane (CHF 3 ), argon (Ar), and oxygen (O 2 ) as an etching gas, and a gas flow rate ratio. Is CHF 3 : Ar: O 2 = 1: 5: 1, the bias power is set to 500 W, and the substrate temperature is set to 20 ° C. In the etching of the insulating film pattern 17 here, the upper second etching mask 32 is also etched. If the second etching mask 32 is completely removed here, the silicon oxide for forming the next wiring groove is formed. When the first etching mask 31 made of is etched, the shoulder drop at the upper part of the wiring cannot be suppressed. In order to suppress this, the second etching mask 32 needs to be formed thicker than the insulating film pattern 17. Further, in the above etching, the wiring trench pattern 35 is transferred to the first etching mask 31 using the second etching mask 32 as a mask. If the wiring groove pattern 35 is not formed so as to penetrate the first etching mask 31, the first etching mask 31 may be etched using the second etching mask 32 as a mask. Etching here uses, for example, a general magnetron type etching apparatus, for example, octafluorocyclopentene (C 5 F 8 ), carbon monoxide (CO), argon (Ar), and oxygen (O 2 ) as an etching gas. The gas flow rate ratio is set to C 5 F 8 : CO: Ar: O 2 = 1: 10: 5: 1, the bias power is set to 1600 W, and the substrate temperature is set to 20 ° C.

次に、図４（１０）に示すように、第２、第１エッチングマスク３２、３１を用いて、配線層の絶縁膜１８に配線溝２０を形成するとともに、接続孔が形成される絶縁膜１５に接続孔１９を形成する。上記配線溝２０は上記配線溝パターン３５を転写するように形成され、接続孔１９は絶縁膜パターン１７に形成された接続孔１９が延長形成される。このエッチングでは、配線溝２０底部に絶縁膜パターン１７が存在するため、この絶縁膜パターン１７はエッチングストッパーとなり、エッチングが停止される。上記エッチングでは、例えば一般的な高密度プラズマエッチング装置を用い、エッチングガスに例えばアンモニア（ＮＨ3）を用い、ＲＦパワーを１５０Ｗ、基板温度を１０℃に設定した。このエッチング条件における絶縁膜パターン１７に対するエッチング選択比は１００以上得られるため、配線溝２０の開口は深さばらつきが無く、制御性良く行うことができる。 Next, as shown in FIG. 4 (10), using the second and first etching masks 32 and 31, the wiring groove 20 is formed in the insulating film 18 of the wiring layer, and the insulating film in which the connection hole is formed. A connection hole 19 is formed in 15. The wiring groove 20 is formed so as to transfer the wiring groove pattern 35, and the connection hole 19 is formed by extending the connection hole 19 formed in the insulating film pattern 17. In this etching, since the insulating film pattern 17 exists at the bottom of the wiring groove 20, the insulating film pattern 17 serves as an etching stopper, and the etching is stopped. In the etching, for example, a general high-density plasma etching apparatus is used, ammonia (NH 3 ) is used as an etching gas, RF power is set to 150 W, and a substrate temperature is set to 10 ° C. Since the etching selectivity with respect to the insulating film pattern 17 under this etching condition is 100 or more, the opening of the wiring groove 20 can be performed with good controllability without variation in depth.

次に、図４（１１）に示すように、接続孔１９底部にある窒化シリコンからなるバリア層１４をエッチングする。これによって、所定のデュアルダマシン加工が完了する。なお、窒化シリコンからなる第２エッチングマスク３２〔前記図４（１０）参照〕は、接続孔１９底部の炭化シリコンからなるバリア層１４をエッチングする過程で除去されることになる。また、絶縁膜パターン１７もエッチングされるが、絶縁膜パターン１７のエッチング量をバリア層１４のエッチング量と同程度になるようバリア層１４のエッチング条件を調整するため、この実施例において最終的な配線溝２０底部に残存される絶縁膜パターン１７の膜厚は例えば１０ｎｍになる。   Next, as shown in FIG. 4 (11), the barrier layer 14 made of silicon nitride at the bottom of the connection hole 19 is etched. Thereby, predetermined dual damascene processing is completed. The second etching mask 32 made of silicon nitride [see FIG. 4 (10)] is removed in the course of etching the barrier layer 14 made of silicon carbide at the bottom of the connection hole 19. Although the insulating film pattern 17 is also etched, the etching conditions of the barrier layer 14 are adjusted so that the etching amount of the insulating film pattern 17 is approximately the same as the etching amount of the barrier layer 14. The film thickness of the insulating film pattern 17 remaining at the bottom of the wiring groove 20 is, for example, 10 nm.

上記接続孔１９底部にあるバリア層１４のエッチングは、例えば一般的なマグネトロン方式のエッチング装置を用いて、例えばエッチングガスとしてジフルオルメタン（ＣＨ2Ｆ2）、酸素（Ｏ2）およびアルゴン（Ａｒ）を用い、ガス流量比をＣＨ2Ｆ2：Ｏ2：Ａｒ＝２：１：５とし、バイアスパワーを１００Ｗに設定する。このエッチング条件における絶縁膜パターン１６に対する選択比は１前後であるため、絶縁膜パターン１６は接続孔１９底部のバリア層１４と同定度エッチングされることとなり、最終的な配線溝２０底部の絶縁膜パターン１７の膜厚は例えば１０ｎｍとなるようにする。また、第２エッチングマスク３２は、炭化シリコンからなるバリア層１４のエッチング中に完全に除去することができる。 Etching of the barrier layer 14 at the bottom of the connection hole 19 is performed using, for example, a general magnetron etching apparatus, for example, as an etching gas, such as difluoromethane (CH 2 F 2 ), oxygen (O 2 ), and argon (Ar ), The gas flow ratio is set to CH 2 F 2 : O 2 : Ar = 2: 1: 5, and the bias power is set to 100 W. Since the selection ratio with respect to the insulating film pattern 16 under this etching condition is around 1, the insulating film pattern 16 is etched with the barrier layer 14 at the bottom of the connection hole 19 and the degree of identification is etched, so that the insulating film at the bottom of the final wiring trench 20 is obtained. The film thickness of the pattern 17 is, for example, 10 nm. The second etching mask 32 can be completely removed during the etching of the barrier layer 14 made of silicon carbide.

次に、図２（１２）に示すように、薬液を用いた後処理を行うことにより、エッチング処理時の残留デポ物の除去する。続けて、脱ガス処理およびＲＦスパッタリング処理を行うことにより、接続孔１９の開口によって露出した下層の配線１３の変質層を除去する。続けて配線１３の層間絶縁膜に対する拡散防止膜２１を形成する。この拡散防止膜２１は、例えばタンタル（Ｔａ）膜を用いる。この成膜は例えば一般的なマグネトロンスパッタリング装置を用いて、Ｔａターゲットを用いて指向性スパッタリング法にて成膜する。続けて銅（Ｃｕ）もしくは銅（Ｃｕ）を含む合金を電界めっき法もしくはスパッタリング法もしくはＣＶＤ法によって成膜する。ここでの拡散防止膜２１の成膜は、上記配線溝２０および上記接続孔１９の各内面に対してカバレッジ良く形成される必要があり、好ましくは自己放電イオン化スパッタリング法もしくは遠距離スパッタリング法などの指向性スパッタリング法を用いるのが良い。続けて、例えば化学的機械研磨（ＣＭＰ）法により配線を形成していない余剰銅膜、タンタル膜を除去することにより、配線溝２０に配線２２が形成されるとともに、接続孔１９にプラグ２３が形成され、いわゆるデュアルダマシン構造の多層配線構造が得られる。また、配線１３と同様に、配線２２表面を被覆するように、配線層の絶縁膜１８表面に、銅酸化防止膜、銅拡散防止膜として機能するバリア層２４を形成する。このバリア層２４は、例えば炭化シリコン（ＳｉＣ）膜で形成することができる。上記工程では、第１エッチングマスク３１が残るが、バリア層２４を形成する前に、第１エッチングマスク３１を除去してもよい。   Next, as shown in FIG. 2 (12), post-treatment using a chemical solution is performed to remove residual deposits during the etching process. Subsequently, the degassing process and the RF sputtering process are performed to remove the deteriorated layer of the underlying wiring 13 exposed through the opening of the connection hole 19. Subsequently, a diffusion preventing film 21 for the interlayer insulating film of the wiring 13 is formed. As the diffusion prevention film 21, for example, a tantalum (Ta) film is used. For example, the film is formed by a directional sputtering method using a Ta target with a general magnetron sputtering apparatus. Subsequently, copper (Cu) or an alloy containing copper (Cu) is formed by electroplating, sputtering, or CVD. The film formation of the diffusion prevention film 21 here needs to be formed with good coverage on each inner surface of the wiring groove 20 and the connection hole 19, and preferably a self-discharge ionization sputtering method or a long-distance sputtering method or the like. A directional sputtering method is preferably used. Subsequently, by removing the excess copper film and tantalum film on which no wiring is formed by, for example, a chemical mechanical polishing (CMP) method, the wiring 22 is formed in the wiring groove 20 and the plug 23 is formed in the connection hole 19. Thus, a multilayer wiring structure having a so-called dual damascene structure is obtained. Similarly to the wiring 13, a barrier layer 24 functioning as a copper oxidation preventing film and a copper diffusion preventing film is formed on the surface of the insulating film 18 of the wiring layer so as to cover the surface of the wiring 22. The barrier layer 24 can be formed of, for example, a silicon carbide (SiC) film. In the above process, the first etching mask 31 remains, but the first etching mask 31 may be removed before the barrier layer 24 is formed.

上記第２実施例の製造方法によって形成されたデュアルダマシン構造の多層配線は、配線２２底部にエッチストッパーとなる絶縁膜パターン１７を設置しているため、接続孔が形成される絶縁膜１５に多孔質絶縁膜を用いても、配線２２底部の凸凹を抑制することができ、銅の拡散防止膜２１を均一に成膜することが可能である。さらに、デュアルダマシン加工の際の加工選択比、第１エッチングマスク３１、第２エッチングマスク３２の膜厚を調整することにより、上記絶縁膜パターン１７の膜厚は接続孔が形成される絶縁膜１５に適用している多孔質膜の空孔に起因する凸凹を抑制するのに必要な最低限な膜厚に抑えることができるため、デバイスの誘電率の上昇も抑制することができ、高性能な半導体装置を供給することが可能となる。少なくとも上記各工程を経て形成された半導体装置は、エッチングストッパーとなる絶縁膜パターン１７を使用していないデュアルダマシン構造を備える半導体装置よりも優れたストレスマイグレーションおよびエレクトロマイグレーション特性を得ることができる。   In the dual damascene multilayer wiring formed by the manufacturing method of the second embodiment, the insulating film pattern 17 serving as an etch stopper is provided at the bottom of the wiring 22, so that the insulating film 15 in which the connection hole is formed is porous. Even if the insulating material film is used, unevenness at the bottom of the wiring 22 can be suppressed, and the copper diffusion prevention film 21 can be uniformly formed. Further, by adjusting the processing selectivity in the dual damascene processing and the film thicknesses of the first etching mask 31 and the second etching mask 32, the film thickness of the insulating film pattern 17 is set to the insulating film 15 in which the connection holes are formed. Since it can be suppressed to the minimum film thickness necessary to suppress the unevenness caused by the pores of the porous film applied to the device, the increase in the dielectric constant of the device can also be suppressed, and high performance A semiconductor device can be supplied. The semiconductor device formed through at least the above steps can obtain stress migration and electromigration characteristics superior to those of a semiconductor device having a dual damascene structure that does not use the insulating film pattern 17 serving as an etching stopper.

さらに銅の酸化防止膜として形成した炭化シリコン（ＳｉＣ）膜の代わりに、ＣＶＤ法により形成される窒化シリコン（ＳｉＮ）膜を用いることもでき、また炭化シリコン膜中に窒素（Ｎ）や水素（Ｈ）等の軽元素を含有した膜を用いることも可能である。   Further, a silicon nitride (SiN) film formed by a CVD method can be used in place of the silicon carbide (SiC) film formed as a copper antioxidant film, and nitrogen (N) or hydrogen ( It is also possible to use a film containing a light element such as H).

また、配線溝２０底部にのみ形成するエッチングストッパーとなる絶縁膜パターン１７は、膜種、膜厚、製法に限定されることはなく、ＣＶＤ法により形成される炭化シリコン（ＳｉＣ）膜としてもよく、炭化シリコン膜中に窒素（Ｎ）や水素（Ｈ）等の軽元素を含有した膜を用いることも可能である。   In addition, the insulating film pattern 17 serving as an etching stopper formed only on the bottom of the wiring groove 20 is not limited to the film type, film thickness, and manufacturing method, and may be a silicon carbide (SiC) film formed by the CVD method. It is also possible to use a film containing a light element such as nitrogen (N) or hydrogen (H) in the silicon carbide film.

また、上記接続孔が形成される絶縁膜１５、配線層の絶縁膜１８は、ポーラスポリアリールエーテル膜の代わりに、ポーラスポリアリレンエーテル膜、ポーラスアモルファスカーボン膜、ポーラスポリテトラトラフロロエチレン膜の適用が可能である。さらに、キセロゲル膜、多孔質構造を有するＭＳＱ膜や有機ポリマー等の適用や、これらの組み合わせでも可能である。   The insulating film 15 in which the connection holes are formed and the insulating film 18 of the wiring layer are made of a porous polyarylene ether film, a porous amorphous carbon film, or a porous polytetrafluoroethylene film instead of the porous polyaryl ether film. Applicable. Furthermore, a xerogel film, an MSQ film having a porous structure, an organic polymer, or the like, or a combination thereof can be used.

また、上記ポリアリールエーテル膜上に形成される上記第１エッチングマスク３１には１５０ｎｍの厚さの酸化シリコン（ＳｉＯ2）を用い、第２エッチングマスク３２には８０ｎｍの厚さの窒化シリコン（ＳｉＮ）を用いたが、上層の第２エッチングマスク３２を用いて下層の第１エッチングマスク３１をエッチングできる組み合わせの膜種、膜厚、製法であれば、上記材料に限定されない。例えば、第２エッチングマスク３２にＣＶＤ法で成膜した炭化シリコン（ＳｉＣ）膜を用いてもよく、エッチング選択比が許す限り薄膜化することも可能である。 Further, silicon oxide (SiO 2 ) having a thickness of 150 nm is used for the first etching mask 31 formed on the polyaryl ether film, and silicon nitride (SiN) having a thickness of 80 nm is used for the second etching mask 32. However, the material is not limited to the above material as long as it is a combination of film type, film thickness, and manufacturing method capable of etching the first etching mask 31 in the lower layer using the second etching mask 32 in the upper layer. For example, a silicon carbide (SiC) film formed by a CVD method may be used for the second etching mask 32, and the second etching mask 32 can be made as thin as the etching selectivity allows.

上記第１、第２実施例で説明した半導体装置の製造方法は、配線溝２０底部、すなわち接続孔が形成される絶縁膜１５の表面における配線溝２０が形成される領域に、層間絶縁膜の配線層が形成される絶縁膜１８とは異なる材質の絶縁膜パターン１７を形成するため、配線溝２０を形成する際に絶縁膜パターン１７がエッチングストッパーとなるので、配線溝２０底部の接続孔が形成される絶縁膜１５に低誘電率な多孔質絶縁膜を用いたとしても、配線溝２０底部表面が粗面になることがない。このため、配線溝２０内面に銅の拡散を防止する拡散防止膜２１（バリアメタル）を均一に成膜することができ、配線信頼性の向上が図れるという利点がある。さらに、配線溝２０底部のみに絶縁膜パターン１７を形成することにより、絶縁膜パターン１７が誘電率の高いものであっても、誘電率が高いことの影響は最小限になり、従来技術のエッチングストッパー膜を導入した溝配線よりもより高速動作が可能になり、かつ良好な配線溝２０の底面形状が得られるため、より高い信頼性が得られる半導体装置を製造することができるという利点がある。   In the semiconductor device manufacturing method described in the first and second embodiments, the interlayer insulating film is formed on the bottom of the wiring groove 20, that is, in the region where the wiring groove 20 is formed on the surface of the insulating film 15 where the connection hole is formed. Since the insulating film pattern 17 made of a material different from that of the insulating film 18 on which the wiring layer is formed is formed, the insulating film pattern 17 serves as an etching stopper when the wiring groove 20 is formed. Even if a low dielectric constant porous insulating film is used for the insulating film 15 to be formed, the bottom surface of the wiring groove 20 does not become rough. For this reason, the diffusion preventing film 21 (barrier metal) for preventing the diffusion of copper can be uniformly formed on the inner surface of the wiring groove 20, and there is an advantage that the wiring reliability can be improved. Further, by forming the insulating film pattern 17 only on the bottom of the wiring groove 20, even if the insulating film pattern 17 has a high dielectric constant, the influence of the high dielectric constant is minimized, and the etching of the prior art is performed. Since it is possible to operate at a higher speed than the groove wiring with the stopper film introduced, and a good bottom shape of the wiring groove 20 is obtained, there is an advantage that a semiconductor device with higher reliability can be manufactured. .

また、本発明の半導体装置は、上記説明したような製造方法によって形成されるもので、配線層の絶縁膜１８に形成される配線溝２０底部、すなわち接続孔が形成される絶縁膜１５の表面における配線溝２０が形成される領域に、層間絶縁膜の配線層が形成される絶縁膜１８とは異なる材質の絶縁膜パターン１７が形成されているため、配線溝２０を形成する際に絶縁膜パターン１７がエッチングストッパーとなるとともに、配線溝２０底部表面が粗面になることがないので、配線溝２０底部の接続孔が形成される絶縁膜１５に低誘電率な多孔質絶縁膜を用いることができる。このため、配線溝２０内面に形成される銅の拡散を防止する拡散防止膜２１（バリアメタル）は均一に成膜されるので、配線信頼性の向上が図れるという利点がある。さらに、配線溝２０底部にのみ絶縁膜パターン１７が形成されるため、絶縁膜パターン１７が誘電率の高いものであっても、その影響は最小限になり、従来技術のエッチングストッパー膜を導入した溝配線よりもより高速動作が可能になり、かつ良好な配線溝２０の底面形状が得られるため、より高い信頼性を得ることができるという利点がある。   The semiconductor device of the present invention is formed by the manufacturing method as described above, and the bottom of the wiring groove 20 formed in the insulating film 18 of the wiring layer, that is, the surface of the insulating film 15 where the connection hole is formed. Since the insulating film pattern 17 made of a material different from the insulating film 18 on which the wiring layer of the interlayer insulating film is formed is formed in the region where the wiring groove 20 is formed in the insulating film, the insulating film is formed when the wiring groove 20 is formed. Since the pattern 17 serves as an etching stopper and the surface of the bottom of the wiring groove 20 does not become rough, a porous dielectric film having a low dielectric constant is used for the insulating film 15 in which the connection hole at the bottom of the wiring groove 20 is formed. Can do. For this reason, since the diffusion preventing film 21 (barrier metal) for preventing the diffusion of copper formed on the inner surface of the wiring groove 20 is uniformly formed, there is an advantage that the wiring reliability can be improved. Furthermore, since the insulating film pattern 17 is formed only at the bottom of the wiring groove 20, even if the insulating film pattern 17 has a high dielectric constant, the influence is minimized, and a conventional etching stopper film is introduced. Higher speed operation is possible than the groove wiring, and a favorable bottom shape of the wiring groove 20 can be obtained, so that there is an advantage that higher reliability can be obtained.

６５ｎｍ、４５ｎｍ世代以降デバイスを考慮した場合、層間絶縁膜の誘電率が２．５未満の多孔質低誘電率膜がＲＣ（抵抗−容量）特性の観点から必要とされている。この要求は、本発明の半導体装置の製造方法およびその製造方法で形成される半導体装置によって満たすことができる。つまり、接続孔が形成される絶縁膜１５に多孔質低誘電率膜を用いたとしても、その膜が有する空孔による影響は絶縁膜パターン１７が防いでくれるため、配線溝２０の底面は粗面な状態とはならず、平滑な面が得られるからである。また、上記説明したように、配線溝２０の底面部のみに絶縁膜パターン１７が形成され、その膜厚もでき得る限り薄く形成することによって、絶縁膜パターン１７自体の容量増加を抑制している。この点から、配線間容量の上昇を最小限に抑えることが可能となっているという特徴を有する。上記特徴を有する本発明の半導体装置の製造方法および半導体装置では、その配線構造は、デバイスの高速化、デバイス信頼性の向上をもたらすものとなる。   When considering devices of the 65 nm and 45 nm generations and beyond, a porous low dielectric constant film having a dielectric constant of less than 2.5 is required from the viewpoint of RC (resistance-capacitance) characteristics. This requirement can be satisfied by the semiconductor device manufacturing method of the present invention and the semiconductor device formed by the manufacturing method. That is, even if a porous low dielectric constant film is used as the insulating film 15 in which the connection hole is formed, the insulating film pattern 17 prevents the influence of the holes of the film, so that the bottom surface of the wiring groove 20 is rough. This is because the surface is not flat and a smooth surface is obtained. Further, as described above, the insulating film pattern 17 is formed only on the bottom surface portion of the wiring groove 20, and the film thickness thereof is made as thin as possible to suppress an increase in the capacity of the insulating film pattern 17 itself. . From this point, it has a feature that it is possible to minimize an increase in inter-wiring capacitance. In the semiconductor device manufacturing method and the semiconductor device of the present invention having the above characteristics, the wiring structure brings about higher device speed and improved device reliability.

本発明の半導体装置の製造方法および半導体装置は、多孔質な低誘電率膜を層間絶縁膜に用いた多層配線構造を有する各種半導体装置の製造方法および半導体装置に適用できる。   The semiconductor device manufacturing method and the semiconductor device of the present invention can be applied to various semiconductor device manufacturing methods and semiconductor devices having a multilayer wiring structure using a porous low dielectric constant film as an interlayer insulating film.

本発明の半導体装置の製造方法および半導体装置に係る第１実施例を示した製造工程断面図である。It is manufacturing process sectional drawing which showed 1st Example which concerns on the manufacturing method of the semiconductor device of this invention, and a semiconductor device. 本発明の半導体装置の製造方法および半導体装置に係る第１実施例を示した製造工程断面図である。It is manufacturing process sectional drawing which showed 1st Example which concerns on the manufacturing method of the semiconductor device of this invention, and a semiconductor device. 本発明の半導体装置の製造方法および半導体装置に係る第２実施例を示した製造工程断面図である。It is manufacturing process sectional drawing which showed the 2nd Example which concerns on the manufacturing method of the semiconductor device of this invention, and a semiconductor device. 本発明の半導体装置の製造方法および半導体装置に係る第２実施例を示した製造工程断面図である。It is manufacturing process sectional drawing which showed the 2nd Example which concerns on the manufacturing method of the semiconductor device of this invention, and a semiconductor device. 従来の半導体装置の製造方法に係る課題を示した概略構成断面図である。It is schematic structure sectional drawing which showed the subject which concerns on the manufacturing method of the conventional semiconductor device.

符号の説明Explanation of symbols

１７…絶縁膜パターン、１８…配線層の絶縁膜、２０…配線溝   17 ... Insulating film pattern, 18 ... Insulating film of wiring layer, 20 ... Wiring groove

Claims (10)

多孔質絶縁膜を含む層間絶縁膜を備えた半導体装置の製造方法において、
前記層間絶縁膜に配線溝を形成する前に、前記配線溝底部となる領域に前記層間絶縁膜の配線層が形成される絶縁膜とは異なる材質の絶縁膜パターンを形成する工程
を備えたことを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device including an interlayer insulating film including a porous insulating film,
Before forming a wiring groove in the interlayer insulating film, comprising a step of forming an insulating film pattern made of a material different from the insulating film in which the wiring layer of the interlayer insulating film is formed in a region to be the bottom of the wiring groove A method of manufacturing a semiconductor device. 絶縁膜パターンは、前記層間絶縁膜の接続孔が形成される絶縁膜を形成した後で前記層間絶縁膜の配線層が形成される前に、前記接続孔が形成される絶縁膜上の配線溝が形成される領域に形成される
ことを特徴とする請求項１記載の半導体装置の製造方法。 The insulating film pattern includes a wiring groove on the insulating film in which the connection hole is formed after the insulating film in which the connection hole of the interlayer insulating film is formed and before the wiring layer of the interlayer insulating film is formed. The method for manufacturing a semiconductor device according to claim 1, wherein the semiconductor device is formed in a region where the semiconductor device is formed. 前記絶縁膜パターンは、前記層間絶縁膜の接続孔が形成される絶縁膜と異なる
ことを特徴とする請求項１記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 1, wherein the insulating film pattern is different from an insulating film in which a connection hole of the interlayer insulating film is formed. 前記絶縁膜パターンは、前記層間絶縁膜の配線溝が形成される絶縁膜と異なる
ことを特徴とする請求項１記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 1, wherein the insulating film pattern is different from an insulating film in which a wiring groove of the interlayer insulating film is formed. 前記層間絶縁膜の接続孔が形成される絶縁膜に多孔質絶縁膜を用い、
前記絶縁膜パターンは前記多孔質絶縁膜の空孔の大きさの２倍以上２０ｎｍ以下の膜厚に形成される
ことを特徴とする請求項１記載の半導体装置の製造方法。 Using a porous insulating film as an insulating film in which a connection hole of the interlayer insulating film is formed,
The method of manufacturing a semiconductor device according to claim 1, wherein the insulating film pattern is formed to have a film thickness that is not less than twice the size of the pores of the porous insulating film and not more than 20 nm. 多孔質絶縁膜を含む層間絶縁膜を備えた半導体装置において、
前記層間絶縁膜に形成される配線溝底部に前記層間絶縁膜の配線層が形成される絶縁膜とは異なる材質の絶縁膜パターンが形成されている
ことを特徴とする半導体装置。 In a semiconductor device including an interlayer insulating film including a porous insulating film,
An insulating film pattern made of a material different from an insulating film on which a wiring layer of the interlayer insulating film is formed is formed at the bottom of a wiring groove formed in the interlayer insulating film. 絶縁膜パターンは、前記層間絶縁膜の接続孔が形成される絶縁膜を形成した後で前記層間絶縁膜の配線層が形成される前に、前記接続孔が形成される絶縁膜上の配線溝が形成される領域に形成されている
ことを特徴とする請求項６記載の半導体装置。 The insulating film pattern includes a wiring groove on the insulating film in which the connection hole is formed after the insulating film in which the connection hole of the interlayer insulating film is formed and before the wiring layer of the interlayer insulating film is formed. The semiconductor device according to claim 6, wherein the semiconductor device is formed in a region in which is formed. 前記絶縁膜パターンは、前記層間絶縁膜の接続孔が形成される絶縁膜とは異なる
ことを特徴とする請求項６記載の半導体装置。 The semiconductor device according to claim 6, wherein the insulating film pattern is different from an insulating film in which a connection hole of the interlayer insulating film is formed. 前記絶縁膜パターンは、前記層間絶縁膜の配線溝が形成される絶縁膜とは異なる
ことを特徴とする請求項６記載の半導体装置。 The semiconductor device according to claim 6, wherein the insulating film pattern is different from an insulating film in which a wiring groove of the interlayer insulating film is formed. 前記層間絶縁膜の接続孔が形成される絶縁膜は多孔質絶縁膜からなり、
前記絶縁膜パターンは前記多孔質絶縁膜の空孔の大きさの２倍以上２０ｎｍ以下の膜厚を有する
ことを特徴とする請求項６記載の半導体装置。

The insulating film in which the connection hole of the interlayer insulating film is formed is a porous insulating film,
The semiconductor device according to claim 6, wherein the insulating film pattern has a film thickness that is not less than twice the size of the pores of the porous insulating film and not more than 20 nm.

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