JP2006060332A - 遅延ロックループ回路 - Google Patents
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Abstract
【解決手段】イニシャル信号入力により第1のクロック信号の初期位相設定を行う遅延ロックループ回路で、基準クロック信号位相と第1のクロック信号位相の比較結果に応じた信号を出力の位相比較器と、イニシャル信号入力時に位相比較器出力信号に応じた選択信号を発生の初期位相差検出器と、イニシャル信号入力時に初期位相差検出器からの選択信号で位相が異なる第2のクロック信号中の基準クロック信号に最近接位相の第2のクロックを選択し、第3のクロック信号として出力の初期位相差設定回路と、第3のクロック信号に位相比較器からの信号に応じた位相遅延を付加の第1のクロック信号を出力の電圧制御可変遅延線とを備える遅延ロックループ回路を提供。
【選択図】図4
Description
図3に第2の従来例に係る遅延ロックループ回路(DLL回路)を示す。第2の従来例に係る遅延ロックループ回路(DLL回路)は、LPF(Low Pass Filter)10と、CP(charge pump)11と、位相比較器12と、遅延線13と、内部回路遅延素子14とから構成されている。遅延線13は、基準クロック信号15bに、LPF10からの信号の電圧に応じて、位相遅延を付加する機能を有し、その結果、遅延クロック信号15cを出力する。位相比較器12は、遅延クロック信号15cがさらに内部回路遅延素子14を通過した後の遅延クロック信号15cと、基準クロック信号15bの位相差を検出する機能を有する回路である。位相比較器12は、初期動作時は、リセット信号15aの入力により、固定電位を有する信号を出力するCP11は、位相比較器12からの信号に応じて、所定の電位を出力する機能を有する回路である。LPF10は、CP11からの電位を積算する機能を有する回路であり、積算した電位を有する信号を遅延線13に出力する。LPF10は、初期動作時は、リセット信号15aの入力により、遅延線13の遅延量が最小状態となる電位を出力する。第2の従来例は、遅延ロックループ回路(DLL回路)の初期動作時において、まず、リセット信号15aを入力することにより、LPF10からの信号線の電位を制御し、遅延線の制御電圧を、最小遅延状態になるように設定する。次に、遅延線13の制御電圧を決定しているLPF10のCP11からの電位を積算する部分の電位を下げるため、すなわち、現実に最小遅延状態とするため、位相比較器12から‘L’論理を持つ信号を連続的に出力させる。そして、LPF10のCP11からの電位を積算する部分が、最小遅延状態と一致したときに、設定回路からの制御をやめて、本来の制御に戻す。(特許文献2)
しかし、遅延線を長くする必要はなくなったが、リセット回路又は設定回路をあらたに必要する。また、強制的な回路状態の設定、又は、リセットにより、無駄な消費電力を必要とする。さらに、遅延ロックループ回路(DLL回路)に対して、いっそうの、回路規模の減少、及び、低消費電力が求められている。
以下に本発明の特徴を付記する。
(付記1)
イニシャル信号の入力により第1のクロックの初期位相設定を行う遅延ロックループ回路であって、
位相比較器と、
初期位相差検出回路と、
初期位相設定回路と、
位相遅延付加手段とを備え、
前記位相比較器は、基準クロック信号の位相と、前記第1のクロック信号の位相とを比較し、比較結果に応じた信号を出力する機能を有し、
前記初期位相差検出回路は、前記イニシャル信号の入力時において、前記位相比較器が出力する信号に応じて選択信号を発生する機能を有し、
前記初期位相設定回路は、前記イニシャル信号の入力時において、前記初期位相差検出回路からの選択信号に応じて、複数の位相が異なる第2のクロック信号の内から、前記基準クロック信号に最も近接した位相を有する第2のクロック信号を選択して、第3のクロック信号として出力する機能を有し、
前記位相遅延付加手段は、前記第3のクロック信号に、前記位相比較器からの信号に応じた、位相遅延を付加した前記第1のクロック信号を出力する機能を有する
ことを特徴とする遅延ロックループ回路。
(付記2)
イニシャル信号の入力により第1のクロック信号の初期位相設定を行う遅延ロックループ回路であって、
基準クロック信号の位相と、前記第1のクロック信号の位相とを比較し、比較結果に応じた信号を出力する位相比較器と、
前記イニシャル信号の入力時において、前記位相比較器が出力する信号に応じた選択信号を発生する初期位相差検出回路と、
前記イニシャル信号の入力時において、前記初期位相差検出回路からの前記選択信号に応じて、複数の位相が異なる第2のクロック信号の内から、前記基準クロック信号に最も近接した位相を有する第2のクロックを選択して、第3のクロック信号として出力する初期位相設定回路と、
前記第3のクロック信号に、前記位相比較器からの信号に応じた、位相遅延を付加した前記第1のクロック信号を出力する電圧制御可変遅延線とを備えること
を特徴とする遅延ロックループ回路。
(付記3)
付記1に記載した遅延ロックループ回路において、
前記複数の第2のクロック信号は、前記初期位相設定回路が、前記基準クロック信号より高周波数を有するクロックを受け、分周することにより発生することを
特徴とする遅延ロックループ回路。
(付記4)
付記1に記載した遅延ロックループ回路において、
前記複数の第2のクロック信号は、n個の第2のクロックから構成され、
前記初期位相設定回路が、前記基準クロック信号のn倍の高周波数のクロックを受け、分周をして、発生し、
前記n個の第2のクロック信号の内、k番目の第2のクロック信号の位相は、360度をnで除し、k倍した位相を有することを
特徴とする遅延ロックループ回路。
(付記5)
付記4に記載した遅延ロックループ回路において、
前記位相遅延付加手段が付加できる前記位相遅延の範囲は0度から360度をnで除した
範囲であることを特徴とする遅延ロックループ回路。
(付記6)
付記1に記載した遅延ロックループ回路において、
前記複数の第2のクロック信号は、前記初期位相設定回路が、前記基準クロック信号と同一のクロック周波数を有するクロックを受け、位相を変更することにより発生することを特徴とする遅延ロックループ回路。
(付記7)
リセット信号の入力により位相比較器から出力する信号の電位の初期設定を行ない、イニシャル信号の入力により第1のクロックの初期位相設定を行う遅延ロックループ回路であって、
基準クロック信号の位相と、前記第1のクロック信号の位相とを比較し、比較結果に応じた電位を有する信号を出力する位相比較器と、
前記リセット信号の入力により位相比較器から出力する信号の電位の初期設定を行なった後、前記イニシャル信号の入力を行ない、前記位相比較器が出力する信号に応じて選択信号を発生する初期位相差検出回路と、
前記リセット信号の入力により前記位相比較器から出力する信号の電位の初期設定を行なった後、前記イニシャル信号の入力を行ない、前記初期位相差検出回路からの前記選択信号に応じて、複数の位相が異なる第2のクロック信号の内から、前記基準クロックに最も近接した位相を有する第2のクロックを選択して、第3のクロック信号として出力する初期位相設定回路と、
前記第3のクロック信号に、前記位相比較器からの信号に応じた、位相遅延を付加した前記第1のクロック信号を出力する位相遅延付加手段とを備える
ことを特徴とする遅延ロックループ回路。
(付記8)
付記7に記載した遅延ロックループ回路において、
前記位相比較器は、
前記基準クロック信号と前記第1のクロック信号とが入力された場合は、前記基準クロック信号の位相と、前記第1のクロック信号の位相とを比較し、比較結果に応じて、論理値’H’又は’L’を有する信号を出力し、
前記基準クロック信号と固定電位を有する固定信号が入力された場合は、論理値’H’又は論理値’L’を有する固定電位の信号を出力する位相判定部と、
前記位相判定部からの信号の電位を積算して得られた電位を有する信号を出力する積算部とを有し、
前記位相遅延付加手段は、前記リセット信号を受けた場合は、前記第1のクロック信号の出力に変えて、前記固定信号を出力することを
特徴とする遅延ロックループ回路。
(付記9)
付記7に記載した遅延ロックループ回路において、
前記初期位相差検出回路は、
前記位相比較器からの出力信号の電位を、前記初期位相差検出回路に与えられた基準電圧と比較し、高い場合には論理値’H’の信号を出力し、低い場合には論理値’L’の信号を出力する複数の電位判定部と、
前記イニシャル信号が入力された時に、複数の電位判定部からの論理信号の論理をとった論理結果を保持し、前記論理結果に応じた選択信号を出力する論理回路部とを
有することを特徴とする遅延ロックループ回路。
2 クロック増幅器
3 固定素子
4 位相検出回路
5 リセット論理回路
6 リセット信号
7 基準クロック信号
8 遅延クロック信号
10 LPF
11 CP
12 位相比較器
13 遅延線
14 内部回路遅延素子
15a リセット信号
15b 基準クロック信号
15c 遅延クロック信号
16 PD回路
17 LPF
18 VCDL回路
19a インプット信号
19b クロック信号
19c 基準クロック信号
20 PD
21 LPF回路
22 初期位相差検出回路
23 出力停止機能付VCDL回路
24 初期位相設定回路
25 基準クロック
26 アウトプットクロック
27 リセット信号
28a インプットクロック
28b 選択クロック
29 イニシャル信号
30 PD
31 LPF
35 可変遅延要素回路
36 選択回路
37 FIXL信号
38 選択クロック
39 アウトプットクロック
40 位相コントロール信号
41 リセット信号
45 信号受信差動回路
46 増幅差動回路
47 信号出力部
48a 位相コントロール信号
48b 相補信号
48c 出力相補信号
50 エッジトリガ型リニアPD
51 LPF回路
52 出力停止機能付VCDL回路
53 初期位相差検出回路
54 初期位相設定回路
55 基準クロック
56 アウトプットクロック
57 リセット信号
58 イニシャル信号
59a インプットクロック
59b 選択クロック
60 PC0
61 PC1
65 エッジトリガ型リニアPD
66 LPF
67 停止機能-付きVCDL
68 アウトプットクロック
69 リセット信号
70 初期位相差検出回路
71 イニシャル信号」
72 PC0
73 PC1
74 PC2
75a インプットクロック
75b 選択クロック
76 初期位相設定回路
77 基準電圧-1.3V
78 基準電圧-1.32V
79 基準電圧-1.34V
80 基準電圧-1.36V
81 基準電圧-1.38V
82 基準電圧-1.4V
83 基準電圧-1.6V
85 基準クロック
90、100 リセット信号
91、101 イニシャル信号
93 インプットクロック
94 アウトプットクロック
95 基準クロック
96 PC0
97 PC1
102 PD出力信号
103 LPF信号
Claims (5)
- イニシャル信号の入力により第1のクロックの初期位相設定を行う遅延ロックループ回路であって、
位相比較器と、
初期位相差検出器と、
初期位相設定回路と、
位相遅延付加手段とを備え、
前記位相比較器は、基準クロック信号の位相と、前記第1のクロック信号の位相とを比較し、比較結果に応じた信号を出力する機能を有し、
前記初期位相差検出器は、前記イニシャル信号の入力時において、前記位相比較器が出力する信号に応じて選択信号を発生する機能を有し、
前記初期位相設定回路は、前記イニシャル信号の入力時において、前記初期位相差検出器からの選択信号に応じて、複数の位相が異なる第2のクロック信号の内から、前記基準クロック信号に最も近接した位相を有する第2のクロック信号を選択して、第3のクロック信号として出力する機能を有し、
前記位相遅延付加手段は、前記第3のクロック信号に、前記位相比較器からの信号に応じた、位相遅延を付加した前記第1のクロック信号を出力する機能を有する
ことを特徴とする遅延ロックループ回路。 - 請求項1に記載した遅延ロックループ回路において、
前記複数の第2のクロック信号は、n個の第2のクロックから構成され、
前記初期位相設定回路が、前記基準クロック信号のn倍の高周波数のクロックを受け、分周をして、発生し、
前記n個の第2のクロック信号の内、k番目の第2のクロック信号の位相は、360度をnで除し、k倍した位相を有することを
特徴とする遅延ロックループ回路。 - 請求項2に記載した遅延ロックループ回路において、
前記位相遅延付加手段が付加できる前記位相遅延の範囲は0度から360度をnで除した
範囲であることを特徴とする遅延ロックループ回路。 - リセット信号の入力により位相比較器から出力する信号の電位の初期設定を行ない、イニシャル信号の入力により第1のクロックの初期位相設定を行う遅延ロックループ回路であって、
基準クロック信号の位相と、前記第1のクロック信号の位相とを比較し、比較結果に応じた電位を有する信号を出力する位相比較器と、
前記リセット信号の入力により位相比較器から出力する信号の電位の初期設定を行なった後、前記イニシャル信号の入力を行ない、前記位相比較器が出力する信号に応じて選択信号を発生する初期位相差検出器と、
前記リセット信号の入力により前記位相比較器から出力する信号の電位の初期設定を行なった後、前記イニシャル信号の入力を行ない、前記初期位相差検出器からの前記選択信号に応じて、複数の位相が異なる第2のクロック信号の内から、前記基準クロックに最も近接した位相を有する第2のクロックを選択して、第3のクロック信号として出力する初期位相設定回路と、
前記第3のクロック信号に、前記位相比較器からの信号に応じた、位相遅延を付加した前記第1のクロック信号を出力する位相遅延付加手段とを備える
ことを特徴とする遅延ロックループ回路。 - 請求項4に記載した遅延ロックループ回路において、
前記位相比較器は、
前記基準クロック信号と前記第1のクロック信号とが入力された場合は、前記基準クロック信号の位相と、前記第1のクロック信号の位相とを比較し、比較結果に応じて、論理値’H’又は’L’を有する信号を出力し、
前記基準クロック信号と固定電位を有する固定信号が入力された場合は、論理値’H’又は論理値’L’を有する固定電位の信号を出力する位相判定部と、
前記位相判定部からの信号の電位を積算して得られた電位を有する信号を出力する積算部とを有し、
前記位相遅延付加手段は、前記リセット信号を受けた場合は、前記第1のクロック信号の出力に変えて、前記固定信号を出力することを
特徴とする遅延ロックループ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004237739A JP4433934B2 (ja) | 2004-08-17 | 2004-08-17 | 遅延ロックループ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004237739A JP4433934B2 (ja) | 2004-08-17 | 2004-08-17 | 遅延ロックループ回路 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009256216A Division JP4553062B2 (ja) | 2009-11-09 | 2009-11-09 | 遅延ロックループ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006060332A true JP2006060332A (ja) | 2006-03-02 |
JP4433934B2 JP4433934B2 (ja) | 2010-03-17 |
Family
ID=36107477
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP4433934B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100956770B1 (ko) | 2007-12-10 | 2010-05-12 | 주식회사 하이닉스반도체 | Dll 회로 및 그 제어 방법 |
US8264262B2 (en) | 2009-11-30 | 2012-09-11 | Samsung Electronics Co., Ltd. | Delay-locked loop circuit and semiconductor device including the same |
CN109831206A (zh) * | 2019-02-13 | 2019-05-31 | 芯原微电子(上海)股份有限公司 | 延迟锁定环及延迟锁定方法 |
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A621 | Written request for application examination |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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