JP2006054684A - A/d converter and receiver using the same - Google Patents
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Abstract
Description
本発明は、A/D変換装置及びそれを用いた受信装置に関する。 The present invention relates to an A / D conversion device and a receiving device using the same.
近年、様々な分野のデジタル制御システムにおいて、高性能化や高機能化等を図るために、制御量として取り扱うべきアナログ信号の種類や数が増加傾向にある。そこで、デジタル制御システムでは、複数のチャネル(アナログ信号伝送経路)から夫々得られるアナログ信号をデジタル信号へと変換するA/D変換装置を設ける必要がある(例えば、以下に示す特許文献1参照)。
ところで、複数のチャネルから夫々得られるアナログ信号をデジタル信号へと変換するA/D変換装置の構成としては、例えば、複数のチャネルから夫々得られるアナログ信号毎に対応して、1個のA/D変換器をチャネル数分備える実施形態が考えられる。しかしながら、A/D変換器は、一般に、その他の構成部品と比して回路規模や消費電力が問題となりやすく、さらには、チャネル数が増加傾向にある以上、1個のA/D変換器をチャネル数分設けることには問題が多い。 By the way, as a configuration of an A / D conversion device that converts an analog signal obtained from each of a plurality of channels into a digital signal, for example, one A / D corresponding to each analog signal obtained from each of a plurality of channels. An embodiment having D converters corresponding to the number of channels is conceivable. However, in general, an A / D converter is likely to have a problem in circuit scale and power consumption as compared with other components, and moreover, as the number of channels tends to increase, one A / D converter is required. There are many problems in providing as many channels as possible.
そこで、A/D変換装置が、1個のA/D変換器を用いて、複数のチャンネルから夫々得られるアナログ信号をデジタル信号へと変換する仕組みが求められることとなる。しかしながら、このような仕組みの場合、1個のA/D変換器において、複数のチャンネルから夫々得られるアナログ信号をデジタル信号へと変換することになるので、A/D変換装置内部の処理が複雑なものとなる。このため、1個のA/D変換器において複数のチャンネルから夫々得られるアナログ信号をデジタル信号へと変換する場合には、A/D変換装置内部の処理の効率化を図らなければならない。 Therefore, there is a need for a mechanism in which an A / D conversion device converts an analog signal obtained from each of a plurality of channels into a digital signal using a single A / D converter. However, in such a mechanism, one A / D converter converts analog signals respectively obtained from a plurality of channels into digital signals, so that the processing inside the A / D converter is complicated. It will be something. For this reason, when an analog signal obtained from each of a plurality of channels is converted into a digital signal in one A / D converter, the efficiency of processing inside the A / D converter must be improved.
前述した課題を解決する主たる本発明は、n(nは2以上の自然数)個のチャネルから夫々得られるアナログ信号をサンプルホールドしてからデジタル信号へと順次変換するA/D変換装置において、1個の第1のサンプルホールド回路を内蔵する1個のA/D変換器と、n−1個の前記チャネル夫々から得られるアナログ信号をサンプルホールドするn−1個の第2のサンプルホールド回路と、を有しており、n個の前記チャネルから夫々アナログ信号が得られたとき、前記A/D変換器において1番目に処理すべきアナログ信号を前記第1のサンプルホールド回路においてサンプルホールドするのと併行して、前記A/D変換器において2番目以降に処理すべきアナログ信号を前記第2のサンプルホールド回路において一括してサンプルホールドしておくこと、とする。 The main present invention that solves the above-described problems is an A / D conversion apparatus that samples and holds analog signals respectively obtained from n (n is a natural number of 2 or more) channels and sequentially converts them into digital signals. One A / D converter incorporating a plurality of first sample-and-hold circuits, and n-1 second sample-and-hold circuits that sample and hold an analog signal obtained from each of the n-1 channels. When the analog signals are obtained from the n channels, the analog signal to be processed first in the A / D converter is sampled and held in the first sample and hold circuit. In parallel, the analog signal to be processed second or later in the A / D converter is collectively sampled in the second sample and hold circuit. That it Rudo, to.
本発明によれば、内部処理の効率化を図ったA/D変換装置及びそれを用いた受信装置を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the A / D conversion apparatus which aimed at the efficiency of internal processing, and a receiver using the same can be provided.
=== A/D変換装置 ===
<全体構成>
図1は、本発明の一実施形態に係るA/D変換装置100の入出力信号仕様の例を示す図である。なお、同図に示すA/D変換装置は、4チャネル(アナログ信号経路)から夫々得られるアナログ信号を、1個のA/D変換器を用いて各10ビットのデジタル信号へと順次変換する仕様の場合とする。勿論、アナログ信号のチャネル数は、本仕様に限定されるものではなく2以上の自然数であればよい。同様に、デジタル信号のビット数もまた本仕様に限定されるものではなく、如何なるビット数をも採用できる。
=== A / D converter ===
<Overall configuration>
FIG. 1 is a diagram illustrating an example of input / output signal specifications of an A /
A/D変換装置100の入力信号側のピン仕様としては、4つのチャネル(ch.A、ch.B、ch.C、ch.D)から夫々得られるアナログ信号AINA、AINB、AINC、AINDを入力するピンと、基準クロック信号CLKINを入力するピンと、スタンバイモードを設定するためのスタンバイモード設定信号STBYを入力するピンがある。なお、スタンバイモードは、A/D変換装置100内部の電流経路を遮断するモードのことである。
As the pin specifications on the input signal side of the A /
A/D変換装置100の出力信号側のピン仕様としては、アナログ信号AINA〜AIND夫々に対してA/D変換がなされた結果としての10ビットのデジタル信号Dn(n=0〜9)A、Dn(n=0〜9)B、Dn(n=0〜9)C、Dn(n=0〜9)Dを出力するピンと、デジタル信号DnA〜DnD夫々のタイミングをA/D変換装置100外部で制御させるための基準クロック信号OCLKを出力するピンと、を有する。
As the pin specifications on the output signal side of the A /
図2は、本発明の一実施形態に係るA/D変換装置100の構成を示す図である。
FIG. 2 is a diagram showing a configuration of the A /
サンプルホールド回路10a、10b、10cは、本願請求項に記載の『第2のサンプルホールド回路』の一実施形態である。サンプルホールド回路10a、10b、10cは、タイミング信号生成回路15において生成されたサンプルホールド制御信号SHCLKに基づいて、A/D変換器12において1番目に処理すべきアナログ信号AINAを除き、ch.B〜ch.Dより得られるA/D変換器12において2番目以降に順次処理すべきアナログ信号AINB〜AINDの計3(=4−1)つのアナログ信号夫々を一括してサンプルホールドするものである。
The sample-and-
アナログ入力選択回路11は、本願請求項に記載の『アナログ信号選択回路』の一実施形態である。アナログ入力選択回路11は、タイミング信号生成回路15において生成されたアナログ入力選択信号SELAI〜SELDIに基づいて、1個のch.Aから得られる1番目に処理すべきアナログ信号AINA、サンプルホールド回路10a、10b、10cにおいて一括してサンプルホールドしておいた2番目以降に処理すべきアナログ信号AINB、AINC、AIND、をA/D変換器12における処理順に応じて順次選択してA/D変換器12へと供給するものである。
The analog
A/D変換器12は、1個のサンプルホールド回路120を内蔵した1アナログ入力AIN(AINA又はサンプルホールド後のAINB〜AINDのいずれか一つ)であり且つ10ビットの1デジタル出力D9〜D0の1個のA/D変換器である。なお、A/D変換器12は、本願請求項に記載の『A/D変換器』の一実施形態であり、サンプルホールド回路120は、本願請求項に記載の『第1のサンプルホールド』の一実施形態である。なお、近年、CMOS等の半導体集積化技術の進展に伴い、A/D変換器の周辺回路として設けられていたサンプルホールド回路を、A/D変換器12のように、周辺回路の簡略化等を目的として、サンプルホールド回路内蔵型のA/D変換器が流通している。
The A /
A/D変換器12は、また、複数のチャネル分のアナログ信号に対するA/D変換処理を重ねあわせて実施する、所謂パイプライン型(若しくは進行波型と称される。)を採用することとする。パイプライン型A/D変換器は、例えば、『米山寿一著、新版 図解 A/Dコンバータ入門、128〜129頁、オーム社刊』に開示されており、詳しい説明は後述する。なお、A/D変換器12は、パイプライン型に限定されず、サンプリングレートが低速(100sps(sample per second)〜2Msps程度)であり且つ消費電力の小さい逐次比較型、サンプリングレートが高速(1Msps〜80Msps程度)であり且つ消費電力が大きいフラッシュ型、等を採用してもよい。しかしながら、本願のA/D変換装置100においては、回路規模の縮小化及び消費電力の低減化をある程度達成しつつも、複数のチャネルから得られるアナログ信号に対するA/D変換処理の高速化を図るべく、中速から高速のサンプリングレート(1Msps〜80Msps程度)でありフラッシュ型よりも消費電力の小さいパイプライン型を採用することが好ましい。
The A /
なお、A/D変換器12は、タイミング信号生成回路15において生成されたA/D変換制御信号ADCLKに基づいて、サンプルホールド回路120におけるサンプルホールドのタイミングの他、その他のA/D変換器12内部の動作タイミングの制御がなされる。
The A /
デジタル出力選択回路13は、タイミング信号生成回路15において生成されたデジタル出力選択信号SELAO〜SELDOに基づいて、A/D変換器12から順次変換されて出力されるデジタル信号D9〜D0を選択して、対応するチャネル用のレジスタ14へと供給するものである。
Based on the digital output selection signals SELAO to SELDO generated by the timing
レジスタ14は、デジタル出力選択回路13において選択されたデジタル信号D9〜D0を一時的に保持するものである。レジスタ14において、各アナログ信号AINA〜AINDに対応したデジタル信号DnA〜DnD全てが保持されたとき、レジスタ14は、タイミング信号生成回路15において生成された基準クロック信号OCLKに基づいて、デジタル信号DnA〜DnDを外部出力するのである。
The
タイミング信号生成回路15は、基準クロック信号CLKINに基づいて、サンプルホールド制御信号SHCLK、アナログ入力選択信号SELAI〜SELDI、A/D変換制御信号ADCLK、デジタル出力選択信号SELAO〜SELDO、基準クロック信号OCLKを生成するものである。なお、スタンバイ信号STBYが入力される場合、内部のアナログ回路が機能しなくなり、デジタル出力信号DnA〜DnDは不定となる。
The timing
<サンプルホールド回路>
図3は、本発明の一実施形態に係るサンプルホールド回路10a、10b、10c及び120の構成を示す図である。
<Sample hold circuit>
FIG. 3 is a diagram showing the configuration of the sample and hold
サンプルホールド回路10a、10b、10c及び120は、A/D変換精度の向上を図るべく、差動出力アンプを用いたものを採用する。すなわち、サンプルホールド回路10a、10b、10cに入力されるアナログ信号AINB〜AIND、サンプルホールド回路120に入力されるアナログ信号AINは、互いに位相の反転した差動入力信号AINP、AINMとなる。
サンプルホールド回路10a、10b、10c及び120は、サンプルホールド制御信号に基づいて、差動入力信号が供給されるスイッチ群S1及びS1’と、基準電圧Vrefが供給されるスイッチ群S2及びS2’に対して、一方のスイッチ群をONさせた場合には他方のスイッチ群をOFFさせることとする。
The
ここで、スイッチ群S1及びS1’がON且つスイッチ群S2及びS2’がOFFした場合には、容量素子C1、C1’夫々の一方の端子には差動入力信号AINP、AINMが供給されて充電がなされる、所謂サンプルモードとなる。引き続いて、スイッチ群S1及びS1’がOFF且つスイッチ群S2及びS2’がONした場合には、容量素子C1、C1’夫々の一方の端子には基準電圧Vrefが供給されて、所謂ホールドモードとなる。 Here, when the switch groups S1 and S1 ′ are turned on and the switch groups S2 and S2 ′ are turned off, the differential input signals AINP and AIMM are supplied to one terminal of each of the capacitive elements C1 and C1 ′ and charged. This is a so-called sample mode. Subsequently, when the switch groups S1 and S1 ′ are turned off and the switch groups S2 and S2 ′ are turned on, the reference voltage Vref is supplied to one terminal of each of the capacitive elements C1 and C1 ′. Become.
ホールドモードのとき、電荷保存則に基づいて、サンプルモードで容量素子C1及びC1’に充電された電荷が保存されるべく、容量素子C1とC2との間で、また、容量素子C1’とC2’との間で、電荷の移動が行われる。この結果、差動出力アンプは、基準電圧Vrefと差動入力信号AINPとの差分電圧に応じた差動出力信号AINP’と、基準電圧Vrefと差動入力信号AINMとの差分電圧に応じた差動出力信号AINM’と、を出力することとなる。 In the hold mode, based on the charge conservation law, the charges charged in the capacitive elements C1 and C1 ′ in the sample mode are stored between the capacitive elements C1 and C2, and between the capacitive elements C1 ′ and C2 The charge is transferred to and from '. As a result, the differential output amplifier has a difference according to the differential voltage between the differential output signal AINP ′ corresponding to the differential voltage between the reference voltage Vref and the differential input signal AINP, and the differential voltage between the reference voltage Vref and the differential input signal AINM. The dynamic output signal AINM ′ is output.
<サンプルホールド回路内蔵A/D変換器>
図4は、本発明の一実施形態に係るサンプルホールド回路120を内蔵したパイプライン型のA/D変換器12の構成を示す図である。なお、同図に示すA/D変換器12は、最終的に生成される10ビットのデジタル信号D9〜D0に関して、サブレンジング方式のように、4ビットのD9〜D6、2ビットのD5〜D4、2ビットのD3〜D2、2ビットのD1〜D0の順番に、合計4ステップで生成する場合とする。また、アナログ信号AINA〜AINDが、差動入力信号AINP、AINMとして、A/D変換器12に順番に入力されることとなる。
<A/D converter with built-in sample and hold circuit>
FIG. 4 is a diagram showing a configuration of the pipeline type A /
まず、第1ステップでは、差動入力信号AINP、AINMが、A/D変換制御信号ADCLKに基づいてサンプルホールド回路120においてサンプルホールドされるとともに、4ビットADC121aにおいて4ビットのD9〜D6へと量子化される。この量子化された4ビットのD9〜D6が、4ビットDAC122aにおいて再びアナログ信号に変換された後、加算器123aにおいて、サンプルホールドされた元の差動入力信号AINP、AINMと4ビットDAC122a出力との差分アナログ信号が得られる。また、量子化された4ビットのD9〜D6は、A/D変換制御信号ADCLKに基づいて、D型フリップフロップ125a、125b、125c、125dの順に伝播されてデジタル出力合成回路126へと供給される。
First, in the first step, the differential input signals AINP and AINM are sampled and held in the sample-and-
第2ステップでは、第1ステップで得られた加算器123a出力(差分アナログ信号)が、増幅器124aにおいて増幅された後、2ビットADC121bにおいてつぎの2ビットのD5〜D4へと量子化される。この量子化された2ビットのD5〜D4が、2ビットDAC122bにおいて再びアナログ信号に変換された後、加算器123bにおいて、増幅器124bにおいて更に増幅された加算器123a出力と2ビットDAC122b出力との差分アナログ信号が得られる。また、量子化された2ビットのD5〜D4は、A/D変換制御信号ADCLKに基づいて、D型フリップフロップ125e、125f、125gの順に伝播されてデジタル出力合成回路126へと供給される。
In the second step, the output of the adder 123a (differential analog signal) obtained in the first step is amplified by the
第3ステップでは、第2ステップで得られた加算器123b出力(差分アナログ信号)が、増幅器124cにおいて増幅された後、2ビットADC121cにおいてつぎの2ビットのD3〜D2へと量子化される。この量子化された2ビットのD3〜D2が、2ビットDAC122cにおいて再びアナログ信号に変換された後、加算器123cにおいて、増幅器124dにおいて更に増幅された加算器123b出力と2ビットDAC122c出力との差分アナログ信号が得られる。また、量子化された2ビットのD3〜D2は、A/D変換制御信号ADCLKに基づいて、D型フリップフロップ125h、125iの順に伝播されてデジタル出力合成回路126へと供給される。
In the third step, the output of the
第4ステップでは、第3ステップで得られた加算器123c出力(差分アナログ信号)が、増幅器124eにおいて増幅された後、2ビットADC121dにおいてつぎの2ビットのD1〜D0へと量子化される。この量子化された2ビットのD1〜D0は、A/D変換制御信号ADCLKに基づいて、D型フリップフロップ125jに伝播されてデジタル出力合成回路126へと供給される。
In the fourth step, the output of the
このような第1〜第4ステップを通じて、デジタル出力合成回路126は、第1ステップで得られる4ビットのD9〜D6、第2ステップで得られる2ビットのD5〜D4、第3ステップで得られる2ビットのD3〜D2、第4ステップで得られる2ビットのD1〜D0を合成して、10ビットのデジタル信号D9〜D0を生成するのである。
Through such first to fourth steps, the digital
図6を参照しつつ、図5をもとにA/D変換器12の動作の具体例を説明する。
A specific example of the operation of the A /
第1ステップでは、4ビットADC121aにおいて、入力されたアナログ信号は電源電位VCCから接地GNDまでの16(2の4乗)分割されたアナログレンジの中で“1000”に相当するレベルを有するので、10ビットのデジタル信号の最上位4ビットD9〜D6として“1000”が生成される。
In the first step, in the 4-
第2ステップでは、まず、増幅器124aにおいて、元のアナログ信号と、第1ステップで設定された“1000”をD/A変換したアナログ信号と、の差分アナログ信号のアナログレンジを拡大させる。そして、2ビットADC121bにおいて、差分アナログ信号は、4(2の2乗)分割されたアナログレンジの中で“10”に相当するレベルを有するので、10ビットのデジタル信号のつぎの2ビットD5〜D4としては“10”が生成される。
In the second step, first, in the
第3ステップでは、まず、増幅器124cにおいて、第2ステップにおける差分アナログ信号と、第2ステップで設定された“10”をD/A変換したアナログ信号と、の差分アナログ信号のアナログレンジを拡大させる。そして、2ビットADC121cにおいて、差分アナログ信号は、4(2の2乗)分割されたアナログレンジの中で“10”に相当するレベルを有するので、10ビットのデジタル信号のつぎの2ビットD3〜D2として“10”が生成される。
In the third step, first, in the
第4ステップでは、まず、増幅器124eにおいて、第3ステップにおける差分アナログ信号と、第3ステップで設定された“10”をD/A変換したアナログ信号と、の差分アナログ信号のアナログレンジを拡大させる。そして、2ビットADC121dにおいて、差分アナログ信号は、4(2の2乗)分割されたアナログレンジの中で“00”に相当するレベルを有するので、10ビットのデジタル信号のつぎの2ビットD1〜D0として“00”が生成される。
In the fourth step, first, in the
このような第1〜第4ステップを実施した結果、10ビットのデジタル信号として“1000101000”が生成されるのである。 As a result of performing the first to fourth steps, “1000101000” is generated as a 10-bit digital signal.
なお、第1〜第4ステップは、A/D変換制御信号ADCLKに応じて、A/D変換器12へと順次入力されるアナログ信号AINA〜AIND毎に実施される。例えば、図6に示すように、A/D変換制御信号ADCLKのサイクル1では、アナログ信号AINAがA/D変換器12へと入力されて、サンプルホールド回路120においてサンプルホールドされるとともに、デジタル信号DnAのD9〜D6が生成される。
The first to fourth steps are performed for each analog signal AINA to AIND that is sequentially input to the A /
そして、A/D変換制御信号ADCLKのつぎのサイクル2においては、デジタル信号DnAのD5〜D4が生成されるとともに、アナログ信号AINBがA/D変換器12へと入力されて、サンプルホールド回路120においてサンプルホールドされるとともに、デジタル信号DnBのD9〜D6が生成されるのである。
In the
<タイミング信号生成回路>
図7をもとに、本発明の一実施形態に係るタイミング信号生成回路15の構成を説明する。なお、タイミング信号生成回路15において生成される各タイミング信号の波形例としては、図8を参照しつつ説明する。
<Timing signal generation circuit>
Based on FIG. 7, the configuration of the timing
分周回路151は、2段のD型フリップフロップ回路で構成されており、基準クロック信号CLKINの1周期を基準として2分周及び4分周反転/非反転信号を生成する。なお、分周回路151の最大分周数は、4分周に限定されず、アナログ信号のチャネル数に応じた数とする。また、分周回路151は、スタンバイ信号STBYが供給されたとき、2段のD型フリップフロップ回路がリセットされる。
The
論理回路152は、基準クロック信号CLKINと、分周回路151において生成された2分周及び4分周反転/非反転信号と、を適宜合成することによって、A/D変換制御信号ADCLK、サンプルホールド制御信号SHCLK、デジタル出力選択信号SELAO〜SELDO、基準クロック信号OCLKを生成するものである。
The
なお、A/D変換制御信号ADCLKは、基準クロック信号CLKINと同一周波数のパルス信号として生成される。また、サンプルホールド制御信号SHCLKは、A/D変換制御信号ADCLKの4周期毎に、A/D変換制御信号ADCLKのHレベル区間と等しいHレベル区間を有するパルス信号として生成される。すなわち、A/D変換制御信号ADCLKの周波数(サンプルホールド回路120のサンプリング周波数)は、サンプルホールド制御信号SHCLKの周波数(サンプルホールド回路10a、10b、10cのサンプリング周波数)×アナログ信号のチャネル数“4”に設定される。
The A / D conversion control signal ADCLK is generated as a pulse signal having the same frequency as that of the reference clock signal CLKIN. The sample hold control signal SHCLK is generated as a pulse signal having an H level section equal to the H level section of the A / D conversion control signal ADCLK every four cycles of the A / D conversion control signal ADCLK. That is, the frequency of the A / D conversion control signal ADCLK (the sampling frequency of the sample hold circuit 120) is the frequency of the sample hold control signal SHCLK (the sampling frequency of the
また、デジタル出力選択信号SELAO〜SELDOは、A/D変換器12から順次出力される、デジタル信号DnA〜DnDの出力タイミングに応じて、基準クロック信号CLKINの1周期毎に、順番にHレベル区間を示すパルス信号として生成される。よって、デジタル出力選択回路13においては、デジタル出力選択信号SELAO〜SELDOに基づいてデジタル信号DnA〜DnDの選択が重なり合うことを防止できる。
Further, the digital output selection signals SELAO to SELDO are sequentially output from the A /
また、基準クロック信号OCLKは、デジタル出力選択信号SELDOを所定時間(レジスタ14への保持に要する時間以上)遅延させた信号とする。すなわち、デジタル出力選択信号SELDOがHレベル区間となり、それから所定時間経過したときには、レジスタ14においてデジタル信号DnA〜DnD全てが保持されて、A/D変換装置100からデジタル信号DnA〜DnDを出力可能な状態となるからである。
The reference clock signal OCLK is a signal obtained by delaying the digital output selection signal SELDO by a predetermined time (more than the time required for holding in the register 14). That is, when the digital output selection signal SELDO is in the H level section and a predetermined time has passed since then, all the digital signals DnA to DnD are held in the
シフトレジスタ153は、4段のD型フリップフロップで構成されており、基準クロック信号CLKINに基づいて、分周回路151において生成された2分周及び4分周反転/非反転信号の合成信号をシフトする。
The
論理回路154は、シフトレジスタ153の各ビット出力を適宜合成することで、アナログ入力選択信号SELAI〜SELDIを生成するものである。
The
なお、アナログ入力選択信号SELAI〜SELDIは、夫々、基準クロック信号CLKINの1周期毎に、順番にHレベル区間を示すパルス信号として生成される。よって、アナログ入力選択回路11においては、アナログ入力選択信号SELAI〜SELDIに基づいてアナログ信号AINA〜AINDの選択が重なり合うことを防止できる。
The analog input selection signals SELAI to SELDI are generated as pulse signals indicating the H level section in order for each period of the reference clock signal CLKIN. Therefore, the analog
<A/D変換装置の全体動作>
図8をもとに、本発明の一実施形態に係るA/D変換装置100全体の動作を説明する。
<Overall Operation of A / D Converter>
The overall operation of the A /
まず、基準クロック信号CLKINを基準とした最初のサイクル1において、アナログ信号AINA〜AINDがA/D変換装置100へと入力される場合とする。アナログ入力選択信号SELAIがHレベル区間であるため、A/D変換器12において1番目に処理すべきアナログ信号AINAが、アナログ入力選択回路11において選択されて、A/D変換器12のサンプルホールド回路120へと供給される。そして、サンプルホールド回路120では、アナログ信号AINAのサンプリングタイミング(A/D変換制御信号ADCLKの立ち下り)に基づいて、アナログ信号AINAのサンプルホールドがなされる。
First, it is assumed that the analog signals AINA to AIND are input to the A /
また、サンプルホールド回路120におけるアナログ信号AINAのサンプリングと併行して、A/D変換器12において2番目以降に処理すべきアナログ信号AINB〜AINDが、サンプルホールド回路10a、10b、10cへと供給される。そして、サンプルホールド回路10a、10b、10cでは、アナログ信号AINB〜AINDのサンプリングタイミング(サンプルホールド制御信号SHCLKの立ち下り)に基づいて、アナログ信号AINB〜AINDの一括したサンプルホールドが、アナログ信号AINAのサンプルホールドと同時になされる。
In parallel with the sampling of the analog signal AINA in the sample and hold
なお、A/D変換制御信号ADCLKと、サンプルホールド制御信号SHCLKは、同じ基準クロック信号CLKINより生成されるため、同期がとれている。このため、サンプルホールド回路120におけるアナログ信号AINAのサンプリングタイミングと、サンプルホールド回路10a、10b、10c夫々におけるアナログ信号AINB〜AINDのサンプリングタイミングとは、同期がとれている。すなわち、全チャンネル数分のアナログ信号AINA〜AINDは、所定のサンプルホールド回路において、一斉にサンプリングがなされるのである。
The A / D conversion control signal ADCLK and the sample hold control signal SHCLK are generated from the same reference clock signal CLKIN, and thus are synchronized. For this reason, the sampling timing of the analog signal AINA in the
そして、サイクル1以降のサイクル2〜4では、アナログ入力選択信号SELBI〜SELDIが順次Hレベル区間となり、サンプルホールド回路10a、10b、10cにおいて一括サンプルホールドしておいたアナログ信号AINB〜AINDが、アナログ入力選択回路11において順次選択される。そして、順次選択されたアナログ信号AINB〜AINDが、A/D変換器12のサンプルホールド回路120へと順次供給されて、A/D変換制御信号ADCLKに基づいて順次サンプルホールドがなされる。
In
ところで、A/D変換器12では、パイプライン方式で、アナログ信号AINA〜AINDのA/D変換処理が順次行われる。よって、A/D変換器12にアナログ信号AINA〜AINDが供給されてからA/D変換に要した所定時間経過した後、例えば、サイクル7ではアナログ信号AINAに対応したデジタル信号DnA、サイクル8ではアナログ信号AINBに対応したデジタル信号DnB、サイクル9ではアナログ信号AINCに対応したデジタル信号DnC、サイクル10ではアナログ信号AINDに対応したデジタル信号DnDが、A/D変換器12から出力される。
Incidentally, the A /
ここで、サイクル7〜10では、デジタル出力選択信号SELAO〜SELDOが順次Hレベル区間となり、デジタル出力選択回路13においてデジタル信号DnA〜DnDが順次選択されて、レジスタ14へと一時的に保持される。この結果、サイクル10では、レジスタ14にはデジタル信号DnA〜DnDの全てが保持されたこととなり、基準クロック信号OCLKに基づいて、レジスタ14からA/D変換装置100の外部へと出力されるのである。
Here, in
=== 地上波デジタル放送受信装置 ===
本発明に係るA/D変換装置100を組み込むデジタル制御システムの一例として、図9をもとに、携帯端末向けの地上波デジタル放送受信装置200を例示する。なお、地上波デジタル放送受信装置200は、本発明に係る『受信装置』の一実施形態である。
=== Terrestrial digital broadcast receiver ===
As an example of a digital control system incorporating the A /
図9に示す地上波デジタル放送受信装置200は、直交周波数分割多重(OFDM:Orthogonal Frequency Division Multiplexing)方式、ダイレクトコンバージョン方式、ダイバシティー方式、を採用するものである。
The terrestrial digital
OFDM方式とは、マルチキャリア伝送方式の一つであり、1チャネルの伝送帯域内に互いに直交する複数の搬送波を発生させて配置し、さらに、夫々の搬送波に対してQPSK(直交位相変調:Quadrature Phase Shift Keying)や、16QAM(直交振幅変調:Quadrature Amplitude Modulation)を施す方式のことである。このOFDM方式は、マルチパス環境下での伝送特性に優れており、地上波デジタル放送の伝送方式として採用が決められている。 The OFDM scheme is one of multicarrier transmission schemes, in which a plurality of carriers orthogonal to each other are generated and arranged in a transmission band of one channel, and QPSK (Quadrature Modulation: Quadrature) is applied to each carrier. Phase shift keying) and 16QAM (Quadrature Amplitude Modulation). This OFDM system is excellent in transmission characteristics in a multipath environment, and its adoption is determined as a transmission system for terrestrial digital broadcasting.
ダイレクトコンバージョン方式とは、受信した高周波信号を直接ベースバンド信号に周波数変換して処理する方式のことである。ダイレクトコンバージョン方式の受信機は、受信した高周波信号を中間周波数に一旦周波数変換して処理するスーパーヘテロダイン方式の受信機と比較して、高周波信号から中間周波数への周波数変換を処理する回路が不要な分、回路規模が小さく済み且つ低コストであり、マルチキャリア伝送方式に適している。 The direct conversion system is a system that processes a received high-frequency signal by directly converting the frequency into a baseband signal. Compared with a superheterodyne receiver that directly converts a received high-frequency signal to an intermediate frequency and processes it, a direct-conversion receiver does not require a circuit for processing a frequency conversion from a high-frequency signal to an intermediate frequency. Therefore, the circuit scale is small and the cost is low, and it is suitable for the multicarrier transmission system.
ダイバシティー方式とは、アンテナ位置の違いによって受信状態が変化することを利用して、例えば、複数のアンテナ夫々で受信した信号毎の信号処理系統を予め設けておき、受信状態に応じて信号処理系統を切り替える方式のことである。あるいは、ダイバシティー方式は、アンテナのみを複数設けておき、受信状態に応じてアンテナのみを切り替える方式とする場合もある。 The diversity method uses the fact that the reception state changes depending on the antenna position. For example, a signal processing system for each signal received by each of the plurality of antennas is provided in advance, and signal processing is performed according to the reception state. It is a method of switching systems. Alternatively, the diversity method may be a method in which only a plurality of antennas are provided and only the antennas are switched according to the reception state.
つぎに、地上波デジタル放送受信装置200の構成について説明する。なお、ミキサ回路204a、204b、204c、204dと、90°移相器205a、205bと、局所発振器206は、本発明に係る『受信装置における周波数変換部』の一実施形態である。また、A/D変換装置100は、本発明に係る『受信装置におけるA/D変換部』の一実施形態である。さらに、OFDM復調部208と、デインタリーブ処理部209と、誤り訂正処理部210は、本発明に係る『受信装置における復調処理部』の一実施形態である。
Next, the configuration of the terrestrial digital
まず、アンテナ201a、201b夫々で受信された高周波信号が、バンドバスフィルタ(Band Pass Filter)202a、202b及び低雑音増幅器(Low Noise Amplifier)203a、203bを介して、ミキサ回路204a、204b、204c、204dの一方の入力として供給される。また、ミキサ回路204a、204cの他方の入力としては、局所発振器206において生成された局所発振信号が90°移相器205a、205bを介して供給され、ミキサ回路204b、204dの他方の入力としては、局所発振器206において生成された局所発振信号が直接供給される。
First, the high-frequency signals received by the
ミキサ回路204b、204dでは、入力される高周波信号に対して位相差0°の局所発振信号を混合することによってベースバンド信号の同相成分I(以下、I信号)が得られる。また、ミキサ回路204a、204cでは、入力される高周波信号に対して位相差90°の局所発振信号を混合することによってベースバンド信号の直交成分Q(以下、Q信号)が得られる。ミキサ回路204b、204dで得られたI信号はローパスフィルタ(Low Pass Filter)207b、207dへと供給され、ミキサ回路204a、204cで得られたQ信号はローパスフィルタ207a、207cへと供給され、この結果、標本化周波数の1/2以下の周波数成分のみを抽出し、受信チャネル以外の不要信号成分や雑音が除去される。
In the
A/D変換装置100は、前述した本発明に係る『A/D変換装置』のことであり、ローパスフィルタ207a、207b、207c、207dから得られる信号AINA〜AIND夫々を、所定ビット数のデジタル信号DnA〜DnDへと変換するものである。なお、この変換の際には、サンプルホールド回路120において1番目に処理すべきアナログ信号AINAのサンプルホールドが行われ、それと併行して、3個のサンプルホールド回路10a、10b、10cにおいて、2番目以降に処理すべきアナログ信号AINB〜AINDのサンプルホールドが一括して行われるのである。
The A /
OFDM復調部208は、A/D変換装置100において変換されたデジタル信号DnA〜DnDに対して、OFDM方式に応じたOFDM復調処理を施すものである。なお、OFDM復調処理としては、例えば、QPSK又は16QAM復調や、高速フーリエ変換によって時間軸データを周波数軸データへと変換する処理がある。
The OFDM demodulator 208 subjects the digital signals DnA to DnD converted by the A /
デインタリーブ処理部209は、OFDM復調処理が施された信号に対して、周波数デインタリーブ処理、時間デインタリーブ処理等のデインタリーブ処理を施すものである。なお、周波数デインタリーブ処理とは、電波の反射等による特定周波数の信号欠落を補うために施された周波数インタリーブを元に戻すための処理である。また、時間デインタリーブ処理は、フェージング対策等のために施された時間インタリーブを元に戻すための処理である。
The
誤り訂正処理部210は、デインタリーブ処理が施された信号に対して、ビタビ復号やリードソロモン符号による誤り訂正処理を行うものである。 The error correction processing unit 210 performs error correction processing by Viterbi decoding or Reed-Solomon code on the signal that has been subjected to deinterleaving processing.
誤り訂正処理がなされた信号は、映像/音声デコーダ211においてMPEG(Moving Picture Experts Group)デコード処理等よって圧縮された信号が伸張され、映像/音声デジタルデータが復元される。そして、映像/音声デジタルデータは、不図示のD/A変換器を介して映像/音声アナログデータへと変換された後、映像アナログデータはLCD(Liquid Crystal Display)モニタ212等へ表示されるとともに、音声アナログデータはスピーカ213等へ出力されるのである。
The signal subjected to the error correction processing is decompressed by the video /
===効果の実例===
従来のA/D変換装置では、n(nは2以上の自然数)個のチャネルから夫々得られるアナログ信号をデジタル信号へと順次変換する場合には、一旦、夫々のアナログ信号を対応するサンプルホールド回路へと取り込んでサンプルホールドを行わなければならない。
=== Examples of effects ===
In a conventional A / D converter, when analog signals obtained from n (n is a natural number of 2 or more) channels are sequentially converted into digital signals, each analog signal is temporarily sampled and held. It must be sampled and held in the circuit.
一方、本発明に係るA/D変換装置100では、1個のA/D変換器12自体が元々内蔵する1個のサンプルホールド回路120に着眼し、n個のチャネルからアナログ信号が得られたときには、サンプルホールド回路120において1番目に処理すべきアナログ信号のサンプルホールドが行われる。また、それと併行して、A/D変換器12の周辺回路として設けられるn−1個のサンプルホールド回路(10a、10b、10c等)において、2番目以降に処理すべきアナログ信号のサンプルホールドが一括して行われるのである。
On the other hand, in the A /
よって、本発明に係るA/D変換装置100によれば、チャネルから得られる1番目に処理すべきアナログ信号は、サンプルホールド回路(10a、10b、10c等)を介さずに、A/D変換器12が元々内蔵するサンプルホールド回路120において速やかにサンプルホールドされ、この結果、A/D変換処理が速やかに行われるのである。すなわち、本発明に係るA/D変換装置によれば、既存のA/D変換器12自体が元々内蔵するサンプルホールド回路120を効果的に活用して、既存のA/D変換器12に何ら改良を施すことなく、n個のチャネルから夫々得られるアナログ信号のサンプルホールドを効率良く且つ高速に行うことができるのである。
Therefore, according to the A /
また、本発明に係るA/D変換装置100を、例えば、n個のチャネルから得られるアナログ信号をA/D変換処理すべく、単純に、A/D変換器12の周辺回路としてn個のサンプルホールド回路(10a、10b、10c等)を設けた上で、1番目に処理すべきアナログ信号を、2番目以降に処理すべきアナログ信号と同様に、n個のサンプルホールド回路(10a、10b、10c等)において一括してサンプルホールドを行った場合(比較例)と比較してみる。
In addition, the A /
まず、比較例の場合、1番目に処理すべきアナログ信号は、A/D変換器12の周辺回路としてn個のうち、いずれか1個のサンプルホールド回路(10a、10b、10c等)において1度目のサンプルホールドがなされた後、さらに、A/D変換器12が元々内蔵するサンプルホールド回路120において2度目のサンプルホールドが行われた後に、A/D変換処理が行われることとなる。また、2番目に処理すべきアナログ信号もまた同様に、サンプルホールド回路(10a、10b、10c等)及びA/D変換器12が元々内蔵するサンプルホールド回路120において2度のサンプルホールドが行われる。
First, in the comparative example, the first analog signal to be processed is 1 in any one of n sample hold circuits (10a, 10b, 10c, etc.) as n peripheral circuits of the A /
すなわち、比較例の場合、n個のサンプルホールド回路(10a、10b、10c等)において1サイクル、さらにA/D変換器12が元々内蔵するサンプルホールド回路120においてチャンネル数分のnサイクル、の合計(1+n)サイクルを要してしまう。ここで、A/D変換器12は1サイクルで一のアナログ信号を取り込み、所定のA/D変換処理時間が経過した後、一のデジタル信号を出力するものである。よって、A/D変換器12において全チャンネル数分のアナログ信号を取り込む際に、全チャンネル数以上のサイクルを要する場合、A/D変換器12のアナログ入力信号やデジタル出力信号において無効となる期間が発生することとなる。
That is, in the case of the comparative example, a total of 1 cycle in n sample hold circuits (10a, 10b, 10c, etc.) and n cycles for the number of channels in the
一方、本発明に係るA/D変換装置100では、1番目に処理すべきアナログ信号のサンプルホールドは、A/D変換器12が元々内蔵するサンプルホールド回路120において1度行われるのみである。また、2番目以降に処理すべきアナログ信号は、A/D変換器12内蔵のサンプルホールド回路120においてサンプルホールドがなされるのと併行して、n−1個のサンプルホールド回路(10a、10b、10c等)においてサンプルホールドが一斉になされる。
On the other hand, in the A /
よって、本発明に係るA/D変換装置100によれば、A/D変換器12において全チャンネル数分のアナログ信号を取り込む際には、全チャンネル数分のnサイクルを要すればよく、A/D変換器12のアナログ入力信号やデジタル出力信号において無効となる期間が発生することがなく、A/D変換処理が効率よくなされる。また、比較例の場合と比べて、n個のチャネルから得られるアナログ信号のサンプルホールドに要する時間を短縮することができ、サンプルホールド後のA/D変換処理へと速やかに移行できる。
Therefore, according to the A /
また、本発明に係るA/D変換装置100において、サンプルホールド回路120におけるサンプリング周波数(A/D変換制御信号の周波数)を、サンプルホールド回路(10a、10b、10c等)におけるサンプリング周波数(サンプルホールド制御信号SHCLKの周波数)よりも高く設定しておけば、サンプルホールド回路(10a、10b、10c等)におけるサンプルホールドが完了するまでに、サンプルホールド回路120におけるサンプルホールドやその後のA/D変換処理を予め完了しておくことが可能となる。よって、サンプルホールド回路120における2番目以降に処理すべきアナログ信号のサンプルホールドやその後のA/D変換処理を効率よく行えるようになる。
In the A /
また、本発明に係るA/D変換装置100において、好ましくは、サンプルホールド回路120におけるサンプリング周波数を、サンプルホールド回路(10a、10b、10c等)におけるサンプリング周波数のチャネル数n倍に設定しておけば、サンプルホールド回路120における1番目に処理すべきアナログ信号のサンプルホールドが速すぎず且つ遅すぎることなく適切なタイミングで行えるようになる。
In the A /
また、本発明に係るA/D変換装置100において、あらゆる既存のA/D変換器(例えば、逐次比較型、フラッシュ型等)の中で、パイプライン型のA/D変換器12を採用することが、消費電力・回路規模・高速化のバランス面で好ましい。
Further, in the A /
また、本発明に係るA/D変換装置100を組み込んだ地上波デジタル放送受信装置200において、受信信号から得られる複数チャネル分のアナログ信号夫々をデジタル信号へと変換する場合には、その複数チャンネル分のアナログ信号のサンプルホールドに要する時間を短縮することができる。この結果、地上波デジタル放送受信装置200では様々な周波数帯域のアナログ信号が取り扱われる点を鑑みて、地上波デジタル放送受信装置200の性能向上につながるといえよう。
Further, in the terrestrial digital
以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更/改良され得るととともに、本発明にはその等価物も含まれる。 Although the present embodiment has been described above, the above-described examples are for facilitating the understanding of the present invention, and are not intended to limit the present invention. The present invention can be changed / improved without departing from the spirit thereof, and the present invention includes equivalents thereof.
100 A/D変換装置
10a、10b、10c サンプルホールド回路
11 アナログ入力選択回路
12 A/D変換器
120 サンプルホールド回路
121a、121b、121c、121d ADC
122a、122b、122c、DAC
123a、123b、123c 加算器
124a、124b、124c、124d、124e 増幅器
125a、125b、125c、125d、125e、125f、125g、125h、125i、125j D型フリップフロップ
126 デジタル出力合成回路
13 デジタル出力選択回路
14 レジスタ
15 タイミング信号生成回路
151 分周回路
152 論理回路
153 シフトレジスタ
154 論理回路
201a、201b アンテナ
202a、202b バンドパスフィルタ
203a、203b 低雑音増幅器
204a、204b、204c、204d ミキサ回路
205a、205b 90°移相器
206 局所発振器
207a、207b、207c、207d ローパスフィルタ
208 OFDM復調部
209 デインタリーブ処理部
210 誤り訂正処理部
211 映像/音声デコーダ
212 LCDモニタ
213 スピーカ
100 A /
122a, 122b, 122c, DAC
123a, 123b,
Claims (6)
1個の第1のサンプルホールド回路を内蔵する1個のA/D変換器と、
n−1個の前記チャネルから夫々得られるアナログ信号をサンプルホールドするn−1個の第2のサンプルホールド回路と、を有しており、
n個の前記チャネルから夫々アナログ信号が得られたとき、
前記A/D変換器において1番目に処理すべきアナログ信号を前記第1のサンプルホールド回路においてサンプルホールドするのと併行して、
前記A/D変換器において2番目以降に処理すべきアナログ信号を前記第2のサンプルホールド回路において一括してサンプルホールドしておくこと、
を特徴とするA/D変換装置。 In an A / D conversion device that samples and holds analog signals respectively obtained from n (n is a natural number of 2 or more) channels and converts them into digital signals,
One A / D converter containing one first sample and hold circuit;
n-1 second sample and hold circuits that sample and hold analog signals respectively obtained from the n-1 channels.
When an analog signal is obtained from each of the n channels,
In parallel with sampling and holding the analog signal to be processed first in the A / D converter in the first sample and hold circuit,
In the A / D converter, analog signals to be processed second and later are collectively sample-held in the second sample-hold circuit,
An A / D converter characterized by the above.
前記A/D変換器は、前記アナログ信号選択回路において1番目に選択されるアナログ信号を前記第1のサンプルホールド回路においてサンプルホールドした後、前記アナログ信号選択回路において2番目以降に順次選択されるアナログ信号を前記第1のサンプルホールド回路において順次サンプルホールドすること、
を特徴とするA/D変換装置。 The analog signal to be processed first obtained from one of the channels, and the analog signal to be processed after the second sampled and held in the second sample-and-hold circuit collectively are A / D converted. An analog signal selection circuit that sequentially selects and supplies to the A / D converter according to the processing order in the device;
The A / D converter samples and holds the first analog signal selected in the analog signal selection circuit in the first sample and hold circuit, and then sequentially selects the second and subsequent analog signals in the analog signal selection circuit. Sequentially sample and hold analog signals in the first sample and hold circuit;
An A / D converter characterized by the above.
前記A/D変換部は、
1個の第1のサンプルホールド回路を内蔵する1個のA/D変換器と、
n−1個の前記チャネルから夫々得られるアナログ信号をサンプルホールドするn−1個の第2のサンプルホールド回路と、を有しており、
n個の前記チャネルから夫々アナログ信号が得られたとき、
前記A/D変換器において1番目に処理すべきアナログ信号を前記第1のサンプルホールド回路においてサンプルホールドするのと併行して、
前記A/D変換器において2番目以降に処理すべきアナログ信号を前記第2のサンプルホールド回路において一括してサンプルホールドしておくこと、
を特徴とする受信装置。 A frequency conversion unit that performs frequency conversion on the received signal to obtain n (n is a natural number of 2 or more) frequency components from the received signal, and samples and holds an analog signal corresponding to each of the n frequency components. In a receiving apparatus having an A / D conversion unit that converts the digital signal into a digital signal and a demodulation processing unit that performs a predetermined demodulation process on the digital signal,
The A / D converter is
One A / D converter incorporating one first sample and hold circuit;
n-1 second sample and hold circuits that sample and hold analog signals respectively obtained from the n-1 channels.
When an analog signal is obtained from each of the n channels,
In parallel with sampling and holding the analog signal to be processed first in the A / D converter in the first sample and hold circuit,
In the A / D converter, analog signals to be processed second and later are collectively sample-held in the second sample-hold circuit,
A receiver characterized by.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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---|---|
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