JP2006054278A

JP2006054278A - Semiconductor element and method for manufacturing the semiconductor element

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Publication number: JP2006054278A
Application number: JP2004234063A
Authority: JP
Inventors: Tetsuo Sato; 哲男佐藤
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2004-08-11
Filing date: 2004-08-11
Publication date: 2006-02-23

Abstract

<P>PROBLEM TO BE SOLVED: To provide a MOSFET which prevents the application of a large stress to under part of a control electrode or on a first insulating film near the control electrode to obtain high reliability. <P>SOLUTION: A base region 13 is formed in a surface region of a drift region 11, a source region 14 is formed in a surface region of the base region 13, and an oxide film 20, a gate electrode 30 and an interlayer insulating film 40 are formed on the drift region 11. A source hole 50a is formed in the source region 14, the oxide film 20 and the interlayer insulating film 40, for connecting a source electrode 50 on the interlayer insulating film 40 with the base region 13 and the source region 14. The oxide film 20 comprises a thick first oxide film under the gate electrode 30, a thin second oxide film extending from an outer edge of the source hole 50a, and a third oxide film which is disposed between the first oxide film and the second oxide film, and has an intermediate thickness between the first oxide film and the second oxide film. Thus, the thickness of the oxide film 20 is stepwisely increased from the outer edge of the source hole 50a toward the gate electrode 30. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体素子及び半導体素子の製造方法に関する。 The present invention relates to a semiconductor element and a method for manufacturing a semiconductor element.

従来のＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）は、図９に示すように、半導体基板１１０と、酸化膜（ゲート絶縁膜）１２０と、ゲート電極１３０と、層間絶縁膜１４０と、ソース電極１５０と、ドレイン電極１６０と、から構成されている（例えば特許文献１参照）。 As shown in FIG. 9, a conventional MOSFET (insulated gate field effect transistor) includes a semiconductor substrate 110, an oxide film (gate insulating film) 120, a gate electrode 130, an interlayer insulating film 140, a source electrode 150, And a drain electrode 160 (see, for example, Patent Document 1).

半導体基板１１０は、ｎ^＋型半導体領域から構成されるドレイン領域１１１と、ドレイン領域１１１上に形成されたｎ型半導体領域から構成されるドリフト領域１１２と、ドリフト領域１１２内に形成されたｐ型半導体領域から構成されるベース領域１１３と、ベース領域１１３内に形成されたｎ^＋型半導体領域から構成されるソース領域１１４と、を備えている。 The semiconductor substrate 110 includes a drain region 111 composed of an n ⁺ type semiconductor region, a drift region 112 composed of an n-type semiconductor region formed on the drain region 111, and a p-type formed in the drift region 112. A base region 113 composed of a semiconductor region and a source region 114 composed of an n ⁺ type semiconductor region formed in the base region 113 are provided.

ベース領域１１３は、ドリフト領域１１２の表面領域に複数分散して形成されている。半導体基板１１０の表面において、これらベース領域１１３の間にはドリフト領域１１２が露出している。また、ベース領域１１３間に露出したドリフト領域１１２の上には、ゲート絶縁膜１２０を介してゲート電極１３０が形成されている。ゲート電極１３０に所定の大きさの電圧が印加されると、ソース領域１１４とドリフト領域１１２とに挟まれたベース領域１１３の表面部分にチャネルが形成される。 A plurality of base regions 113 are formed dispersed in the surface region of the drift region 112. On the surface of the semiconductor substrate 110, the drift region 112 is exposed between the base regions 113. A gate electrode 130 is formed on the drift region 112 exposed between the base regions 113 with a gate insulating film 120 interposed therebetween. When a predetermined voltage is applied to the gate electrode 130, a channel is formed on the surface portion of the base region 113 sandwiched between the source region 114 and the drift region 112.

また、ゲート電極１３０を被覆する層間絶縁膜１４０にはソース開孔１５０ａが設けられている。また、層間絶縁膜１４０上にはソース電極１５０が形成されている。ソース電極１５０は、層間絶縁膜１４０に設けられたソース開孔１５０ａを介して、ベース領域１１３及びソース領域１１４に電気的に接続されている。更に、半導体基板１１０の下面、即ちドレイン領域１１１下には、ドレイン電極１６０が形成されている。 A source opening 150 a is provided in the interlayer insulating film 140 covering the gate electrode 130. A source electrode 150 is formed on the interlayer insulating film 140. The source electrode 150 is electrically connected to the base region 113 and the source region 114 through a source hole 150 a provided in the interlayer insulating film 140. Further, a drain electrode 160 is formed on the lower surface of the semiconductor substrate 110, that is, below the drain region 111.

以上のようなＭＯＳＦＥＴを構成するゲート絶縁膜１２０及びゲート電極１３０は、図１０（ａ）から図１０（ｃ）に示すようなプロセスによって形成される。 The gate insulating film 120 and the gate electrode 130 constituting the MOSFET as described above are formed by a process as shown in FIGS. 10A to 10C.

まず、図１０（ａ）に示すように、ドレイン領域１１１及びドリフト領域１１２が形成された半導体基板１１０上に、ゲート絶縁膜１２０を形成するためのシリコン酸化膜１２１が、熱酸化等によって形成される。シリコン酸化膜１２１の厚さは、１０００Å（１００ｎｍ）程度である。 First, as shown in FIG. 10A, a silicon oxide film 121 for forming the gate insulating film 120 is formed by thermal oxidation or the like on the semiconductor substrate 110 on which the drain region 111 and the drift region 112 are formed. The The thickness of the silicon oxide film 121 is about 1000 mm (100 nm).

続いて、図１０（ａ）に示すように、シリコン酸化膜１２１上に、ゲート電極１３０を形成するためのポリシリコン膜１３１が、ＣＶＤ（Chemical Vapor Deposition）法によって形成される。ポリシリコン膜１３１の厚さは６０００Å（６００ｎｍ）程度である。 Subsequently, as illustrated in FIG. 10A, a polysilicon film 131 for forming the gate electrode 130 is formed on the silicon oxide film 121 by a CVD (Chemical Vapor Deposition) method. The thickness of the polysilicon film 131 is about 6000 mm (600 nm).

その後、図１０（ｂ）に示すように、ポリシリコン膜１３１上に所定パターンを有するレジスト膜１３２を形成する。そして、図１０（ｃ）に示すように、レジスト膜１３２をマスクとしてポリシリコン膜１３１をドライエッチングすることにより、ゲート電極１３０を形成する。 Thereafter, as shown in FIG. 10B, a resist film 132 having a predetermined pattern is formed on the polysilicon film 131. Then, as shown in FIG. 10C, the gate electrode 130 is formed by dry etching the polysilicon film 131 using the resist film 132 as a mask.

この時、後に行われるベース領域１１３及びソース領域１１４の形成工程において、イオン注入によりシリコン酸化膜１２１を介してドリフト領域１１２内に不純物を良好に注入することができるように、ゲート電極１３０間の開孔１３０ａ内に存在するシリコン酸化膜１２１もエッチングして薄くする。具体的には、開孔１３０ａ内のシリコン酸化膜１２１の厚さが５００Å（５０ｎｍ）程度となるまでエッチングを行う。これにより、ゲート電極１３０下に厚いゲート絶縁膜１２０が形成され、ゲート絶縁膜１２０間には薄い酸化膜１２１ａが残る。 At this time, in the process of forming the base region 113 and the source region 114 performed later, the impurities between the gate electrodes 130 can be satisfactorily implanted into the drift region 112 through the silicon oxide film 121 by ion implantation. The silicon oxide film 121 existing in the opening 130a is also etched and thinned. Specifically, etching is performed until the thickness of the silicon oxide film 121 in the opening 130a becomes about 500 mm (50 nm). As a result, a thick gate insulating film 120 is formed under the gate electrode 130, and a thin oxide film 121 a remains between the gate insulating films 120.

以上のようにして、ＭＯＳＦＥＴを構成するゲート絶縁膜１２０及びゲート電極１３０が形成される。
特開２００１−９４１０２号公報 As described above, the gate insulating film 120 and the gate electrode 130 constituting the MOSFET are formed.
JP 2001-94102 A

上記した従来の方法によれば、ゲート電極１３０の下には相対的に厚いゲート絶縁膜１２０が形成され、ゲート電極１３０間の開孔１３０ａ内には相対的に薄い酸化膜１２１ａが形成される。 According to the above-described conventional method, the relatively thick gate insulating film 120 is formed under the gate electrode 130, and the relatively thin oxide film 121 a is formed in the opening 130 a between the gate electrodes 130. .

この場合、ゲート絶縁膜１２０と薄い酸化膜１２１ａとの間に段差が形成され、この段差部において膜の厚さが急激に変化する。このため、段差部では膜の強度が弱いという問題がある。 In this case, a step is formed between the gate insulating film 120 and the thin oxide film 121a, and the thickness of the film abruptly changes at this step portion. For this reason, there exists a problem that the intensity | strength of a film | membrane is weak in a level | step-difference part.

また、上記段差部には、層間絶縁膜１４０の熱収縮及び熱膨張等に起因する応力が印加されやすく、ゲート絶縁膜１２０の破壊耐量の低下等を招来する虞がある。 In addition, stress due to thermal contraction and thermal expansion of the interlayer insulating film 140 is likely to be applied to the stepped portion, which may cause a reduction in the breakdown tolerance of the gate insulating film 120 and the like.

さらに、段差部近傍の半導体基板１１０には、ベース領域１１３を形成するためのイオン注入によって、ダメージや結晶欠陥が形成されやすい。このようなダメージや結晶欠陥は、上記した段差部への応力集中により閾値電圧の変動等を招来する虞がある。 Further, damage and crystal defects are easily formed in the semiconductor substrate 110 near the step portion by ion implantation for forming the base region 113. Such damage and crystal defects may cause a threshold voltage variation or the like due to the stress concentration on the stepped portion.

以上のように、上記した構成を有する従来のＭＯＳＦＥＴでは、高い信頼性を得ることが困難であった。
従って、本発明は、高い信頼性を有する半導体素子とその製造方法を提供することを目的とする。 As described above, it is difficult to obtain high reliability in the conventional MOSFET having the above-described configuration.
Accordingly, an object of the present invention is to provide a highly reliable semiconductor device and a manufacturing method thereof.

上記目的を達成するために、本発明の第１の観点にかかる半導体素子は、第１導電型の第１半導体領域と、前記第１半導体領域の表面領域の所定部分に形成された第２導電型の第２半導体領域と、前記第２半導体領域の表面領域の所定部分に形成された第１導電型の第３半導体領域と、前記第１半導体領域上に形成された第１絶縁膜と、前記第１絶縁膜を介して、前記第１半導体領域と前記第３半導体領域とに挟まれた前記第２半導体領域の上に介して形成された制御電極と、前記制御電極を被覆するように、前記第１絶縁膜上に形成された第２絶縁膜と、前記第２絶縁膜上に形成され、前記第３半導体領域、前記第１絶縁膜、及び、前記第２絶縁膜に形成された開孔を介して、前記第２半導体領域及び前記第３半導体領域に接続された第１主電極と、前記第１半導体領域の、前記第１絶縁膜が形成されている面とは反対側の面上に形成された第２主電極と、から構成され、前記第１絶縁膜は、前記制御電極下に形成された相対的に厚い第１膜と、前記開孔の外縁から外側に向かって延伸する相対的に薄い第２膜と、前記第１膜と前記第２膜との間に配置され、該第１膜よりも薄く、該第２膜よりも厚く形成された第３膜と、から構成され、これにより、前記開孔の外縁から前記制御電極に向かって厚さが階段状に増加するように形成されている、ことを特徴とする。 In order to achieve the above object, a semiconductor element according to a first aspect of the present invention includes a first semiconductor region of a first conductivity type and a second conductor formed in a predetermined portion of a surface region of the first semiconductor region. A second semiconductor region of a type, a third semiconductor region of a first conductivity type formed in a predetermined portion of a surface region of the second semiconductor region, a first insulating film formed on the first semiconductor region, A control electrode formed on the second semiconductor region sandwiched between the first semiconductor region and the third semiconductor region via the first insulating film, and so as to cover the control electrode A second insulating film formed on the first insulating film; and a second insulating film formed on the second insulating film, and formed on the third semiconductor region, the first insulating film, and the second insulating film. The first connected to the second semiconductor region and the third semiconductor region through the opening An electrode, and a second main electrode formed on a surface of the first semiconductor region opposite to the surface on which the first insulating film is formed. A relatively thick first film formed under the control electrode, a relatively thin second film extending outward from the outer edge of the opening, and the first film and the second film And a third film formed thinner than the first film and thicker than the second film, whereby the thickness is stepped from the outer edge of the opening toward the control electrode. It is formed so that it may increase.

この発明によれば、第１絶縁膜の厚さが階段状に変化するため、第２絶縁膜の熱収縮や熱膨張に起因する応力が各段差に分散される。これにより、制御電極下或いはその近傍の第１絶縁膜に大きな応力が印加されることを防止することができる。 According to this invention, since the thickness of the first insulating film changes stepwise, the stress resulting from the thermal contraction and thermal expansion of the second insulating film is distributed to each step. Thereby, it is possible to prevent a large stress from being applied to the first insulating film under or near the control electrode.

前記第１絶縁膜は、前記第１膜よりも薄く、前記第３膜よりも厚い膜を少なくとも１つさらに有し、前記開孔の外縁から前記制御電極に向かって、厚さが少なくとも３階段で変化するように形成されていてもよい。 The first insulating film further includes at least one film thinner than the first film and thicker than the third film, and has a thickness of at least three steps from the outer edge of the opening toward the control electrode. It may be formed so as to change.

本発明の第２の観点にかかる半導体素子は、第１導電型の第１半導体領域と、前記第１半導体領域の表面領域の所定部分に形成された第２導電型の第２半導体領域と、前記第２半導体領域の表面領域の所定部分に形成された第１導電型の第３半導体領域と、前記第１半導体領域上に形成された第１絶縁膜と、前記第１絶縁膜を介して、前記第１半導体領域と前記第３半導体領域とに挟まれた前記第２半導体領域の上に形成された制御電極と、前記制御電極を被覆するように、前記第１絶縁膜上に形成された第２絶縁膜と、前記第２絶縁膜上に形成され、前記第３半導体領域、前記第１絶縁膜、及び、前記第２絶縁膜に形成された開孔を介して、前記第２半導体領域及び前記第３半導体領域に接続された第１主電極と、前記第１半導体領域の、前記第１絶縁膜が形成されている面とは反対側の面上に形成された第２主電極と、から構成され、前記制御電極の側面は、該制御電極が前記第１絶縁膜に向かって先細になるように傾斜して形成され、前記第１絶縁膜は、前記制御電極下に形成された相対的に厚い第１膜と、前記開孔の外縁から外側に向かって延伸する相対的に薄い第２膜と、前記第１膜と前記第２膜との間に配置され、該第１膜よりも薄く、該第２膜よりも厚く形成された第３膜と、から構成されている、ことを特徴とする。 A semiconductor element according to a second aspect of the present invention includes a first conductive type first semiconductor region, a second conductive type second semiconductor region formed in a predetermined portion of a surface region of the first semiconductor region, A third semiconductor region of a first conductivity type formed in a predetermined portion of a surface region of the second semiconductor region, a first insulating film formed on the first semiconductor region, and the first insulating film through the first insulating film; A control electrode formed on the second semiconductor region sandwiched between the first semiconductor region and the third semiconductor region, and formed on the first insulating film so as to cover the control electrode. The second semiconductor film is formed on the second insulating film and through the third semiconductor region, the first insulating film, and an opening formed in the second insulating film. A first main electrode connected to the region and the third semiconductor region, and the first semiconductor region, And a second main electrode formed on a surface opposite to the surface on which the first insulating film is formed, and the side surface of the control electrode faces the first insulating film. The first insulating film is formed so as to be tapered, and the first insulating film is relatively thick and extends relatively outward from the outer edge of the opening. A second thin film, and a third film disposed between the first film and the second film, which is thinner than the first film and thicker than the second film. It is characterized by that.

この発明によれば、制御電極の側面は、制御電極が第１絶縁膜に向かって先細になるように傾斜してるので、第２絶縁膜と制御電極とが嵌合して密着する。また、第１膜よりも薄く、第２膜よりも厚い第３膜が設けられているので、第１絶縁膜の応力集中点が分散される。これにより、第２絶縁膜の熱収縮や熱膨張に起因する応力が、制御電極下或いはその近傍の第１絶縁膜に強く加わることを防止することができる。 According to the present invention, the side surface of the control electrode is inclined so that the control electrode tapers toward the first insulating film, so that the second insulating film and the control electrode are fitted and adhered. In addition, since the third film that is thinner than the first film and thicker than the second film is provided, the stress concentration points of the first insulating film are dispersed. Thereby, it is possible to prevent stress due to thermal contraction or thermal expansion of the second insulating film from being strongly applied to the first insulating film under or near the control electrode.

前記絶縁膜は、前記開孔の外縁から前記制御電極に向かって、厚さが徐々に増加するように形成されていてもよい。 The insulating film may be formed such that the thickness gradually increases from the outer edge of the opening toward the control electrode.

本発明の第３の観点にかかる半導体素子の製造方法は、第１導電型の第１半導体領域の一方の面上に第１絶縁膜を形成する第１絶縁膜形成工程と、前記第１絶縁膜上に導電膜を形成する導電膜形成工程と、前記導電膜をエッチングすることにより、前記第１絶縁膜を介して、前記第１半導体領域上の所定部分に制御電極を形成するエッチング工程と、前記制御電極をマスクとして用いて前記第１半導体領域に不純物を注入することにより、該第１半導体領域の表面領域に第２導電型の第２半導体領域を形成する第１不純物注入工程と、前記制御電極をマスクとして用いて前記第１半導体領域に不純物を注入することにより、前記第２半導体領域の表面領域に第１導電型の第３半導体領域を形成する第２不純物注入工程と、前記制御電極を覆うように、前記第１絶縁膜上に第２絶縁膜を形成する第２絶縁膜形成工程と、前記第３半導体領域、前記第１絶縁膜、及び、前記第２絶縁膜に、前記第２半導体領域に至る開孔を形成する開孔形成工程と、前記第２絶縁膜上に、前記開孔を介して前記第２及び第３半導体領域に接続される第１主電極を形成する第１電極形成工程と、前記第１半導体領域の他方の面上に第２主電極を形成する第２電極形成工程と、を備え、前記第１絶縁膜形成工程は、前記第１絶縁膜としてシリコン酸化膜を形成する工程を備え、前記導電膜形成工程は、前記導電膜としてポリシリコン膜を形成する工程を備え、前記エッチング工程は、ＳＦ６＋Ｆ２２の組成からなるエッチングガスを用いて前記導電膜をエッチングすると共に前記第１絶縁膜をエッチングすることにより、前記制御電極下に形成された相対的に厚い第１膜と、前記開孔の外縁から外側に向かって延伸する相対的に薄い第２膜と、前記第１膜と前記第２膜との間に配置され、該第１膜よりも薄く、該第２膜よりも厚い第３膜と、から構成され、前記開孔の外縁から前記制御電極に向かって、厚さが階段状に増加する前記第１絶縁膜を形成する工程を備える、ことを特徴とする。 According to a third aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: a first insulating film forming step of forming a first insulating film on one surface of a first semiconductor region of a first conductivity type; A conductive film forming step of forming a conductive film on the film; and an etching step of forming a control electrode in a predetermined portion on the first semiconductor region via the first insulating film by etching the conductive film. A first impurity implantation step of forming a second conductivity type second semiconductor region in a surface region of the first semiconductor region by implanting impurities into the first semiconductor region using the control electrode as a mask; A second impurity implantation step of forming a third semiconductor region of a first conductivity type in a surface region of the second semiconductor region by implanting impurities into the first semiconductor region using the control electrode as a mask; Cover the control electrode A second insulating film forming step of forming a second insulating film on the first insulating film; and the second semiconductor region in the third semiconductor region, the first insulating film, and the second insulating film. And forming a first main electrode on the second insulating film, the first main electrode being connected to the second and third semiconductor regions via the opening. And a second electrode forming step of forming a second main electrode on the other surface of the first semiconductor region, wherein the first insulating film forming step uses a silicon oxide film as the first insulating film. The conductive film forming step includes a step of forming a polysilicon film as the conductive film, and the etching step etches the conductive film using an etching gas having a composition of SF6 + F22. Etching the first insulating film The relatively thick first film formed under the control electrode, the relatively thin second film extending outward from the outer edge of the opening, the first film and the second film And a third film that is thinner than the first film and thicker than the second film, and the thickness is stepped from the outer edge of the opening toward the control electrode Forming the first insulating film to be increased.

本発明の第４の観点にかかる半導体素子の製造方法は、第１導電型の第１半導体領域の一方の面上に第１絶縁膜を形成する第１絶縁膜形成工程と、前記第１絶縁膜上に導電膜を形成する導電膜形成工程と、前記導電膜をエッチングすることにより、前記第１絶縁膜を介して、前記第１半導体領域上の所定部分に制御電極を形成するエッチング工程と、前記制御電極をマスクとして用いて前記第１半導体領域に不純物を注入することにより、該第１半導体領域の表面領域に第２導電型の第２半導体領域を形成する第１不純物注入工程と、前記制御電極をマスクとして用いて前記第１半導体領域に不純物を注入することにより、前記第２半導体領域の表面領域に第１導電型の第３半導体領域を形成する第２不純物注入工程と、前記制御電極を覆うように、前記第１絶縁膜上に第２絶縁膜を形成する第２絶縁膜形成工程と、前記第３半導体領域、前記第１絶縁膜、及び、前記第２絶縁膜に、前記第２半導体領域に至る開孔を形成する開孔形成工程と、前記第２絶縁膜上に、前記開孔を介して前記第２及び第３半導体領域に接続される第１主電極を形成する第１電極形成工程と、前記第１半導体領域の他方の面上に第２主電極を形成する第２電極形成工程と、を備え、前記第１絶縁膜形成工程は、前記第１絶縁膜としてシリコン酸化膜を形成する工程を備え、前記導電膜形成工程は、前記導電膜としてポリシリコン膜を形成する工程を備え、前記エッチング工程は、ＳＦ６＋Ｆ２２の組成からなるエッチングガスを用いて前記導電膜をエッチングすると共に前記第１絶縁膜をエッチングすることにより、前記制御電極の側面を、該制御電極が前記第１絶縁膜に向かって先細になるように傾斜して形成し、前記制御電極下に形成された相対的に厚い第１膜と、前記開孔の外縁から外側に向かって延伸する相対的に薄い第２膜と、前記第１膜と前記第２膜との間に配置され、該第１膜よりも薄く、該第２膜よりも厚い第３膜と、から構成される前記第１絶縁膜を形成する工程を備える、ことを特徴とする。 According to a fourth aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: a first insulating film forming step of forming a first insulating film on one surface of a first semiconductor region of a first conductivity type; A conductive film forming step of forming a conductive film on the film; and an etching step of forming a control electrode in a predetermined portion on the first semiconductor region via the first insulating film by etching the conductive film. A first impurity implantation step of forming a second conductivity type second semiconductor region in a surface region of the first semiconductor region by implanting impurities into the first semiconductor region using the control electrode as a mask; A second impurity implantation step of forming a third semiconductor region of a first conductivity type in a surface region of the second semiconductor region by implanting impurities into the first semiconductor region using the control electrode as a mask; Cover the control electrode A second insulating film forming step of forming a second insulating film on the first insulating film; and the second semiconductor region in the third semiconductor region, the first insulating film, and the second insulating film. And forming a first main electrode on the second insulating film, the first main electrode being connected to the second and third semiconductor regions via the opening. And a second electrode forming step of forming a second main electrode on the other surface of the first semiconductor region, wherein the first insulating film forming step uses a silicon oxide film as the first insulating film. The conductive film forming step includes a step of forming a polysilicon film as the conductive film, and the etching step etches the conductive film using an etching gas having a composition of SF6 + F22. Etching the first insulating film A relatively thick first film formed under the control electrode, the side surface of the control electrode being inclined so that the control electrode tapers toward the first insulating film; A relatively thin second film extending outward from the outer edge of the aperture, and is disposed between the first film and the second film, and is thinner than the first film and less than the second film. And a step of forming the first insulating film composed of a thick third film.

本発明により、高い信頼性を有する半導体素子とその製造方法を提供することができる。 According to the present invention, a highly reliable semiconductor device and a method for manufacturing the same can be provided.

次に、本発明の実施の形態にかかる半導体素子について図面を参照して説明する。なお、以下では、本発明の実施の形態にかかる半導体素子をＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を例にとって説明する。 Next, a semiconductor element according to an embodiment of the present invention will be described with reference to the drawings. In the following, a semiconductor element according to an embodiment of the present invention will be described by taking a MOSFET (insulated gate field effect transistor) as an example.

図１は、本発明の実施の形態にかかるＭＯＳＦＥＴ１の構成を示す断面図である。
図１に示すように、ＭＯＳＦＥＴ１は、半導体基板１０と、酸化膜２０と、ゲート電極３０と、層間絶縁膜４０と、ソース電極５０と、ドレイン電極６０と、から構成されている。 FIG. 1 is a sectional view showing a configuration of a MOSFET 1 according to an embodiment of the present invention.
As shown in FIG. 1, the MOSFET 1 includes a semiconductor substrate 10, an oxide film 20, a gate electrode 30, an interlayer insulating film 40, a source electrode 50, and a drain electrode 60.

半導体基板１０は、Ｎ型の半導体領域から構成されるドリフト領域１１と、Ｎ^＋型の半導体領域から構成されるドレイン領域１２と、Ｐ型の半導体領域から構成されるベース領域１３と、Ｎ^＋型の半導体領域から構成されるソース領域１４と、を備える。 The semiconductor substrate 10 includes a drift region 11 composed of an N-type semiconductor region, a drain region 12 composed of an N ⁺ -type semiconductor region, a base region 13 composed of a P-type semiconductor region, and an N ⁺ And a source region 14 composed of a type semiconductor region.

ドリフト領域１１は、例えばＮ型のシリコン基板から構成されている。なお、ドリフト領域１１は、シリコン基板に限らず、ガリウム−ヒ素、ガリウム−窒素、シリコン−ゲルマニウム等の化合物半導体からなる基板から構成されていてもよい。 The drift region 11 is composed of, for example, an N-type silicon substrate. The drift region 11 is not limited to a silicon substrate, and may be composed of a substrate made of a compound semiconductor such as gallium-arsenic, gallium-nitrogen, or silicon-germanium.

ドレイン領域１２は、ドリフト領域１１と同一の導電型を有し、ドリフト領域１１よりも高い不純物濃度を有する。ドレイン領域１２は、Ｎ型のシリコン基板にＮ型の不純物を導入することによって形成されてもよく、又は、シリコン基板上にＮ^＋型半導体層をエピタキシャル成長させることにより形成されてもよい。 Drain region 12 has the same conductivity type as drift region 11 and has a higher impurity concentration than drift region 11. The drain region 12 may be formed by introducing an N-type impurity into an N-type silicon substrate, or may be formed by epitaxially growing an N ⁺ type semiconductor layer on the silicon substrate.

ベース領域１３は、Ｐ型の半導体領域から構成され、ドリフト領域１１の表面領域に、互いに所定の間隔を隔てて複数形成されている。ベース領域１３は、例えばイオン注入法によって、ドリフト領域１１の表面領域にＰ型の不純物を拡散させることにより形成される。 The base region 13 is composed of a P-type semiconductor region, and a plurality of base regions 13 are formed in the surface region of the drift region 11 at a predetermined interval. The base region 13 is formed by diffusing P-type impurities in the surface region of the drift region 11 by, for example, ion implantation.

ソース領域１４は、ドリフト領域１１よりも高い不純物濃度を有するＮ^＋型の半導体領域から構成され、各ベース領域１３の表面領域の中央部分に形成されている。ソース領域１４は、例えばイオン注入法によって、各ベース領域１３の表面領域にＮ型の不純物を拡散させることにより形成される。 The source region 14 is composed of an N ⁺ type semiconductor region having an impurity concentration higher than that of the drift region 11, and is formed in the central portion of the surface region of each base region 13. The source region 14 is formed by diffusing N-type impurities in the surface region of each base region 13 by, for example, ion implantation.

酸化膜２０は、例えばシリコン酸化膜から構成されている。酸化膜２０は、例えばＣＶＤ（Chemical Vapor Deposition）法によって、半導体基板１０の一方の面上、即ちドリフト領域１１の一方の面上に形成されている。また、酸化膜２０の厚さは、図２の拡大図で示すように、ゲート電極３０の脇の部分で２階段に変化している。言い換えると、酸化膜２０は、厚さが異なる３つの酸化膜２０ａ，２０ｂ，２０ｃから構成されている。なお、図２の拡大図は、図１の破線円で囲まれた部分を示している。 The oxide film 20 is made of, for example, a silicon oxide film. The oxide film 20 is formed on one surface of the semiconductor substrate 10, that is, one surface of the drift region 11 by, for example, a CVD (Chemical Vapor Deposition) method. Further, as shown in the enlarged view of FIG. 2, the thickness of the oxide film 20 changes in two steps at the side of the gate electrode 30. In other words, the oxide film 20 is composed of three oxide films 20a, 20b, and 20c having different thicknesses. Note that the enlarged view of FIG. 2 shows a portion surrounded by a broken-line circle in FIG.

一番厚い第１酸化膜２０ａは、例えば１０００Å（１００ｎｍ）程度の厚さを有する。第１酸化膜２０ａは、半導体基板１０の一方の表面において、ソース領域１４とドリフト領域１１とに挟まれたベース領域１３と、ベース領域１３間に露出するドリフト領域１１とを覆うように形成されている。後述するように、第１酸化膜２０ａ上にはゲート電極３０が形成され、第１酸化膜２０ａはゲート絶縁膜として機能する。 The thickest first oxide film 20a has a thickness of about 1000 mm (100 nm), for example. The first oxide film 20 a is formed on one surface of the semiconductor substrate 10 so as to cover the base region 13 sandwiched between the source region 14 and the drift region 11 and the drift region 11 exposed between the base regions 13. ing. As will be described later, a gate electrode 30 is formed on the first oxide film 20a, and the first oxide film 20a functions as a gate insulating film.

一番薄い第２酸化膜２０ｂは、例えば５００Å（５０ｎｍ）の厚さを有する。第２酸化膜２０ｂは、半導体基板１１の一方の表面において、ソース領域１４の一部（具体的にはソース領域１４の内側の部分）を覆うように形成されている。 The thinnest second oxide film 20b has a thickness of, for example, 500 mm (50 nm). The second oxide film 20 b is formed on one surface of the semiconductor substrate 11 so as to cover a part of the source region 14 (specifically, a portion inside the source region 14).

第３酸化膜２０ｃは、第１酸化膜２０ａよりも薄く、第２酸化膜２０ｂよりも厚く形成されている。第３酸化膜２０ｃは、第１酸化膜２０ａと第２酸化膜２０ｂとの間に形成され、半導体基板１１の一方の表面において、ソース領域１４の一部（具体的にはソース領域１４の外側の部分）を覆っている。 The third oxide film 20c is formed thinner than the first oxide film 20a and thicker than the second oxide film 20b. The third oxide film 20c is formed between the first oxide film 20a and the second oxide film 20b, and on one surface of the semiconductor substrate 11, a part of the source region 14 (specifically, outside the source region 14). Covers the part).

以上のように、第１酸化膜２０ａと第２酸化膜２０ｂとの間に第３酸化膜２０ｃが存在することにより、ゲート電極３０の脇の部分において酸化膜２０の厚さが従来よりも緩やかに階段状に変化する。これにより、層間絶縁膜４０の熱収縮及び熱膨張等に起因する応力が、酸化膜２０の各段差に分散される。即ち、酸化膜２０の段差部分に集中的に応力が印加されることを防止できる。その結果、ベース領域１３及びソース領域１４を形成する際のイオン注入によって生じるダメージや結晶欠陥による影響が緩和され、閾値電圧の変動を防止することができる。 As described above, since the third oxide film 20c exists between the first oxide film 20a and the second oxide film 20b, the thickness of the oxide film 20 at the side of the gate electrode 30 is gentler than before. Changes to a staircase. As a result, stress resulting from thermal contraction and thermal expansion of the interlayer insulating film 40 is distributed to each step of the oxide film 20. That is, it is possible to prevent stress from being intensively applied to the step portion of the oxide film 20. As a result, the damage caused by ion implantation at the time of forming the base region 13 and the source region 14 and the influence due to crystal defects are alleviated, and fluctuations in the threshold voltage can be prevented.

ゲート電極３０は、ポリシリコン膜等から構成されている。ゲート電極３０は、ＣＶＤ法及びエッチング等によって、酸化膜２０の第１酸化膜２０ａ上に形成されている。ゲート電極３０に所定の大きさの電圧が印加されると、ソース領域１４とドリフト領域１１とに挟まれたベース領域１３の表面部分に、チャネルが形成される。また、ゲート電極３０の側面は、ゲート電極３０が酸化膜２０に向かって先細になるように傾斜して形成されている。 The gate electrode 30 is composed of a polysilicon film or the like. The gate electrode 30 is formed on the first oxide film 20a of the oxide film 20 by CVD or etching. When a predetermined voltage is applied to the gate electrode 30, a channel is formed on the surface portion of the base region 13 sandwiched between the source region 14 and the drift region 11. Further, the side surface of the gate electrode 30 is formed to be inclined so that the gate electrode 30 tapers toward the oxide film 20.

層間絶縁膜４０は、シリコン酸化膜又はシリコン窒化膜等から構成される。層間絶縁膜４０は、例えばＣＶＤ法によって、ゲート電極３０を覆い、ゲート電極３０間の領域を埋めるように、半導体基板１０の一方の面上に形成されている。上記したように、ゲート電極３０の側面は、ゲート電極３０が酸化膜２０に向かって先細になるように傾斜して形成されている。これにより、ゲート電極３０と層間絶縁膜４０とが嵌合して密着する。 The interlayer insulating film 40 is composed of a silicon oxide film or a silicon nitride film. The interlayer insulating film 40 is formed on one surface of the semiconductor substrate 10 so as to cover the gate electrodes 30 and fill a region between the gate electrodes 30 by, for example, a CVD method. As described above, the side surface of the gate electrode 30 is formed to be inclined so that the gate electrode 30 tapers toward the oxide film 20. Thereby, the gate electrode 30 and the interlayer insulation film 40 are fitted and adhered.

また、図１に示すように、ソース領域１４の中央部分に対応する部分には、ソース領域１４、酸化膜２０の第２酸化膜２０ｂ、及び、層間絶縁膜４０を貫く、ソース電極５０用の開孔（ソース開孔）５０ａが形成されている。 Further, as shown in FIG. 1, in the portion corresponding to the central portion of the source region 14, the source region 50, which penetrates the source region 14, the second oxide film 20 b of the oxide film 20, and the interlayer insulating film 40. An opening (source opening) 50a is formed.

ソース電極５０は、アルミニウム膜又は銅膜等から構成されている。ソース電極５０は、ＰＶＤ（Physical Vapor Deposition）法等によって層間絶縁膜４０上に形成され、ソース開孔５０ａを介してベース領域１３及びソース領域１４に電気的に接続されている。 The source electrode 50 is made of an aluminum film or a copper film. The source electrode 50 is formed on the interlayer insulating film 40 by a PVD (Physical Vapor Deposition) method or the like, and is electrically connected to the base region 13 and the source region 14 through the source opening 50a.

ドレイン電極６０は、アルミニウム膜又は銅膜等から構成されている。ドレイン電極６０は、ＰＶＤ法等によって半導体基板１０の他方の面上、即ちドレイン領域１２上に形成されている。 The drain electrode 60 is made of an aluminum film or a copper film. The drain electrode 60 is formed on the other surface of the semiconductor substrate 10, that is, on the drain region 12 by the PVD method or the like.

次に、以上のような構成を有するＭＯＳＦＥＴ１の製造方法について説明する。図３（ａ）〜図５（ｃ）は、ＭＯＳＦＥＴ１の製造工程を示す断面図である。
初めに、ドリフト領域１１及びドレイン領域１２が形成された半導体基板１０を用意する。 Next, a method for manufacturing MOSFET 1 having the above configuration will be described. FIG. 3A to FIG. 5C are cross-sectional views showing the manufacturing process of the MOSFET 1.
First, the semiconductor substrate 10 in which the drift region 11 and the drain region 12 are formed is prepared.

そして、例えば１０００℃の熱酸化処理を半導体基板１０に施すことにより、図３（ａ）に示すように、半導体基板１１の一方の面上、具体的にはドリフト領域１１上にシリコン酸化膜２１を形成する。なお、シリコン酸化膜２１の厚さは、１０００Å（１００ｎｍ）程度である。 Then, for example, by subjecting the semiconductor substrate 10 to thermal oxidation treatment at 1000 ° C., as shown in FIG. 3A, the silicon oxide film 21 is formed on one surface of the semiconductor substrate 11, specifically on the drift region 11. Form. The thickness of the silicon oxide film 21 is about 1000 mm (100 nm).

続いて、図３（ａ）に示すように、シリコン酸化膜２１上に、ＣＶＤ法等によってポリシリコン膜３１を形成する。なお、ポリシリコン膜３１の厚さは、６０００Å（６００ｎｍ）程度である。 Subsequently, as shown in FIG. 3A, a polysilicon film 31 is formed on the silicon oxide film 21 by a CVD method or the like. The thickness of the polysilicon film 31 is about 6000 mm (600 nm).

そして、図３（ｂ）に示すように、ポリシリコン膜３１上に、所定パターンを有するレジスト膜３２を形成する。このレジスト膜３２は、シリコン酸化膜２１及びポリシリコン膜３１をエッチングするためのエッチングマスクとして用いられる。 Then, as shown in FIG. 3B, a resist film 32 having a predetermined pattern is formed on the polysilicon film 31. The resist film 32 is used as an etching mask for etching the silicon oxide film 21 and the polysilicon film 31.

その後、ポリシリコン膜３１のエッチング速度よりもシリコン酸化膜２１のエッチング速度の方が遅くなる条件下でポリシリコン膜３１をエッチングする。具体的には、例えば１２０Ｗ、０．１５Ｔｏｒｒの条件下でＳＦ６＋Ｆ２２の組成からなるエッチングガスを用いてドライエッチングを行うことにより、ポリシリコン膜３１に開孔３１ａを形成する。 Thereafter, the polysilicon film 31 is etched under the condition that the etching rate of the silicon oxide film 21 is slower than the etching rate of the polysilicon film 31. Specifically, for example, the opening 31a is formed in the polysilicon film 31 by performing dry etching using an etching gas having a composition of SF6 + F22 under the conditions of 120 W and 0.15 Torr.

この際、図６（ａ）〜図６（ｃ）に示すようにエッチングが進行し、図３（ｃ）に示すように、開孔３１ａの際の部分にシリコン酸化膜２１の段差が形成される。なお、ポリシリコン膜３１のエッチングは、シリコン酸化膜２１の最も薄い部分の厚さが、５００Å（５０ｎｍ）程度となるまで行われる。これにより、第１酸化膜２０ａ、第２酸化膜２０ｂ、及び、第３酸化膜２０ｃから構成される酸化膜２０が形成されると共に、第１酸化膜２０ａ上にゲート電極３０が形成される。 At this time, etching proceeds as shown in FIGS. 6A to 6C, and as shown in FIG. 3C, a step of the silicon oxide film 21 is formed in the portion at the opening 31a. The The etching of the polysilicon film 31 is performed until the thickness of the thinnest portion of the silicon oxide film 21 reaches about 500 mm (50 nm). As a result, the oxide film 20 including the first oxide film 20a, the second oxide film 20b, and the third oxide film 20c is formed, and the gate electrode 30 is formed on the first oxide film 20a.

レジスト膜３２を除去した後、ゲート電極（ポリシリコン膜）３０をマスクとしてイオン注入を行うことにより、ゲート電極３０間の開孔３１ａを介してドリフト領域１１内にＰ型の不純物（例えばボロン）を注入する。なお、イオン注入は、例えば注入エネルギーが５０ＫｅＶ、ドーズ量が４．０×１０^１３cm^-2という条件下で行われる。この際、上記したように第３酸化膜２０ｃの厚さが５０ｎｍ程度と薄いため、Ｐ型不純物を第３酸化膜２０ｃを通じてドリフト領域１１内に良好に注入することが可能である。その後、１１００℃、１６０分の熱処理を施すことにより、図４（ａ）に示すように、ベース領域１３がドリフト領域１１の表面領域に形成される。 After removing the resist film 32, ion implantation is performed using the gate electrode (polysilicon film) 30 as a mask, so that a P-type impurity (for example, boron) is introduced into the drift region 11 through the opening 31a between the gate electrodes 30. Inject. The ion implantation is performed under conditions of, for example, an implantation energy of 50 KeV and a dose amount of 4.0 × 10 ¹³ cm ⁻² . At this time, since the thickness of the third oxide film 20c is as thin as about 50 nm as described above, the P-type impurity can be well injected into the drift region 11 through the third oxide film 20c. Thereafter, by performing heat treatment at 1100 ° C. for 160 minutes, the base region 13 is formed in the surface region of the drift region 11 as shown in FIG.

続いて、ゲート電極（ポリシリコン膜）３０をマスクとしてイオン注入を行うことにより、ゲート電極３０間の開孔３１ａを介してベース領域１３内にＮ型の不純物（例えばヒ素）を注入する。なお、イオン注入は、例えば注入エネルギーが１４０ＫｅＶ、ドーズ量が１．０×１０^１６cm^-2という条件下で行われる。そして、９５０℃、３０分の熱処理を施すことにより、図４（ｂ）に示すように、ソース領域１４がベース領域１３の表面領域に形成される。 Subsequently, by performing ion implantation using the gate electrode (polysilicon film) 30 as a mask, an N-type impurity (for example, arsenic) is implanted into the base region 13 through the opening 31a between the gate electrodes 30. The ion implantation is performed under the conditions of, for example, an implantation energy of 140 KeV and a dose amount of 1.0 × 10 ¹⁶ cm ⁻² . Then, by performing heat treatment at 950 ° C. for 30 minutes, the source region 14 is formed in the surface region of the base region 13 as shown in FIG.

その後、図４（ｃ）に示すように、例えばリンドープシリコン酸化膜から構成される層間絶縁膜４０を、例えばＣＶＤ法により、ゲート電極３０を覆い、ゲート電極３０間の開孔３１ａを埋めるように、半導体基板１０上に形成する。この際、必要に応じて、例えばＣＭＰ（Chemical Mechanical Polishing）法により、層間絶縁膜４０の表面を平坦にしてもよい。 Thereafter, as shown in FIG. 4C, the interlayer insulating film 40 made of, for example, a phosphorus-doped silicon oxide film covers the gate electrodes 30 by, for example, CVD, and fills the openings 31a between the gate electrodes 30. Next, it is formed on the semiconductor substrate 10. At this time, if necessary, the surface of the interlayer insulating film 40 may be flattened by, for example, a CMP (Chemical Mechanical Polishing) method.

続いて、図４（ｃ）に示すように、層間絶縁膜４０上に、所定パターンを有するレジスト膜４１を形成する。そして、レジスト膜４１をエッチングマスクとして用い層間絶縁膜４０をドライエッチングする。これにより、図５（ａ）に示すように、ソース領域１４よりも小さい径を有するソース開孔５０ａを形成する。このエッチングは、ソース開孔５０ａの底にベース領域１３が露出されるまで行われる。 Subsequently, as illustrated in FIG. 4C, a resist film 41 having a predetermined pattern is formed on the interlayer insulating film 40. Then, the interlayer insulating film 40 is dry etched using the resist film 41 as an etching mask. As a result, as shown in FIG. 5A, a source opening 50a having a diameter smaller than that of the source region 14 is formed. This etching is performed until the base region 13 is exposed at the bottom of the source opening 50a.

層間絶縁膜４０上のレジスト膜４１を除去した後、例えばＰＶＤ法によって、図５（ｂ）に示すように、層間絶縁膜４０上に３μｍ程度の厚さを有するアルミニウム膜等の金属膜を形成する。これにより、ソース開孔５０ａを介してベース領域１３及びソース領域１４に接続されるソース電極５０が形成される。 After removing the resist film 41 on the interlayer insulating film 40, a metal film such as an aluminum film having a thickness of about 3 μm is formed on the interlayer insulating film 40 by, eg, PVD method, as shown in FIG. 5B. To do. Thereby, the source electrode 50 connected to the base region 13 and the source region 14 through the source opening 50a is formed.

同様に、例えばＰＶＤ法によって、図５（ｃ）に示すように、ドレイン領域１２上に３μｍ程度の厚さを有するアルミニウム膜等の金属膜を形成する。これにより、ドレイン電極６０がドレイン領域１２上に形成され、ＭＯＳＦＥＴ１が完成する。 Similarly, a metal film such as an aluminum film having a thickness of about 3 μm is formed on the drain region 12 by PVD, for example, as shown in FIG. Thereby, the drain electrode 60 is formed on the drain region 12, and the MOSFET 1 is completed.

以上の製造方法によれば、酸化膜２０が厚さの異なる第１酸化膜２０ａ、第２酸化膜２０ｂ、及び、第３酸化膜２０ｃから構成される。そして、第１酸化膜２０ａよりも薄く、第２酸化膜２０ｂよりも厚い第３酸化膜２０ｃが、ゲート電極３０間の開孔３１ａの際の部分に形成される。これにより、酸化膜２０にかかる応力集中点が分散される。即ち、層間絶縁膜４０の収縮及び膨張等に起因する応力が、酸化膜２０の特定箇所（開孔３１ａの際の部分）に集中的に印加されることを防止できる。また、ベース領域１３及びソース領域１４を形成する際のイオン注入によって生じるダメージや結晶欠陥による影響が緩和される。その結果、閾値電圧の変動を防止することができ、信頼性の高いＭＯＳＦＥＴ１を実現することができる。 According to the above manufacturing method, the oxide film 20 includes the first oxide film 20a, the second oxide film 20b, and the third oxide film 20c having different thicknesses. Then, a third oxide film 20 c that is thinner than the first oxide film 20 a and thicker than the second oxide film 20 b is formed in a portion at the time of the opening 31 a between the gate electrodes 30. Thereby, the stress concentration points applied to the oxide film 20 are dispersed. That is, it is possible to prevent stress due to shrinkage and expansion of the interlayer insulating film 40 from being applied to a specific portion of the oxide film 20 (portion at the opening 31a). Further, the damage caused by ion implantation when forming the base region 13 and the source region 14 and the influence due to crystal defects are alleviated. As a result, fluctuations in threshold voltage can be prevented, and a highly reliable MOSFET 1 can be realized.

なお、上記実施の形態では、酸化膜２０の厚さが、開孔３１ａの際において２段階に変化している場合を例として示した。しかし、酸化膜２０の厚さは、例えば図７（ａ）に示すように３段階で変化していてもよく、また、４段階以上で変化していてもよい。また、酸化膜２０の厚さは、階段状に変化せず、例えば図７（ｂ）に示すように、開孔３１ａの内側から外側に向かって徐々に厚くなるように変化していてもよい。 In the above-described embodiment, the case where the thickness of the oxide film 20 is changed in two stages at the opening 31a is shown as an example. However, the thickness of the oxide film 20 may change in three stages as shown in FIG. 7A, for example, or may change in four or more stages. Further, the thickness of the oxide film 20 does not change stepwise, but may change so as to gradually increase from the inside to the outside of the opening 31a, for example, as shown in FIG. 7B. .

また、上記実施の形態では、ゲート電極３０の側面が、第１酸化膜（ゲート絶縁膜）２０ａから離れるにつれて開孔３１ａが狭くなるように、第１酸化膜２０ａに対して斜めに形成される場合を例として示した。しかし、ゲート電極３０の側面は、例えば図８（ａ）に示すように、第１酸化膜２０ａから離れるにつれて開孔３１ａが広くなるように、第１酸化膜２０ａに対して斜めに形成されてもよい。また、ゲート電極３０の側面は、例えば図８（ｂ）に示すように、第１酸化膜２０ａに対して垂直に形成されてもよい。 In the above embodiment, the side surface of the gate electrode 30 is formed obliquely with respect to the first oxide film 20a so that the opening 31a becomes narrower as the distance from the first oxide film (gate insulating film) 20a increases. The case is shown as an example. However, the side surface of the gate electrode 30 is formed obliquely with respect to the first oxide film 20a so that the opening 31a becomes wider as the distance from the first oxide film 20a increases, for example, as shown in FIG. 8A. Also good. Further, the side surface of the gate electrode 30 may be formed perpendicular to the first oxide film 20a as shown in FIG. 8B, for example.

また、ＭＯＳＦＥＴ１の導電型は、上記実施の形態で示したものと逆であってもよい。 Further, the conductivity type of MOSFET 1 may be opposite to that shown in the above embodiment.

また、上記実施の形態では、本発明をＭＯＳＦＥＴ１に適用した場合を例にとって説明した。しかし、上記と同様に、膜の厚さが変化する段差部分において、その膜の上又は下に形成された膜の収縮及び膨張等に起因する応力が段差部分に集中的に印加される、という問題を有する半導体素子であれば、本発明はいかなるものにも適用することができる。 In the above-described embodiment, the case where the present invention is applied to the MOSFET 1 has been described as an example. However, similar to the above, in the step portion where the thickness of the film changes, stress caused by contraction and expansion of the film formed on or under the film is intensively applied to the step portion. The present invention can be applied to any semiconductor element having a problem.

本発明の実施の形態にかかるＭＯＳＦＥＴの構成を示す断面図である。It is sectional drawing which shows the structure of MOSFET concerning embodiment of this invention. 図１の破線円で囲まれた部分を拡大した図である。It is the figure which expanded the part enclosed by the broken-line circle | round | yen of FIG. （ａ）から（ｃ）は、図１に示すＭＯＳＦＥＴの製造工程を示す断面図である。(A) to (c) is a cross-sectional view showing a manufacturing process of the MOSFET shown in FIG. （ａ）から（ｃ）は、図１に示すＭＯＳＦＥＴの製造工程を示す断面図である。(A) to (c) is a cross-sectional view showing a manufacturing process of the MOSFET shown in FIG. （ａ）から（ｃ）は、図１に示すＭＯＳＦＥＴの製造工程を示す断面図である。(A) to (c) is a cross-sectional view showing a manufacturing process of the MOSFET shown in FIG. （ａ）から（ｃ）は、シリコン酸化膜及びシリコン酸化膜上に形成されたポリシリコン膜がエッチングされる様子を示す断面図である。(A) to (c) are cross-sectional views showing a state in which a silicon oxide film and a polysilicon film formed on the silicon oxide film are etched. 本発明の実施の形態にかかるＭＯＳＦＥＴの他の構成を示す断面図である。It is sectional drawing which shows the other structure of MOSFET concerning embodiment of this invention. 本発明の実施の形態にかかるＭＯＳＦＥＴの他の構成を示す断面図である。It is sectional drawing which shows the other structure of MOSFET concerning embodiment of this invention. 従来のＭＯＳＦＥＴの構成を示す断面図である。It is sectional drawing which shows the structure of the conventional MOSFET. 従来のＭＯＳＦＥＴを構成するゲート絶縁膜及びゲート電極の形成工程を示す断面図である。It is sectional drawing which shows the formation process of the gate insulating film and gate electrode which comprise the conventional MOSFET.

符号の説明Explanation of symbols

１ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）
１０半導体基板
１１ドリフト領域
１２ドレイン領域
１３ベース領域
１４ソース領域
２０酸化膜
２０ａ第１酸化膜
２０ｂ第２酸化膜
２０ｃ第３酸化膜
３０ゲート電極
４０層間絶縁膜
５０ソース電極
５０ａソース開孔
６０ドレイン電極 1 MOSFET (Insulated Gate Field Effect Transistor)
DESCRIPTION OF SYMBOLS 10 Semiconductor substrate 11 Drift area | region 12 Drain area | region 13 Base area | region 14 Source area | region 20 Oxide film 20a 1st oxide film 20b 2nd oxide film 20c 3rd oxide film 30 Gate electrode 40 Interlayer insulating film 50 Source electrode 50a Source opening 60 Drain electrode

Claims

第１導電型の第１半導体領域と、
前記第１半導体領域の表面領域の所定部分に形成された第２導電型の第２半導体領域と、
前記第２半導体領域の表面領域の所定部分に形成された第１導電型の第３半導体領域と、
前記第１半導体領域上に形成された第１絶縁膜と、
前記第１絶縁膜を介して、前記第１半導体領域と前記第３半導体領域とに挟まれた前記第２半導体領域の上に形成された制御電極と、
前記制御電極を被覆するように、前記第１絶縁膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成され、前記第３半導体領域、前記第１絶縁膜、及び、前記第２絶縁膜に形成された開孔を介して、前記第２半導体領域及び前記第３半導体領域に接続された第１主電極と、
前記第１半導体領域の、前記第１絶縁膜が形成されている面とは反対側の面上に形成された第２主電極と、
から構成され、
前記第１絶縁膜は、前記制御電極下に形成された相対的に厚い第１膜と、前記開孔の外縁から外側に向かって延伸する相対的に薄い第２膜と、前記第１膜と前記第２膜との間に配置され、該第１膜よりも薄く、該第２膜よりも厚く形成された第３膜と、から構成され、これにより、前記開孔の外縁から前記制御電極に向かって厚さが階段状に増加するように形成されている、
ことを特徴とする半導体素子。 A first semiconductor region of a first conductivity type;
A second semiconductor region of a second conductivity type formed in a predetermined portion of the surface region of the first semiconductor region;
A third semiconductor region of a first conductivity type formed in a predetermined portion of a surface region of the second semiconductor region;
A first insulating film formed on the first semiconductor region;
A control electrode formed on the second semiconductor region sandwiched between the first semiconductor region and the third semiconductor region via the first insulating film;
A second insulating film formed on the first insulating film so as to cover the control electrode;
The second semiconductor region and the third semiconductor region are formed on the second insulating film and through the third semiconductor region, the first insulating film, and an opening formed in the second insulating film. A first main electrode connected to
A second main electrode formed on a surface of the first semiconductor region opposite to a surface on which the first insulating film is formed;
Consisting of
The first insulating film includes a relatively thick first film formed under the control electrode, a relatively thin second film extending outward from an outer edge of the opening, and the first film. And a third film disposed between the second film and thinner than the first film and thicker than the second film, and thereby, from the outer edge of the opening, the control electrode It is formed so that the thickness increases stepwise toward the
The semiconductor element characterized by the above-mentioned.

第１導電型の第１半導体領域と、
前記第１半導体領域の表面領域の所定部分に形成された第２導電型の第２半導体領域と、
前記第２半導体領域の表面領域の所定部分に形成された第１導電型の第３半導体領域と、
前記第１半導体領域上に形成された第１絶縁膜と、
前記第１絶縁膜を介して、前記第１半導体領域と前記第３半導体領域とに挟まれた前記第２半導体領域の上に形成された制御電極と、
前記制御電極を被覆するように、前記第１絶縁膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成され、前記第３半導体領域、前記第１絶縁膜、及び、前記第２絶縁膜に形成された開孔を介して、前記第２半導体領域及び前記第３半導体領域に接続された第１主電極と、
前記第１半導体領域の、前記第１絶縁膜が形成されている面とは反対側の面上に形成された第２主電極と、
から構成され、
前記制御電極の側面は、該制御電極が前記第１絶縁膜に向かって先細になるように傾斜して形成され、
前記第１絶縁膜は、前記制御電極下に形成された相対的に厚い第１膜と、前記開孔の外縁から外側に向かって延伸する相対的に薄い第２膜と、前記第１膜と前記第２膜との間に配置され、該第１膜よりも薄く、該第２膜よりも厚く形成された第３膜と、から構成されている、
ことを特徴とする半導体素子。 A first semiconductor region of a first conductivity type;
A second semiconductor region of a second conductivity type formed in a predetermined portion of the surface region of the first semiconductor region;
A third semiconductor region of a first conductivity type formed in a predetermined portion of a surface region of the second semiconductor region;
A first insulating film formed on the first semiconductor region;
A control electrode formed on the second semiconductor region sandwiched between the first semiconductor region and the third semiconductor region via the first insulating film;
A second insulating film formed on the first insulating film so as to cover the control electrode;
The second semiconductor region and the third semiconductor region are formed on the second insulating film and through the third semiconductor region, the first insulating film, and an opening formed in the second insulating film. A first main electrode connected to
A second main electrode formed on a surface of the first semiconductor region opposite to a surface on which the first insulating film is formed;
Consisting of
A side surface of the control electrode is formed to be inclined so that the control electrode tapers toward the first insulating film,
The first insulating film includes a relatively thick first film formed under the control electrode, a relatively thin second film extending outward from an outer edge of the opening, and the first film. A third film disposed between the second film and thinner than the first film and thicker than the second film;
The semiconductor element characterized by the above-mentioned.

前記第１絶縁膜は、前記第１膜よりも薄く、前記第３膜よりも厚い膜を少なくとも１つさらに有し、前記開孔の外縁から前記制御電極に向かって、厚さが少なくとも３階段で変化するように形成されている、ことを特徴とする請求項１又は２に記載の半導体素子。 The first insulating film further includes at least one film thinner than the first film and thicker than the third film, and has a thickness of at least three steps from the outer edge of the opening toward the control electrode. The semiconductor element according to claim 1, wherein the semiconductor element is formed so as to change in accordance with.

前記絶縁膜は、前記開孔の外縁から前記制御電極に向かって、厚さが徐々に増加するように形成されている、ことを特徴とする請求項２に記載の半導体素子。 The semiconductor element according to claim 2, wherein the insulating film is formed so that a thickness gradually increases from an outer edge of the opening toward the control electrode.

第１導電型の第１半導体領域の一方の面上に第１絶縁膜を形成する第１絶縁膜形成工程と、
前記第１絶縁膜上に導電膜を形成する導電膜形成工程と、
前記導電膜をエッチングすることにより、前記第１絶縁膜を介して、前記第１半導体領域上の所定部分に制御電極を形成するエッチング工程と、
前記制御電極をマスクとして用いて前記第１半導体領域に不純物を注入することにより、該第１半導体領域の表面領域に第２導電型の第２半導体領域を形成する第１不純物注入工程と、
前記制御電極をマスクとして用いて前記第１半導体領域に不純物を注入することにより、前記第２半導体領域の表面領域に第１導電型の第３半導体領域を形成する第２不純物注入工程と、
前記制御電極を覆うように、前記第１絶縁膜上に第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第３半導体領域、前記第１絶縁膜、及び、前記第２絶縁膜に、前記第２半導体領域に至る開孔を形成する開孔形成工程と、
前記第２絶縁膜上に、前記開孔を介して前記第２及び第３半導体領域に接続される第１主電極を形成する第１電極形成工程と、
前記第１半導体領域の他方の面上に第２主電極を形成する第２電極形成工程と、
を備え、
前記第１絶縁膜形成工程は、前記第１絶縁膜としてシリコン酸化膜を形成する工程を備え、
前記導電膜形成工程は、前記導電膜としてポリシリコン膜を形成する工程を備え、
前記エッチング工程は、ＳＦ６＋Ｆ２２の組成からなるエッチングガスを用いて前記導電膜をエッチングすると共に前記第１絶縁膜をエッチングすることにより、前記制御電極下に形成された相対的に厚い第１膜と、前記開孔の外縁から外側に向かって延伸する相対的に薄い第２膜と、前記第１膜と前記第２膜との間に配置され、該第１膜よりも薄く、該第２膜よりも厚い第３膜と、から構成され、前記開孔の外縁から前記制御電極に向かって、厚さが階段状に増加する前記第１絶縁膜を形成する工程を備える、
ことを特徴とする半導体素子の製造方法。 A first insulating film forming step of forming a first insulating film on one surface of the first semiconductor region of the first conductivity type;
A conductive film forming step of forming a conductive film on the first insulating film;
An etching step of forming a control electrode in a predetermined portion on the first semiconductor region via the first insulating film by etching the conductive film;
A first impurity implantation step of forming a second conductivity type second semiconductor region in a surface region of the first semiconductor region by implanting impurities into the first semiconductor region using the control electrode as a mask;
A second impurity implantation step of forming a third semiconductor region of a first conductivity type in a surface region of the second semiconductor region by implanting impurities into the first semiconductor region using the control electrode as a mask;
A second insulating film forming step of forming a second insulating film on the first insulating film so as to cover the control electrode;
An opening forming step of forming an opening reaching the second semiconductor region in the third semiconductor region, the first insulating film, and the second insulating film;
A first electrode forming step of forming a first main electrode connected to the second and third semiconductor regions through the opening on the second insulating film;
A second electrode forming step of forming a second main electrode on the other surface of the first semiconductor region;
With
The first insulating film forming step includes a step of forming a silicon oxide film as the first insulating film,
The conductive film forming step includes a step of forming a polysilicon film as the conductive film,
The etching step includes etching the conductive film using an etching gas having a composition of SF6 + F22 and etching the first insulating film to form a relatively thick first film formed under the control electrode; A relatively thin second film extending outward from the outer edge of the aperture, and is disposed between the first film and the second film, and is thinner than the first film and less than the second film. A thick third film, and the step of forming the first insulating film whose thickness increases stepwise from the outer edge of the opening toward the control electrode,
A method for manufacturing a semiconductor device, comprising:

第１導電型の第１半導体領域の一方の面上に第１絶縁膜を形成する第１絶縁膜形成工程と、
前記第１絶縁膜上に導電膜を形成する導電膜形成工程と、
前記導電膜をエッチングすることにより、前記第１絶縁膜を介して、前記第１半導体領域上の所定部分に制御電極を形成するエッチング工程と、
前記制御電極をマスクとして用いて前記第１半導体領域に不純物を注入することにより、該第１半導体領域の表面領域に第２導電型の第２半導体領域を形成する第１不純物注入工程と、
前記制御電極をマスクとして用いて前記第１半導体領域に不純物を注入することにより、前記第２半導体領域の表面領域に第１導電型の第３半導体領域を形成する第２不純物注入工程と、
前記制御電極を覆うように、前記第１絶縁膜上に第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第３半導体領域、前記第１絶縁膜、及び、前記第２絶縁膜に、前記第２半導体領域に至る開孔を形成する開孔形成工程と、
前記第２絶縁膜上に、前記開孔を介して前記第２及び第３半導体領域に接続される第１主電極を形成する第１電極形成工程と、
前記第１半導体領域の他方の面上に第２主電極を形成する第２電極形成工程と、
を備え、
前記第１絶縁膜形成工程は、前記第１絶縁膜としてシリコン酸化膜を形成する工程を備え、
前記導電膜形成工程は、前記導電膜としてポリシリコン膜を形成する工程を備え、
前記エッチング工程は、ＳＦ６＋Ｆ２２の組成からなるエッチングガスを用いて前記導電膜をエッチングすると共に前記第１絶縁膜をエッチングすることにより、前記制御電極の側面を、該制御電極が前記第１絶縁膜に向かって先細になるように傾斜して形成し、前記制御電極下に形成された相対的に厚い第１膜と、前記開孔の外縁から外側に向かって延伸する相対的に薄い第２膜と、前記第１膜と前記第２膜との間に配置され、該第１膜よりも薄く、該第２膜よりも厚い第３膜と、から構成される前記第１絶縁膜を形成する工程を備える、
ことを特徴とする半導体素子の製造方法。
A first insulating film forming step of forming a first insulating film on one surface of the first semiconductor region of the first conductivity type;
A conductive film forming step of forming a conductive film on the first insulating film;
An etching step of forming a control electrode in a predetermined portion on the first semiconductor region via the first insulating film by etching the conductive film;
A first impurity implantation step of forming a second conductivity type second semiconductor region in a surface region of the first semiconductor region by implanting impurities into the first semiconductor region using the control electrode as a mask;
A second impurity implantation step of forming a third semiconductor region of a first conductivity type in a surface region of the second semiconductor region by implanting impurities into the first semiconductor region using the control electrode as a mask;
A second insulating film forming step of forming a second insulating film on the first insulating film so as to cover the control electrode;
An opening forming step of forming an opening reaching the second semiconductor region in the third semiconductor region, the first insulating film, and the second insulating film;
A first electrode forming step of forming a first main electrode connected to the second and third semiconductor regions through the opening on the second insulating film;
A second electrode forming step of forming a second main electrode on the other surface of the first semiconductor region;
With
The first insulating film forming step includes a step of forming a silicon oxide film as the first insulating film,
The conductive film forming step includes a step of forming a polysilicon film as the conductive film,
In the etching step, the conductive film is etched using an etching gas having a composition of SF6 + F22 and the first insulating film is etched so that the side surface of the control electrode becomes the first insulating film. And a relatively thick first film formed under the control electrode, and a relatively thin second film extending outward from the outer edge of the opening. Forming the first insulating film, which is disposed between the first film and the second film, and includes a third film that is thinner than the first film and thicker than the second film. Comprising
A method for manufacturing a semiconductor device, comprising: