JP2006047848A - ゲート線駆動回路 - Google Patents
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Abstract
【課題】 全OCB液晶画素の初期化において流れる突入電流を分散させる。
【解決手段】 ゲート線駆動回路は、複数のゲート線Y1〜Ymを階調表示用および黒挿入用にそれぞれ選択するシフトレジスタ部SRと、表示モードにおいてシフトレジスタ部SRによって選択されるゲート線に対して駆動信号を出力し、非表示モードにおいて複数のゲート線Y1〜Ymを少なくとも2分割した複数のグループに対して交代で駆動信号を出力する出力回路12とを備える。
【選択図】図2
【解決手段】 ゲート線駆動回路は、複数のゲート線Y1〜Ymを階調表示用および黒挿入用にそれぞれ選択するシフトレジスタ部SRと、表示モードにおいてシフトレジスタ部SRによって選択されるゲート線に対して駆動信号を出力し、非表示モードにおいて複数のゲート線Y1〜Ymを少なくとも2分割した複数のグループに対して交代で駆動信号を出力する出力回路12とを備える。
【選択図】図2
Description
本発明は、例えばOCB(Optically Compensated Birefringence)モードの液晶表示パネルに適用されるゲート線駆動回路に関する。
液晶表示装置に代表される平面表示装置は、コンピュータ、カーナビゲーションシステム、あるいはテレビ受信機等の表示装置として広く利用されている。
液晶表示装置は、一般に複数の液晶画素のマトリクスアレイを含む液晶表示パネル、およびこの表示パネルを制御する表示パネル制御回路を有する。液晶表示パネルはアレイ基板および対向基板間に液晶層を挟持した構造である。
アレイ基板は略マトリクス状に配置される複数の画素電極、複数の画素電極の行に沿って配置される複数のゲート線、複数の画素電極の列に沿って配置される複数のソース線、複数のゲート線および複数のソース線の交差位置近傍に配置される複数のスイッチング素子を有する。各スイッチング素子は例えば薄膜トランジスタ(TFT)からなり、1ゲート線が駆動されたときに導通して1ソース線の電位を1画素電極に印加する。対向基板には、アレイ基板に配置された複数の画素電極に対向するように共通電極が設けられる。一対の画素電極および共通電極は液晶層の画素領域と共に画素を構成し、画素領域において液晶分子配列を画素電極および共通電極間の電界によって制御する。表示パネル制御回路は複数のゲート線を駆動するゲートドライバ、複数のソース線を駆動するソースドライバ、およびこれらゲートドライバおよびソースドライバの動作タイミングを制御するコントローラ等を含む。
液晶表示装置が主に動画を表示するテレビ受信機用である場合、液晶分子が良好な応答性を示すOCBモードの液晶表示パネルの導入が検討されている(特許文献1を参照)。この液晶表示パネルでは、OCB液晶が画素電極および共通電極上で互いに平行にラビングされた配向膜によって電源オン前においてほとんど寝ているスプレー配向になる。液晶表示パネルは、電源オン時の初期化処理で印加する比較的強い電界によりこれらOCB液晶をスプレー配向からベンド配向に転移させてから表示動作を行う。また、電源オフ時の初期化処理でも、比較的強い電界が残像対策としてとしてOCB液晶に印加される。
液晶表示装置が主に動画を表示するテレビ受信機用である場合、液晶分子が良好な応答性を示すOCBモードの液晶表示パネルの導入が検討されている(特許文献1を参照)。この液晶表示パネルでは、OCB液晶が画素電極および共通電極上で互いに平行にラビングされた配向膜によって電源オン前においてほとんど寝ているスプレー配向になる。液晶表示パネルは、電源オン時の初期化処理で印加する比較的強い電界によりこれらOCB液晶をスプレー配向からベンド配向に転移させてから表示動作を行う。また、電源オフ時の初期化処理でも、比較的強い電界が残像対策としてとしてOCB液晶に印加される。
OCB液晶が電源投入前にスプレー配向となる理由は、スプレー配向が液晶駆動電圧の無印加状態でエネルギー的にベンド配向よりも安定であるためである。このようなOCB液晶は一旦ベンド配向に転移しても、スプレー配向のエネルギーとベンド配向のエネルギーとが拮抗するレベル以下の電圧印加状態や電圧無印加状態が長期間続く場合に再びスプレー配向に逆転移してしまうという性質を有する。スプレー配向では、視野角特性がベンド配向に対して大きく異なることから表示異常となる。
従来、ベンド配向からスプレー配向への逆転移を防止するため、例えば1フレームの画像を表示するフレーム期間の一部で大きな電圧をOCB液晶に印加する駆動方式がとられている。ノーマリホワイトの液晶表示パネルでは、この電圧が黒表示となる画素電圧に相当するため、黒挿入駆動と呼ばれる。ちなみに、この黒挿入駆動は、動画表示において観察者の視覚に生じる網膜残像の影響で低下する視認性を輝度の離散的な疑似インパルス応答によって改善することにもなる。
黒挿入用画素電圧および階調表示用画素電圧は、1フレーム期間、すなわち1垂直走査期間(V)において全ての液晶画素に行単位に印加される。ここで、階調表示用画素電圧の保持期間に対する黒挿入用画素電圧の保持期間の割合が黒挿入率となる。各ゲート線を1水平走査期間の半分、すなわちH/2期間だけ黒挿入用に駆動し、さらにH/2期間だけ階調表示用に駆動する場合には、垂直走査速度が黒挿入を行わない場合に対して2倍速になる。また、黒挿入用画素電圧は全画素について共通の値であるため、例えば2ゲート線を1組として一緒に駆動することもできる。各組の2ゲート線を黒挿入用に2H/3期間だけ一緒に駆動し、各々2H/3期間ずつ4H/3期間だけ階調表示用に順次駆動する場合には、垂直走査速度が黒挿入を行わない場合に対して1.5倍速になる。
特開2002−202491号公報
電源オン時および電源オフ時に行われる全OCB液晶画素の初期化では、従来、ゲートドライバが全てのゲート線を一斉に駆動する。しかし、この方式であると、突入電流がゲートドライバに一斉に流れてゲートドライバにダメージを与える恐れがある。また大きな突入電流が一度に流れるため、電源の動作が遮断される可能性もある。
本発明の目的は、全OCB液晶画素の初期化において流れる突入電流を分散できるゲート線駆動回路を提供することにある。
本発明によれば、表示パネルにおいて略マトリクス状に配置される複数のOCB液晶画素の行に沿って配置され各々対応行の液晶画素に接続される複数のスイッチング素子を制御する複数のゲート線を駆動するゲート線駆動回路であって、前記複数のゲート線を階調表示用および黒挿入用にそれぞれ選択するシフトレジスタ部と、表示モードにおいてシフトレジスタ部によって選択されるゲート線に対して駆動信号を出力し、非表示モードにおいて複数のゲート線を少なくとも2分割した複数のグループに対して交代で駆動信号を出力する出力回路とを備えるゲート線駆動回路が提供される。
このゲート線駆動回路では、駆動信号が非表示モードにおいて複数のゲート線を少なくとも2分割した複数のグループに対して交代で出力される。すなわち、複数のゲート線がグループ単位に駆動されるため、ゲートドライバが全てのゲート線を一斉に駆動する場合よりも、突入電流を分散できる。また各グループ単位のゲート線を、それぞれタイミングをずらして駆動することにより、突入電流も電源より分散して出力されることになり、突入電流が1度に流れ出る場合と比べて、電源が保護される。
以下、本発明の一実施形態に係る液晶表示装置について添付図面を参照して説明する。図1はこの液晶表示装置の回路構成を概略的に示す。液晶表示装置は液晶表示パネルDP、および表示パネルDPに接続される表示パネル制御回路CNTを備える。液晶表示パネルDPは一対の電極基板であるアレイ基板1および対向基板2間に液晶層3を挟持した構造である。液晶層3は例えばノーマリホワイトの表示動作のために予めスプレー配向からベンド配向に転移されベンド配向からスプレー配向への逆転移が周期的に印加される黒挿入用の電圧により阻止されるOCB液晶を液晶材料として含む。表示パネル制御回路CNTはアレイ基板1および対向基板2から液晶層3に印加される液晶駆動電圧により液晶表示パネルDPの透過率を制御する。スプレー配向からベンド配向への転移は比較的大きな電界をOCB液晶に印加することにより得られる。
アレイ基板1は、例えばガラス等の透明絶縁基板上に略マトリクス状に配置される複数の画素電極PE、複数の画素電極PEの行に沿って配置される複数のゲート線Y(Y1〜Ym)、複数の画素電極PEの行に沿って複数のゲート線Y(Y1〜Ym)に平行に配置される複数の補助容量線C(C1〜Cm)、複数の画素電極PEの列に沿って配置される複数のソース線X(X1〜Xn)、並びにこれらゲート線Yおよびソース線Xの交差位置近傍に配置され各々対応ゲート線Yを介して駆動されたときに対応ソース線Xおよび対応画素電極PE間で導通して複数の画素スイッチング素子Wを有する。各画素スイッチング素子Wは例えば薄膜トランジスタからなり、薄膜トランジスタのゲートがゲート線Yに接続され、ソース−ドレインパスがソース線Xおよび画素電極PE間に接続される。
対向基板2は例えばガラス等の透明絶縁基板上に配置されるカラーフィルタ、および複数の画素電極PEに対向してカラーフィルタ上に配置される共通電極CE等を含む。各画素電極PEおよび共通電極CEは例えばITO等の透明電極材料からなり、互いに平行にラビング処理される配向膜でそれぞれ覆われ、画素電極PEおよび共通電極CEからの電界に対応した液晶分子配列に制御される液晶層3の画素領域と共にOCB液晶画素PXを構成する。
また、複数のOCB液晶画素PXは各々画素電極PEおよび共通電極CE間に液晶容量CLCを有する。複数の補助容量線C1〜Cmは各々対応行の液晶画素の画素電極PEに容量結合して補助容量Csを構成する。補助容量Csは画素スイッチング素子Wの寄生容量に対して十分大きな容量値を有する。
この液晶表示装置では、表示パネル制御回路CNTが比較的大きな液晶駆動電圧を全OCB液晶画素PXに印加する初期化処理を行うために電源スイッチPWのオン操作またはオフ操作に伴って一定期間だけ非表示モードに設定され、この一定期間を除いて表示モードに維持される。この表示パネル制御回路CNTは複数のスイッチング素子Wを行単位に導通させるように複数のゲート線Y1〜Ymを駆動するゲートドライバYD、各行のスイッチング素子Wが対応ゲート線Yの駆動によって導通する期間において画素電圧Vsを複数のソース線X1〜Xnにそれぞれ出力するソースドライバXD、外部信号源SSから入力される映像信号VIDEOに含まれる画像データについて例えば黒挿入2倍速変換を行う画像データ変換回路4、この変換結果に対してゲートドライバYDおよびソースドライバXDの動作タイミング等を制御するコントローラ5、表示モードおよび非表示モードにそれぞれ対応したコモン電圧Vcomを発生するコモン電圧発生回路DCVを含む。画素電圧Vsは共通電極CEのコモン電圧Vcomを基準として画素電極PEに印加される電圧であり、液晶駆動電圧は画素電圧Vsとコモン電圧Vcomとの差に等しい。画素電圧Vsは例えばライン反転駆動およびフレーム反転駆動(1H1V反転駆動)を行うようコモン電圧Vcomに対して極性反転される。画像データは全液晶画素PXに対する画素データからなり、1フレーム期間(垂直走査期間V)毎に更新される。黒挿入2倍速変換では、1行分の入力画素データDIが1H毎に出力画素データDOとなる1行分の黒挿入用画素データBおよび1行分の階調表示用画素データSに変換される。階調表示用画素データSは画素データDIと同じ階調値であり、黒挿入用画素データBは黒表示の階調値である。1行分の黒挿入用画素データBおよび1行分の階調表示用画素データSの各々はそれぞれH/2期間において画像データ変換回路4から直列に出力される。
ゲートドライバYDおよびソースドライバXDは例えばスイッチング素子Wと同一工程で形成される薄膜トランジスタを用いて構成されている。他方、コントローラ5は外部のプリント配線板PCB上に配置される。画像データ変換回路4はこのプリント配線板PCBのさらに外側に配置される。コントローラ5は、上述のように複数のゲート線Yを選択的に駆動するための制御信号CTYおよび、画像データ変換回路4の変換結果として直列に出力される黒挿入用または階調表示用画素データを複数のソース線Xにそれぞれ割り当てると共に信号極性を指定する制御信号CTX等を発生する。制御信号CTYはコントローラ5からゲートドライバYDに供給され、制御信号CTXは画像データ変換回路4の変換結果として得られる黒挿入用画素データBまたは階調表示用画素データSである画素データDOと共にコントローラ5からソースドライバXDに供給される。
表示パネル制御回路CNTはさらに1行分のスイッチング素子Wが非導通となるときにこれらスイッチング素子Wに対応した行の補助容量線CにゲートドライバYDを介して印加されこれらスイッチング素子Wの寄生容量によって各行の画素PXに生じる画素電圧Vsの変動を補償する補償電圧Veを発生する補償電圧発生回路6、および画素データDOを画素電圧Vsに変換するために用いられる所定数の階調基準電圧VREFを発生する階調基準電圧発生回路7を含む。
ゲートドライバYDは制御信号CTYの制御により各垂直走査期間において黒挿入用に複数のゲート線Y1〜Ymを選択して各行の画素スイッチング素子WをH/2期間ずつ導通させるように駆動信号を選択ゲート線Yに供給し、さらに階調表示用に複数のゲート線Y1〜Ymを選択して各行の画素スイッチング素子WをH/2期間ずつ導通させるように駆動信号を選択ゲート線Yに供給する。画像データ変換回路4は変換結果の出力画素データDOとして得られる1行分の黒挿入用画素データBおよび1行分の階調表示用画素データSを交互に出力し、ソースドライバXDは上述の階調基準電圧発生回路7から供給される所定数の階調基準電圧VREFを参照してこれら黒挿入用画素データBおよび階調表示用画素データSをそれぞれ画素電圧Vsに変換し、複数のソース線X1〜Xnに並列的に出力する。
ゲートドライバYDが例えばゲート線Y1を駆動電圧により駆動してゲート線Y1に接続された全ての画素スイッチング素子Wを導通させると、ソース線X1〜Xn上の画素電圧Vsがこれら画素スイッチング素子Wをそれぞれ介して対応画素電極PEおよび補助容量Csの一端に供給される。また、ゲートドライバYDは補助容量Csの他端となる補助容量線C1に補償電圧発生回路6からの補償電圧Veを出力し、ゲート線Y1に接続された全ての画素スイッチング素子WをH/2期間だけ導通させた直後にこれら画素スイッチング素子Wを非導通にする非駆動電圧をゲート線Y1に出力する。補償電圧Veはこれら画素スイッチング素子Wが非導通になったときにこれらの寄生容量によって画素電極PEから引き抜かれる電荷を低減して画素電圧Vsの変動、すなわち突き抜け電圧ΔVpを実質的にキャンセルする。
図2はゲートドライバYDのゲート線駆動回路を詳細に示す。ゲート線駆動回路はゲート線Y1〜Ymを階調表示用および黒挿入用にそれぞれ選択するシフトレジスタ部SRと、表示モードにおいてシフトレジスタ部SRによって階調表示用および黒挿入用にそれぞれ選択されるゲート線に対して駆動信号を出力し、非表示モードにおいてゲート線Y1〜Ymを少なくとも2分割した複数のグループに対して交代で駆動信号を出力する出力回路12とを備える。
具体的には、シフトレジスタ部SRが第1クロック信号CKAに応答して第1スタート信号STHAをシフトする階調表示用シフトレジスタ10と、第1クロック信号CKAに同期した第2クロック信号CKBに応答して第2スタート信号STHBをシフトする黒挿入用シフトレジスタ11からなる。出力回路12は表示モードにおいて階調表示用シフトレジスタ10に保持される第1スタート信号STHAのシフト位置によって選択されたゲート線Yに対して第1出力イネーブル信号OEAの制御により駆動信号を出力し、黒挿入用シフトレジスタ11に保持される第2スタート信号STHBのシフト位置によって選択されたゲート線Yに対して第2出力イネーブル信号OEBの制御により駆動信号を出力し、さらに非表示モードにおいてゲート線Y1〜Ymを少なくとも2分割した複数のグループに対して交代で駆動信号を出力するように構成される。ここでは、ゲート線Y1〜Ymが奇数番目のゲート線Y1,Y3,Y5,…からなる第1ゲート線グループと偶数番目のゲート線Y2,Y4,Y6,…からなる第2グループとに2分割され、これら第1および第2グループが第1および第2グループ選択信号GON1,GON2により交互に選択される。第1グループ選択信号GON1,第2グループ選択信号GON2、第1クロック信号CKA、第1スタート信号STHA、第2クロック信号CKB、第2スタート信号STHB、第1出力イネーブル信号OEA、および第2出力イネーブル信号OEBはいずれもコントローラ5から供給される制御信号CTYに含まれる信号である。
階調表示用シフトレジスタ10および黒挿入用シフトレジスタ11の各々はゲート線Y1〜Ymにそれぞれ割り当てられ直列に接続されるm段のレジスタからなる。第1スタート信号STHAおよび第2スタート信号STHBはいずれもゲート線Y1に割り当てられた1段目のレジスタに入力される。階調表示用シフトレジスタ10は1段目のレジスタからm段目のレジスタに向かう方向に第1スタート信号STHAをシフトし、黒挿入用シフトレジスタ11は1段目のレジスタからm段目のレジスタに向かう方向に第2スタート信号STHBをシフトする。階調表示用シフトレジスタ10の全レジスタは各々第1スタート信号STHAを保持した状態で高レベルとなる対応ゲート線Yの選択信号を出力する出力端を有する。黒挿入用シフトレジスタ11の全レジスタは各々第2スタート信号STHBを保持した状態で高レベルとなる対応ゲート線Yの選択信号を出力する出力端を有する。
出力回路12はm個のANDゲート回路13、m個のANDゲート回路14、m個のORゲート回路15、およびレベルシフタ16を含む。m個のANDゲート回路13は階調表示用シフトレジスタ10から得られるゲート線Y1〜Ymの選択信号を第1出力イネーブル信号OEAの制御によりm個のORゲート回路15にそれぞれ出力するように接続される。第1出力イネーブル信号OEAは高レベルに設定された状態で選択信号の出力を全ANDゲート回路13に対して許可し、低レベルに設定された状態で選択信号の出力を全ANDゲート回路13に対して禁止する。m個のANDゲート回路14は黒挿入用シフトレジスタ11から得られるゲート線Y1〜Ymの選択信号を第2出力イネーブル信号OEBの制御によりm個のORゲート回路15にそれぞれ出力するように接続される。第2出力イネーブル信号OEBは高レベルに設定された状態で選択信号の出力を全ANDゲート回路14に対して許可し、低レベルに設定された状態で選択信号の出力を全ANDゲート回路14に対して禁止する。m個のORゲート回路15は各々対応ANDゲート回路13からの選択信号および対応ANDゲート回路14からの選択信号をレベルシフタ16に入力する。これらORゲート回路15の半分は第1グループ選択信号GON1を奇数番目のゲート線Y1,Y3,Y5,…の選択信号としてそれぞれレベルシフタ16に入力する奇数番目用であり、残り半分は第2グループ選択信号GON2を偶数番目のゲート線Y2,Y4,Y6,…の選択信号としてそれぞれレベルシフタ16に入力する偶数番目用である。レベルシフタ16はm個のORゲート回路15からそれぞれ入力される選択信号の電圧をレベルシフトすることにより薄膜トランジスタWを導通させる駆動信号に変換してそれぞれゲート線Y1からYmに出力するように構成される。
尚、階調表示用シフトレジスタ10および黒挿入用シフトレジスタ11は1段目のレジスタからm段目のレジスタに向かう下方向だけでなく、m段目のレジスタから1段目のレジスタに向かう上方向に第1スタート信号STHAおよび第2スタート信号STHBをシフトすることも可能であり、これらスタート信号STHAおよび第2スタート信号STHBのシフト方向はコントローラ5からシフトレジスタ10,11に供給される走査方向信号DIRに従って変更される。
ここで、図3は表示モードにおいて2倍速の垂直走査速度で黒挿入駆動を行う場合についてゲート線駆動回路の動作を示す。図3では、Bが各行の画素PXに共通な黒挿入用画素データを表し、S1,S2,S3,…がそれぞれ1行目,2行目,3行目,…の画素PXに対する階調表示用画素データを表す。+,−はこれら画素データB,S1,S2,S3…が画素電圧Vsに変換されてソースドライバXDから出力されるときの信号極性を表す。
第1スタート信号STHAはH/2期間分のパルス幅で階調表示用シフトレジスタ10に入力されるパルスであり、第1クロック信号CKAは1H期間当たり1個の割合で階調表示用シフトレジスタ10に入力される1H周期のパルスである。階調表示用シフトレジスタ10はこの第1スタート信号STHAを第1クロック信号CKAに応答してシフトし、1H期間ずつゲート線Y1〜Ymを順次選択する選択信号を出力する。m個のANDゲート回路13は第1イネーブル信号OEAの制御により、階調表示用シフトレジスタ10から順次得られる選択信号を1H期間の後半でm個のORゲート回路15に出力する。各選択信号は対応ORゲート回路15からレベルシフタ16に供給され、ここで駆動信号に変換され対応ゲート線Yに出力される。これに対し、ソースドライバXDは階調表示用画素データS1,S2,S3,…の各々を対応水平走査期間Hの後半において画素電圧Vsに変換し、これらを1H毎に反転される極性でソース線X1〜Xnに並列出力する。これら画素電圧Vsはゲート線Y1〜Ymの各々が対応水平走査期間Hの後半で駆動される間に1行目,2行目,3行目,…の液晶画素PXに供給される。
他方、第2スタート信号STHBはH/2期間分のパルス幅で黒挿入用シフトレジスタ10に入力されるパルスであり、第2クロック信号CKBは第1クロック信号CKAに同期するようにして1H期間当たり1個の割合で黒挿入用シフトレジスタ11に入力される1H周期のパルスである。黒挿入用シフトレジスタ11はこの第2スタート信号STHBを第2クロック信号CKBに応答してシフトし、1ラインずつゲート線Y1〜Ymを順次選択する選択信号を出力する。m個のANDゲート回路14は第2イネーブル信号OEBの制御により、黒挿入用シフトレジスタ11から順次得られる選択信号を1H期間の前半でm個のORゲート回路15に出力する。各選択信号は対応ORゲート回路15からレベルシフタ16に供給され、ここで駆動信号に変換され対応ゲート線Yに出力される。これに対し、ソースドライバXDは黒挿入用画素データB,B,B,…の各々を対応水平走査期間Hの前半において画素電圧Vsに変換し、これらを1H毎に反転される極性でソース線X1〜Xnに並列出力する。これら画素電圧Vsはゲート線Y1〜Ymの各々が対応水平走査期間Hの前半で駆動される間に1行目,2行目,3行目,…の液晶画素PXに供給される。図3では、第1スタート信号STHAと第2スタート信号STHBとが比較的短い間隔で入力されているが、実際には階調表示用の電圧保持期間に対する黒挿入用の電圧保持期間の割合が黒挿入率に適合するように離して入力される。また、第2スタート信号STHBは最初の入力時点よりも2Hだけ遅れてもう一度入力されることが好ましい。これにより、各ゲート線Yが黒挿入用に2回駆動されることになる。従って、H/2期間という短い期間に対応画素電極PEの電位を黒挿入用の大きな画素電圧Vsまで遷移させることが難しい場合でも、確実に画素電圧Vsを画素電極PEに設定できる。上述の2Hの遅れは黒挿入用の画素電圧Vsの極性を揃えるために必要とされる。尚、最終行付近の画素PXに対する黒挿入は例えば図3の左下部分に示すように先行フレームから連続することになる。
上述のような表示モードでの動作の前後に設定される非表示モードでは、全OCB液晶画素PXの初期化処理が行われる。この初期化処理では、例えば第1グループ選択信号GON1および第2グループ選択信号GON2が交互に入力される。第1グループ選択信号GON1が最初に各奇数番目用ORゲート回路15に入力されると、この第1グループ選択信号GON1が対応奇数番目ゲート線Yの選択信号としてレベルシフタ16に供給され、ここで駆動信号に変換され対応奇数番目ゲート線Yに出力される。これにより全ての奇数番目ゲート線Y1,Y3,Y5,…の全てが駆動される。ソースドライバXDはこの間に初期化用画素データを白表示の値と実質的に同じである画素電圧Vsに変換し、全てのソース線X1〜Xnに並列に出力する。このとき、共通電極CE側のコモン電圧Vcomはスプレー配向からベンド配向への転移に必要な液晶駆動電圧を画素電圧Vsとの差として得るように設定される。こうして奇数行のOCB液晶画素PXが一律なベンド配向に初期化される。
続いて、第2グループ選択信号GON2が各偶数番目用ORゲート回路15に入力されると、この第2グループ選択信号GON2が対応偶数番目ゲート線Yの選択信号としてレベルシフタ16に供給され、ここで駆動信号に変換され対応偶数番目ゲート線Yに出力される。これにより全ての偶数番目ゲート線Y2,Y4,Y6,…の全てが駆動される。ソースドライバXDはこの間に初期化用画素データを白表示の値と実質的に同じである画素電圧Vsに変換し、全てのソース線X1〜Xnに並列に出力する。このとき、共通電極CE側のコモン電圧Vcomはスプレー配向からベンド配向への転移に必要な液晶駆動電圧を画素電圧Vsとの差として得るように設定される。こうして偶数行のOCB液晶画素PXが一律なベンド配向に初期化される。
本実施形態では、階調表示用シフトレジスタ10および黒挿入用シフトレジスタ11が独立に設けられ、出力回路12が表示モードにおいて第1スタート信号STHAのシフト位置によって選択されたゲート線Yに対して第1出力イネーブル信号OEAの制御により駆動信号を出力し、第2スタート信号STHBのシフト位置によって選択されたゲート線Yに対して第2出力イネーブル信号OEBの制御により駆動信号を出力する。このような構成では、表示モードにおいて第1および第2スタート信号STHA,STHB、第1および第2クロック信号CKA,CKB、並びに第1および第2出力イネーブル信号OEA,OEBを組み合わせて、所定数のゲート線を黒挿入用に一緒に駆動し、所定数のゲート線を順次階調表示用に駆動することができる。さらに出力回路12は非表示モードにおいて交互に入力される第1および第2グループ選択信号GON1,GON2によって選択されるグループ単位で全てのゲート線Y1〜Ymを駆動する。奇数番目ゲート線Y1,Y3,Y5,…は第1グループ選択信号GON1によって選択され、偶数番目ゲート線Y2,Y2,Y6,…第2グループ選択信号GON2によって選択される。すなわち、全てのゲート線Y1〜Ymを同時に駆動する場合よりも、ゲートドライバYDに流れる突入電流を分散できる。従って、ゲートドライバYDをこの突入電流から保護することができる。また第1グループ選択信号GON1、第2グループ選択信号GON2の、ORゲート回路15への入力タイミングをずらすことにより、突入電流も電源から分散して出力されることになり、突入電流が1度に流れ出る場合と比べて電源も保護される。
尚、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。
上述の実施形態では、階調表示用シフトレジスタ10および黒挿入用シフトレジスタ11がシフトレジスタ部SRに設けられたが、このシフトレジスタ部SRは単一のシフトレジスタを用いてゲート線Y1〜Ymを階調表示用および黒挿入用にそれぞれ選択するように構成されてもよい。
1…アレイ基板、2…対向基板、3…液晶層、4…画像データ変換回路、5…コントローラ、6…補償電圧発生回路、7…階調基準電圧発生回路、10…階調表示用シフトレジスタ、11…黒挿入用シフトレジスタ、12…出力回路、13,14…ANDゲート回路、15…ORゲート回路、16…レベルシフタ、DP…液晶表示パネル、PE…画素電極、CE…共通電極、CLC…液晶容量、Cs…補助容量、C…補助容量線、PX…液晶画素、SR…シフトレジスタ部、W…スイッチング素子、Y…ゲート線、X…ソース線、CNT…表示パネル制御回路、YD…ゲートドライバ、XD…ソースドライバ。
Claims (5)
- 表示パネルにおいて略マトリクス状に配置される複数のOCB液晶画素の行に沿って配置され各々対応行の液晶画素に接続される複数のスイッチング素子を制御する複数のゲート線を駆動するゲート線駆動回路であって、前記複数のゲート線を階調表示用および黒挿入用にそれぞれ選択するシフトレジスタ部と、表示モードにおいて前記シフトレジスタ部によって選択されるゲート線に対して駆動信号を出力し、非表示モードにおいて前記複数のゲート線を少なくとも2分割した複数のグループに対して交代で駆動信号を出力する出力回路とを備えることを特徴とするゲート線駆動回路。
- 前記出力回路は非表示モードにおいて交代で入力される複数のグループ選択信号の各々に応答して対応グループに駆動信号を出力するように構成されることを特徴とする請求項1に記載のゲート線駆動回路。
- 前記シフトレジスタ部は第1クロック信号に応答して第1スタート信号をシフトする階調表示用シフトレジスタと、第1クロック信号に同期した第2クロック信号に応答して第2スタート信号をシフトする黒挿入用シフトレジスタとを含み、前記出力回路は前記表示モードにおいて前記階調表示用シフトレジスタに保持された第1スタート信号の位置によって選択されたゲート線に対して第1出力イネーブル信号の制御により駆動信号を出力し、さらに前記黒挿入用シフトレジスタに保持された第2スタート信号の位置によって選択されたゲート線に対して第2出力イネーブル信号の制御により駆動信号を出力するように構成されることを特徴とする請求項2に記載のゲート線駆動回路。
- 前記出力回路は各々前記階調表示用シフトレジスタから階調表示用に得られる対応ゲート線の選択信号を第1出力イネーブル信号の制御により出力する複数の第1ANDゲート回路、各々前記黒挿入用シフトレジスタから前記黒挿入用に得られる対応ゲート線の選択信号を第2出力イネーブル信号の制御により出力する複数の第2ANDゲート回路、各々前記複数の第1ANDゲート回路の1個および前記複数の第2ANDゲート回路の1個から入力される対応ゲート線の選択信号を出力し、さらに各々対応グループ選択信号を対応ゲート線の選択信号として出力する複数のORゲート回路、および前記複数のORゲート回路の各々から出力される選択信号をレベルシフトすることにより前記駆動信号に変換するレベルシフタを含むことを特徴とする請求項3に記載のゲート線駆動回路。
- 前記複数のORゲート回路は第1グループ選択信号を奇数番目の対応ゲート線の選択信号として前記レベルシフタに入力する複数の奇数番目用ORゲート回路および第2グループ選択信号を偶数番目の対応ゲート線の選択信号として前記レベルシフタに入力する複数の偶数目用ORゲート回路からなることを特徴とする請求項4に記載のゲート線駆動回路。
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