JP2006033454A - 画像処理方法並びに物理量分布検知の半導体装置および電子機器 - Google Patents

Abstract

【課題】撮像装置において、撮像デバイスの制限がなく、簡易なデジタル処理でダイナミックレンジを拡大できるようにする。
【解決手段】第１の蓄積期間下の画素信号と参照信号RAMPとを比較するとともに、この比較処理と並行してダウン／アップの何れかのモードでカウント処理を行ない、この比較処理が完了した時点のカウント値を保持する。第２の蓄積期間下の画素信号と参照信号RAMPとを比較するとともに、第１の蓄積期間についてのカウント結果を初期値として、第１の蓄積期間についてのカウントモードと同一にしてカウント処理を行ない、比較処理が完了した時点のカウント値を保持する。そのカウント結果は、蓄積時間の異なる画像信号の加算演算となり、結果として、ダイナミックレンジの広い１つのデジタル画像信号がカウント結果として得られる。蓄積時間の制御や読出しは通常の撮像デバイスと同様でよく、センサデバイスの制限が不要である。
【選択図】図３

Description

本発明は、画像処理方法、並びに複数の単位構成要素が配列されてなる物理量分布検知の半導体装置および電子機器に関する。より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を、アドレス制御により任意選択して電気信号として読出可能な、たとえば固体撮像装置などの、物理量分布検知の半導体装置やその他の電子機器に用いて好適な、デジタル信号処理技術に関する。特に、ダイナミックレンジの拡大技術に関する。

光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。

たとえば、映像機器の分野では、物理量のうちの光（電磁波の一例）を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の固体撮像装置が使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。

また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。

このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。

たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子）を前記能動素子で増幅し、画像情報として読み出す。

この種のＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。ここで、ＭＯＳ（ＣＭＯＳを含む）型においては、アドレス制御の一例として、１行分を同時にアクセスして行単位で画素信号を画素部から読み出す方式が多く用いられている。

画素部から読み出されたアナログの画素信号は、必要に応じて、アナログ−デジタル変換装置（ＡＤ変換装置；Analog Digital Converter）にてデジタルデータに変換する。このため、種々のＡＤ変換の仕組みが提案されている（たとえば非特許文献１〜５、特許文献１参照）。これらの公知文献の中には、１行分を同時にアクセスして行単位で画素信号を画素部から読み出す方式に適合するように、垂直列ごとにＡＤ変換部やその他の信号処理を行なう信号処理部を配置したいわゆる列並列方式を採っているものもある。

W. Yang et. al., "An Integrated 800x600 CMOS ImageSystem," ISSCC Digest of Technical Papers, pp. 304-305, Feb., 1999 米本和也著、"ＣＣＤ／ＣＭＯＳイメージセンサの基礎と応用"、ＣＱ出版社、2003年8月10日、初版p201〜203 今村俊文、山本美子、"３．高速・機能ＣＭＯＳイメージセンサの研究"、［online］、［平成16年3月15日検索］、インターネット＜URL:http://www.sankaken.gr.jp/project/iwataPJ/report/h12/h12index.html＞ 今村俊文、山本美子、長谷川尚哉、"３．高速・機能ＣＭＯＳイメージセンサの研究"、［online］、［平成16年3月15日検索］、インターネット＜URL:http://www.sankaken.gr.jp/project/iwataPJ/report/h14/h14index.html＞ Oh-Bong Kwon et. al.,"A Novel Double Slope Analog-to-Digital Converter for a High-Quality 640x480 CMOS Imaging System"、VL3-03 1999 IEEE p335〜338 特開平１１−３３１８８３号公報 特開２００１−２６８４５１号公報 特開平１１−８８０５号公報

一方、画素から出力された画素信号に対しては、高画質のイメージ生成や特殊なアプリケーション利用などのために、種々の演算処理がなされる。この際の仕組みとしては、処理プロセスの側面では、大別すると、アナログ領域にて処理してからデジタルデータに変換する第１の手法と、アナログの画素信号をデジタルデータに変換してから演算（デジタル演算）する第２の手法とがある。

また、演算処理を何処で行なうかの回路配置の側面では、特許文献２の従来技術で述べられているように、デバイスの外部（チップ外）にて演算処理を行なう手法（オフチップ法という）と、非特許文献４，５や特許文献２，３に記載されているように、イメージセンサ上に加減算機能など様々な処理機能を設ける手法（オンチップ法という）とがある。特に、画素部から画素信号を取り込む際に、垂直列ごとに信号処理部を配置したいわゆる列並列方式の構造のものは、オンチップ法に適していると考えられている。

たとえば、アナログ領域にて処理するとともにオンチップ法を適用した事例としては、非特許文献６に記載のように、画素内の容量を画素内メモリとして利用して、直前のフレーム信号を保持しておき、現在のフレーム信号と画素内で加算することで、ダイナミックレンジ拡大を行なう仕組みがある。また、非特許文献７に記載のように、デュアル・サンプリング（dual sampling）を使った広ダイナミックレンジ撮像を行なう仕組みもある。

Yoshinori Muramatsu et. al.,"A Signal-Processing CMOS Image Sensor Using a Simple Analog Operation"、IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 38, NO. 1, JANUARY 2003 0.Y.Petch ,et al.;"Wide Interscene Dynamic Range CMOS APS Using Dual Sampling"、IEEE Trans. Electron Devices, Vol.44,No.10,pp.1721〜1723,1997

図１２は、非特許文献７に記載の光量に対するダイナミックレンジ拡大方式を説明する図である。この方式では、図１２に示すように、撮像領域の下と上にサンプリング回路（列回路；第１水平転送レジスタ）を設けている。Δ行だけ離れている行ｎと行ｎ−Δの各画素から読み出した信号電荷を、それぞれのサンプリング回路に別々に読み出して出力１、出力２の各信号として記憶する。

走査された行の画素がリセットされて再び信号電荷の蓄積を開始するので、撮像面の走査方向が下から上になっている場合、行ｎと行ｎ−Δの蓄積時間はフレームレートと走査線数との間で所定の関係を持ち、読み出す２行の間隔を調整することで、下と上に読み出される信号の蓄積時間の比を変えることができる。たとえば、ｎ−ΔとΔの比を１００：１にすれば、蓄積時間が１００倍違う短時間蓄積信号と長時間蓄積信号が、出力１と出力２から現れる。

これら蓄積時間の異なる２系統の出力１，２を使ってデバイス外部（オフチップ）の合成回路にて画像合成することで、より広い入射光量に対して飽和し難い信号出力が得られ、ダイナミックレンジを拡大することができる。

しかしながら、非特許文献６に記載の仕組みでは、画素内メモリを有するセンサ構造でなければダイナミックレンジを拡大することができない。つまり、センサデバイスとしての制限がある。

また、非特許文献７に記載の仕組みでは、画素内メモリを有するセンサ構造が不要でセンサデバイスの制限がないが、読出回路が上下に必要になるため回路規模が大きくなる。また、同じ行の長時間蓄積信号と短時間蓄積信号が違うタイミングで出力されるので、両者の信号を合成するなどの処理をする場合は、Δ行分のメモリで同時化する必要がありまる。さらに、蓄積時間の異なる２画面の合成をオフチップ処理としているので、システム規模が大きくなるという欠点もある。

本発明は、上記事情に鑑みてなされたものであり、センサデバイスの制限がなく、簡易なデジタル処理でダイナミックレンジを拡大することのできる仕組みを提供することを目的とする。

本発明に係る画像処理方法は、複数の処理対象画像信号の積和演算結果のデジタルデータを取得する画像処理方法であって、先ず、蓄積時間の異なる条件の元で取得された複数の処理対象画像信号の内の一方についてのデジタルデータをカウント処理の初期値として、複数の処理対象画像信号のうちの他方に応じた電気信号と、この他方についてのデジタルデータを取得するための参照信号とを比較する。そして、この比較処理と並行して、ダウンカウントモードおよびアップカウントモードのうちの、一方についてのデジタルデータの符号と同一符号となるモードでカウント処理を行ない、比較処理が完了した時点のカウント値を保持する。そして、この保持したカウント値を所定のタイミングで演算済みデータとして出力することとした。

なお、複数の処理対象画像信号の内の初期値として利用される一方についても、比較処理とカウント処理を行なうことで、そのデジタルデータを取得するようにしてもよい。

何れの場合においても、複数の処理対象画像信号のうちの他方についての、前記同一符号となるモードでのカウント処理にてＡＤ変換をした後には、複数の処理対象画像信号間での加算演算結果のデジタルデータがカウント値として自動的に得られる。各処理対象画像信号は、蓄積時間の異なる条件の元で取得されたものであるので、結果として、ダイナミックレンジの広い１つのデジタル画像信号がカウント結果として得られるようになる。

ダウンカウントモードやアップカウントモードでカウント処理を行なうに際しては、共通のアップダウンカウンタを用いつつ、その処理モードを切り替えて行なうのがよい。こうすることで、カウント処理に用いるカウンタ回路をコンパクトにすることができる。加えて、２つのモードを切り替えてカウント処理することで、ダイナミックレンジ拡大化のための加算演算処理が直接にでき、和を取るための特別な加算器が不要になる。

また、前回のカウント処理で取得した演算結果を示すカウント値を所定のデータ記憶部に保持しておき、今回のカウント処理を行なう際には、データ記憶部からのカウント値の読出処理を並行して行なうのがよい。こうすることで、カウント処理を利用した加算演算処理と、カウント結果の読出しとを同時並行的に行なうパイプライン処理が実現できる。

なお、視感度を考慮するべく、比較処理に使用される参照信号の時間変化量を調整することで、加算演算における処理対象画像信号についての係数を設定するのが好ましい。特に、通常の蓄積時間であれば飽和してしまうような高レベルの信号を飽和することなくかつ視感度補正を実現するべく、比較的短時間の蓄積時間の元で取得された処理対象画像について、参照信号の時間変化量を調整するのが好ましい。

上述した処理は、入射された電磁波に対応する電荷を生成する電荷生成部および電荷生成部により生成された電荷に応じた単位信号を生成する単位信号生成部を単位構成要素内に含み、この単位構成要素が行列状など所定の順に配された、物理量分布検知のための半導体装置において、単位信号生成部により生成され出力されたアナログの単位信号を処理対象信号としてデジタルデータに変換する処理に利用することができる。

なお、単位構成要素を２次元マトリックス状に配置してある場合、単位信号生成部により生成され列方向に出力されるアナログの単位画像信号（画素信号）を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行ない、この行単位で、単位構成要素のそれぞれについて、比較処理やカウント処理を行なうことで、ＡＤ変換を同時実行する加算演算処理と加算演算結果の読出しの高速化を図るのがよい。

本発明に係る半導体装置や電子機器は、本発明に係る上記画像処理方法を実施するのに好適な装置であって、アナログの処理対象画像信号とこの処理対象画像信号をデジタルデータに変換するための参照信号とを比較する比較部と、電荷生成部における電荷を生成する時間である蓄積時間がそれぞれ異なる条件の元で取得された複数のアナログの処理対象画像信号の内の一方についてのデジタルデータをカウント処理の初期値として、比較部における比較処理と並行して、ダウンカウントモードおよびアップカウントモードのうちの、一方についてのデジタルデータの符号と同一符号となるモードでカウント処理を行ない、比較部における比較処理が完了した時点のカウント値を保持するカウンタ部とを備えるものとした。

好ましくは、蓄積時間を制御する蓄積時間制御部や、デジタルデータに変換するための参照信号を生成し比較部に供給する参照信号生成部や、カウンタ部におけるカウント処理のモードを制御する制御部をも備えているとなおよい。

蓄積時間制御部は、同一位置の電荷生成部における蓄積時間を制御することで、同一位置の電荷生成部から、蓄積時間がそれぞれ異なる条件の元で取得された複数のアナログの処理対象画像信号を順次出力させ、比較部と前記カウンタ部とは、蓄積時間制御により蓄積時間が制御された同一位置の電荷生成部から順次出力された複数の処理対象画像信号を、それぞれ処理対象とするのがよい。

また、単位構成要素が行列状に配されていて、比較部とカウンタ部とからなる組を、単位構成要素の列の並び方向である行方向に複数備えている構成の場合、蓄積時間制御部は、行単位で前記蓄積時間を制御し、比較部と前記カウンタ部とは、列ごとに、蓄積時間制御により行単位で前記蓄積時間が制御された同一列の複数の処理対象画像信号を、それぞれ処理対象とするのがよい。

カウンタ部は、共通のカウンタ回路で構成され、かつアップカウントモードとダウンカウントモードとを切替可能に構成されているものとすることもできるし、ダウンカウントモードでカウント処理を行なうダウンカウンタ回路と、アップカウントモードでカウント処理を行なうアップカウンタ回路とを有しているものとすることもできる。後者の場合、回路構成に応じて、ダウンカウンタ回路が保持したカウント値とアップカウンタ回路が保持したカウント値との和を取る加算回路を有しているものとすることもできる。

本発明によれば、ＡＤ変換用の参照信号と処理対象画像信号とを比較し、この比較処理と並行して、ダウンカウントモードおよびアップカウントモードの何れか一方のモードでカウント処理を行ない、比較処理が完了した時点のカウント値を保持するようにした。

このとき、複数の処理対象画像信号の内の一方についてのデジタルデータを他方のカウント処理の初期値として設定するようにしている。このため、複数の処理対象画像信号に基づく演算結果を表す多値のデジタルデータを、カウント処理した結果として得ることができる。比較処理とカウント処理にてＡＤ変換処理がなされるので、結果的には、ＡＤ変換処理と演算処理とを同時に実行する仕組みを構築できる。蓄積時間の制御や読出しは通常の撮像デバイスと同様でよく、本発明を実現するに際してセンサデバイスの制限が不要である。

つまり、センサデバイスの制限がなく、ＡＤ変換用の参照信号を操作して処理対象信号をＡＤ変換しつつ、同時に複数の処理対象信号を使用した積和演算を行ない、ＡＤ変換の結果である多値のカウント値そのものを積和演算結果として得ることができる。

加えて、蓄積時間の異なる条件の元で取得された画像信号を処理対象とするとともに、他方についての処理時に、一方についてのデジタルデータの符号と同一符号となるモードでカウント処理を行ない、比較処理が完了した時点のカウント値を保持することで、演算は蓄積時間の異なる画像信号の加算演算となり、結果として、ダイナミックレンジの広い１つのデジタル画像信号がカウント結果として得られるようになる。

よって、撮像デバイスの制限を受けることなく、画像信号のＡＤ変換と広ダイナミックレンジ画像信号生成とを効率的に行なうことができるようになる。回路規模の増大なしに、白飛び・黒潰れの緩和された光量に対するダイナミックレンジの広い画像を取得できる。すなわち、比較部とカウント処理部からなるＡＤ変換部とは別に、ＡＤ変換されたデータを保持する専用のメモリ装置や加算演算を行なう機能部を追加回路として設ける必要がなく、回路規模や回路面積の増大の問題を解消できる。

以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ撮像素子をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ撮像素子は、全ての画素がＮＭＯＳあるいはＰＭＯＳよりなるものであるとして説明する。

ただしこれは一例であって、対象となるデバイスはＭＯＳ型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。

＜第１実施形態；固体撮像装置の構成＞
図１は、本発明に係る半導体装置の第１実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。なお、このＣＭＯＳ固体撮像装置は、本発明に係る電子機器の一態様でもある。

固体撮像装置１は、入射光量に応じた電気信号を出力するフォトダイオードなどの光電変換素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部（ＡＤＣ；Analog Digital Converter）などの画像処理部が列並列に設けられているものである。

“列並列に画像処理部が設けられている”とは、垂直列の垂直信号線１９に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部が設けられていることを意味する。複数の各機能部は、デバイスを平面視したときに、ともに画素部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）にのみ配されている形態のものであってもよいし、画素部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）とその反対側である他方の端縁側（図の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。

たとえば、列並列にＣＤＳ処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＣＤＳ処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型に限らず、隣接する複数（たとえば２つ分）の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態や、Ｎ本おき（Ｎは正の整数；間にＮ−１本を配する）のＮ本分の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。

カラム型を除くものは、何れの形態も、複数の垂直信号線１９（垂直列）が１つのＣＤＳ処理機能部やデジタル変換部を共通に使用する構成となるので、画素部１０側から供給される複数列分の画素信号を１つのＣＤＳ処理機能部やデジタル変換部に供給する切替回路（スイッチ）を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が必要になる。

何れにしても、複数の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。

また、列並列に配された複数の信号処理部にて１行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で１つのＣＤＳ処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。

なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路（スイッチ）が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。

図１に示すように、第１実施形態の固体撮像装置１は、正方状の複数の単位画素３が行および列に（つまり正方格子状に）配列された画素部（撮像部）１０と、画素部１０の外側に設けられた駆動制御部７と、カラム処理部２６と、カラム処理部２６にＡＤ変換用の参照電圧を供給する参照信号生成部２７と、出力回路２８とを備えている。

なお、カラム処理部２６の前段または後段には、必要に応じて信号増幅機能を持つＡＧＣ(Auto Gain Control) 回路などをカラム処理部２６と同一の半導体領域に設けることも可能である。カラム処理部２６の前段でＡＧＣを行なう場合にはアナログ増幅、カラム処理部２６の後段でＡＧＣを行なう場合にはデジタル増幅となる。ｎビットのデジタルデータを単純に増幅してしまうと、階調が損なわれてしまう可能性があるため、どちらかというとアナログにて増幅した後にデジタル変換するのが好ましいと考えられる。

駆動制御部７は、画素部１０の信号を順次読み出すための制御回路機能を備えている。たとえば、駆動制御部７としては、列アドレスや列走査を制御する水平走査回路（列走査回路）１２と、行アドレスや行走査を制御する垂直走査回路（行走査回路）１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２０とを備えている。

なお、図中、通信・タイミング制御部２０の近傍に点線で示すように、高速クロック生成部の一例であって、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成するクロック変換部２３を設けるようにしてもよい。通信・タイミング制御部２０は、端子５ａを介して入力される入力ロック（マスタークロック）CLK0やクロック変換部２３で生成された高速クロックに基づいて内部クロックを生成する。

クロック変換部２３で生成された高速クロックを源とする信号を用いることで、ＡＤ変換処理などを高速に動作させることができるようになる。また、高速クロックを用いて、高速の計算を必要とする動き抽出や圧縮処理を行なうことができる。また、カラム処理部２６から出力されるパラレルデータをシリアルデータ化してデバイス外部に映像データＤ１を出力することもできる。こうすることで、ＡＤ変換されたデジタルデータのビット分よりも少ない端子で高速動作出力する構成を採ることができる。

クロック変換部２３は、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成する逓倍回路を内蔵している。このクロック変換部２３は、通信・タイミング制御部２０から低速クロックCLK2を受け取り、それを元にして２倍以上高い周波数のクロックを生成する。クロック変換部２３の逓倍回路としては、ｋ１を低速クロックCLK2の周波数の倍数としたときｋ１逓倍回路を設ければよく、周知の様々な回路を利用することができる。

図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。この単位画素３は、典型的には、受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプとから構成される。

画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる４ＴＲ構成を使用することができる。

あるいは、特許第２７０８４５５号公報に記載のように、電荷生成部により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタと、電荷生成部をリセットするためのリセットトランジスタと、垂直シフトレジスタより転送配線（ＴＲＦ）を介して走査される読出選択用トランジスタ（転送ゲート部）を有する、３つのトランジスタからなる３ＴＲ構成を使用することもできる。

また、駆動制御部７の他の構成要素として、水平走査回路１２、垂直走査回路１４、および通信・タイミング制御部２０が設けられている。水平走査回路１２は、カラム処理部２６からカウント値を読み出す読出走査部の機能を持つ。これらの駆動制御部７の各要素は、画素部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成される。

単位画素３は、行選択のための行制御線１５を介して垂直走査回路１４と、また垂直信号線１９を介してカラムＡＤ回路２５が垂直列ごとに設けられているカラム処理部２６と、それぞれ接続されている。ここで、行制御線１５は垂直走査回路１４から画素に入る配線全般を示す。

なお、本実施形態のカラムＡＤ回路２５は、それそのもので、複数の処理対象画像信号の積和演算結果のデジタルデータを取得する画像処理装置の機能を有する。

水平走査回路１２や垂直走査回路１４は、後述のようにデコーダを含んで構成され、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答して、処理対象の画素信号の読出しを開始するようになっている。このため、行制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、リセットパルスＲＳＴ、転送パルスＴＲＦ、ＤＲＮ制御パルスＤＲＮなど）が含まれる。

垂直走査回路１４と通信・タイミング制御部２０とで、処理対象の複数の単位画素３のそれぞれの位置を指定して、この単位画素３から複数の画素信号のそれぞれをカラム処理部２６に入力させる単位信号選択制御部が構成される。

通信・タイミング制御部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子５ａを介してマスタークロックCLK0を受け取り、また端子５ｂを介して動作モードなどを指令するデータＤＡＴＡを受け取り、さらに固体撮像装置１の情報を含むデータを出力する通信インタフェースの機能ブロックとを備える。

たとえば、水平アドレス信号を水平デコーダ１２ａへ、また垂直アドレス信号を垂直デコーダ１４ａへ出力し、各デコーダ１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。

この際、単位画素３を２次元マトリックス状に配置してあるので、画素信号生成部５により生成され垂直信号線１９を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。もちろん、スキャン読みに限らず、読み出したい単位画素３を直接にアドレス指定することで、必要な単位画素３の情報のみを読み出すランダムアクセスも可能である。

また、第１実施形態の通信・タイミング制御部２０では、端子５ａを介して入力されるマスタークロック（マスタークロック）CLK0と同じ周波数のクロックCLK1や、それを２分周したクロックやより分周した低速のクロックをデバイス内の各部、たとえば水平走査回路１２、垂直走査回路１４、カラム処理部２６などに供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2という。

垂直走査回路１４は、画素部１０の行を選択し、その行に必要なパルスを供給するものである。たとえば、垂直方向の読出行を規定する（画素部１０の行を選択する）垂直デコーダ１４ａと、垂直デコーダ１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する行制御線１５にパルスを供給して駆動する垂直駆動回路１４ｂとを有する。なお、垂直デコーダ１４ａは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。すなわち、垂直走査回路１４は、単位画素３が有する電荷生成部における電荷を生成する時間である蓄積時間を制御する蓄積時間制御部の機能を持つ。

水平走査回路１２は、低速クロックCLK2に同期してカラム処理部２６のカラムＡＤ回路２５を順番に選択し、その信号を水平信号線（水平出力線）１８に導くものである。たとえば、水平方向の読出列を規定する（カラム処理部２６内の個々のカラムＡＤ回路２５を選択する）水平デコーダ１２ａと、水平デコーダ１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動回路１２ｂとを有する。なお、水平信号線１８は、たとえばカラムＡＤ回路２５が取り扱うビット数ｎ（ｎは正の整数）分、たとえば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置される。

このような構成の固体撮像装置１において、単位画素３から出力された画素信号は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２６のカラムＡＤ回路２５に供給される。

なお、カラム処理部２６と水平走査回路１２との間の信号経路上には、各垂直信号線１９に対してドレイン端子が接続された図示しない負荷ＭＯＳトランジスタを含む負荷トランジスタ部が配され、各負荷ＭＯＳトランジスタを駆動制御する負荷制御部（負荷ＭＯＳコントローラ）が設けられている。

単位画素３を構成する増幅用トランジスタは各垂直信号線１９に接続されており、また垂直信号線１９は垂直列ごとに負荷ＭＯＳトランジスタのドレインに接続され、また各負荷ＭＯＳトランジスタのゲート端子には、負荷制御部からの負荷制御信号ＣＴldが共通に入力されており、信号読出し時には、各増幅用トランジスタに接続された負荷ＭＯＳトランジスタによって、予め決められた定電流を流し続けるようになっている。

カラム処理部２６の各カラムＡＤ回路２５は、１列分の画素の信号を受けて、その信号をデジタルデータに変換する。また、通信・タイミング制御部２０と垂直走査回路１４との協働動作で機能する単位信号選択制御部で指定された画素位置の複数の積和演算処理対象の画素信号（同一垂直列方向のみのものとは限らない）を順次受けて、その複数の画素信号に基づき積和演算するとともにデジタルデータに変換する。たとえば、各カラムＡＤ回路２５は、アナログ信号を、たとえば低速クロックCLK2を用いて、たとえば１０ビットのデジタルデータに変換しつつ積和演算を行なう演算機能付きのＡＤＣ(Analog Digital Converter)回路を持つ。

ＡＤＣ回路の構成については、詳細は後述するが、コンパレータ（電圧比較器）にランプ状の参照信号（参照電圧）RAMPを供給すると同時にクロック信号でのカウント（計数）を開始し、垂直信号線１９を介して入力されたアナログの画素信号を参照信号RAMPと比較することによってパルス信号が得られるまでカウントすることでＡＤ変換を行なう。

また、この際、回路構成を工夫することで、ＡＤ変換とともに、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベル）と真の（受光光量に応じた）信号レベルＶsig との差分をとる処理を行なうことができる。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除くことができる。

このカラムＡＤ回路２５でデジタル化された画素データは、水平走査回路１２からの水平選択信号により駆動される図示しない水平選択スイッチを介して水平信号線１８に伝達され、さらに出力回路２８に入力される。なお、１０ビットは一例であって、１０ビット未満（たとえば８ビット）や１０ビットを超えるビット数（たとえば１４ビット）など、その他のビット数としてもよい。

このような構成によって、電荷生成部としての受光素子が行列状に配された画素部１０からは、行ごとに各垂直列について画素信号が順次出力される。そして、受光素子（フォトダイオードなどの光電変換素子）が行列状に配された画素部１０に対応する１枚分の画像すなわちフレーム画像が、画素部１０全体の画素信号の集合で示されることとなる。

＜カラムＡＤ回路と参照信号生成部の詳細＞
参照信号生成部２７は、ＤＡ変換回路（ＤＡＣ；Digital Analog Converter）２７ａを有して構成されており、通信・タイミング制御部２０からの制御データＣＮ４で示される初期値から、通信・タイミング制御部２０からのカウントクロックＣＫdac に同期して、階段状の鋸歯状波（ランプ波形）を生成して、カラム処理部２６の個々のカラムＡＤ回路２５に、この生成した鋸歯状波をＡＤ変換用の参照信号（ＡＤＣ基準信号）RAMPとして供給するようになっている。なお、図示を割愛しているが、ノイズ防止用のフィルタを設けるとよい。

なお、この階段状の鋸歯状波は、クロック変換部２３からの高速クロック、たとえば逓倍回路で生成される逓倍クロックを元に生成することで、端子５ａを介して入力されるマスタークロックCLK0に基づき生成するよりも高速に変化させることができる。

通信・タイミング制御部２０から参照信号生成部２７のＤＡ変換回路２７ａに供給する制御データＣＮ４は、比較処理ごとのランプ電圧の傾き（変化の度合い；時間変化量）を指示する情報も含んでいる。具体的には、１カウント当たりの電圧変化分を設定し、単位時間（カウントクロックＣＫdac ）ごとに１ずつカウント値を変化させるのがよい。

たとえば、ＤＡ変換回路２７ａは、制御データＣＮ４に含まれている初期値を示す電圧（たとえば３．０Ｖ）から、カウントクロックＣＫdac ごとにΔRAMPずつ電圧を低下させる。なお、カウントクロックＣＫdac の周期を調整することで傾きを変えることができる。たとえば、基準に対して１／ｍ分周したクロックを使うと傾きが１／ｍとなる。カウンタ部２５４でのカウントクロックＣＫ０を同一とすれば、カウンタ部２５４にては、同じ画素電圧に対して、カウント値がｍ倍となる、すなわち係数としてｍを設定できる。つまり、参照信号RAMPの傾きを変えることで、後述する積和演算処理時の係数を調整することができる。

あるいは、参照信号生成部２７に与えるカウントクロックＣＫdac の周期を一定にしつつ、カウンタ出力値をｘ、制御データＣＮ４に含まれているランプ電圧の傾き（変化率）βとするとｙ＝α（初期値）−β＊ｘによって算出される電位を出力するなど、制御データＣＮ４に含まれているランプ電圧の傾き（変化率）を指示する情報により、１つのカウントクロックＣＫdac ごとの電圧変化分ΔRAMP（＝β）を調整するなど、任意の回路を用いることができる。

なお、同一の処理対象の画素信号についての基準信号レベルと真の信号成分レベルとの差を求める信号取得差分処理時には、それぞれの比較処理のランプ電圧の傾き（変化率）の絶対値の大きさを同じに設定するのがよい。

一方、信号取得差分処理で求められる複数の処理対象画像信号（本例では画素信号）について空間差分処理や時間差分処理を行なう場合には、処理対象画像信号についてのランプ電圧の傾き（変化率）の絶対値の大きさを同じに設定してもよいし、そのランプ電圧の傾き（変化率）の絶対値の大きさを異なるものとしてもよい。

傾き（変化率）の絶対値の大きさを異なるものに設定することで、各単位画素３からの画素信号（詳しくは真の信号成分）に係数を掛けた後に符号も含んだ総和を求める機能、つまり積和演算を実現することができる。この際、３以上の画素信号についての空間差分処理や時間差分処理を行なう場合には、傾き（変化率）の絶対値の大きさを同じにする画素数と異なるものにする画素数との組合せは任意である。

カラムＡＤ回路２５は、参照信号生成部２７のＤＡ変換回路２７ａで生成される参照信号RAMPと、行制御線１５（Ｈ０，Ｈ１，…）ごとに単位画素３から垂直信号線１９（Ｖ０，Ｖ１，…）を経由し得られるアナログの画素信号とを比較する電圧比較部（コンパレータ）２５２と、電圧比較部２５２が比較処理を完了するまでの時間をカウントし、その結果を保持するカウンタ部２５４とを備えて構成されｎビットＡＤ変換機能を有している。

通信・タイミング制御部２０は、電圧比較部２５２が画素信号のリセット成分ΔＶと信号成分Ｖsig の何れについて比較処理を行なっているのかに応じてカウンタ部２５４におけるカウント処理のモードを制御する制御部の機能を持つ。この通信・タイミング制御部２０から各カラムＡＤ回路２５のカウンタ部２５４には、カウンタ部２５４がダウンカウントモードで動作するのかアップカウントモードで動作するのかを指示するためのモード制御信号ＣＮ５と、カウンタ部２５４が保持しているカウント値を初期値にリセットするリセット制御信号ＣＮ６とが入力されている。

電圧比較部２５２の一方の入力端子RAMPは、他の電圧比較部２５２の入力端子RAMPと共通に、参照信号生成部２７で生成される階段状の参照信号RAMPが入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素部１０からの画素信号電圧が個々に入力される。電圧比較部２５２の出力信号はカウンタ部２５４に供給される。

カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックＣＫ０が入力されている。

このカウンタ部２５４は、その構成については図示を割愛するが、ラッチで構成されたデータ記憶部２５５の配線形態を同期カウンタ形式に変更することで実現でき、１本のカウントクロックＣＫ０の入力で、内部カウントを行なうようになっている。カウントクロックＣＫ０も、階段状の電圧波形と同様に、クロック変換部２３からの高速クロック（たとえば逓倍クロック）を元に生成することで、端子５ａを介して入力されるマスタークロックCLK0より高速にすることができる。

ｎ個のラッチの組合せでｎビットのカウンタ部２５４を実現でき、非特許文献１などのように２系統のｎ個のラッチで構成されたデータ記憶部２５５の回路規模に対して半分になる。加えて、カウンタ部２４が不要になるから、全体としては、非特許文献１に示される構成よりも大幅にコンパクトになる。

ここで、第１実施形態のカウンタ部２５４は、詳細は後述するが、カウントモードに拘わらず共通のアップダウンカウンタ（Ｕ／Ｄ ＣＮＴ）を用いて、同一の処理対象の画素信号あるいは物理的な性質が同一の複数の画素信号に対してダウンカウント動作とアップカウント動作とを切り替えてカウント処理を行なうことが可能に構成されている点に特徴を有する。

なお、カウンタ部２５４は、カウントのオーバーフローを検知する構成や正負の符号（＋／−）を処理する構成にする。たとえば、オーバーフロー用余剰ビットを付加したり、桁上げ（キャリー）、または桁借り（ボロー）のビットを用いたりするなど、公知の技術を用いることで、オーバーフローや符号に対する対処は容易に実現可能である。

ここで、単位画素３から出力される画素信号は、通常、真の有効な信号成分だけでなく、リセット成分を含んでいる。時系列的には先ずリセット成分（基準成分）が現われた後に、リセット成分に重畳された真の有効な信号成分が現われる。リセット成分レベルとリセット成分に重畳された真の有効な信号成分との差が真の有効な信号成分となる。

このため、画素信号についての真の有効な信号成分Ｖsig のデジタルデータを得る際には、同一の画素信号Ｖｘについて、基準成分（リセット成分ΔＶ）と真の信号成分に対してカウント処理してＡＤ変換を行なう際に、基準成分と真の信号成分の内の一方（通常はリセット成分）について取得したデジタルデータを他方（通常は信号成分）のカウント処理の初期値とする。

こうすることで、他方（通常は信号成分）のカウント処理にてＡＤ変換をした後には、自動的に双方の差分結果のデジタルデータを取得する、すなわち、基準成分と信号成分とを含んで表されるアナログの処理対象画像信号の基準成分と信号成分との差信号成分をデジタルデータに変換することができる。

加えて、物理的な性質が同一の相異なる複数の（たとえば画素位置が異なる、あるいは同一画素位置の撮像時刻の異なる）処理対象の画素信号に対して、カウントモードの組合せを同一にしてカウント動作を繰り返し行なうことで、複数の画素信号間での加算演算を実現することや、カウントモードの組合せを切り替えて（具体的には組合せを逆にする）カウント動作を繰り返し行なうことで、複数の画素信号間での差分（減算）演算を実現することが可能に構成されている点に特徴を有する。これらの演算処理モードの切替えは、水平走査回路１２や垂直走査回路１４の走査パターンを通信・タイミング制御部２０による制御の元で調整することで実現できる。

たとえば、カウンタ部２５４は、複数の単位画素３の画素信号についてそれぞれカウント処理してＡＤ変換を行なう際に、各画素信号の内の一方について取得したデジタルデータを他方の画素信号（後のカウント処理の対象信号）のカウント処理の初期値とすることで、複数の単位画素３のうちの他方についてカウント処理にてＡＤ変換をした後には、自動的に双方の積和演算結果のデジタルデータを取得する。

ここで、それぞれについてのカウントモードを同じにすれば、後のカウント処理時に得られるカウント値は、複数の単位画素３の画素信号（詳しくは真の信号成分）についての加算結果のデジタルデータを取得することができる。これに対して、それぞれについてのカウントモードを異なるモード（逆のモード）にすれば、後のカウント処理時に得られるカウント値は、複数の単位画素３の画素信号についての減算結果のデジタルデータを取得することができる。３画素以上を処理対象とする場合、これらを組み合わせることも可能であり、各単位画素３からの画素信号（詳しくは真の信号成分）について、符号も含んだ総和を求める機能、つまり積和演算を実現することができる。

また、第１実施形態のカウンタ部２５４は、カウント出力値がカウントクロックＣＫ０に同期して出力される同期カウンタを使用する。なお、同期カウンタの場合、すべてのフリップフロップ（カウンタ基本要素）の動作がカウントクロックＣＫ０で制限される。よって、より高周波数動作が要求される場合には、カウンタ部２５４としては、その動作制限周波数が最初のフリップフロップ（カウンタ基本要素）の制限周波数でのみ決められるため高速動作に適する非同期カウンタの使用がより好ましい。

カウンタ部２５４には、水平走査回路１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。

このような構成のカラムＡＤ回路２５は、先にも述べたように、垂直信号線１９（Ｖ０，Ｖ１，…）ごとに配置され、列並列構成のＡＤＣブロックであるカラム処理部２６が構成される。

個々のカラムＡＤ回路２５の出力側は、水平信号線１８に接続されている。先にも述べたように、水平信号線１８は、カラムＡＤ回路２５のビット幅であるｎビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したｎ個のセンス回路を経由して出力回路２８に接続される。

このような構成において、カラムＡＤ回路２５は、画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、電圧比較部２５２では、参照信号生成部２７からのランプ波形電圧と、垂直信号線１９を介して入力される画素信号電圧とを比較し、双方の電圧が同じになると、電圧比較部２５２のコンパレータ出力が反転（本例ではＨレベルからＬレベルへ遷移）する。

カウンタ部２５４は、参照信号生成部２７から発せられるランプ波形電圧に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始しており、コンパレータ出力の反転した情報がカウンタ部２５４に通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。

この後、カウンタ部２５４は、所定のタイミングで水平走査回路１２から制御線１２ｃを介して入力される水平選択信号ＣＨ（ｉ）によるシフト動作に基づいて、記憶・保持した画素データを、順次、カラム処理部２６外や画素部１０を有するチップ外へ出力端子５ｃから出力する。

なお、本実施形態の説明としては直接関連しないため特に図示しないが、その他の各種信号処理回路なども、固体撮像装置１の構成要素に含まれる場合がある。

＜第１実施形態；信号取得差分処理の動作＞
図２は、図１に示した第１実施形態の固体撮像装置１のカラムＡＤ回路２５における基本動作である信号取得差分処理を説明するためのタイミングチャートである。

画素部１０の各単位画素３で感知されたアナログの画素信号をデジタル信号に変換する仕組みとしては、たとえば、所定の傾きで下降するランプ波形状の参照信号RAMPと単位画素３からの画素信号における基準成分や信号成分の各電圧とが一致する点を探し、この比較処理で用いる参照信号RAMPの生成時点から、画素信号における基準成分や信号成分に応じた電気信号と参照信号とが一致した時点までをカウントクロックでカウント（計数）することで、基準成分や信号成分の各大きさに対応したカウント値を得る手法を採る。

ここで、垂直信号線１９から出力される画素信号は、時間系列として、基準成分としての画素信号の雑音を含むリセット成分ΔＶの後に信号成分Ｖsig が現れるものである。１回目の処理を基準成分（リセット成分ΔＶ）について行なう場合、２回目の処理は基準成分（リセット成分ΔＶ）に信号成分Ｖsig を加えた信号についての処理となる。以下具体的に説明する。

１回目の読出しのため、先ず通信・タイミング制御部２０は、モード制御信号ＣＮ５をローレベルにしてカウンタ部２５４をダウンカウントモードに設定するとともに、リセット制御信号ＣＮ６を所定期間アクティブ（本例ではハイレベル）にしてカウンタ部２５４のカウント値を初期値“０”にリセットさせる（ｔ９）。そして、任意の行Ｈｘの単位画素３から垂直信号線１９（Ｖ０，Ｖ１，…）への１回目の読出しが安定した後、通信・タイミング制御部２０は、参照信号生成部２７に向けて、参照信号RAMP生成用の制御データＣＮ４を供給する。

これを受けて、参照信号生成部２７は、電圧比較部２５２の一方の入力端子RAMPへの比較電圧として、全体として鋸歯状（RAMP状）に時間変化させた階段状の波形（RAMP波形）を入力する。電圧比較部２５２は、このRAMP波形の比較電圧と画素部１０から供給される任意の垂直信号線１９（Ｖｘ）の画素信号電圧とを比較する。

電圧比較部２５２の入力端子RAMPへの参照信号RAMPの入力と同時に、電圧比較部２５２における比較時間を、行ごとに配置されたカウンタ部２５４で計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して（ｔ１０）、カウンタ部２５４のクロック端子に通信・タイミング制御部２０からカウントクロックＣＫ０を入力し、１回目のカウント動作として、初期値“０”からダウンカウントを開始する。すなわち、負の方向にカウント処理を開始する。

電圧比較部２５２は、参照信号生成部２７からのランプ状の参照信号RAMPと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレータ出力をＨレベルからＬレベルへ反転させる（ｔ１２）。つまり、リセット成分Ｖrst に応じた電圧信号と参照信号RAMPとを比較して、リセット成分Ｖrst の大きさに対応した時間経過後にアクティブロー（Ｌ）のパルス信号を生成して、カウンタ部２５４に供給する。

この結果を受けて、カウンタ部２５４は、コンパレータ出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する（ｔ１２）。つまり、電圧比較部２５２に供給するランプ状の参照信号RAMPの生成とともにダウンカウントを開始し、比較処理によってアクティブロー（Ｌ）のパルス信号が得られるまでクロックＣＫ０でカウント（計数）することで、リセット成分Ｖrst の大きさに対応したカウント値を得る。

通信・タイミング制御部２０は、所定のダウンカウント期間を経過すると（ｔ１４）、電圧比較部２５２への制御データの供給と、カウンタ部２５４へのカウントクロックＣＫ０の供給とを停止する。これにより、電圧比較部２５２は、ランプ状の参照信号RAMPの生成を停止する。

この１回目の読出し時は、画素信号電圧ＶｘにおけるリセットレベルＶrst を電圧比較部２５２で検知してカウント動作を行なっているので、単位画素３のリセット成分ΔＶを読み出していることになる。

このリセット成分ΔＶ内には、単位画素３ごとにばらつく雑音がオフセットとして含まれている。しかし、このリセット成分ΔＶのばらつきは一般に小さく、またリセットレベルＶrst は概ね全画素共通であるので、任意の垂直信号線１９の画素信号電圧Ｖｘにおけるリセット成分ΔＶの出力値はおおよそ既知である。

したがって、１回目のリセット成分ΔＶの読出し時には、RAMP電圧を調整することにより、ダウンカウント期間（ｔ１０〜ｔ１４；比較期間）を短くすることが可能である。本実施形態では、リセット成分ΔＶについての比較処理の最長期間を、７ビット分のカウント期間（１２８クロック）にして、リセット成分ΔＶの比較を行なっている。

続いての２回目の読出し時には、リセット成分ΔＶに加えて、単位画素３ごとの入射光量に応じた電気信号成分Ｖsig を読み出し、１回目の読出しと同様の動作を行なう。すなわち、先ず通信・タイミング制御部２０は、モード制御信号ＣＮ５をハイレベルにしてカウンタ部２５４をアップカウントモードに設定する（ｔ１８）。そして、任意の行Ｈｘの単位画素３から垂直信号線１９（Ｖ０，Ｖ１，…）への２回目の読出しが安定した後、通信・タイミング制御部２０は、参照信号生成部２７に向けて、参照信号RAMP生成用の制御データＣＮ４を供給する。

これを受けて、参照信号生成部２７は、電圧比較部２５２の一方の入力端子RAMPへの比較電圧として、全体として鋸歯状（RAMP状）に時間変化させた階段状の波形（RAMP波形）を入力する（ｔ２０）。電圧比較部２５２は、このRAMP波形の比較電圧と画素部１０から供給される任意の垂直信号線１９（Ｖｘ）の画素信号電圧とを比較する。

電圧比較部２５２の入力端子RAMPへの参照信号RAMPの入力と同時に、電圧比較部２５２における比較時間を、行ごとに配置されたカウンタ部２５４で計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して（ｔ２０）、カウンタ部２５４のクロック端子に通信・タイミング制御部２０からカウントクロックＣＫ０を入力し、２回目のカウント動作として、１回目の読出し時に取得された単位画素３のリセット成分ΔＶに対応するカウント値から、１回目とは逆にアップカウントを開始する。すなわち、正の方向にカウント処理を開始する。

電圧比較部２５２は、参照信号生成部２７からのランプ状の参照信号RAMPと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレータ出力をＨレベルからＬレベルへ反転させる（ｔ２２）。つまり、信号成分Ｖsig に応じた電圧信号と参照信号RAMPとを比較して、信号成分Ｖsig の大きさに対応した時間経過後にアクティブロー（Ｌ）のパルス信号を生成して、カウンタ部２５４に供給する。

この結果を受けて、カウンタ部２５４は、コンパレータ出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する（ｔ２２）。つまり、電圧比較部２５２に供給するランプ状の参照信号RAMPの生成とともにダウンカウントを開始し、比較処理によってアクティブロー（Ｌ）のパルス信号が得られるまでクロックＣＫ０でカウント（計数）することで、信号成分Ｖsig の大きさに対応したカウント値を得る。

通信・タイミング制御部２０は、所定のダウンカウント期間を経過すると（ｔ２４）、電圧比較部２５２への制御データの供給と、カウンタ部２５４へのカウントクロックＣＫ０の供給とを停止する。これにより、電圧比較部２５２は、ランプ状の参照信号RAMPの生成を停止する。

この２回目の読出し時は、画素信号電圧Ｖｘにおける信号成分Ｖsig を電圧比較部２５２で検知してカウント動作を行なっているので、単位画素３の信号成分Ｖsig を読み出していることになる。

ここで、本実施形態においては、カウンタ部２５４におけるカウント動作を、１回目の読出し時にはダウンカウント、２回目の読出し時にはアップカウントとしているので、カウンタ部２５４内で自動的に、式（１）で示す減算が行なわれ、この減算結果に応じたカウント値がｎビットのデジタル値としてカウンタ部２５４に保持される。

ここで、式（１）は、式（２）のように変形でき、結果としては、カウンタ部２５４に保持されるカウント値は信号成分Ｖsig に応じたｎビットのデジタル値となる。

つまり、上述のようにして、１回目の読出し時におけるダウンカウントと２回目の読出し時におけるアップカウントといった、２回の読出しとカウント処理によるカウンタ部２５４内での減算処理によって、単位画素３ごとのばらつきを含んだリセット成分ΔＶとカラムＡＤ回路２５ごとのオフセット成分とを除去することができ、単位画素３ごとの入射光量に応じた電気信号成分Ｖsig のみを簡易な構成で取り出すことができる。この際、リセット雑音も除去できる利点がある。

よって、本実施形態のカラムＡＤ回路２５は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部としても動作することとなる。

また、式（２）で得られるカウント値が示す画素データは正の信号電圧を示すので、補数演算などが不要となり、既存のシステムとの親和性が高い。

ここで、２回目の読出し時は、入射光量に応じた電気信号成分Ｖsig を読み出すので、光量の大小を広い範囲で判定するため、アップカウント期間（ｔ２０〜ｔ２４；比較期間）を広く取り、電圧比較部２５２に供給するランプ電圧を大きく変化させる必要がある。

そこで本実施形態では、信号成分Ｖsig についての比較処理の最長期間を、１０ビット分のカウント期間（１０２４クロック）にして、信号成分Ｖsig の比較を行なっている。つまり、リセット成分ΔＶ（基準成分）についての比較処理の最長期間を、信号成分Ｖsig についての比較処理の最長期間よりも短くする。リセット成分ΔＶ（基準成分）と信号成分Ｖsig の双方の比較処理の最長期間すなわちＡＤ変換期間の最大値を同じにするのではなく、リセット成分ΔＶ（基準成分）についての比較処理の最長期間を信号成分Ｖsig についての比較処理の最長期間よりも短くすることで、２回に亘るトータルのＡＤ変換期間が短くなるように工夫する。

このとき、２回に亘る総処理時間は、１行期間（１水平処理期間）内に収まるようにする。この調整は、信号の最大幅（ダイナミックレンジ）に割り当てるビット数と１ビットに割り当てるカウントクロックＣＫ０の周期設定で行なうことができる。参照信号生成部２７から発せられる参照信号RAMPは、信号の最大幅（ダイナミックレンジ）をカバーするようにする。

参照信号RAMPの傾きやカウントクロックＣＫ０の周期を一定とした場合、ビット数を調整することで、ＡＤ変換期間を調整することができる。たとえば、ビット数を“ｍ”減らすと、ＡＤ変換期間を１／（２＾ｍ；“＾”はべき乗を示す）にすることができる。また、カウントクロックＣＫ０の周期を一定とし、参照信号RAMPの傾きを１／ｋ倍すれば、信号に対する係数（ゲイン）をｋ倍にすることができる。

なお、基準成分と信号成分の各ＡＤ変換期間を異なるものとする場合、１回目と２回目との比較ビット数が異なるが、通信・タイミング制御部２０から制御データを参照信号生成部２７に供給して、この制御データに基づいて参照信号生成部２７にてランプ電圧を生成するようにすることで、ランプ電圧の傾きすなわち参照信号RAMPの変化率を１回目と２回目とで同じにする。デジタル制御でランプ電圧を生成するので、ランプ電圧の傾きを１回目と２回目とで同じにすることが容易である。これにより、ＡＤ変換の精度を等しくできるため、アップダウンカウンタによる式（１）で示した減算結果が正しく得られる。

２回目のカウント処理が完了した後の所定のタイミングで（ｔ２８）、通信・タイミング制御部２０は水平走査回路１２に対して画素データの読出しを指示する。これを受けて、水平走査回路１２は、制御線１２ｃを介してカウンタ部２５４に供給する水平選択信号ＣＨ（ｉ）を順次シフトさせる。

こうすることで、カウンタ部２５４に記憶・保持した式（２）で示されるカウント値、すなわちｎビットのデジタルデータで表された画素データが、ｎ本の水平信号線１８を介して、順次、カラム処理部２６外や画素部１０を有するチップ外へ出力端子５ｃから出力され、その後、順次行ごとに同様の動作が繰り返されることで、２次元画像を表す映像データＤ１が得られる。

このように、基準成分（リセット成分）と真の信号成分に対してカウント処理してＡＤ変換を行なう際に、同一の処理対象の画素信号に対してダウンカウント動作とアップカウント動作とを切り替えて（具体的には逆のモードで）カウント処理を行なうとともに、基準成分（リセット成分）と真の信号成分の内の何れか一方（前例では基準成分）について取得したデジタルデータ（カウント値）を他方（前例では信号成分）のカウント処理の初期値とすることで、他方（前例では信号成分）のカウント処理にてＡＤ変換を完了した時点で、自動的に双方の差分結果のデジタルデータを取得する、すなわち、基準成分と信号成分とを含んで表されるアナログの画素信号の基準成分と信号成分との差信号成分をデジタルデータに変換することができる。

＜時間加算処理の動作；第１例＞
図３は、図１に示した第１実施形態の固体撮像装置１のカラムＡＤ回路２５における時間加算処理時の第１例の動作を説明するためのタイミングチャートである。また、図４および図５は、第１例の時間加算処理の処理態様を説明する図である。

ここで説明する時間加算処理は、積和演算処理機能として、時間加算処理を行なうことで、ダイナミックレンジの拡大を可能に構成した点に特徴を有する。ここで、時間加算処理を行なうに際しては、それぞれ異なる蓄積時間の元で取得された複数の処理対象画素信号を取り扱い、加算演算を行なう。これにより蓄積時間の異なる画像を合成した合成画像を、演算済み画像として取得できる。この演算済み画像（合成画像）は、ダイナミックレンジの広い画像となる。

時間加算処理として、蓄積時間の異なる画像を取り扱う場合、加算演算の対象画素は同一配列位置のものとする。また、蓄積時間の設定範囲としては、長時間蓄積側は概ね１フレーム期間近傍に蓄積時間を設定する。もちろん、電子シャッタ機能を使う場合には、さらに蓄積時間を短くすることもできる。これに対して、短時間蓄積側は、１水平期間（たとえば６４マイクロ秒）以下の蓄積時間とする。これは、水平行（走査線）ごとに走査する時間だけ蓄積期間がずれるというＣＭＯＳセンサ特有の性質を利用して、水平行（走査線）ごとに走査して画素信号を読み出す際に、同一水平期間内で、長時間蓄積側の画素信号の読み出しを行なった後に、短時間蓄積を行ない、直ぐにその短時間蓄積側の画素信号の読み出しを行なうためである。

カウンタ部２５４は、ｎビットのデジタル値を読み出した後も、そのデジタル値をカウンタ部２５４内部に保持することができる。時間加算処理時には、カウンタ部２５４のデータ保持特性を利用して、複数の画素信号についてのデジタル加算処理を行なう。

また、カウンタを利用して加算演算を行なう場合、処理対象画素信号のＡＤ変換処理におけるリセット成分ΔＶと信号成分Ｖsig とについてのカウントモードの組合せを同一にすればよい。すなわち、時間加算処理時には、たとえば、比較的長時間蓄積された第１の処理対象画素のＡＤ変換処理が完了した後にカウンタ部２５４をリセットしないで、リセット成分ΔＶと信号成分Ｖsig とについて、比較的短時間蓄積された第２の処理対象画素のＡＤ変換処理時のカウントモードの組合せと同一の組合せで各処理対象画素信号のＡＤ変換処理を行なうようにする。以下具体的に説明する。

図３に示すように、比較的長時間蓄積された第１の処理対象画素の画素信号Ｖ１について、１回目の読出し時にダウンカウント処理をし、２回目の読出し時にアップカウント処理を行なうことでカウンタ部２５４内での減算処理によって、単位画素３の入射光量に応じた電気信号成分Ｖsig1のみを取り出すことができる（ｔ１０〜ｔ２４）。このときのカウンタ部２５４に保持される式（２）で表されるカウント値は、正の信号電圧Ｖsig1を示すｎビットのデジタル値である。

比較的短時間蓄積された第２の処理対象画素の画素信号Ｖ２についても、１回目の読出し時にダウンカウント処理をし２回目の読出し時にアップカウント処理を行なう、すなわち１番目の処理対象の画素信号についてのＡＤ変換処理時のカウントモードの組合せと同一の組合せでＡＤ変換処理を行なう（ｔ３０〜ｔ４４）。これにより、カウンタ部２５４内で自動的に、式（１）で示す減算が行なわれ、この減算結果に応じたカウント値がカウンタ部２５４に保持される。

ここで、比較的短時間蓄積された第２の処理対象画素の画素信号Ｖ２についてのＡＤ変換処理時は、比較的長時間蓄積された第１の処理対象画素の画素信号Ｖ１についてのＡＤ変換処理時のカウントモードの組合せと同一の組合せでＡＤ変換処理を行なうので、カウンタ部２５４に保持されるカウント値は、式（３）に示すように、信号成分Ｖsig2に応じたものとなるとともに、正の信号電圧（Ｖsig2）を示すｎビットのデジタル値である。

よって、比較的長時間蓄積された第１の処理対象画素の画素信号Ｖ１についての２回目のカウント処理が完了した後に、比較的短時間蓄積された第２の処理対象画素の画素信号Ｖ２について、１回目のアップカウント処理を開始する際に、カウンタ部２５４に保持されているカウント値をリセットしないで引き続きカウント処理を行なうと、式（３）に対して式（２）のカウント値が加算される。

よって、比較的短時間蓄積された第２の処理対象画素の画素信号Ｖ２についての２回目のカウント処理が完了した後にカウンタ部２５４に保持されるカウント値は、式（４）に示すように、蓄積時間の異なる２つの画素信号Ｖ１，Ｖ２間での加算演算の結果（Ｖsig1＋Ｖsig2）を示すｎビットのデジタル値となる。

このように、蓄積時間の異なる複数の処理対象画素の画素信号についてＡＤ変換処理が完了した後の所定のタイミングで（ｔ４８）、通信・タイミング制御部２０は水平走査回路１２に対して画素データの読出しを指示する。これを受けて、水平走査回路１２は、制御線１２ｃを介してカウンタ部２５４に供給する水平選択信号ＣＨ（ｉ）を順次シフトさせる。

こうすることで、カウンタ部２５４に記憶・保持した式（４）で示されるカウント値、すなわち２つの画素信号Ｖ１，Ｖ２間での加算演算の結果（Ｖsig1＋Ｖsig2）を示すｎビットのデジタルデータが、ｎ本の水平信号線１８を介して、順次、カラム処理部２６外や画素部１０を有するチップ外へ出力端子５ｃから出力され、その後、順次他の行の画素信号についても同様の動作が繰り返されることで、蓄積時間の異なる複数の処理対象画素信号間での加算演算の結果を示す２次元の加算画像を表す演算データＤ２が得られる。

ここで、イメージセンサのダイナミックレンジが６０ｄＢあると仮定するとともに、長時間蓄積を１フレーム期間近傍の適当な期間、たとえば約１／１５ミリ秒程度に設定し、また短時間蓄積を１水平期間以下の適当な期間、たとえば約１／１５マイクロ秒程度に設定すると、図４に示すように、長時間蓄積時間の光量に対するセンサ出力は、光量の変化に対し３桁まで対応することになる（長時間蓄積感度曲線を参照）。また、短時間蓄積時間の光量に対するセンサ出力も、光量の変化に対し３桁まで対応することになるが、長時間蓄積時間で検出できる光量と３桁ずれることになる（短時間蓄積感度曲線を参照）。

よって、第１と第２の蓄積時間の異なる出力を加算演算することで得られる加算演算の結果（Ｖsig1＋Ｖsig2）により、６桁すなわち１２０ｄＢのダイナミックレンジを実現できる。たとえば図５に示すように、長時間蓄積時間では飽和してしまう部分が存在する画像（図５（Ａ）参照）を、短時間蓄積時間で検出された画像（図５（Ｂ）参照）で補うことができ、一方の蓄積時間だけでは画像出力できない飽和レベル以上についても、再現することができるようになる（図５（Ｃ）参照）。

なお、“１フィールド周期”は、撮像面上を２次元走査して画像を読み出す期間（具体的には１垂直走査周期）であり、“１フレーム周期”は、撮像面上の全画素で画像を形成するに要する期間である。全ての行を順に垂直方向に走査する順次走査（プログレッシブ走査）を行なう場合は、“１フィールド周期”が“１フレーム周期”になる。これに対して、一方の垂直走査時には行を間引いて順に垂直方向に走査するとともに、他方の垂直走査時には一方の垂直走査時に間引いた行を補完するように垂直方向に走査する飛越し走査（インタレース走査）を行なう場合は、“ｋフィールド”が“１フレーム”になる。“ｋ”は間引きの程度によるもので、通常は、ｋ＝２とする。なお、順次走査であるのか飛越し走査であるのかに拘わらず、撮像面上を２次元走査して画像を読み出す１垂直走査周期を、広義の“１フレーム”ということもある。本願明細書においての説明におけるフレームは広義のフレームの意味で使用する。

以上説明したように、時間加算処理の応用として、蓄積時間の異なる同一位置の複数の画素信号についてそれぞれカウント処理してＡＤ変換を行なう際に、各画素信号の内の一方について取得したデジタルデータを他方の画素信号（後のカウント処理の対象信号）のカウント処理の初期値とすることで、複数の単位画素３のうちの他方についてカウント処理にてＡＤ変換をした後には、自動的に全ての画素信号についての加算演算結果を示すｎビットのデジタルデータを取得して演算データＤ２として出力することができる。そして、本例においては、演算データＤ２として、より広い入射光量に対して飽和し難い信号出力が得られ、ダイナミックレンジを拡大可能なデータを取得できる。高ダイナミックレンジを実現しながらデジタル画像データのビット幅をｎビットに維持する、換言すればビット幅を圧縮することができる。白飛びや黒潰れの緩和された光量に対するダイナミックレンジの広い画像を取得することができるようになる。

加算器、ラインメモリ装置などの追加回路なしに、蓄積時間の異なる同一位置の複数の画素信号のデジタル値の加算演算をオンチップで実行することができる。蓄積時間の異なる画像をデジタル値で合成できるため、フレームメモリなどの外部回路の追加や、内部回路の追加を必要としないで、ワイドダイナミックレンジを簡易な構成で実現できる。

また、同一水平期間内で、長時間蓄積側の画素信号の読み出しを行なった後に、短時間蓄積を行ない、直ぐにその短時間蓄積側の画素信号の読み出しを行なうようにしているので、同じ行の長時間蓄積信号と短時間蓄積信号がほぼ同じタイミングで順次出力されるので、非特許文献７が必要としていた同時化のためのメモリが不要である。

また、蓄積時間の異なる２つ（必要に応じてさらに蓄積時間の異なる画素信号を増やしてもよい）の画素信号の合成によりダイナミックレンジを拡大するようにしているので、画素内メモリなど専用の画素構造を必要とせず、通常の画素構造のデバイスにも適用可能であり、センサデバイスとしての制限がない。

＜時間加算処理の動作；第２例＞
図６は、図１に示した第１実施形態の固体撮像装置１のカラムＡＤ回路２５における時間加算処理時の第２例の動作を説明するためのタイミングチャートである。また、図７は、第２例の時間加算処理の処理態様を説明する図である。この第２例は、第１例に対して、参照信号生成部２７の作用を変形している。

第１例の態様の場合、実際には、単純な加算処理では、光量に対するセンサ出力が視感度と適合した理想的なニー特性にはならない。すなわち、光量の対数に比例して明るさを識別するという人間の視覚特性に合わない。

この問題を解消するには、視感度を考慮するべく、比較処理に使用される参照信号の時間変化量を調整することで、加算演算における処理対象画像信号についての係数を設定するのが好ましい。特に、通常の蓄積時間であれば飽和してしまうような高レベルの信号を飽和することなくかつ視感度補正を実現するべく、比較的短時間の蓄積時間の元で取得された処理対象画像について、参照信号の時間変化量を調整するのが好ましい。

具体的には、図６に示すように、短時間蓄積側の画素信号をＡＤ変換する際に、参照信号生成部２７にて発生させる参照信号RAMPを、線形に変化させずに、傾きを数段階に亘り変化させるのがよい。なお、このような線形性を持ちつつ段階的に変化させることに限らず、たとえば２次関数などの高次関数に従って連続的に漸次変化させてもよい。

このときの変化のさせ方としては、人間の目の感度の対数特性に合わせて、また人間の目が暗部での明るさの変化に敏感であることに適合するように暗部での階調精度を維持し、人間の目が明部での明るさの変化に鈍感であることに適合するように明部での階調精度を甘くする。具体的には、ＡＤ変換の初期において参照電位RAMPの傾きを小さくすることで係数を大きく設定（高ゲインにする）し、ＡＤ変換が進むに従って、参照電位RAMPの傾きを大きくするのがよい。人間の視覚特性に合わせて高輝度の範囲を圧縮した特性であるニー特性を実現する。

このような変化特性を与えるには、たとえばＤＡ変換回路２７ａがクロックごとにΔRAMPずつ電圧を低下させるようにしつつ、参照信号生成部２７のＤＡ変換回路２７ａに供給するカウントクロックＣＫdac の周期を、段階的に早めるようにする。たとえば、通信・タイミング制御部２０は、参照信号生成部２７に対して、ｔ４０時点からＴａ時点までは基準のカウントクロックＣＫdac に対して１／ｍａ（たとえば１／２）分周したクロックを供給して係数をｍａ（たとえば２倍）とする直線ｙ１に従った電位を与え、Ｔａ時点からＴｂ時点までは基準のカウントクロックＣＫdac を供給して直線ｙ２に従った電位を与え、Ｔｂ時点以降は基準のカウントクロックＣＫdac に対してｍｂ倍（たとえば２倍）したクロックを供給して係数を１／ｍｂ（たとえば１／２倍）とする直線ｙ３に従った電位を与えるとよい。

あるいは、参照信号生成部２７のＤＡ変換回路２７ａに与えるカウントクロックＣＫdac の周期を一定にしつつ、カウンタ出力値をｘ、制御データＣＮ４に含まれているランプ電圧の傾き（変化率）βを段階的に調整する。たとえばｔ４０時点からＴａ時点まではｙ１＝α１（初期値）−β１＊ｘによって算出される電位を出力し、Ｔａ時点からＴｂ時点まではｙ２＝α２（初期値）−β２＊ｘによって算出される電位を出力し、Ｔｂ時点以降はｙ３＝α３（初期値）−β３＊ｘによって算出される電位を出力するようにしてもよい。ここで、α１＜α２＜α３であり、たとえば１／２：１：２などとし、またβ１＜β２＜β３である。

こうすることで、図７に示すように、短時間蓄積感度曲線には、ゲイン成分を持たせつつ、高輝度側でガンマ補正を施す、すなわち人間の視覚特性に合わせて高輝度の範囲を圧縮した特性であるニー特性を実現することができる。

なお、上記何れの例も折れ線状に参照信号RAMPを変化させる例で示したが、これに限らず、指数関数状や２次関数状などの非線形に参照信号RAMPが変化する特性としてもよい。

このように、短時間蓄積側の画素信号をＡＤ変換する際に、参照信号生成部２７にて発生させる参照信号RAMPを、傾きを漸次変化させるようにすれば、異なる蓄積時間の合成によりワイドダイナミックレンジを実現するだけに留まらず、感度特性にガンマ補正を施し、より自然なセンサ特性を実現することができる。異なる蓄積時間の間の感度差を自然に繋ぐことができ、より自然な画像を合成することができるようになる。

＜第２実施形態；固体撮像装置の構成；短時間蓄積の拡張対応＞
図８は、本発明の第２実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。図９は、単位画素３の構成例と駆動回路との関係を説明する図である。

第２実施形態の固体撮像装置１は、第１実施形態の固体撮像装置１に対して、長短それぞれの蓄積時間（露光時間）を制御する専用の機能部として、垂直走査回路１４とは独立に、長時間蓄積を制御する蓄積時間制御部１４Ａと、短時間蓄積を制御する蓄積時間制御部１４Ｂとを備えている。

単位画素３は、図９に示すように、ＣＭＯＳセンサとして汎用的な４ＴＲ構成のものである。なお、図示を割愛するが、４ＴＲ構成のものに限らず、たとえば、特許第２７０８４５５号公報に記載のように、電荷生成部により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタと、電荷生成部をリセットするためのリセットトランジスタと、垂直シフトレジスタより転送配線（ＴＲＦ）を介して走査される読出選択用トランジスタ（転送ゲート部）を有する、３つのトランジスタからなる３ＴＲ構成のものを使用することもできる。

図９に示す４ＴＲ構成の単位画素３は、光を電荷に変換する光電変換機能とともに、その電荷を蓄積する電荷蓄積機能の各機能を兼ね備えた電荷生成部３２と、電荷生成部３２に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ３４、リセットゲート部の一例であるリセットトランジスタ３６、垂直選択用トランジスタ４０、およびフローティングディフュージョン３８の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタ４２を有する。

読出選択用トランジスタ３４は、転送配線（読出選択線）５５を介して転送駆動バッファ１５０により駆動されるようになっている。リセットトランジスタ３６は、リセット配線５６を介してリセット駆動バッファ１５２により駆動されるようになっている。垂直選択用トランジスタ４０は、垂直選択線５２を介して選択駆動バッファ１５４により駆動されるようになっている。

また、単位画素３は、電荷蓄積部の機能を備えた電荷注入部の一例であるフローティングディフュージョン３８とからなるＦＤＡ（Floating Diffusion Amp）構成の画素信号生成部５を有するものとなっている。フローティングディフュージョン３８は寄生容量を持った拡散層である。

画素信号生成部５におけるリセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインが電源ＶＤＤにそれぞれ接続され、ゲート（リセットゲートＲＧ）にはリセットパルスＲＳＴがリセット駆動バッファ１５２から入力される。

垂直選択用トランジスタ４０は、ドレインが電源ＶＤＤに、ソースが増幅用トランジスタ４２のドレインにそれぞれ接続され、ゲート（特に垂直選択ゲートＳＥＬＶという）は垂直選択線５２に接続されている。この垂直選択線５２には、垂直選択信号が印加される。増幅用トランジスタ４２は、ゲートがフローティングディフュージョン３８に接続され、ドレインが垂直選択用トランジスタ４０のソースに、ソースは画素線５１を介して垂直信号線１９に接続されている。

このような構成では、フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位（以下ＦＤ電位という）に対応した信号を、画素線５１を介して垂直信号線１９に出力する。リセットトランジスタ３６は、フローティングディフュージョン３８をリセットする。読出選択用トランジスタ（転送トランジスタ）３４は、電荷生成部３２にて生成された信号電荷をフローティングディフュージョン３８に転送する。垂直信号線１９には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ４０をオンする。すると選択画素のみが垂直信号線１９と接続され、垂直信号線１９には選択画素の信号が出力される。

ここで、第２実施形態においては、長時間蓄積を制御する蓄積時間制御部１４Ａは、リセット駆動バッファ１５２およびリセット配線５６を介して奇数線Ｈｙ上の単位画素３のリセットトランジスタ３６を制御する。一方、短時間蓄積を制御する蓄積時間制御部１４Ｂは、リセット駆動バッファ１５２およびリセット配線５６を介して偶数線Ｈｙ＋１上の単位画素３のリセットトランジスタ３６を制御する。

第１実施形態の構成では、同一水平期間内で、長時間蓄積側の画素信号の読み出しを行なった後に、短時間蓄積を行ない、直ぐにその短時間蓄積側の画素信号の読み出しを行なうようにしており、短時間蓄積側は、１水平期間（たとえば６４マイクロ秒）以下の蓄積時間となるので、蓄積時間に自由度がない。

これに対して、この第２実施形態では、長時間蓄積を制御する蓄積時間制御部１４Ａと、短時間蓄積を制御する蓄積時間制御部１４Ｂとで、担当する行を分けて蓄積時間を制御するようにしている。このため、垂直列方向の２画素（つまり２行）を使い、一方の行（本例では奇数行Ｈｙ）の画素は長時間蓄積に割り当て、他方の行（本例では偶数行Ｈｙ＋１）の画素は短時間蓄積に割り当てるようにすることができる。こうすることで、行ごとに蓄積時間を自由に設定できるようになるので、短時間蓄積側も蓄積時間に自由度が生まれる。これにより、ダイナミックレンジ改善の自由度が大幅に広がるので、使い勝手がよくなる。

また、このような行ごとの蓄積時間設定を、垂直走査回路１４により行なうのではなく、それぞれ専用の蓄積時間制御部１４Ａ，１４Ｂを設けて蓄積時間を制御するようにしているので、その制御が容易になる。

＜時間加算処理の動作；第２実施形態＞
図１０は、図８に示した第２実施形態の固体撮像装置１のカラムＡＤ回路２５における時間加算処理時の動作を説明するためのタイミングチャートである。ここでは、図６に示した第１実施形態の第２例（ガンマ補正あり）に対する変形で示すが、図３に示した第１実施形態の第１例（ガンマ補正なし）にも、同様に適用可能である。

図１０は、図６に示した第１実施形態の第２例に対して、第１の読出期間をＨｙ行のＡＤ変換期間に、また第２の読出期間をＨｙ＋１行のＡＤ変換期間に、それぞれ置き換えて考えればよい。時間加算処理の動作は、加算対象となる蓄積時間の異なる２つの画素信号Ｖ１，Ｖ２が、同一画素位置のものであるのか（第１実施形態）、それとも同一垂直列の異なる行のものであるのか（第２実施形態）の相違があるだけであり、第１実施形態の第１例や第２例と同様である。

よって、本例でも、比較的短時間蓄積されたＨｙ＋１行の処理対象画素の画素信号Ｖ２についての２回目のカウント処理が完了した後にカウンタ部２５４に保持されるカウント値は、式（４）に示すように、蓄積時間の異なる２つの画素信号Ｖ１，Ｖ２間での加算演算の結果（Ｖsig1＋Ｖsig2）を示すｎビットのデジタル値となり、ダイナミックレンジを拡大可能なデータを取得できる。

また、僅か（１水平期間分）の読出時間差を持つ２行分の画素信号に基づいて加算処理しているので、非特許文献７が必要としていた同時化のためのメモリが不要である。すなわち、この第２実施形態においても、加算器やラインメモリ装置などの追加回路なしに、蓄積時間の異なる複数の画素信号のデジタル値の加算演算をオンチップで実行することができる。蓄積時間の異なる画像をデジタル値で合成できるため、フレームメモリなどの外部回路の追加や、内部回路の追加を必要としないで、ワイドダイナミックレンジを簡易な構成で実現できる。

以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

たとえば、上記実施形態では、画素部１０の読出し側に位置するカラム領域にＡＤ変換機能部を設けていたが、その他の箇所に設けることもできる。たとえば、水平信号線１８までアナログで画素信号を出力して、その後にＡＤ変換を行ない出力回路２８に渡すような構成としてもよい。

この場合でも、ＡＤ変換用の参照信号と加算演算対象の複数の画素信号とを比較し、この比較処理と並行して、ダウンカウントモードおよびアップカウントモードの何れか一方のモードでカウント処理を行ない、比較処理が完了した時点のカウント値を保持する際、演算対象の複数の画素信号の内の一方についてのデジタルデータをカウント処理の初期値としておくことで、他方の画素信号についてＡＤ変換処理をした時点で、広ダイナミックレンジ画像信号を表わす加算演算結果を表すデジタルデータを、カウント処理した結果として得ることができる。

この結果、広ダイナミックレンジ画像信号を得るための加算演算対象の複数の画素信号基のそれぞれのカウント結果を保持するメモリ装置をカウンタ部が備えるラッチ機能で実現でき、ＡＤ変換されたデータを保持する専用のメモリ装置をカウンタとは別に用意する必要がない。全ての垂直列に対して１つのＡＤ変換機能部を設ければよく、高速な変換処理が必要にはなるものの回路規模は上記実施形態よりも少なくなる。

また、上記実施形態では、モード切替え後のカウント処理時に、切替え前の最終カウント値からカウント処理を開始するようにしていたが、カウント出力値がカウントクロックＣＫ０に同期して出力される同期式のアップダウンカウンタを用いる場合には、モード切替時に特段の対処を要することなく、このことを実現できる。

しかしながら、動作制限周波数が最初のフリップフロップ（カウンタ基本要素）の制限周波数でのみ決められ高速動作に適する利点がある非同期式のアップダウンカウンタを用いる場合には、カウントモードを切り替えた際、カウント値が破壊されてしまい、切替え前後で値を保ったまま連続しての正常なカウント動作が行なえない問題を有する。よって、モード切替え前のカウント値からモード切替え後のカウント処理を開始可能にする調整処理部を設けることが好ましい。なお、ここでは調整処理部の詳細については説明を割愛する。なお、複数の信号間で加算処理を行なう場合、前段と後段の各カウントモードを同じにすればよく、このような対処は不要である。

また、上記実施形態では、画素信号が、時間系列として、同一画素について、リセット成分ΔＶ（基準成分）の後に信号成分Ｖsig が現れ、後段の処理部が正極性（信号レベルが大きいほど正の値が大きい）の信号について処理するものに対応して、真の信号成分を求めるに際して、１回目の処理として、リセット成分ΔＶ（基準成分）について比較処理とダウンカウント処理を行ない、２回目の処理として、信号成分Ｖsig について比較処理とアップカウント処理を行なうようにしていたが、基準成分と信号成分が現れる時間系列に拘わらず、対象信号成分とカウントモードとの組合せや処理順は任意である。処理手順によっては、２回目の処理で得られるデジタルデータが負の値になることもあるが、その場合には、符号反転や補正演算をするなどの対処をすればよい。

もちろん、画素部１０のデバイスアーキテクチャとして、信号成分Ｖsig の後にリセット成分ΔＶ（基準成分）を読み込まなければならず、後段の処理部が正極性の信号について処理するものである場合には、１回目の処理として、信号成分Ｖsig について比較処理とダウンカウント処理を行ない、２回目の処理として、リセット成分ΔＶ（基準成分）について比較処理とアップカウント処理を行なうのが効率的である。

また、上記実施形態では、画素信号が、時間系列として、同一画素について、リセット成分ΔＶ（基準成分）の後に信号成分Ｖsig が現れるものとして、蓄積時間の異なる複数の画素信号間での加算演算をするに当たって、画素信号ごとに、真の信号成分を求める差分処理を行なうようにしていたが、リセット成分ΔＶ（基準成分）を無視できるなど、信号成分Ｖsig のみを対象としてもよい場合には、真の信号成分を求める差分処理を割愛することができる。

また、上記実施形態では、アップダウンカウンタを動作モードに拘わらず共通に使用しつつ、その処理モードを切り替えてカウント処理を行なうようにしていたが、ダウンカウントモードとアップカウントモードを組み合わせてカウント処理を行なうものであればよく、モード切替可能なアップダウンカウンタを用いた構成に限定されない。

たとえば、ダウンカウント処理を行なうダウンカウンタ回路と、アップカウント処理を行なうアップカウンタ回路との組合せでカウンタ部を構成することもできる。この場合、カウンタ回路は、公知の技術を利用して任意の初期値をロードすることのできる構成のものとするのがよい。たとえば、ダウンカウントの後にアップカウントを行なう場合であれば、図１１（Ａ）に示すように、１回目のカウント処理ではダウンカウンタ回路を作動させ、２回目のカウント処理ではアップカウンタ回路を作動させる。このとき、カウントモード切替用の切替制御信号ＣＮ５によりカウントモードを切り替えた後のアップカウント処理の開始前に、初期値設定用のロード制御信号ＣＮldをアップカウンタ回路のロード端子ＬＤｕに供給することで、ダウンカウント処理で取得したダウンカウント値を初期値としてアップカウンタ回路に設定する。

また、アップカウントの後にダウンカウントを行なう場合であれば、図１１（Ｂ）に示すように、１回目のカウント処理ではアップカウンタ回路を作動させ、２回目のカウント処理ではダウンカウンタ回路を作動させる。このとき、カウントモード切替用の切替制御信号ＣＮ５によりカウントモードを切り替えた後のダウンカウント処理の開始前に、初期値設定用のロード制御信号ＣＮldをダウンカウンタ回路のロード端子ＬＤｄに供給することで、アップカウント処理で取得したアップカウント値を初期値としてダウンカウンタ回路に設定する。

なお、複数の信号間で加算処理を行なう場合、前段と後段の各カウントモードを同じに維持したまま、後段側のカウント回路におけるカウント処理の開始前に、複数の信号間で減算処理を行なう場合と同様にして初期値設定を行なえばよい。

こうすることで、図１１（Ａ）および図１１（Ｂ）の何れの構成も、後段のカウンタ回路の出力としては、複数の信号（基準成分と信号成分も含む）間で減算処理が直接にでき、複数の信号との差を取るための特別な加算回路が不要になる。また、非特許文献１では必要としていた減算器へのデータ転送が不要になり、そのための雑音の増加や電流あるいは消費電力の増大を解消することができる。

なお、ダウンカウンタ回路とアップカウンタ回路との組合せでカウンタ部を構成する場合、２回目のカウント処理に際して、１回目のカウント処理で取得したカウント値を初期値として設定せず、ゼロからカウントする構成を排除するものではない。

この場合、たとえば差分処理に対応する場合であれば、図１１（Ｃ）に示すように、アップカウンタ回路の出力Ｑup（正方向の値）とダウンカウンタ回路の出力Ｑdown（負方向の値）の和を取る加算回路が必要となるが、この場合でも、比較部とカウンタ部とで構成されるＡＤ変換部ごとに加算回路を設けるので、配線長を短くでき、データ転送のための雑音の増加や電流あるいは消費電力の増大を解消することができる。

図１１に示した何れの構成も、ダウンカウンタ回路とアップカウンタ回路の動作の指示は、上記実施形態と同様に通信・タイミング制御部２０が行なうことができる。また、ダウンカウンタ回路とアップカウンタ回路は、ともにカウントクロックＣＫ０で動作させればよい。

また、上記実施形態では、ＮＭＯＳあるいはＰＭＯＳより構成されている単位画素が行列状に配されて構成されたセンサを一例に説明したが、これに限らず、一列に配されたラインセンサにも適用でき上記実施形態で説明したと同様の作用・効果を享受可能である。

また、上記実施形態では、アドレス制御により個々の単位画素からの信号を任意選択して読出可能な固体撮像装置の一例として、光を受光することで信号電荷を生成する画素部を備えたＣＭＯＳセンサを例に示したが、信号電荷の生成は、光に限らず、たとえば赤外線、紫外線、あるいはＸ線などの電磁波一般に適用可能であり、この電磁波を受けてその量に応じたアナログ信号を出力する素子が多数配列された単位構成要素を備えた半導体装置に、上記実施形態で示した事項を適用可能である。

また、上記実施形態では、正方形状の単位画素３が正方格子状に配列されたものを対象に説明したが、単位画素の配列は、正方格子状に限らず、たとえば、図１に示した画素部１０を斜め４５度に傾けた配列状態の斜行格子状のものであってもよい。

また、単位画素の平面視上の形状が正方であるものとしていたが、正方に限らず、たとえば、６角形（ハニカム状）であってもよい。この場合、単位画素の配列は、たとえば以下のようにする。１つの単位画素列および１つの単位画素行は、それぞれ複数個の単位画素を含むようにする。

偶数列を構成している複数個の単位画素の各々は、奇数列を構成している複数個の単位画素に対し、各単位画素列内での単位画素同士のピッチの約１／２、列方向にずらす。同様に、偶数行を構成する複数個の単位画素の各々は、奇数行を構成する複数個の単位画素に対し、各単位画素行内での単位画素同士のピッチの約１／２、行方向にずらす。単位画素列の各々は、奇数行または偶数行の単位画素のみを含むようにする。

これら単位画素の電荷生成部に蓄積された信号電荷に基づく画素信号をカラム処理部２６側へ読み出すために、行制御線を設けるが、その配置は、ハニカム状の単位画素３の周りに蛇行して配される。逆に言えば、行制御線をハニカム状に配設することによって生じる６角形の隙間それぞれに、単位画素の各々が平面視上に位置するようにする。こうすることで、全体としては、約１／２ピッチの画素ずらしを交互にしながら、垂直方向に画素信号を読み出すようになる。

この単位画素や行制御線をハニカム配列にすれば、個々の単位画素における電荷生成部の受光面の面積低下を抑制しつつ、画素密度を向上させることができる。

単位画素の形状や配列に拘らず、何れの場合も、画素部１０をカラー撮像対応にする場合、積和演算処理時には、同色成分同士での演算がなされるように、画素を選択すればよい。すなわち、色分解フィルタの各色フィルタの配置位置に基づいて、積和演算の対象となる複数の単位信号が同一色の色フィルタのものとなるように、複数の単位構成要素のそれぞれの位置を指定するようにすればよい。

また、上記実施形態で広ダイナミックレンジ画像信号生成機能を持つデータ処理装置の一例として説明したＡＤ変換回路は、固体撮像装置やその他の電子機器に組み込まれて提供されることに限らず、たとえばＩＣ（Integrated Circuit；集積回路）や複数画素間での積和演算機能、特に蓄積時間の異なる複数の画像信号間での加算演算を持つＡＤ変換モジュールあるいはデータ処理モジュールなどのようにして、単独の装置として提供されてもよい。

この場合、比較部とカウンタ部とを備えたＡＤ変換装置（もしくはデータ処理装置）で提供してもよいが、ＡＤ変換用の参照信号を生成し比較部に供給する参照信号生成部や、カウンタ部におけるカウント処理のモードを制御する制御部も同一の半導体基板上に配したＩＣ（集積回路）や個別チップなどの組合せでなるモジュールに組み込んで提供してもよい。

これらを組み込んで提供することで、広ダイナミックレンジ画像信号を生成する機能を実現するに当たって、比較部とカウンタ部の動作を制御するために必要な機能部を纏めて取り扱うことができ、部材の取扱いや管理が簡易になる。また、ＡＤ変換処理に必要な要素がＩＣやモジュールとして纏まって（一体となって）いるので、固体撮像装置やその他の電子機器の完成品の製造も容易になる

本発明に係る半導体装置の第１実施形態であるＣＭＯＳ固体撮像装置の概略構成図である。 図１に示した第１実施形態の固体撮像装置のカラムＡＤ回路における信号取得差分処理を説明するためのタイミングチャートである。 図１に示した第１実施形態の固体撮像装置のカラムＡＤ回路における時間加算処理時の第１例の動作を説明するためのタイミングチャートである。 第１例の時間加算処理の処理態様を説明する図である（その１）。 第１例の時間加算処理の処理態様を説明する図である（その２）。 図１に示した第１実施形態の固体撮像装置のカラムＡＤ回路における時間加算処理時の第２例の動作を説明するためのタイミングチャートである。 第２例の時間加算処理の処理態様を説明する図である。 本発明の第２実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。 単位画素の構成例と駆動回路との関係を説明する図である。 図８に示した第２実施形態の固体撮像装置のカラムＡＤ回路における時間加算処理時の動作を説明するためのタイミングチャートである。 カウンタ部の変形例を示す回路ブロック図である。 非特許文献７に記載のダイナミックレンジ拡大方式を説明する図である。

符号の説明

１…固体撮像装置、３…単位画素、７…駆動制御部、１０…画素部、１２…水平走査回路、１４…垂直走査回路、１５…行制御線、１８…水平信号線、１９…垂直信号線、２０…通信・タイミング制御部、２３…クロック変換部、２４…カウンタ部、２５…カラムＡＤ回路、２６…カラム処理部、２７…参照信号生成部、２７ａ…ＤＡ変換回路、２８…出力回路、２５２…電圧比較部、２５４…カウンタ部、２５６…データ記憶部

Claims (13)

1. 複数の処理対象画像信号の加算演算結果のデジタルデータを取得する画像処理方法であって、
   蓄積時間の異なる条件の元で取得された前記複数の処理対象画像信号の内の一方についてのデジタルデータをカウント処理の初期値として、前記複数の処理対象画像信号のうちの他方に応じた電気信号と、当該他方についてのデジタルデータを取得するための参照信号とを比較するとともに、この比較処理と並行して、ダウンカウントモードおよびアップカウントモードのうちの、前記一方についてのデジタルデータの符号と同一符号となるモードでカウント処理を行ない、前記比較処理が完了した時点のカウント値を保持する
   ことを特徴とする画像処理方法。
2. 前記蓄積時間の異なる条件の元で取得された複数の処理対象画像信号の内の前記一方に応じた電気信号と、当該一方についてのデジタルデータを取得するための参照信号とを比較するとともに、この比較処理と並行してダウンカウントモードおよびアップカウントモードのうちの何れか一方のモードでカウント処理を行ない、前記比較処理が完了した時点のカウント値を保持することで、前記一方についてのデジタルデータを取得し前記初期値に設定する
   ことを特徴とする請求項１に記載の画像処理方法。
3. 前記ダウンカウントモードと前記アップカウントモードとにおける各カウント処理を、モード切替可能なアップダウンカウンタを共通に用いつつ、その処理モードを切り替えて行なう
   ことを特徴とする請求項１に記載の画像処理方法。
4. 前記参照信号の時間変化量を調整することで、前記加算演算における前記処理対象画像信号についての係数を設定する
   ことを特徴とする請求項１に記載の画像処理方法。
5. 比較的短時間の蓄積時間の元で取得された前記処理対象画像について、前記参照信号の時間変化量を調整する
   ことを特徴とする請求項４に記載の画像処理方法。
6. 入射された電磁波に対応する電荷を生成する電荷生成部および前記電荷生成部により生成された電荷に応じた、基準成分と信号成分とを含んで表されるアナログの単位信号を生成する単位信号生成部を単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための半導体装置であって、
   アナログの処理対象画像信号と当該処理対象画像信号をデジタルデータに変換するための参照信号とを比較する比較部と、
   前記電荷生成部における前記電荷を生成する時間である蓄積時間がそれぞれ異なる条件の元で取得された複数のアナログの処理対象画像信号の内の一方についてのデジタルデータをカウント処理の初期値として、前記比較部における比較処理と並行して、ダウンカウントモードおよびアップカウントモードのうちの、前記一方についてのデジタルデータの符号と同一符号となるモードでカウント処理を行ない、前記比較部における比較処理が完了した時点のカウント値を保持するカウンタ部と
   を備えることを特徴とする半導体装置。
7. 前記蓄積時間を制御する蓄積時間制御部
   をさらに備えている請求項６に記載の半導体装置。
8. 前記カウンタ部における前記カウント処理のモードを制御する制御部
   をさらに備えたことを特徴とする請求項６に記載の半導体装置。
9. 前記蓄積時間制御部は、同一位置の前記電荷生成部における前記蓄積時間を制御することで、前記同一位置の電荷生成部から、前記蓄積時間がそれぞれ異なる条件の元で取得された複数のアナログの処理対象画像信号を順次出力させ、
   前記比較部と前記前記カウンタ部とは、前記蓄積時間制御により前記蓄積時間が制御された前記同一位置の電荷生成部から順次出力された複数の処理対象画像信号を、それぞれ処理対象とする
   ことを特徴とする請求項６に記載の半導体装置。
10. 前記単位構成要素が行列状に配されており、
    前記比較部と前記カウンタ部とからなる組を、前記単位構成要素の列の並び方向である行方向に複数備えており、
    前記蓄積時間制御部は、行単位で前記蓄積時間を制御し、
    前記比較部と前記前記カウンタ部とは、列ごとに、前記蓄積時間制御により行単位で前記蓄積時間が制御された同一列の複数の処理対象画像信号を、それぞれ処理対象とする
    ことを特徴とする請求項６に記載の半導体装置。
11. 前記カウンタ部は、共通のカウンタ回路で構成され、かつ前記アップカウントモードと前記ダウンカウントモードとを切替可能に構成されている
    ことを特徴とする請求項６に記載の半導体装置。
12. 前記比較部は、前記複数の処理対象画像信号の内の前記一方に応じた電気信号と、当該一方についてのデジタルデータを取得するための参照信号とを比較し、
    前記カウンタ部は、前記比較部における比較処理と並行してダウンカウントモードおよびアップカウントモードのうちの何れか一方のモードでカウント処理を行ない、前記比較処理が完了した時点のカウント値を保持することで、前記一方についてのデジタルデータを取得し前記初期値に設定する
    ことを特徴とする請求項６に記載の半導体装置。
13. 蓄積時間の異なる条件の元で取得された複数の処理対象画像信号のうちの一方および他方に応じたアナログの処理対象画像信号をデジタルデータに変換するためのそれぞれの参照信号を生成する参照信号生成部と、
    前記アナログの処理対象画像信号と、前記参照信号生成部が生成した参照信号とを比較する比較部と、
    前記複数の処理対象画像信号の内の一方についてのデジタルデータをカウント処理の初期値として、前記比較部における比較処理と並行して、ダウンカウントモードおよびアップカウントモードのうちの、前記一方についてのデジタルデータの符号と同一符号となるモードでカウント処理を行ない、前記比較部における前記比較処理が完了した時点のカウント値を保持するカウンタ部と、
    前記カウンタ部における前記カウント処理のモードを制御する制御部と
    を備えたことを特徴とする電子機器。
    

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