JP2006032920A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体装置、及びそれらの作製方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
半導体装置に用いられる薄膜トランジスタは、その半導体装置の目的や機能によって、要求される特性が異なる。この要求を満たすように、薄膜トランジスタの特性を制御することは重要であり、使用目的にあった特性を持たすように薄膜トランジスタを作製するための技術も研究されている(例えば、特許文献1参照。)。 Thin film transistors used in semiconductor devices have different required characteristics depending on the purpose and function of the semiconductor device. In order to satisfy this requirement, it is important to control the characteristics of the thin film transistor, and a technique for manufacturing the thin film transistor so as to have a characteristic suitable for the purpose of use has been studied (see, for example, Patent Document 1). .
特許文献1においては、サイドウォールを用いて、LDD(LightlyDoped Drain)構造の不純物領域を具備した薄膜トランジスタを形成し、薄膜トランジスタのOFF時の漏洩電流を小さくしている。
本発明では、工程、装置を複雑化することなく、要求される特性を有する薄膜トランジスタを作製することを目的とする。また、薄膜トランジスタの特性を精密に自由に制御することで、高い信頼性や優れた電気特性を有する半導体装置を低いコストで歩留まり良く製造することができる技術を提供することを目的とする。 An object of the present invention is to manufacture a thin film transistor having required characteristics without complicating a process and an apparatus. It is another object of the present invention to provide a technique capable of manufacturing a semiconductor device having high reliability and excellent electrical characteristics with low yield and high yield by precisely controlling characteristics of a thin film transistor.
本発明は、薄膜トランジスタにおいて、ゲート電極層で覆われている半導体層のソース領域側かドレイン領域側の一方に、低濃度不純物領域を作製する。低濃度不純物領域は、ゲート電極層をマスクとして、半導体層表面に対し、斜めにドーピングすることによって形成される。よって、半導体層に、その薄膜トランジスタの導電型と異なった導電型を付与する不純物元素を含む不純物領域を有するように形成すると、薄膜トランジスタの微細な特性の制御を行うことができる。また、半導体膜の結晶化をレーザ照射によって行い、レーザ光の走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくとも薄膜トランジスタのキャリアの移動を妨げるような結晶粒界がほとんど存在しない半導体膜の形成が可能となる。 In the present invention, in a thin film transistor, a low concentration impurity region is formed on one of a source region side and a drain region side of a semiconductor layer covered with a gate electrode layer. The low concentration impurity region is formed by obliquely doping the surface of the semiconductor layer using the gate electrode layer as a mask. Therefore, when the semiconductor layer has an impurity region containing an impurity element imparting a conductivity type different from that of the thin film transistor, fine characteristics of the thin film transistor can be controlled. Also, by crystallizing the semiconductor film by laser irradiation and forming single crystal grains that extend long along the laser beam scanning direction, there are almost no crystal grain boundaries that prevent the movement of carriers in the thin film transistor. A semiconductor film that does not exist can be formed.
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置を指す。本発明を用いて多層配線層や、IDチップなどの半導体装置作製することができる。 Note that in this specification, a semiconductor device refers to a device that can function by utilizing semiconductor characteristics. A semiconductor device such as a multilayer wiring layer or an ID chip can be manufactured by using the present invention.
また、本発明を用いて、表示装置を作製することもできる。本発明を用いることのできる表示装置には、エレクトロルミネセンス(以下「EL」ともいう。)と呼ばれる発光を発現する有機物、若しくは有機物と無機物の混合物を含む層を、電極間に介在させた発光素子とTFTとが接続された発光表示装置や、液晶材料を有する液晶素子を表示素子として用いる液晶表示装置などがある。 In addition, a display device can be manufactured using the present invention. In a display device to which the present invention can be used, light emission in which an organic substance that emits light called electroluminescence (hereinafter also referred to as “EL”) or a layer containing a mixture of an organic substance and an inorganic substance is interposed between electrodes is used. There are a light-emitting display device in which an element and a TFT are connected, a liquid crystal display device in which a liquid crystal element having a liquid crystal material is used as a display element, and the like.
本発明の半導体装置の一は、半導体層上にゲート絶縁層を有し、半導体層は、チャネル形成領域と、ソース領域と、ドレイン領域と、チャネル形成領域及びソース領域の間に不純物領域とを有し、チャネル形成領域とドレイン領域とは接して設けられ、ゲート絶縁層を介して、チャネル形成領域及び不純物領域上にゲート電極層を有する。 One embodiment of the semiconductor device of the present invention includes a gate insulating layer over a semiconductor layer, and the semiconductor layer includes a channel formation region, a source region, a drain region, and an impurity region between the channel formation region and the source region. The channel formation region and the drain region are provided in contact with each other, and a gate electrode layer is provided over the channel formation region and the impurity region with the gate insulating layer interposed therebetween.
本発明の半導体装置の一は、半導体層上にゲート絶縁層を有し、半導体層は、チャネル形成領域、ソース領域及びドレイン領域を有し、チャネル形成領域とドレイン領域の間に、不純物領域を有し、チャネル形成領域とソース領域とは接して設けられ、ゲート絶縁層を介して、チャネル形成領域及び不純物領域上にゲート電極層を有する。 One embodiment of the semiconductor device of the present invention includes a gate insulating layer over a semiconductor layer, the semiconductor layer includes a channel formation region, a source region, and a drain region, and an impurity region is provided between the channel formation region and the drain region. The channel formation region and the source region are provided in contact with each other, and a gate electrode layer is provided over the channel formation region and the impurity region with the gate insulating layer interposed therebetween.
本発明の半導体装置の一は、半導体層上にゲート絶縁層を有し、半導体層は、チャネル形成領域と、ソース領域と、ドレイン領域と、チャネル形成領域とソース領域の間に第1の不純物領域と、ソース領域及び第1の不純物領域の間に第2の不純物領域と、ドレイン領域及びチャネル形成領域の間に第3の不純物領域とを有し、チャネル形成領域と第3の不純物領域とは接して設けられ、ゲート絶縁層を介して、チャネル形成領域及び第1の不純物領域上にゲート電極層を有し、第2の不純物領域、第3の不純物領域、ソース領域及びドレイン領域は一導電型を付与する不純物元素を有し、第2の不純物領域及び第3の不純物領域における一導電型を付与する元素の濃度は、ソース領域及びドレイン領域における一導電型を付与する不純物元素濃度より低い。 One embodiment of the semiconductor device of the present invention includes a gate insulating layer over a semiconductor layer, and the semiconductor layer includes a channel formation region, a source region, a drain region, and a first impurity between the channel formation region and the source region. A second impurity region between the source region and the first impurity region, and a third impurity region between the drain region and the channel formation region, the channel formation region, the third impurity region, Are provided in contact with each other and have a gate electrode layer over the channel formation region and the first impurity region with a gate insulating layer interposed therebetween, and the second impurity region, the third impurity region, the source region, and the drain region are integrated. The concentration of the element having an impurity element imparting conductivity type and imparting one conductivity type in the second impurity region and the third impurity region depends on the impurity element imparting one conductivity type in the source region and the drain region. Lower than the concentration.
本発明の半導体装置の一は、半導体層上にゲート絶縁層を有し、半導体層は、チャネル形成領域と、ソース領域と、ドレイン領域と、チャネル形成領域とドレイン領域の間に第1の不純物領域と、ソース領域及びチャネル形成領域の間に第2の不純物領域と、ドレイン領域及び第1の不純物領域の間に第3の不純物領域とを有し、チャネル形成領域と第2の不純物領域とは接して設けられ、ゲート絶縁層を介して、チャネル形成領域及び第1の不純物領域上にゲート電極層を有し、第2の不純物領域、第3の不純物領域、ソース領域及びドレイン領域は一導電型を付与する不純物元素を有し、第2の不純物領域及び第3の不純物領域における一導電型を付与する元素の濃度は、ソース領域及びドレイン領域における一導電型を付与する不純物元素の濃度より低い。 One embodiment of the semiconductor device of the present invention includes a gate insulating layer over a semiconductor layer, and the semiconductor layer includes a channel formation region, a source region, a drain region, and a first impurity between the channel formation region and the drain region. A second impurity region between the source region and the channel formation region, and a third impurity region between the drain region and the first impurity region, the channel formation region and the second impurity region Are provided in contact with each other and have a gate electrode layer over the channel formation region and the first impurity region with a gate insulating layer interposed therebetween, and the second impurity region, the third impurity region, the source region, and the drain region are integrated. The concentration of the element imparting one conductivity type in the second impurity region and the third impurity region has an impurity element imparting one conductivity type in the second impurity region and the third impurity region. Lower than the concentration of iodine.
本発明の半導体装置の一は、第1の半導体層及び第2の半導体層上にゲート絶縁層を有し、第1の半導体層は、第1のチャネル形成領域と、第1のソース領域と、第1のドレイン領域と、第1のチャネル形成領域及び第1のソース領域の間に第1の不純物領域とを有し、第2の半導体層は、第2のチャネル形成領域と、第2のソース領域と、第2のドレイン領域と、第2のチャネル形成領域及び第2のドレイン領域の間に第2の不純物領域とを有し、第1のチャネル形成領域と第1のドレイン領域とは接して設けられ、第2のチャネル形成領域と第2のソース領域とは接して設けられ、ゲート絶縁層を介して、第1のチャネル形成領域及び第1の不純物領域上に第1のゲート電極層を有し、ゲート絶縁層を介して、第2のチャネル形成領域及び第2の不純物領域上に第2のゲート電極層を有する。 One embodiment of the semiconductor device of the present invention includes a gate insulating layer over a first semiconductor layer and a second semiconductor layer, and the first semiconductor layer includes a first channel formation region, a first source region, , A first drain region and a first impurity region between the first channel formation region and the first source region, and the second semiconductor layer includes a second channel formation region, a second channel formation region, Source region, a second drain region, and a second impurity region between the second channel formation region and the second drain region, and the first channel formation region, the first drain region, Are provided in contact with each other, the second channel formation region and the second source region are provided in contact with each other, and the first gate is formed over the first channel formation region and the first impurity region with the gate insulating layer interposed therebetween. An electrode layer and a second channel formation region and a gate insulating layer through the gate insulating layer; A second gate electrode layer on the second impurity region.
本発明の半導体装置の作製方法の一は、絶縁表面上に、非晶質半導体膜を形成し、非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、結晶性半導体膜をパターニングして半導体層を形成し、半導体層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層を形成し、ゲート電極層をマスクとして、半導体層に、半導体層表面に対して斜めに第1の一導電型を付与する不純物元素を一方向から添加して第1の不純物領域を形成し、ゲート電極層をマスクとして、半導体層に、半導体層表面に対して垂直に第2の一導電型を付与する不純物元素を添加して第2の不純物領域、ソース領域、ドレイン領域及びチャネル形成領域を形成し、第2の不純物領域は、チャネル形成領域とソース領域の間の、ゲート電極層で覆われた半導体層に形成し、ドレイン領域は、チャネル形成領域と接して形成する。
According to one method for manufacturing a semiconductor device of the present invention, an amorphous semiconductor film is formed over an insulating surface, and the amorphous semiconductor film is irradiated with laser light to form a crystalline semiconductor film. To form a semiconductor layer, a gate insulating layer is formed on the semiconductor layer, a gate electrode layer is formed on the gate insulating layer, and the gate electrode layer is used as a mask to the semiconductor layer with respect to the surface of the semiconductor layer An impurity element imparting the first conductivity type is obliquely added from one direction to form a first impurity region, and a second perpendicular to the semiconductor layer surface is formed on the semiconductor layer using the gate electrode layer as a mask. An impurity element imparting one conductivity type is added to form a second impurity region, a source region, a drain region, and a channel formation region, and the second impurity region is a gate between the channel formation region and the source region. Semiconductor covered with electrode layer Formed in the drain region is formed in contact with the channel formation region.
本発明の半導体装置の作製方法の一は、絶縁表面上に、非晶質半導体膜を形成し、非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、結晶性半導体膜をパターニングして半導体層を形成し、半導体層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層を形成し、ゲート電極層をマスクとして、半導体層に、半導体層表面に対して斜めに第1の一導電型を付与する不純物元素を一方向から添加して第1の不純物領域を形成し、ゲート電極層をマスクとして、半導体層に、半導体層表面に対して垂直に第2の一導電型を付与する不純物元素を添加して第2の不純物領域、ソース領域、ドレイン領域及びチャネル形成領域を形成し、第2の不純物領域は、チャネル形成領域とドレイン領域の間の、ゲート電極層で覆われた半導体層に形成し、ソース領域は、チャネル形成領域と接して形成する。 According to one method for manufacturing a semiconductor device of the present invention, an amorphous semiconductor film is formed over an insulating surface, and the amorphous semiconductor film is irradiated with laser light to form a crystalline semiconductor film. To form a semiconductor layer, a gate insulating layer is formed on the semiconductor layer, a gate electrode layer is formed on the gate insulating layer, and the gate electrode layer is used as a mask to the semiconductor layer with respect to the surface of the semiconductor layer An impurity element imparting the first conductivity type is obliquely added from one direction to form a first impurity region, and a second perpendicular to the semiconductor layer surface is formed on the semiconductor layer using the gate electrode layer as a mask. An impurity element imparting one conductivity type is added to form a second impurity region, a source region, a drain region, and a channel formation region, and the second impurity region is a gate between the channel formation region and the drain region. Semiconductor covered with electrode layer Formed in the layer, the source region is formed in contact with the channel formation region.
本発明の半導体装置の作製方法の一は、絶縁表面上に、非晶質半導体膜を形成し、非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、結晶性半導体膜をパターニングして半導体層を形成し、半導体層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層を形成し、ゲート電極層をマスクとして、半導体層に、半導体層表面に対して斜めに第1の一導電型を付与する不純物元素を一方向から添加して第1の不純物領域を形成し、ゲート電極層をマスクとして、半導体層に、半導体層表面に対して垂直に第2の一導電型を付与する不純物元素を添加して第2の不純物領域、第3の不純物領域、第4の不純物領域、及びチャネル形成領域を形成し、ゲート電極層の側面に絶縁層を形成し、ゲート電極層及び絶縁層をマスクとして、半導体層に、半導体層表面に対して垂直に第3の一導電型を付与する不純物元素を添加してソース領域、ソース領域に接する第5の不純物領域、ドレイン領域、及びドレイン領域に接する第6の不純物領域を形成し、第5の不純物領域及び第6の不純物領域における第2の一導電型を有する不純物元素及び第3の一導電型を付与する不純物元素の濃度は、ソース領域及びドレイン領域における第2の一導電型を有する不純物元素及び第3の一導電型を付与する不純物元素の濃度より低く、第2の不純物領域は、チャネル形成領域と第5の不純物領域の間の、ゲート電極層で覆われた半導体層に形成し、第6の不純物領域は、チャネル形成領域と接して形成する。 According to one method for manufacturing a semiconductor device of the present invention, an amorphous semiconductor film is formed over an insulating surface, and the amorphous semiconductor film is irradiated with laser light to form a crystalline semiconductor film. To form a semiconductor layer, a gate insulating layer is formed on the semiconductor layer, a gate electrode layer is formed on the gate insulating layer, and the gate electrode layer is used as a mask to the semiconductor layer with respect to the surface of the semiconductor layer An impurity element imparting the first conductivity type is obliquely added from one direction to form a first impurity region, and a second perpendicular to the semiconductor layer surface is formed on the semiconductor layer using the gate electrode layer as a mask. An impurity element imparting one conductivity type is added to form a second impurity region, a third impurity region, a fourth impurity region, and a channel formation region, and an insulating layer is formed on a side surface of the gate electrode layer. Using the gate electrode layer and the insulating layer as a mask An impurity element imparting a third conductivity type is added to the semiconductor layer perpendicularly to the surface of the semiconductor layer to add a source region, a fifth impurity region in contact with the source region, a drain region, and a sixth in contact with the drain region. In the fifth impurity region and the sixth impurity region, the concentration of the impurity element having the second one conductivity type and the concentration of the impurity element imparting the third one conductivity type are the source region and the drain region. The second impurity region is lower than the concentration of the impurity element having the second one conductivity type and the impurity element imparting the third one conductivity type, and the second impurity region is a gate electrode between the channel formation region and the fifth impurity region. The sixth impurity region is formed in contact with the channel formation region and is formed in the semiconductor layer covered with the layer.
本発明の半導体装置の作製方法の一は、絶縁表面上に、非晶質半導体膜を形成し、非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、結晶性半導体膜をパターニングして半導体層を形成し、半導体層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層を形成し、ゲート電極層をマスクとして、半導体層に、半導体層表面に対して斜めに第1の一導電型を付与する不純物元素を一方向から添加して第1の不純物領域を形成し、ゲート電極層をマスクとして、半導体層に、半導体層表面に対して垂直に第2の一導電型を付与する不純物元素を添加して第2の不純物領域、第3の不純物領域、第4の不純物領域、及びチャネル形成領域を形成し、ゲート電極層の側面に絶縁層を形成し、ゲート電極層及び絶縁層をマスクとして、半導体層に、半導体層表面に対して垂直に第3の一導電型を付与する不純物元素を添加してソース領域、ソース領域に接する第5の不純物領域、ドレイン領域、及びドレイン領域に接する第6の不純物領域を形成し、第5の不純物領域及び第6の不純物領域における第2の一導電型を有する不純物元素及び第3の一導電型を付与する不純物元素の濃度は、ソース領域及びドレイン領域における第2の一導電型を有する不純物元素及び第3の一導電型を付与する不純物元素の濃度より低く、第2の不純物領域は、チャネル形成領域と第6の不純物領域の間の、ゲート電極層で覆われた半導体層に形成し、第5の不純物領域は、チャネル形成領域と接して形成する。 According to one method for manufacturing a semiconductor device of the present invention, an amorphous semiconductor film is formed over an insulating surface, and the amorphous semiconductor film is irradiated with laser light to form a crystalline semiconductor film. To form a semiconductor layer, a gate insulating layer is formed on the semiconductor layer, a gate electrode layer is formed on the gate insulating layer, and the gate electrode layer is used as a mask to the semiconductor layer with respect to the surface of the semiconductor layer An impurity element imparting the first conductivity type is obliquely added from one direction to form a first impurity region, and a second perpendicular to the semiconductor layer surface is formed on the semiconductor layer using the gate electrode layer as a mask. An impurity element imparting one conductivity type is added to form a second impurity region, a third impurity region, a fourth impurity region, and a channel formation region, and an insulating layer is formed on a side surface of the gate electrode layer. Using the gate electrode layer and the insulating layer as a mask An impurity element imparting a third conductivity type is added to the semiconductor layer perpendicularly to the surface of the semiconductor layer to add a source region, a fifth impurity region in contact with the source region, a drain region, and a sixth in contact with the drain region. In the fifth impurity region and the sixth impurity region, the concentration of the impurity element having the second one conductivity type and the concentration of the impurity element imparting the third one conductivity type are the source region and the drain region. The second impurity region is lower than the concentration of the impurity element having the second one conductivity type and the impurity element imparting the third one conductivity type, and the second impurity region is a gate electrode between the channel formation region and the sixth impurity region. The fifth impurity region is formed in contact with the channel formation region and is formed in the semiconductor layer covered with the layer.
本発明の半導体装置の作製方法の一は、絶縁表面上に、非晶質半導体膜を形成し、非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、結晶性半導体膜をパターニングして第1の半導体層及び第2の半導体層を形成し、第1の半導体層及び第2の半導体層上にゲート絶縁層を形成し、ゲート絶縁層上に第1のゲート電極層及び第2のゲート電極層を形成し、第1のゲート電極層及び第2のゲート電極層をマスクとして、第1の半導体層及び第2の半導体層表面に対して斜めに第1の一導電型を付与する不純物元素を一方向から添加して第1の半導体層に第1の不純物領域を形成し、第2の半導体層に第2の不純物領域を形成し、第1のゲート電極層及び第2のゲート電極層をマスクとして、第1の半導体層表面及び第2の半導体層表面に対して垂直に第2の一導電型を付与する不純物元素を添加して第1の半導体層に第3の不純物領域、第1のソース領域、第1のドレイン領域及び第1のチャネル形成領域を形成し、第2の半導体層に第4の不純物領域、第2のソース領域、第2のドレイン領域及び第2のチャネル形成領域を形成し、第3の不純物領域は、第1のチャネル形成領域と第1のソース領域の間の、第1のゲート電極層で覆われた第1の半導体層に形成し、第4の不純物領域は、第2のチャネル形成領域と第2のドレイン領域の間の、第2のゲート電極層で覆われた第2の半導体層に形成し、第1のドレイン領域は、第1のチャネル形成領域と接して形成し、第2のソース領域は、第2のチャネル形成領域と接して形成する。 According to one method for manufacturing a semiconductor device of the present invention, an amorphous semiconductor film is formed over an insulating surface, and the amorphous semiconductor film is irradiated with laser light to form a crystalline semiconductor film. Are patterned to form a first semiconductor layer and a second semiconductor layer, a gate insulating layer is formed on the first semiconductor layer and the second semiconductor layer, and a first gate electrode layer is formed on the gate insulating layer And the second gate electrode layer are formed, and the first gate electrode layer and the second gate electrode layer are used as a mask, and the first one conductivity is inclined with respect to the surfaces of the first semiconductor layer and the second semiconductor layer. An impurity element imparting a type is added from one direction to form a first impurity region in the first semiconductor layer, a second impurity region is formed in the second semiconductor layer, the first gate electrode layer, Using the second gate electrode layer as a mask, the surface of the first semiconductor layer and the second semiconductor layer An impurity element imparting a second conductivity type is added perpendicularly to the surface to form a third impurity region, a first source region, a first drain region, and a first channel in the first semiconductor layer Forming a region, forming a fourth impurity region, a second source region, a second drain region, and a second channel formation region in the second semiconductor layer, and the third impurity region is a first channel The fourth impurity region is formed in the first semiconductor layer covered with the first gate electrode layer between the formation region and the first source region, and the fourth impurity region includes the second channel formation region and the second drain region. The first drain region is formed in contact with the first channel formation region, and the second source region is formed in the second semiconductor layer covered with the second gate electrode layer. 2 in contact with the channel formation region.
本発明により、工程、装置を複雑化することなく、要求される特性を有する薄膜トランジスタを作製することができる。また、薄膜トランジスタの特性を精密に自由に制御することで、高い信頼性や優れた電気特性を有する半導体装置を低いコストで歩留まり良く製造することができる。 According to the present invention, a thin film transistor having required characteristics can be manufactured without complicating a process and an apparatus. In addition, by controlling the characteristics of the thin film transistor precisely and freely, a semiconductor device having high reliability and excellent electrical characteristics can be manufactured with low cost and high yield.
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。 Embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. Note that in structures of the present invention described below, the same portions or portions having similar functions are denoted by the same reference numerals in different drawings, and description thereof is not repeated.
(実施の形態1)
本実施の形態における薄膜トランジスタの作製方法を、図1乃至図3を用いて詳細に説明する。
(Embodiment 1)
A method for manufacturing the thin film transistor in this embodiment will be described in detail with reference to FIGS.
絶縁表面を有する基板100の上に下地膜として、スパッタリング法、PVD法(Physical Vapor Deposition)、減圧CVD法(LPCVD法)、またはプラズマCVD法等のCVD法(Chemical Vapor Deposition)などにより窒化酸化珪素膜(SiNO)を用いて下地膜101aを10〜200nm(好ましくは50〜100nm)形成し、酸化窒化珪素膜(SiON)を用いて下地膜101bを50〜200nm(好ましくは100〜150nm)積層する。本実施の形態では、プラズマCVD法を用いて下地膜101a、下地膜101bを形成する。基板100としてはガラス基板、石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いて良い。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよいし、フィルムのような可撓性基板を用いても良い。また、下地膜として2層構造を用いてもよいし、下地(絶縁)膜の単層膜又は2層以上積層させた構造を用いてもよい。
Silicon nitride oxide by a sputtering method, a PVD method (Physical Vapor Deposition), a low pressure CVD method (LPCVD method), or a CVD method (Chemical Vapor Deposition) such as a plasma CVD method as a base film on the
次いで、下地膜上に半導体膜を形成する。半導体膜は25〜200nm(好ましくは30〜150nm)の厚さで公知の手段(スパッタ法、LPCVD法、またはプラズマCVD法等)により成膜すればよい。本実施の形態では、非晶質半導体膜を、レーザ結晶化し、結晶性半導体膜とするものを用いるのが好ましい。 Next, a semiconductor film is formed over the base film. The semiconductor film may be formed by a known means (a sputtering method, an LPCVD method, a plasma CVD method, or the like) with a thickness of 25 to 200 nm (preferably 30 to 150 nm). In this embodiment mode, it is preferable to use a crystalline semiconductor film obtained by crystallizing an amorphous semiconductor film by laser crystallization.
半導体膜を形成する材料は、シランやゲルマンに代表される半導体材料ガスを用いて気相成長法やスパッタリング法で作製される非晶質半導体(以下「アモルファス半導体:AS」ともいう。)、該非晶質半導体を光エネルギーや熱エネルギーを利用して結晶化させた多結晶半導体、或いはセミアモルファス(微結晶若しくはマイクロクリスタルとも呼ばれる。以下「SAS」ともいう。)半導体などを用いることができる。 As a material for forming the semiconductor film, an amorphous semiconductor (hereinafter also referred to as “amorphous semiconductor: AS”) manufactured by a vapor deposition method or a sputtering method using a semiconductor material gas typified by silane or germane is used. A polycrystalline semiconductor obtained by crystallizing a crystalline semiconductor using light energy or thermal energy, or a semi-amorphous (also referred to as microcrystal or microcrystal; hereinafter, also referred to as “SAS”) semiconductor can be used.
SASは、非晶質と結晶構造(単結晶、多結晶を含む)の中間的な構造を有し、自由エネルギー的に安定な第3の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な領域を含んでいる。少なくとも膜中の一部の領域には、0.5〜20nmの結晶領域を観測することが出来、珪素を主成分とする場合にはラマンスペクトルが520cm-1よりも低波数側にシフトしている。X線回折では珪素結晶格子に由来するとされる(111)、(220)の回折ピークが観測される。未結合手(ダングリングボンド)の中和剤として水素またはハロゲンを少なくとも1原子%またはそれ以上含ませている。SASは、珪化物気体をグロー放電分解(プラズマCVD)して形成する。珪化物気体としては、SiH4、その他にもSi2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4などを用いることが可能である。またF2、GeF4を混合させても良い。この珪化物気体をH2、又は、H2とHe、Ar、Kr、Neから選ばれた一種または複数種の希ガス元素で希釈しても良い。希釈率は2〜1000倍の範囲、圧力は概略0.1Pa〜133Paの範囲、電源周波数は1MHz〜120MHz、好ましくは13MHz〜60MHzである。基板加熱温度は300℃以下が好ましく、100〜200℃の基板加熱温度でも形成可能である。ここで、主に成膜時に取り込まれる不純物元素として、酸素、窒素、炭素などの大気成分に由来する不純物は1×1020cm-3以下とすることが望ましく、特に、酸素濃度は5×1019cm-3以下、好ましくは1×1019cm-3以下となるようにすることが好ましい。また、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なSASが得られる。また半導体膜としてフッ素を含む珪化物気体より形成されるSAS層に水素を含む珪化物気体より形成されるSAS層を積層してもよい。 SAS is a semiconductor having an intermediate structure between amorphous and crystalline structures (including single crystal and polycrystal) and having a third state that is stable in terms of free energy and has a short-range order and a lattice. It includes a crystalline region with strain. A crystal region of 0.5 to 20 nm can be observed in at least a part of the film, and when silicon is the main component, the Raman spectrum shifts to a lower wave number side than 520 cm −1. Yes. In X-ray diffraction, diffraction peaks of (111) and (220) that are derived from the silicon crystal lattice are observed. As a neutralizing agent for dangling bonds, hydrogen or halogen is contained at least 1 atomic% or more. The SAS is formed by glow discharge decomposition (plasma CVD) of a silicide gas. As the silicide gas, SiH 4 , Si 2 H 6 , SiH 2 Cl 2 , SiHCl 3 , SiCl 4 , SiF 4, and the like can be used. Further, F 2 and GeF 4 may be mixed. This silicide gas may be diluted with H 2 , or H 2 and one or more kinds of rare gas elements selected from He, Ar, Kr, and Ne. The dilution rate is in the range of 2 to 1000 times, the pressure is in the range of approximately 0.1 Pa to 133 Pa, and the power supply frequency is 1 MHz to 120 MHz, preferably 13 MHz to 60 MHz. The substrate heating temperature is preferably 300 ° C. or lower, and can be formed even at a substrate heating temperature of 100 to 200 ° C. Here, as an impurity element mainly taken in at the time of film formation, it is desirable that impurities derived from atmospheric components such as oxygen, nitrogen, and carbon be 1 × 10 20 cm −3 or less, and in particular, the oxygen concentration is 5 × 10 5. It is preferable to be 19 cm −3 or less, preferably 1 × 10 19 cm −3 or less. Further, by adding a rare gas element such as helium, argon, krypton, or neon to further promote lattice distortion, stability is improved and a favorable SAS can be obtained. Alternatively, a SAS layer formed of a silicide gas containing hydrogen may be stacked on a SAS layer formed of a silicide gas containing fluorine as a semiconductor film.
非晶質半導体としては、代表的には水素化アモルファスシリコン、結晶性半導体としては代表的にはポリシリコンなどがあげられる。ポリシリコン(多結晶シリコン)には、800℃以上のプロセス温度を経て形成されるポリシリコンを主材料として用いた所謂高温ポリシリコンや、600℃以下のプロセス温度で形成されるポリシリコンを主材料として用いた所謂低温ポリシリコン、また結晶化を促進する元素などを添加し結晶化させたポリシリコンなどを含んでいる。もちろん、前述したように、セミアモルファス半導体又は半導体膜の一部に結晶相を含む半導体を用いることもできる。 A typical example of an amorphous semiconductor is hydrogenated amorphous silicon, and a typical example of a crystalline semiconductor is polysilicon. Polysilicon (polycrystalline silicon) is mainly made of so-called high-temperature polysilicon using polysilicon formed through a process temperature of 800 ° C. or higher as a main material, or polysilicon formed at a process temperature of 600 ° C. or lower. And so-called low-temperature polysilicon, and polysilicon crystallized by adding an element that promotes crystallization. Needless to say, as described above, a semi-amorphous semiconductor or a semiconductor containing a crystal phase in part of a semiconductor film can also be used.
半導体膜に、結晶性半導体膜を用いる場合、その結晶性半導体膜の作製方法は、公知の方法(レーザ結晶化法、熱結晶化法、またはニッケルなどの結晶化を助長する元素を用いた熱結晶化法等)を用いれば良い。また、SASである微結晶半導体をレーザ照射して結晶化し、結晶性を高めることもできる。結晶化を助長する元素を導入しない場合は、非晶質半導体膜にレーザ光を照射する前に、窒素雰囲気下500℃で1時間加熱することによって非晶質半導体膜の含有水素濃度を1×1020atoms/cm3以下にまで放出させる。これは水素を多く含んだ非晶質半導体膜にレーザ光を照射すると非晶質半導体膜が破壊されてしまうからである。 In the case where a crystalline semiconductor film is used as the semiconductor film, a method for manufacturing the crystalline semiconductor film can be a known method (laser crystallization method, thermal crystallization method, or heat using an element that promotes crystallization such as nickel. A crystallization method or the like may be used. In addition, a microcrystalline semiconductor that is a SAS can be crystallized by laser irradiation to improve crystallinity. In the case where an element for promoting crystallization is not introduced, the concentration of hydrogen contained in the amorphous semiconductor film is set to 1 × by heating at 500 ° C. for 1 hour in a nitrogen atmosphere before the amorphous semiconductor film is irradiated with laser light. Release to 10 20 atoms / cm 3 or less. This is because when an amorphous semiconductor film containing a large amount of hydrogen is irradiated with laser light, the amorphous semiconductor film is destroyed.
非晶質半導体膜への金属元素の導入の仕方としては、当該金属元素を非晶質半導体膜の表面又はその内部に存在させ得る手法であれば特に限定はなく、例えばスパッタ法、CVD法、プラズマ処理法(プラズマCVD法も含む)、吸着法、金属塩の溶液を塗布する方法を使用することができる。このうち溶液を用いる方法は簡便であり、金属元素の濃度調整が容易であるという点で有用である。また、このとき非晶質半導体膜の表面のぬれ性を改善し、非晶質半導体膜の表面全体に水溶液を行き渡らせるため、酸素雰囲気中でのUV光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜を成膜することが望ましい。 The method of introducing the metal element into the amorphous semiconductor film is not particularly limited as long as the metal element can be present on the surface of the amorphous semiconductor film or inside the amorphous semiconductor film. For example, sputtering, CVD, A plasma treatment method (including a plasma CVD method), an adsorption method, or a method of applying a metal salt solution can be used. Among these, the method using a solution is simple and useful in that the concentration of the metal element can be easily adjusted. At this time, in order to improve the wettability of the surface of the amorphous semiconductor film and to spread the aqueous solution over the entire surface of the amorphous semiconductor film, irradiation with UV light in an oxygen atmosphere, thermal oxidation method, hydroxy radical It is desirable to form an oxide film by treatment with ozone water or hydrogen peroxide.
連続発振が可能な固体レーザを用い、基本波の第2高調波〜第4高調波のレーザ光を照射することで、大粒径の結晶を得ることができる。例えば、代表的には、Nd:YVO4レーザ(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を用いるのが望ましい。具体的には、連続発振のYVO4レーザから射出されたレーザ光を非線形光学素子により高調波に変換し、出力数W以上のレーザ光を得る。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体膜に照射する。このときのエネルギー密度は0.001〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)が必要である。そして、走査速度を0.5〜2000cm/sec程度(好ましくは10〜200cm/sec)とし、照射する。 By using a solid-state laser capable of continuous oscillation and irradiating laser light of the second to fourth harmonics of the fundamental wave, a crystal having a large grain size can be obtained. For example, typically, it is desirable to use the second harmonic (532 nm) or the third harmonic (355 nm) of an Nd: YVO 4 laser (fundamental wave 1064 nm). Specifically, laser light emitted from a continuous wave YVO 4 laser is converted into a harmonic by a non-linear optical element to obtain laser light having an output number of W or more. Then, it is preferably formed into a rectangular or elliptical laser beam on the irradiation surface by an optical system and irradiated onto the semiconductor film. At this time, the energy density of about 0.001~100MW / cm 2 (preferably 0.1 to 10 MW / cm 2) is required. Then, irradiation is performed at a scanning speed of about 0.5 to 2000 cm / sec (preferably 10 to 200 cm / sec).
なおレーザは、公知の連続発振の気体レーザもしくは固体レーザを用いることができる。気体レーザとして、Arレーザ、Krレーザなどがあり、固体レーザとして、YAGレーザ、YVO4レーザ、YLFレーザ、YAlO3レーザ、Y2O3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ti:サファイアレーザなどが挙げられる。 As the laser, a known continuous wave gas laser or solid-state laser can be used. Examples of gas lasers include Ar laser and Kr laser, and solid-state lasers include YAG laser, YVO 4 laser, YLF laser, YAlO 3 laser, Y 2 O 3 laser, glass laser, ruby laser, alexandrite laser, Ti: sapphire laser. Etc.
また、パルス発振のレーザ光の発振周波数を0.5MHz以上とし、通常用いられている数十Hz〜数百Hzの周波数帯よりも著しく高い周波数帯を用いてレーザ結晶化を行っても良い。パルス発振でレーザ光を半導体膜に照射してから半導体膜が完全に固化するまでの時間は数十nsec〜数百nsecと言われている。よって上記周波数帯を用いることで、半導体膜がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。したがって、半導体膜中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜が形成される。具体的には、含まれる結晶粒の走査方向における幅が10〜30μm、走査方向に対して垂直な方向における幅が1〜5μm程度の結晶粒の集合を形成することができる。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくとも薄膜トランジスタのチャネル方向には結晶粒界のほとんど存在しない半導体膜の形成が可能となる。 Further, the laser crystallization may be performed using a frequency band significantly higher than a frequency band of several tens to several hundreds Hz that is usually used with an oscillation frequency of pulsed laser light of 0.5 MHz or more. It is said that the time from irradiating a semiconductor film with laser light by pulse oscillation until the semiconductor film is completely solidified is several tens to several hundreds nsec. Therefore, by using the above frequency band, it is possible to irradiate the next pulse of laser light from when the semiconductor film is melted by the laser light to solidification. Accordingly, since the solid-liquid interface can be continuously moved in the semiconductor film, a semiconductor film having crystal grains continuously grown in the scanning direction is formed. Specifically, a set of crystal grains having a width of 10 to 30 μm in the scanning direction and a width of about 1 to 5 μm in a direction perpendicular to the scanning direction can be formed. By forming single crystal grains extending long along the scanning direction, a semiconductor film having almost no crystal grain boundary at least in the channel direction of the thin film transistor can be formed.
また、希ガスや窒素などの不活性ガス雰囲気中でレーザ光を照射するようにしても良い。これにより、レーザ光の照射により半導体表面の荒れを抑えることができ、界面準位密度のばらつきによって生じるしきい値のばらつきを抑えることができる。 Further, laser light may be irradiated in an inert gas atmosphere such as a rare gas or nitrogen. Accordingly, the surface roughness of the semiconductor can be suppressed by laser light irradiation, and variations in threshold values caused by variations in interface state density can be suppressed.
非晶質半導体膜の結晶化は、熱処理とレーザ光照射による結晶化を組み合わせてもよく、熱処理やレーザ光照射を単独で、複数回行っても良い。 Crystallization of the amorphous semiconductor film may be a combination of heat treatment and crystallization by laser light irradiation, or may be performed multiple times by heat treatment or laser light irradiation alone.
半導体として、有機半導体材料を用い、印刷法、スプレー法、スピン塗布法、液滴吐出法などで形成することができる。この場合、上記エッチング工程が必要ないため、工程数を削減することが可能である。有機半導体としては、低分子材料、高分子材料などが用いられ、有機色素、導電性高分子材料などの材料も用いることができる。本発明に用いる有機半導体材料としては、その骨格が共役二重結合から構成されるπ電子共役系の高分子材料が望ましい。代表的には、ポリチオフェン、ポリフルオレン、ポリ(3−アルキルチオフェン)、ポリチオフェン誘導体、ペンタセン等の可溶性の高分子材料を用いることができる。 As a semiconductor, an organic semiconductor material can be used and formed by a printing method, a spray method, a spin coating method, a droplet discharge method, or the like. In this case, the number of processes can be reduced because the etching process is not necessary. As the organic semiconductor, a low molecular material, a polymer material, or the like is used, and materials such as an organic dye or a conductive polymer material can also be used. The organic semiconductor material used in the present invention is preferably a π-electron conjugated polymer material whose skeleton is composed of conjugated double bonds. Typically, a soluble polymer material such as polythiophene, polyfluorene, poly (3-alkylthiophene), a polythiophene derivative, or pentacene can be used.
その他にも本発明に用いることができる有機半導体材料としては、可溶性の前駆体を成膜した後で処理することにより半導体層を形成することができる材料がある。なお、このような有機半導体材料としては、ポリチエニレンビニレン、ポリ(2,5−チエニレンビニレン)、ポリアセチレン、ポリアセチレン誘導体、ポリアリレンビニレンなどがある。 In addition, as an organic semiconductor material that can be used in the present invention, there is a material that can form a semiconductor layer by processing after forming a soluble precursor. Examples of such an organic semiconductor material include polythienylene vinylene, poly (2,5-thienylene vinylene), polyacetylene, a polyacetylene derivative, and polyarylene vinylene.
前駆体を有機半導体に変換する際には、加熱処理だけではなく塩化水素ガスなどの反応触媒を添加することがなされる。また、これらの可溶性有機半導体材料を溶解させる代表的な溶媒としては、トルエン、キシレン、クロロベンゼン、ジクロロベンゼン、アニソール、クロロフォルム、ジクロロメタン、γブチルラクトン、ブチルセルソルブ、シクロヘキサン、NMP(N−メチル−2−ピロリドン)、シクロヘキサノン、2−ブタノン、ジオキサン、ジメチルホルムアミド(DMF)または、THF(テトラヒドロフラン)などを適用することができる。 When converting the precursor into an organic semiconductor, a reaction catalyst such as hydrogen chloride gas is added as well as heat treatment. Typical solvents for dissolving these soluble organic semiconductor materials include toluene, xylene, chlorobenzene, dichlorobenzene, anisole, chloroform, dichloromethane, γ-butyllactone, butyl cellosolve, cyclohexane, NMP (N-methyl-2 -Pyrrolidone), cyclohexanone, 2-butanone, dioxane, dimethylformamide (DMF), THF (tetrahydrofuran), or the like can be applied.
本実施の形態では、下地膜101b上に、非晶質珪素を用いて、非晶質半導体膜115を形成する。非晶質半導体膜115に、レーザ光170を矢印171の方向に走査しながら照射することで、結晶化し、結晶性半導体膜116を形成する(図1(A)参照。)。
In this embodiment, the
このようにして得られた半導体膜に対して、薄膜トランジスタのしきい値電圧を制御するために微量な不純物元素(ボロンまたはリン)のドーピングを行ってもよいが、本実施の形態では、低濃度p型不純物領域を有するようにnチャネル型薄膜トランジスタを作製し、薄膜トランジスタのしきい値電圧を制御する。よって、本発明を用いると、しきい値電圧制御のためのドーピング工程を必ずしも行わなくてよいので、工程が簡略化する。 In order to control the threshold voltage of the thin film transistor, the semiconductor film obtained in this manner may be doped with a small amount of impurity element (boron or phosphorus). An n-channel thin film transistor is manufactured so as to have a p-type impurity region, and a threshold voltage of the thin film transistor is controlled. Therefore, when the present invention is used, the doping process for controlling the threshold voltage is not necessarily performed, and thus the process is simplified.
次に結晶性半導体膜116をマスクを用いてパターニングする。本実施の形態ではフォトマスクを作製し、フォトリソグラフィ法を用いたパターニング処理により、半導体層102を形成する。
Next, the
パターニングの際のエッチング加工は、プラズマエッチング(ドライエッチング)又はウェットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、CF4、NF3などのフッ素を含むガス、又はCl2、BCl3などの塩素を含むガスを用い、HeやArなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。 Either plasma etching (dry etching) or wet etching may be employed for the etching process at the time of patterning, but plasma etching is suitable for processing a large area substrate. As an etching gas, a gas containing fluorine such as CF 4 or NF 3 or a gas containing chlorine such as Cl 2 or BCl 3 may be used, and an inert gas such as He or Ar may be added as appropriate. Further, if an atmospheric pressure discharge etching process is applied, a local electric discharge process is also possible, and it is not necessary to form a mask layer on the entire surface of the substrate.
本発明において、配線層若しくは電極層を形成する導電層や、所定のパターンを形成するためのマスク層などを、液滴吐出法のような選択的にパターンを形成できる方法により形成してもよい。液滴吐出(噴出)法(その方式によっては、インクジェット法とも呼ばれる。)は、特定の目的に調合された組成物の液滴を選択的に吐出(噴出)して所定のパターン(導電層や絶縁層など)を形成することができる。この際、被形成領域にぬれ性や密着性を制御する処理を行ってもよい。また、パターンが転写、または描写できる方法、例えば印刷法(スクリーン印刷やオフセット印刷などパターンが形成される方法)なども用いることができる。 In the present invention, a conductive layer for forming a wiring layer or an electrode layer, a mask layer for forming a predetermined pattern, or the like may be formed by a method capable of selectively forming a pattern such as a droplet discharge method. . A droplet discharge (ejection) method (also called an ink-jet method depending on the method) is a method in which a droplet of a composition prepared for a specific purpose is selectively ejected (ejection) to form a predetermined pattern (such as a conductive layer or a conductive layer). An insulating layer or the like can be formed. At this time, a process for controlling wettability and adhesion may be performed on the formation region. In addition, a method by which a pattern can be transferred or drawn, for example, a printing method (a method for forming a pattern such as screen printing or offset printing) can be used.
本実施の形態において、用いるマスクは、エポキシ樹脂、アクリル樹脂、フェノール樹脂、ノボラック樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いる。また、ベンゾシクロブテン、パリレン、フレア、透過性を有するポリイミドなどの有機材料、シロキサンポリマー等の重合によってできた化合物材料、水溶性ホモポリマーと水溶性共重合体を含む組成物材料等を用いることもできる。或いは、感光剤を含む市販のレジスト材料を用いてもよく、例えば、代表的なポジ型レジストである、ノボラック樹脂と感光剤であるナフトキノンジアジド化合物、ネガ型レジストであるベース樹脂、ジフェニルシランジオール及び酸発生剤などを用いてもよい。液滴吐出法を用いる場合、いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度を調整したり、界面活性剤等を加えたりして適宜調整する。 In this embodiment mode, a resin material such as an epoxy resin, an acrylic resin, a phenol resin, a novolac resin, a melamine resin, or a urethane resin is used as a mask to be used. Also, use organic materials such as benzocyclobutene, parylene, flare, permeable polyimide, compound materials made by polymerization of siloxane polymers, composition materials containing water-soluble homopolymers and water-soluble copolymers, etc. You can also. Alternatively, a commercially available resist material containing a photosensitizer may be used. For example, a novolak resin that is a typical positive resist and a naphthoquinonediazide compound that is a photosensitizer, a base resin that is a negative resist, diphenylsilanediol, and An acid generator or the like may be used. When using the droplet discharge method, regardless of which material is used, the surface tension and viscosity are appropriately adjusted by adjusting the concentration of the solvent or adding a surfactant or the like.
半導体層102を覆うゲート絶縁層105を形成する。ゲート絶縁層105はプラズマCVD法またはスパッタ法などを用い、厚さを10〜150nmとして珪素を含む絶縁膜で形成する。ゲート絶縁層105としては、珪素の酸化物材料又は窒化物材料等の公知の材料で形成すればよく、積層でも単層でもよい。本実施の形態では、ゲート絶縁層は積層構造を用いる。半導体層102上に第一層目の絶縁膜として膜厚1〜100nm、好ましくは1〜10nm、さらに好ましくは2〜5nmである膜厚の薄い酸化珪素膜を形成する。第1層目の絶縁層の形成方法としては、GRTA(Gas Rapid Thermal Anneal)法、LRTA(Lamp Rapid Thermal Anneal)法等を用いて半導体領域表面を酸化し、熱酸化膜を形成することで、膜厚の薄い第一層目の絶縁層を形成することができる。本実施形態では、第一層目の絶縁膜上に窒化珪素膜、酸化珪素膜、窒化珪素膜3層の積層を用いる。またそれらや、酸化窒化珪素膜の単層、2層からなる積層でも良い。好適には、緻密な膜質を有する窒化珪素膜を用いるとよい。なお、低い成膜温度でゲートリーク電流が少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。
A
次いで、ゲート絶縁層105上にゲート電極層として用いる膜厚20〜100nmの第1の導電膜106と、膜厚100〜400nmの第2の導電膜107とを積層して形成する(図1(B)参照。)。第1の導電膜106及び第2の導電膜107は、スパッタリング法、蒸着法、CVD法等の公知の手法により形成することができる。第1の導電膜及び第2の導電膜はタンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ネオジウム(Nd)から選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。また、第1の導電膜及び第2の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、AgPdCu合金を用いてもよい。また、2層構造に限定されず、例えば、膜厚50nmのタングステン膜、膜厚500nmのアルミニウムとシリコンの合金(Al−Si)膜、膜厚30nmの窒化チタン膜を順次積層した3層構造としてもよい。また、3層構造とする場合、第1の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第2の導電膜のアルミニウムとシリコンの合金(Al−Si)膜に代えてアルミニウムとチタンの合金膜(Al−Ti)を用いてもよいし、第3の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。また、単層構造であってもよい。本実施の形態では、第1の導電膜106として窒化タンタル(TaN)、第2の導電膜107としてタングステン(W)を用いる。
Next, a first
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、第2の導電膜107をパターニングし、第1のゲート電極層205を形成する。ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング条件(コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等)を適宜調節することにより、第2の導電膜を所望のテーパー形状にエッチングすることができる。なお、エッチング用ガスとしては、Cl2、BCl3、SiCl4もしくはCCl4などを代表とする塩素を含むガス、CF4、SF6もしくはNF3などを代表とするフッ素を含むガス又はO2を適宜用いることができる。
Next, a resist mask is formed by photolithography, the second
ゲート電極層の幅D1を細くすることによって、高速動作が可能な薄膜トランジスタを形成することができる。第1のゲート電極層205をチャネル方向の幅を細く形成する2つの方法を図3に示す。図3(A)は、図1(B)に対応しており、基板100上に、第2の導電膜107まで形成されている。
A thin film transistor capable of high-speed operation can be formed by reducing the width D1 of the gate electrode layer. Two methods for forming the first
まず、第1の方法を図3(B)、(C)、(F)を用いて説明する。第2の導電膜107上に、レジストからなるマスク220を形成する。マスク220はフォトリソグラフィ法や液滴吐出法などを用いて形成する。図3(B)で示すように、マスク220を用いて第2の導電膜107をエッチングし、第1のゲート電極層210を形成する。その後、マスク220を除去せず、さらに第1のゲート電極層210を矢印225の方向にエッチングする。第1のゲート電極層210の幅を第1のゲート電極層205まで細らせ、第1のゲート電極層205を形成する(図3(C)参照。)。マスク220を除去し、図3(F)に示すように、ゲート電極の幅D1が、10nm〜1000nm、好ましくは200nm〜700nmである第1のゲート電極層205を完成することができる。
First, the first method will be described with reference to FIGS. 3B, 3C, and 3F. A
次に、第2の方法を図3(D)、(E)、(F)を用いて説明する。第2の導電膜107上に、レジストからなるマスク220を形成する。マスク220はフォトリソグラフィ法や液滴吐出法などを用いて形成する。マスク220をさらに、矢印256の方向に、エッチング、アッシング等によりスリミングして、さらに幅の細いマスク221を形成する(図3(E)参照。)。微小に線幅細く形成されたマスク221を用いて、第2の導電膜107をパターニングし、マスク221を除去することによって、同様にゲート電極層の幅D1の狭い、第1のゲート電極層205を形成することができる。ゲート電極層の幅D1を当該範囲内に設定することにより、後にチャネル長の短い薄膜トランジスタを形成することが可能であり、高速度動作が可能な半導体装置を作製することが可能である。
Next, the second method will be described with reference to FIGS. 3D, 3E, and 3F. A
図31(A)は本発明のドーピング装置の一例を示す斜視図である。 FIG. 31A is a perspective view showing an example of the doping apparatus of the present invention.
イオン源12は、プラズマ室であるチャンバー内に設けられた熱電子放出用フィラメントと、チャンバーの周囲に極性を交互にして複数配置されたリング状の永久磁石とで構成されている。
The
また、加速電極部13は、チャンバー下部開口部にアノードであるチャンバーと同電位に保たれるイオン閉じ込め電極と、イオン閉じ込め電極より数kV低電位に保たれる引出し電極と、引出し電極より数十kV低電位に保たれる加速電極とで構成されている。なお、イオン閉じ込め電極、引出し電極、および加速電極はグリッド状電極である。
The accelerating
また、イオンビームを遮断するシャッターを設けて開閉操作を行うことによって照射のオンオフを制御してもよい。 Alternatively, irradiation on / off may be controlled by opening and closing a shutter for blocking the ion beam.
ガス導入口からチャンバー内に導入される作動ガス(水素や、フォスフィンや、ジボランなど)にフィラメントから放出される電子を作用させてプラズマを生成し、これを永久磁石の磁場によってチャンバー内に閉じこめつつ、引き出し電極によって電界を印加することでプラズマ中のイオンをイオン閉じこめ電極を通して引き出し、これを加速電極の電界で加速してイオンビーム14を発生させる。 A plasma is generated by the action of electrons emitted from the filament on the working gas (hydrogen, phosphine, diborane, etc.) introduced from the gas inlet into the chamber, and this is confined in the chamber by the magnetic field of the permanent magnet. By applying an electric field by the extraction electrode, ions in the plasma are extracted through the ion confinement electrode, and this is accelerated by the electric field of the acceleration electrode to generate the ion beam 14.
そして、ドーピング室11内にイオンビーム14が照射され、傾斜状態の基板10にイオンが注入される。基板10は、傾斜軸16を中心として傾けられ、保持される。基板全面へのドーピング処理は、イオンビーム14の断面を線状もしくは長方形とし、基板をイオンビーム14の長尺方向に対して垂直な方向(走査方向15)に移動させて行われる。
Then, the ion beam 14 is irradiated into the
基板の傾斜を水平状態と傾斜状態とで変更する際には、基板ステージ、或いは搬送ロボットなどによって基板の傾斜角度の変更を行う。基板の走査方向への移動はロボットに限らず、レールおよび駆動用ギヤードモータを用いてもよい。ステージの角度調節は、ゴニオメータなどの角度調節手段により行う。ゴニオメータが設けられたステージはゴニオステージとも呼ばれ、ステージ上方に傾斜中心があり、そこを支点として傾斜し、ステージ面が傾くステージである。また、イオンビーム14の長尺方向と、基板10の主表面とがなす角が角度θである。基板の傾斜は、傾斜軸16を軸として行われる。傾斜軸16は基板上のどの位置に設けてもよく、図31においては、基板表面に基板の辺方向と平行に設けているが、基板表面の対角線上に斜めに設けても良い。この場合、対角線を傾斜軸として、基板10は傾斜し、傾斜状態となる。
When changing the inclination of the substrate between the horizontal state and the inclined state, the inclination angle of the substrate is changed by a substrate stage or a transfer robot. The movement of the substrate in the scanning direction is not limited to the robot, and a rail and a drive geared motor may be used. The angle of the stage is adjusted by angle adjusting means such as a goniometer. A stage provided with a goniometer is also called a goniometer stage, which has a tilt center above the stage, tilts about that as a fulcrum, and tilts the stage surface. Further, an angle formed by the longitudinal direction of the ion beam 14 and the main surface of the
本発明のドーピング装置は、基板ステージにより傾斜状態を保ったまま基板を移動させてドーピング処理を行うため、大面積の基板の処理が可能となる。また、イオンビームの断面形状が四角形のため、全てのイオンビームが基板に照射され、効率よくイオン照射ができる。また、基板を回転させないため、イオンビームの長尺方向の幅を狭めることができる。 Since the doping apparatus of the present invention performs the doping process by moving the substrate while maintaining the tilted state by the substrate stage, it is possible to process a large-area substrate. Further, since the cross-sectional shape of the ion beam is a quadrangle, all the ion beams are irradiated onto the substrate, so that ion irradiation can be performed efficiently. Further, since the substrate is not rotated, the width of the ion beam in the longitudinal direction can be reduced.
また、本発明は、上述した装置構成に特に限定されず、パーティクルの問題があるため基板は垂直に立てた状態に近い傾斜状態でイオンビームを水平方向に照射するような装置構成としてもよい。 Further, the present invention is not particularly limited to the above-described apparatus configuration, and since there is a problem of particles, the apparatus may be configured to irradiate the ion beam in the horizontal direction in an inclined state close to a vertically standing state.
基板を立てた状態でドーピングする例を図33に示す。図33(A)で示すドーピング装置は、基板661は垂直に立てた状態で、イオンビーム照射手段663によってイオンビーム662を水平方向に照射するような装置構成とする。また、基板を保持する基板ステージにはロボットが接続されており、基板の搬送を行いながら、傾斜を行う軽傾斜軸を異なるように設け、2種類の動かし方が可能なように設計してある。1つは、図33(B)に示すように基板661を、基板面とイオンビームの照射方向とがなす角度θとなるように傾けながら基板を搬送させ、ドーピングする方法であり、もう一つは、図33(C)に示すように基板を傾け搬送し、イオンビームを角度θで照射する方法である。また、イオンビームを照射している間、基板ステージはある角度で固定してもよいし、ある角度範囲内で常に角度を変化させてもよい。 FIG. 33 shows an example of doping with the substrate upright. The doping apparatus shown in FIG. 33A has an apparatus configuration in which the ion beam irradiation means 663 irradiates the ion beam 662 in the horizontal direction with the substrate 661 standing vertically. In addition, a robot is connected to the substrate stage that holds the substrate, and while the substrate is being transported, it is designed so that it can be moved in two ways by providing different light tilt axes for tilting. . One is a doping method in which a substrate 661 is transported while being tilted at an angle θ formed by the substrate surface and the ion beam irradiation direction as shown in FIG. In this method, as shown in FIG. 33C, the substrate is tilted and conveyed, and the ion beam is irradiated at an angle θ. Further, during irradiation with the ion beam, the substrate stage may be fixed at a certain angle, or the angle may be constantly changed within a certain angle range.
また、本発明は、上述した装置構成に特に限定されず、基板ステージに代えて基板搬送ローラを用い、傾斜状態の基板を保持、および搬送してもよい。この場合、基板は下面を搬送ローラ等の保持部材に保持され、傾斜下端をサイドガイドによって保持される。サイドガイドは、下端支持ローラが基板の下端に接し、これを側方から保持することによって、基板の傾斜下方への移動を抑える役割を果たすものである。 The present invention is not particularly limited to the above-described apparatus configuration, and a substrate transport roller may be used instead of the substrate stage to hold and transport the tilted substrate. In this case, the lower surface of the substrate is held by a holding member such as a transport roller, and the lower end of the slope is held by the side guide. The side guide plays a role of suppressing the downward movement of the substrate by tilting the lower end support roller in contact with the lower end of the substrate and holding it from the side.
また、上述した装置構成に特に限定されず、本発明のドーピング装置には、従来のイオンドーピング技術において公知であるイオン収束装置やイオン質量分離装置を付加してもよい。 Moreover, it is not specifically limited to the apparatus structure mentioned above, You may add the ion focusing apparatus and ion mass separation apparatus well-known in the conventional ion doping technique to the doping apparatus of this invention.
また、斜めに基板を保持してドーピングを行いゲート電極の下方に不純物領域を形成するには、TFTの配置も考慮に入れる必要がある。図31(B)は、ドーピング室11内における基板の状態を簡略に示した模式図である。図31(B)に示すように、基板を傾ける基板ステージの動かし方と、チャネル長方向17を合わせてTFTを含む回路を設計することが好ましい。よって、基板ステージの動かし方を決定する傾斜軸16の設ける位置に合わせてTFTを含む回路の配置を決定する必要がある。
In addition, in order to perform doping while holding the substrate obliquely and form an impurity region below the gate electrode, it is necessary to consider the arrangement of TFTs. FIG. 31B is a schematic diagram simply showing the state of the substrate in the
図32に、本実施の形態における半導体装置のドーピング工程を説明する上面図(A)、上面図(A)における線I−Jの断面図である図32(B)、線G−Hの断面図である図32(C1)、(C2)を示す。図32に示すように、基板30上に、複数の半導体層31と、ゲート電極層32、ゲート絶縁層33が形成されている。本発明では半導体層31に、半導体層表面と角度θを有するように斜めに不純物元素をドーピングする。図32(A)で示す基板30は、線I−Jと平行な傾斜軸を軸として傾けられる。傾斜状態に固定されたまま、不純物元素をドーピングされ、結果として図32(C1)及び(C2)のように、斜めに不純物元素35を注入される。一方、傾斜軸と平行な線I−Jの断面図(B)においては不純物元素35は、半導体層31表面と垂直なθbで、常に半導体層31にドーピングされる。傾斜軸と垂直な線G−Hの断面図である図32(C1)、(C2)では、基板30の傾き方によって、半導体層31に、不純物元素35は角度θc1や、角度θc2で斜めにドーピングされる。この角度θc1、角度θc2を変化させることによって、不純物領域34a、不純物領域34bを図32(C1)、(C2)のように異なる構造に形成することができる。
32A and 32B are a top view (A) illustrating a doping process of the semiconductor device in this embodiment, a cross-sectional view taken along line I-J in the top view (A), and a cross-section taken along line GH. FIG. 32 (C1) and (C2) which are figures are shown. As shown in FIG. 32, a plurality of semiconductor layers 31, a
ドーピングされる不純物元素35と、半導体層表面との角度θは、30度から90度、90度から150度が好ましい。また、このように2種類のドーピングを行う際、角度θc1と、角度θc2は角度の差が、5度以上あるように設定されることが好ましい。
The angle θ between the
次に、第1のゲート電極層205をマスクとして、p型を付与する不純物元素251を添加する。ここでは、半導体層102の表面に対して30度から90度、90度から150度の角度θ1で、p型を付与する不純物元素を添加し、第1のp型不純物領域103a、第1のp型不純物領域103bを形成する(図1(C)参照。)。本実施の形態では、θ1を30度から90度の範囲で設定する。p型を付与する不純物元素は、半導体層表面に向かって斜めにドーピングされるので、第1のゲート電極層205で覆われる半導体層102の領域にも添加され、第1のp型不純物領域103bを形成する。一方、p型を付与する不純物元素の一部は、第1のゲート電極層205によって遮蔽されるので、第1のp型不純物領域103aは、ゲート電極層205に覆われている半導体領域を含んでいない。よって、半導体層102に、選択的に、p型不純物領域が形成され、第1のp型不純物領域103a、第1のp型不純物領域103bが形成される(図1(C)参照。)。ここでは、第1のp型不純物領域103a、第1のp型不純物領域103bに、p型を付与する不純物元素が5×1017〜5×1018/cm3程度の濃度で含まれるように添加する。また、p型を付与する不純物元素が、5×1016〜1×1017/cm3程度の濃度で含まれるように添加してもよい。本実施の形態では、p型を付与する不純物元素としてボロン(B)を用いる。
Next, an
本実施の形態では、不純物領域がゲート絶縁層を介してゲート電極層と重なる領域をLov領域と示し、不純物領域がゲート絶縁層を介してゲート電極層と重ならない領域をLoff領域と示す。図27及び図28を用いて、薄膜トランジスタのチャネル長L、チャネル長方向のLov領域2602aの長さLOVについて説明する。また、本実施の形態において、薄膜トランジスタのチャネル長L、チャネル長方向のLov領域2602aの長さLOVは、図27(A)で示される長さと定義する。基本的には、図27(A)で示すようにゲート電極層2600の幅=L+LOVの式が成り立つとする。基板に対して斜めにドーピングを行った後、比較的高温の加熱処理によってドーピングされた不純物元素が拡散する場合、チャネル形成領域2603の境界が明確になりにくくなるが、簡略的に図27(A)で示す構造図として識別する。図27では、Lov領域においてハッチングと白地で示されているが、これは、白地部分に不純物元素が添加されていないということを示すのではなく、この領域の不純物元素の濃度分布がドーピング条件を反映していることを直感的に理解できるようにしたためである。なお、このことは本明細書の他の図面においても同様である。よって、図1(C)における第1のp型不純物領域103a、第1の不純物領域103bの形状も、ドーピングする角度θ1を反映していることを直感的に理解できるようにしたためである。
In this embodiment, a region where the impurity region overlaps with the gate electrode layer through the gate insulating layer is referred to as a Lov region, and a region where the impurity region does not overlap with the gate electrode layer through the gate insulating layer is referred to as a Loff region. With reference to FIGS. 27 and 28, the channel length of the thin film transistor L, the channel length direction of the
ドーピング条件によっては、図27(B)中の点線に示すように、濃度プロファイル2604のピークが半導体層中のチャネル形成領域2606の上側またはゲート絶縁層2601に位置する場合もある。図27(B)においては、ゲート電極層2600と重なるLov領域2605aの長さLOVとチャネル形成領域2606のチャネル長Lは、図27(A)と同一である。
Depending on doping conditions, the peak of the
ドーピング条件によっては、図27(C)中の点線に示すように、濃度プロファイル2607のピークが半導体層下の下地絶縁膜または基板に位置する場合もある。この場合においては、ゲート電極層2600の幅=L+LOVの式が成り立たない。チャネルはチャネル形成領域2609とゲート絶縁層2601との界面に形成されるため、チャネル長Lは図27(C)で示される長さとなり、ゲート電極層2600と重なるLov領域2608aは、長さLOVが最も長い箇所を指す。図27(C)で示す構造は、半導体基板を用いた場合に互いの濃度プロファイルがゲート下方で重なってしまう、または互いに近づきすぎてしまうため、チャネル長の長い薄膜トランジスタでなければ作製することができない構造である。
Depending on doping conditions, as indicated by a dotted line in FIG. 27C, the peak of the
次に、図27(A)において、Lov領域2602aの横方向及び縦方向における不純物元素の濃度分布について、図28を用いて説明する。図28(A)は、図28(A)において、一方のLov領域2602aを拡大した図である。図28(A)のLov領域を深さ方向(Y-Z)の不純物元素の濃度分布を示したものが図28(B)であり、同様の横方向(V-X:深さ方向と垂直な方向)の不純物濃度の分布を表したものが図28(C)である。
Next, in FIG. 27A, the impurity element concentration distribution in the horizontal and vertical directions of the
図28(B)に示すように、Lov領域において、基板側とゲート電極層側とでは、不純物元素の濃度勾配が生じている。また、図28(C)に示すように、Lov領域において、不純物元素の濃度勾配が生じている。 As shown in FIG. 28B, in the Lov region, a concentration gradient of the impurity element is generated between the substrate side and the gate electrode layer side. As shown in FIG. 28C, a concentration gradient of the impurity element is generated in the Lov region.
なお、深さ方向及び横方向の濃度勾配に関しては、図27(B)、図27(C)に示されるように、様々な勾配を有する。 Note that the concentration gradients in the depth direction and the lateral direction have various gradients as shown in FIGS. 27B and 27C.
再び、第1のゲート電極層205をマスクとして、n型を付与する不純物元素252を添加する。半導体層102の表面に対してほぼ垂直な角度θ2でn型を付与する不純物元素252を添加し、第1のn型不純物領域104a、第1のn型不純物領域104bを形成する(図1(D)参照。)。角度θ2は角度θ1と5度以上異なるように設定する。第1のn型不純物領域104a、第1のn型不純物領域104bにおいては、既にp型を付与する不純物元素が添加されているため、p型からn型へ反転するために第1のp型不純物領域103a、第1のp型不純物領域103bのp型を付与する不純物元素濃度よりも高い濃度のn型を付与する不純物元素を添加する。そして、第1のn型不純物領域104a、第1のn型不純物領域104bに、代表的には濃度1×1017〜5×1018/cm3でn型を付与する不純物元素が含まれるように形成する。本実施の形態では、n型を付与する不純物元素としてリン(P)を用いる。
Again, an
ここでは、第1のゲート電極層205を用いて自己整合的にn型を付与する不純物元素252を添加したため、第1のp型不純物領域103bにおいて第1のゲート電極層205と重なっている領域には、n型を付与する不純物元素252は添加されず、p型不純物領域として残存する。よって、半導体層102には、第2のp型不純物領域208が形成され、第2のp型不純物領域208はLov領域である。一方、第1のn型不純物領域104a、第1のn型不純物領域104bは、ゲート電極層205及び、その後に形成されるゲート電極層202に覆われていないので、Loff領域である。
Here, since the
次に、第1の導電膜106、ゲート電極層205等を覆う絶縁層を形成した後、これをRIE(Reactive ion etching:反応性イオンエッチング)法による異方性のエッチングによって加工し、ゲート電極層205の側壁に自己整合的にサイドウォール(側壁スペーサ)201を形成する(図1(D)参照。)。ここで、絶縁層について特に限定はなく、TEOS(Tetra−Ethyl−Orso−Silicate)若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化珪素であることが好ましい。絶縁層は熱CVD、プラズマCVD、常圧CVD、バイアスECRCVD、スパッタリング等の方法によって形成することができる。
Next, after an insulating layer covering the first
本実施の形態では、ゲート電極層を積層構造とするため、第1の導電膜106が、エッチングストッパーとして機能する。次に、第1の導電膜106を第1のゲート電極層205及びサイドウォール201をマスクとして、エッチングし、第2のゲート電極層202を形成する。本実施の形態では、第1の導電膜106と第2の導電膜107を、エッチングの選択比が高い材料を用いているので、第1のゲート電極層205を第1の導電膜106をエッチングする際のマスクとして用いることができる。第1の導電膜106と第2の導電膜107とのエッチングの選択比があまり高くない場合は、サイドウォール201を形成する際、絶縁層を第1のゲート電極層205上に残すように形成したり、第1のゲート電極層205上にレジストからなるマスクを形成したりするとよい。このように第1のゲート電極層205を保護することによって、第1の導電膜106をエッチング加工する際、第1のゲート電極層205の膜減りを防ぐことができる。エッチング方法は、ドライエッチング法でもウェットエッチング法でもよく、公知のエッチング方法を用いることができる。本実施の形態では、ドライエッチング法を用いる。エッチング用ガスとしては、Cl2、BCl3、SiCl4もしくはCCl4などを代表とする塩素系ガス、CF4、SF6もしくはNF3などを代表とするフッ素系ガス又はO2を適宜用いることができる。
In this embodiment mode, since the gate electrode layer has a stacked structure, the first
次にサイドウォール201及び第1のゲート電極層205をマスクとして、半導体層102に、半導体層102の表面に対してほぼ垂直にn型を付与する不純物元素253を添加し、第2のn型不純物領域203a、第2のn型不純物領域203bを形成する(図2(A)参照。)。ここでは、第2のn型不純物領域203a、第2のn型不純物領域203bに、n型を付与する不純物元素が5×1019〜5×1020/cm3程度の濃度で含まれるように添加する。本実施の形態では、n型を付与する不純物元素としてリン(P)を用いる。サイドウォール201がマスクとなりn型を付与する不純物元素が添加されない領域は、第3のn型不純物領域206a、第3のn型不純物領域206bとなる。第3のn型不純物領域206a、第3のn型不純物領域206bは、第2のゲート電極層202に覆われているため、Lov領域である。なお、半導体層102には、チャネル形成領域207が形成される(図2(A)参照。)。
Next, using the
第2のn型不純物領域203a、第2のn型不純物領域203bは、n型を付与する不純物元素の濃度が高濃度である高濃度不純物領域であり、ソース領域及びドレイン領域として機能する。一方低濃度不純物領域である第3のn型不純物領域206a、第3のn型不純物領域206bは、第2のゲート電極層202に覆われているため、ドレイン近傍の電界を緩和し、ホットキャリアによるオン電流の劣化を抑制することが可能である。この結果、高速動作が可能な半導体装置を形成することができる。
The second n-
不純物元素を活性化するために加熱処理、強光の照射、又はレーザ光の照射を行ってもよい。活性化と同時にゲート絶縁層へのプラズマダメージやゲート絶縁層と半導体層との界面へのプラズマダメージを回復することができる。 In order to activate the impurity element, heat treatment, intense light irradiation, or laser light irradiation may be performed. Simultaneously with activation, plasma damage to the gate insulating layer and plasma damage to the interface between the gate insulating layer and the semiconductor layer can be recovered.
次いで、パッシベーション膜として水素を含む絶縁膜108を形成する。この絶縁膜108としては、プラズマCVD法またはスパッタ法を用い、厚さを100〜200nmとして珪素を含む絶縁膜で形成する。絶縁膜108は窒化珪素膜に限定されるものでなく、プラズマCVDを用いた窒化酸化珪素(SiNO)膜でもよく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
Next, an insulating
さらに、窒素雰囲気中で、300〜550℃で1〜12時間の熱処理を行い、半導体層を水素化する工程を行う。好ましくは、400〜500℃で行う。この工程は絶縁膜108に含まれる水素により半導体層のダングリングボンドを終端する工程である。
Further, a heat treatment is performed at 300 to 550 ° C. for 1 to 12 hours in a nitrogen atmosphere to perform a step of hydrogenating the semiconductor layer. Preferably, it carries out at 400-500 degreeC. This step is a step of terminating dangling bonds in the semiconductor layer with hydrogen contained in the insulating
絶縁膜108は窒化珪素、酸化珪素、酸化窒化珪素(SiON)、窒化酸化珪素(SiNO)、窒化アルミニウム(AlN)、酸化窒化アルミニウム(AlON)、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム(AlNO)または酸化アルミニウム、ダイアモンドライクカーボン(DLC)、窒素含有炭素膜(CN)を含む物質から選ばれた材料で形成することができる。また、シリコン(Si)と酸素(O)との結合で骨格構造が構成され、置換基に少なくとも水素を含む材料、もしくは置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも1種を有する材料を用いてもよい。
The insulating
次いで、層間絶縁膜となる絶縁層109を形成する(図2(B)参照。)。本発明において、平坦化のために設ける層間絶縁膜としては、耐熱性および絶縁性が高く、且つ、平坦化率の高いものが要求されている。こうした絶縁層の形成方法としては、スピンコート法で代表される塗布法を用いると好ましい。
Next, an insulating
本実施の形態では、絶縁層109の材料としては、シロキサン樹脂を用いる。なお、シロキサン樹脂とは、Si−O−Si結合を含む樹脂に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。焼成した後の膜は、アルキル基を含む酸化珪素膜(SiOx)と呼べる。このアルキル基を含む酸化珪素(SiOx)膜は、300℃以上の加熱処理にも耐えうるものである。
In this embodiment mode, a siloxane resin is used as a material for the insulating
絶縁層109は、ディップ、スプレー塗布、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター、スピンコート、CVD法、蒸着法等を採用することができる。液滴吐出法により絶縁層109を形成してもよい。液滴吐出法を用いた場合には材料液を節約することができる。また、液滴吐出法のようにパターンが転写、または描写できる方法、例えば印刷法(スクリーン印刷やオフセット印刷などパターンが形成される方法)なども用いることができる。また、無機材料を用いてもよく、その際には、酸化珪素、窒化珪素、酸窒化珪素、を用いることができる。
For the insulating
絶縁層109は、シリコン(Si)と酸素(O)との結合で骨格構造が構成される絶縁膜の他に、耐熱性が高く、平坦化性がよいものであれば、無機材料(酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、PSG(リンガラス)、BPSG(リンボロンガラス)、アルミナ膜など)、感光性または非感光性の有機材料(有機樹脂材料)(ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテンなど)、レジスト、低誘電率であるLow k材料などの一種、もしくは複数種からなる膜、またはこれらの膜の積層などを用いることができる。
The insulating
次いで、レジストからなるマスクを用いて絶縁層109、絶縁膜108、ゲート絶縁層105に半導体層102に達するコンタクトホール(開口部)を形成する。エッチングは、用いる材料の選択比によって、一回で行っても複数回行っても良い。本実施の形態では、絶縁層109及び絶縁膜108と、ゲート絶縁層105と選択比が取れる条件で、第1のエッチングを行い、絶縁層109及び絶縁膜108を除去する。次に第2のエッチングによって、ゲート絶縁層105を除去し、ソース領域又はドレイン領域である第2のn型不純物領域203a、第2のn型不純物領域203bに達する開口部204を形成する(図2(C)参照。)。
Next, contact holes (openings) reaching the
第1のエッチングを行い、絶縁層109及び絶縁膜108を除去する。エッチング(ウェットエッチングまたはドライエッチング)を行う。用いるエッチング用ガスに不活性気体を添加してもよい。添加する不活性元素としては、He、Ne、Ar、Kr、Xeから選ばれた一種または複数種の元素を用いることができる。中でも比較的原子半径が大きく、且つ、安価なアルゴンを用いることが好ましい。本実施の形態では、CF4、O2、He、Arを用いる。ドライエッチングを行う際のエッチング条件は、CF4の流量を380sccm、O2の流量を290sccm、Heの流量を500sccm、Arの流量を500sccm、RFパワーを3000W、圧力を25Paとする。上記条件によりエッチング残渣を低減することができる。
First etching is performed to remove the insulating
なお、ゲート絶縁層105上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させ、オーバーエッチングすると良い。1回のエッチングでテーパー形状としてもよいし、複数のエッチングによってテーパー形状にしてもよい。さらにCF4、O2、Heを用いて、CF4の流量を550sccm、O2の流量を450sccm、Heの流量を350sccm、RFパワーを3000W、圧力を25Paとし、2回目のドライエッチングを行ってテーパー形状としてもよい。
Note that in order to perform etching without leaving a residue on the
次に第2のエッチングとして、ゲート絶縁層105をエッチングし、ソース領域、ドレイン領域に達する開口部を形成する。開口部は、絶縁層109をエッチングした後、再度マスクを形成するか、エッチングされた絶縁層109をマスクとして、絶縁膜108及びゲート絶縁層105をエッチングし、開口部を形成すればよい。エッチング用ガスにCHF3とArを用いてゲート絶縁層105のエッチング処理を行う。上記条件のエッチングにより、エッチング残渣を低減し、凹凸の少ない平坦性の高いコンタクトホールを形成することができる。なお、より半導体層上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。
Next, as the second etching, the
導電膜を形成し、導電膜をエッチングして各ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極層又はドレイン電極層112を形成する。このソース電極層又はドレイン電極層112は、後に形成する配線等と接し、薄膜トランジスタと配線を接続する配線である。ソース電極層又はドレイン電極層112は、PVD法、CVD法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電界メッキ法等により、所定の場所に選択的に導電層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。ソース電極層又はドレイン電極層112の材料は、Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Si、Ge、Zr、Ba等の金属又はその合金、若しくはその金属窒化物を用いて形成する。また、これらの積層構造としても良い。本実施の形態では、Ti、Al、Tiを積層したのち、所望の形状にパターニングして、ソース電極層又はドレイン電極層112を形成する。
A conductive film is formed, and the conductive film is etched to form a source electrode layer or a
以上の工程により、半導体層に、高濃度不純物領域である第2のn型不純物領域203a、第2のn型不純物領域203b、低濃度不純物領域である第3のn型不純物領域206a、第3のn型不純物領域206b、第2のp型不純物領域208、チャネル形成領域207を有する薄膜トランジスタ150を形成することができる(図2(D)参照。)。図2(D)で示す、第2のp型不純物領域208の幅D2は5〜200nmが好ましく、第3のn型不純物領域206a、第3のn型不純物領域206bの幅は10〜200nmが好ましい。第2のp型不純物領域208の幅D2及び第3のn型不純物領域206aの幅D3を上記の範囲内にすることで、しきい値をシフトし、かつカットオフ電流を低減することが可能なnチャネル型薄膜トランジスタを作製することが可能である。
Through the above steps, the second n-
本実施の形態では、nチャネル型薄膜トランジスタに低濃度p型不純物領域を形成したが、同様にしてpチャネル型薄膜トランジスタに低濃度n型不純物領域を形成することもできる。また、本実施の形態で作製したnチャネル型薄膜トランジスタ150における第2のp型不純物領域208の領域に同様にn型を付与する不純物元素を添加し、n型の不純物領域を形成することもできる。この場合、ソース側もしくはドレイン側の一方のLov領域に、n型不純物領域を有するnチャネル型薄膜トランジスタを作製することができる。同様に、pチャネル型薄膜トランジスタに、本実施の形態で示したように斜めからのドーピングを行い、p型不純物領域を形成すると、ソース側もしくはドレイン側の一方のLov領域にp型不純物領域を有する薄膜トランジスタを作製することができる。
In this embodiment mode, a low-concentration p-type impurity region is formed in an n-channel thin film transistor; however, a low-concentration n-type impurity region can be formed in a p-channel thin film transistor in the same manner. Similarly, an n-type impurity region can be formed by adding an impurity element imparting n-type to the region of the second p-
また、以下の方法により、図1及び図2に示す基板100からの薄膜トランジスタ150を剥離することが可能である。剥離方法としては、(1)基板100に、300〜500度程度の耐熱性を有する基板を用い、基板100と薄膜トランジスタ150の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、薄膜トランジスタ150を剥離する方法、(2)基板100と薄膜トランジスタ150の間に水素を含む非晶質珪素膜を設け、レーザ光を照射、またはガス・溶液でのエッチングにより非晶質珪素膜を除去することで、薄膜トランジスタ150を剥離する方法、(3)薄膜トランジスタ150が形成された基板100を機械的に削除、又は溶液やCF3等のガスによるエッチングで除去することで、薄膜トランジスタ150を切り離す方法等が挙げられる。また、剥離した薄膜トランジスタ150は、用いられる用途に合わせて多様な材質や性質の物質に貼り合わせることができる。例えばフレキシブル基板への貼り付けは、市販の接着剤を用いればよく、エポキシ樹脂系接着剤や樹脂添加剤等の接着材を用いればよい。
Further, the
上記のように、剥離した薄膜トランジスタ150をフレキシブル基板に貼り合わせると、厚さが薄く、軽く、落下しても割れにくい半導体装置を提供することができる。また、フレキシブル基板は可撓性を有するため、曲面や凹凸のある異形の形状上に貼り合わせることが可能となり、多種多様の用途が実現する。また、基板100を再利用すれば、安価な半導体装置の提供が可能である。また、本実施の形態で形成した薄膜トランジスタは、サイドウォール構造であるため、サブミクロン構造の薄膜トランジスタにおいてもLDD領域を形成することが可能である。
As described above, when the peeled
本発明を用いると、半導体層に、異なった導電型を付与する不純物元素を有する不純物領域を有するため、薄膜トランジスタの微細な特性の制御を行うことができる。このことによって、簡略な工程で、要求される機能を有する薄膜トランジスタを形成することができ、信頼性や電気的特性の高い半導体装置を低コストで作製することができる。本実施の形態における薄膜トランジスタは、低濃度p型不純物領域を有するnチャネル型薄膜トランジスタであるため、高速動作が可能であり、且つ消費電力が低減された半導体装置を形成することが可能である。 When the present invention is used, the semiconductor layer has an impurity region having an impurity element imparting a different conductivity type, so that the fine characteristics of the thin film transistor can be controlled. Accordingly, a thin film transistor having a required function can be formed through a simple process, and a semiconductor device with high reliability and electrical characteristics can be manufactured at low cost. Since the thin film transistor in this embodiment is an n-channel thin film transistor having a low-concentration p-type impurity region, a semiconductor device capable of high-speed operation and reduced power consumption can be formed.
また、本実施の形態で形成される半導体装置は、結晶性半導体膜を用いて形成することが可能であるため、高価な単結晶半導体基板を用いずとも、半導体装置を作製することができる。このため、コスト削減が可能である。さらに本実施の形態で作製した薄膜トランジスタ150を剥離し、フレキシブル基板に接着することにより、薄型の半導体装置の作製が可能である。
Further, since the semiconductor device formed in this embodiment can be formed using a crystalline semiconductor film, the semiconductor device can be manufactured without using an expensive single crystal semiconductor substrate. For this reason, cost reduction is possible. Further, a thin semiconductor device can be manufactured by peeling the
(実施の形態2)
本発明の実施の形態を、図1、図2及び図29を用いて説明する。本実施の形態は、実施の形態1で作製した半導体装置において、半導体層への不純物元素のドーピング角度θ1が異なる場合を示す。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
(Embodiment 2)
An embodiment of the present invention will be described with reference to FIGS. In this embodiment mode, the semiconductor device manufactured in
実施の形態1で示したように、基板100上に半導体層102を形成し、ゲート絶縁層105、導電膜106、第1のゲート電極層205を形成する。
As described in
実施の形態1における半導体層への不純物元素のドーピングする角度θ1は、30度から90度の範囲で行った。本実施の形態では、角度θ1を90度から150度の範囲で設定する。p型を付与する不純物元素651は、半導体層表面に向かって斜めにドーピングされるので、第1のゲート電極層205で覆われる半導体層102の領域にも添加され、第1のp型不純物領域603aを形成する。一方、p型を付与する不純物元素の一部は、第1のゲート電極層205によって遮蔽されるので、第1のp型不純物領域603bは、ゲート電極層205に覆われている半導体領域を含んでいない。よって、半導体層102に、選択的に、p型不純物領域が形成され、第1のp型不純物領域603a、第1のp型不純物領域603bが形成される(図29(A)参照。)。ここでは、第1のp型不純物領域603a、第1のp型不純物領域603bに、p型を付与する不純物元素が5×1017〜5×1018/cm3程度の濃度で含まれるように添加する。また、p型を付与する不純物元素が、5×1016〜1×1017/cm3程度の濃度で含まれるように添加してもよい。本実施の形態では、p型を付与する不純物元素としてボロン(B)を用いる。
The angle θ1 at which the semiconductor element is doped into the semiconductor layer in the first embodiment is in the range of 30 to 90 degrees. In the present embodiment, the angle θ1 is set in the range of 90 degrees to 150 degrees. Since the
図29(B)に、本実施の形態で作製される薄膜トランジスタ650を示す。本実施の形態では、p型を付与する不純物元素651をドーピングする角度θ1を90度から150度の範囲で設定したため、低濃度p型不純物領域である第2のp型不純物領域608が、第3のn型不純物領域206aとチャネル形成領域207の間に形成される。このように、半導体層にドーピングする角度θを制御することで、不純物領域の構成が異なる薄膜トランジスタを作製することができ、薄膜トランジスタの電気的特性を制御することができる。
FIG. 29B illustrates a
本発明を用いると、半導体層に、異なった導電型を付与する不純物元素を有する不純物領域を有するため、薄膜トランジスタの微細な特性の制御を行うことができる。このことによって、簡略な工程で、要求される機能を有する薄膜トランジスタを形成することができ、信頼性や電気的特性の高い半導体装置を低コストで作製することができる。本実施の形態における薄膜トランジスタは、低濃度p型不純物領域を有するnチャネル型薄膜トランジスタであるため、高速動作が可能であり、且つ消費電力が低減された半導体装置を形成することが可能である。 When the present invention is used, the semiconductor layer has an impurity region having an impurity element imparting a different conductivity type, so that the fine characteristics of the thin film transistor can be controlled. Accordingly, a thin film transistor having a required function can be formed through a simple process, and a semiconductor device with high reliability and electrical characteristics can be manufactured at low cost. Since the thin film transistor in this embodiment is an n-channel thin film transistor having a low-concentration p-type impurity region, a semiconductor device capable of high-speed operation and reduced power consumption can be formed.
(実施の形態3)
本発明の実施の形態を、図4及び図5を用いて説明する。本実施の形態は、実施の形態1で作製した半導体装置において、薄膜トランジスタ150のゲート電極層、半導体層中の不純物領域の構造が異なる例を示す。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
(Embodiment 3)
An embodiment of the present invention will be described with reference to FIGS. This embodiment shows an example in which the structure of the gate electrode layer of the
実施の形態1と同様に、基板100上に下地膜として、下地膜101a、下地膜101bを積層し、半導体層102を形成する。半導体層102は、非晶質半導体膜をレーザ照射により結晶化し、形成される結晶性半導体膜をパターニングすることによって形成する。半導体層102上に、ゲート絶縁層105を形成し、第2の導電膜107を形成する(図4(A)参照。)。実施の形態1では、ゲート電極層を積層構造とするため、第1の導電膜106を形成するが、本実施の形態では、ゲート電極層を単層構造とするため、第2の導電膜107のみを形成する。
As in
第2の導電膜107を、図3で示したように細線となるようにエッチングし、第1のゲート電極層205を形成する。第1のゲート電極層205をマスクとして、p型を付与する不純物元素251を、半導体層102表面に向かって30度から90度、90度から150度の角度θ1で斜めに添加し、第1のp型不純物領域103a、第1のp型不純物領域103bを形成する(図4(B)参照。)。p型を付与する不純物元素251は、斜めにドーピングされるため、第1のp型不純物領域103bは、第1のゲート電極層205で覆われた半導体層にも形成される。一方、第1のゲート電極層205がマスクとなって、p型を付与する不純物元素251を遮蔽するため、第1のp型不純物領域103aは、第1のゲート電極層205が形成される下の半導体層部分には形成されない。
The second
次に、第1のゲート電極層205をマスクとして、半導体層102に、半導体層102表面に角度θ2でn型を付与する不純物元素を添加し、第1のn型不純物領域104a、第1のn型不純物領域104bを形成する(図4(C)参照。)。角度θ2は角度θ1と5度以上異なるように設定する。第1のn型不純物領域104a、第1のn型不純物領域104bとなる領域には、p型を付与する不純物元素が添加されているため、n型不純物領域に反転するように、n型を付与する不純物元素を添加する。n型を付与する不純物元素252は、ほぼ垂直に添加されるため、第1のゲート電極層205に遮蔽され、第1のゲート電極層に覆われている半導体層の領域には添加されない。よって、第1のゲート電極層205の下の半導体層中に形成された第1のp型不純物領域の一部は残存し、第2のp型不純物領域208となる。
Next, using the first
ゲート絶縁層105及び第1のゲート電極層205上に絶縁層を形成し、異方性エッチングを行い、第1のゲート電極層205の側面にサイドウォール201を形成する(図4(D)参照。)。サイドウォール201及び第1のゲート電極層205をマスクとして、半導体層102に、半導体層102表面に角度θ2とほぼ同じ角度でn型を付与する不純物元素253を添加し、第2のn型不純物領域203a、第2のn型不純物領域203bを形成する(図5(A)参照。)。サイドウォールで覆われた半導体層中には、n型を付与する不純物元素253は添加されないので、低濃度n型領域である第3のn型不純物領域206a、第3のn型不純物領域206bとなる。なお、半導体層102には、チャネル形成領域207が形成される。第2のn型不純物領域203a、第2のn型不純物領域203bは、高濃度不純物領域であるため、ソース領域又はドレイン領域として機能する。実施の形態1では、ゲート電極層が積層構造であったため、第3のn型不純物領域206a、第3のn型不純物領域206b上にはゲート絶縁層105を介して第2のゲート電極層202が形成されており、第3のn型不純物領域206a、第3のn型不純物領域206bはLov領域である。本実施の形態では、第3のn型不純物領域206a、第3のn型不純物領域206b上に第2のゲート電極層202は形成されていないので、Loff領域となる。このように、ゲート電極層の構造を変えることによって、形成する不純物領域の構造も制御することができる。よって、それに伴う薄膜トランジスタの特性の設定も、自由度を持たすことができる。
An insulating layer is formed over the
不純物元素を活性化するための、加熱処理やレーザ照射などを行い、水素化のための絶縁膜108を適宜形成する。加熱処理により水素化を行い、絶縁層109を形成する(図5(B)参照。)。不純物元素を活性化するための加熱処理と、水素化のための加熱処理を同工程で行ってもよく、工程を簡略化することができる。
An insulating
絶縁層109、絶縁膜108、ゲート絶縁層105にソース領域及びドレイン領域に達する開口部(コンタクトホール)204を形成する(図5(C)参照。)。開口部204にソース領域又はドレイン領域に接するソース電極層又はドレイン電極層112を形成する。よって、本実施の形態における薄膜トランジスタ150が作製される(図5(D)参照。)。
Openings (contact holes) 204 reaching the source and drain regions are formed in the insulating
本発明を用いると、半導体層に、異なった導電型を付与する不純物元素を有する不純物領域を有するため、薄膜トランジスタの微細な特性の制御を行うことができる。このことによって、簡略な工程で、要求される機能を有する薄膜トランジスタを形成することができ、信頼性や電気的特性の高い半導体装置を低コストで作製することができる。本実施の形態における薄膜トランジスタは、低濃度p型不純物領域を有するnチャネル型薄膜トランジスタであるため、高速動作が可能であり、且つ消費電力が低減された半導体装置を形成することが可能である。 When the present invention is used, the semiconductor layer has an impurity region having an impurity element imparting a different conductivity type, so that the fine characteristics of the thin film transistor can be controlled. Accordingly, a thin film transistor having a required function can be formed through a simple process, and a semiconductor device with high reliability and electrical characteristics can be manufactured at low cost. Since the thin film transistor in this embodiment is an n-channel thin film transistor having a low-concentration p-type impurity region, a semiconductor device capable of high-speed operation and reduced power consumption can be formed.
本実施の形態は、実施の形態1及び2とそれぞれと組み合わせて用いることが可能である。
This embodiment mode can be used in combination with each of
(実施の形態4)
本発明の実施の形態を、図6、図7及び図15を用いて説明する。本実施の形態は、同一基板上に、実施の形態1で作製した薄膜トランジスタ150、nチャネル型薄膜トランジスタ、pチャネル型薄膜トランジスタが形成された半導体装置としてCPUなどのプロセッサを作製する例を示す。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
(Embodiment 4)
An embodiment of the present invention will be described with reference to FIGS. This embodiment shows an example in which a processor such as a CPU is manufactured as a semiconductor device in which the
実施の形態1と同様に、基板300上に下地膜として、下地膜301a、下地膜301bを積層し、半導体層302、半導体層303、半導体層304を形成する。半導体層302、半導体層303、半導体層304は、非晶質半導体膜をレーザ照射により結晶化し、形成される結晶性半導体膜をパターニングすることによって形成する。本実施の形態では、半導体層の材料として珪素を用い、非晶質珪素膜にレーザ照射して、連続的に成長した結晶粒を有する結晶性珪素膜を形成する。
As in
本実施の形態における半導体層の結晶化方法を図15を用いて説明する。図15(A)は、本実施の形態における半導体層が形成された基板の斜視図であり、図15(B)は、図15(A)のおける結晶性半導体膜の一部である領域808の拡大図である。図15(B)において、半導体層304、半導体層302、半導体層303は、図6及び図7における薄膜トランジスタの半導体層に対応しており、図6及び図7は、図15の線(A)―(B)、線(C)―(D)における断面図である。
A method for crystallizing a semiconductor layer in this embodiment will be described with reference to FIGS. FIG. 15A is a perspective view of a substrate over which a semiconductor layer is formed in this embodiment mode, and FIG. 15B is a
基板300上には、下地膜301a、下地膜301bが形成され、下地膜上に非晶質半導体膜801が形成されている。なお、図15(A)においては、下地膜301a、下地膜301bを総称して下地膜301と示している。非晶質半導体膜801にレーザ光802を照射して結晶性半導体膜803を形成する。本実施の形態では、図15(A)に示すように、レーザ光802としてパルス発振のレーザ光の発振周波数が80MHzのレーザ光を非晶質半導体膜801に照射して、矢印で示すような走査方向804に向かって連続的に成長した結晶粒を有する結晶性半導体膜803を形成する。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくとも薄膜トランジスタのキャリアの移動を妨げるような結晶粒界がほとんど存在しない半導体膜の形成が可能となる。
A
次に、図6(A)に示すように、結晶性半導体膜上にフォトリソグラフィ工程によりマスクを形成し、該マスクを用いて結晶性半導体膜の一部をエッチングして半導体層302、半導体層303、及び半導体層304を形成する。なお、半導体層302、半導体層303、及び半導体層304は、後に形成される薄膜トランジスタのチャネル形成領域が、レーザ光802の走査方向804と平行になるようにエッチングする。
Next, as illustrated in FIG. 6A, a mask is formed over the crystalline semiconductor film by a photolithography step, and part of the crystalline semiconductor film is etched using the mask, so that the
図15(B)に示すように、半導体層302、半導体層303及び半導体層304のチャネル形成領域302a、チャネル形成領域303a及びチャネル形成領域304aは、それぞれレーザ光の走査方向804と平行である。半導体層302は後に形成されるpチャネル型薄膜トランジスタ330の活性領域、半導体層303は後に形成されるnチャネル型薄膜トランジスタ331の活性領域、半導体層304は後に形成される低濃度p型不純物領域を有するnチャネル型薄膜トランジスタ332の活性領域として機能する。
As shown in FIG. 15B, the
半導体層302、半導体層303、半導体層304上に、ゲート絶縁層395を形成し、第1の導電膜396及び第2の導電膜397を形成する(図6(A)参照。)。本実施の形態では、半導体層302、半導体層303、半導体層304上に第一層目の絶縁膜として膜厚2〜5nmである膜厚の薄い酸化珪素膜をGRTA(Gas Rapid Thermal Anneal)法により形成し、第一層目の絶縁膜上に窒化珪素膜、酸化珪素膜、窒化珪素膜3層の積層をゲート絶縁層395として用いる。第1の導電膜396としてはTaNを、第2の導電膜397としてはWを用いてスパッタリング法により形成する。
A
第2の導電膜397を、図3で示したように細線となるようにエッチングし、第1のゲート電極層305、第1のゲート電極層306、第1のゲート電極層307を形成する。半導体層302、半導体層303を覆うように、レジストからなるマスク361を形成する。
The second
第1のゲート電極層307をマスクとして、p型を付与する不純物元素351を、半導体層304に、半導体層304表面に向かって30度から90度、90度から150度の角度θ1で斜めに添加し、第1のp型不純物領域308a、第1のp型不純物領域308bを形成する(図6(B)参照。)。p型を付与する不純物元素351は、斜めにドーピングされるため、第1のp型不純物領域308bは、第1のゲート電極層307で覆われた部分の半導体層304にも形成される。一方、第1のゲート電極層307がマスクとなって、p型を付与する不純物元素351を遮蔽するため、第1のp型不純物領域308aは、第1のゲート電極層307が形成される下の半導体層304には形成されない。ここでは、第1のp型不純物領域308a、第1のp型不純物領域308bに、p型を付与する不純物元素が5×1017〜5×1018/cm3程度の濃度で含まれるように添加する。また、p型を付与する不純物元素が、5×1016〜1×1017/cm3程度の濃度で含まれるように添加してもよい。本実施の形態では、p型を付与する不純物元素としてボロン(B)を用いる。
With the first
次に、マスク361を除去し、半導体層302を覆うレジストからなるマスク362を形成する。マスク362は、新しく形成してもよいし、マスク361を加工して形成しても良い。第1のゲート電極層306、第1のゲート電極層307をマスクとして、半導体層303、半導体層304に、半導体層表面にほほ垂直な角度θ2でn型を付与する不純物元素を添加し、第1のn型不純物領域309a、第1のn型不純物領域309b、第1のn型不純物領域310a、第1のn型不純物領域310bを形成する(図6(C)参照。)。角度θ2は角度θ1と5度以上異なるように設定する。第1のp型不純物領域308a、第1のp型不純物領域308bには、p型を付与する不純物元素が添加されているため、n型不純物領域に反転するように、n型を付与する不純物元素を添加する。第1のn型不純物領域309a、第1のn型不純物領域309b、第1のn型不純物領域310a、第1のn型不純物領域310bに、代表的には濃度1×1017〜5×1018/cm3でn型を付与する不純物元素が含まれるように形成する。本実施の形態では、n型を付与する不純物元素としてリン(P)を用いる。n型を付与する不純物元素352は、ほぼ垂直に添加されるため、第1のゲート電極層306、第1のゲート電極層307に遮蔽され、第1のゲート電極層306、第1のゲート電極層307に覆われている半導体層303、半導体層304の領域には添加されない。よって、第1のゲート電極層307の下の半導体層中に形成された第1のp型不純物領域の一部は残存し、第2のp型不純物領域324となる。第2のp型不純物領域324は、Lov領域として形成される。
Next, the
マスク362をエッチング等によって除去し、第1の導電膜396、第1のゲート電極層305、第1のゲート電極層306及び第1のゲート電極層307上に絶縁層を形成し、異方性エッチングを行い、第1のゲート電極層305、第1のゲート電極層306及び第1のゲート電極層307の側面にサイドウォール311、サイドウォール312、サイドウォール313を形成する。本実施の形態では、サイドウォールを形成する絶縁層として酸化珪素を用いる。次に、第1の導電膜396を、第1のゲート電極層305、第1のゲート電極層306、第1のゲート電極層307及びサイドウォール311、サイドウォール312、サイドウォール313をマスクとして、エッチングし、第2のゲート電極層380、第2のゲート電極層381、第2のゲート電極層382を形成する(図6(D)参照。)。本実施の形態では、第1の導電膜396と第2の導電膜397を、エッチングの選択比が高い材料を用いているので、第1のゲート電極層305、第1のゲート電極層306、第1のゲート電極層307を第1の導電膜396をエッチングする際のマスクとして用いることができる。第1の導電膜396と第2の導電膜397とのエッチングの選択比があまり高くない場合は、サイドウォール311、サイドウォール312、サイドウォール313を形成する際、絶縁層を第1のゲート電極層305、第1のゲート電極層306、第1のゲート電極層307上に残すように形成したり、ゲート電極層に保護膜を形成したり、第1のゲート電極層305、第1のゲート電極層306、第1のゲート電極層307上にレジストからなるマスクを形成するとよい。このように第1のゲート電極層305、第1のゲート電極層306、第1のゲート電極層307を保護することによって、第1の導電膜396をエッチング加工する際、第1のゲート電極層305、第1のゲート電極層306、第1のゲート電極層307の膜減りを防ぐことができる。
The
半導体層302を覆うレジストからなるマスク363を形成する。サイドウォール312、サイドウォール313、第1のゲート電極層306、及び第1のゲート電極層307をマスクとして、半導体層303、半導体層304に、半導体層表面とほぼ垂直にn型を付与する不純物元素353を添加し、第2のn型不純物領域314a、第2のn型不純物領域314b、第2のn型不純物領域315a、第2のn型不純物領域315bを形成する(図7(A)参照。)。サイドウォールで覆われた半導体層中には、n型を付与する不純物元素353は添加されないので、低濃度n型領域である第3のn型不純物領域320a、第3のn型不純物領域320b、第3のn型不純物領域322a、第3のn型不純物領域322bとなる。なお、半導体層303、半導体層304には、チャネル形成領域321、チャネル形成領域323が形成される。第2のn型不純物領域314a、第2のn型不純物領域314b、第2のn型不純物領域315a、第2のn型不純物領域315bは、高濃度不純物領域であるため、ソース領域又はドレイン領域として機能する。第2のn型不純物領域314a、第2のn型不純物領域314b、第2のn型不純物領域315a、第2のn型不純物領域315bに、n型を付与する不純物元素が5×1019〜5×1020/cm3程度の濃度で含まれるように添加する。本実施の形態では、n型を付与する不純物元素としてリン(P)を用いる。
A
一方低濃度不純物領域である第3のn型不純物領域320a、第3のn型不純物領域320b、第3のn型不純物領域322a、第3のn型不純物領域322bは、第2のゲート電極層381、第2のゲート電極層382に覆われているLov領域なため、ドレイン近傍の電界を緩和し、ホットキャリアによるオン電流の劣化を抑制することが可能である。この結果、高速動作が可能な半導体装置を形成することができる。
On the other hand, the third n-
半導体層303、半導体層304を覆うレジストからなるマスク364を形成する。マスク364、サイドウォール311及び第1のゲート電極層305をマスクとして、p型を付与する不純物元素354を、半導体層302に、半導体層302表面に垂直な方向で添加し、第3のp型不純物領域316a、第3のp型不純物領域316bを形成する(図7(B)参照。)。ここでは、第3のp型不純物領域316a、第3のp型不純物領域316bに、p型を付与する不純物元素が1×1020〜5×1021/cm3程度の濃度で含まれるように添加する。本実施の形態では、p型を付与する不純物元素としてボロン(B)を用いる。
A
サイドウォール311を除去して第2のゲート電極層380の一部を露出し、第1のゲート電極層305をマスクとして、第2のゲート電極層380の露出部をエッチングする。よって、第1のゲート電極層305と概略幅の等しい第2のゲート電極層383が形成される。なお、このエッチング工程において、ゲート絶縁層395がサイドウォール311と同じ材料で形成されている場合、サイドウォール311及び第1のゲート電極層305を除くゲート絶縁層395を覆うマスクを形成すればよい。
The
半導体層303、半導体層304を覆うレジストからなるマスク365を形成する。マスク365は、マスク364を除去せずにそのまま用いても良いし、マスク364を加工して形成しても良く、もちろん新たに形成してもよい。マスク365及び第1のゲート電極層305をマスクとして、p型を付与する不純物元素355を、半導体層302に、半導体層302表面に垂直な方向で添加し、第4のp型不純物領域317a、第4のp型不純物領域317b、第5のp型不純物領域318a、第5のp型不純物領域318bを形成する(図7(C)参照。)。ここでは、第4のp型不純物領域317a、第4のp型不純物領域317bに、p型を付与する不純物元素が1×1020〜5×1021/cm3程度の濃度で含まれるように添加する。また、第5のp型不純物領域318a、第5のp型不純物領域318bに、p型を付与する不純物元素が5×1018〜5×1019/cm3程度の濃度で含まれるように添加する。本実施の形態では、p型を付与する不純物元素としてボロン(B)を用いる。なお、半導体層302には、チャネル形成領域319が形成される。
A
第4のp型不純物領域317a、第4のp型不純物領域317bは、高濃度不純物領域であり、ソース領域又はドレイン領域として機能する。また、第5のp型不純物領域318a、第5のp型不純物領域318bは、低濃度不純物領域であり、ゲート電極層に覆われていないLoff領域で形成される。第5のp型不純物領域318a、第5のp型不純物領域318bはゲート電極層に覆われていないため、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐとともに、オフ電流を低減する効果がある。この結果、信頼性の高く、低消費電力の半導体装置を作製することが可能である。
The fourth p-
不純物元素を活性化するための、加熱処理やレーザ照射などを行い、水素化のための絶縁膜325を適宜形成する。加熱処理により水素化を行い、絶縁層326を形成する。不純物元素を活性化するための加熱処理と、水素化のための加熱処理を同工程で行ってもよく、工程を簡略化することができる。
An insulating
絶縁層326、絶縁膜325、ゲート絶縁層395にソース領域及びドレイン領域に達する開口部(コンタクトホール)を形成する。開口部にソース領域又はドレイン領域に接するソース電極層又はドレイン電極層328a、ソース電極層又はドレイン電極層328b、ソース電極層又はドレイン電極層329a、ソース電極層又はドレイン電極層329b、ソース電極層又はドレイン電極層327a、ソース電極層又はドレイン電極層327bを形成する(図7(D)参照。)。よって、本実施の形態におけるpチャネル型薄膜トランジスタ330、nチャネル型薄膜トランジスタ331、p型不純物領域を有するnチャネル型薄膜トランジスタ332が作製され、それを用いた半導体装置が作製される。本実施の形態では、同一基板上に、CMOS回路、特性を制御された薄膜トランジスタが設けられたプロセッサ(システムプロセッサ)が作製される。
Openings (contact holes) reaching the source region and the drain region are formed in the insulating
本発明を用いると、半導体層に、異なった導電型を付与する不純物元素を有する不純物領域を有するため、薄膜トランジスタの微細な特性の制御を行うことができる。このことによって、簡略な工程で、要求される機能を有する薄膜トランジスタを形成することができ、信頼性や電気的特性の高い半導体装置を低コストで作製することができる。即ち、CPU(プロセッサ)、DRAM、画像処理回路、音声処理回路等の高速動作を重視する機能回路等と、バッファ回路、シフトレジスタ回路、レベルシフタ回路及びサンプリング回路等の高耐圧特性を重視する駆動回路等とを同一基板上に形成することが可能である。このため、システムLSI等の様々な機能及び構造の素子を有する半導体装置を、同一基板上に作製することができる。本実施の形態における薄膜トランジスタは、低濃度p型不純物領域を有するnチャネル型薄膜トランジスタであるため、高速動作が可能であり、且つ消費電力が低減された半導体装置を形成することが可能である。 When the present invention is used, the semiconductor layer has an impurity region having an impurity element imparting a different conductivity type, so that the fine characteristics of the thin film transistor can be controlled. Accordingly, a thin film transistor having a required function can be formed through a simple process, and a semiconductor device with high reliability and electrical characteristics can be manufactured at low cost. That is, functional circuits that emphasize high-speed operation such as a CPU (processor), DRAM, image processing circuit, and audio processing circuit, and drive circuits that emphasize high-voltage characteristics such as buffer circuits, shift register circuits, level shifter circuits, and sampling circuits Can be formed on the same substrate. For this reason, semiconductor devices having elements having various functions and structures, such as a system LSI, can be manufactured on the same substrate. Since the thin film transistor in this embodiment is an n-channel thin film transistor having a low-concentration p-type impurity region, a semiconductor device capable of high-speed operation and reduced power consumption can be formed.
本実施の形態は、実施形態1乃至3とそれぞれと組み合わせて用いることが可能である。
This embodiment mode can be used in combination with each of
(実施の形態5)
本発明の実施の形態を、図8乃至図10を用いて説明する。本実施の形態は、実施の形態3で作製した半導体装置において、2種類の低濃度p型不純物領域を有するnチャネル型薄膜トランジスタが形成された例を示す。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
(Embodiment 5)
An embodiment of the present invention will be described with reference to FIGS. This embodiment mode shows an example in which an n-channel thin film transistor having two types of low-concentration p-type impurity regions is formed in the semiconductor device manufactured in
実施の形態3と同様に、基板300上に下地膜として、下地膜301a、下地膜301bを積層し、半導体層302、半導体層303、半導体層304、半導体層370を形成する。半導体層302、半導体層303、半導体層304、半導体層370は、非晶質半導体膜をレーザ照射により結晶化し、形成される結晶性半導体膜をパターニングすることによって形成する。本実施の形態では、半導体層の材料として珪素を用い、非晶質珪素膜にレーザ光を照射して、連続的に成長した結晶粒を有する結晶性珪素膜を形成する。なお、半導体層302、半導体層303、半導体層304及び半導体層370は、後に形成される薄膜トランジスタのチャネル形成領域が、レーザ光の走査方向と平行になるように形成する。
As in
半導体層302、半導体層303、半導体層304及び半導体層370上に、ゲート絶縁層395を形成し、第1の導電膜396及び第2の導電膜397を形成する(図8(A)参照。)。本実施の形態では、半導体層302、半導体層303、半導体層304、半導体層370上に第一層目の絶縁膜として膜厚2〜5nmである膜厚の薄い酸化珪素膜をGRTA(Gas Rapid Thermal Anneal)法により形成し、第一層目の絶縁膜上に窒化珪素膜、酸化珪素膜、窒化珪素膜3層の積層をゲート絶縁層395として用いる。第1の導電膜396としてはTaNを、第2の導電膜397としてはWを用いてスパッタリング法により形成する。
A
第2の導電膜397を、図3で示したように細線となるようにエッチングし、第1のゲート電極層305、第1のゲート電極層306、第1のゲート電極層307、第1のゲート電極層371を形成する。半導体層302、半導体層303を覆うように、レジストからなるマスク361を形成する。
The second
第1のゲート電極層307をマスクとして、p型を付与する不純物元素351を、半導体層304、半導体層370に、半導体層表面に向かって30度から90度、90度から150度の角度θ1で斜めに添加し、第1のp型不純物領域308a、第1のp型不純物領域308b、第1のp型不純物領域385a、第1のp型不純物領域385bを形成する(図8(B)参照。)。p型を付与する不純物元素351は、斜めにドーピングされるため、第1のp型不純物領域308b及び第1のp型不純物領域385bは、第1のゲート電極層307、第1のゲート電極層371とで覆われた半導体層304、半導体層370にも形成される。一方、第1のゲート電極層307、第1のゲート電極層371がマスクとなって、p型を付与する不純物元素351を遮蔽するため、第1のp型不純物領域308a、第1のp型不純物領域385aは、第1のゲート電極層307、第1のゲート電極層371が形成される下の半導体層304、半導体層370には形成されない。ここでは、第1のp型不純物領域308a、第1のp型不純物領域308b、第1のp型不純物領域385a、第1のp型不純物領域385bに、p型を付与する不純物元素が5×1017〜5×1018/cm3程度の濃度で含まれるように添加する。また、p型を付与する不純物元素が、5×1016〜1×1017/cm3程度の濃度で含まれるように添加してもよい。本実施の形態では、p型を付与する不純物元素としてボロン(B)を用いる。
Using the first
本実施の形態では、後に形成される半導体層304を有する薄膜トランジスタにおいて、第1のp型不純物領域308bが形成される領域をドレイン領域とし、半導体層370を有する薄膜トランジスタにおいて、第1のp型不純物領域385bが形成される領域をソース領域とする。半導体層のチャネル形成領域をレーザ光の走査方向と平行に配列し、かつゲート電極層をマスクとして一方の方向から斜めに不純物元素を添加することによって、チャネル形成領域と、ソース領域かドレイン領域とのどちらか片方の間にのみ、その薄膜トランジスタの導電性と異なる一導電型の不純物領域を形成することが可能となる。本発明を用いると、その異なる一導電型の不純物領域をソース領域に有する薄膜トランジスタ、及び異なる一導電型の不純物領域をドレイン領域に有する薄膜トランジスタ両方を同工程で形成することができる。どちらをソース領域、ドレイン領域と設定するかは、接続する配線等によって自由に設計でき、本発明は、どのような回路にも十分対応できる。よって、より微細な薄膜トランジスタの特性の制御が可能となり、多様な薄膜トランジスタを作製することができるので、異なる機能を有する回路が複数必要な高精度な半導体装置を信頼性よく作製することができる。
In this embodiment, in a thin film transistor including the
次に、マスク361を除去し、半導体層302を覆うレジストからなるマスク362を形成する。マスク362は、新しく形成してもよいし、マスク361を加工して形成しても良い。第1のゲート電極層306、第1のゲート電極層307、第1のゲート電極層371をマスクとして、半導体層303、半導体層304、半導体層370に、半導体層表面に角度θ2でn型を付与する不純物元素を添加し、第1のn型不純物領域309a、第1のn型不純物領域309b、第1のn型不純物領域310a、第1のn型不純物領域310b、第1のn型不純物領域372a、第1のn型不純物領域372bを形成する(図8(C)参照。)。角度θ2は角度θ1と5度以上異なるように設定する。第1のp型不純物領域308a、第1のp型不純物領域308b、第1のp型不純物領域385a、第1のp型不純物領域385bには、p型を付与する不純物元素が添加されているため、n型不純物領域に反転するように、n型を付与する不純物元素を添加する。第1のn型不純物領域309a、第1のn型不純物領域309b、第1のn型不純物領域310a、第1のn型不純物領域310b、第1のn型不純物領域372a、第1のn型不純物領域372bに、代表的には濃度1×1017〜5×1018/cm3でn型を付与する不純物元素が含まれるように形成する。本実施の形態では、n型を付与する不純物元素としてリン(P)を用いる。n型を付与する不純物元素352は、ほぼ垂直に添加されるため、第1のゲート電極層306、第1のゲート電極層307、第1のゲート電極層371に遮蔽され、第1のゲート電極層306、第1のゲート電極層307、第1のゲート電極層371に覆われている半導体層303、半導体層304、半導体層370の領域には添加されない。よって、第1のゲート電極層307、第1のゲート電極層371の下の半導体層中に形成された第1のp型不純物領域の一部は残存し、第2のp型不純物領域324、第2のp型不純物領域377となる。第2のp型不純物領域324、第2のp型不純物領域377は、Lov領域として形成される。
Next, the
マスク362をエッチング等によって除去し、第1の導電膜396、第1のゲート電極層305、第1のゲート電極層306、第1のゲート電極層307及び第1のゲート電極層371上に絶縁層を形成し、異方性エッチングを行い、第1のゲート電極層305、第1のゲート電極層306、第1のゲート電極層307及び第1のゲート電極層371の側面にサイドウォール311、サイドウォール312、サイドウォール313、サイドウォール373を形成する。本実施の形態では、サイドウォールを形成する絶縁層として酸化珪素を用いる。次に、第1の導電膜396を、第1のゲート電極層305、第1のゲート電極層306、第1のゲート電極層307、第1のゲート電極層371及びサイドウォール311、サイドウォール312、サイドウォール313、サイドウォール373をマスクとして、エッチングし、第2のゲート電極層380、第2のゲート電極層381、第2のゲート電極層382、第2のゲート電極層379を形成する(図9(A)参照。)。本実施の形態では、第1の導電膜396と第2の導電膜397を、エッチングの選択比が高い材料を用いているので、第1のゲート電極層305、第1のゲート電極層306、第1のゲート電極層307、第1のゲート電極層371を第1の導電膜396をエッチングする際のマスクとして用いることができる。第1の導電膜396と第2の導電膜397とのエッチングの選択比があまり高くない場合は、サイドウォール311、サイドウォール312、サイドウォール313、サイドウォール373を形成する際、絶縁層を第1のゲート電極層305、第1のゲート電極層306、第1のゲート電極層307、第1のゲート電極層371上に残すように形成したり、ゲート電極層に保護膜を形成したり、第1のゲート電極層305、第1のゲート電極層306、第1のゲート電極層307、第1のゲート電極層371上にレジストからなるマスクを形成するとよい。このように第1のゲート電極層305、第1のゲート電極層306、第1のゲート電極層307、第1のゲート電極層371を保護することによって、第1の導電膜396をエッチング加工する際、第1のゲート電極層305、第1のゲート電極層306、第1のゲート電極層307、第1のゲート電極層371の膜減りを防ぐことができる。
The
半導体層302を覆うレジストからなるマスク363を形成する。サイドウォール312、サイドウォール313、サイドウォール373、第1のゲート電極層306、第1のゲート電極層307、第1のゲート電極層371をマスクとして、半導体層303、半導体層304、半導体層370に、半導体層表面とほぼ垂直にn型を付与する不純物元素353を添加し、第2のn型不純物領域314a、第2のn型不純物領域314b、第2のn型不純物領域315a、第2のn型不純物領域315b、第2のn型不純物領域374a、第2のn型不純物領域374bを形成する(図9(B)参照。)。サイドウォールで覆われた半導体層中には、n型を付与する不純物元素353は添加されないので、低濃度n型領域である第3のn型不純物領域320a、第3のn型不純物領域320b、第3のn型不純物領域322a、第3のn型不純物領域322b、第3のn型不純物領域375a、第3のn型不純物領域375bとなる。なお、半導体層303、半導体層304、半導体層370には、チャネル形成領域321、チャネル形成領域323、チャネル形成領域376が形成される。第2のn型不純物領域314a、第2のn型不純物領域314b、第2のn型不純物領域315a、第2のn型不純物領域315b、第2のn型不純物領域374a、第2のn型不純物領域374bは、高濃度不純物領域であるため、ソース領域又はドレイン領域として機能する。本実施の形態では、第2のp型不純物領域324が形成されている側である第2のn型不純物領域315bをドレイン領域とし、第2のp型不純物領域377が形成されている側である第2のn型不純物領域374bをソース領域とする。よって、第2のn型不純物領域315aはソース領域として、第2のn型不純物領域374aはドレイン領域として機能する。第2のn型不純物領域314a、第2のn型不純物領域314b、第2のn型不純物領域315a、第2のn型不純物領域315bに、n型を付与する不純物元素が5×1019〜5×1020/cm3程度の濃度で含まれるように添加する。本実施の形態では、n型を付与する不純物元素としてリン(P)を用いる。
A
一方低濃度不純物領域である第3のn型不純物領域320a、第3のn型不純物領域320b、第3のn型不純物領域322a、第3のn型不純物領域322b、第3のn型不純物領域375a、第3のn型不純物領域375bは、第2のゲート電極層381、第2のゲート電極層382、第2のゲート電極層379に覆われているLov領域なため、ドレイン近傍の電界を緩和し、ホットキャリアによるオン電流の劣化を抑制することが可能である。この結果、高速動作が可能な半導体装置を形成することができる。
On the other hand, the third n-
半導体層303、半導体層304、半導体層370を覆うレジストからなるマスク364を形成する。マスク364、サイドウォール311及び第1のゲート電極層305をマスクとして、p型を付与する不純物元素354を、半導体層302に、半導体層302表面とほぼ垂直に添加し、第3のp型不純物領域316a、第3のp型不純物領域316bを形成する(図9(C)参照。)。ここでは、第3のp型不純物領域316a、第3のp型不純物領域316bに、p型を付与する不純物元素が1×1020〜5×1021/cm3程度の濃度で含まれるように添加する。本実施の形態では、p型を付与する不純物元素としてボロン(B)を用いる。
A
サイドウォール311を除去して第2のゲート電極層380の一部を露出し、第1のゲート電極層305をマスクとして、第2のゲート電極層380の露出部をエッチングする。よって、第1のゲート電極層305と概略幅の等しい第2のゲート電極層383が形成される。なお、このエッチング工程において、ゲート絶縁層395がサイドウォール311と同じ材料で形成されている場合、サイドウォール311及び第1のゲート電極層305を除くゲート絶縁層395を覆うマスクを形成すればよい。
The
半導体層303、半導体層304、半導体層370を覆うレジストからなるマスク365を形成する。マスク365は、マスク364を除去せずにそのまま用いても良いし、マスク364を加工して形成しても良く、もちろん新たに形成してもよい。マスク365及び第1のゲート電極層305をマスクとして、p型を付与する不純物元素355を、半導体層302に、半導体層302表面とほぼ垂直に添加し、第4のp型不純物領域317a、第4のp型不純物領域317b、第5のp型不純物領域318a、第5のp型不純物領域318bを形成する(図10(A)参照。)。ここでは、第4のp型不純物領域317a、第4のp型不純物領域317bに、p型を付与する不純物元素が1×1020〜5×1021/cm3程度の濃度で含まれるように添加する。また、第5のp型不純物領域318a、第5のp型不純物領域318bに、p型を付与する不純物元素が5×1018〜5×1019/cm3程度の濃度で含まれるように添加する。本実施の形態では、p型を付与する不純物元素としてボロン(B)を用いる。なお、半導体層302には、チャネル形成領域319が形成される。
A
第4のp型不純物領域317a、第4のp型不純物領域317bは、高濃度不純物領域であり、ソース領域又はドレイン領域として機能する。また、第5のp型不純物領域318a、第5のp型不純物領域318bは、低濃度不純物領域であり、ゲート電極層に覆われていないLoff領域で形成される。第5のp型不純物領域318a、第5のp型不純物領域318bはゲート電極層に覆われていないため、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐとともに、オフ電流を低減する効果がある。この結果、信頼性の高く、低消費電力の半導体装置を作製することが可能である。
The fourth p-
不純物元素を活性化するための、加熱処理やレーザ照射などを行い、水素化のための絶縁膜325を適宜形成する。加熱処理により水素化を行い、絶縁層326を形成する。不純物元素を活性化するための加熱処理と、水素化のための加熱処理を同工程で行ってもよく、工程を簡略化することができる。
An insulating
絶縁層326、絶縁膜325、ゲート絶縁層395にソース領域及びドレイン領域に達する開口部(コンタクトホール)を形成する。開口部にソース領域又はドレイン領域に接するソース電極層又はドレイン電極層328a、ソース電極層又はドレイン電極層328b、ソース電極層又はドレイン電極層329a、ソース電極層又はドレイン電極層329b、ソース電極層又はドレイン電極層327a、ソース電極層又はドレイン電極層327b、ソース電極層又はドレイン電極層398a、ソース電極層又はドレイン電極層398bを形成する(図10(B)参照。)。本実施の形態では、ソース電極層又はドレイン電極層327aはソース電極層となり、ソース電極層又はドレイン電極層327bはドレイン電極層となる。一方、ソース電極層又はドレイン電極層398aはドレイン電極層となり、ソース電極層又はドレイン電極層398bはソース電極層となる。よって、本実施の形態におけるpチャネル型薄膜トランジスタ330、nチャネル型薄膜トランジスタ331、ドレイン領域側に低濃度p型不純物領域を有するnチャネル型薄膜トランジスタ332、ソース領域側に低濃度p型不純物領域を有するnチャネル型薄膜トランジスタ378が作製され、それを用いた半導体装置が作製される。本実施の形態では、同一基板上に、CMOS回路、特性を制御された薄膜トランジスタが設けられたプロセッサが作製される。
Openings (contact holes) reaching the source region and the drain region are formed in the insulating
本発明を用いると、半導体層に、異なった導電型を付与する不純物元素を有する不純物領域を有するため、薄膜トランジスタの微細な特性の制御を行うことができる。このことによって、簡略な工程で、要求される機能を有する薄膜トランジスタを形成することができ、信頼性や電気的特性の高い半導体装置を低コストで作製することができる。即ち、プロセッサ、DRAM、画像処理回路、音声処理回路等の高速動作を重視する機能回路等と、バッファ回路、シフトレジスタ回路、レベルシフタ回路及びサンプリング回路等の高耐圧特性を重視する駆動回路等とを同一基板上に形成することが可能である。このため、システムLSI等の様々な機能及び構造の素子を有する半導体装置を、同一基板上に作製することができる。本実施の形態における薄膜トランジスタは、低濃度p型不純物領域を有するnチャネル型薄膜トランジスタであるため、高速動作が可能であり、且つ消費電力が低減された半導体装置を形成することが可能である。 When the present invention is used, the semiconductor layer has an impurity region having an impurity element imparting a different conductivity type, so that the fine characteristics of the thin film transistor can be controlled. Accordingly, a thin film transistor having a required function can be formed through a simple process, and a semiconductor device with high reliability and electrical characteristics can be manufactured at low cost. That is, a functional circuit that emphasizes high-speed operation such as a processor, a DRAM, an image processing circuit, and an audio processing circuit, and a drive circuit that emphasizes high breakdown voltage characteristics such as a buffer circuit, a shift register circuit, a level shifter circuit, and a sampling circuit It can be formed on the same substrate. For this reason, semiconductor devices having elements having various functions and structures, such as a system LSI, can be manufactured on the same substrate. Since the thin film transistor in this embodiment is an n-channel thin film transistor having a low-concentration p-type impurity region, a semiconductor device capable of high-speed operation and reduced power consumption can be formed.
本実施の形態は、実施の形態1乃至4とそれぞれと組み合わせて用いることが可能である。
This embodiment mode can be used in combination with each of
(実施の形態6)
本発明の実施の形態を、図8乃至図10、図30を用いて説明する。本実施の形態は、実施の形態3で作製した半導体装置において、2種類の低濃度p型不純物領域を有するnチャネル型薄膜トランジスタが形成された例を示す。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
(Embodiment 6)
Embodiments of the present invention will be described with reference to FIGS. 8 to 10 and FIG. This embodiment mode shows an example in which an n-channel thin film transistor having two types of low-concentration p-type impurity regions is formed in the semiconductor device manufactured in
実施の形態5においては、同構成な不純物領域を有する薄膜トランジスタのソース領域とドレイン領域を異ならせることで、特性の異なる2種類の低濃度p型不純物領域を有するnチャネル型薄膜トランジスタを作製した。本実施の形態では、不純物元素をドーピングする角度を制御し、不純物領域の構成を異ならせることで、特性の異なる2種類の低濃度p型不純物領域を有するnチャネル型薄膜トランジスタを作製する。
In
実施の形態5では、図8(B)に示すように、第1のp型不純物領域308a、第1のp型不純物領域308b、第1のp型不純物領域385a、第1のp型不純物領域385bを形成するときに、30度から90度で設定されるθ1でp型を付与する不純物元素をドーピングする。本実施の形態では、半導体層304と半導体層370へのp型を付与する不純物元素のドーピングを異なる角度で、別工程で行う。
In
まず、半導体層302、半導体層303を覆うマスク361a、半導体層370を覆うマスク361bを形成し、半導体層304へ、半導体層304表面に対して、角度θ1でp型を付与する不純物元素951を添加する。第1のゲート電極層307をマスクとして、p型を付与する不純物元素951を、半導体層304に、半導体層表面に対して30度から90度の角度θ1で斜めに添加し、第1のp型不純物領域308a、第1のp型不純物領域308bを形成する(図30(A)参照。)。p型を付与する不純物元素951は、斜めにドーピングされるため、第1のp型不純物領域308bは、第1のゲート電極層307で覆われた半導体層304にも形成される。一方、第1のゲート電極層307がマスクとなって、p型を付与する不純物元素951を遮蔽するため、第1のp型不純物領域308aは、第1のゲート電極層307が形成される下の半導体層304には形成されない。
First, the
次に、半導体層370を覆うマスク361bを除去し、半導体層302、半導体層303、及び半導体層304を覆うマスク366を形成し、半導体層370へ、半導体層370表面に対して、角度θ3でp型を付与する不純物元素356を添加する。第1のゲート電極層371をマスクとして、p型を付与する不純物元素356を、半導体層370に、半導体層表面に対して90度から150度の角度θ3で斜めに添加し、第1のp型不純物領域985a、第1のp型不純物領域985bを形成する(図30(B)参照。)。p型を付与する不純物元素356は、斜めにドーピングされるため、第1のp型不純物領域985aは、第1のゲート電極層371で覆われた半導体層370にも形成される。一方、第1のゲート電極層371がマスクとなって、p型を付与する不純物元素356を遮蔽するため、第1のp型不純物領域985bは、第1のゲート電極層371が形成される下の半導体層370には形成されない。
Next, the mask 361b covering the
ここでは、第1のp型不純物領域308a、第1のp型不純物領域308b、第1のp型不純物領域985a、第1のp型不純物領域985bに、p型を付与する不純物元素が5×1017〜5×1018/cm3程度の濃度で含まれるように添加する。また、p型を付与する不純物元素が、5×1016〜1×1017/cm3程度の濃度で含まれるように添加してもよい。本実施の形態では、p型を付与する不純物元素としてボロン(B)を用いる。
Here, the first p-
このように、p型を付与する不純物元素をドーピングする角度θを変化させることで、半導体層304、半導体層370中の第1のp型不純物領域の形成領域を異ならせることができる。
As described above, the formation region of the first p-type impurity region in the
本実施の形態で作製される半導体装置を図30(C)に示す。本実施の形態におけるpチャネル型薄膜トランジスタ330、nチャネル型薄膜トランジスタ331、p型不純物領域を有するnチャネル型薄膜トランジスタ332、p型不純物領域を有するnチャネル型薄膜トランジスタ978が作製され、それを用いた半導体装置が作製される。
A semiconductor device manufactured in this embodiment is illustrated in FIG. A p-channel
本実施の形態で作製される薄膜トランジスタ332は、低濃度p型不純物領域である第2のp型不純物領域324を、チャネル形成領域323と第3のn型不純物領域322bとの間に有している。一方、本実施の形態で作製される薄膜トランジスタ978は、低濃度p型不純物領域である第2のp型不純物領域977を、チャネル形成領域376と第3のn型不純物領域375aとの間に有している。
The
半導体層のチャネル形成領域をレーザ光の走査方向と平行に配列し、かつゲート電極層をマスクとして一方の方向から、工程ごとに角度を異ならせ斜めに不純物元素を添加することによって、チャネル形成領域とソース領域かドレイン領域とのどちらか片方の間にのみ、その薄膜トランジスタの導電性と異なる一導電型の不純物領域を形成することが可能となる。本発明を用いると、その異なる一導電型の不純物領域をソース領域に有する薄膜トランジスタ、及び異なる一導電型の不純物領域をドレイン領域に有する薄膜トランジスタを同基板上に形成することができる。よって、より微細な薄膜トランジスタの特性の制御が可能となり、多様な薄膜トランジスタを作製することができるので、異なる機能を有する回路が複数必要な高精度な半導体装置を信頼性よく作製することができる。 The channel formation region of the semiconductor layer is arranged in parallel with the laser beam scanning direction, and the gate electrode layer is used as a mask, and an impurity element is added obliquely at different angles from one direction to each step. An impurity region of one conductivity type different from the conductivity of the thin film transistor can be formed only between either the source region or the drain region. By using the present invention, a thin film transistor having the different impurity region of one conductivity type in the source region and a thin film transistor having the impurity region of different conductivity type in the drain region can be formed over the same substrate. Accordingly, characteristics of finer thin film transistors can be controlled and a variety of thin film transistors can be manufactured. Therefore, a highly accurate semiconductor device that requires a plurality of circuits having different functions can be manufactured with high reliability.
本実施の形態は、実施の形態1乃至5とそれぞれと組み合わせて用いることが可能である。
This embodiment mode can be used in combination with each of
(実施の形態7)
本発明の実施の形態を、図11乃至図14を用いて説明する。本実施の形態は、実施の形態4で作製した半導体装置において、半導体不揮発性記憶素子(以下、メモリトランジスタと示す。)が形成された例を示す。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
(Embodiment 7)
An embodiment of the present invention will be described with reference to FIGS. This embodiment mode shows an example in which a semiconductor nonvolatile memory element (hereinafter referred to as a memory transistor) is formed in the semiconductor device manufactured in
実施の形態4と同様に、基板400上に下地膜として、下地膜401a、下地膜401bを積層し、半導体層402、半導体層403、半導体層404、半導体層405を形成する。半導体層402、半導体層403、半導体層404、半導体層405は、非晶質半導体膜をレーザ照射により結晶化し、形成される結晶性半導体膜をパターニングすることによって形成する。本実施の形態では、半導体層の材料として珪素を用い、非晶質珪素膜にレーザ光を照射して、連続的に成長した結晶粒を有する結晶性珪素膜を形成する。なお、半導体層402、半導体層403、半導体層404、半導体層405は、後に形成される薄膜トランジスタのチャネル形成領域が、レーザ光の走査方向と平行になるように形成する。本実施の形態では、レーザ光としてパルス発振のレーザ光の発振周波数が80MHzのレーザ光を用いる。レーザ光の走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくとも薄膜トランジスタのキャリアの移動を妨げるような結晶粒界がほとんど存在しない半導体膜の形成が可能となる。
As in
半導体層402、半導体層403、半導体層404、半導体層405及び基板400上に、絶縁膜480、絶縁膜481、絶縁膜482、絶縁膜483を形成し、それらの上に絶縁膜406を成膜する。絶縁膜480、絶縁膜481、絶縁膜482、絶縁膜483とそれらの上に形成される絶縁膜406の積層は、膜厚1〜100nm、好ましくは1〜10nm、さらに好ましくは2〜5nmであることが望ましい。絶縁膜480、絶縁膜481、絶縁膜482、絶縁膜483とそれらの上に形成される絶縁膜406は、後にメモリトランジスタではトンネル酸化膜として、薄膜トランジスタではゲート絶縁層の一部として機能する。このため、絶縁膜480、絶縁膜481、絶縁膜482、絶縁膜483とそれらの上に形成される絶縁膜406の膜厚が薄いほどトンネル電流が流れやすく、高速動作が可能となるので好ましい。また、絶縁膜480、絶縁膜481、絶縁膜482、絶縁膜483とそれらの上に形成される絶縁膜406の膜厚が薄い程、低電圧でフローティングゲート電極に電荷を蓄積させることが可能である。この結果、後に形成される半導体装置の消費電力を低減することができる。
An insulating
絶縁膜480、絶縁膜481、絶縁膜482、絶縁膜483の形成方法としては、GRTA法、LRTA法等を用いて半導体領域表面を酸化し、熱酸化膜を形成することで、膜厚の薄い絶縁膜を形成することができる。また、この方法の他、CVD法、塗布法等を用いて形成してもよい。絶縁膜406としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜で形成することができる。また、基板400側から酸化珪素膜、窒化珪素膜の積層や、酸化珪素膜、窒化珪素膜、酸化珪素膜の積層などの積層構造としてもよい。
As a method for forming the insulating
本実施形態では、絶縁膜480、絶縁膜481、絶縁膜482、絶縁膜483として、酸化珪素膜を、絶縁膜406としては窒化珪素膜を形成する。半導体層402、半導体層403、半導体層404、半導体層405の表面に形成された自然酸化膜を除去した後、ヒドロキシラジカルを含むオゾン水に数十秒〜数分曝して、半導体層402、半導体層403、半導体層404、半導体層405表面に酸化珪素膜を形成する。この後、GRTA法により酸化珪素膜をより緻密化し、膜厚1〜2nmの絶縁膜480、絶縁膜481、絶縁膜482、絶縁膜483を形成する。この方法により、短時間且つ高温で処理することが可能であるため、基板を伸縮させずとも緻密且つ膜厚の薄い絶縁膜を形成することができる。次に、酸化珪素膜上に、絶縁膜406として膜厚1〜5nmの窒化酸化珪素膜を成膜する。
In this embodiment, a silicon oxide film is formed as the insulating
絶縁膜406上に分散された導電性粒子又は半導体粒子(以下、分散粒子と示す。)407を形成する(図11(A)参照。)。分散粒子の作製方法としては、スパッタリング法、プラズマCVD法、LPCVD法、蒸着法、液滴吐出法等の公知の手法を用いることができる。プラズマCVD法、LPCVD法、蒸着法、液滴吐出法等で分散粒子を形成すると、成膜時の絶縁膜406への衝撃を低減することが可能であるため、絶縁膜406の欠陥の発生を抑制することが可能である。この結果、信頼性の高い半導体装置を作製することが可能である。また、導電性膜又は半導体膜を上記方法により成膜した後、所望の形状にエッチングして分散粒子を形成することができる。分散粒子の大きさは、0.1〜10nm、好ましくは2〜5nmである。また、導電性粒子の材料としては、金、銀、銅、パラジウム、白金、コバルト、タングステン、ニッケル等を用いることができる。半導体粒子の材料としては、シリコン(Si)、ゲルマニウム(Ge)、またシリコンゲルマニウム合金等を用いることができる。本実施の形態では、ここでは、分散粒子407としてシリコン微結晶をプラズマCVD法により形成する(図11(A)参照。)。
Conductive particles or semiconductor particles (hereinafter referred to as dispersed particles) 407 dispersed over the insulating
分散粒子407及び絶縁膜406上に絶縁膜を成膜する。絶縁膜としては、プラズマCVD法により膜厚10〜20nmの窒化珪素膜、又は窒化酸化珪素膜を成膜する。
An insulating film is formed over the dispersed
次に、後にメモリトランジスタとなる半導体層402上の分散粒子407上にマスクを形成する。
Next, a mask is formed over the dispersed
マスクを用いて分散粒子407の一部をエッチングして、フローティングゲート電極410を有する絶縁層408を形成する。絶縁膜及び分散粒子407の除去方法としては、ドライエッチング法、ウェットエッチング法等公知のエッチング方法を用いることが可能である。本実施の形態では、絶縁膜をドライエッチングにより除去し分散粒子407を露出する。なお、分散粒子407が形成されている絶縁膜406の膜厚が薄い場合にドライエッチングを用いると、プラズマ衝撃により絶縁膜406に欠陥が生じる可能性がある。このため、ウェットエッチングで除去を行うことが好ましい。ここでは、NMD3溶液(テトラメチルアンモニウムハイドロオキサイドを0.2〜0.5%含む水溶液)等を用いたウェットエッチング法により、分散粒子であるシリコン微結晶を除去する。
A part of the dispersed
フローティングゲート電極は分散された粒子で形成されている。このため、トンネル酸化膜として機能する絶縁膜406に欠陥があった場合、フローティングゲート電極に蓄積した電荷すべてが、欠陥から半導体領域に流れ出ることを回避することができる。この結果、信頼性の高い半導体メモリトランジスタを形成することができる。
The floating gate electrode is formed of dispersed particles. For this reason, when the insulating
次に、マスクを除去した後、フローティングゲート電極410を有する絶縁層408及び絶縁膜406上に絶縁膜409を成膜する(図11(B)参照。)。絶縁膜409は、膜厚1〜100nm、好ましくは10〜70nm、さらに好ましくは10〜30nmであることが望ましい。絶縁膜409は、メモリトランジスタにおいてフローティングゲート電極410と後に形成されるゲート電極層との絶縁性を保つ必要がある。このため、これらの間でリーク電流が増加しない程度の膜厚とすることが好ましい。絶縁膜409は、絶縁膜406と同様に、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜で形成することができる。また、基板100側から酸化珪素膜、窒化珪素膜の積層や、酸化珪素膜、窒化珪素膜、酸化珪素膜の積層などの積層構造としてもよい。なお、半導体層に接して酸化珪素膜を形成すると、ゲート絶縁膜と半導体領域との界面準位が低くなるため好ましい。ここでは、絶縁膜409として、膜厚10nmの酸化珪素膜と膜厚20nmの窒化珪素膜の積層構造で形成する。
Next, after the mask is removed, an insulating
この後、絶縁膜409を成膜の後、分散粒子及びそれを覆うマスクパターンを形成して、第2フローティングゲート電極を形成しても良い。更には、同様の工程を繰り返して、複数に積層されたフローティングゲート電極を形成しても良い。
Thereafter, after forming the insulating
絶縁膜409上に、導電膜をWを用いて形成する。本実施の形態では、ゲート電極層としてWを用いる。導電膜を、図3で示したように細線となるようにエッチングし、ゲート電極層411、ゲート電極層412、ゲート電極層413、ゲート電極層414を形成する(図11(C)参照。)。半導体層402、半導体層403、半導体層404を覆うように、レジストからなるマスク461を形成する。
A conductive film is formed using W on the insulating
ゲート電極層414をマスクとして、p型を付与する不純物元素451を、半導体層405に、半導体層表面に向かって30度から90度、90度から150度の角度θ1で斜めに添加し、第1のp型不純物領域415a、第1のp型不純物領域415bを形成する(図11(D)参照。)。p型を付与する不純物元素451は、斜めにドーピングされるため、第1のp型不純物領域415bは、ゲート電極層414で覆われた半導体層405にも形成される。一方、ゲート電極層414がマスクとなって、p型を付与する不純物元素451を遮蔽するため、第1のp型不純物領域415aは、ゲート電極層414が形成される下の半導体層405には形成されない。ここでは、第1のp型不純物領域415a、第1のp型不純物領域415bに、p型を付与する不純物元素が5×1017〜5×1018/cm3程度の濃度で含まれるように添加する。また、p型を付与する不純物元素が、5×1016〜1×1017/cm3程度の濃度で含まれるように添加してもよい。本実施の形態では、p型を付与する不純物元素としてボロン(B)を用いる。
Using the
次に、マスク461を除去し、半導体層403を覆うレジストからなるマスク462を形成する。マスク462は、新しく形成してもよいし、マスク461を加工して形成しても良い。ゲート電極層411、ゲート電極層413、ゲート電極層414をマスクとして、半導体層402、半導体層404、半導体層405に、半導体層表面にほぼ垂直な角度θ2でn型を付与する不純物元素を添加し、第1のn型不純物領域416a、第1のn型不純物領域416b、第1のn型不純物領域417a、第1のn型不純物領域417b、第1のn型不純物領域418a、第1のn型不純物領域418bを形成する(図12(A)参照。)。角度θ2は角度θ1と5度以上異なるように設定する。第1のp型不純物領域415a、第1のp型不純物領域415bには、p型を付与する不純物元素が添加されているため、n型不純物領域に反転するように、n型を付与する不純物元素を添加する。第1のn型不純物領域416a、第1のn型不純物領域416b、第1のn型不純物領域417a、第1のn型不純物領域417b、第1のn型不純物領域418a、第1のn型不純物領域418bに、代表的には濃度1×1017〜5×1018/cm3でn型を付与する不純物元素が含まれるように形成する。本実施の形態では、n型を付与する不純物元素としてリン(P)を用いる。n型を付与する不純物元素452は、ほぼ垂直に添加されるため、ゲート電極層411、ゲート電極層413、ゲート電極層414に遮蔽され、ゲート電極層411、ゲート電極層413、ゲート電極層414に覆われている半導体層402、半導体層404、半導体層405の領域には添加されない。よって、ゲート電極層414の下の半導体層中に形成された第1のp型不純物領域の一部は残存し、第2のp型不純物領域435となる。第2のp型不純物領域435は、Lov領域として形成される。
Next, the
マスク462をエッチング等によって除去し、半導体層402、半導体層404、半導体層405を覆うマスク463a、マスク463bを形成する。マスク463a、マスク463b及びゲート電極層412をマスクとして、p型を付与する不純物元素453を、半導体層403に、半導体層403表面とほぼ垂直に添加し、第3のp型不純物領域420a、第3のp型不純物領域420bを形成する(図12(B)参照。)。ここでは、第3のp型不純物領域420a、第3のp型不純物領域420bに、p型を付与する不純物元素が1×1020〜5×1021/cm3程度の濃度で含まれるように添加する。本実施の形態では、p型を付与する不純物元素としてボロン(B)を用いる。
The
マスク463a、マスク463bをエッチング等によって除去し、絶縁膜409、ゲート電極層411、ゲート電極層412、ゲート電極層413及びゲート電極層414上に絶縁層を形成し、異方性エッチングを行い、ゲート電極層411、ゲート電極層412、ゲート電極層413及びゲート電極層414の側面にサイドウォール421、サイドウォール422、サイドウォール423、サイドウォール424を形成する(図12(C)参照。)。本実施の形態では、サイドウォールを形成する絶縁層として酸化珪素を用いる。サイドウォール421、サイドウォール422、サイドウォール423、サイドウォール424を形成する際、絶縁層をゲート電極層411、ゲート電極層412、ゲート電極層413及びゲート電極層414上に残すように形成したり、ゲート電極層上に保護膜を形成したりしてもよい。
The
半導体層403を覆うレジストからなるマスク464を形成する。サイドウォール421、サイドウォール423、サイドウォール424、ゲート電極層411、ゲート電極層413、ゲート電極層414をマスクとして、半導体層402、半導体層404、半導体層405に、半導体層表面とほぼ垂直にn型を付与する不純物元素454を添加し、第2のn型不純物領域425a、第2のn型不純物領域425b、第2のn型不純物領域428a、第2のn型不純物領域428b、第2のn型不純物領域431a、第2のn型不純物領域431bを形成する(図13(A)参照。)。サイドウォールで覆われた半導体層中には、n型を付与する不純物元素454は添加されないので、低濃度不純物領域である第3のn型不純物領域426a、第3のn型不純物領域426b、第3のn型不純物領域429a、第3のn型不純物領域429b、第3のn型不純物領域432a、第3のn型不純物領域432bとなる。第2のn型不純物領域425a、第2のn型不純物領域425b、第2のn型不純物領域428a、第2のn型不純物領域428b、第2のn型不純物領域431a、第2のn型不純物領域431bは、高濃度不純物領域であるため、ソース領域又はドレイン領域として機能する。第2のn型不純物領域425a、第2のn型不純物領域425b、第2のn型不純物領域428a、第2のn型不純物領域428b、第2のn型不純物領域431a、第2のn型不純物領域431bに、n型を付与する不純物元素が5×1019〜5×1020/cm3程度の濃度で含まれるように添加する。本実施の形態では、n型を付与する不純物元素としてリン(P)を用いる。
A
一方低濃度不純物領域である第3のn型不純物領域426a、第3のn型不純物領域426b、第3のn型不純物領域429a、第3のn型不純物領域429b、第3のn型不純物領域432a、第3のn型不純物領域432bは、ゲート電極層411、ゲート電極層413、ゲート電極層414に覆われていないLoff領域で形成されるため、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐとともに、オフ電流を低減する効果がある。この結果、信頼性の高く、低消費電力の半導体装置を作製することが可能である。なお、半導体層402、半導体層404、半導体層405にはチャネル形成領域427、チャネル形成領域430、チャネル形成領域434が形成される。
On the other hand, a third n-
半導体層402、半導体層404、半導体層405を覆うレジストからなるマスク465a、マスク465bを形成する。マスク465a、マスク465b、サイドウォール422及びゲート電極層412をマスクとして、p型を付与する不純物元素455を、半導体層403に、半導体層403表面とほぼ垂直に添加し、第4のp型不純物領域436a、第4のp型不純物領域436b、第5のp型不純物領域437a、第5のp型不純物領域437bを形成する(図13(B)参照。)。ここでは、第4のp型不純物領域436a、第4のp型不純物領域436bに、p型を付与する不純物元素が1×1020〜5×1021/cm3程度の濃度で含まれるように添加する。また、第5のp型不純物領域437a、第5のp型不純物領域437bに、p型を付与する不純物元素が5×1018〜5×1019/cm3程度の濃度で含まれるように添加する。本実施の形態では、p型を付与する不純物元素としてボロン(B)を用いる。なお、半導体層403にはチャネル形成領域438が形成される。
第4のp型不純物領域436a、第4のp型不純物領域436bは、高濃度不純物領域であり、ソース領域又はドレイン領域として機能する。また、第5のp型不純物領域437a、第5のp型不純物領域437bは、低濃度p型不純物領域であり、ゲート電極層に覆われていないLoff領域として形成される。第5のp型不純物領域437a、第5のp型不純物領域437bはゲート電極層に覆われていないため、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐとともに、オフ電流を低減する効果がある。この結果、信頼性の高く、低消費電力の半導体装置を作製することが可能である。
The fourth p-
不純物元素を活性化するための、加熱処理やレーザ照射などを行い、水素化のための絶縁膜443を適宜形成する。加熱処理により水素化を行い、絶縁層446を形成する。不純物元素を活性化するための加熱処理と、水素化のための加熱処理を同工程で行ってもよく、工程を簡略化することができる。本実施の形態では、絶縁層446として、窒化酸化珪素膜と酸化窒化珪素膜を連続して成膜し、積層構造とする。
An insulating
絶縁層446、絶縁膜443、絶縁膜409、絶縁膜480、絶縁膜481、絶縁膜482、絶縁膜483にソース領域及びドレイン領域に達する開口部(コンタクトホール)を形成する。開口部にソース領域又はドレイン領域に接するソース電極層又はドレイン電極層440a、ソース電極層又はドレイン電極層440b、ソース電極層又はドレイン電極層441a、ソース電極層又はドレイン電極層441b、ソース電極層又はドレイン電極層442a、ソース電極層又はドレイン電極層442b、ソース電極層又はドレイン電極層439a、ソース電極層又はドレイン電極層439bを形成する(図14(A)参照。)。本実施の形態では、ソース電極層又はドレイン電極層としてAl、Ti、Alの積層を用いる。
Openings (contact holes) reaching the source and drain regions are formed in the insulating
また、図14(B)に示すように、ソース電極層又はドレイン電極層上に、ソース電極層又はドレイン電極層に達する開口部を有する絶縁層444を形成し、開口部に配線層445を形成する構造としてもよい。本実施の形態では、絶縁層444としてシロキサンポリマーを含む絶縁層を用い、配線層445はAl、Tiの積層を用いる。
In addition, as illustrated in FIG. 14B, an insulating
メモリトランジスタ470、pチャネル型薄膜トランジスタ471、nチャネル型薄膜トランジスタ472、低濃度p型不純物領域を有するnチャネル型薄膜トランジスタ473を、同一基板上に有する半導体装置を形成することができる。本実施の形態の半導体装置のメモリトランジスタ及び薄膜トランジスタは、チャネル方向に結晶粒界のほとんど存在しない半導体領域で形成されるため、高速動作が可能である。また、低濃度p型不純物領域を有するnチャネル型薄膜トランジスタを有するため、高速動作が可能であり、且つ消費電力が低減されたIDチップなどの半導体装置を形成することが可能である。
A semiconductor device including the
また、本実施の形態で作製するpチャネル型薄膜トランジスタ471、nチャネル型薄膜トランジスタ472、及び低濃度p型不純物領域を有するnチャネル型薄膜トランジスタは、ゲート絶縁層として、それぞれ半導体層表面に形成される絶縁膜481、絶縁膜482、絶縁膜483と、それらの上に形成される絶縁膜406及び絶縁膜409からなる積層を用いている。そのため、耐圧性が高く、高耐圧特性を有する薄膜トランジスタとすることができる。なお、絶縁膜409を除去してゲート絶縁層を絶縁膜481、絶縁膜482、絶縁膜483と、それらの上に形成される絶縁膜406との積層にすると、高速動作が可能な薄膜トランジスタとすることができる。このように、要求される機能によって、それに対応できる特性を有する薄膜トランジスタを作製し、半導体装置を作製することができる。
In addition, the p-channel
本発明を用いると、半導体層に、異なった導電型を付与する不純物元素を有する不純物領域を有するため、薄膜トランジスタの微細な特性の制御を行うことができる。このことによって、簡略な工程で、要求される機能を有する薄膜トランジスタを形成することができ、信頼性や電気的特性の高い半導体装置を低コストで作製することができる。即ち、プロセッサ、DRAM、画像処理回路、音声処理回路等の高速動作を重視する機能回路等と、バッファ回路、シフトレジスタ回路、レベルシフタ回路及びサンプリング回路等の高耐圧特性を重視する駆動回路等とを同一基板上に形成することが可能である。このため、システムLSI等の様々な機能及び構造の素子を有する半導体装置を、同一基板上に作製することができる。 When the present invention is used, the semiconductor layer has an impurity region having an impurity element imparting a different conductivity type, so that the fine characteristics of the thin film transistor can be controlled. Accordingly, a thin film transistor having a required function can be formed through a simple process, and a semiconductor device with high reliability and electrical characteristics can be manufactured at low cost. That is, a functional circuit that emphasizes high-speed operation such as a processor, a DRAM, an image processing circuit, and an audio processing circuit, and a drive circuit that emphasizes high breakdown voltage characteristics such as a buffer circuit, a shift register circuit, a level shifter circuit, and a sampling circuit. It can be formed on the same substrate. For this reason, semiconductor devices having elements having various functions and structures, such as a system LSI, can be manufactured on the same substrate.
本実施の形態は、実施形態1乃至6とそれぞれと組み合わせて用いることが可能である。
This embodiment mode can be used in combination with each of
(実施の形態8)
本発明の作製方法を用いて形成することができる半導体装置の1つに、IDチップがある。IDチップは、無線で識別情報などのデータの送受信が可能な半導体装置であり、様々な分野において実用化が進められている。IDチップは、無線タグ、RFID(Radio frequency identification)タグ、ICタグとも呼ばれている。また、ガラス基板を用いたIDチップをIDGチップ(Identification Glass Chip)、可撓性を有する基板を用いたIDチップをIDFチップ(Identification Flexible Chip)と呼ぶことができ、本発明はどちらでも適用できる。
(Embodiment 8)
One of semiconductor devices that can be formed using the manufacturing method of the present invention is an ID chip. An ID chip is a semiconductor device capable of transmitting and receiving data such as identification information wirelessly, and its practical use is being promoted in various fields. The ID chip is also called a wireless tag, an RFID (Radio frequency identification) tag, or an IC tag. In addition, an ID chip using a glass substrate can be called an IDG chip (Identification Glass Chip), and an ID chip using a flexible substrate can be called an IDF chip (Identification Flexible Chip). .
本発明の半導体装置の代表例である非接触型のRFID(Radio FrequencyIdentification)タグ、無線タグ等に代表されるIDチップの典型的なブロック図を図16に示す。図16には、認証データ等の固定データを読み出す簡単な機能を有する構成を示す。図16において、IDチップ1301は、アンテナ1302、高周波回路1303、電源回路1304、リセット回路1305、クロック発生回路1306、データ復調回路1307、データ変調回路1308、制御回路1309、不揮発性メモリ(NVMとよぶ)1310、ROM1311によって構成されている。
FIG. 16 shows a typical block diagram of an ID chip typified by a contactless RFID (Radio Frequency Identification) tag, a wireless tag, etc., which is a typical example of the semiconductor device of the present invention. FIG. 16 shows a configuration having a simple function of reading fixed data such as authentication data. In FIG. 16, an ID chip 1301 includes an antenna 1302, a high frequency circuit 1303, a power supply circuit 1304, a reset circuit 1305, a clock generation circuit 1306, a data demodulation circuit 1307, a data modulation circuit 1308, a control circuit 1309, and a nonvolatile memory (NVM). ) 1310 and
本実施の形態では、不揮発性メモリ1310として実施の形態5で作製するメモリトランジスタを用い、各回路に要求される機能に対応して本発明を用いて電気特性を制御された薄膜トランジスタを適宜用いる。つまり、高周波回路1303、リセット回路1305、クロック発生回路1306、データ復調回路1307、データ変調回路1308、制御回路1309、ROM1311を構成するトランジスタとして、高速動作をするトランジスタが必要な場合は、本発明を用いて高速動作の可能なトランジスタを同工程時に作製することができる。また電源回路1304を構成するトランジスタとして高耐圧特性を有するトランジスタが必要な場合は、本発明を用いて高耐圧特性を有するトランジスタを、メモリトランジスタと同時に作製することができる。以上より、同一基板上にRFIDタグを効率よく作製することが可能となる。さらに、IDチップ1301の低コスト化及び小型化を実現することが可能となる。
In this embodiment, the memory transistor manufactured in
また、図16に示した回路は全てガラス基板上、もしくはフレキシブル基板上、半導体基板上に形成されている。アンテナ1302は前記ガラス基板上、もしくはフレキシブル基板上、半導体基板上に形成されていてもよいし、基板の外部にあり、基板内部の半導体集積回路と接続されるものであってもよい。 Further, all the circuits shown in FIG. 16 are formed on a glass substrate, a flexible substrate, or a semiconductor substrate. The antenna 1302 may be formed on the glass substrate, a flexible substrate, or a semiconductor substrate, or may be outside the substrate and connected to a semiconductor integrated circuit inside the substrate.
高周波回路1303はアンテナ1302よりアナログ信号を受信し、またデータ変調回路1308より受け取ったアナログ信号をアンテナ1302から出力する回路である。電源回路1304は受信信号から定電源を生成する回路、リセット回路1305はリセット信号を生成する回路、クロック発生回路1306はクロック信号を発生する回路、データ復調回路1307は受信した信号からデータを抽出する回路、データ変調回路1308は制御回路から受け取ったデジタル信号をもとにアンテナへ出力するアナログ信号を生成、あるいは、アンテナ特性を変化させる回路であって、以上の回路からアナログ部が構成される。 The high frequency circuit 1303 is a circuit that receives an analog signal from the antenna 1302 and outputs the analog signal received from the data modulation circuit 1308 from the antenna 1302. The power supply circuit 1304 generates a constant power supply from the received signal, the reset circuit 1305 generates a reset signal, the clock generation circuit 1306 generates a clock signal, and the data demodulation circuit 1307 extracts data from the received signal. The circuit / data modulation circuit 1308 generates an analog signal to be output to the antenna based on the digital signal received from the control circuit, or changes the antenna characteristics, and the analog circuit includes the above circuit.
一方、制御回路1309は受信した信号から抽出したデータを受け取って、データ読み出しを行う。具体的には、NVM1310やROM1311のアドレス信号を生成して、データの読み出しを行い、読み出したデータをデータ変調回路に送る。以上の回路からデジタル部が構成されている。
On the other hand, the control circuit 1309 receives data extracted from the received signal and performs data reading. Specifically, an address signal of the
このように、本発明を用いて、高信頼性、高性能なIDチップを作製することができる。本実施の形態は、実施の形態1乃至7と組み合わせて用いることができる。
As described above, a highly reliable and high-performance ID chip can be manufactured using the present invention. This embodiment mode can be combined with any of
(実施の形態9)
図17(A)に、本発明の半導体装置の一つであるIDチップの一形態を、斜視図で示す。集積回路として、いろいろな信号処理機能を有する集合体であるプロセッサ、プロセッサをシステムとして有するシステムプロセッサを用いることができる。1101は集積回路、1102はアンテナに相当し、アンテナ1102は集積回路1101に接続されている。1103はカバー材としても機能する支持体、1104はカバー材に相当する。集積回路1101及びアンテナ1102は、支持体1103上に形成されており、カバー材1104は集積回路1101及びアンテナ1102を覆うように支持体1103と重なっている。なおカバー材1104は必ずしも用いる必要はないが、集積回路1101及びアンテナ1102をカバー材1104で覆うことで、IDチップの機械的強度を高めることができる。
(Embodiment 9)
FIG. 17A is a perspective view showing one mode of an ID chip which is one of the semiconductor devices of the present invention. As the integrated circuit, a processor which is an aggregate having various signal processing functions and a system processor having the processor as a system can be used. 1101 is an integrated circuit, 1102 is an antenna, and the
図17(B)に、本発明の半導体装置の一つであるICカードの一形態を、斜視図で示す。1105は集積回路、1106はアンテナに相当し、アンテナ1106は集積回路1105に接続されている。1108はインレットシートとして機能する基板、1107、1109はカバー材に相当する。集積回路1105及びアンテナ1106は基板1108上に形成されており、基板1108は2つのカバー材1107、カバー材1109の間に挟まれている。なお本発明のICカードは、集積回路1105に接続された表示装置を有していても良い。
FIG. 17B is a perspective view showing one mode of an IC card which is one of the semiconductor devices of the present invention.
次に図18(A)及び(B)に、図17(A)に示すIDチップの、E−Fにおける断面図を示す。しかし、図18では、カバー材1104ではなく、より薄膜のカバー膜1150で封止されており、支持体上に直接集積回路1101を形成している例である。もちろん、カバー膜1150上に、カバー材1104を形成してもよい。IDチップは、カバー材としても機能する支持体1103とカバー膜1150とによって封止され、集積回路1101及びそれに接続されるアンテナ1102とを有している。
18A and 18B are cross-sectional views taken along the line EF of the ID chip shown in FIG. However, FIG. 18 shows an example in which the
集積回路1101は、実施の形態1乃至8のいずれかで示される集積回路を用いて形成することができる。また、集積回路1101に用いられる半導体素子はこれに限定されない。例えば、薄膜トランジスタの他に、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどを用いることができる。
The
図18(A)で示すように、集積回路1101の薄膜トランジスタ上には層間絶縁膜1110が形成され、層間絶縁膜1110上には、アンテナ1102が形成され、保護膜として機能するカバー膜1150で封止されている。
As shown in FIG. 18A, an
一方、図18(B)で示すように、層間絶縁膜1110上に、窒化珪素膜等からなるバリア膜1121を形成し、その上にアンテナ1102が形成されていてもよい。
On the other hand, as shown in FIG. 18B, a
バリア膜を設けることにより、集積回路1101が汚染されることなく、信頼性を向上させたIDチップを提供することができる。また図18においては、集積回路1101と支持体1103の間に窒化珪素等からなる下地膜を形成しており、集積回路を窒化珪素膜等のバリア機能をもつ膜で覆う構造であるので、さらに水分などの汚染を防ぎ、信頼性を向上させることができる。
By providing the barrier film, an ID chip with improved reliability can be provided without the
アンテナ1102は、金、銀、銅、アルミニウムまたはそれらでメッキされた金属であることが望ましい。
The
本実施の形態では、集積回路と、集積回路の層間絶縁膜上に形成されたアンテナとを有する積層体を異なるカバー材で接着した例を示したが、これに限定されず、アンテナが形成されたカバー材と集積回路とを接着材で固定しても良い。このとき、異方性導電接着剤又は異方性導電フィルムを用いて、UV処理又は超音波処理を行うことで集積回路とアンテナとを接続するが、本発明はこの方法に制約されず、様々な方法を用いることができる。また、アンテナはIDチップのサイズと必ずしも同等である必要はなく、より大きくてもよいし小さくてもよく適宜設定すればよい。また、信号の送受信は、無線などの電磁波、光などを用いることができる。 In this embodiment mode, an example in which a stacked body including an integrated circuit and an antenna formed over an interlayer insulating film of the integrated circuit is bonded with different cover materials is described; however, the present invention is not limited thereto, and an antenna is formed. The cover material and the integrated circuit may be fixed with an adhesive. At this time, the integrated circuit and the antenna are connected by performing UV treatment or ultrasonic treatment using an anisotropic conductive adhesive or an anisotropic conductive film, but the present invention is not limited to this method, and various Can be used. Further, the antenna is not necessarily equal to the size of the ID chip, and may be larger or smaller and may be set as appropriate. For signal transmission / reception, radio waves such as electromagnetic waves and light can be used.
本実施の形態では、集積回路を支持体に直接形成し、カバー膜1150として窒化珪素等の緻密な膜を用いるが、剥離プロセスによって、集積回路を形成し、支持体とカバー材に接着する構造でもよい。支持体、カバー材は、プラスチック、有機樹脂、紙、繊維、カーボングラファイト等可とう性を有する材料を用いることができる。カバー材に生分解性樹脂を用いることにより、バクテリア等に分解され土壌に還元される。また、さらに、本実施の形態の集積回路は、シリコン、アルミニウム、酸素、窒素等で形成されているため、無公害性のIDチップを形成することが可能である。また、カバー材に紙、繊維、カーボングラファイト等の焼却無公害素材を用いることにより、使用済みIDチップの焼却、又は裁断することが可能である。また、これらの材料を用いたIDチップは、焼却しても有毒ガスを発生しないため、無公害である。
In this embodiment mode, an integrated circuit is formed directly on a support and a dense film such as silicon nitride is used as the
剥離プロセスによって形成された集積回路を支持体、カバー材に接着する場合、支持体、カバー材に挟まれた集積回路の厚さは、5μm以下、好ましくは0.1μm〜3μmの厚さを有するように形成するとよい。また、支持体、カバー材を重ねたときの厚さをdとしたとき、支持体、カバー材のそれぞれの厚さは、好ましくは(d/2)±30μm、さらに好ましくは(d/2)±10μmとする。また、支持体1103、第2のカバー材の厚さは10μm〜200μmであることが望ましい。さらに、集積回路1101の面積は5mm角(25mm2)以下であり、望ましくは0.3mm角〜4mm角(0.09mm2〜16mm2)の面積を有するとよい。支持体1103、カバー材は、有機樹脂材料で形成すると、折り曲げに対して強い特性を有する。また、剥離プロセスにより形成した集積回路であると、単結晶半導体に比べて、折り曲げに対して強い特性を有する。そして、集積回路と、支持体、カバー材とは空隙がないように、密着させることができるため、完成したIDチップ自体も折り曲げに対して強い特性を有する。このような支持体、カバー材で囲われた集積回路は、他の個体物の表面または内部に配置しても良いし、紙の中に埋め込んでも良い。
When the integrated circuit formed by the peeling process is bonded to the support and the cover material, the thickness of the integrated circuit sandwiched between the support and the cover material is 5 μm or less, preferably 0.1 μm to 3 μm. It is good to form like this. Further, when the thickness when the support and the cover material are overlapped is defined as d, the thickness of each of the support and the cover material is preferably (d / 2) ± 30 μm, more preferably (d / 2). ± 10 μm. The thickness of the
本実施の形態は、上記の実施の形態1乃至8のいずれとも自由に組み合わせることができる。
(実施の形態10)
本実施の形態では、本発明の半導体装置の代表例であるプロセッサ(CPUなど)の1チップのブロック図を図19を用いて説明する。
This embodiment mode can be freely combined with any of
(Embodiment 10)
In this embodiment mode, a block diagram of one chip of a processor (such as a CPU) which is a typical example of a semiconductor device of the present invention will be described with reference to FIG.
まず、オペコードがデータバスインターフェース1001に入力されると、解析回路1003(Instruction Decoderともいう)においてコードが解読され、信号が制御信号発生回路1004(CPU Timing Control)に入力される。信号が入力されると、制御信号発生回路1004から、演算回路1009(以下、ALUと示す)、および記憶回路1010(以下、レジスタと示す)に制御信号が出力される。 First, when the operation code is input to the data bus interface 1001, the analysis circuit 1003 (also referred to as instruction decoder) decodes the code, and the signal is input to the control signal generation circuit 1004 (CPU Timing Control). When a signal is input, a control signal is output from the control signal generation circuit 1004 to the arithmetic circuit 1009 (hereinafter referred to as ALU) and the storage circuit 1010 (hereinafter referred to as register).
なお、制御信号発生回路1004には、ALU1009を制御するALUコントローラ1005(以下、ACONと示す)、レジスタ1010を制御する回路1006(以下、RCONと示す)、タイミングを制御するタイミングコントローラ1007(以下、TCONと示す)、および割り込みを制御する割り込みコントローラ1008(以下、ICONと示す)を含む。
The control signal generation circuit 1004 includes an ALU controller 1005 (hereinafter referred to as ACON) that controls the
一方、オペランドがデータバスインターフェース1001に入力されると、ALU1009、およびレジスタ1010に出力される。そして、制御信号発生回路1004から入力された制御信号に基づく処理(例えば、メモリリードサイクル、メモリライトサイクル、あるいはI/Oリードサイクル、I/Oライトサイクル等)がなされる。
On the other hand, when an operand is input to the data bus interface 1001, it is output to the
なお、レジスタ1010は、汎用レジスタ、スタックポインタ(SP)、プログラムカウンタ(PC)等により構成される。 Note that the register 1010 includes a general-purpose register, a stack pointer (SP), a program counter (PC), and the like.
また、アドレスコントローラー1011(以下、ADRCと示す)は、16ビットのアドレスを出力する。 An address controller 1011 (hereinafter referred to as ADRC) outputs a 16-bit address.
なお、本実施の形態に示したプロセッサの構成は、本発明の作製方法を用いて形成されるプロセッサの一例であり、本発明の構成を限定するものではない。従って、本実施の形態に示す構成以外の公知のプロセッサの構成を用いることも可能である。 Note that the structure of the processor described in this embodiment mode is an example of a processor formed using the manufacturing method of the present invention, and does not limit the structure of the present invention. Therefore, a known processor configuration other than the configuration described in this embodiment can also be used.
本実施の形態は、実施の形態1乃至9とそれぞれと組み合わせて用いることができる。
(実施の形態11)
This embodiment mode can be used in combination with each of
(Embodiment 11)
本発明を半導体装置の一例であるシステムLSIに適用する場合について、図20を用いて説明する。 The case where the present invention is applied to a system LSI which is an example of a semiconductor device will be described with reference to FIG.
なお、システムLSIとは、特定の用途を想定した装置の内部に組み込まれ、装置の制御やデータ処理を行うシステムを構成するLSIである。用途は多岐にわたり、例えば、携帯電話、PDA、DSC、テレビジョン装置、プリンタ、FAX、ゲーム機、カーナビゲーション、DVDプレーヤ、などを挙げることができる。 The system LSI is an LSI that is incorporated in a device that assumes a specific application and constitutes a system that controls the device and performs data processing. Applications are diverse and include, for example, mobile phones, PDAs, DSCs, television devices, printers, FAX machines, game machines, car navigation systems, DVD players, and the like.
図20に示すのは、システムLSIの一例である。システムLSIは典型的にはプロセッサ(CPU)コア1601、不揮発性メモリ(NVMと示す。)1604、クロックコントローラ1603、メインメモリ1602、メモリコントローラ1605、割り込みコントローラ1606、I/Oポート1607等から構成される。もちろん、図20に示すシステムLSIは簡略化した一例であり、実際のシステムLSIはその用途によって多種多様な回路設計が行われる。I/Oポート1607としては、信号を、あらゆる周波数を有する電磁波(無線など)、光などを用いることができるアンテナなどの装置を用いることができる。
FIG. 20 shows an example of a system LSI. The system LSI typically includes a processor (CPU) core 1601, a non-volatile memory (NVM) 1604, a
NVM1604に実施の形態7で作製するメモリトランジスタを用いることができる。
The memory transistor manufactured in Embodiment 7 can be used for the
また、プロセッサコア1601、クロックコントローラ1603、メインメモリ1602、メモリコントローラ1605、割り込みコントローラ1606、I/Oポート1607を構成するトランジスタとして、本発明を用いて作製される高速動作が可能なトランジスタを用いることができる。これより、同一基板上に様々な回路を作製することが可能となる。
In addition, as a transistor constituting the processor core 1601, the
本実施の形態は、実施の形態1乃至10とそれぞれと組み合わせて用いることができる。
(実施の形態12)
This embodiment mode can be used in combination with each of
(Embodiment 12)
本発明の半導体装置の用途は広範にわたるが、例えば、本発明の半導体装置の一形態であるIDチップは、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。また、IDチップのかわりに、プロセッサチップを用いることもできる。 The semiconductor device of the present invention has a wide range of uses. For example, an ID chip which is one form of the semiconductor device of the present invention is a banknote, a coin, securities, certificates, bearer bonds, packaging containers, books It can be used for recording media, personal items, vehicles, foods, clothing, health supplies, daily necessities, medicines, electronic devices, and the like. A processor chip can be used instead of the ID chip.
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの(金券)、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し、IDチップ20を設けることができる(図21(A)参照)。証書類とは、運転免許証、住民票等を指し、IDチップ21を設けることができる(図21(B)参照)。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指し、IDチップ23を設けることができる(図21(D)参照)。書籍類とは、書物、本等を指し、IDチップ24を設けることができる(図21(E)参照)。記録媒体とは、DVDソフト、ビデオテープ等を指、IDチップ25を設けることができる(図21(F)参照)。乗物類とは、自転車等の車両、船舶等を指し、IDチップ26を設けることができる(図21(G)参照)。身の回り品とは、鞄、眼鏡等を指し、IDチップ27を設けることができる(図21(H)参照)。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、EL表示装置、テレビジョン装置(テレビ受像機、薄型テレビ受像機)、携帯電話等を指す。
Banknotes and coins are money that circulates in the market, and include those that are used in the same way as money in a specific area (cash vouchers), commemorative coins, and the like. Securities refer to checks, securities, promissory notes, and the like, and can be provided with an ID chip 20 (see FIG. 21A). The certificate refers to a driver's license, a resident's card, and the like, and an
紙幣、硬貨、有価証券類、証書類、無記名債券類等にIDチップを設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等にIDチップを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等にIDチップを設けることにより、偽造や盗難の防止、薬品類ならば、薬の服用の間違いを防止することができる。IDチップの設け方としては、物品の表面に貼ったり、物品に埋め込んだりして設ける。例えば、本ならば紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。 Forgery can be prevented by providing ID chips on bills, coins, securities, certificates, bearer bonds, and the like. In addition, by providing ID chips for personal items such as packaging containers, books, recording media, food items, daily necessities, electronic devices, etc., the efficiency of inspection systems and rental store systems can be improved. it can. By providing ID chips on vehicles, health supplies, medicines, etc., counterfeiting and theft can be prevented, and medicines can prevent mistakes in taking medicines. The ID chip is provided by being stuck on the surface of the article or embedded in the article. For example, a book may be embedded in paper, and a package made of an organic resin may be embedded in the organic resin.
プロセッサチップは、生物の生体反応(生体信号(脳波、心電図、筋電図、血圧など))を測定評価する装置としても用いることができ、医療の分野でも活用することができる。図21(C)に、人体に複数のプロセッサチップの取り付けることによって、脳波を測定する例を示す。人体に設けられた複数のプロセッサチップ22a、プロセッサチップ22b、プロセッサチップ22cから得られた情報を解析し、脳波を測定する。脳波やプロセッサチップから得られる情報によって、肉体的な健康状態や精神状態を知ることができる。また、プロセッサチップは小型で軽量なため、被験者に対する負担が軽減することができる。
The processor chip can also be used as an apparatus for measuring and evaluating a biological response of a living organism (biological signals (eg, electroencephalogram, electrocardiogram, electromyogram, blood pressure)), and can also be used in the medical field. FIG. 21C shows an example of measuring an electroencephalogram by attaching a plurality of processor chips to the human body. Information obtained from a plurality of
また、物の管理や流通のシステムに応用することが可能な例を図22を用いて説明する。ここでは、商品へIDチップ(プロセッサチップ)を実装する例を説明する。図22(A)に示すように、ビール瓶1400にラベル1401を用いてIDチップ1402を実装する。 An example that can be applied to an object management or distribution system will be described with reference to FIG. Here, an example in which an ID chip (processor chip) is mounted on a product will be described. As shown in FIG. 22A, an ID chip 1402 is mounted on a beer bottle 1400 using a label 1401.
IDチップ1402には、製造日、製造場所、使用材料等の基本事項を記録する。このような基本事項は、書き換える必要がないためマスクROMや本発明のメモリトランジスタ等の書き換え不能なメモリを用いて記録するとよい。加えてIDチップ1402には、各ビール瓶の配送先、配送日時等の個別事項を記録する。例えば、図22(B)に示すように、ビール瓶1400がベルトコンベア1412により流れ、ライタ装置1413を通過するときに、各配送先、配送日時を記録することができる。このような個別事項は、EEROM等の書き換え、消去可能なメモリを用いて記録するとよい。 In the ID chip 1402, basic items such as a manufacturing date, a manufacturing place, and a material used are recorded. Such basic matters do not need to be rewritten, and are preferably recorded using a non-rewritable memory such as a mask ROM or the memory transistor of the present invention. In addition, the ID chip 1402 records individual items such as the delivery destination and delivery date and time of each beer bottle. For example, as shown in FIG. 22B, when the beer bottle 1400 flows by the belt conveyor 1412 and passes through the writer device 1413, each delivery destination and delivery date and time can be recorded. Such individual items may be recorded using a rewritable and erasable memory such as EEROM.
また配達先から購入された商品情報がネットワークを通じて物流管理センターへ送信されると、この商品情報に基づき、ライタ装置又は当該ライタ装置を制御するパーソナルコンピュータ等が配送先や配送日時を算出し、IDチップへ記録するようなシステムを構築するとよい。 When product information purchased from a delivery destination is transmitted to the distribution management center through the network, based on this product information, the writer device or a personal computer that controls the writer device calculates the delivery destination and delivery date and time. A system that records on a chip should be constructed.
また配達はケース毎に行われるため、ケース毎、又は複数のケース毎にIDチップを実装し、個別事項を記録することもできる。 Since delivery is performed for each case, an ID chip can be mounted for each case or for each of a plurality of cases, and individual items can be recorded.
このような複数の配達先が記録されうる商品は、IDチップを実装することにより、手作業で行う入力にかかる時間を削減でき、それに起因した入力ミスを低減することができる。加えて物流管理の分野において最もコストのかかる人件費用を削減することができる。従って、IDチップを実装したことにより、ミスの少ない、低コストな物流管理を行うことができる。 By mounting an ID chip on such a product on which a plurality of delivery destinations can be recorded, it is possible to reduce the time required for manual input and to reduce input errors caused by the time. In addition, labor costs that are the most expensive in the field of logistics management can be reduced. Therefore, by mounting the ID chip, it is possible to carry out low-cost logistics management with few mistakes.
さらに配達先において、ビールに合う食料品や、ビールを使った料理法等の応用事項を記録してもよい。その結果、食料品等の宣伝を兼ねることができ、消費者の購買意欲を高めることができる。このような応用事項は、EEROM等の書き換え、消去可能なメモリを用いて記録するとよい。このようにIDチップを実装することにより、消費者へ提供できる情報を増大させることができるため、消費者は安心して商品を購入することができる。 Furthermore, application items such as foods suitable for beer and cooking methods using beer may be recorded at the delivery destination. As a result, it can serve as an advertisement for foods and the like, and the consumer's willingness to purchase can be enhanced. Such application items may be recorded using a rewritable and erasable memory such as EEROM. By mounting the ID chip in this way, information that can be provided to the consumer can be increased, so that the consumer can purchase the product with peace of mind.
本実施例では、本発明の効果を実験結果に基づき説明する。 In this example, the effect of the present invention will be described based on experimental results.
本発明を用いて作製された薄膜トランジスタの電流電圧(I−V)特性についてシミュレーションによる実験を行った。測定する薄膜トランジスタは、nチャネル型薄膜トランジスタ(構造A)低濃度p型不純物領域を有するnチャネル型薄膜トランジスタを4種類(構造B、構造C、構造D、構造E)、pチャネル型薄膜トランジスタ(構造F)、低濃度n型不純物領域を有するpチャネル型薄膜トランジスタを4種類(構造G、構造H、構造I、構造J)、合計10種類である。図23(B)、図24(B)、図25(B)、図26(B)に薄膜トランジスタの各構造を示す。 An experiment by simulation was conducted on the current-voltage (IV) characteristics of the thin film transistor manufactured using the present invention. The thin film transistors to be measured are n-channel thin film transistors (structure A), four types of n-channel thin film transistors having a low-concentration p-type impurity region (structure B, structure C, structure D, structure E), and p-channel thin film transistors (structure F). There are four types (structure G, structure H, structure I, structure J) of p-channel thin film transistors having low-concentration n-type impurity regions, for a total of ten types. FIG. 23B, FIG. 24B, FIG. 25B, and FIG. 26B each show a structure of a thin film transistor.
低濃度p型不純物領域を有するnチャネル型薄膜トランジスタの電流電圧(I−V)特性のシミュレーション結果について、図23及び図24を用いて説明する。図23(A)は、図23(B)に示すモデル図を想定し、標準のnチャネル型薄膜トランジスタ及びドレイン側に低濃度p型不純物領域(以下、p―と示す。)を設けたnチャネル型薄膜トランジスタのI−V特性を示す。 Simulation results of current-voltage (IV) characteristics of an n-channel thin film transistor having a low-concentration p-type impurity region will be described with reference to FIGS. FIG. 23A assumes a model diagram shown in FIG. 23B, and an n-channel in which a standard n-channel thin film transistor and a low-concentration p-type impurity region (hereinafter referred to as p−) are provided on the drain side. The IV characteristic of a thin film transistor is shown.
図23(B)には、それぞれの薄膜トランジスタの構造を示す。構造AはLoffを有する標準のnチャネル型薄膜トランジスタ、構造Bはp-の幅を100nmとしたnチャネル型薄膜トランジスタ、構造Cはp-の幅を300nmとしたnチャネル型薄膜トランジスタである。また、それぞれの薄膜トランジスタのL/Wを1000/20000nm、Loff領域の幅を300nm、ゲート絶縁層の膜厚を20nm、ソース領域及びドレイン領域(n+と示す。)の不純物濃度を1×1020cm-3、Loff領域の不純物濃度を1×1018cm-3、p-の不純物濃度を1×1018cm-3として、I−V特性のシミュレーションを行った。 FIG. 23B illustrates the structure of each thin film transistor. Structure A is a standard n-channel thin film transistor having Loff, structure B is an n-channel thin film transistor with a p − width of 100 nm, and structure C is an n-channel thin film transistor with a p − width of 300 nm. In addition, L / W of each thin film transistor is 1000/20000 nm, the width of the Loff region is 300 nm, the thickness of the gate insulating layer is 20 nm, and the impurity concentration of the source region and the drain region (denoted as n + ) is 1 × 10 20. The IV characteristics were simulated by setting the impurity concentration of cm −3 , the Loff region to 1 × 10 18 cm −3 , and the impurity concentration of p − to 1 × 10 18 cm −3 .
図23(A)において実線が構造AのI−V特性、破線がそれぞれをp-有する構造B及び構造CのI−V特性を示す。p-を有することにより、薄膜トランジスタのしきい値が正側へシフトしていることが分かる。また、p-の幅が大きくなるほど(即ち、構造Bより構造Cの方が)しきい値のシフト量が大きくなっていることが分かる。 In FIG. 23A, the solid line indicates the IV characteristics of the structure A, and the broken line indicates the IV characteristics of the structures B and C each having p − . It can be seen that by having p − , the threshold value of the thin film transistor is shifted to the positive side. It can also be seen that the shift amount of the threshold value increases as the width of p− increases (that is, in the structure C than in the structure B).
図24は、p-をソース側に有する薄膜トランジスタのI−V特性のシミュレーション結果を示す。図24(A)は、図24(B)に示すモデル図を想定し、標準のnチャネル型薄膜トランジスタ、及びソース側に低濃度p型不純物領域(以下、p―と示す。)を有するnチャネル型薄膜トランジスタのI−V特性を示す。 FIG. 24 shows a simulation result of IV characteristics of a thin film transistor having p − on the source side. FIG. 24A assumes a model diagram shown in FIG. 24B, and an n-channel having a standard n-channel thin film transistor and a low-concentration p-type impurity region (hereinafter referred to as p−) on the source side. The IV characteristic of a thin film transistor is shown.
図24(B)には、それぞれの薄膜トランジスタの構造を示す。構造Aは、図23(B)に示した標準のnチャネル型薄膜トランジスタと同様であり、構造Dはp-の幅を100nmとしたnチャネル型薄膜トランジスタ、構造Eはp-の幅を300nmとしたnチャネル型薄膜トランジスタである。また、それぞれの薄膜トランジスタのL/W、Loff領域幅、ゲート絶縁層の膜厚、n+の濃度は図23で用いた値と同様の値を用いた。 FIG. 24B illustrates the structure of each thin film transistor. Structure A is the same as the standard n-channel thin film transistor shown in FIG. 23B, structure D is an n-channel thin film transistor with a p − width of 100 nm, and structure E has a p − width of 300 nm. It is an n-channel thin film transistor. In addition, L / W, Loff region width, gate insulating layer thickness, and n + concentration of each thin film transistor were the same as those used in FIG.
図24(A)において実線が構造AのI−V特性、破線がそれぞれをp-有する構造D及び構造EのI−V特性を示す。p-を有することにより、薄膜トランジスタのしきい値が正側へシフトしている。また、p-の幅が大きくなるほど(即ち、構造Dより構造Eの方が)しきい値のシフト量が大きくなっている。さらに、カットオフ電流(Icut)が標準のnチャネル型薄膜トランジスタよりも下がっている。カットオフ電流(Icut) とは、Id −Vg 特性において、ゲート電圧Vg が0V の時のドレイン電流Idの値である。 In FIG. 24A, the solid line indicates the IV characteristics of the structure A, and the broken line indicates the IV characteristics of the structures D and E each having p − . By having p − , the threshold value of the thin film transistor is shifted to the positive side. Further, the threshold shift amount increases as the width of p− increases (that is, in the structure E than in the structure D). Furthermore, the cut-off current (Icut) is lower than that of a standard n-channel thin film transistor. The cut-off current (Icut) is the value of the drain current Id when the gate voltage Vg is 0 V in the Id-Vg characteristic.
以上のように、ゲート電極に覆われ、かつチャネル形成領域とソース領域又はドレイン領域の一方とに低濃度p型不純物領域を有するnチャネル型薄膜トランジスタを用いることにより、しきい値がシフトしカットオフ電流が低減する。従来、高速動作を必要とされるプロセッサ、DRAM、画像処理回路、音声処理回路等の薄膜トランジスタは、短チャネル構造であったが、チャネル長が短いと、しきい値が低下し、カットオフ電流が増加するという問題があった。しかし、本実施例の薄膜トランジスタは、短チャネル構造でカットオフ電流を低減することが可能である。このような薄膜トランジスタを要所に用いることで、半導体装置全体の消費電力を低減することが可能となる。例えば、ロジック用の薄膜トランジスタと電源との間に、このような薄膜トランジスタを接続し、動作時にはオン状態とし、非動作状態にはオフ状態とすることで、待機時の消費電力を低減することが可能となる。あるいは、特に高速動作を必要としないブロックにおいて、当該薄膜トランジスタでロジックを形成することで、消費電力を低減することが可能である。 As described above, by using an n-channel thin film transistor that is covered with a gate electrode and has a low concentration p-type impurity region in one of a channel formation region and a source region or a drain region, the threshold value is shifted and cut off. The current is reduced. Conventionally, thin film transistors such as processors, DRAMs, image processing circuits, and audio processing circuits that require high-speed operation have a short channel structure. However, if the channel length is short, the threshold value decreases and the cut-off current decreases. There was a problem of increasing. However, the thin film transistor of this embodiment can reduce the cut-off current with a short channel structure. By using such a thin film transistor at a key point, the power consumption of the entire semiconductor device can be reduced. For example, it is possible to reduce power consumption during standby by connecting such a thin film transistor between a thin film transistor for logic and a power source and turning it on during operation and turning it off during non-operation. It becomes. Alternatively, power consumption can be reduced by forming logic with the thin film transistors in a block that does not particularly require high-speed operation.
低濃度n型不純物領域を有するpチャネル型薄膜トランジスタの電流電圧(I−V)特性のシミュレーション結果について、図25及び図26を用いて説明する。図25(A)は、図25(B)に示すモデル図を想定し、標準のpチャネル型薄膜トランジスタ及びドレイン側に低濃度n型不純物領域(以下、n―と示す。)を設けたpチャネル型薄膜トランジスタのI−V特性を示す。 Simulation results of current-voltage (IV) characteristics of a p-channel thin film transistor having a low-concentration n-type impurity region will be described with reference to FIGS. FIG. 25A assumes a model diagram shown in FIG. 25B, and a standard p-channel thin film transistor and a p-channel provided with a low-concentration n-type impurity region (hereinafter referred to as n−) on the drain side. The IV characteristic of a thin film transistor is shown.
図25(B)には、それぞれの薄膜トランジスタの構造を示す。構造FはLoffを有する標準のpチャネル型薄膜トランジスタ、構造Gはn-の幅を100nmとしたpチャネル型薄膜トランジスタ、構造Hはn-の幅を300nmとしたpチャネル型薄膜トランジスタである。また、それぞれの薄膜トランジスタのL/Wを1000/20000nm、Loff領域の幅を300nm、ゲート絶縁層の膜厚を20nm、ソース領域及びドレイン領域(p+と示す。)の不純物濃度を1×1020cm-3、Loff領域の不純物濃度を1×1018cm-3、p-の不純物濃度を1×1018cm-3として、I−V特性のシミュレーションを行った。 FIG. 25B illustrates the structure of each thin film transistor. The structure F is a standard p-channel thin film transistor having Loff, the structure G is a p-channel thin film transistor with an n − width of 100 nm, and the structure H is a p-channel thin film transistor with an n − width of 300 nm. In addition, L / W of each thin film transistor is 1000/20000 nm, the width of the Loff region is 300 nm, the thickness of the gate insulating layer is 20 nm, and the impurity concentration of the source region and the drain region (denoted as p + ) is 1 × 10 20. The IV characteristics were simulated by setting the impurity concentration of cm −3 , the Loff region to 1 × 10 18 cm −3 , and the impurity concentration of p − to 1 × 10 18 cm −3 .
図25(A)において実線が構造FのI−V特性、破線がそれぞれをn-を有する構造G及び構造HのI−V特性を示す。n-を有することにより、薄膜トランジスタのしきい値が負側へシフトしていることが分かる。また、n-の幅が大きくなるほど(即ち、構造Gより構造Hの方が)しきい値のシフト量が大きくなっていることが分かる。 In FIG. 25A, the solid line indicates the IV characteristics of the structure F, and the broken lines indicate the IV characteristics of the structures G and H each having n − . It can be seen that by having n − , the threshold value of the thin film transistor is shifted to the negative side. It can also be seen that the shift amount of the threshold value increases as the width of n− increases (that is, in the structure H than in the structure G).
図26は、n-をソース側に有するpチャネル型薄膜トランジスタのI−V特性のシミュレーション結果を示す。図26(A)は、図26(B)に示すモデル図を想定し、標準のpチャネル型薄膜トランジスタ、及びソース側に低濃度n型不純物領域(以下、n―と示す。)を有するpチャネル型薄膜トランジスタのI−V特性を示す。 FIG. 26 shows simulation results of IV characteristics of a p-channel thin film transistor having n − on the source side. FIG. 26A assumes a model diagram shown in FIG. 26B, and shows a standard p-channel thin film transistor and a p-channel having a low-concentration n-type impurity region (hereinafter referred to as n−) on the source side. The IV characteristic of a thin film transistor is shown.
図26(B)には、それぞれの薄膜トランジスタの構造を示す。構造Fは、図26(B)に示した標準のpチャネル型薄膜トランジスタと同様であり、構造Iはn-の幅を100nmとしたpチャネル型薄膜トランジスタ、構造Jはn-の幅を300nmとしたpチャネル型薄膜トランジスタである。また、それぞれの薄膜トランジスタのL/W、Loff領域幅、ゲート絶縁層の膜厚、p+の濃度は図26で用いた値と同様の値を用いた。 FIG. 26B illustrates the structure of each thin film transistor. The structure F is the same as the standard p-channel thin film transistor shown in FIG. 26B, the structure I is a p-channel thin film transistor with an n − width of 100 nm, and the structure J has an n − width of 300 nm. This is a p-channel thin film transistor. In addition, L / W, Loff region width, gate insulating layer thickness, and p + concentration of each thin film transistor were the same as those used in FIG.
図26(A)において実線が構造FのI−V特性、破線がそれぞれをn-有する構造I及び構造JのI−V特性を示す。n-を有することにより、薄膜トランジスタのしきい値が負側へシフトしている。また、n-の幅が大きくなるほど(即ち、構造Iより構造Jの方が)しきい値のシフト量が大きくなっている。さらに、カットオフ電流(Icut)が標準のpチャネル型薄膜トランジスタよりも下がっている。即ち、nチャネル型薄膜トランジスタと同様に、高速動作が可能であり、かつ消費電力を低減することが可能である。 In FIG. 26A, the solid line indicates the IV characteristics of the structure F, and the broken line indicates the IV characteristics of the structure I and the structure J each having n − . By having n − , the threshold value of the thin film transistor is shifted to the negative side. In addition, the threshold shift amount increases as the width of n− increases (that is, in the structure J than in the structure I). Further, the cut-off current (Icut) is lower than that of a standard p-channel thin film transistor. That is, like an n-channel thin film transistor, high-speed operation is possible and power consumption can be reduced.
Claims (28)
前記半導体層は、チャネル形成領域と、ソース領域と、ドレイン領域と、前記チャネル形成領域及び前記ソース領域の間に不純物領域とを有し、
前記チャネル形成領域と前記ドレイン領域とは接して設けられ、
前記ゲート絶縁層を介して、前記チャネル形成領域及び前記不純物領域上にゲート電極層を有することを特徴とする半導体装置。 Having a gate insulating layer on the semiconductor layer;
The semiconductor layer includes a channel formation region, a source region, a drain region, and an impurity region between the channel formation region and the source region,
The channel formation region and the drain region are provided in contact with each other,
A semiconductor device comprising a gate electrode layer over the channel formation region and the impurity region with the gate insulating layer interposed therebetween.
前記半導体層は、チャネル形成領域と、ソース領域と、ドレイン領域と、前記チャネル形成領域及び前記ドレイン領域の間に不純物領域とを有し、
前記チャネル形成領域と前記ソース領域とは接して設けられ、
前記ゲート絶縁層を介して、前記チャネル形成領域及び前記不純物領域上にゲート電極層を有することを特徴とする半導体装置。 Having a gate insulating layer on the semiconductor layer;
The semiconductor layer has a channel formation region, a source region, a drain region, and an impurity region between the channel formation region and the drain region,
The channel formation region and the source region are provided in contact with each other,
A semiconductor device comprising a gate electrode layer over the channel formation region and the impurity region with the gate insulating layer interposed therebetween.
前記ソース領域及び前記ドレイン領域はn型を付与する不純物元素を有することを特徴とする半導体装置。 3. The impurity region according to claim 1, wherein the impurity region has an impurity element imparting p-type,
The semiconductor device is characterized in that the source region and the drain region contain an impurity element imparting n-type conductivity.
前記ソース領域及び前記ドレイン領域はp型を付与する不純物元素を有することを特徴とする半導体装置。 The impurity region according to claim 1 or 2, wherein the impurity region has an impurity element imparting n-type,
The semiconductor device is characterized in that the source region and the drain region include an impurity element imparting p-type conductivity.
前記半導体層は、チャネル形成領域と、ソース領域と、ドレイン領域と、前記チャネル形成領域と前記ソース領域の間に第1の不純物領域と、前記ソース領域及び前記第1の不純物領域の間に第2の不純物領域と、前記ドレイン領域及び前記チャネル形成領域の間に第3の不純物領域とを有し、
前記チャネル形成領域と前記第3の不純物領域とは接して設けられ、
前記ゲート絶縁層を介して、前記チャネル形成領域及び前記第1の不純物領域上にゲート電極層を有し、
前記第2の不純物領域、前記第3の不純物領域、前記ソース領域及び前記ドレイン領域は一導電型を付与する不純物元素を有し、
前記第2の不純物領域及び前記第3の不純物領域における前記一導電型を付与する元素の濃度は、前記ソース領域及び前記ドレイン領域における前記一導電型を付与する不純物元素濃度より低いことを特徴とする半導体装置。 Having a gate insulating layer on the semiconductor layer;
The semiconductor layer includes a channel formation region, a source region, a drain region, a first impurity region between the channel formation region and the source region, and a first impurity region between the source region and the first impurity region. 2 impurity regions, and a third impurity region between the drain region and the channel formation region,
The channel formation region and the third impurity region are provided in contact with each other,
A gate electrode layer on the channel formation region and the first impurity region via the gate insulating layer;
The second impurity region, the third impurity region, the source region, and the drain region each include an impurity element imparting one conductivity type;
The concentration of the element imparting one conductivity type in the second impurity region and the third impurity region is lower than the concentration of the impurity element imparting the one conductivity type in the source region and the drain region, Semiconductor device.
前記半導体層は、チャネル形成領域と、ソース領域と、ドレイン領域と、前記チャネル形成領域と前記ドレイン領域の間に第1の不純物領域と、前記ソース領域及び前記チャネル形成領域の間に第2の不純物領域と、前記ドレイン領域及び前記第1の不純物領域の間に第3の不純物領域とを有し、
前記チャネル形成領域と前記第2の不純物領域とは接して設けられ、
前記ゲート絶縁層を介して、前記チャネル形成領域及び前記第1の不純物領域上にゲート電極層を有し、
前記第2の不純物領域、前記第3の不純物領域、前記ソース領域及び前記ドレイン領域の一導電型を付与する不純物元素を有し、
前記第2の不純物領域及び前記第3の不純物領域における前記一導電型を付与する元素の濃度は、前記ソース領域及び前記ドレイン領域における前記一導電型を付与する不純物元素の濃度より低いことを特徴とする半導体装置。 Having a gate insulating layer on the semiconductor layer;
The semiconductor layer includes a channel formation region, a source region, a drain region, a first impurity region between the channel formation region and the drain region, and a second region between the source region and the channel formation region. An impurity region, and a third impurity region between the drain region and the first impurity region;
The channel formation region and the second impurity region are provided in contact with each other,
A gate electrode layer on the channel formation region and the first impurity region via the gate insulating layer;
An impurity element imparting one conductivity type of the second impurity region, the third impurity region, the source region, and the drain region;
The concentration of the element imparting the one conductivity type in the second impurity region and the third impurity region is lower than the concentration of the impurity element imparting the one conductivity type in the source region and the drain region. A semiconductor device.
前記、第2の不純物領域、前記第3の不純物領域、前記ソース領域及び前記ドレイン領域はn型を付与する不純物元素を有することを特徴とする半導体装置。 In Claim 5 or Claim 6, the first impurity region has an impurity element imparting p-type,
The semiconductor device, wherein the second impurity region, the third impurity region, the source region, and the drain region each include an impurity element imparting n-type conductivity.
前記、第2の不純物領域、前記第3の不純物領域、前記ソース領域及び前記ドレイン領域はp型を付与する不純物元素を有することを特徴とする半導体装置。 In Claim 5 or Claim 6, the first impurity region has an impurity element imparting n-type,
The semiconductor device, wherein the second impurity region, the third impurity region, the source region, and the drain region each include an impurity element imparting p-type conductivity.
前記層間絶縁層及び前記ゲート絶縁層に前記ソース領域及び前記ドレイン領域に達する開口部を有し、
前記開口部に、前記ソース領域及び前記ドレイン領域に接するソース電極層及びドレイン電極層を有することを特徴とする半導体装置。 In any 1 paragraph of Claims 1 thru / or 9, It has an interlayer insulation layer on the gate insulation layer and the gate electrode layer,
The interlayer insulating layer and the gate insulating layer have openings reaching the source region and the drain region;
A semiconductor device having a source electrode layer and a drain electrode layer in contact with the source region and the drain region in the opening.
前記第1の半導体層は、第1のチャネル形成領域と、第1のソース領域と、第1のドレイン領域と、前記第1のチャネル形成領域及び前記第1のソース領域の間に第1の不純物領域とを有し、
前記第2の半導体層は、第2のチャネル形成領域と、第2のソース領域と、第2のドレイン領域と、前記第2のチャネル形成領域及び前記第2のドレイン領域の間に第2の不純物領域とを有し、
前記第1のチャネル形成領域と前記第1のドレイン領域とは接して設けられ、
前記第2のチャネル形成領域と前記第2のソース領域とは接して設けられ、
前記ゲート絶縁層を介して、前記第1のチャネル形成領域及び前記第1の不純物領域上に第1のゲート電極層を有し、
前記ゲート絶縁層を介して、前記第2のチャネル形成領域及び前記第2の不純物領域上に第2のゲート電極層を有することを特徴とする半導体装置。 A gate insulating layer on the first semiconductor layer and the second semiconductor layer;
The first semiconductor layer includes a first channel formation region, a first source region, a first drain region, and a first channel between the first channel formation region and the first source region. An impurity region,
The second semiconductor layer includes a second channel formation region, a second source region, a second drain region, and a second channel formation region between the second channel formation region and the second drain region. An impurity region,
The first channel formation region and the first drain region are provided in contact with each other,
The second channel formation region and the second source region are provided in contact with each other;
Having a first gate electrode layer on the first channel formation region and the first impurity region via the gate insulating layer;
A semiconductor device comprising: a second gate electrode layer over the second channel formation region and the second impurity region with the gate insulating layer interposed therebetween.
前記第1の不純物領域及び前記第2の不純物領域はp型を付与する不純物元素を有することを特徴とする半導体装置。 The first source region, the second source region, the first source region, and the second drain region each include an impurity element imparting n-type,
The semiconductor device, wherein the first impurity region and the second impurity region have an impurity element imparting p-type conductivity.
前記第1の不純物領域及び前記第2の不純物領域はn型を付与する不純物元素を有することを特徴とする半導体装置。 The first source region, the second source region, the first source region, and the second drain region each include an impurity element imparting p-type,
The semiconductor device, wherein the first impurity region and the second impurity region include an impurity element imparting n-type conductivity.
前記非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、
前記結晶性半導体膜をパターニングして半導体層を形成し、
前記半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極層を形成し、
前記ゲート電極層をマスクとして、前記半導体層に、前記半導体層表面に対して斜めに第1の一導電型を付与する不純物元素を一方向から添加して第1の不純物領域を形成し、
前記ゲート電極層をマスクとして、前記半導体層に、前記半導体層表面に対して垂直に第2の一導電型を付与する不純物元素を添加して第2の不純物領域、ソース領域、ドレイン領域及びチャネル形成領域を形成し、
前記第2の不純物領域は、前記チャネル形成領域と前記ソース領域の間の、前記ゲート電極層で覆われた前記半導体層に形成し、
前記ドレイン領域は、前記チャネル形成領域と接して形成することを特徴とする半導体装置の作製方法。 An amorphous semiconductor film is formed on the insulating surface,
Irradiating the amorphous semiconductor film with laser light to form a crystalline semiconductor film,
Patterning the crystalline semiconductor film to form a semiconductor layer;
Forming a gate insulating layer on the semiconductor layer;
Forming a gate electrode layer on the gate insulating layer;
Using the gate electrode layer as a mask, an impurity element imparting a first one conductivity type is added to the semiconductor layer obliquely with respect to the surface of the semiconductor layer to form a first impurity region,
Using the gate electrode layer as a mask, an impurity element imparting a second one conductivity type is added to the semiconductor layer perpendicularly to the surface of the semiconductor layer to thereby form a second impurity region, a source region, a drain region, and a channel. Forming the formation region,
The second impurity region is formed in the semiconductor layer covered with the gate electrode layer between the channel formation region and the source region;
The method for manufacturing a semiconductor device, wherein the drain region is formed in contact with the channel formation region.
前記非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、
前記結晶性半導体膜をパターニングして半導体層を形成し、
前記半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極層を形成し、
前記ゲート電極層をマスクとして、前記半導体層に、前記半導体層表面に対して斜めに第1の一導電型を付与する不純物元素を一方向から添加して第1の不純物領域を形成し、
前記ゲート電極層をマスクとして、前記半導体層に、前記半導体層表面に対して垂直に第2の一導電型を付与する不純物元素を添加して第2の不純物領域、ソース領域、ドレイン領域及びチャネル形成領域を形成し、
前記第2の不純物領域は、前記チャネル形成領域と前記ドレイン領域の間の、前記ゲート電極層で覆われた前記半導体層に形成し、
前記ソース領域は、前記チャネル形成領域と接して形成することを特徴とする半導体装置の作製方法。 An amorphous semiconductor film is formed on the insulating surface,
Irradiating the amorphous semiconductor film with laser light to form a crystalline semiconductor film,
Patterning the crystalline semiconductor film to form a semiconductor layer;
Forming a gate insulating layer on the semiconductor layer;
Forming a gate electrode layer on the gate insulating layer;
Using the gate electrode layer as a mask, an impurity element imparting a first one conductivity type is added to the semiconductor layer obliquely with respect to the surface of the semiconductor layer to form a first impurity region,
Using the gate electrode layer as a mask, an impurity element imparting a second one conductivity type is added to the semiconductor layer perpendicularly to the surface of the semiconductor layer to thereby form a second impurity region, a source region, a drain region, and a channel. Forming the formation region,
The second impurity region is formed in the semiconductor layer covered with the gate electrode layer between the channel formation region and the drain region;
The method for manufacturing a semiconductor device, wherein the source region is formed in contact with the channel formation region.
前記第2の一導電型を付与する不純物元素として、n型を付与する不純物元素を添加し、前記ソース領域及び前記ドレイン領域を形成することを特徴とする半導体装置の作製方法。 16. The impurity element imparting p-type is added as the impurity element imparting the first conductivity type, and the first impurity region and the second impurity region are formed. ,
A method for manufacturing a semiconductor device, wherein an impurity element imparting n-type conductivity is added as the impurity element imparting the second conductivity type to form the source region and the drain region.
前記第2の一導電型を付与する不純物元素として、p型を付与する不純物元素を添加し、前記ソース領域及び前記ドレイン領域を形成することを特徴とする半導体装置の作製方法。 16. The impurity element imparting n-type conductivity is added as the impurity element imparting the first conductivity type, and the first impurity region and the second impurity region are formed. ,
A method for manufacturing a semiconductor device, wherein an impurity element imparting p-type conductivity is added as the impurity element imparting the second conductivity type to form the source region and the drain region.
前記半導体層に、前記半導体層表面に対して角度θ2で第2の一導電型を付与する不純物元素を添加して第2の不純物領域、ソース領域、ドレイン領域及びチャネル形成領域を形成し、
前記角度θ1と前記角度θ2との差を5度以上にすることを特徴とする半導体装置の作製方法。 18. The first impurity region according to claim 14, wherein an impurity element imparting a first conductivity type at an angle θ <b> 1 with respect to the surface of the semiconductor layer is added to the semiconductor layer from one direction. Form the
An impurity element imparting a second conductivity type at an angle θ2 with respect to the surface of the semiconductor layer is added to the semiconductor layer to form a second impurity region, a source region, a drain region, and a channel formation region;
A method for manufacturing a semiconductor device, wherein a difference between the angle θ1 and the angle θ2 is 5 degrees or more.
前記非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、
前記結晶性半導体膜をパターニングして半導体層を形成し、
前記半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極層を形成し、
前記ゲート電極層をマスクとして、前記半導体層に、前記半導体層表面に対して斜めに第1の一導電型を付与する不純物元素を一方向から添加して第1の不純物領域を形成し、
前記ゲート電極層をマスクとして、前記半導体層に、前記半導体層表面に対して垂直に第2の一導電型を付与する不純物元素を添加して第2の不純物領域、第3の不純物領域、第4の不純物領域、及びチャネル形成領域を形成し、
前記ゲート電極層の側面に絶縁層を形成し、
前記ゲート電極層及び前記絶縁層をマスクとして、前記半導体層に、前記半導体層表面に対して垂直に前記第3の一導電型を付与する不純物元素を添加してソース領域、前記ソース領域に接する第5の不純物領域、ドレイン領域、及び前記ドレイン領域に接する第6の不純物領域を形成し、
前記第5の不純物領域及び前記第6の不純物領域における前記第2の一導電型を有する不純物元素及び前記第3の一導電型を付与する不純物元素の濃度は、前記ソース領域及び前記ドレイン領域における前記第2の一導電型を有する不純物元素及び前記第3の一導電型を付与する不純物元素の濃度より低く、
前記第2の不純物領域は、前記チャネル形成領域と前記第5の不純物領域の間の、前記ゲート電極層で覆われた前記半導体層に形成し、
前記第6の不純物領域は、前記チャネル形成領域と接して形成することを特徴とする半導体装置の作製方法。 An amorphous semiconductor film is formed on the insulating surface,
Irradiating the amorphous semiconductor film with laser light to form a crystalline semiconductor film,
Patterning the crystalline semiconductor film to form a semiconductor layer;
Forming a gate insulating layer on the semiconductor layer;
Forming a gate electrode layer on the gate insulating layer;
Using the gate electrode layer as a mask, an impurity element imparting a first one conductivity type is added to the semiconductor layer obliquely with respect to the surface of the semiconductor layer to form a first impurity region,
Using the gate electrode layer as a mask, an impurity element imparting a second conductivity type is added to the semiconductor layer perpendicularly to the surface of the semiconductor layer to add a second impurity region, a third impurity region, 4 impurity regions and a channel formation region,
Forming an insulating layer on a side surface of the gate electrode layer;
Using the gate electrode layer and the insulating layer as a mask, an impurity element imparting the third one conductivity type is added to the semiconductor layer perpendicularly to the surface of the semiconductor layer to be in contact with the source region and the source region. Forming a fifth impurity region, a drain region, and a sixth impurity region in contact with the drain region;
The concentrations of the impurity element having the second conductivity type and the impurity element imparting the third conductivity type in the fifth impurity region and the sixth impurity region are the concentration in the source region and the drain region. Lower than the concentration of the impurity element having the second one conductivity type and the impurity element imparting the third one conductivity type;
The second impurity region is formed in the semiconductor layer covered with the gate electrode layer between the channel formation region and the fifth impurity region,
The method for manufacturing a semiconductor device, wherein the sixth impurity region is formed in contact with the channel formation region.
前記非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、
前記結晶性半導体膜をパターニングして半導体層を形成し、
前記半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極層を形成し、
前記ゲート電極層をマスクとして、前記半導体層に、前記半導体層表面に対して斜めに第1の一導電型を付与する不純物元素を一方向から添加して第1の不純物領域を形成し、
前記ゲート電極層をマスクとして、前記半導体層に、前記半導体層表面に対して垂直に第2の一導電型を付与する不純物元素を添加して第2の不純物領域、第3の不純物領域、第4の不純物領域、及びチャネル形成領域を形成し、
前記ゲート電極層の側面に絶縁層を形成し、
前記ゲート電極層及び前記絶縁層をマスクとして、前記半導体層に、前記半導体層表面に対して垂直に前記第3の一導電型を付与する不純物元素を添加してソース領域、前記ソース領域に接する第5の不純物領域、ドレイン領域、及び前記ドレイン領域に接する第6の不純物領域を形成し、
前記第5の不純物領域及び前記第6の不純物領域における前記第2の一導電型を有する不純物元素及び前記第3の一導電型を付与する不純物元素の濃度は、前記ソース領域及び前記ドレイン領域における前記第2の一導電型を有する不純物元素及び前記第3の一導電型を付与する不純物元素の濃度より低く、
前記第2の不純物領域は、前記チャネル形成領域と前記第6の不純物領域の間の、前記ゲート電極層で覆われた前記半導体層に形成し、
前記第5の不純物領域は、前記チャネル形成領域と接して形成することを特徴とする半導体装置の作製方法。 An amorphous semiconductor film is formed on the insulating surface,
Irradiating the amorphous semiconductor film with laser light to form a crystalline semiconductor film,
Patterning the crystalline semiconductor film to form a semiconductor layer;
Forming a gate insulating layer on the semiconductor layer;
Forming a gate electrode layer on the gate insulating layer;
Using the gate electrode layer as a mask, an impurity element imparting a first one conductivity type is added to the semiconductor layer obliquely with respect to the surface of the semiconductor layer to form a first impurity region,
Using the gate electrode layer as a mask, an impurity element imparting a second conductivity type is added to the semiconductor layer perpendicularly to the surface of the semiconductor layer to add a second impurity region, a third impurity region, 4 impurity regions and a channel formation region,
Forming an insulating layer on a side surface of the gate electrode layer;
Using the gate electrode layer and the insulating layer as a mask, an impurity element imparting the third one conductivity type is added to the semiconductor layer perpendicularly to the surface of the semiconductor layer to be in contact with the source region and the source region. Forming a fifth impurity region, a drain region, and a sixth impurity region in contact with the drain region;
The concentrations of the impurity element having the second conductivity type and the impurity element imparting the third conductivity type in the fifth impurity region and the sixth impurity region are the concentration in the source region and the drain region. Lower than the concentration of the impurity element having the second one conductivity type and the impurity element imparting the third one conductivity type;
The second impurity region is formed in the semiconductor layer covered with the gate electrode layer between the channel formation region and the sixth impurity region;
The method for manufacturing a semiconductor device, wherein the fifth impurity region is formed in contact with the channel formation region.
前記第2の一導電型を付与する不純物元素及び前記第3の一導電型を付与する不純物元素として、n型を付与する不純物元素を添加して前記第3の不純物領域、前記第4の不純物領域、前記第5の不純物領域、前記第6の不純物領域、前記ソース領域及び前記ドレイン領域を形成することを特徴とする半導体装置の作製方法。 In Claim 19 or Claim 20, an impurity element imparting p-type is added as the impurity element imparting the first conductivity type to form a first impurity region and a second impurity region,
As the impurity element imparting the second one conductivity type and the impurity element imparting the third one conductivity type, an impurity element imparting n-type is added and the third impurity region and the fourth impurity are added. A method for manufacturing a semiconductor device, comprising forming a region, the fifth impurity region, the sixth impurity region, the source region, and the drain region.
前記第2の一導電型を付与する不純物元素及び前記第3の一導電型を付与する不純物元素として、p型を付与する不純物元素を添加して前記第3の不純物領域、前記第4の不純物領域、前記第5の不純物領域、前記第6の不純物領域、前記ソース領域及び前記ドレイン領域を形成することを特徴とする半導体装置の作製方法。 21. The first impurity region and the second impurity region are formed by adding an impurity element imparting n-type conductivity as the impurity element imparting the first conductivity type according to claim 19 or claim 20. ,
As the impurity element imparting the second one conductivity type and the impurity element imparting the third one conductivity type, an impurity element imparting p-type is added and the third impurity region and the fourth impurity are added. A method for manufacturing a semiconductor device, comprising forming a region, the fifth impurity region, the sixth impurity region, the source region, and the drain region.
前記層間絶縁層及び前記ゲート絶縁層に前記ソース領域及び前記ドレイン領域に達する開口部を形成し、
前記開口部に、前記ソース領域及び前記ドレイン領域に接するソース電極層及びドレイン電極層を形成することを特徴とする半導体装置の作製方法。 The interlayer insulating layer according to any one of claims 14 to 22, wherein an interlayer insulating layer is formed over the semiconductor layer, the gate insulating layer, and the gate electrode layer.
Forming an opening reaching the source region and the drain region in the interlayer insulating layer and the gate insulating layer;
A method for manufacturing a semiconductor device, wherein a source electrode layer and a drain electrode layer in contact with the source region and the drain region are formed in the opening.
前記非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、
前記結晶性半導体膜をパターニングして第1の半導体層及び第2の半導体層を形成し、
前記第1の半導体層及び前記第2の半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上に第1のゲート電極層及び第2のゲート電極層を形成し、
前記第1のゲート電極層及び前記第2のゲート電極層をマスクとして、前記第1の半導体層及び前記第2の半導体層表面に対して斜めに第1の一導電型を付与する不純物元素を一方向から添加して前記第1の半導体層に第1の不純物領域を形成し、前記第2の半導体層に第2の不純物領域を形成し、
前記第1のゲート電極層及び前記第2のゲート電極層をマスクとして、前記第1の半導体層表面及び第2の半導体層表面に対して垂直に第2の一導電型を付与する不純物元素を添加して前記第1の半導体層に第3の不純物領域、第1のソース領域、第1のドレイン領域及び第1のチャネル形成領域を形成し、前記第2の半導体層に第4の不純物領域、第2のソース領域、第2のドレイン領域及び第2のチャネル形成領域を形成し、
前記第3の不純物領域は、前記第1のチャネル形成領域と前記第1のソース領域の間の、前記第1のゲート電極層で覆われた前記第1の半導体層に形成し、
前記第4の不純物領域は、前記第2のチャネル形成領域と前記第2のドレイン領域の間の、前記第2のゲート電極層で覆われた前記第2の半導体層に形成し、
前記第1のドレイン領域は、前記第1のチャネル形成領域と接して形成し、
前記第2のソース領域は、前記第2のチャネル形成領域と接して形成することを特徴とする半導体装置の作製方法。 An amorphous semiconductor film is formed on the insulating surface,
Irradiating the amorphous semiconductor film with laser light to form a crystalline semiconductor film,
Patterning the crystalline semiconductor film to form a first semiconductor layer and a second semiconductor layer;
Forming a gate insulating layer on the first semiconductor layer and the second semiconductor layer;
Forming a first gate electrode layer and a second gate electrode layer on the gate insulating layer;
Using the first gate electrode layer and the second gate electrode layer as a mask, an impurity element imparting a first one conductivity type obliquely with respect to the surfaces of the first semiconductor layer and the second semiconductor layer is formed. Adding from one direction to form a first impurity region in the first semiconductor layer, forming a second impurity region in the second semiconductor layer;
Using the first gate electrode layer and the second gate electrode layer as a mask, an impurity element imparting a second one conductivity type perpendicular to the surface of the first semiconductor layer and the surface of the second semiconductor layer is formed. Addition to form a third impurity region, a first source region, a first drain region, and a first channel formation region in the first semiconductor layer, and a fourth impurity region in the second semiconductor layer , Forming a second source region, a second drain region, and a second channel formation region,
The third impurity region is formed in the first semiconductor layer covered with the first gate electrode layer between the first channel formation region and the first source region;
The fourth impurity region is formed in the second semiconductor layer covered with the second gate electrode layer between the second channel formation region and the second drain region;
The first drain region is formed in contact with the first channel formation region;
The method for manufacturing a semiconductor device, wherein the second source region is formed in contact with the second channel formation region.
前記第2の一導電型を付与する不純物元素として、n型を付与する不純物元素を添加し、前記第1のソース領域、前記第2のソース領域、前記第1のドレイン領域及び前記第2のドレイン領域を形成することを特徴とする半導体装置の作製方法。 25. The impurity element imparting p-type conductivity is added as the impurity element imparting the first conductivity type, and the first impurity region, the second impurity region, and the third impurity region are added. And forming the fourth impurity region,
An impurity element imparting n-type conductivity is added as the impurity element imparting the second one conductivity type, and the first source region, the second source region, the first drain region, and the second drain region are added. A method for manufacturing a semiconductor device, characterized by forming a drain region.
前記第2の一導電型を付与する不純物元素として、p型を付与する不純物元素を添加して前記第1のソース領域、前記第2のソース領域、前記第1のドレイン領域及び前記第2のドレイン領域を形成することを特徴とする半導体装置の作製方法。 25. The first impurity region, the second impurity region, and the third impurity region by adding an impurity element imparting n-type conductivity as the impurity element imparting the first conductivity type according to claim 24. And forming the fourth impurity region,
As the impurity element imparting the second one conductivity type, an impurity element imparting p-type conductivity is added to the first source region, the second source region, the first drain region, and the second A method for manufacturing a semiconductor device, characterized by forming a drain region.
27. The method for manufacturing a semiconductor device according to claim 14, wherein the laser light is pulsed laser light, and the frequency of the pulsed oscillation is 0.5 MHz or more.
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