JP2006024671A - Layout design system and layout-designing method for semiconductor integrated circuit - Google Patents
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Abstract
Description
本発明は半導体集積回路に関し、特にそのレイアウト設計システムおよびレイアウト設計方法に関するものである。 The present invention relates to a semiconductor integrated circuit, and more particularly to a layout design system and a layout design method thereof.
半導体集積回路の高速化および高集積化が近年ますます進み、それに対応するように半導体製造プロセスの微細化および多層化がよりいっそう期待されている。しかし一方では、半導体集積回路の一部で、電圧が降下してしまう電圧降下が顕著になってきている。 In recent years, higher speed and higher integration of semiconductor integrated circuits have been increasingly advanced, and further miniaturization and multi-layering of semiconductor manufacturing processes are expected in response thereto. However, on the other hand, a voltage drop that causes a voltage drop in a part of the semiconductor integrated circuit has become remarkable.
配線抵抗がより大きくなると、配線が消費する消費電力が増大してしまう。したがって、機能回路に印加される電圧が減少し、機能回路で所定の機能が果たせない場合や、誤動作するといった不具合が生じる可能性がある。こうした不具合を回避するためには、機能回路に印加される電圧をできるだけ一定に維持するため、配線抵抗に起因する電圧降下をできるだけ小さくする必要がある。 As the wiring resistance increases, the power consumed by the wiring increases. Therefore, the voltage applied to the functional circuit decreases, and there is a possibility that a malfunction such as a case where a predetermined function cannot be performed in the functional circuit or a malfunction occurs. In order to avoid such a problem, it is necessary to minimize the voltage drop caused by the wiring resistance in order to keep the voltage applied to the functional circuit as constant as possible.
配線抵抗を低減するための設計手法として、電源配線として最上層のメタル層を利用し、下層の配線に接続される導電部を複数設けることで、電源配線の経路を増加させる技術などが提案されている。特許文献1に記載の技術では、そのための設計方法として、機能セルと、上層の電源配線から下層の配線に接続する導電部を有する電源供給用機能セルとをライブラリとして有し、レイアウト設計に利用することが示されている。特許文献1に記載の技術では、電源供給用機能セルを抵抗値を下げる必要のある場所に配置することで配線抵抗による電圧降下の影響を抑制している。
上述の従来のレイアウト設計法では、半導体集積回路上で局所的に消費電流が大きくなる場合などの消費電流分布の偏りが考慮されていなかった。電源配線の幅、間隔は消費電流分布の偏りに合わせて最適化することが望ましいが、従来においてはこのような点が考慮されていなかった。そのため上層配線による過剰な電源供給あるいは局所的な電源不足という問題を生じていた。 In the conventional layout design method described above, the bias of the current consumption distribution, such as a case where the current consumption locally increases on the semiconductor integrated circuit, has not been taken into consideration. Although it is desirable to optimize the width and interval of the power supply wiring in accordance with the bias in the current consumption distribution, such points have not been considered in the past. Therefore, there has been a problem of excessive power supply by local wiring or local power shortage.
本発明は、最上層配線と下層配線とを電気的に接続する電源接続セルを配置する半導体集積回路のレイアウト設計方法であって、半導体集積回路上に複数の機能ブロックの配置を設定する工程と、前記機能ブロック配置領域外の半導体集積回路形成領域に前記電源接続セルを複数配置する工程と、前記電源接続セルの配置に基づいて、前記最上位配線の電圧降下の影響を解析する工程とを有している。 The present invention is a layout design method for a semiconductor integrated circuit in which a power supply connection cell for electrically connecting the uppermost layer wiring and the lower layer wiring is disposed, and a step of setting the layout of a plurality of functional blocks on the semiconductor integrated circuit; , A step of arranging a plurality of the power supply connection cells in a semiconductor integrated circuit formation region outside the functional block arrangement region, and a step of analyzing an influence of a voltage drop of the uppermost wiring based on the arrangement of the power supply connection cells. Have.
電源接続セルの配置に基づいて電圧降下の影響(IR−Drop)が解析されるので電源配線の最適化を行うことが可能となる。 Since the influence of the voltage drop (IR-Drop) is analyzed based on the arrangement of the power supply cells, the power supply wiring can be optimized.
また、本発明の半導体集積回路のレイアウト設計方法は、電圧降下の解析の結果に基づいて前記電源接続セルを置き換える工程を有することで、電圧降下の影響に対し有効な電源接続セルのパターンを選出することが可能となる。 In addition, the layout design method for a semiconductor integrated circuit according to the present invention includes a step of replacing the power connection cell based on the result of the voltage drop analysis, thereby selecting a power connection cell pattern that is effective against the influence of the voltage drop. It becomes possible to do.
さらに、前記電源接続セルを置き換える工程の後に機能セルを配置する工程を有することで、機能セル配置前に電源系配線網の大部分を決定することが可能とな Furthermore, by having the step of arranging the functional cell after the step of replacing the power connection cell, it becomes possible to determine the majority of the power supply system wiring network before the functional cell is arranged.
一方、本発明は最上層配線とを接続する電源接続セルを配置する半導体集積回路のレイアウト設計方法であって、半導体集積回路上に複数の機能ブロックの配置を設定する工程と、前記機能ブロック配置領域外の半導体集積回路形成領域に前記電源接続セルを複数配置する工程と、半導体集積回路の消費電流から前記機能ブロックにより消費される電流を差し引いて、前記電源接続セルに割り付ける工程と、前記電源接続セルに割り付けられた消費電流と、前記電源接続セルの配置および予め与えられた電圧降下の影響に関する制約条件に基づいて、前記最上位配線の電圧降下を解析する工程とを有する。 On the other hand, the present invention is a layout design method for a semiconductor integrated circuit in which a power connection cell for connecting the uppermost layer wiring is arranged, the step of setting the arrangement of a plurality of functional blocks on the semiconductor integrated circuit, and the functional block arrangement A step of disposing a plurality of power connection cells in a semiconductor integrated circuit formation region outside the region; a step of subtracting a current consumed by the functional block from a consumption current of the semiconductor integrated circuit and allocating the power connection cell; and And analyzing the voltage drop of the uppermost wiring based on the current consumption allocated to the connection cell and the constraint condition regarding the influence of the arrangement of the power supply connection cell and the voltage drop given in advance.
配置された電源セルにより電流が消費されると見なすことにより、電源接続セルのパターンの最適化が可能となる。 By considering that the current is consumed by the arranged power cells, the pattern of the power connection cells can be optimized.
さらに、本発明は、最上位配線と下層配線とを接続する電源接続セルを配置する半導体集積回路のレイアウト設計方法であって、半導体集積回路上に複数の機能ブロックの配置を設定する工程と、前記機能ブロック配置領域外の半導体集積回路形成領域に予め与えられた電圧降下の影響に関する制約条件に基づいて前記電源接続セルを複数配置する工程と、機能セルを配置する工程と、前記機能セルの配置後にパワーシミュレーションを行い、消費電流を推定する工程と、前記推定された消費電流、前記電源接続セルの配置および前記予め与えられた電圧降下の影響に関する制約条件に基づいて最上層配線の電圧降下を解析する工程と、前記電圧降下の解析の結果に基づいて前記電源接続セルを置き換える工程とを有することを特徴とする。 Furthermore, the present invention is a layout design method for a semiconductor integrated circuit in which a power supply connection cell for connecting the uppermost wiring and the lower layer wiring is arranged, the step of setting the arrangement of a plurality of functional blocks on the semiconductor integrated circuit, A step of disposing a plurality of the power connection cells based on a constraint condition relating to an influence of a voltage drop given in advance to a semiconductor integrated circuit formation region outside the functional block disposition region; a step of disposing a functional cell; Performing power simulation after placement to estimate current consumption, and voltage drop in the uppermost layer wiring based on the estimated current consumption, the placement of the power supply cell, and the constraints on the influence of the voltage drop given in advance And a step of replacing the power connection cell based on the result of the voltage drop analysis.
電源接続セル配置段階で電圧降下の影響を考慮することにより、レイアウト設計の短縮化が可能である。 The layout design can be shortened by considering the influence of the voltage drop at the power connection cell placement stage.
本発明は、セルライブラリを有し、複数のメタル層からなる半導体集積回路を自動的にレイアウト設計するためのシステムであって、前記セルライブラリは、所定の機能を実施するための機能セルパターンと、前記機能セルに電源を接続する電源接続セルパターンを複数有し、前記複数の電源接続セルパターンは、半導体集積回路の電源配線の電圧降下解析に基づいて配置されることを特徴とする。複数の電源接続セルパターンを有することにより、電源配線網の最適化が容易となる。 The present invention has a cell library and is a system for automatically designing a layout of a semiconductor integrated circuit composed of a plurality of metal layers, and the cell library includes a functional cell pattern for performing a predetermined function, and A plurality of power connection cell patterns for connecting a power source to the functional cell are provided, and the plurality of power connection cell patterns are arranged based on a voltage drop analysis of a power supply wiring of a semiconductor integrated circuit. By having a plurality of power connection cell patterns, the power wiring network can be easily optimized.
電源配線の電圧降下による影響や、局所的な電流の偏りによる電圧降下の影響を低減した半導体集積回路のレイアウト設計が可能となる。 It is possible to design a semiconductor integrated circuit layout in which the influence of the voltage drop of the power supply wiring and the influence of the voltage drop due to local current bias are reduced.
以下に、図1〜10を用いて本発明で利用される電源接続セルの構造について説明する。図1は本発明で設計される半導体集積回路のレイアウトの概略を示す図である。本発明の半導体集積回路ではセル配置領域112内に複数の機能を実施する回路ブロックが配置されている。この回路ブロックには実線で示すマクロセル領域110、111とその他の機能セル領域が含まれている。この機能セル領域には複数の機能セルから構成される機能ブロック114が配置されている。またこのセル配置領域112の外周部には、図2に示される電源リング101および接地リング102が形成されている。
The structure of the power connection cell used in the present invention will be described below with reference to FIGS. FIG. 1 is a diagram showing an outline of a layout of a semiconductor integrated circuit designed in the present invention. In the semiconductor integrated circuit of the present invention, circuit blocks that perform a plurality of functions are arranged in the
この半導体集積回路は、メタル1層M1(最下層)からメタル5層M5(最上層)よりなる多層配線構造を有し、図1に示すx方向に延びる配線層はメタル奇数層(例えば、メタル1層M1、メタル3層M3など)、y方向に延びる配線層はメタル偶数層(例えば、メタル2層M2、メタル4層M4など)を優先的に用いて構成される。この配線構造の概要図を図2に示す。
This semiconductor integrated circuit has a multilayer wiring structure composed of a
図2に示す半導体集積回路は、x方向に延び、メタル5層M5を用いて構成された最上層電源配線103および最上層接地配線104を有している。また、最上層電源配線103および最上層接地配線104に直交するy方向に形成された第2電源配線105および第2接地配線106を有している。この第2電源配線105および第2接地配線106は最上層配線直下のメタル4層M4を用いて形成されており、最上層電源配線103、最上層接地配線104の補完を行うために形成されたものである。一般に上層に行くほどメタル層はより厚く、かつ幅広に形成されているため、それらの配線抵抗はより小さい。したがって本発明の半導体集積回路では最上層配線メタル5層M5およびその直下の配線メタル4層M4を用いて電源系の配線網(電源配線、接地配線)が形成されている。その他のメタル層及び電源系配線に用いられない部分は、適宜信号配線層として用いられている。
The semiconductor integrated circuit shown in FIG. 2 has an uppermost layer
図3は、図2における破線部113を拡大した構造を示す上面図、およびx−z方向の断面図、y−z方向の断面図を示している。一般に、図3に示す機能セル109は、最下層にあるメタル1層M1の最下層電源配線107および最下層接地配線108に電気的に接続されている。そして、これら配線間の半導体層(拡散層)において機能回路素子が形成されている。すなわち、機能セル109は、メタル1層M1の最下層電源配線107および最下層接地配線108から電源供給を受けている。当業者ならば、これらの機能セル自身の詳細な構造については周知であり、機能セルについてのこれ以上の説明は省略する。
FIG. 3 is a top view showing an enlarged structure of the broken line portion 113 in FIG. 2, a cross-sectional view in the xz direction, and a cross-sectional view in the yz direction. In general, the
図3に(b)で示すx−z断面図から分かるように、メタル1層M1で形成される最下層接地配線108の上方には、メタル2層M2からメタル4層M4を積層して形成されている。各メタル層間にはビアホールV1からV3が形成され、メタル層同士が接続されている。つまり、最下層接地配線108は、第2の接地配線層106に接続されている。また、(f)に示すy−z断面図から分かるように、メタル4層M4上にはビアホールV4が形成され第2の接地配線層106がビアホールV4を介して最上層接地配線104に接続されている。
As can be seen from the xz sectional view shown in FIG. 3 (b), a metal 4 layer M4 to a metal 4 layer M4 are formed above the lowermost
また、図3に(c)で示すx−z断面図から分かるように、メタル層M1で形成される最下層電源配線107上には、メタル層M1からメタル層M5が積層して形成されている。また、最下層電源配線107上にはビアホールV1〜V4が形成され、最下層電源配線107と最上層電源配線103が接続されている。また図3の(a)で示す断面の部分では、最下層電源配線107と第2の電源配線105がビアホールV1〜V3を介して接続されている。
Further, as can be seen from the xz sectional view shown in FIG. 3C, the metal layer M1 to the metal layer M5 are stacked on the lowermost layer
本発明で利用される電源接続セルは図3に示した電源配線、接地配線の構造を基本として構成されており、最上層の電源系配線と最下層の電源系配線、その間の配線層と上層の配線層と下層の配線層とを電気的に接続するビアホールから構成されている。最上層配線あるいは第2の電源系配線と最下層配線の間の各配線層とビアホールは柱状の導電部となり、最上層電源系配線あるいはその直下の第2電源系配線と最下層の電源系配線を接続している。 The power connection cell used in the present invention is constructed based on the structure of the power supply wiring and the ground wiring shown in FIG. 3, and the uppermost power supply wiring and the lowermost power supply wiring, and the wiring layer and upper layer therebetween. The wiring layer and the lower wiring layer are electrically connected to each other. Each wiring layer and via hole between the uppermost layer wiring or the second power supply system wiring and the lowermost layer wiring form a columnar conductive portion, and the uppermost power supply system wiring or the second power supply system wiring and the lowermost power supply system wiring immediately below it. Is connected.
図3では配線の位置関係を理解するためひとつの機能セル109の周囲の配線構造を全体図として示してあるが、本発明における電源接続セルは少なくとも1つの機能セルの周囲を包囲する上層の電源系配線を略中央で分割してパターン化されたものである。この電源接続セルのパターンを示した図を図4に示す。図4に示されるように、電源接続セルのパターンは、隣接する他の機能セルとの境界部分で分割され、1つの機能セルに対応する電源接続セルはその最上層配線103、104、メタル4層M4による配線105、106の略中央部で分割されたパターンとして記憶されている。つまり図3で示した電源配線および接地配線の構造を有する電源接続セルは図4に示すようにパターン化され、1つのセルとして後述するセルライブラリに登録されている。
In FIG. 3, the wiring structure around one
なお、図3に示したビアホールV1〜V4による接続は1例に過ぎず、電源配線と接地配線のパターンが逆であってもかまわず、他の変形例でもかまわない。本発明に用いられる電源接続セルは最上層の電源系配線と最下層の電源系配線がビアホールを介して電気的に接続されるパターンを有しており、この電源系配線のパターンを1つのセルとして扱うものである。 Note that the connection using the via holes V1 to V4 shown in FIG. 3 is merely an example, and the patterns of the power supply wiring and the ground wiring may be reversed, or other modifications may be used. The power supply connection cell used in the present invention has a pattern in which the uppermost power supply system wiring and the lowermost power supply system wiring are electrically connected via via holes, and this power supply system wiring pattern is connected to one cell. Are treated as
なお、本発明で利用される電源接続セルは図4に示す構造に限られず、その他にも以下に示すような構造の電源接続セルが用意される。図5に示す電源接続セル202は図4に示された電源接続セルと類似した構造の電源接続セルを、x方向、y方向にそれぞれ2倍に拡大した大きさの電源接続セルである。図5に示す電源接続セル205では例えばその中央部202Aで最下層電源配線107がビアホールV1〜V4、メタル層M1〜M4を介して最上層電源配線103に接続されている。また4つの角部202Bではメタル4層M4からなる第2の接地配線106が最上層接地配線104に接続されている。また、電源接続セル202の左辺、右辺側にそれぞれ二箇所形成されている部分202Cでは最下層接地配線108が第2の接地配線にビアホールV1〜V3、メタル層M1〜M3を介して接続されている。さらに、電源接続セル202の上辺および下辺中央部202Dでは最下層電源配線107が第2の電源配線105にビアホールV1〜V3、メタル層M1〜M3を介して接続されている。
Note that the power connection cell used in the present invention is not limited to the structure shown in FIG. 4, and other power connection cells having the following structure are prepared. A
図6Aおよび図6Bに示す電源接続セルは、上述の電源接続セル202をそれぞれx方向の中央部、y方向の中央部で切断した場合の上辺側、左辺側の構造を有する電源接続セルである。図6Aにしめした電源接続セルは図4に示した電源接続セルに対しx方向に2倍の長さを有する電源接続セルであり、図6Bに示した電源接続セルは図4に示した電源接続セルに対しy方向に2倍の長さを有する電源接続セルである。
The power connection cell shown in FIGS. 6A and 6B is a power connection cell having a structure on the upper side and the left side when the
さらに具体例は後述するが、本発明の電源接続セルは図4に示す最上層配線M5あるいはメタル4層M4の配線幅を異ならせた複数のパターンを有している。また、この配線の幅は図4に示す4辺全部の配線幅が異なる場合に限らず、その1辺のみ、あるいは4辺の任意の組み合わせの位置の最上層配線幅が異なるパターンの電源接続セルとして用意されている。 Although a specific example will be described later, the power connection cell of the present invention has a plurality of patterns in which the wiring width of the uppermost layer wiring M5 or the metal 4 layer M4 shown in FIG. Further, the width of this wiring is not limited to the case where the wiring widths of all four sides shown in FIG. 4 are different, but the power connection cell having a pattern in which the wiring width of the uppermost layer at only one side or any combination of the four sides is different It is prepared as.
以上のように、大きさ及びその配線幅などが異なる電源系配線(電源配線、接地配線)と上層の電源系配線から下層の電源系配線を接続する導電部のみを有するパターンが本発明に利用される電源接続セルである。 As described above, a power supply system wiring (power supply wiring, ground wiring) having a different size and wiring width and a pattern having only a conductive portion for connecting a lower power supply system wiring from an upper power supply system wiring is used in the present invention. Power supply connection cell.
さらに本発明で利用される電源接続セルは、ミラー配置或いは回転配置可能な状態でセルライブラリの中に記憶される。図7は図4に示した電源接続セルを基本として、紙面に対して回転配置、ミラー配置させた場合のそれぞれの構造を示す上面図である。なおこのようにミラー配置、回転配置が可能なセルとしてセルライブラリ内に保持されることでライブラリ内に用意する電源接続セルの種類を削減出来る。 Furthermore, the power connection cell used in the present invention is stored in the cell library in a state where it can be mirror-arranged or rotated. FIG. 7 is a top view showing respective structures when the power connection cell shown in FIG. It should be noted that the types of power connection cells prepared in the library can be reduced by holding them in the cell library as cells that can be mirrored and rotated.
これまで説明してきたように本発明では複数種類の電源接続セルが用意され、半導体集積回路のレイアウト設計に利用される。レイアウト設計システムによるレイアウトの設計フローについて以下に説明する。本発明のレイアウト設計システムは周知の構造のレイアウト設計システムが利用可能であり、このレイアウト設計システムの概略を図8に示す。レイアウト設計システムは、機能セルのパターンやマクロセルのパターンを保持するセルライブラリ、ネットリスト情報を記憶するネットリストメモリ、ユーザにより指定される配置制約情報などを記憶する制御情報メモリなどを有している。また、これらの情報からレイアウトを生成するレイアウト生成部やレイアウトデータ出力部なども有している。これまでに説明した本発明で使用される電源接続セルは通常の機能セルと同様にセルライブラリ内に事前に格納されており、以下のフローにおいてセルライブラリから読み出されて使用されるものとする。 As described above, in the present invention, a plurality of types of power connection cells are prepared and used for layout design of a semiconductor integrated circuit. A layout design flow by the layout design system will be described below. A layout design system having a known structure can be used as the layout design system of the present invention, and an outline of the layout design system is shown in FIG. The layout design system includes a cell library that holds functional cell patterns and macro cell patterns, a netlist memory that stores netlist information, a control information memory that stores arrangement constraint information specified by the user, and the like. . Also, a layout generation unit that generates a layout from these pieces of information, a layout data output unit, and the like are provided. The power connection cells used in the present invention described so far are stored in advance in the cell library in the same manner as normal function cells, and are read from the cell library and used in the following flow. .
図9は本発明により半導体集積回路のレイアウト設計を行う際のフローを示す図である。ステップS1では、上述のマクロセル110、111の配置、機能ブロック114の配置といったフロアプランが行われる。この工程は半導体集積回路の機能を階層化して設計する際に、ある機能を実行しうる機能セルのグループ、あるいは階層化された機能のレイアウトを指定する工程である。この工程により図1で示したような半導体チップ上でのフロアプランが決定される。
FIG. 9 is a diagram showing a flow when designing the layout of a semiconductor integrated circuit according to the present invention. In step S1, a floor plan such as the arrangement of the
また、このステップS1では消費電流情報A1に基づいて、配置が決定されたマクロセル110、111あるいは機能ブロック114のそれぞれの消費電流が設定される。またこのステップS1でマクロセル、機能ブロックが設定されていない通常の機能セルが配置されるのみの領域に対しては、回路全体の消費電流からマクロセル、機能ブロックによって消費される電流が差し引かれた残りの電流値が設定される。この消費電流情報A1は、机上計算あるいはレイアウト実行前の仮想配線予測に基づくパワーシミュレーション等に基づいて各マクロセル、機能ブロックなどとその消費電流を予め関連付けた情報としてレイアウト設計システムに蓄積されている情報である。
In step S1, the current consumption of each of the
次にステップS2において、上述した電源接続セルの自動配置が行われる。電源接続セルはセル配置領域112の周囲に配置された電源リング101、接地リング102に接続される。図10は電源接続セルと電源リング101、接地リング102の接続を示した図である。図10に示す接続例では、メタル5層M5に電源リング101が形成され、メタル4層M4に接地リング102が形成されている場合の接続例が示されている。つまり、最上層電源配線103は直接電源リングと連通し、第2の電源配線105はビアホールを介して電源リング101に接続されている。最上層接地配線104はビアホールを介して接地リング102に接続され、第2の接地配線106は直接接地リング102に連通している。一方、マクロセル110、111には例えばマクロセルの周囲に電源リングが形成され、この電源リングとマクロセルが接続されることにより電源が供給される。
Next, in step S2, the above-described automatic arrangement of the power connection cells is performed. The power connection cell is connected to the
次にステップS3において、ステップS1でマクロ以外の各領域に割り当てられた消費電流が、ステップS2で配置した個々の電源接続セルにより消費されるように見なして、個々の電源接続セルに対して消費電流を割り付ける。一方、マクロについては、マクロ自身の消費電流を割り付ける。つまり、ステップS1で通常の機能セルが配置されるのみの領域に対して配置された電源接続セルがそれぞれ所定の電流を消費しているとみなし、この電源接続セルの消費電流の合計値がステップS1で割り当てられた電流であると見積もる。 Next, in step S3, the consumption current allocated to each region other than the macro in step S1 is considered to be consumed by the individual power connection cells arranged in step S2, and is consumed for each power connection cell. Allocate current. On the other hand, for the macro, the current consumption of the macro itself is assigned. That is, it is considered that the power connection cells arranged in the region where only the normal functional cells are arranged in step S1 are consuming a predetermined current, and the total consumption current of the power connection cells is determined as the step. It is estimated that the current is allocated in S1.
続いてステップS4において、IR−Drop解析を行う。このIR−Dropとは、配線抵抗によって、消費電流と配線抵抗の積からなる電源系配線の各箇所での電源電位の下降と接地電位の上昇が起こることを併せて称したものである。つまり、この解析では配線抵抗の電圧降下による影響についての解析が行われる。このIR−Drop解析に当たっては、電源配線データ及び配線のプロセスパラメータ、温度条件に加え、上述の消費電流情報A1及び外部から与えられるIR−Drop制約A2が考慮される。ここで、考慮される電流はステップS3で行った通り、個々のマクロ及び電源接続セルが消費するものとして解析が行われる。 Subsequently, in step S4, IR-Drop analysis is performed. This IR-Drop collectively refers to a decrease in power supply potential and an increase in ground potential at each location of the power supply system wiring, which is the product of current consumption and wiring resistance, due to wiring resistance. That is, in this analysis, an analysis of the influence of the voltage drop of the wiring resistance is performed. In this IR-Drop analysis, in addition to the power supply wiring data, wiring process parameters, and temperature conditions, the above-described consumption current information A1 and the IR-Drop restriction A2 given from the outside are considered. Here, the current to be considered is analyzed as consumed by the individual macros and the power supply connection cells as performed in step S3.
ステップS4において、IR−Drop違反となった場合には、ステップS5において電源接続セルの種類置き換えにより電源幅や間隔を調整する。例えば図4に示す電源接続セルが一様に配置された状態で、ある特定の電源接続セルまでの配線による電圧降下の影響が大きかった場合、その電源接続セルに達するまでの電源接続セルの配線抵抗を低減する。つまり、その位置に至るまでの電源接続セルにおける最上層配線の幅が大きい電源接続セルに置き換えられる。図11はそのような配置の一例を示したものであり、電源接続セル205〜213の配置により、図面左下から右上に向かって電源配線幅を太くした場合の構成を示している。
If an IR-Drop violation occurs in step S4, the power supply width and interval are adjusted by replacing the type of the power supply cell in step S5. For example, in the state where the power connection cells shown in FIG. 4 are uniformly arranged, if the influence of the voltage drop due to the wiring to a specific power connection cell is large, the wiring of the power connection cell until reaching the power connection cell Reduce resistance. That is, it is replaced with a power supply connection cell in which the width of the uppermost layer wiring in the power supply connection cell up to that position is large. FIG. 11 shows an example of such an arrangement, and shows a configuration in which the power supply wiring width is increased from the lower left to the upper right of the drawing by the arrangement of the
また、ステップS5において、IR−Drop制限に対して余裕のある箇所については、信号配線のリソース(自由度)を増やすために電源接続セルを置き換える。つまり電源の供給が過剰となってしまっている電源接続セルはより電源供給の少ない電源接続セルに置き換える。例として、図12は電源接続セル214〜220の配置により、上層の電源及び接地配線とメタル1層M1を接続するビアホールを削減する事で、信号配線リソースを増やしている。
In step S5, the power connection cell is replaced in order to increase the resource (degree of freedom) of the signal wiring for a portion having a margin with respect to the IR-Drop restriction. That is, the power connection cell in which the supply of power is excessive is replaced with a power connection cell with less power supply. As an example, in FIG. 12, by arranging the power
図12において、破線401及び402で囲っている部分においてはメタル層M4とメタル層M1とを接続するビアホールが存在しないように構成してあり、その分だけ信号配線リソースが増える。同様に、破線403及び404で囲っている部分においては、メタル層M4とメタル層M1を接続するビアの数を半減させるように構成している。
In FIG. 12, the portion surrounded by the
また、図13は電源接続セル221〜223の配置により、上層を使用した電源及び接地配線間隔を広げた例である。図13において破線405で囲っている部分において、第2の電源配線107が削減されている。同様に、破線406で囲っている部分において、最上層電源配線103が削減されている。この結果、メタル4層M4及びメタル5層M5の信号配線リソースを増加している。この構成は上述で説明した配線幅の異なる複数の電源接続セルで、その1辺に対応する電源配線の幅がゼロである電源セルを配置することで実施することが可能である。このように、電源接続セルが個々に電流を消費するとみなした電圧降下の解析結果に基づいて、配置される電源セルのパターンが決定され、電源配線、接地配線が決定される。
FIG. 13 shows an example in which the space between the power supply and the ground wiring using the upper layer is widened by the arrangement of the power
以上のステップから、電源配線、接地配線が決定された後に、ステップS6において機能セルが配置される。その後、ステップS7において信号配線を行う。ステップS6及びステップS7は、信号配線リソース(通り道)を考慮して実行する必要があるため、一般的にはステップS5までで、電源及び接地配線が確定した後に実行されることで信号配線が効率よく設計される。 After the power supply wiring and the ground wiring are determined from the above steps, functional cells are arranged in step S6. Thereafter, signal wiring is performed in step S7. Since step S6 and step S7 need to be executed in consideration of signal wiring resources (paths), generally, the signal wiring is efficient by being executed after the power supply and ground wiring are determined until step S5. Well designed.
以上までで、ひとまず半導体集積回路の配置配線が一通り実施され、そのレイアウト結果を用いてステップS9においてパワーシミュレーションを実施し、レイアウト設計をある程度反映した状態で、個々のマクロ及びセルの消費電流情報A3を抽出する。なお、実施の形態1においてはステップS9は省略することも可能である。 Up to the above, the layout and wiring of the semiconductor integrated circuit is performed once. The power simulation is performed in step S9 using the layout result, and the current consumption information of each macro and cell is reflected in the layout design to some extent. A3 is extracted. In the first embodiment, step S9 can be omitted.
続いてステップS8において、最終確認としてIR−Drop解析を行う。本発明においては、ステップS4及びステップS5において、電源配線及び接地配線の最適化を行っているため、基本的にこのステップS8におけるIR−Drop検証で違反となる事はない。但し、ステップS4の段階においては、消費電流A1は机上計算結果であるか、または、予測配線に基づいたパワーシミュレーション結果から求めている。このため、最終的な配置配線結果によるパワーシミュレーションとの誤差が生じた場合には、ステップS8でIR−Drop違反が検出される場合も有り得る。その場合には、ステップS4と同様に電源接続セルの置き換えのステップS15が行われ、電源配線及び接地配線の補正を行う。電源接続セルの置き換えにより、局所的に信号配線とのショート或いはデザインルール違反が生じた場合には、信号配線の修正を行う。 Subsequently, in step S8, IR-Drop analysis is performed as a final confirmation. In the present invention, since the power supply wiring and the ground wiring are optimized in step S4 and step S5, there is basically no violation in the IR-Drop verification in step S8. However, in the step S4, the consumption current A1 is a desktop calculation result or is obtained from a power simulation result based on the predicted wiring. For this reason, if an error from the power simulation due to the final placement and routing result occurs, an IR-Drop violation may be detected in step S8. In that case, step S15 for replacing the power source connection cell is performed as in step S4, and the power source wiring and the ground wiring are corrected. When a short circuit with the signal wiring or a design rule violation occurs locally due to the replacement of the power connection cell, the signal wiring is corrected.
本発明により、半導体集積回路の電源配線及び接地配線の電源系配線網の抵抗を、消費電流を考慮しながら小領域単位で簡単かつ高精度に自動調整可能である。これにより、IR−Drop違反による後戻り作業を大幅に削減でき、レイアウト作業に要する時間が短縮される。 According to the present invention, the resistance of the power supply wiring network of the power supply wiring and the ground wiring of the semiconductor integrated circuit can be automatically adjusted with a small area unit easily and with high accuracy in consideration of current consumption. As a result, it is possible to greatly reduce the back work due to the IR-Drop violation and to shorten the time required for the layout work.
また、消費電流に応じた最適な電源系配線網を構築出来るため、過剰な電源及び接地配線を必要とせず配線リソースの確保が容易となり、半導体集積回路の集積度向上を図る事が出来る。 In addition, since an optimal power supply system wiring network according to current consumption can be constructed, it is easy to secure wiring resources without requiring excessive power supply and ground wiring, and the degree of integration of the semiconductor integrated circuit can be improved.
なお、上記に説明した実施の形態ではレイアウト設計のフロー説明を優先するため、マクロセルに与える電源は周囲に配置された電源リングから与えられるとしたが、マクロの電源接続に関しては他の方法により接続することも可能である。例えば、電源接続セル自体でマクロ周囲に電源リングを構成する等、マクロの電源端子の配置に柔軟に対応することが可能である。例として、図14では電源接続セル224〜226がマクロセルの周囲を囲うように配置されている。この電源接続セルを配置する事により、マクロ周囲に電源リングを構成し、その電源リングからマクロの電源端子301へ給電している。また図15においては、マクロの電源端子は外周ではなく、マクロの上から給電する構成となっている場合の例である。この構成では、電源接続セル227〜228をマクロ上に配置し、電源接続セル内部の電源配線とマクロの電源端子302の交点にビアホールを形成して、ビアホールを介して給電している。
In the embodiment described above, priority is given to the flow description of the layout design, so that the power to be supplied to the macro cell is supplied from the power ring arranged in the surroundings. It is also possible to do. For example, it is possible to flexibly cope with the arrangement of the macro power supply terminals, such as configuring a power supply ring around the macro with the power supply cell itself. As an example, in FIG. 14, the
また、マクロが分離された電源系を有した電源分離マクロ111に対する給電の場合は、図16に示すような構成とすることが可能である。電源接続セル229を配置し、電源供給用セル116及びマクロの電源端子或いはマクロ周回電源リングと接続する。
以下、図16を用いて本発明の実施の形態2のレイアウト設計のフローについて説明する。図5と同一のステップは同一の参照符号で示し、その説明は省略する。
実施の形態2においては、ステップ1のフロアプラン後のステップS21が異なっている。実施の形態2における電源接続セルの配置では、IR−Drop制約A2を考慮しながら電源接続セルの配置を行う。これにより、実施の形態1におけるステップS3〜S5の処理を、ステップS21で完了する。
Further, in the case of power feeding to the power
Hereinafter, the layout design flow according to the second embodiment of the present invention will be described with reference to FIG. The same steps as those in FIG. 5 are denoted by the same reference numerals, and the description thereof is omitted.
In the second embodiment, step S21 after the floor plan of
また、ステップS6による機能セルの配置が完了した時点で、配置結果に基づく概略配線情報により、ステップS9のパワーシミュレーションを実行する。 Further, when the functional cell placement in step S6 is completed, the power simulation in step S9 is executed based on the schematic wiring information based on the placement result.
次に、ステップS8においてIR-Drop検証を行い、違反が生じた場合にはステップS15を実行する。しかる後に、ステップS4において信号配線を実行する。 Next, IR-Drop verification is performed in step S8, and if a violation occurs, step S15 is executed. Thereafter, signal wiring is executed in step S4.
実施の形態2においては、実施の形態1におけるステップS3〜S5の処理を、ステップS21においてIR−Drop制約を参照しながら後戻りする事なく電源及び接地配線網を構成するため、レイアウト作業時間の短縮が図られる。 In the second embodiment, the processing in steps S3 to S5 in the first embodiment is configured without configuring the power supply and the ground wiring network without referring back to the IR-Drop constraint in step S21, thereby reducing the layout work time. Is planned.
また、ステップS9におけるパワーシミュレーションを、配置結果に基づく概略配線情報で実施するが、この概略配線情報は配置前の仮想配線予測と比較し、最終的な配線情報に比較的近いものとなる。従って、パワーシミュレーション後に、ステップS8におけるIR−Drop検証を実施し、必要に応じてステップS15による電源接続セルの置き換えを行い、電源及び接地配線網を確定する。これにより、ステップS7における信号配線の後に、電源接続セル置き換えに伴う信号配線修正が不要となり、レイアウト作業時間の短縮が図られる。 Further, the power simulation in step S9 is performed with the schematic wiring information based on the placement result. This rough wiring information is relatively close to the final wiring information as compared with the virtual wiring prediction before the placement. Therefore, after power simulation, IR-Drop verification in step S8 is performed, and if necessary, the power connection cell is replaced in step S15 to determine the power source and the ground wiring network. Thereby, after the signal wiring in step S7, the signal wiring correction accompanying the replacement of the power connection cell becomes unnecessary, and the layout work time can be shortened.
以上詳細に説明したように本発明によれば複数の電源接続セルパターンを用意し、電源接続セルパターンが電流を仮定して電圧降下の影響を解析し、電源セルパターンの置き換えを行っているので、電流消費量の偏りが生じた場合でも均一な電源供給が行える。 As described above in detail, according to the present invention, a plurality of power connection cell patterns are prepared, the power connection cell pattern assumes the current, analyzes the influence of the voltage drop, and replaces the power cell pattern. Even when current consumption is uneven, uniform power supply can be performed.
101 電源リング
102 接地リング
103 最上層電源配線
104 最上層接地配線
105 電源配線
106 接地配線
107 最下層電源配線
108 最下層接地配線
109 機能セル
110、111 マクロセル
112 セル配置領域
114 機能ブロック
DESCRIPTION OF
Claims (6)
半導体集積回路上に複数の機能ブロックの配置を設定する工程と、
前記機能ブロック配置領域外の半導体集積回路形成領域に前記電源接続セルを複数配置する工程と、
前記電源接続セルの配置に基づいて、前記最上位配線の電圧降下の影響を解析する工程とを有することを特徴とする半導体集積回路のレイアウト設計方法。 A layout design method for a semiconductor integrated circuit in which a power connection cell for electrically connecting a top layer wiring and a lower layer wiring is disposed,
A step of setting an arrangement of a plurality of functional blocks on a semiconductor integrated circuit;
Arranging a plurality of the power connection cells in a semiconductor integrated circuit formation region outside the functional block arrangement region;
A layout design method for a semiconductor integrated circuit, comprising: analyzing an influence of a voltage drop of the uppermost wiring based on an arrangement of the power connection cells.
前記電圧降下の解析の結果に基づいて前記電源接続セルを置き換える工程を有することを特徴とする半導体集積回路のレイアウト設計方法。 A layout design method for a semiconductor integrated circuit according to claim 1,
A layout design method for a semiconductor integrated circuit, comprising a step of replacing the power connection cell based on the result of the analysis of the voltage drop.
半導体集積回路上に複数の機能ブロックの配置を設定する工程と、
前記機能ブロック配置領域外の半導体集積回路形成領域に前記電源接続セルを複数配置する工程と、
半導体集積回路の消費電流から前記機能ブロックにより消費される電流を差し引いて、前記電源接続セルに割り付ける工程と、
前記電源接続セルに割り付けられた消費電流と、前記電源接続セルの配置および予め与えられた電圧降下の影響に関する制約条件に基づいて、前記最上位配線の電圧降下を解析する工程とを有することを特徴とする半導体集積回路のレイアウト設計方法。 A layout design method for a semiconductor integrated circuit in which a power connection cell for connecting a top wiring and a lower wiring is disposed,
A step of setting an arrangement of a plurality of functional blocks on a semiconductor integrated circuit;
Arranging a plurality of the power connection cells in a semiconductor integrated circuit formation region outside the functional block arrangement region;
Subtracting the current consumed by the functional block from the current consumed by the semiconductor integrated circuit and assigning it to the power connection cell;
Analyzing the voltage drop of the uppermost wiring on the basis of the current consumption allocated to the power supply connection cell and the constraint condition relating to the arrangement of the power supply connection cell and the voltage drop given in advance. A semiconductor integrated circuit layout design method.
半導体集積回路上に複数の機能ブロックの配置を設定する工程と、
前記機能ブロック配置領域外の半導体集積回路形成領域に予め与えられた電圧降下の影響に関する制約条件に基づいて前記電源接続セルを複数配置する工程と、
機能セルを配置する工程と、
前記機能セルの配置後にパワーシミュレーションを行い、消費電流を推定する工程と、
前記推定された消費電流、前記電源接続セルの配置および前記予め与えられた電圧降下の影響に関する制約条件に基づいて最上層配線の電圧降下を解析する工程と、
前記電圧降下の解析の結果に基づいて前記電源接続セルを置き換える工程とを有することを特徴とする半導体集積回路のレイアウト設計方法。 A layout design method for a semiconductor integrated circuit in which a power connection cell for connecting a top wiring and a lower wiring is disposed,
A step of setting an arrangement of a plurality of functional blocks on a semiconductor integrated circuit;
A step of arranging a plurality of the power supply connection cells based on a restriction condition relating to an influence of a voltage drop given in advance to a semiconductor integrated circuit formation region outside the functional block arrangement region;
Placing functional cells;
Performing power simulation after placement of the functional cells and estimating current consumption;
Analyzing the voltage drop of the uppermost layer wiring based on the estimated current consumption, the arrangement of the power connection cell and the constraint on the influence of the predetermined voltage drop;
And a step of replacing the power supply connection cell based on the result of the voltage drop analysis.
前記セルライブラリは、
所定の機能を実施するための機能セルパターンと、
前記機能セルに電源を接続する電源接続セルパターンを複数有し、
前記複数の電源接続セルパターンは、半導体集積回路の電源配線の電圧降下解析に基づいて配置されることを特徴とするレイアウト設計システム。 A system for automatically designing a layout of a semiconductor integrated circuit having a cell library and comprising a plurality of metal layers,
The cell library is
A functional cell pattern for performing a predetermined function;
A plurality of power connection cell patterns for connecting a power source to the functional cells,
The layout design system, wherein the plurality of power connection cell patterns are arranged based on a voltage drop analysis of a power supply wiring of a semiconductor integrated circuit.
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