JP2006019672A - トランジスタの製造方法、電気光学装置の製造方法、および電子デバイスの製造方法 - Google Patents

トランジスタの製造方法、電気光学装置の製造方法、および電子デバイスの製造方法 Download PDF

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Abstract

【課題】 チャネル長の短い薄膜トランジスタを簡便に、かつ、低廉なコストで形成することができる薄膜トランジスタの製造方法を提供する。
【解決手段】 液滴乾燥法を用いることによってバンク３０を形成し、このバンク３０を挟んでソース電極４０ａとドレイン電極４０ｂを形成する。その後、バンク３０を剥離することによって得られる溝パターン５０に半導体材料を供給して半導体層を形成し、ゲート絶縁膜、ゲート電極等を形成することにより、薄膜トランジスタを製造する。
【選択図】 図３

Description

本発明は、ＭＯＳトランジスタ等の薄膜トランジスタの製造方法に関する。
ＭＯＳトランジスタなどの薄膜トランジスタの開発においては、いかにして動作速度の高速化を図るかが重要な技術課題となっている。図１２は、一般的なＭＯＳトランジスタ１の構成を示す図である。ＭＯＳトランジスタ１は、例えばガラス基板２の上に形成されるものであり、半導体膜３、絶縁膜４、ゲート絶縁膜５、ゲート電極６、ソース電極７、ドレイン電極８、絶縁膜９を含んで構成されている。
かかるＭＯＳトランジスタ１においては、ゲート電極６の直下のチャネル領域の距離（図１２に示すチャネル長Ｌｃ）が短ければ、それだけ動作速度が高速化されることになる。このような動作速度の高速化を実現するために、従来はフォトリソグラフィ技術を利用して、短いチャネル長を実現していた（例えば、特許文献１参照）。
特開２００２−７６３５８号公報
しかしながら、フォトリソグラフィ技術を用いた場合には、歩留まりが悪く、また、高価な露光装置等が必要となるために高コスト化を招く等の問題が生じる。さらに、基板全面にレジスト材料等を塗布した後に大部分を削り取るためムダになる材料が多く、これによっても高コスト化を招くといった問題があった。
本発明は、以上説明した事情を鑑みてなされたものであり、チャネル長の短い薄膜トランジスタを簡便に、かつ、低廉なコストで製造することができる薄膜トランジスタの製造方法を提供することを目的とする。
上記目的を達成するため、本発明に係る薄膜トランジスタの製造方法は、バンク材料を含む液体材料の液滴を基板上に滴下する工程と、前記液滴を乾燥させることにより、バンクを形成する工程と、前記バンクの一部を挟むようにして第１導電領域及び第２導電領域を形成する工程と、前記バンクを除去することにより、前記第１導電領域と前記第２導電領域との間に溝を形成する工程と、前記溝に半導体材料を供給して半導体層を形成する工程と、前記半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上の前記半導体層に対向する位置にゲート電極を形成する工程とを含むことを特徴とする。
かかる製造方法によれば、上記バンク材料を含む液体材料の液滴を乾燥させてバンクを形成し、このバンクを利用して第１導電領域と第２導電領域との間に溝（サブミクロンオーダ等の溝）を形成した後、この溝に半導体材料を供給して半導体層を形成する。この半導体層の幅はチャネル長に相当するため、チャネル長の短い薄膜トランジスタを簡便に、かつ、低廉なコストで形成することが可能となる。ここで、第１導電領域及び第２導電領域は、それぞれ薄膜トランジスタのソース領域及びドレイン領域となる領域のことである。この第１導電領域及び第２導電領域を形成する方法としては、電極材料によりソース電極及びドレイン電極を形成する方法のほか、各領域を形成し、その後に不純物をドープするなど（いわゆるイオン打ち込み等）の方法により、第１導電領域及び第２導電領域をソース領域及びドレイン領域としても良い。
また、上記製造方法にあっては、前記第１導電領域及び第２導電領域を形成する工程では、前記バンクを挟む一対の前記第1導電領域及び前記第２導電領域を複数対形成し、前記バンクを除去する工程では、前記複数対のそれぞれの第１導電領域と第２導電領域との間に、それぞれ溝を形成し、前記半導体層を形成する工程では、前記各溝のそれぞれに前記半導体材料を供給し、前記ゲート電極を形成する工程では、前記ゲート絶縁膜状における前記各半導体層に対向する位置に、それぞれ前記ゲート電極を形成するようにしても良い。
加えて、前記ゲート絶縁膜は、ペルヒドロポリシラザンを含有する液体材料を用いて塗布法により形成される態様がさらに望ましい。ここで、塗布法としては、液体材料をスピンコートによって塗布するスピンコート法や、インクジェット等を用いて塗布するインクジェット法等が挙げられるが、どのような塗布法を用いるかは設定・変更可能である。
また、上記製造方法にあっては、第１導電領域及び第２導電領域を構成する導電材料に対して低い親和性を有する表面修飾膜を、前記バンク上に形成する工程を含み、前記表面修飾膜形成後に前記第１導電領域及び前記第２導電領域を形成する態様も望ましい。
かかる製造方法によれば、電極材料に対して低い親和性を有する自己組織化単分子膜（SAMs: Self‐Assembled Monolayer）等の表面修飾膜をバンクの上に形成するため、電極材料がバンク上に残留してしまう等の不具合を確実に防止することができる。
また、上記製造方法にあっては、前記バンクを形成する工程では、前記液滴の中央部を除いた周縁部にバンクが形成されるように前記液滴を乾燥させる態様が好ましい。
また、別の態様として、基板上に半導体膜を形成する工程と、前記半導体膜上にバンク材料を含む液体材料の液滴を滴下する工程と、前記液滴を乾燥させることにより、バンクを形成する工程と、前記バンクをマスクとして前記半導体膜のエッチングを行う工程と、前記バンクの一部を挟むようにして第１導電領域及び第２導電領域を形成する工程と、前記バンクを除去することにより、前記第１導電領域と第２導電領域との間に前記エッチング後の半導体膜が介在する半導体層を形成する工程と、前記半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上の前記半導体層に対向する位置にゲート電極を形成する工程とを含む態様も望ましい。
かかる構成によれば、半導体膜を予め基板上に形成し、バンクをマスクとして不要な部分を除去することによって半導体層を形成しているため、上記のごとく溝パターンに半導体材料を供給して半導体層を形成する場合と比較して、簡易に半導体層を形成することができる。
以上説明した薄膜トランジスタの製造方法によって薄膜トランジスタを形成し、この薄膜トランジスタを備えた電子回路を製造するようにしても良い。ここで、電子回路とは、様々な電気光学装置（例えば、液晶素子、電気泳動粒子が分散した分散媒体を有する電気泳動素子、ＥＬ素子等を備えた装置等）を駆動する駆動回路等に用いられる様々な回路をいう。
また、電子デバイスとは、本発明に係る薄膜トランジスタを備えた一定の機能を奏する機器一般をいい、例えば電気光学装置やメモリを備えて構成される。その構成に特に限定は無いが、例えばＩＣカード、携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型またはフロント型のプロジェクター、さらに表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳、電光掲示板、宣伝広告用ディスプレイ等が含まれる。
以下、本発明に係る実施形態を説明する前に、まず、本発明の基本原理について説明する。
＜基本原理＞
図１は、本発明の基本原理に関わる液滴乾燥法を用いた薄膜形成プロセスを示す図である。液滴乾燥法は、電子機器等の製造過程において用いられる膜形成技術の一つの方法であって、高価な露光装置等が不要であるためにフォトリソグラフィ技術に比してコスト等を大幅に抑えることができ、また、スピンコート法などの技術に比べて液体材料の消費に無駄が少ない等のメリットがある。
この液滴乾燥法では、液滴の乾燥過程において、液体材料の固形分濃度と液体の乾燥速度のうちの少なくとも一方をパラメータとすることにより、液滴の乾燥膜を様々な形状に制御する。かかる制御により、例えば液滴の縁（エッジ）において固形分が局所的に析出したリング状の乾燥膜を基板上に形成したり（図１（ａ）〜（ｃ）参照）、液滴の全体の固形分濃度が略同時に飽和濃度に達するようにパラメータを制御することで液滴全体を収縮させた乾燥膜（図示略）を形成したりすることができる。さらには、複数の液滴を連続して移動しながら基板上に滴下することにより、液滴の縁において固形分が局所的に析出した直線状の乾燥膜を基板上に形成することができる。
以下に示す各実施形態では、図１に示すようなリング状の乾燥膜を形成する条件を利用するが、この態様に限らず、直線状の乾燥膜を形成する条件等を利用しても良い。なお、このリング状の乾燥膜の膜幅や膜厚については、上記パラメータ、微粒子の粒径などを変えることで制御可能である。例えば、液体材料の固形分濃度を高く設定した場合には、中央から縁に向かう液体の流れの影響を受けにくくなるため、縁の盛り上がり部分の幅Ｗ０が狭い乾燥膜（サブミクロンオーダ等）を形成することが可能となる。
このような乾燥膜が形成される液滴乾燥法について簡潔に説明すると、一般に固相基板上に配置された液滴は周縁部（エッジ）において乾燥の進行が速い。従って、液滴が溶質または分散質（以下併せて「溶質等」という。）を含む場合、この液滴の乾燥過程においては、液滴の周縁部において溶質等の濃度がまず飽和濃度に達し、析出し始める。一方、液滴内部には、液滴周縁部で蒸発により失われた液体を補給するように、液滴中央部から周縁部に向かう液体の流れが生じ、液滴中央部の溶質等は、その流れに従って周縁部に運ばれ、液滴の乾燥に伴って該周縁部からの析出を促進する。こうして、液滴に含まれていた溶質等が、基板上に配置された液滴の形状の外周に沿って環状に析出する現象を「ピニング」と呼ぶ。
本発明においては、この「ピニング」現象によって液滴周縁部に形成される環状の乾燥膜を利用して、薄膜トランジスタのソース電極（ソース領域）とドレイン電極（ドレイン領域）との間にサブミクロンオーダで制御した溝パターンを形成し、この溝パターンに半導体材料を供給して半導体層を形成する。この半導体層の幅は薄膜トランジスタのチャネル長に相当するため、最終的にはサブミクロンオーダのチャネル長を有する薄膜トランジスタが形成されることになる。
Ａ．第１実施形態
図２は、第１実施形態に係るインクジェットヘッド２００の構成を示す図である。インクジェットヘッド２００は、液滴吐出方式によりバンク材料を含む液体材料２をノズル９１から基板１０に向けて吐出させるものである。ここで、バンクとは、仕切り部材として機能する***物を指し、このようなバンクを形成するため材料をバンク材料という。なお、バンク材料としては、例えばレジスト材などの樹脂材料を用いることができるが、絶縁性を有する材料であればどのような材料を用いても良い。
インクジェットヘッド２００には、ピエゾ素子を用いて液体材料２を吐出させるピエゾ方式の液滴吐出方式が採用されている。採用する液滴吐出方式としては、ピエゾ方式に限らず、液体材料２を加熱して発生した泡（バルブ）により液体材料２を吐出させる方式など、種々の公知技術を採用することができる。
インクジェットヘッド２００のヘッド本体９０には、リザーバ９５およびリザーバ９５から分岐された複数のインク室９３が形成されている。リザーバ９５は、各インク室９３に液体材料２を供給するための流路になっている。また、ヘッド本体９０の下端面には、インク吐出面を構成するノズルプレートが装着され、ノズルプレートには、液体材料２を吐出する複数のノズル９１が各インク室９３に対応して開口されている。ピエゾ素子９２は、水晶等の圧電材料材を一対の電極（図示略）で挟持したものであり、その一対の電極は、駆動回路９９に接続されている。
ここで、駆動回路９９からピエゾ素子９２に電圧を印加すると、ピエゾ素子９２が膨張変形または収縮変形する。ピエゾ素子９２が収縮変形すると、インク室９３の圧力が低下してリザーバ９５からインク室９３に液体材料２が流入する一方、ピエゾ素子９３が膨張変形すると、インク室９３の圧力が増加してノズル９１から液体材料２が吐出される。このような構成を有するインクジェットヘッド２００を利用して、基板１０の所定位置にバンク材料を含む液体材料の液滴を滴下する。以下、図３及び図４を参照しながら、第１実施形態に係る薄膜トランジスタの製造プロセスについて説明する。
[バンク形成工程]
基板１０の上にバンク材料を含む液体材料２が滴下された後、液滴の乾燥過程において液体材料の固形分濃度と液体の乾燥速度の少なくとも一方を制御すると、図３（ａ）に示すようなリング状のバンク３０を形成することができる（詳細は基本原理参照）。なお、本実施形態では、バンク３０の膜厚Ｈ０が後述する電極４０の膜厚Ｈ１よりも厚くなるようにバンク材料の選定や濃度等が設定される（図３（ｂ）参照）。
[電極形成工程]
基板１０の上にリング状のバンク３０を形成すると、次に、バンク３０の一部を挟むようにしてアルミニウムや銅などの電極４０を形成する（図３（ｂ）参照）。電極４０もバンク３０と同様、インクジェットヘッドのノズル等から電極材料を含んだ液体材料を吐出して形成しても良く、また、ＰＶＤ法やＣＶＤ法などの気相法を用いて形成しても良い。その後、電極材料が塗布された基板１０を焼成し、バンク３０を挟んで一方の側（例えばバンク３０の内側）にソース電極４０ａを形成し、他方の側（例えばバンク３０の外側）にドレイン電極４０ｂを形成する。
[バンク剥離工程]
電極４０を形成すると、次に、ウェットエッチング等を利用してバンク３０を基板１０から剥離する。この結果、ソース電極４０ａとドレイン電極４０ｂとの間には、図３（ｃ）に示すようなバンク３０の幅Ｗ０に応じた溝パターン５０が形成される。なお、バンク３０を基板１０から剥離することができるのであれば、上記ウエットエッチングに限らずドライエッチングなどの方法を採用しても良い。
[半導体層形成工程]
ソース電極４０ａとドレイン電極４０ｂとの間に溝パターン５０を形成すると、液滴吐出方法などを用いてシクロペンタシランを含む液体シリコン等の半導体材料を溝パターン５０に供給する。そして、溝パターン５０に供給された半導体材料を焼成することによりチャネル領域となる半導体層６０を形成する（図４（ａ）参照）。なお、液滴吐出方法の代わりにＰＶＤ法やＣＶＤ法などの気相法を用いても良いのはもちろんである。
[ゲート絶縁膜形成工程]
次に、ソース電極４０ａ、半導体層６０、ドレイン電極４０ｂを含む基板１０の一面にゲート絶縁膜７０を形成し、これを研磨等することにより平坦性の高い面を得る（図４（ｂ）参照）。このゲート絶縁膜７０の形成方法としては、例えばスピンコート法によりソース電極４０ａ、半導体層６０、ドレイン電極４０ｂを含む基板１０の略全面に液体材料を塗布し、その後この塗布された液体材料を焼成して固化させる手法を採用することができる。例えば、液体材料としてペルヒドロポリシラザンを有機溶媒（例えば２０％キシレン溶液）で溶解したものを用い、当該液体材料をスピンコート法（例えば、２０００ｒｐｍ、２０秒間）で塗布した後、４５０℃程度の温度で大気中で焼成することにより、厚膜の酸化シリコン膜（すなわち、ゲート絶縁膜７０）を形成する。
そして、形成したゲート絶縁膜７０を研磨し、膜厚を減少させることにより平坦性の高い面を得る。この膜厚を減少させる方法としては、例えばＣＭＰ法（化学的機械的研磨法）を採用することができ、具体的な条件としては、例えば軟質ポリウレタン製のパッドと、アンモニア系又はアミン系のアルカリ溶液にシリカ粒子を分散させた研磨剤（スラリー）を組み合わせて用い、圧力３００００Ｐａ、回転数５０回転／分、研磨剤の流量を２００ｓｃｃｍ、といった条件を採用することができる。
なお、酸化シリコン膜を形成する方法としては、上述した方法のほか、例えば基板１０上に液体材料として感光性ポリシラザンを適量滴下した後に、スピンコート法（例えば、１０００ｒｐｍ、２０秒間）で塗布し、１００℃程度で焼成することによって酸化シリコン膜を得るようにしても良い。また、液体材料を用いて酸化シリコン膜を形成する代わりに、例えばＣＶＤ法を用いて酸化シリコン膜を形成しても良い。ＣＶＤ法を用いる場合には、特にプラズマ励起ＣＶＤ法（ＰＥＣＶＤ法）が好適であり、以下のような成膜条件を適用可能である。例えば、原料ガスとしてテトラエトキシシラン（ＴＥＯＳ）及び酸素（Ｏ２）を用い、それぞれの流量を２００ｓｃｃｍ、５ｓｌｍとし、雰囲気温度を３５０℃、ＲＦパワーを１．３ｋＷ、圧力を２００Ｐａという条件にすることにより、約３００ｎｍ／ｍｉｎという高速な成膜速度で酸化シリコン膜を成膜することが可能である。また、原料ガスとしてモノシラン（ＳｉＨ４）、亜酸化窒素（Ｎ２Ｏ）及びアルゴン（Ａｒ）を用い、それぞれの流量を１６０ｓｃｃｍ、３ｓｌｍ、５ｓｌｍとし、雰囲気温度を４００℃、ＲＦパワーを８００Ｗ、圧力を１７０Ｐａという条件にすることによっても、約３００ｎｍ／ｍｉｎという高速な成膜速度で酸化シリコン膜を成膜することが可能である。
[ゲート電極形成工程]
次に、タンタル、クロム、アルミニウム等の金属箔膜をスパッタリング法により形成した後、パターニングすることによって、図４（ｃ）に示すようにゲート絶縁膜７０の上の半導体層６０に対向する位置にゲート電極８０を形成する。なお、ゲート電極８０の形成に関して、スパッタリング法を採用する代わりに、液滴吐出方法やＣＶＤ法などを用いても良い。
以上の工程を経ることにより、バンクの幅Ｗ０に応じて形成された半導体層、ゲート絶縁膜、電極等を積層した電界効果型の薄膜トランジスタが得られる。
以上説明したように、本実施形態によれば、液滴乾燥法を用いることによってサブミクロンオーダで制御した溝パターン５０を形成し、この溝パターン５０に半導体材料を供給して半導体層６０を形成する。この半導体層６０の幅は薄膜トランジスタのチャネル長に相当するため、高価な露光装置等を用いることなしに、サブミクロンオーダのチャネル長を有する薄膜トランジスタを得ることが可能となる。また、本実施形態では、基板１０の上にアルミニウムや銅などの電極４０を基板１０の上に直接形成しているため、イオンの打ち込み工程（半導体層に対してドナーやアクセプターとなる不純物イオンを打ち込むことによって電極を形成する場合に必要となる工程）を省くことができる。
なお、上述した第１実施形態では、電極材料を含んだ液体材料を塗布してソース電極及びドレイン電極を形成する場合について説明したが、例えば半導体層の所定領域に不純物をドープするなど（いわゆるイオン打ち込み等）の方法によってソース領域及びドレイン領域を形成し、ソース電極及びドレイン電極を形成しても良い。
Ｂ．第２実施形態
図５は、第２実施形態に係る薄膜トランジスタの製造プロセスを示す図であり、前掲図３に対応する図である。なお、図３に対応する部分については同一符号を付し、詳細な説明は省略する。
上述した第１実施形態においては、バンク３０の膜厚Ｈ０が電極４０の膜厚Ｈ１よりも厚くなるようにバンク材料の選定や濃度等を設定したが（図３（ｂ）参照）、本実施形態においては、電極４０（ソース電極４０ａ及びドレイン電極４０ｂ）を構成する電極材料に対して低い親和性を有する自己組織化単分子膜３０ａをバンク３０の上に形成する（図５（ａ）参照）。この自己組織化単分子膜（SAMs: Self‐Assembled Monolayer）３０ａは、固体表面へ分子を固定する方法であって高配向・高密度な分子層が形成可能な自己組織化（SA: Self‐Assembly）法により作製される膜（表面修飾膜）である。なお、自己組織化単分子膜３０ａは、ＣＶＤ法等の気相成長法によって形成しても良く、またスピンコート法やディップ法等の液相を用いた方法によって形成しても良い。
このように、電極材料に対して低い親和性を有する自己組織化単分子膜３０ａをバンク３０の上に形成した後、液滴吐出法などによって電極材料となる液体を基板１０の上に供給する。基板１０の上に供給された液体（電極材料）は、自己組織化単分子膜３０ａから弾き出される作用を受け、バンク３０の一部を挟むようにしてソース電極４０ａ及びドレイン電極４０ｂが形成される（図５（ｂ）参照）。このバンク３０の上に形成された自己組織化単分子膜３０ａは、加熱によって自然に除去されるため、自己組織化単分子膜３０ａを除去するための工程は不要である。なお、電極４０が形成された後の工程については、上述した第１実施形態と同様に説明することができるため、これ以上の説明は割愛する。以上説明した第２実施形態に係る方法によっても、高価な露光装置等を用いることなしに、サブミクロンオーダのチャネル長を有する薄膜トランジスタを得ることが可能となる。
Ｃ．第３実施形態
図６は、第３実施形態に係る薄膜トランジスタの製造プロセスを示す図であり、前掲図３に対応する図である。なお、図３に対応する部分については同一符号を付し、詳細な説明は省略する。
上述した第１実施形態では、ソース電極４０ａ及びドレイン電極４０ｂからなる電極４０（以下、電極対４０）をバンク３０の一部を挟んで１対形成した場合について説明したが、本実施形態では、該電極対４０をバンク３０の一部を挟んで複数（図６では２対）形成する。なお、本実施形態では電極対は２対であるが、３対や４対、またはそれ以上であっても良い。
さらに、上記バンク３０を形成する際には、バンク材料を含む液滴の乾燥時間よりも早い時間間隔で、少しずつ位置をずらして連続的に複数滴下してゆく。具体的には、先に滴下した液滴が乾燥して該液滴の周縁部にバンクが形成される前に、先に滴下した液滴の一部と重なるように次の液滴を滴下する。滴下された各液滴は濡れ拡がることによって融合し、最終的には各液滴の端部において連なった略直線状のバンクが形成される。このように形成された長いバンクの一部を挟むように、複数の電極対４０を形成しても良い。
かかる場合、電極形成工程では、ソース電極４０ａおよびドレイン電極４０ｂからなる電極対４０をバンク３０の一部を挟んで複数形成し（図６（ｂ）参照）、バンク剥離工程では、各電極対４０を構成するソース電極４０ａとドレイン電極４０ｂとの間にそれぞれ溝パターン５０を形成する（図６（ｃ）参照）。さらに、半導体層形成工程では、各溝パターンに半導体材料を注入し、ゲート絶縁膜形成工程では、各半導体層の上にゲート絶縁膜を形成し、ゲート電極形成工程では、ゲート絶縁膜上における各半導体層に対抗する位置にそれぞれゲート電極を形成する。その後、例えばアルミニウムなどからなる金属配線膜を生成し、メタルフォトマスク等を利用して図７に示すような金属配線を行う。詳述すると、ソース電極はコンタクトホールを介してソース配線ｓｌに電気的に接続される一方、ドレイン電極はバンクを挟んで画素電極ｇに電気的に接続されている。また、ゲート電極はゲート配線ｇｌによって形成されている。なお、図７においてはそれぞれのソース電極に同じ配線が電気的に接続されているが、それぞれのソース電極がそれぞれ異なる配線に電気的に接続されていても良い。また、ソース電極及びドレイン電極がバンクを挟んで逆の構成でも良く、この場合には、図７に破線で示すバンクの外側がソース電極となり、それぞれのドレイン電極がそれぞれの金属配線に電気的に接続されることになる。
また、生成されるＭＯＳトランジスタの種類は、ＮチャネルＭＯＳトランジスタ若しくはＰチャネルＭＯＳトランジスタのいずれか一方であっても良く、またＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを組み合わせてＣＭＯＳトランジスタを形成するようにしても良い。以上説明した第３実施形態に係る方法によっても、高価な露光装置等を用いることなしに、サブミクロンオーダのチャネル長を有する薄膜トランジスタを得ることが可能となる。
Ｄ．第４実施形態
上述した第１実施形態では、前掲図４（ａ）に示すように、ソース電極４０ａとドレイン電極４０ｂとの間の溝パターン５０に半導体材料を供給し、これを焼成することで半導体層６０を形成した。しかしながら、溝パターン５０の幅はサブミクロンオーダで制御されているため、この溝パターン５０に半導体材料を供給して半導体層６０を形成するのは難しい。これを改良したのが図８及び図９に示す薄膜トランジスタの製造プロセスである。
図８及び図９は、第４実施形態に係る薄膜トランジスタの製造プロセスを示す図である。なお、図８及び図９について、前掲図３、図４に対応する部分には同一符号を付し、詳細な説明を省略する。
[半導体膜形成工程]
まず、ＣＶＤ法や塗布法などにより半導体膜（シリコン膜）６０ａを基板１０の全面に成膜する（図８（ａ）参照）。なお、必要に応じてエキシマレーザーアニール処理を施すことにより、ポリシリコン膜へと結晶化させる。
[バンク形成工程]
次に、上述した第１実施形態と同様、半導体膜６０ａが形成された基板１０の所望位置にバンク材料を含む液体材料２を滴下する。この滴下した液滴の乾燥過程において液体材料の固形分濃度と液体の乾燥速度の少なくとも一方を制御することにより、図８（ｂ）に示すようなリング状のバンク３０が形成される。
[エッチング工程]
次に、上記のように形成したバンク３０をマスクとして半導体膜６０ａのエッチングを行う(図８（ｃ）参照)。なお、バンク３０の直下に存在する半導体膜６０ａを残すことができるのであれば、ドライエッチング、ウエットエッチングのいずれを採用しても良い。
[電極形成工程]
エッチング工程が終了すると、次に、バンク３０の一部を挟むようにしてアルミニウムや銅などの電極４０を形成する（図９（ａ）参照）。電極４０もバンク３０と同様、インクジェットヘッドのノズル等から電極材料を含んだ液体材料を吐出して形成しても良く、また、ＰＶＤ法やＣＶＤ法などの気相法を用いて形成しても良い。その後、電極材料が塗布された基板１０を焼成し、バンク３０を挟んで一方の側（例えばバンク３０の内側）にソース電極４０ａを形成し、他方の側（例えばバンク３０の外側）にドレイン電極４０ｂを形成する。
[バンク剥離工程]
電極４０を形成すると、次に、ウェットエッチング等を利用してバンク３０を基板１０から剥離する。前述したように、バンク３０の直下には半導体膜６０ａが存在するため、ソース電極４０ａとドレイン電極４０ｂとの間には、図９（ｂ）に示すようなバンク３０の幅Ｗ０に応じたエッチング後の半導体膜６０ａが介在する半導体層が形成されることになる。なお、バンク３０を基板１０から剥離することができるのであれば、上記ウエットエッチングに限らずドライエッチングなどの方法を採用しても良い。
[ゲート絶縁膜形成工程]
次に、ソース電極４０ａ、半導体層６０、ドレイン電極４０ｂを含む基板１０の一面にゲート絶縁膜７０を形成し、これを研磨等することにより平坦性の高い面を得る（図９（ｃ）参照）。このゲート絶縁膜７０の形成方法としては、例えばスピンコート法によりソース電極４０ａ、半導体層６０、ドレイン電極４０ｂを含む基板１０の略全面に液体材料を塗布し、その後この塗布された液体材料を焼成して固化させる手法を採用することができる。例えば、液体材料としてペルヒドロポリシラザンを有機溶媒（例えば２０％キシレン溶液）で溶解したものを用い、当該液体材料をスピンコート法（例えば、２０００ｒｐｍ、２０秒間）で塗布した後、４５０℃程度の温度で大気中で焼成することにより、厚膜の酸化シリコン膜（すなわち、ゲート絶縁膜７０）を形成する。なお、ゲート絶縁膜７０については、上述した第１実施形態と同様に説明することができるため、省略する。
[ゲート電極形成工程]
次に、タンタル、クロム、アルミニウム等の金属箔膜をスパッタリング法により形成した後、パターニングすることによって、図９（ｄ）に示すようにゲート絶縁膜７０の上の半導体層６０に対向する位置にゲート電極８０を形成する。なお、ゲート電極８０の形成に関して、スパッタリング法を採用する代わりに、液滴吐出方法やＣＶＤ法などを用いても良い。
以上の工程を経ることにより、バンクの幅Ｗ０に応じて形成された半導体層、ゲート絶縁膜、電極等を積層した電界効果型の薄膜トランジスタが得られる。
このように、後に半導体層６０となる半導体膜６０ａを予め基板１０上に形成し、バンク３０をマスクとして不要な部分を除去するように構成しても良い。かかる構成によれば、上述した第１実施形態に係る製造プロセスと比較して、より簡易に半導体層６０を形成することが可能となる。なお、以上説明した第４実施形態に第２実施形態若しくは第３実施形態の技術思想を適用することができるのはもちろんである。例えば、バンク３０の上に自己組織化単分子膜３０ａを形成したり（第２実施形態参照）、ソース電極４０ａ及びドレイン電極４０ｂからなる電極対４０をバンク３０の一部を挟んで複数形成しても良い（第３実施形態参照）。
Ｅ．第５実施形態
次に、上述した薄膜トランジスタを含んで構成される電子回路、電気光学装置、電子デバイスの具体例について説明する。
図１０は、本発明の薄膜トランジスタを含んで構成される電気光学装置１００の回路図である。本実施形態の電気光学装置（表示装置）１００は、各画素領域に電界発光効果により発光可能な発光層ＯＥＬＤ、それを駆動するための電流を記憶する保持容量を備え、さらに本発明にかかる薄膜トランジスタＴ１〜Ｔ４を備えて構成されている。ドライバ１０１からは、走査線Ｖsel及び発光制御線Ｖgpが各画素領域に供給されている。ドライバ１０２からは、データ線Ｉdataおよび電源線Ｖddが各画素領域に供給されている。走査線Ｖselとデータ線Ｉdataとを制御することにより、各画素領域に対する電流プログラムが行われ、発光部ＯＥＬＤによる発光が制御可能になっている。なお、本発明の薄膜トランジスタを備えた電気光学装置は、液晶を挟持する一対の基板の一方の基板上に、画素電極に電気的に接続されるように本発明の薄膜トランジスタが形成され、他方の基板上に画素電極に対向する対向電極が形成されているような液晶表示装置等も含まれる。
ここで、上記駆動回路は、発光要素に電界発光素子を使用する場合の回路の一例であり他の回路構成も可能である。また、ドライバ１０１、１０２のそれぞれを構成する電子回路を本発明に係る薄膜トランジスタによって形成することも好適である。
図１１は、上述した電気光学装置を含んで構成される電子デバイスの具体例を説明する図である。図１１（Ａ）は携帯電話への適用例であり、当該携帯電話５３０はアンテナ部５３１、音声出力部５３２、音声入力部５３３、操作部５３４、および本発明の薄膜トランジスタを備えた電気光学装置１００を備えている。このように本発明に係る薄膜トランジスタを備えた電気光学装置は表示部として利用可能である。図１１（Ｂ）はビデオカメラへの適用例であり、当該ビデオカメラ５４０は受像部５４１、操作部５４２、音声入力部５４３、および本発明の薄膜トランジスタを備えた電気光学装置１００を備えている。図１１（Ｃ）はテレビジョンへの適用例であり、当該テレビジョン５５０は本発明の電気光学装置１００を備えている。なお、パーソナルコンピュータ等に用いられるモニタ装置に対しても同様に適用し得る。図１１（Ｄ）はロールアップ式テレビジョンへの適用例であり、当該ロールアップ式テレビジョン５６０は本発明の薄膜トランジスタを備えた電気光学装置１００を備えている。また、電子デバイスはこれらに限定されず、表示機能を有する各種の電子機器に適用可能である。例えばこれらの他に、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、電子手帳、電光掲示盤、宣伝公告用ディスプレイなども含まれる。なお、本発明にかかる薄膜トランジスタは、電気光学装置の構成部品として上記のような電子デバイスに含まれる場合の他に、単独で電子デバイスの構成部品としても適用し得る。
また、上記例に限らず本発明にかかる薄膜トランジスタの製造方法は、あらゆる電子デバイスの製造に適用可能である。例えば、この他に、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＰＤＡ、電子手帳、電光掲示盤、宣伝公告用ディスプレイ、ＩＣカードなどにも適用することができる。
本発明の基本原理を説明するための図である。 第１実施形態に係るインクジェットヘッドの構成を示す図である。 同実施形態に係る薄膜トランジスタの製造プロセスを示す図である。 同実施形態に係る薄膜トランジスタの製造プロセスを示す図である。 第２実施形態に係る薄膜トランジスタの製造プロセスを示す図である。 第３実施形態に係る薄膜トランジスタの製造プロセスを示す図である。 同実施形態に係る金属配線パターンを例示した図である。 第４実施形態に係る薄膜トランジスタの製造プロセスを示す図である。 同実施形態に係る薄膜トランジスタの製造プロセスを示す図である。 本発明に係る薄膜トランジスタを含んで構成される電気光学装置の回路図である。 本発明に係る電子デバイスの具体例を説明する図である。 一般的なＭＯＳトランジスタの構成を示す図である。
符号の説明
１０・・・基板、３０・・・バンク、３０ａ・・・自己組織化単分子膜、４０ａ・・・ソース電極、４０ｂ・・・ドレイン電極、５０・・・溝パターン、６０ａ・・・半導体膜、６０・・・半導体層、７０・・・ゲート絶縁膜、８０・・・ゲート電極、２００・・・インクジェットヘッド。

Claims (12)

  1. バンク材料を含む液体材料の液滴を基板上に滴下する工程と、
    前記液滴を乾燥させることにより、バンクを形成する工程と、
    前記バンクの一部を挟むようにして第１導電領域及び第２導電領域を形成する工程と、
    前記バンクを除去することにより、前記第１導電領域と前記第２導電領域との間に溝を形成する工程と、
    前記溝に半導体材料を供給して半導体層を形成する工程と、
    前記半導体層上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上の前記半導体層に対向する位置にゲート電極を形成する工程と
    を含むことを特徴とする薄膜トランジスタの製造方法。
  2. 前記第１導電領域及び第２導電領域を形成する工程では、前記バンクを挟む一対の前記第1導電領域及び前記第２導電領域を複数対形成し、
    前記バンクを除去する工程では、前記複数対のそれぞれの第１導電領域と第２導電領域との間に、それぞれ溝を形成し、
    前記半導体層を形成する工程では、前記各溝のそれぞれに前記半導体材料を供給し、
    前記ゲート電極を形成する工程では、前記ゲート絶縁膜状における前記各半導体層に対向する位置に、それぞれ前記ゲート電極を形成することを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  3. 前記ゲート絶縁膜は、ペルヒドロポリシラザンを含有する液体材料を用いて塗布法により形成されることを特徴とする請求項１または２に記載の薄膜トランジスタの製造方法。
  4. 第１導電領域及び第２導電領域を構成する導電材料に対して低い親和性を有する表面修飾膜を、前記バンク上に形成する工程を含み、
    前記表面修飾膜形成後に前記第１導電領域及び前記第２導電領域を形成することを特徴とする請求項１〜３のいずれか１の請求項に記載の薄膜トランジスタの製造方法。
  5. 前記バンクを形成する工程では、前記液滴の中央部を除いた周縁部にバンクが形成されるように前記液滴を乾燥させることを特徴とする請求項１〜４のいずれか１の請求項に記載の薄膜トランジスタの製造方法。
  6. 基板上に半導体膜を形成する工程と、
    前記半導体膜上にバンク材料を含む液体材料の液滴を滴下する工程と、
    前記液滴を乾燥させることにより、バンクを形成する工程と、
    前記バンクをマスクとして前記半導体膜のエッチングを行う工程と、
    前記バンクの一部を挟むようにして第１導電領域及び第２導電領域を形成する工程と、
    前記バンクを除去することにより、前記第１導電領域と第２導電領域との間に前記エッチング後の半導体膜が介在する半導体層を形成する工程と、
    前記半導体層上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上の前記半導体層に対向する位置にゲート電極を形成する工程と
    を含むことを特徴とする薄膜トランジスタの製造方法。
  7. 前記第１導電領域及び第２導電領域を形成する工程では、前記バンクを挟む一対の前記第1導電領域及び前記第２導電領域を複数対形成し、
    前記半導体層を形成する工程では、前記バンクを除去することにより、前記複数対のそれぞれの第１導電領域と第２導電領域との間に前記エッチング後の半導体膜が介在する半導体層をそれぞれ形成し、
    前記ゲート絶縁膜を形成する工程では、前記各半導体層上にゲート絶縁膜をそれぞれ形成し、
    前記ゲート電極を形成する工程では、前記各ゲート絶縁膜上における前記各半導体層に対向する位置に、それぞれ前記ゲート電極を形成することを特徴とする請求項６に記載の薄膜トランジスタの製造方法。
  8. 前記ゲート絶縁膜は、ペルヒドロポリシラザンを含有する液体材料を用いて塗布法により形成されることを特徴とする請求項１または２に記載の薄膜トランジスタの製造方法。
  9. 第１導電領域及び第２導電領域を構成する導電材料に対して低い親和性を有する表面修飾膜を、前記バンク上に形成する工程を含み、
    前記表面修飾膜形成後に前記第１導電領域及び前記第２導電領域を形成することを特徴とする請求項７または８に記載の薄膜トランジスタの製造方法。
  10. 前記バンクを形成する工程では、前記液滴の中央部を除いた周縁部にバンクが形成されるように前記液滴を乾燥させることを特徴とする請求項６〜９のいずれか１の請求項に記載の薄膜トランジスタの製造方法。
  11. 薄膜トランジスタを備えた電子回路の製造方法において、請求項６〜１０のいずれか１の請求項に記載の薄膜トランジスタの製造方法により薄膜トランジスタを形成する工程を備えることを特徴とする電子回路の製造方法。
  12. 電子回路を備えた電子デバイスの製造方法において、請求項１１に記載の電子回路の製造方法により電子回路を形成する工程を備えることを特徴とする電子デバイスの製造方法。


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