JP2006019608A - Misfet device - Google Patents
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Abstract
Description
本発明は、ＭＩＳＦＥＴデバイスに関する。 The present invention relates to MISFET devices.
耐圧が高く、大電流を流すことができる半導体素子（パワーデバイス）は、様々な分野で使用されており、例えば、インバータ等の回路でスイッチング素子として使用される。 A semiconductor element (power device) having a high withstand voltage and capable of flowing a large current is used in various fields. For example, it is used as a switching element in a circuit such as an inverter.
以下、図１を参照しながら、パワーデバイスを用いて形成された３相交流インバータの回路を説明する。 Hereinafter, a circuit of a three-phase AC inverter formed using a power device will be described with reference to FIG.
電源５１からの交流電圧は、整流ダイオード５２および整流コンデンサ５３によって直流電圧に変換され、この直流電圧がスイッチング素子５４のソースおよびドレイン間に印加される。スイッチング素子５４のゲート電圧を制御して、任意の周波数でスイッチング素子５４のオン状態とオフ状態とのスイッチングを行うことにより、モータ５６に印加する電圧の周波数を制御することができる。ダイオード５５は、スイッチング素子５４に逆電流が流れて破壊することを防止するために設けられている。図１に示すような回路では、スイッチング素子５４に大電流が流れるので、スイッチング素子自体のオン抵抗による電力損失が回路の大きな損失となる。電力損失を抑えて高効率な回路を形成しようとすると、スイッチング素子５４のオン抵抗を低減する必要がある。 The AC voltage from the power supply 51 is converted into a DC voltage by the rectifier diode 52 and the rectifier capacitor 53, and this DC voltage is applied between the source and drain of the switching element 54. The frequency of the voltage applied to the motor 56 can be controlled by controlling the gate voltage of the switching element 54 and switching the switching element 54 between the on state and the off state at an arbitrary frequency. The diode 55 is provided in order to prevent a reverse current from flowing through the switching element 54 and destroying it. In the circuit as shown in FIG. 1, since a large current flows through the switching element 54, the power loss due to the ON resistance of the switching element itself becomes a large loss of the circuit. In order to form a highly efficient circuit while suppressing power loss, it is necessary to reduce the on-resistance of the switching element 54.
パワーデバイスの低損失化を目的として、シリコン（Ｓｉ）半導体を用いたＳｉパワーデバイスに代わって、炭化珪素（ＳｉＣ）半導体を用いたＳｉＣパワーデバイスの開発が進められている。ＳｉＣ半導体は、Ｓｉ半導体よりも絶縁破壊電界が１桁高い。そのため、ＳｉＣ半導体を用いたＰＮ接合やショットキー接合において、ＳｉＣ半導体層に形成する空乏層を、Ｓｉ半導体を用いた接合における空乏層より薄くしても、逆耐圧を維持できる。従って、ＳｉＣ半導体を用いると、デバイスを薄くし、かつドーピング濃度を高くできるため、オン抵抗が低減され、高耐圧かつ低損失のパワーデバイスを実現できる。 For the purpose of reducing the loss of power devices, SiC power devices using silicon carbide (SiC) semiconductors are being developed instead of Si power devices using silicon (Si) semiconductors. The SiC semiconductor has a dielectric breakdown electric field one digit higher than that of the Si semiconductor. Therefore, in a PN junction or a Schottky junction using a SiC semiconductor, the reverse breakdown voltage can be maintained even if the depletion layer formed in the SiC semiconductor layer is thinner than the depletion layer in the junction using the Si semiconductor. Therefore, when the SiC semiconductor is used, the device can be made thin and the doping concentration can be increased, so that the on-resistance is reduced, and a power device with high breakdown voltage and low loss can be realized.
代表的なＳｉＣパワーデバイスの１つとして、二重注入型ＭＩＳＦＥＴが挙げられる。以下、図面を参照しながら、従来の炭化珪素二重注入型ＭＩＳＦＥＴデバイスの構造を説明する。図２（ａ）は、従来の一般的なＭＩＳＦＥＴデバイスの構造を示す平面図であり、図２（ｂ）および（ｃ）は、それぞれ、図２（ａ）のＡ−Ａ’断面図およびＢ―Ｂ’断面図である。 One of the typical SiC power devices is a double injection type MISFET. Hereinafter, the structure of a conventional silicon carbide double injection MISFET device will be described with reference to the drawings. 2A is a plan view showing the structure of a conventional general MISFET device, and FIGS. 2B and 2C are cross-sectional views taken along line AA ′ of FIG. 2A and B, respectively. -B 'sectional view.
まず、ＭＩＳＦＥＴデバイスの断面構造を説明する。図２（ｂ）および（ｃ）に示すように、ＭＩＳＦＥＴデバイスは、低抵抗のｎ型炭化珪素基板２１の主面上に形成された炭化珪素エピタキシャル層３０と、炭化珪素エピタキシャル層３０の上に設けられたソース電極２８およびゲート電極２９と、炭化珪素基板２１の裏面に設けられたドレイン電極２７とを有している。 First, the cross-sectional structure of the MISFET device will be described. As shown in FIGS. 2B and 2C, the MISFET device includes a silicon carbide epitaxial layer 30 formed on the main surface of a low-resistance n-type silicon carbide substrate 21, and a silicon carbide epitaxial layer 30. Source electrode 28 and gate electrode 29 provided, and drain electrode 27 provided on the back surface of silicon carbide substrate 21 are provided.
炭化珪素エピタキシャル層３０は、複数のｐ型ウェル領域２３と、炭化珪素エピタキシャル層３０のうちウェル領域２３が形成されていない部分から構成される高抵抗層２２とを有している。高抵抗層２２は、炭化珪素基板２１よりも低濃度でｎ型不純物を含む炭化珪素層である。ウェル領域２３の内部には、ｐ+コンタクト領域２５およびｎ型のソース領域２４が形成されている。ｐ+コンタクト領域２５は、ウェル領域２３よりも高濃度でｐ型不純物を含んでいる。ソース領域２４は、高濃度でｎ型不純物を含んでいる。ｐ+コンタクト領域２５およびソース領域２４の一部は、それぞれソース電極２８とオーミック接触している。ソース電極２８の電位は通常接地レベルに設定される。一方、ゲート電極２９は、高抵抗層２２、ウェル領域２３およびソース領域２４の上に、ゲート絶縁膜２６を介して配置されている。 Silicon carbide epitaxial layer 30 has a plurality of p-type well regions 23 and a high-resistance layer 22 composed of a portion of silicon carbide epitaxial layer 30 where well region 23 is not formed. High resistance layer 22 is a silicon carbide layer containing n-type impurities at a lower concentration than silicon carbide substrate 21. Inside the well region 23, a p + contact region 25 and an n-type source region 24 are formed. The p + contact region 25 contains p-type impurities at a higher concentration than the well region 23. The source region 24 contains an n-type impurity at a high concentration. The p + contact region 25 and part of the source region 24 are in ohmic contact with the source electrode 28, respectively. The potential of the source electrode 28 is normally set to the ground level. On the other hand, the gate electrode 29 is disposed on the high resistance layer 22, the well region 23, and the source region 24 via the gate insulating film 26.
ゲート電極２９およびソース電極２８の表面は層間絶縁膜３１で覆われている。各ソース電極２８は、層間絶縁膜３１に形成されたヴィアホール３５を介して、層間絶縁膜３１の上に設けられたソース電極パッド３２と接続されている。一方、ゲート電極２９は、デバイス端部において、層間絶縁膜３１に形成されたヴィアホール３６を介して、層間絶縁膜３１の上に設けられたゲート電極パッド３７と接続されている。 The surfaces of the gate electrode 29 and the source electrode 28 are covered with an interlayer insulating film 31. Each source electrode 28 is connected to a source electrode pad 32 provided on the interlayer insulating film 31 through a via hole 35 formed in the interlayer insulating film 31. On the other hand, the gate electrode 29 is connected to a gate electrode pad 37 provided on the interlayer insulating film 31 through a via hole 36 formed in the interlayer insulating film 31 at the device end.
次に、ＭＩＳＦＥＴデバイスの平面形状を説明する。ＭＩＳＦＥＴデバイスは、図２（ａ）に示すように、ウェル領域２３を中心とする正方形の単位セルを集積化した構造を有している。このような構造はスクウェアセル構造と呼ばれる。ウェル領域２３の幅をＳ、隣接するウェル領域２３の間の最短距離をａとすると、正方形の単位セルの一辺の長さは（Ｓ＋ａ）である。 Next, the planar shape of the MISFET device will be described. As shown in FIG. 2A, the MISFET device has a structure in which square unit cells centered on the well region 23 are integrated. Such a structure is called a square cell structure. When the width of the well region 23 is S and the shortest distance between adjacent well regions 23 is a, the length of one side of the square unit cell is (S + a).
図２（ａ）からわかるように、ゲート電極２９は炭化珪素エピタキシャル層３０の広い範囲に亘って、すなわち複数のセルに亘って形成されており、複数の開口領域２９’を有している。各開口領域２９’はウェル領域２３と対応しており、対応するウェル領域２３の中央上のソース電極２８を露出するように配置されている。 As can be seen from FIG. 2A, the gate electrode 29 is formed over a wide range of the silicon carbide epitaxial layer 30, that is, over a plurality of cells, and has a plurality of opening regions 29 '. Each opening region 29 ′ corresponds to the well region 23 and is arranged so as to expose the source electrode 28 on the center of the corresponding well region 23.
従って、ゲート電極２９は、１つのウェル領域２３の内部のソース領域２４から、ウェル領域間の高抵抗層２２をまたいで隣接するウェル領域２３の内部のソース領域２４までを覆っている。 Therefore, the gate electrode 29 covers from the source region 24 inside one well region 23 to the source region 24 inside the adjacent well region 23 across the high resistance layer 22 between the well regions.
図２に示すような構成のＭＩＳＦＥＴデバイスは、以下のように動作する。 The MISFET device configured as shown in FIG. 2 operates as follows.
ゲート電極２９に電圧を印加すると（オン状態）、ゲート電極２９の下にあるｐ型ウェル領域２３の表面近傍に反転層（チャネル層）が形成されるため、ドレイン電極２７から高抵抗層２２およびチャネル層を介してソース電極２８へ電流が流れる。一方、ゲート電極２９の電位を接地レベルに設定すると（オフ状態）、チャネル層が形成されないので、ドレイン電極２７からソース電極２８へ電流は流れない。また、オフ状態では、ドレイン電極２７にはドレイン電圧Ｖｄが印加され、これによって隣接するウェル領域２３から高抵抗層３２に空乏層３３が広がっている。ＭＩＳＦＥＴデバイスは、オフ状態のとき、ドレイン電圧Ｖｄによって隣接するウェル領域２３のそれぞれから形成される空乏層３３が連結するように設計されている。 When a voltage is applied to the gate electrode 29 (on state), an inversion layer (channel layer) is formed in the vicinity of the surface of the p-type well region 23 under the gate electrode 29, so that the drain electrode 27 and the high resistance layer 22 and A current flows to the source electrode 28 through the channel layer. On the other hand, when the potential of the gate electrode 29 is set to the ground level (off state), no channel layer is formed, so that no current flows from the drain electrode 27 to the source electrode 28. In the off state, the drain voltage Vd is applied to the drain electrode 27, and the depletion layer 33 spreads from the adjacent well region 23 to the high resistance layer 32. The MISFET device is designed such that when it is in the OFF state, the depletion layer 33 formed from each of the adjacent well regions 23 is connected by the drain voltage Vd.
ドレイン・ソース耐圧を高くするためには、できるだけ小さいドレイン電圧Ｖｄで、隣接するウェル領域２３から広がる空乏層３３が連結されるようにＭＩＳＦＥＴデバイスを設計することが好ましい。そこで、本発明者らは、ＭＩＳＦＥＴデバイスの設計にあたり、ウェル領域２３の配置と、オフ状態における空乏層３３の厚さとの関係を検討した結果、以下のような知見を得た。 In order to increase the drain-source breakdown voltage, it is preferable to design the MISFET device so that the depletion layer 33 extending from the adjacent well region 23 is connected with the smallest possible drain voltage Vd. Therefore, the present inventors examined the relationship between the arrangement of the well region 23 and the thickness of the depletion layer 33 in the off state in designing the MISFET device, and as a result, obtained the following knowledge.
図３（ａ）は、図２に示すＭＩＳＦＥＴデバイスのオフ状態における空乏層の広がりを示す平面図であり、図３（ｂ）および（ｃ）は、それぞれ、図３（ａ）の平面図におけるＡ−Ａ’断面図およびＢ−Ｂ’断面図である。図３（ａ）の平面図では、空乏層３３の形状を分かりやすく示すためにゲート電極２９が省略されているが、ゲート電極２９は図２（ａ）に示すゲート電極２９と同様の平面形状を有している。 3A is a plan view showing the spread of the depletion layer in the OFF state of the MISFET device shown in FIG. 2, and FIGS. 3B and 3C are respectively the plan views of FIG. It is AA 'sectional drawing and BB' sectional drawing. In the plan view of FIG. 3A, the gate electrode 29 is omitted for easy understanding of the shape of the depletion layer 33, but the gate electrode 29 has the same planar shape as the gate electrode 29 shown in FIG. have.
上述したように、オフ状態ではソース電極２８およびゲート電極２９の電位は接地レベルに設定されているが、ドレイン電極２７には正のドレイン電圧Ｖｄが印加されている。このため、ｐ型のウェル領域２３とｎ型の高抵抗層２２との間には逆バイアス電圧が印加されるので、ウェル領域２３から高抵抗層２２に向かって空乏層３３が広がる。空乏層３３は、ドレイン電圧Ｖｄが高くなるにつれて厚くなり、ついには隣接するセルの空乏層３３と結合する。隣接するウェル領域２３の間隔が最短距離ａと等しい領域では、図３（ｃ）に示すように、空乏層３３の厚さがａ／２に達すれば、隣接する空乏層と連結する。ところが、この時点では、斜め方向に隣接するウェル領域２３の間の中央付近、すなわち各セルの頂点部においては、図３（ｂ）に示すように、隣接するセルの空乏層３３は連結しない。このように、隣接するウェル領域２３の間隔が最短距離ａよりも大きいと、その隣接するウェル領域２３の間の中央には、特に空乏化しにくい領域４０が存在する。 As described above, in the off state, the potentials of the source electrode 28 and the gate electrode 29 are set to the ground level, but the positive drain voltage Vd is applied to the drain electrode 27. Therefore, since a reverse bias voltage is applied between the p-type well region 23 and the n-type high resistance layer 22, the depletion layer 33 extends from the well region 23 toward the high resistance layer 22. The depletion layer 33 becomes thicker as the drain voltage Vd increases, and finally couples with the depletion layer 33 of the adjacent cell. In a region where the distance between adjacent well regions 23 is equal to the shortest distance a, as shown in FIG. 3C, when the thickness of the depletion layer 33 reaches a / 2, it is connected to the adjacent depletion layer. However, at this point, the depletion layer 33 of the adjacent cell is not connected as shown in FIG. 3B near the center between the well regions 23 adjacent in the oblique direction, that is, at the apex of each cell. Thus, when the interval between the adjacent well regions 23 is larger than the shortest distance a, a region 40 that is particularly difficult to be depleted exists in the center between the adjacent well regions 23.
領域４０が空乏化していない場合、ドレイン電極２７と、領域４０の上のゲート電極２９との間には、ｎ型の基板２１、空乏化していないｎ型の高抵抗層２２（領域４０）およびゲート酸化膜２６しか存在しないので、ドレイン電極２７とゲート電極２９の間の電位差（Ｖｄ）が直接ゲート絶縁膜２６にかかる。その結果、ゲート絶縁膜２６のうち領域４０の上に位置する部分に絶縁破壊が生じやすくなる。 When the region 40 is not depleted, the n-type substrate 21, the non-depleted n-type high resistance layer 22 (region 40), and the drain electrode 27 and the gate electrode 29 above the region 40 are provided. Since only the gate oxide film 26 exists, the potential difference (Vd) between the drain electrode 27 and the gate electrode 29 is directly applied to the gate insulating film 26. As a result, dielectric breakdown is likely to occur in a portion of the gate insulating film 26 located above the region 40.
空乏化しにくい領域４０の面積を低減するために、図４に示すように、単位セルを行ごとに１／２ピッチずらして配置することも考えられる。しかしながら、各領域４０の面積は低減するが、領域４０が全くなくなるわけではないため、単位セルの配置を工夫しても、絶縁破壊を効果的に防止することはできない。 In order to reduce the area of the region 40 that is difficult to be depleted, it is conceivable that the unit cells are arranged with a ½ pitch shift for each row as shown in FIG. However, although the area of each region 40 is reduced, the region 40 is not completely eliminated. Therefore, even if the arrangement of the unit cells is devised, dielectric breakdown cannot be effectively prevented.
一方、隣接するウェル領域２３の間で空乏層３３を確実に連結させるために、例えば、隣接するウェル領域２３の間隔を小さくしたり、高抵抗層２２のドーピング濃度を低くすることが考えられる。しかしながら、隣接するウェル領域２３の間隔を小さくすると、オン状態で隣接するウェル領域２３の間を電流が流れるときの抵抗、すなわちＪＦＥＴ抵抗が増加する。また、高抵抗層２２のドーピング濃度を低くすると、ドリフト抵抗の増大を招く。このように、空乏層３３を確実に連結させようとすると、ＭＩＳＦＥＴデバイスにおけるオン抵抗の増大を引き起こす。すなわち、ゲート絶縁膜２６の絶縁破壊の防止と、オン抵抗の低減とはトレードオフの関係にある。 On the other hand, in order to securely connect the depletion layer 33 between the adjacent well regions 23, for example, it is conceivable to reduce the interval between the adjacent well regions 23 or to reduce the doping concentration of the high resistance layer 22. However, if the interval between the adjacent well regions 23 is reduced, the resistance when a current flows between the adjacent well regions 23 in the ON state, that is, the JFET resistance increases. Further, when the doping concentration of the high resistance layer 22 is lowered, the drift resistance is increased. Thus, if the depletion layer 33 is reliably connected, an increase in on-resistance in the MISFET device is caused. That is, prevention of dielectric breakdown of the gate insulating film 26 and reduction of on-resistance are in a trade-off relationship.
ところが、空乏層３３を連結させるように設計を行った場合でも、製造プロセス上のばらつきなどによって、設計どおりに空乏層３３が結合しない場合がある。このような場合に、空乏化していない領域上のゲート絶縁膜２６の破壊を防ぐため、例えば、ゲート絶縁膜２６のうち隣接するウェル領域２３の間の高抵抗層上に位置する部分のみを厚くする構造が提案されている（例えば特許文献１）。 However, even when the depletion layer 33 is designed to be connected, the depletion layer 33 may not be coupled as designed due to variations in the manufacturing process. In such a case, in order to prevent the gate insulating film 26 on the non-depleted region from being destroyed, for example, only a portion of the gate insulating film 26 located on the high resistance layer between the adjacent well regions 23 is thickened. A structure has been proposed (for example, Patent Document 1).
しかしながら、ゲート絶縁膜２６を部分的に厚くしようとすると、製造プロセスが複雑になるという問題が生じる。例えば、ＣＶＤ法などで比較的厚い絶縁膜を堆積した後、フォトリソグラフィー、ドライエッチングなどにより、絶縁膜のうち所定の領域を薄膜化させる必要があり、工程数が増え、製造コストも増大する。
上述したように、従来のＭＩＳＦＥＴデバイスでは、隣接するウェル領域間で空乏層が連結しない場合に、その上にあるゲート絶縁膜の絶縁破壊が生じるという問題がある。空乏層をより確実に連結させようとすると、耐圧の低下やオン抵抗の増大を引き起こす。そこで、ゲート絶縁膜のうち絶縁破壊を生じやすい部分のみを厚くするなどの構造が提案されているが、そのような構造のＭＩＳＦＥＴデバイスを製造するためには、従来よりも複雑な製造プロセスが必要である。 As described above, in the conventional MISFET device, when the depletion layer is not connected between the adjacent well regions, there is a problem that the dielectric breakdown of the gate insulating film on the depletion layer occurs. An attempt to connect the depletion layers more reliably causes a decrease in breakdown voltage and an increase in on-resistance. Therefore, a structure has been proposed in which only the portion of the gate insulating film that is likely to cause dielectric breakdown is thickened. However, in order to manufacture a MISFET device having such a structure, a more complicated manufacturing process is required. It is.
本発明は上記事情に鑑みてなされたものであり、その目的は、ＭＩＳＦＥＴデバイスにおいて、オン抵抗を増大させたり、製造プロセスを複雑にすることなく、隣接するウェル領域間上のゲート絶縁膜の破壊を抑制することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to destroy a gate insulating film between adjacent well regions in a MISFET device without increasing the on-resistance or complicating the manufacturing process. It is to suppress.
本発明のＭＩＳＦＥＴデバイスは、第１導電型半導体基板と、前記半導体基板の主面上に設けられた半導体層と、前記半導体層上に設けられたゲート絶縁膜および複数のソース電極と、前記ゲート絶縁膜上に設けられたゲート電極構造と、前記第１導電型半導体基板の裏面に設けられたドレイン電極とを備えたＭＩＳＦＥＴデバイスであって、前記半導体層に間隔を空けて形成された複数のウェル領域と、前記複数のウェル領域の各々の内部に形成され、前記複数のソース電極のうちの対応する電極に電気的に接触する第１導電型ソース領域と、前記半導体層のうち前記複数のウェル領域が形成されていない部分から構成される第１導電型高抵抗領域とをさらに備え、前記ウェル領域のうち前記第１導電型ソース領域が形成されていない部分は第２導電型であり、前記ゲート電極構造は、隣接するウェル領域間の中央に開口部を有している。 The MISFET device of the present invention includes a first conductivity type semiconductor substrate, a semiconductor layer provided on a main surface of the semiconductor substrate, a gate insulating film and a plurality of source electrodes provided on the semiconductor layer, and the gate A MISFET device comprising a gate electrode structure provided on an insulating film and a drain electrode provided on the back surface of the first conductivity type semiconductor substrate, wherein a plurality of the MISFET devices formed at intervals in the semiconductor layer A well region; a first conductivity type source region formed in each of the plurality of well regions and in electrical contact with a corresponding electrode of the plurality of source electrodes; and the plurality of the semiconductor layers. A portion of the well region where the first conductivity type source region is not formed, and a first conductivity type high resistance region composed of a portion where the well region is not formed. A second conductivity type, the gate electrode structure has a central opening between adjacent well regions.
ある好ましい実施形態において、前記半導体基板および前記半導体層はワイドバンドギャップ半導体からなる。 In a preferred embodiment, the semiconductor substrate and the semiconductor layer are made of a wide band gap semiconductor.
前記ワイドバンドギャップ半導体は炭化珪素であってもよい。 The wide band gap semiconductor may be silicon carbide.
ある好ましい実施形態において、前記開口部は、いずれのウェル領域からも、隣接するウェル領域の最短距離の１／２よりも離れた領域に形成される。 In a preferred embodiment, the opening is formed in a region away from ½ of the shortest distance between adjacent well regions from any well region.
各第１導電型ソース領域を前記第１導電型高抵抗領域に接続する第１導電型半導体層を含む蓄積型チャネル層をさらに備えてもよい。 An accumulation type channel layer including a first conductivity type semiconductor layer connecting each first conductivity type source region to the first conductivity type high resistance region may be further provided.
ある好ましい実施形態において、前記開口部の端部の少なくとも一部が前記ウェル領域上に位置している。 In a preferred embodiment, at least a part of the end of the opening is located on the well region.
前記ウェル領域から前記蓄積型チャネル層に広がる空乏層の厚さが、前記蓄積型チャネル層の厚さ以下であることが好ましい。 It is preferable that the thickness of the depletion layer extending from the well region to the storage channel layer is equal to or less than the thickness of the storage channel layer.
ある好ましい実施形態において、前記蓄積型チャネル層は、前記第１導電型半導体層と他の半導体層との積層構造を有し、前記他の半導体層は、前記第１導電型半導体層よりも低いドーパント濃度を有し、かつ前記第１導電型半導体層よりも厚い。 In a preferred embodiment, the storage channel layer has a stacked structure of the first conductivity type semiconductor layer and another semiconductor layer, and the other semiconductor layer is lower than the first conductivity type semiconductor layer. It has a dopant concentration and is thicker than the first conductive semiconductor layer.
本発明によると、製造プロセスを複雑にすることなく、また、ドレイン電圧Ｖｄやオン抵抗を増大させることなく、隣接するウェル領域間の中央におけるゲート絶縁膜の破壊を抑制できる。従って、信頼性の高いＭＩＳＦＥＴデバイスが得られる。 According to the present invention, it is possible to suppress the breakdown of the gate insulating film at the center between adjacent well regions without complicating the manufacturing process and without increasing the drain voltage Vd and the on-resistance. Therefore, a highly reliable MISFET device can be obtained.
また、蓄積型チャネル構造を用いると、隣接するウェル領域間の高抵抗層上だけでなくウェル領域上にまで、ゲート電極構造の開口部を拡大できる。その結果、絶縁破壊をより確実に抑制でき、かつ、デバイス設計ならびにプロセス設計、特にフォトリソグラフィーの位置合わせに余裕ができるので有利である。 When the storage channel structure is used, the opening of the gate electrode structure can be expanded not only on the high resistance layer between adjacent well regions but also on the well region. As a result, it is advantageous because dielectric breakdown can be more reliably suppressed, and there is a margin in device design as well as process design, in particular, alignment of photolithography.
本発明のＭＩＳＦＥＴデバイスでは、ゲート電極構造が、隣接するウェル領域間の中央に開口部を有している。本明細書では、「ゲート電極構造」とは、ゲート電極およびゲート電極と同電位のゲート配線（上部配線）を含む電極構造を意味する。 In the MISFET device of the present invention, the gate electrode structure has an opening in the center between adjacent well regions. In this specification, the “gate electrode structure” means an electrode structure including a gate electrode and a gate wiring (upper wiring) having the same potential as the gate electrode.
まず、図面を参照しながら、本発明におけるゲート電極構造の平面形状例を説明する。 First, an example of the planar shape of the gate electrode structure in the present invention will be described with reference to the drawings.
ＭＩＳＦＥＴデバイスは、通常、配列された複数のユニットセルを備えている。図５（ａ）は、ＭＩＳＦＥＴデバイスを構成する複数のユニットセルのうち４個のユニットセルにおけるゲート電極９の平面形状を例示する図である。この例では、ゲート配線は図示されていないが、例えば図２に示す従来のＭＩＳＦＥＴデバイスにおけるゲート配線と同様に、デバイス端部に設けられていてもよい。 A MISFET device typically comprises a plurality of unit cells arranged. FIG. 5A is a diagram illustrating a planar shape of the gate electrode 9 in four unit cells among a plurality of unit cells constituting the MISFET device. In this example, the gate wiring is not shown, but it may be provided at the end of the device, for example, like the gate wiring in the conventional MISFET device shown in FIG.
ゲート電極９は、ユニットセル毎に開口領域９’を有している。開口領域９’は、従来のゲート電極の形状（図２（ａ））を参照しながら前述したように、ウェル領域と対応して設けられ、開口領域９’にそれぞれＭＩＳＦＥＴデバイスのソース電極が配置される。また、ゲート電極９は、従来のゲート電極とは異なり、開口部８を有している。開口部８は、隣接するウェル領域間における中央に設けられている。隣接するウェル領域間の中央では、製造プロセス上のばらつきなどにより、空乏層が連結されないおそれがあるからである。 The gate electrode 9 has an opening region 9 'for each unit cell. As described above with reference to the shape of the conventional gate electrode (FIG. 2A), the opening region 9 ′ is provided corresponding to the well region, and the source electrode of the MISFET device is disposed in each of the opening regions 9 ′. Is done. Further, unlike the conventional gate electrode, the gate electrode 9 has an opening 8. The opening 8 is provided at the center between adjacent well regions. This is because the depletion layer may not be connected at the center between adjacent well regions due to variations in the manufacturing process.
図５（ａ）では、各ユニットセルにおけるゲート電極９は離間されているが、各ゲート電極９は同電位に保たれるため相互に接続されていても良い。例えば、図５（ｂ）に示すように、一定の幅を有する接続部９ｃで接続されていてもよい。 In FIG. 5A, the gate electrodes 9 in the unit cells are separated from each other, but the gate electrodes 9 may be connected to each other because they are kept at the same potential. For example, as shown in FIG.5 (b), you may connect by the connection part 9c which has a fixed width | variety.
なお、接続部９ｃは、図５（ａ）に示す領域ｇ１の上に形成されないことが好ましい。領域ｇ１は、いずれのウェル領域からも、隣接するウェル領域の最短距離ａの１／２よりも離れた領域である。図１（ａ）に示すようにユニットセルが配置されている場合、領域ｇ１は、斜め方向に隣接するウェル領域間の中央付近に位置する。オフ状態において、各ウェル領域から広がる空乏層の厚さがａ／２に達すると、行または列方向に隣接するウェル領域間では空乏層が合体するが、領域ｇ１は空乏化されたままである。このように、領域ｇ１は特に空乏化されにくいため、領域ｇ１の上に接続部９ｃが形成されていると、接続部９ｃの下でゲート絶縁膜が絶縁破壊を生じるおそれがある。 In addition, it is preferable that the connection part 9c is not formed on the area | region g1 shown to Fig.5 (a). The region g1 is a region separated from any well region by more than ½ of the shortest distance a between adjacent well regions. When unit cells are arranged as shown in FIG. 1A, the region g1 is located near the center between well regions adjacent in the oblique direction. In the off state, when the thickness of the depletion layer extending from each well region reaches a / 2, the depletion layers are merged between the well regions adjacent in the row or column direction, but the region g1 remains depleted. As described above, since the region g1 is particularly difficult to be depleted, if the connection portion 9c is formed on the region g1, the gate insulating film may cause a dielectric breakdown under the connection portion 9c.
あるいは、ゲート電極９は図５（ｃ）に示す形状を有していてもよい。この例では、ゲート電極９は、領域ｇ１に形成された複数の開口部８を有している。開口部８の面積は領域ｇ１の面積よりも大きい。このように、少なくとも領域ｇ１にゲート電極９およびゲート配線が形成されていなければ、絶縁破壊を抑制する効果が得られる。 Alternatively, the gate electrode 9 may have a shape shown in FIG. In this example, the gate electrode 9 has a plurality of openings 8 formed in the region g1. The area of the opening 8 is larger than the area of the region g1. Thus, if the gate electrode 9 and the gate wiring are not formed at least in the region g1, the effect of suppressing dielectric breakdown can be obtained.
ユニットセルの配列は、図５（ａ）〜（ｃ）に示す配列に限定されない。ユニットセルは、列毎（または行毎）に列方向（または行方向）に沿って１／２ピッチずらして配置されてもよい。このような配列では、斜め方向に隣接するウェル領域間の幅は、図５（ａ）〜（ｃ）に示す配列における斜め方向に隣接するウェル領域間の幅よりも小さいので、空乏層がより結合しやすい。この場合、ゲート電極９は、例えば図５（ｄ）に示すように、隣接するウェル領域間の中央に開口部８を有していてもよい。ゲート電極９は、上述したような接続部９ｃを有してもよいが、接続部９ｃは、いずれのウェル領域からも、隣接するウェル領域の最短距離ａの１／２よりも離れた領域ｇ１の上に形成されないことが望ましい。または、ゲート電極９の開口部８は、図５（ｃ）における開口部８と同様に、領域ｇ１のそれぞれに対応して設けられてもよい。 The arrangement of the unit cells is not limited to the arrangement shown in FIGS. The unit cells may be arranged with a ½ pitch shift along the column direction (or row direction) for each column (or row). In such an arrangement, the width between the well regions adjacent in the oblique direction is smaller than the width between the well regions adjacent in the oblique direction in the arrangement shown in FIGS. Easy to combine. In this case, the gate electrode 9 may have an opening 8 at the center between adjacent well regions as shown in FIG. 5D, for example. Although the gate electrode 9 may have the connection portion 9c as described above, the connection portion 9c is a region g1 that is separated from any well region by more than ½ of the shortest distance a between adjacent well regions. It is desirable that it not be formed on the top. Alternatively, the opening 8 of the gate electrode 9 may be provided corresponding to each of the regions g1 similarly to the opening 8 in FIG.
図５（ａ）〜（ｄ）に例示したような形状を有するゲート電極９は、典型的には、デバイス端部でゲート配線に接続されている。ただし、ユニットセル毎に離間したゲート電極９を形成する場合は、ゲート電極９の上に絶縁膜を介してゲート配線を設け、各ユニットセルにおけるゲート電極９をゲート配線にそれぞれ接続させる。この場合、ゲート配線は、隣接するウェル領域間の中央に開口部を有する必要がある。ゲート配線の開口部は、最も空乏化されにくい領域である領域ｇ１の上に位置することが望ましい。ゲート電極９の上に絶縁膜を介してゲート配線を設ける場合、各ユニットセルにおけるゲート電極９とゲート配線とを、それらの間にある絶縁膜に形成されたコンタクトホールを介して接続しなければならない。そのため、製造プロセスが複雑になり、高精度な位置合わせが要求される。 The gate electrode 9 having the shape illustrated in FIGS. 5A to 5D is typically connected to the gate wiring at the device end. However, when forming the gate electrodes 9 separated for each unit cell, a gate wiring is provided on the gate electrode 9 via an insulating film, and the gate electrode 9 in each unit cell is connected to the gate wiring. In this case, the gate wiring needs to have an opening at the center between adjacent well regions. It is desirable that the opening of the gate wiring is located on the region g1, which is the most difficult region to be depleted. When a gate wiring is provided on the gate electrode 9 via an insulating film, the gate electrode 9 and the gate wiring in each unit cell must be connected via a contact hole formed in the insulating film between them. Don't be. This complicates the manufacturing process and requires highly accurate alignment.
なお、本発明におけるゲート電極構造は、隣接するウェル領域１３の間の中央に位置する少なくとも１個の開口部８を有していればよく、隣接するウェル領域１３の間の中央を部分的に覆っていても構わない。 Note that the gate electrode structure in the present invention only needs to have at least one opening 8 located at the center between adjacent well regions 13, and the center between adjacent well regions 13 is partially You can cover it.
本発明におけるゲート電極構造は、図５を参照して説明したようなゲート電極９およびゲート配線から構成されるので、隣接するウェル領域間で空乏層が十分に結合しなかったとき、空乏化していない高抵抗層上にゲート電極構造が存在しない。従って、ドレイン電極とゲート電極との電位差でゲート絶縁膜が破壊されることを抑制でき、ＭＩＳＦＥＴデバイスの信頼性を向上できる。 Since the gate electrode structure in the present invention is composed of the gate electrode 9 and the gate wiring as described with reference to FIG. 5, when the depletion layer is not sufficiently coupled between the adjacent well regions, the gate electrode structure is depleted. There is no gate electrode structure on no high resistance layer. Therefore, the gate insulating film can be prevented from being broken by the potential difference between the drain electrode and the gate electrode, and the reliability of the MISFET device can be improved.
上記のようなゲート電極構造は、従来よりも製造工程を複雑にすることなく実現できる。具体的には、図５（ａ）〜（ｄ）で例示したようなゲート電極９は、ゲート絶縁膜上に導電膜を形成した後、導電膜を所望の形状にパターニングすることによって形成できる。従って、特許文献１のように、ゲート絶縁膜の厚さを部分的に変化させるために複雑な工程を行う必要がない。 The gate electrode structure as described above can be realized without making the manufacturing process more complicated than the conventional one. Specifically, the gate electrode 9 as illustrated in FIGS. 5A to 5D can be formed by forming a conductive film on the gate insulating film and then patterning the conductive film into a desired shape. Therefore, unlike Patent Document 1, it is not necessary to perform a complicated process in order to partially change the thickness of the gate insulating film.
本発明のＭＩＳＦＥＴデバイスは、好ましくは、耐圧が１００Ｖ以上であり、かつ１Ａ以上の電流を流すことができるパワーデバイスである。耐圧が高いほど、ゲート絶縁膜には高い電位差が生じ得るため、高い信頼性が要求されるからである。 The MISFET device of the present invention is preferably a power device having a withstand voltage of 100 V or more and capable of flowing a current of 1 A or more. This is because the higher the withstand voltage, the higher potential difference can occur in the gate insulating film, and thus higher reliability is required.
このようなパワーＭＩＳＦＥＴデバイスは、Ｓｉ、ＳｉＧｅなどの半導体を用いて形成されてもよいし、それらの半導体よりもバンドギャップの大きいワイドバンドギャップ半導体を用いて形成されてもよいが、好ましくは、ワイドバンドギャップ半導体を用いて形成される。本明細書では、「ワイドバンドギャップ半導体」とは、伝導帯の下端と価電子帯の上端とのエネルギー差（バンドギャップ）が２．０ｅＶ以上である半導体を意味する。そのようなワイドバンドギャップ半導体としては、ＳｉＣ、ＧａＮ等のＩＩＩ族窒化物、ダイヤモンド等が挙げられる。ワイドバンドギャップ半導体のなかでもＳｉＣを用いると特に有利である。ＳｉＣは、絶縁破壊電界や熱伝導度が大きいなどの物性値に優れるだけでなく、ｐ型およびｎ型の伝導性の制御が比較的容易であり、また、熱酸化によってＳｉ酸化膜が得られるためＭＯＳ構造を製造しやすいなどのプロセス上の利点を有する。 Such a power MISFET device may be formed using a semiconductor such as Si or SiGe, or may be formed using a wide band gap semiconductor having a larger band gap than those semiconductors. It is formed using a wide band gap semiconductor. In the present specification, the “wide band gap semiconductor” means a semiconductor in which the energy difference (band gap) between the lower end of the conduction band and the upper end of the valence band is 2.0 eV or more. Examples of such a wide band gap semiconductor include group III nitrides such as SiC and GaN, diamond, and the like. Of the wide band gap semiconductors, it is particularly advantageous to use SiC. SiC not only has excellent physical properties such as a high breakdown electric field and a high thermal conductivity, but it is relatively easy to control p-type and n-type conductivity, and a Si oxide film can be obtained by thermal oxidation. Therefore, it has process advantages such as easy manufacture of MOS structures.
また、本発明のＭＩＳＦＥＴデバイスは、蓄積型チャネル層を有していることが好ましい。チャネル移動度を高くできるので、ＭＩＳＦＥＴデバイスのオン抵抗を低減できるだけでなく、以下のメリットがある。 Further, the MISFET device of the present invention preferably has a storage channel layer. Since the channel mobility can be increased, not only the on-resistance of the MISFET device can be reduced, but also the following advantages can be obtained.
後で詳しく説明するように、蓄積型チャネル層を有していれば、ゲート電極９の開口部８を拡大できる。開口部８の端部がウェル領域上に位置し、ウェル領域の周縁部がゲート電極９で覆われていない構成であっても、オン状態で、蓄積型チャネル層を介して高抵抗層とソース領域とを電気的に接続できるので、オン抵抗を増大させることなく、絶縁破壊をより確実に抑制できる。 As will be described in detail later, if the storage channel layer is provided, the opening 8 of the gate electrode 9 can be enlarged. Even when the edge of the opening 8 is located on the well region and the peripheral portion of the well region is not covered with the gate electrode 9, the high resistance layer and the source are connected via the storage channel layer in the on state. Since the region can be electrically connected, dielectric breakdown can be more reliably suppressed without increasing the on-resistance.
なお、特許文献１に開示されているデバイス構成では、ゲート電極構造（ゲート配線）が、隣接するウェル領域間の中央に亘って形成されている。従って、ゲート絶縁膜の厚さを部分的に大きくしても、隣接するウェル領域間の中央で空乏層が結合しない場合に、その上のゲート絶縁膜はゲート配線とドレイン電極との電位差によってダメージを受ける。そのため、ゲート絶縁膜の絶縁破壊を確実に防止することは難しい。また、特許文献１の構成によると、部分的に厚いゲート絶縁膜を形成する必要があるので、従来よりも複雑な製造プロセスが必要になる。 In the device configuration disclosed in Patent Document 1, a gate electrode structure (gate wiring) is formed across the center between adjacent well regions. Therefore, even if the thickness of the gate insulating film is partially increased, if the depletion layer does not bond at the center between adjacent well regions, the gate insulating film on the gate insulating film is damaged by the potential difference between the gate wiring and the drain electrode. Receive. Therefore, it is difficult to reliably prevent the dielectric breakdown of the gate insulating film. Further, according to the configuration of Patent Document 1, since it is necessary to form a partially thick gate insulating film, a more complicated manufacturing process is required than in the prior art.
（第１の実施形態）
以下、図面を参照しながら、本発明による第１の実施形態のＭＩＳＦＥＴデバイスを説明する。本実施形態は、スクウェアセルで構成された二重注入型の炭化珪素ＭＩＳＦＥＴデバイスである。図６（ａ）は本実施形態の炭化珪素ＭＩＳＦＥＴデバイスの構成を示す平面図であり、図６（ｂ）および（ｃ）は、図６（ａ）に示すＭＩＳＦＥＴデバイスのＣ−Ｃ’断面図およびＤ−Ｄ’断面図である。
(First embodiment)
Hereinafter, a MISFET device according to a first embodiment of the present invention will be described with reference to the drawings. The present embodiment is a double-implanted silicon carbide MISFET device composed of square cells. FIG. 6A is a plan view showing the configuration of the silicon carbide MISFET device of the present embodiment, and FIGS. 6B and 6C are cross-sectional views of the MISFET device shown in FIG. And DD ′ cross-sectional view.
本実施形態のＭＩＳＦＥＴデバイスは、低抵抗のｎ型炭化珪素基板１１の主面上に形成された炭化珪素エピタキシャル層（厚さ：例えば１０μｍ前後）１０と、炭化珪素エピタキシャル層１０の上に設けられたソース電極１９およびゲート電極９と、炭化珪素基板１１の裏面に設けられたドレイン電極１８とを有している。 The MISFET device of the present embodiment is provided on a silicon carbide epitaxial layer (thickness: about 10 μm, for example) 10 formed on the main surface of a low-resistance n-type silicon carbide substrate 11 and the silicon carbide epitaxial layer 10. Source electrode 19 and gate electrode 9, and drain electrode 18 provided on the back surface of silicon carbide substrate 11.
炭化珪素基板１１は、例えば４Ｈ−ＳｉＣからなり、（０００１）面から＜１１−２０＞方向に向かって８°（オフ角）傾けた主面を有するオフアングル基板である。また、炭化珪素基板１１の導電型はｎ型であり、ｎ型不純物のドーピング濃度は１×１０18ｃｍ-3〜５×１０19ｃｍ-3程度である。 The silicon carbide substrate 11 is an off-angle substrate made of, for example, 4H—SiC and having a main surface inclined by 8 ° (off-angle) from the (0001) plane toward the <11-20> direction. Further, the conductivity type of silicon carbide substrate 11 is n-type, and the doping concentration of n-type impurities is about 1 × 10 18 cm −3 to 5 × 10 19 cm −3 .
炭化珪素エピタキシャル層１０は、複数のｐ型ウェル領域（厚さ：例えば８００ｎｍ前後）１３と、高抵抗層１２とを有している。高抵抗層１２は、ｎ型のＳｉＣをエピタキシャル成長させることによって形成されている。高抵抗層１２におけるｎ型不純物のドーピング濃度は、炭化珪素基板１１のドーピング濃度よりも低く、例えば６００Ｖ耐圧のＭＩＳＦＥＴデバイスの場合、１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度である。複数のウェル領域１３は、炭化珪素エピタキシャル層１０の表面近傍の選択された領域に設けられており、そのｐ型不純物ドーピング濃度は、例えば１×１０17ｃｍ-3〜１×１０18ｃｍ-3程度である。隣接するウェル領域１３の間隔（最短距離）ａは例えば２μｍ〜１０μｍ程度である。隣接するウェル領域１３の間隔ａが大きすぎると（例えば１０μｍ超）、オフ状態で、各ウェル領域１３から高抵抗層１２に広がる空乏層がつながらないので、耐圧が低下してゲート絶縁膜１６が破壊されるおそれがある。一方、間隔ａが小さすぎと（例えば２μｍ未満）、オン状態で、ドレイン電極１８から流れる電流の経路が狭くなるので、オン抵抗の増大につながる。 Silicon carbide epitaxial layer 10 has a plurality of p-type well regions (thickness: for example, around 800 nm) 13 and high resistance layer 12. The high resistance layer 12 is formed by epitaxially growing n-type SiC. Doping concentration of the n-type impurity in the high-resistance layer 12 is lower than the doping concentration of the silicon carbide substrate 11, for example, in the case of MISFET device breakdown voltage of 600V, at 1 × 10 15 cm -3 ~1 × 10 approximately 16 cm -3 is there. The plurality of well regions 13 are provided in a selected region near the surface of the silicon carbide epitaxial layer 10, and the p-type impurity doping concentration thereof is, for example, 1 × 10 17 cm −3 to 1 × 10 18 cm −3. Degree. An interval (shortest distance) a between adjacent well regions 13 is, for example, about 2 μm to 10 μm. If the distance a between adjacent well regions 13 is too large (for example, more than 10 μm), the depletion layer extending from each well region 13 to the high resistance layer 12 is not connected in the off state, so that the breakdown voltage is reduced and the gate insulating film 16 is destroyed There is a risk of being. On the other hand, if the distance a is too small (for example, less than 2 μm), the path of the current flowing from the drain electrode 18 becomes narrow in the on state, leading to an increase in on resistance.
ウェル領域１３の内部には、ｐ型ドーピング濃度が例えば１×１０19ｃｍ-3以上のｐ+コンタクト領域１４と、ｎ型ドーピング濃度が例えば１×１０19ｃｍ-3以上のｎ型のソース領域１５とが形成されている。ｐ+コンタクト領域１４およびソース領域１５の厚さはそれぞれ３００ｎｍ前後である。 Inside the well region 13, p-type doping concentration of for example 1 × 10 19 cm -3 or more p + contact region 14, n-type doping concentration of, for example, 1 × 10 19 cm -3 or more n-type source region of 15 is formed. Each of the p + contact region 14 and the source region 15 has a thickness of about 300 nm.
ソース電極１９は、ｐ+コンタクト領域１４およびソース領域１５の一部の上に設けられ、ソース電極１９とこれらの領域１４、１５との間にはオーミック接触が形成されている。 The source electrode 19 is provided on part of the p + contact region 14 and the source region 15, and ohmic contact is formed between the source electrode 19 and these regions 14 and 15.
ゲート電極９は、ゲート絶縁膜１６を介してウェル領域１３の上に設けられている。ゲート電極９は、ソース領域１５と高抵抗層１２との間のウェル領域１３を覆っており、ゲート電極９にゲート電圧が印加されると、ソース領域１５と高抵抗層１２との間のウェル領域１３の表面に反転層（反転型チャネル層）が形成される。反転層が形成されると、高抵抗層１２からソース領域１５へドレイン電流が流れる。ゲート絶縁膜１６は、例えば炭化珪素エピタキシャル層１０を熱酸化することによって形成された熱酸化膜（ＳｉＯ2膜）である。ゲート絶縁膜１６の厚さは、ＭＩＳＦＥＴデバイスを駆動するときのゲート電圧によって変わるが、例えば数１０ｎｍ程度である。ゲート電極９は、ポリシリコンやアルミニウムなどを用いて形成されている。また、ゲート電極９は、ウェル領域１３と対応して設けられた開口領域９’の他に、ユニットセルの頂点部に複数の開口部８を有している。ゲート電極９の形状については後述する。 The gate electrode 9 is provided on the well region 13 via the gate insulating film 16. The gate electrode 9 covers the well region 13 between the source region 15 and the high resistance layer 12, and when a gate voltage is applied to the gate electrode 9, the well between the source region 15 and the high resistance layer 12. An inversion layer (inversion type channel layer) is formed on the surface of the region 13. When the inversion layer is formed, a drain current flows from the high resistance layer 12 to the source region 15. The gate insulating film 16 is a thermal oxide film (SiO 2 film) formed, for example, by thermally oxidizing the silicon carbide epitaxial layer 10. The thickness of the gate insulating film 16 varies depending on the gate voltage when driving the MISFET device, but is about several tens of nm, for example. The gate electrode 9 is formed using polysilicon, aluminum, or the like. The gate electrode 9 has a plurality of openings 8 at the apex of the unit cell in addition to the opening region 9 ′ provided corresponding to the well region 13. The shape of the gate electrode 9 will be described later.
ゲート電極９およびソース電極１９は層間絶縁膜７で覆われている。層間絶縁膜７は、例えばプラズマＣＶＤ法によって形成される酸化ケイ素膜である。層間絶縁膜７の厚さは例えば１μｍ程度であり、より好ましくは、層間絶縁膜７の耐圧がＭＩＳＦＥＴデバイスの設計耐圧以上になるように設定される。層間絶縁膜７には、ソース電極１９の表面に達するヴィアホール６’が形成されている。ソース電極１９は、ヴィアホール６’の内部および層間絶縁膜７の上に形成されたソース電極パッド６と接続されている。一方、ゲート電極９は複数のユニットセルに亘って接続され、ＭＩＳＦＥＴデバイスの端部においてゲート電極９の上に設けられたヴィアホール３６を介して、層間絶縁膜７の上に設けられたゲート電極パッド３７と接続される。ソース電極パッド６とゲート電極パッド３７とは、同一平面上に配置されているので、これらの電極パッド６、３７に対してワイヤボンディングを行うことにより、ＭＩＳＦＥＴデバイスをパッケージのリードフレームに接続できる。 The gate electrode 9 and the source electrode 19 are covered with the interlayer insulating film 7. The interlayer insulating film 7 is a silicon oxide film formed by, for example, a plasma CVD method. The thickness of the interlayer insulating film 7 is, for example, about 1 μm, and more preferably is set such that the breakdown voltage of the interlayer insulating film 7 is equal to or higher than the design breakdown voltage of the MISFET device. A via hole 6 ′ that reaches the surface of the source electrode 19 is formed in the interlayer insulating film 7. The source electrode 19 is connected to the source electrode pad 6 formed inside the via hole 6 ′ and on the interlayer insulating film 7. On the other hand, the gate electrode 9 is connected across a plurality of unit cells, and the gate electrode provided on the interlayer insulating film 7 through the via hole 36 provided on the gate electrode 9 at the end of the MISFET device. It is connected to the pad 37. Since the source electrode pad 6 and the gate electrode pad 37 are arranged on the same plane, the MISFET device can be connected to the lead frame of the package by wire bonding to these electrode pads 6 and 37.
なお、本実施形態のＭＩＳＦＥＴデバイスは、ゲート電極９に電圧を印加することにより、ゲート電極９の下にあるｐ型ウェル領域１３の表面に反転チャネル層を形成する反転型チャネル構造であるが、チャネル層の構造は反転型に限定されない。チャネル移動度を向上させる目的で蓄積型のチャネル層を形成してもよいし（蓄積チャネル構造）、炭化珪素エピタキシャル層１０の内部にチャネル層を形成する他のタイプの埋め込みチャネル構造であってもよい。 The MISFET device of this embodiment has an inversion channel structure in which an inversion channel layer is formed on the surface of the p-type well region 13 under the gate electrode 9 by applying a voltage to the gate electrode 9. The structure of the channel layer is not limited to the inversion type. For the purpose of improving channel mobility, an accumulation type channel layer may be formed (accumulation channel structure), or another type of buried channel structure in which a channel layer is formed inside the silicon carbide epitaxial layer 10. Good.
次に、本実施形態におけるゲート電極９の平面形状を説明する。 Next, the planar shape of the gate electrode 9 in this embodiment will be described.
ゲート電極９は、いずれのウェル領域からもａ／２（ａ：隣接するウェル領域１３の最短距離）より離れている領域ｇ１に開口部８を有している。領域ｇ１は、各ウェル領域１３から広がる空乏層が最も連結されにくい領域である。本実施形態では、領域ｇ１のゲート電極９が除去されているので、領域ｇ１で空乏層がつながらない場合でも、ドレイン電圧Ｖｄが直接ゲート酸化膜１６に印加されることを防止できる。ゲート電極９の開口部８では、ゲート酸化膜１６の上に層間絶縁膜７が形成され、さらにその上にソース電極パッド６が配置されている。そのため、ドレイン電圧Ｖｄはゲート酸化膜１６および層間絶縁膜７の両方に分配される。層間絶縁膜７は通常１μｍ程度の厚さを有するので、ゲート酸化膜１６に生じる電位差は極めて小さくなり、その結果、絶縁破壊が生じる可能性を大幅に低減できる。 The gate electrode 9 has an opening 8 in a region g1 which is separated from any well region by a / 2 (a: the shortest distance between adjacent well regions 13). The region g1 is a region where the depletion layer extending from each well region 13 is most difficult to be connected. In the present embodiment, since the gate electrode 9 in the region g1 is removed, it is possible to prevent the drain voltage Vd from being directly applied to the gate oxide film 16 even when the depletion layer is not connected in the region g1. In the opening 8 of the gate electrode 9, the interlayer insulating film 7 is formed on the gate oxide film 16, and the source electrode pad 6 is further disposed thereon. Therefore, drain voltage Vd is distributed to both gate oxide film 16 and interlayer insulating film 7. Since the interlayer insulating film 7 usually has a thickness of about 1 μm, the potential difference generated in the gate oxide film 16 becomes extremely small. As a result, the possibility of dielectric breakdown can be greatly reduced.
ゲート電極９における開口部８は円形であるが、多角形やその他の形状であってもよい。また、開口部８は上記領域ｇ１を含んでいればよく、そのサイズは限定されないが、開口部８が大きいほど絶縁破壊を効果的に抑制できる。ただし、反転型チャネル構造の場合は、高抵抗層１２とソース領域１５との間のウェル領域１３の上はゲート電極９で覆われている必要があるため、開口部８の端部がウェル領域１３の上にかからないように開口部８の大きさを設定する。開口部８が大きすぎて、高抵抗層１２とソース領域１との間のウェル領域１３にゲート電極９で覆われていない部分が存在すると、その部分で反転チャネル層が形成されず、ドレイン電極１８からの電流が流れにくくなるからである。なお、図６に示す構成のＭＩＳＦＥＴデバイスでは、開口部８の直径ｄは、隣接するウェル領域間の最短距離ａの√２倍以下に設定される（ｄ≦√２×ａ）。 The opening 8 in the gate electrode 9 is circular, but may be polygonal or other shapes. Moreover, the opening part 8 should just contain the said area | region g1, and the size is not limited, However, A dielectric breakdown can be effectively suppressed, so that the opening part 8 is large. However, in the case of the inversion channel structure, since the upper portion of the well region 13 between the high resistance layer 12 and the source region 15 needs to be covered with the gate electrode 9, the end portion of the opening 8 is the well region. The size of the opening 8 is set so that it does not cover 13. If the opening 8 is too large and there is a portion that is not covered with the gate electrode 9 in the well region 13 between the high resistance layer 12 and the source region 1, the inverted channel layer is not formed in that portion, and the drain electrode This is because the current from 18 becomes difficult to flow. In the MISFET device having the configuration shown in FIG. 6, the diameter d of the opening 8 is set to be not more than √2 times the shortest distance a between adjacent well regions (d ≦ √2 × a).
本実施形態におけるＭＩＳＦＥＴデバイスの構成は、図６に示す構成に限定されない。 The configuration of the MISFET device in the present embodiment is not limited to the configuration shown in FIG.
図４を参照しながら説明したように、ＭＩＳＦＥＴデバイスを構成するユニットセルは、列毎に１／２ピッチずらして配置されていてもよい。その場合のＭＩＳＦＥＴデバイスの構成例を図７（ａ）〜（ｃ）に示す。図７（ａ）はＭＩＳＦＥＴデバイスにおける平面図であり、図７（ｂ）および（ｃ）は、それぞれ、図７（ａ）におけるＥ−Ｅ’断面図およびＦ−Ｆ’断面図である。図７（ａ）〜（ｃ）に示す例でも、ゲート電極９は各ユニットセルの頂点部付近に開口部８を有している。これらの開口部８は領域ｇ１に配置されているので、領域ｇ１におけるゲート絶縁膜１６の絶縁破壊を抑制できる。 As described with reference to FIG. 4, the unit cells constituting the MISFET device may be arranged with a ½ pitch shift for each column. A configuration example of the MISFET device in that case is shown in FIGS. 7A is a plan view of the MISFET device, and FIGS. 7B and 7C are an E-E ′ sectional view and an F-F ′ sectional view in FIG. 7A, respectively. Also in the example shown in FIGS. 7A to 7C, the gate electrode 9 has an opening 8 near the apex of each unit cell. Since these openings 8 are arranged in the region g1, the dielectric breakdown of the gate insulating film 16 in the region g1 can be suppressed.
また、ＭＩＳＦＥＴデバイスにおける各ユニットセルの平面形状は正方形に限らず、他の多角形や円などの他の形状であってもよい。ユニットセルの形状が正多角形であれば、各ウェル領域１３から広がる空乏層は各ユニットセルの頂点部で最も結合しにくくなるので、ゲート電極９は各ユニットセルの頂点部付近に開口部８を有する。ユニットセルの形状が正多角形である例として、ユニットセルが正六角形の場合のＭＩＳＦＥＴデバイスの構成を図８（ａ）〜（ｃ）に示す。図８（ａ）はＭＩＳＦＥＴデバイスにおける平面図であり、図８（ｂ）および（ｃ）は、それぞれ、図８（ａ）におけるＧ−Ｇ’断面図およびＨ−Ｈ’断面図である。図８（ａ）〜（ｃ）に示す例でも、開口部８は領域ｇ１に設けられているので、領域ｇ１におけるゲート絶縁膜１６の絶縁破壊を抑制できる。 Further, the planar shape of each unit cell in the MISFET device is not limited to a square, but may be other shapes such as other polygons and circles. If the shape of the unit cell is a regular polygon, the depletion layer extending from each well region 13 is most unlikely to be coupled at the apex of each unit cell, so that the gate electrode 9 has an opening 8 near the apex of each unit cell. Have As an example in which the unit cell is a regular polygon, the configuration of a MISFET device when the unit cell is a regular hexagon is shown in FIGS. 8A is a plan view of the MISFET device, and FIGS. 8B and 8C are a G-G ′ sectional view and an H-H ′ sectional view in FIG. 8A, respectively. Also in the example shown in FIGS. 8A to 8C, since the opening 8 is provided in the region g1, the dielectric breakdown of the gate insulating film 16 in the region g1 can be suppressed.
本実施形態におけるＭＩＳＦＥＴデバイスは、炭化珪素基板１１および炭化珪素エピタキシャル層１０を備えた炭化珪素ＭＩＳＦＥＴデバイスであるが、Ｓｉを用いたＳｉ−ＭＩＳＦＥＴデバイスであってもよいし、炭化珪素以外のワイドバンドギャップ半導体を用いたＭＩＳＦＥＴデバイスであってもよい。 The MISFET device in the present embodiment is a silicon carbide MISFET device including the silicon carbide substrate 11 and the silicon carbide epitaxial layer 10, but may be a Si-MISFET device using Si or a wide band other than silicon carbide. It may be a MISFET device using a gap semiconductor.
ゲート電極９は、従来と同様の製造プロセスで形成できる。例えば、ゲート絶縁膜１６の上に導電材料をスパッタ法などで堆積させて導電膜を形成した後、リフトオフ法あるいはエッチングでパターニングすることにより、開口領域９’および開口部８を有するゲート電極９を形成できる。従来の製造プロセスと異なる点は、導電膜のパターニングによって得られるゲート電極９の形状のみであるため、従来よりも製造工程数を増やしたり、製造コストを増大させる必要がない。 The gate electrode 9 can be formed by a manufacturing process similar to the conventional one. For example, after a conductive material is deposited on the gate insulating film 16 by sputtering or the like to form a conductive film, the gate electrode 9 having the opening region 9 ′ and the opening 8 is formed by patterning by a lift-off method or etching. Can be formed. The only difference from the conventional manufacturing process is the shape of the gate electrode 9 obtained by patterning the conductive film, so that it is not necessary to increase the number of manufacturing steps or increase the manufacturing cost as compared with the conventional manufacturing process.
（第２の実施形態）
以下、図面を参照しながら、本発明による第２の実施形態のＭＩＳＦＥＴデバイスを説明する。本実施形態は、スクウェアセルで構成された二重注入型の炭化珪素ＭＩＳＦＥＴデバイスである。図９（ａ）は、本実施形態の炭化珪素ＭＩＳＦＥＴデバイスの構成を示す平面図であり、図９（ｂ）および（ｃ）は、図９（ａ）に示すＭＩＳＦＥＴデバイスのＩ−Ｉ’断面図およびＪ−Ｊ’断面図である。また、図９（ｄ）は、図９（ｃ）に示すＭＩＳＦＥＴデバイスにおけるチャネル層の構成を例示するための拡大断面図である。
(Second Embodiment)
Hereinafter, a MISFET device according to a second embodiment of the present invention will be described with reference to the drawings. The present embodiment is a double-implanted silicon carbide MISFET device composed of square cells. FIG. 9A is a plan view showing the configuration of the silicon carbide MISFET device of this embodiment, and FIGS. 9B and 9C are cross-sectional views taken along the line II ′ of the MISFET device shown in FIG. It is a figure and JJ 'sectional drawing. FIG. 9D is an enlarged cross-sectional view for illustrating the configuration of the channel layer in the MISFET device shown in FIG.
本実施形態のＭＩＳＦＥＴデバイスは、図６（ａ）〜（ｃ）を参照しながら説明した実施形態１のＭＩＳＦＥＴデバイスと同様の構成を有している。ただし、蓄積型チャネル構造を有している点、および、ゲート電極９の開口部８が大きく、ウェル領域１３の周縁部がゲート電極９から露出している点で異なっている。 The MISFET device of this embodiment has the same configuration as the MISFET device of Embodiment 1 described with reference to FIGS. However, the storage channel structure is different and the opening 8 of the gate electrode 9 is large and the peripheral edge of the well region 13 is exposed from the gate electrode 9.
本実施形態では、隣接するソース領域１５の間における炭化珪素エピタキシャル層１０の表面領域に蓄積型のチャネル層１７が設けられている。なお、チャネル層１７は、少なくとも高抵抗層１２とソース領域１５との間におけるウェル領域１３の表面領域に形成されていれば良い。 In the present embodiment, storage channel layer 17 is provided in the surface region of silicon carbide epitaxial layer 10 between adjacent source regions 15. The channel layer 17 may be formed at least in the surface region of the well region 13 between the high resistance layer 12 and the source region 15.
本実施形態におけるチャネル層１７は、例えば、出願人が特許出願２００２−５４４７８９で開示しているようなデルタドープ層状構造を有する蓄積型のチャネル層である。「デルタドープ層状構造」とは、図９（ｄ）に示すように、意図的なドーピングを行わないで形成されたアンドープＳｉＣ層１７ａとｎ型ドープ層（δドープ層）１７ｂとを交互に積層させた構造をいう。ｎ型ドープ層（厚さ：例えば１０ｎｍ程度）１７ｂは、アンドープＳｉＣ層（厚さ：例えば４０ｎｍ程度）１７ａよりも薄く、かつアンドープＳｉＣ層１７ａよりも高濃度でドーパントを含んでいる。また、デルタドープ層状構造の最上層および最下層はアンドープＳｉＣ層１７ａである。これらの層１７ａ、１７ｂは、それぞれ、エピタキシャル成長によって形成されている。 The channel layer 17 in the present embodiment is, for example, a storage type channel layer having a delta doped layer structure as disclosed in the patent application 2002-544789 by the applicant. As shown in FIG. 9D, the “delta-doped layered structure” is formed by alternately laminating undoped SiC layers 17a and n-type doped layers (δ-doped layers) 17b formed without intentional doping. Refers to the structure. The n-type doped layer (thickness: about 10 nm, for example) 17b is thinner than the undoped SiC layer (thickness: about 40 nm, for example) 17a, and contains a dopant at a higher concentration than the undoped SiC layer 17a. Further, the uppermost layer and the lowermost layer of the delta doped layer structure are undoped SiC layers 17a. These layers 17a and 17b are each formed by epitaxial growth.
デルタドープ層状構造では、δドープ層１７ｂのキャリアは不純物の少ないアンドープＳｉＣ層１７ａへ供給され、δドープ層１７ｂよりも不純物散乱の少ないアンドープＳｉＣ層１７ａを走行する。その結果、チャネル移動度が向上するので、オン抵抗を低減できる。 In the delta-doped layered structure, carriers in the δ-doped layer 17b are supplied to the undoped SiC layer 17a with less impurities and travel through the undoped SiC layer 17a with less impurity scattering than the δ-doped layer 17b. As a result, channel mobility is improved, so that on-resistance can be reduced.
あるいは、チャネル層１７は、高抵抗層１２と同じ導電型（ここではｎ型）の半導体層（炭化珪素層）であってもよい。半導体層のドーピング濃度は、例えば１×１０16ｃｍ-3〜１×１０17ｃｍ-3程度であり、半導体層の厚さは例えば２００ｎｍ程度である。半導体層における不純物濃度は、半導体層の厚さ方向に略均一でもよいし、所望の勾配を有していてもよい。また、チャネル層１７は、ｎ型の半導体層を含む積層構造を有していてもよい。チャネル層１７の形成方法も特に限定されない。チャネル層１７は、エピタキシャル成長によって形成された層であっても良いし、炭化珪素エピタキシャル層１２の表面上にＣＶＤ法などにより形成された層であっても良い。 Alternatively, channel layer 17 may be a semiconductor layer (silicon carbide layer) of the same conductivity type (here, n-type) as high resistance layer 12. The doping concentration of the semiconductor layer is, for example, about 1 × 10 16 cm −3 to 1 × 10 17 cm −3 , and the thickness of the semiconductor layer is, for example, about 200 nm. The impurity concentration in the semiconductor layer may be substantially uniform in the thickness direction of the semiconductor layer, or may have a desired gradient. The channel layer 17 may have a stacked structure including an n-type semiconductor layer. The method for forming the channel layer 17 is not particularly limited. Channel layer 17 may be a layer formed by epitaxial growth, or may be a layer formed on the surface of silicon carbide epitaxial layer 12 by a CVD method or the like.
このように、本実施形態は蓄積型のチャネル層１７を有しているので、オン抵抗を低く抑えつつ、ゲート電極９の開口部８を、図６に示すＭＩＳＦＥＴデバイスにおける開口部８よりも大きくできる。具体的には、図９に示すように、ソース領域１５と高抵抗層１２との間のウェル領域１３の上まで開口部８を拡大することができる。本実施形態における開口部８の直径は√２ａよりも大きい（Ｄ＞√２ａ）。これにより、ゲート絶縁膜１６の絶縁破壊をより確実に抑制できる。 Thus, since the present embodiment has the storage channel layer 17, the opening 8 of the gate electrode 9 is made larger than the opening 8 in the MISFET device shown in FIG. 6 while keeping the on-resistance low. it can. Specifically, as shown in FIG. 9, the opening 8 can be expanded to the top of the well region 13 between the source region 15 and the high resistance layer 12. The diameter of the opening 8 in this embodiment is larger than √2a (D> √2a). Thereby, the dielectric breakdown of the gate insulating film 16 can be suppressed more reliably.
以下、図面を参照しながら、蓄積型チャネル構造を採用することにより、オン抵抗を増大させることなく、ゲート電極９の開口部８を拡大できる理由を説明する。 Hereinafter, the reason why the opening 8 of the gate electrode 9 can be expanded without increasing the on-resistance by employing the storage channel structure will be described with reference to the drawings.
反転型チャネルを有するＭＩＳＦＥＴデバイスによると、図６を参照しながら説明したように、ゲート電極９に電圧が印加されると（オン状態）、ゲート電極９の下にあるウェル領域１３の表面に反転層（チャネル層）が形成され、ドレイン電極１８、ｎ型基板１１、高抵抗層１２、反転層、ソース領域１５、ソース電極１９および上部配線６の経路で電流が流れる。このとき、ウェル領域１３の周縁部をゲート電極９から露出させてしまうと、ウェル領域１３の周縁部上には反転層が形成されない。反転層が形成されない領域では、少数キャリアである電子がｐ型領域を通過することになる。そのため、ドレイン電極からの電流が流れにくくなり、オン抵抗が増大する。従って、ソース領域１５と高抵抗層１２との間におけるウェル領域１３はゲート電極９で覆われていることが好ましい。 According to the MISFET device having an inversion channel, as described with reference to FIG. 6, when a voltage is applied to the gate electrode 9 (ON state), the surface of the well region 13 under the gate electrode 9 is inverted. A layer (channel layer) is formed, and a current flows through the drain electrode 18, the n-type substrate 11, the high resistance layer 12, the inversion layer, the source region 15, the source electrode 19, and the upper wiring 6. At this time, if the peripheral portion of the well region 13 is exposed from the gate electrode 9, the inversion layer is not formed on the peripheral portion of the well region 13. In the region where the inversion layer is not formed, electrons that are minority carriers pass through the p-type region. This makes it difficult for current from the drain electrode to flow, increasing the on-resistance. Therefore, the well region 13 between the source region 15 and the high resistance layer 12 is preferably covered with the gate electrode 9.
これに対し、本実施形態によると、ゲート電極９の下に、高抵抗層１２と同じ導電型（ここではｎ型）の半導体層を含む蓄積型チャネル層１７が形成されており、ゲート電圧によってチャネル層１７に形成される空乏層の厚さを制御できる。ゲート電圧によってチャネル層１７を空乏化させると、チャネル層１７に電流が流れないのでオフ状態となる。一方、チャネル層１７を空乏化させないようにゲート電圧を変化させると、チャネル層１７に電流を流すことができるので、チャネル層１７を介してソース領域１５と高抵抗層１２とが接続される（オン状態）。従って、ＭＩＳＦＥＴデバイスをオン状態にするために反転層を形成する必要がなく、ソース領域１５と高抵抗層１２との間におけるウェル領域１３がゲート電極９で覆われていない場合でも、ＭＩＳＦＥＴデバイスのオン抵抗は増大しない。 On the other hand, according to the present embodiment, the storage channel layer 17 including a semiconductor layer of the same conductivity type (here, n-type) as the high resistance layer 12 is formed under the gate electrode 9, The thickness of the depletion layer formed in the channel layer 17 can be controlled. When the channel layer 17 is depleted by the gate voltage, no current flows through the channel layer 17, so that the channel layer 17 is turned off. On the other hand, if the gate voltage is changed so that the channel layer 17 is not depleted, a current can flow through the channel layer 17, so that the source region 15 and the high resistance layer 12 are connected via the channel layer 17 ( ON state). Therefore, it is not necessary to form an inversion layer in order to turn on the MISFET device, and even when the well region 13 between the source region 15 and the high resistance layer 12 is not covered with the gate electrode 9, On-resistance does not increase.
図１０は、本実施形態のＺ−Ｚ’断面におけるチャネル層１７の拡大図である。通常、蓄積型のチャネル層１７には、ウェル領域１３から広がる空乏層１７ｗと、ゲート絶縁膜１６から広がる空乏層１７ｇとが存在する。ウェル領域１３から広がる空乏層１７ｗの厚さは変わらない。ゲート絶縁膜１６から広がる空乏層１７ｇは、チャネル層１７のうちゲート電極９で覆われた部分のみに形成され、その厚さはゲート電圧によって変化する。従って、ゲート電圧によって、チャネル層１７のうちゲート電極９で覆われた部分を空乏化させるか否かのスイッチングを行うことができる。 FIG. 10 is an enlarged view of the channel layer 17 in the Z-Z ′ cross section of the present embodiment. Normally, the accumulation type channel layer 17 includes a depletion layer 17 w extending from the well region 13 and a depletion layer 17 g extending from the gate insulating film 16. The thickness of the depletion layer 17w extending from the well region 13 does not change. The depletion layer 17g extending from the gate insulating film 16 is formed only in a portion of the channel layer 17 covered with the gate electrode 9, and its thickness varies depending on the gate voltage. Therefore, switching of whether or not the portion of the channel layer 17 covered with the gate electrode 9 is depleted by the gate voltage can be performed.
図１０からわかるように、ゲート電圧によってチャネル層１７に空乏層１７ｇを形成するためには、ゲート電極９はチャネル層１７の一部のみを覆う必要がある。チャネル層１７のうちゲート電極９で覆われていない部分のチャネル方向の長さ、すなわち、ウェル領域１３の端面Ｓ１からゲート電極９の開口部の端部Ｓ２までの基板表面における距離ｂは、確実にスイッチングを行うことができる程度に大きいことが好ましい。オフ状態において、チャネル層１７のうちゲート電極９で覆われていない部分の抵抗が十分大きければ、ソース領域１５の端面Ｓ３とゲート電極９の開口部の端部Ｓ２までの距離ｃの大きさに比べて、距離ｂを小さく設定してもよい。また、オン状態において、チャネル層１７のうちゲート電極９で覆われた部分の抵抗が、チャネル層１７のうちゲート電極９で覆われていない部分の抵抗よりも十分小さくなるように、上記距離ｂおよび距離ｃが設定されることが好ましい。なお、マスクの位置合わせにずれが生じた場合でも、ゲート電極９の開口部の端部をウェル領域１３の上に確実に配置する（０＜距離ｂ＜ゲート長）ため、距離ｂの設計値はマスクの位置合わせ精度よりも大きいことが好ましい。 As can be seen from FIG. 10, the gate electrode 9 needs to cover only part of the channel layer 17 in order to form the depletion layer 17 g in the channel layer 17 by the gate voltage. The length in the channel direction of the portion of the channel layer 17 not covered with the gate electrode 9, that is, the distance b on the substrate surface from the end surface S 1 of the well region 13 to the end S 2 of the opening of the gate electrode 9 is sure. It is preferable that it is large enough to perform switching. In the off state, if the resistance of the portion of the channel layer 17 that is not covered with the gate electrode 9 is sufficiently large, the distance c between the end surface S3 of the source region 15 and the end S2 of the opening of the gate electrode 9 is as large as possible. In comparison, the distance b may be set smaller. In the ON state, the distance b is set so that the resistance of the channel layer 17 covered with the gate electrode 9 is sufficiently smaller than the resistance of the channel layer 17 not covered with the gate electrode 9. And the distance c is preferably set. Even when the mask alignment is deviated, the end of the opening of the gate electrode 9 is surely arranged on the well region 13 (0 <distance b <gate length). Is preferably larger than the mask alignment accuracy.
また、ウェル領域１３から広がる空乏層１７ｗの厚さは、チャネル層１７の厚さ未満であることが好ましい。図１０に示すように、チャネル層１７のうちゲート電極９で覆われていない部分では、ウェル領域１３から広がる空乏層１７ｗのみが存在する。ここで、空乏層１７ｗの厚さがチャネル層１７の厚さ以上であれば、すなわちチャネル表面まで空乏化していれば、チャネル層１７のうちゲート電極９で覆われていない部分にキャリアが存在しない。従って、電界によるドリフト電流のみがチャネル層１７を流れることになり、チャネル層１７における抵抗が増大する。これに対し、ウェル領域１３から広がる空乏層１７ｗの厚さがチャネル層１７の厚さ未満であれば、チャネル層１７の表面にキャリアが存在する。そのため、チャネル層１７を拡散電流も流れるので、チャネル層１７における抵抗の増大を抑えることができる。 The thickness of the depletion layer 17 w extending from the well region 13 is preferably less than the thickness of the channel layer 17. As shown in FIG. 10, only a depletion layer 17 w extending from the well region 13 exists in a portion of the channel layer 17 that is not covered with the gate electrode 9. Here, if the thickness of the depletion layer 17w is equal to or greater than the thickness of the channel layer 17, that is, if the channel surface is depleted, there is no carrier in a portion of the channel layer 17 that is not covered with the gate electrode 9. . Therefore, only the drift current due to the electric field flows through the channel layer 17, and the resistance in the channel layer 17 increases. On the other hand, if the thickness of the depletion layer 17w extending from the well region 13 is less than the thickness of the channel layer 17, carriers exist on the surface of the channel layer 17. Therefore, since a diffusion current also flows through the channel layer 17, an increase in resistance in the channel layer 17 can be suppressed.
さらに、蓄積型のチャネル層１７では、反転型のチャネル層と比べて、ＭＩＳ界面からより深い領域で電流が流れる。炭化珪素ＭＩＳＦＥＴデバイスは、従来から、高い界面順位密度に起因してチャネル移動度が低いという問題を有していたが、蓄積型チャネル構造を採用することにより、チャネル移動度を向上できるというメリットもある。 Further, in the accumulation-type channel layer 17, a current flows in a deeper region from the MIS interface than in the inversion-type channel layer. Silicon carbide MISFET devices have conventionally had a problem of low channel mobility due to high interface order density, but there is also a merit that channel mobility can be improved by adopting a storage channel structure. is there.
このように、本実施形態によると、蓄積型チャネル構造を採用しているので、ソース領域１５と高抵抗層１２との間のウェル領域１３の上にゲート電極９が存在しない領域（開口部８）を配置させることができる。その結果、領域ｇ１を中心とするより広い領域上にゲート電極９が存在しなくなるので、より確実に絶縁破壊を防止できる。また、デバイス設計ならびにプロセス設計、特にフォトリソグラフィーの位置合わせに余裕ができるので有利である。 As described above, according to the present embodiment, since the storage channel structure is adopted, the region where the gate electrode 9 does not exist on the well region 13 between the source region 15 and the high resistance layer 12 (opening portion 8). ) Can be arranged. As a result, since the gate electrode 9 does not exist on a wider area centered on the area g1, dielectric breakdown can be prevented more reliably. It is also advantageous because there is room for device design as well as process design, especially photolithography alignment.
なお、本実施形態のＭＩＳＦＥＴデバイスは、炭化珪素を用いた炭化珪素ＭＩＳＦＥＴデバイスに限定されず、他のワイドバンドギャップ半導体を用いたＭＩＳＦＥＴデバイスであってもよい。
（第３の実施形態）
以下、図面を参照しながら、本発明による第３の実施形態のＭＩＳＦＥＴデバイスを説明する。本実施形態は、スクウェアセルで構成された二重注入型の炭化珪素ＭＩＳＦＥＴデバイスである。図１１（ａ）は、本実施形態の炭化珪素ＭＩＳＦＥＴデバイスの構成を示す平面図であり、図１１（ｂ）は、図９（ａ）に示すＭＩＳＦＥＴデバイスのＬ−Ｌ’断面図である。
Note that the MISFET device of the present embodiment is not limited to the silicon carbide MISFET device using silicon carbide, and may be a MISFET device using another wide band gap semiconductor.
(Third embodiment)
Hereinafter, a MISFET device according to a third embodiment of the present invention will be described with reference to the drawings. The present embodiment is a double-implanted silicon carbide MISFET device composed of square cells. FIG. 11A is a plan view showing the configuration of the silicon carbide MISFET device of this embodiment, and FIG. 11B is a cross-sectional view of the MISFET device shown in FIG.
本実施形態のＭＩＳＦＥＴデバイスは、図６（ａ）〜（ｃ）を参照しながら説明した実施形態１のＭＩＳＦＥＴデバイスと同様の構成を有している。ただし、蓄積型チャネル構造を有している点およびゲート電極９の平面形状が異なっている。 The MISFET device of this embodiment has the same configuration as the MISFET device of Embodiment 1 described with reference to FIGS. However, the storage channel structure and the planar shape of the gate electrode 9 are different.
本実施形態におけるチャネル層１７は、高抵抗層１２とソース領域１５とを接続するために設けられたｎ型の炭化珪素層である。ここでは、チャネル層１７は、炭化珪素エピタキシャル層１０の表面領域に形成されており、その両端は、それぞれ隣接するウェル領域１３の内部のソース領域１５と接続されている。チャネル層１７のｎ型ドーピング濃度は１×１０16ｃｍ-3〜１×１０17ｃｍ-3程度であり、チャネル層１７の厚さは２００ｎｍ程度である。 The channel layer 17 in the present embodiment is an n-type silicon carbide layer provided to connect the high resistance layer 12 and the source region 15. Here, channel layer 17 is formed in the surface region of silicon carbide epitaxial layer 10, and both ends thereof are connected to source region 15 inside adjacent well region 13. The n-type doping concentration of the channel layer 17 is about 1 × 10 16 cm −3 to 1 × 10 17 cm −3 , and the thickness of the channel layer 17 is about 200 nm.
本実施形態におけるゲート電極９は、図１１（ａ）に示すように、ウェル領域１３と対応して設けられた開口領域９’の他に、隣接するウェル領域１３の間の中央に開口部８を有している。また、ゲート電極９は開口部８を横切る接続部９ｃを有している。接続部９ｃは、典型的にはゲート電極９における他の部分と同一の導電膜から形成されている。ウェル領域１３の端面からゲート電極９の開口部８の端部までの基板表面における距離Ｗは、隣接するウェル領域１３の最短距離ａの１／２未満である。また、図示していないが、ゲート電極９は、デバイス端部に設けられたゲート上部配線と接続されている。 As shown in FIG. 11A, the gate electrode 9 in the present embodiment has an opening 8 at the center between adjacent well regions 13 in addition to the opening region 9 ′ provided corresponding to the well region 13. have. The gate electrode 9 has a connection portion 9 c that crosses the opening 8. The connection portion 9c is typically formed from the same conductive film as other portions of the gate electrode 9. The distance W on the substrate surface from the end face of the well region 13 to the end of the opening 8 of the gate electrode 9 is less than ½ of the shortest distance a of the adjacent well regions 13. Although not shown, the gate electrode 9 is connected to a gate upper wiring provided at the device end.
ゲート電極９は、第１の実施形態で説明した方法と同様の方法で形成できる。具体的には、ゲート絶縁膜１６の上に導電材料をスパッタ法などで堆積させて導電膜を形成した後、リフトオフ法あるいはエッチングによってパターニングすることにより、開口領域９’、開口部８および接続部９ｃを有するゲート電極９を形成する。 The gate electrode 9 can be formed by a method similar to the method described in the first embodiment. Specifically, a conductive material is deposited on the gate insulating film 16 by a sputtering method or the like to form a conductive film, and then patterned by a lift-off method or etching to thereby form the opening region 9 ′, the opening 8 and the connection portion. A gate electrode 9 having 9c is formed.
本実施形態のＭＩＳＦＥＴデバイスは、上述したような形状のゲート電極９を有しているので、前述の他の実施形態と同様の効果が得られる。すなわち、ウェル領域１３のドーピング濃度のばらつきなどに起因して、オフ状態において、予め想定したドレイン電圧Ｖｄをドレイン電極２７に印加しても隣接するウェル領域１３の間の中央付近で空乏層が結合しない場合でも、空乏化していない領域上にゲート電極９の開口部８が配置されているので、その領域上におけるゲート絶縁膜１６の破絶縁壊を抑制できる。 Since the MISFET device of this embodiment has the gate electrode 9 having the above-described shape, the same effects as those of the other embodiments described above can be obtained. That is, the depletion layer is coupled near the center between adjacent well regions 13 even when a preliminarily assumed drain voltage Vd is applied to the drain electrode 27 in the off state due to variations in the doping concentration of the well region 13. Even if not, since the opening 8 of the gate electrode 9 is disposed on a region that is not depleted, the breakdown of the gate insulating film 16 on the region can be suppressed.
なお、マスクの位置合わせずれが生じた場合でも、ウェル領域１３の中央にゲート電極９の開口部８を確実に配置するため、ウェル領域１３の端面からゲート電極９の開口部８の端部までの距離Ｗの設計値とマスクの位置合わせ精度との和はａ／２未満であることが好ましい。また、距離Ｗは小さいほど、隣接するウェル領域１３の間の中央付近における空乏化していない領域の幅が大きい場合でも、絶縁破壊をより確実に抑制できる。距離Ｗは、隣接するウェル領域間の最短距離ａの例えば１／１０以下である。 Even when the mask is misaligned, the opening 8 of the gate electrode 9 is reliably arranged in the center of the well region 13, so that the end surface of the well region 13 extends to the end of the opening 8 of the gate electrode 9. The sum of the design value of the distance W and the mask alignment accuracy is preferably less than a / 2. Also, the smaller the distance W, the more reliably the dielectric breakdown can be suppressed even when the width of the non-depleted region near the center between the adjacent well regions 13 is large. The distance W is, for example, 1/10 or less of the shortest distance a between adjacent well regions.
図２に示すＭＩＳＦＥＴデバイスは、蓄積型のチャネル層１７を備えているが、本実施形態におけるチャネル層の構造は蓄積型に限定されない。炭化珪素エピタキシャル層１０の内部にチャネル層を形成する他のタイプの埋め込みチャネル構造であってもよいし、ゲート電極９に電圧を印加することにより、ゲート電極９の下にあるｐ型ウェル領域の表面に反転チャネル層を形成する反転型チャネル構造であってもよい。ただし、第１の実施形態で説明したように、本実施形態のＭＩＳＦＥＴデバイスが反転型チャネル構造を有する場合、高抵抗層１２とソース領域１５との間のウェル領域１３の上はゲート電極９で覆われている必要がある（すなわちＷ＝０またはＷ＞０）。 The MISFET device shown in FIG. 2 includes the accumulation type channel layer 17, but the structure of the channel layer in the present embodiment is not limited to the accumulation type. Another type of buried channel structure in which a channel layer is formed inside silicon carbide epitaxial layer 10 may be used, or by applying a voltage to gate electrode 9, a p-type well region under gate electrode 9 may be formed. An inversion channel structure in which an inversion channel layer is formed on the surface may be used. However, as described in the first embodiment, when the MISFET device of this embodiment has an inversion channel structure, the gate electrode 9 is above the well region 13 between the high resistance layer 12 and the source region 15. It must be covered (ie W = 0 or W> 0).
（第４の実施形態）
以下、図面を参照しながら、本発明による第４の実施形態のＭＩＳＦＥＴデバイスを説明する。本実施形態は、スクウェアセルで構成された二重注入型の炭化珪素ＭＩＳＦＥＴデバイスである。図１２（ａ）は、本実施形態の炭化珪素ＭＩＳＦＥＴデバイスの構造を示す平面図であり、図１２（ｂ）は図１２（ａ）におけるＫ−Ｋ’断面図である。
(Fourth embodiment)
Hereinafter, a MISFET device according to a fourth embodiment of the present invention will be described with reference to the drawings. The present embodiment is a double-implanted silicon carbide MISFET device composed of square cells. FIG. 12A is a plan view showing the structure of the silicon carbide MISFET device of this embodiment, and FIG. 12B is a cross-sectional view taken along the line KK ′ in FIG.
本実施形態のＭＩＳＦＥＴデバイスは、図１１を参照しながら説明した第３の実施形態のＭＩＳＦＥＴデバイスと同様の構成を有している。ただし、本実施形態では、ゲート電極９の開口部８の幅が大きく、ウェル領域１３の周縁部がゲート電極９から露出している点で異なっている。 The MISFET device of this embodiment has the same configuration as the MISFET device of the third embodiment described with reference to FIG. However, the present embodiment is different in that the width of the opening 8 of the gate electrode 9 is large and the peripheral portion of the well region 13 is exposed from the gate electrode 9.
第３の実施形態で説明したように、ウェル領域１３の端面から開口部８の端部までの距離Ｗを小さくすると、より確実に絶縁破壊を抑制できる。本実施形態におけるゲート電極９の開口部８の端部は、ウェル領域１３の端面上（W＝０）からさらに距離ｂだけ後退し、ウェル領域１３の上に位置している。なお、距離ｂは、ウェル領域１３の端面からゲート電極９の開口部の端部までの基板表面における距離である。従って、ウェル領域１３の端面からゲート電極９の開口部の端部までの距離Ｗはゼロより小さくなる（Ｗ＜０）。図１０を参照しながら説明したように、本実施形態は蓄積型のチャネル層１７を有しているため、ゲート電極９の開口部８をウェル領域１３の周縁部上まで拡大しても、オン抵抗を増大させることなく、ＭＩＳＦＥＴデバイスのオン状態とオフ状態とをスイッチングできる。 As described in the third embodiment, when the distance W from the end surface of the well region 13 to the end portion of the opening 8 is reduced, the dielectric breakdown can be more reliably suppressed. In the present embodiment, the end of the opening 8 of the gate electrode 9 is further retracted by a distance b from the end face of the well region 13 (W = 0) and is located on the well region 13. The distance b is the distance on the substrate surface from the end face of the well region 13 to the end of the opening of the gate electrode 9. Therefore, the distance W from the end face of the well region 13 to the end of the opening of the gate electrode 9 is smaller than zero (W <0). As described with reference to FIG. 10, since the present embodiment has the accumulation type channel layer 17, it is turned on even if the opening 8 of the gate electrode 9 is expanded to the periphery of the well region 13. The MISFET device can be switched between the on state and the off state without increasing the resistance.
なお、第２の実施形態でも説明したように、マスクの位置合わせずれが生じた場合でも、ゲート電極９の開口部８の端部を確実にウェル領域１３の端面上に配置するため、距離ｂの設計値はマスクの位置合わせ精度よりも大きいことが好ましい。 As described in the second embodiment, even when the mask is misaligned, the end of the opening 8 of the gate electrode 9 is surely arranged on the end face of the well region 13, so that the distance b Is preferably larger than the mask alignment accuracy.
本実施形態におけるチャネル層１７は、蓄積型チャネル層であればよいが、アンドープＳｉＣ層１７ａとｎ形のドープ層１７ｂとが交互に積層されたデルタドープ層状構造を有することが好ましい。 The channel layer 17 in the present embodiment may be an accumulation type channel layer, but preferably has a delta-doped layered structure in which undoped SiC layers 17a and n-type doped layers 17b are alternately stacked.
本実施形態によると、隣接するウェル領域１３の間の高抵抗層１２の上に存在するゲート電極９の面積を極めて小さくできる（接続部９ｃのみ）ので、絶縁破壊をより効果的に防止できる。また、デバイス設計ならびにプロセス設計、特にフォトリソグラフィーの位置合せに余裕ができるので有利である。 According to the present embodiment, since the area of the gate electrode 9 existing on the high resistance layer 12 between the adjacent well regions 13 can be made extremely small (only the connection portion 9c), dielectric breakdown can be prevented more effectively. In addition, it is advantageous because there is a margin in device design as well as process design, in particular, alignment of photolithography.
本発明によると、ゲート電極構造は隣接するウェル領域間の中央に開口部を有しているので、隣接するウェル領域間で空乏層が結合しない場合でも、空乏化していない領域上のゲート絶縁膜に高電圧が印加されない。その結果、ゲート絶縁膜の絶縁破壊を抑制できるので、信頼性の高い炭化珪素ＭＩＳＦＥＴデバイスが得られる。このようなＭＩＳＦＥＴデバイスは、工程数を増やしたり、製造コストを増大させることなく製造できるので有利である。 According to the present invention, since the gate electrode structure has an opening in the center between adjacent well regions, even when the depletion layer is not coupled between the adjacent well regions, the gate insulating film on the non-depleted region High voltage is not applied to As a result, since the dielectric breakdown of the gate insulating film can be suppressed, a highly reliable silicon carbide MISFET device can be obtained. Such a MISFET device is advantageous because it can be manufactured without increasing the number of steps or increasing the manufacturing cost.
また、蓄積型チャネル構造を用い、かつ、ゲート電極の外縁からウェル領域が露出するまでゲート電極の開口部を拡大すると、オン抵抗を小さく抑えつつ、絶縁破壊をより確実に抑制できる。 In addition, when the storage channel structure is used and the opening of the gate electrode is enlarged until the well region is exposed from the outer edge of the gate electrode, the on-resistance is reduced and the dielectric breakdown can be more reliably suppressed.
本発明の炭化珪素ＭＩＳＦＥＴデバイスは、電力機器や高周波信号を扱う装置において、大電力の信号を切り換えたり、増幅したりするためのパワーデバイスとして使用され得る。 The silicon carbide MISFET device of the present invention can be used as a power device for switching or amplifying a high-power signal in a power device or a device that handles a high-frequency signal.
９、２９ ゲート電極
９’、２９’ ゲート電極の開口領域
８ ゲート電極の開口部
１０、３０ 炭化珪素エピタキシャル層
１１、２１ 炭化珪素基板
１２、２２ 高抵抗層
１３、２３ ウェル領域
１４、２５ Ｐ+コンタクト層
１５、２４ ソース領域
１６、２６ ゲート絶縁膜
１７ チャネル層
１８、２７ ドレイン電極
１９、２８ ソース電極
７、３１ 層間絶縁膜
６、３２ ソース電極パッド
３７ ゲート電極パッド
６’、３６ コンタクトホール
9, 29 Gate electrode 9 ′, 29 ′ Gate electrode opening region 8 Gate electrode opening portion 10, 30 Silicon carbide epitaxial layer 11, 21 Silicon carbide substrate 12, 22 High resistance layer 13, 23 Well region 14, 25 P + Contact layer 15, 24 Source region 16, 26 Gate insulating film 17 Channel layer 18, 27 Drain electrode 19, 28 Source electrode 7, 31 Interlayer insulating film 6, 32 Source electrode pad 37 Gate electrode pad 6 ', 36 Contact hole
Claims (8)
前記半導体基板の主面上に設けられた半導体層と、
前記半導体層上に設けられたゲート絶縁膜および複数のソース電極と、
前記ゲート絶縁膜上に設けられたゲート電極構造と、
前記第１導電型半導体基板の裏面に設けられたドレイン電極と
を備えたＭＩＳＦＥＴデバイスであって、
前記半導体層に間隔を空けて形成された複数のウェル領域と、
前記複数のウェル領域の各々の内部に形成され、前記複数のソース電極のうちの対応する電極に電気的に接触する第１導電型ソース領域と、
前記半導体層のうち前記複数のウェル領域が形成されていない部分から構成される第１導電型高抵抗領域と
をさらに備え、
前記ウェル領域のうち前記第１導電型ソース領域が形成されていない部分は第２導電型であり、
前記ゲート電極構造は、隣接するウェル領域間の中央に開口部を有しているＭＩＳＦＥＴデバイス。 A first conductivity type semiconductor substrate;
A semiconductor layer provided on a main surface of the semiconductor substrate;
A gate insulating film and a plurality of source electrodes provided on the semiconductor layer;
A gate electrode structure provided on the gate insulating film;
A MISFET device comprising a drain electrode provided on the back surface of the first conductivity type semiconductor substrate,
A plurality of well regions formed at intervals in the semiconductor layer;
A first conductivity type source region formed inside each of the plurality of well regions and in electrical contact with a corresponding electrode of the plurality of source electrodes;
A first conductivity type high resistance region composed of a portion of the semiconductor layer where the plurality of well regions are not formed;
A portion of the well region where the first conductivity type source region is not formed is a second conductivity type,
The gate electrode structure is a MISFET device having an opening in the center between adjacent well regions.
The storage channel layer has a stacked structure of the first conductive semiconductor layer and another semiconductor layer, and the other semiconductor layer has a dopant concentration lower than that of the first conductive semiconductor layer, The MISFET device according to claim 5, wherein the MISFET device is thicker than the first conductive semiconductor layer.
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