JP2006018935A - Semiconductor storage device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 63
- 239000000758 substrate Substances 0.000 claims description 22
- 239000010408 film Substances 0.000 claims description 12
- 230000002093 peripheral effect Effects 0.000 claims description 9
- 239000010409 thin film Substances 0.000 claims description 7
- 101100478997 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SWC3 gene Proteins 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 15
- XJCLWVXTCRQIDI-UHFFFAOYSA-N Sulfallate Chemical compound CCN(CC)C(=S)SCC(Cl)=C XJCLWVXTCRQIDI-UHFFFAOYSA-N 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 101001005165 Bos taurus Lens fiber membrane intrinsic protein Proteins 0.000 description 6
- 101100433757 Arabidopsis thaliana ABCG32 gene Proteins 0.000 description 5
- 102100027668 Carboxy-terminal domain RNA polymerase II polypeptide A small phosphatase 1 Human genes 0.000 description 5
- 101710134395 Carboxy-terminal domain RNA polymerase II polypeptide A small phosphatase 1 Proteins 0.000 description 5
- 238000003491 array Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- PUPNJSIFIXXJCH-UHFFFAOYSA-N n-(4-hydroxyphenyl)-2-(1,1,3-trioxo-1,2-benzothiazol-2-yl)acetamide Chemical compound C1=CC(O)=CC=C1NC(=O)CN1S(=O)(=O)C2=CC=CC=C2C1=O PUPNJSIFIXXJCH-UHFFFAOYSA-N 0.000 description 5
- 102100027667 Carboxy-terminal domain RNA polymerase II polypeptide A small phosphatase 2 Human genes 0.000 description 4
- 101710134389 Carboxy-terminal domain RNA polymerase II polypeptide A small phosphatase 2 Proteins 0.000 description 4
- 101710115990 Lens fiber membrane intrinsic protein Proteins 0.000 description 4
- 102100026038 Lens fiber membrane intrinsic protein Human genes 0.000 description 4
- 101150031278 MP gene Proteins 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000001066 destructive effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 108010059574 C5a peptidase Proteins 0.000 description 1
- -1 MP22 Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 102100036280 Sugar transporter SWEET1 Human genes 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
本発明は、半導体記憶装置に関するものである。特に、４個のＭＯＳトランジスタと、２個の容量素子とで構成されるメモリセルを有する半導体記憶装置の読出し動作に関するものである。 The present invention relates to a semiconductor memory device. In particular, the present invention relates to a read operation of a semiconductor memory device having a memory cell composed of four MOS transistors and two capacitor elements.
半導体記憶装置の一種であるランダムアクセスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＲＡＭ）として、スタティックＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ：ＳＲＡＭ）が広く使われている。ＳＲＡＭは、ダイナミックＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ：ＤＲＡＭ）と比較すると、メモリセルを構成する素子の数が多いため、集積度においては劣っている。しかし、リフレッシュが不要であるため、使いやすさにおいては優れている。
そのため、ＳＲＡＭの欠点である集積度を向上するため、そのメモリセルを構成する素子数を削減する方法が取られている。ＳＲＡＭのメモリセルは、６個のＭＯＳトランジスタで構成されているものが一般的である。これを、４個のＭＯＳトランジスタで構成する従来技術が特許文献１から７に示されている。
特許文献８には、本発明の半導体記憶装置に適用することができる縦型ＭＯＳトランジスタの例が示されている。
特許文献９には、本発明の半導体記憶装置に適用することができる昇圧回路の例が、特許文献１０には、本発明の半導体記憶装置に適用することができる降圧回路の例が、それぞれ示されている。
As a random access memory (RAM) which is a kind of semiconductor memory device, a static RAM (SRAM) is widely used. Compared with dynamic RAM (DRAM), the SRAM has a smaller number of elements constituting the memory cell, and is therefore inferior in the degree of integration. However, since refresh is not required, it is excellent in ease of use.
Therefore, in order to improve the degree of integration, which is a drawback of SRAM, a method of reducing the number of elements constituting the memory cell is taken. An SRAM memory cell is generally composed of six MOS transistors.
メモリセルからデータを読出す方法として、記憶データを破壊せずに読出す方法（非破壊読出し）と、記憶データを破壊して読出した後、元のデータを再書込みする方法（破壊読出し）とが考えられる。
記憶ノードとデータ線を接続しかつ負荷として機能する２個の選択ＭＯＳトランジスタと、データ線を駆動する２個の駆動ＭＯＳトランジスタとで構成されるメモリセルの記憶データを非破壊読出しする従来技術は、特許文献１から６に記載されている。しかし、記憶ノードに寄生する容量が小さいため、ソフトエラーに弱いという問題がある。
As a method of reading data from the memory cell, a method of reading the stored data without destroying it (non-destructive reading), a method of rewriting the original data after destroying the stored data (destructive reading), Can be considered.
A conventional technique for nondestructively reading out memory data of a memory cell composed of two selection MOS transistors that connect a storage node and a data line and function as a load, and two drive MOS transistors that drive the data line. And
一方、メモリセルの記憶データを破壊読出しする従来技術は、特許文献７に記載されている。図１５にメモリセル（ＭＣ）構成を示す。Ｔ０、Ｔ１はＰチャネル型の負荷ＭＯＳトランジスタ、ＭＮ０、ＭＮ１はＮチャネル型の選択ＭＯＳトランジスタ、Ｃｓ０、Ｃｓ１は容量素子、ＤＴ、ＤＢはデータ線、ＷＬはワード線、ＮＬ、ＮＲは記憶ノード、電圧ＶＤＤはメモリセル供給電圧である。容量素子Ｃｓ０の一方の電極は記憶ノードＮＬに、他方はプレート電極ＰＬに接続され、容量素子Ｃｓ１の一方の電極は記憶ノードＮＲに、他方はプレート電極ＰＬに接続される。負荷ＭＯＳトランジスタはＰ型薄膜トランジスタ、選択ＭＯＳトランジスタはＮ型ＭＯＳトランジスタで構成されている。データは、記憶ノードＮＬ、ＮＲの一方をＨレベルに、他方をＬレベルにすることにより記憶される。図１５に示すメモリセルは、容量素子を備えるため、ソフトエラーに強いという特長を持つ。また、図１５に示すメモリセルと、特許文献８に記載されるトランジスタ、特許文献９、１０に記載される電源回路とを組み合わせることにより、低待機電流なメモリセルを実現することができる。
ところが、発明者らの検討により、図１５に示したメモリセルにおいても、読出し時に十分な出力信号を得ることが困難であることがわかった。この理由を、図１６を用いて説明する。図１６は、図１５に示したメモリセルの読出し時における動作波形である。
On the other hand, a conventional technique for destructively reading memory data in a memory cell is described in
However, as a result of investigations by the inventors, it has been found that it is difficult to obtain a sufficient output signal at the time of reading even in the memory cell shown in FIG. The reason for this will be described with reference to FIG. FIG. 16 shows operation waveforms at the time of reading from the memory cell shown in FIG.
課題を説明する前に、検討条件を説明する。検討に際し、メモリセル供給電圧ＶＤＤは１．２Ｖ、メモリセル選択時におけるワード線の電圧レベルは１．８Ｖに設定した。また、ＮＬはＨレベル、ＮＲはＬレベルを保持している状態で検討を行った。さらに、ＭＯＳトランジスタのばらつきを考慮し検討を行った。データ線ＤＴ、ＤＢのプリチャージ電圧は、特許文献７ではＶＤＤ／２に設定しているが、発明者らはＶＳＳ（例えば０Ｖ）に設定した。なぜなら、ＶＤＤ／２にすると記憶データの保持が困難になるからである。
Before explaining the problem, the study conditions will be explained. In the examination, the memory cell supply voltage VDD was set to 1.2V, and the voltage level of the word line when the memory cell was selected was set to 1.8V. In addition, the examination was performed in a state where NL was kept at H level and NR was kept at L level. Furthermore, examination was performed in consideration of variations of MOS transistors. The precharge voltage of the data lines DT and DB is set to VDD / 2 in
次に、メモリセルＭＣの動作を説明しつつ課題の説明をする。ワード線ＷＬの電圧レベルが１．８ＶになるとメモリセルＭＣが選択され、記憶ノードに接続している容量Ｃｓ０、Ｃｓ１とデータ線ＤＴ、ＤＢとの間で電荷の再配分が起こり、Ｈレベルの電圧を保持している記憶ノードＮＬの電圧レベルが減少し、データ線ＤＴの電圧レベルが上昇する。このようにして、メモリセルＭＣの記憶データがデータ線ＤＴ、ＤＢに出力される。ところが、ＮＬの電圧レベルが減少したことにより、負荷ＭＯＳトランジスタＴ１の流す電流が増加しメモリセルの出力信号が減少してしまう。そのため、図示していないセンスアンプによりメモリセルの出力信号が検出できない、あるいは誤動作してしまうという問題が生じる。
本発明の目的は、４個のＭＯＳトランジスタ（２個の選択ＭＯＳトランジスタと２個の負荷ＭＯＳトランジスタ）と、２個の容量素子とで構成されるメモリセルを有する半導体記憶装置において、読出し時における、前記メモリセルの出力信号を確保する技術を提供することである。
Next, the problem will be described while explaining the operation of the memory cell MC. When the voltage level of the word line WL becomes 1.8 V, the memory cell MC is selected, and charge redistribution occurs between the capacitors Cs0 and Cs1 connected to the storage node and the data lines DT and DB, and the H level The voltage level of storage node NL holding the voltage decreases, and the voltage level of data line DT increases. In this way, the data stored in the memory cell MC is output to the data lines DT and DB. However, as the voltage level of NL decreases, the current flowing through the load MOS transistor T1 increases and the output signal of the memory cell decreases. Therefore, there arises a problem that the output signal of the memory cell cannot be detected by a sense amplifier (not shown) or malfunctions.
An object of the present invention is to provide a semiconductor memory device having a memory cell composed of four MOS transistors (two selection MOS transistors and two load MOS transistors) and two capacitor elements at the time of reading. It is another object of the present invention to provide a technique for securing an output signal of the memory cell.
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本発明の目的は、半導体基板と、前記半導体基板上に設けられた複数のワード線と、前記ワード線と交差する方向に設けられた複数のデータ線対と、前記ワード線および前記データ線対の交点に配置された複数のメモリセルと、前記複数のメモリセルを制御する複数のスイッチ回路とを有し、前記複数のメモリセルのそれぞれは、一端に第１の電極を有し、他端に第２の電極を有する第１の容量素子と、一端に第３の電極を有し、他端に第４の電極を有する第２の容量素子と、前記第１の電極にソースまたドレインが接続され、前記データ線対の一方にドレインまたはソースが接続されてなるソース・ドレイン経路を前記第１の電極および前記データ線対の一方との間に有し、前記複数のワード線のうちの対応する１つに接続されたゲートとを有する第１のＭＯＳＦＥＴと、前記第３の電極にソースまたドレインが接続され、前記データ線対の他方にドレインまたはソースが接続されてなるソース・ドレイン経路を前記第３の電極および前記データ線対の他方との間に有し、前記複数のワード線のうちの対応する１つに接続されたゲートとを有する第２のＭＯＳＦＥＴと、前記第１の電極に接続されたドレインと、前記選択ワード線に接続されたソースと、前記第３の電極に接続されたゲートとを有する第３のＭＯＳＦＥＴと、前記第３の電極に接続されたドレインと、前記選択ワード線に接続されたソースと、前記第１の電極に接続されたゲートとを有する第４のＭＯＳＦＥＴとを具備し、前記ワード線に接続される複数のメモリセルの前記第３および第４のＭＯＳＦＥＴのソースの電圧を、前記複数のスイッチ回路のうちの対応する１つにより制御することにより達成できる。
The following is a brief description of an outline of typical inventions disclosed in the present application.
That is, an object of the present invention is to provide a semiconductor substrate, a plurality of word lines provided on the semiconductor substrate, a plurality of data line pairs provided in a direction crossing the word lines, the word lines and the data. A plurality of memory cells arranged at intersections of line pairs, and a plurality of switch circuits for controlling the plurality of memory cells, each of the plurality of memory cells has a first electrode at one end; A first capacitive element having a second electrode at the other end, a second capacitive element having a third electrode at one end and a fourth electrode at the other end, and a source or a source connected to the first electrode A source / drain path having a drain connected and a drain or source connected to one of the data line pairs is provided between the first electrode and one of the data line pairs. Connected to one of them A first MOSFET having a gate, and a source / drain path in which a source or drain is connected to the third electrode, and a drain or source is connected to the other of the data line pair. A second MOSFET having a gate connected to the other of the data line pairs and connected to a corresponding one of the plurality of word lines; a drain connected to the first electrode; A third MOSFET having a source connected to the selected word line and a gate connected to the third electrode; a drain connected to the third electrode; and connected to the selected word line A fourth MOSFET having a source and a gate connected to the first electrode, the third and fourth MOSFs of a plurality of memory cells connected to the word line; The voltage of T source, can be achieved by controlling the corresponding one of said plurality of switching circuits.
本発明によれば、読出し時に問題となる負荷ＭＯＳトランジスタの電流を抑制することができ、メモリセルの出力信号を確保することができる。その結果、集積度の高いメモリセルを備える半導体記憶装置、わけてもＳＲＡＭを提供することができる。 According to the present invention, it is possible to suppress the current of the load MOS transistor, which is a problem during reading, and to secure the output signal of the memory cell. As a result, a semiconductor memory device including a highly integrated memory cell, in particular, an SRAM can be provided.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。尚、実施の形態を説明するための全図において、同一の機能を有する回路には同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that in all the drawings for describing the embodiments, circuits having the same function are denoted by the same reference numerals, and repetitive description thereof is omitted.
図１は、本発明を適用した半導体記憶装置の全体構成を示す概略ブロック図である。半導体記憶装置ＣＨＩＰは、制御信号端子ＣＴＰと、クロック信号端子ＣＫＰと、アドレス信号端子ＡＤＰと、データ入出力信号端子ＩＯＰとを備える。また、半導体記憶装置ＣＨＩＰは、制御信号バッファＣＳＢと、クロック信号バッファＣＫＢと、アドレス信号バッファＡＤＢと、入出力信号バッファＩＯＢとを備える。さらに、半導体記憶装置ＣＨＩＰは、制御回路ＣＯＮＴと、ローデコーダＲＤＥＣと、カラムデコーダＣＤＥＣと、ワードドライバＷＤと、センスアンプＳＡと、入出力制御回路ＩＯＣと、メモリアレイＭＡとを備える。半導体記憶装置ＣＨＩＰは、特に制限されないが、公知の集積回路技術によって単結晶シリコンのような１個の半導体基板上に形成される。なお、図１においては、半導体記憶装置ＣＨＩＰについて、データ入出力に関する主要部分のみが代表的に示されている。また、ブロック間を結ぶ矢印はブロック間の信号のやりとりを示しており、一つ以上の信号を含む。 FIG. 1 is a schematic block diagram showing the overall configuration of a semiconductor memory device to which the present invention is applied. The semiconductor memory device CHIP includes a control signal terminal CTP, a clock signal terminal CKP, an address signal terminal ADP, and a data input / output signal terminal IOP. The semiconductor memory device CHIP includes a control signal buffer CSB, a clock signal buffer CKB, an address signal buffer ADB, and an input / output signal buffer IOB. The semiconductor memory device CHIP further includes a control circuit CONT, a row decoder RDEC, a column decoder CDEC, a word driver WD, a sense amplifier SA, an input / output control circuit IOC, and a memory array MA. The semiconductor memory device CHIP is not particularly limited, but is formed on one semiconductor substrate such as single crystal silicon by a known integrated circuit technique. In FIG. 1, only the main part related to data input / output is representatively shown for the semiconductor memory device CHIP. Also, arrows connecting the blocks indicate signal exchange between the blocks, and include one or more signals.
制御信号端子ＣＴＰは、チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥのコマンド制御信号を受ける。クロック信号端子ＣＫＰは、外部クロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥを受ける。アドレス信号端子ＡＤＰは、アドレス信号Ａ０〜Ａｉ（ｉは自然数）を受ける。
クロック信号バッファＣＫＢは、外部クロック信号ＣＬＫを受けて内部クロックを発生し、制御信号バッファＣＳＢ、アドレス信号バッファＡＤＢ、入出力信号バッファＩＯＢおよび制御回路ＣＯＮＴへ出力する。制御信号バッファＣＳＢは、クロック信号バッファＣＫＢから受ける内部クロックに応じて、チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを取込んでラッチし、制御回路ＣＯＮＴへ出力する。アドレス信号バッファＡＤＢは、クロック信号バッファＣＳＢから受ける内部クロックに応じて、アドレス信号Ａ０〜Ａｉを取込んでラッチし、内部アドレス信号を発生してローデコーダＲＤＥＣおよびカラムデコーダＣＤＥＣへ出力する。
Control signal terminal CTP receives command control signals of chip select signal / CS, row address strobe signal / RAS, column address strobe signal / CAS and write enable signal / WE. Clock signal terminal CKP receives external clock signal CLK and clock enable signal CKE. Address signal terminal ADP receives address signals A0 to Ai (i is a natural number).
Clock signal buffer CKB receives external clock signal CLK, generates an internal clock, and outputs the internal clock to control signal buffer CSB, address signal buffer ADB, input / output signal buffer IOB, and control circuit CONT. Control signal buffer CSB receives and latches chip select signal / CS, row address strobe signal / RAS, column address strobe signal / CAS and write enable signal / WE in accordance with the internal clock received from clock signal buffer CKB. Output to the control circuit CONT. Address signal buffer ADB takes in and latches address signals A0 to Ai according to the internal clock received from clock signal buffer CSB, generates an internal address signal, and outputs it to row decoder RDEC and column decoder CDEC.
データ入出力信号端子ＩＯＰは、半導体記憶装置ＣＨＩＰにおいて読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部から入力されるデータＤＱ０〜ＤＱｊ（ｊは自然数）を受け、データ読出し時はデータＤＱ０〜ＤＱｊを外部へ出力する。
入出力信号バッファＩＯＢは、データ書込時は、クロック信号バッファＣＫＢから受ける内部クロックに応じて、データＤＱ０〜ＤＱｊを取込んでラッチし、内部データＩＤＱをセンスアンプＳＡ／入出力制御回路ＩＯＣへ出力する。一方、入出力信号バッファＩＯＢは、データ読出し時は、クロック信号バッファＣＫＢから受ける内部クロックに応じて、センスアンプＳＡ／入出力制御回路ＩＯＣから受ける内部データＩＤＱをデータ入出力信号端子ＩＯＰへ出力する。
The data input / output signal terminal IOP is a terminal for exchanging data read / written in the semiconductor memory device CHIP with the outside, and receives data DQ0 to DQj (j is a natural number) input from the outside at the time of data writing. At the time of reading, data DQ0 to DQj are output to the outside.
In writing data, input / output signal buffer IOB takes in and latches data DQ0 to DQj in accordance with the internal clock received from clock signal buffer CKB, and sends internal data IDQ to sense amplifier SA / input / output control circuit IOC. Output. On the other hand, input / output signal buffer IOB outputs internal data IDQ received from sense amplifier SA / input / output control circuit IOC to data input / output signal terminal IOP in accordance with an internal clock received from clock signal buffer CKB when reading data. .
制御回路ＣＯＮＴは、クロック信号バッファＣＫＢから受ける内部クロックに応じて、制御信号バッファＣＳＢからコマンド制御信号を取込み、取込んだコマンド制御信号に基づいてローデコーダＲＤＥＣ、カラムデコーダＣＤＥＣおよび入出力信号バッファＩＯＢを制御する。これによって、データＤＱ０〜ＤＱｊのメモリアレイＭＡへの読み書きが行なわれる。
ローデコーダＲＤＥＣは、制御回路ＣＯＮＴからの指示に基づいて、アドレス信号Ａ０〜Ａｉに対応するメモリアレイＭＡ上のワード線ＷＬを選択し、ワードドライバＷＤによって選択されたワード線を駆動する。また、カラムデコーダＣＤＥＣは、制御回路ＣＯＮＴからの指示に基づいて、アドレス信号Ａ０〜Ａｉに対応するメモリアレイＭＡ上のデータ線対（ＤＴ、ＤＢ）を選択する。
The control circuit CONT takes in the command control signal from the control signal buffer CSB according to the internal clock received from the clock signal buffer CKB, and based on the fetched command control signal, the row decoder RDEC, the column decoder CDEC and the input / output signal buffer IOB. To control. As a result, data DQ0 to DQj are read from and written to memory array MA.
The row decoder RDEC selects a word line WL on the memory array MA corresponding to the address signals A0 to Ai based on an instruction from the control circuit CONT, and drives the word line selected by the word driver WD. The column decoder CDEC selects a data line pair (DT, DB) on the memory array MA corresponding to the address signals A0 to Ai based on an instruction from the control circuit CONT.
センスアンプＳＡ／入出力制御回路ＩＯＣは、データ書込み時は、入出力信号バッファＩＯＢから受ける内部データＩＤＱに応じて、カラムデコーダＣＤＥＣによって選択されたデータ線対（ＤＴ、ＤＢ）の一方を電圧ＶＤＤに、他方を接地電圧ＶＳＳにプリチャージする。これにより、ローデコーダＲＤＥＣによって選択されたワード線ＷＬと、カラムデコーダＣＤＥＣによって選択され、センスアンプＳＡ／入出力制御回路ＩＯＣによってプリチャージされたデータ線対（ＤＴ、ＤＢ）とに接続されるメモリセルＭＣに内部データＩＤＱの書込みが行なわれる。 At the time of data writing, sense amplifier SA / input / output control circuit IOC applies one of data line pair (DT, DB) selected by column decoder CDEC to voltage VDD in accordance with internal data IDQ received from input / output signal buffer IOB. The other is precharged to the ground voltage VSS. Thus, the memory connected to the word line WL selected by the row decoder RDEC and the data line pair (DT, DB) selected by the column decoder CDEC and precharged by the sense amplifier SA / input / output control circuit IOC. Internal data IDQ is written into cell MC.
一方、センスアンプＳＡ／入出力制御回路ＩＯＣは、データ読出し時は、ＲＤＥＣによって選択されたメモリセルＭＣがデータ線対（ＤＴ、ＤＢ）に出力する微小電圧差を検出・増幅し、カラムデコーダＣＤＥＣによって選択されたメモリセルＭＣのデータを入出力信号バッファＩＯＢへ出力する。
図２は、本実施例におけるメモリアレイＭＡとメモリアレイＭＡに接続される周辺回路の回路図である。
メモリアレイＭＡは、複数のデータ線対（ＤＴ、ＤＢ）（（ＤＴ０、ＤＢ０）、（ＤＴ１、ＤＢ１）、…）と、複数のワード線ＷＬ（ＷＬ０、ＷＬ１、…）との交点に配置された複数のメモリセルＭＣとで構成される。メモリセルＭＣは、２個のＮチャネル型の選択ＭＯＳトランジスタＭＮ０、ＭＮ１と、２個のＰチャネル型の負荷ＭＯＳトランジスタＴ０、Ｔ１と、２個の容量素子Ｃｓ０、Ｃｓ１とで構成される。選択ＭＯＳトランジスタＭＮ０、ＭＮ１のそれぞれのゲートはワード線ＷＬ（ＷＬ０、ＷＬ１、…）に接続される。また、選択ＭＯＳトランジスタＭＮ０は記憶ノードＮＬとデータ線ＤＴの間に、選択ＭＯＳトランジスタＭＮ１は記憶ノードＮＲとデータ線ＤＢの間に、それぞれソース・ドレイン経路を有する。負荷ＭＯＳトランジスタＴ０のゲートは記憶ノードＮＲに、ドレインは記憶ノードＮＬに接続される。また、負荷ＭＯＳトランジスタＴ１のゲートは記憶ノードＮＬに、ドレインは記憶ノードＮＲに接続される。容量素子Ｃｓ０の一方の電極は記憶ノードＮＬに、他方はプレート電極ＰＬに接続され、容量素子Ｃｓ１の一方の電極は記憶ノードＮＲに、他方はプレート電極ＰＬに接続される。データは、記憶ノードＮＬ、ＮＲの一方をＨレベル、他方をＬレベルとすることにより記憶される。
プレート電極ＰＬに印加する電圧は、特に限定しないが、メモリセル供給電圧ＶＤＤの半分に設定することが望ましい。このようにすることにより、容量素子Ｃｓ０、Ｃｓ１を構成する絶縁膜に加わるストレスが半減でき、絶縁膜厚を半減できる。この結果、容量値を倍増できる。
On the other hand, the sense amplifier SA / input / output control circuit IOC detects and amplifies a minute voltage difference output from the memory cell MC selected by the RDEC to the data line pair (DT, DB) at the time of data reading, and the column decoder CDEC. The data of the memory cell MC selected by is output to the input / output signal buffer IOB.
FIG. 2 is a circuit diagram of the memory array MA and peripheral circuits connected to the memory array MA in the present embodiment.
The memory array MA is arranged at intersections of a plurality of data line pairs (DT, DB) ((DT0, DB0), (DT1, DB1),...) And a plurality of word lines WL (WL0, WL1,...). And a plurality of memory cells MC. The memory cell MC includes two N channel type selection MOS transistors MN0 and MN1, two P channel type load MOS transistors T0 and T1, and two capacitor elements Cs0 and Cs1. Each gate of the selection MOS transistors MN0 and MN1 is connected to a word line WL (WL0, WL1,...). The selection MOS transistor MN0 has a source / drain path between the storage node NL and the data line DT, and the selection MOS transistor MN1 has a source / drain path between the storage node NR and the data line DB, respectively. Load MOS transistor T0 has its gate connected to storage node NR and its drain connected to storage node NL. The gate of the load MOS transistor T1 is connected to the storage node NL, and the drain is connected to the storage node NR. One electrode of the capacitive element Cs0 is connected to the storage node NL, the other is connected to the plate electrode PL, one electrode of the capacitive element Cs1 is connected to the storage node NR, and the other is connected to the plate electrode PL. Data is stored by setting one of storage nodes NL and NR to H level and the other to L level.
The voltage applied to the plate electrode PL is not particularly limited, but is desirably set to half of the memory cell supply voltage VDD. By doing so, the stress applied to the insulating films constituting the capacitive elements Cs0 and Cs1 can be halved, and the insulating film thickness can be halved. As a result, the capacitance value can be doubled.
なお、本実施例では、選択ＭＯＳトランジスタＭＮ０、ＭＮ１を半導体基板上に形成されるＭＯＳトランジスタで、負荷ＭＯＳトランジスタＴ０、Ｔ１を薄膜トランジスタで構成している。そのため、負荷ＭＯＳトランジスタを選択ＭＯＳトランジスタの上層に形成できるので、メモリセルＭＣの面積を縮小することができる。
ワードドライバＷＤは、Ｎチャネル型ＭＯＳトランジスタＭＮＷとＰチャネル型ＭＯＳトランジスタＭＰＷとで構成される。ワードドライバＷＤは、ローデコーダＲＤＥＣの出力信号ＲＤ（ＲＤ０、ＲＤ１、…）に応じて、複数のワード線ＷＬ（ＷＬ０、ＷＬ１、…）のうちの一本を駆動する。
In this embodiment, the selection MOS transistors MN0 and MN1 are composed of MOS transistors formed on a semiconductor substrate, and the load MOS transistors T0 and T1 are composed of thin film transistors. For this reason, the load MOS transistor can be formed in the upper layer of the selection MOS transistor, so that the area of the memory cell MC can be reduced.
The word driver WD includes an N channel type MOS transistor MNW and a P channel type MOS transistor MPW. The word driver WD drives one of the plurality of word lines WL (WL0, WL1,...) According to the output signal RD (RD0, RD1,...) Of the row decoder RDEC.
プリチャージ・イコライズ回路ＰＥは、データ線対（ＤＴ、ＤＢ）（（ＤＴ０、ＤＢ０）、（ＤＴ１、ＤＢ１）、…）をプリチャージ、イコライズする回路であり、Ｎチャネル型ＭＯＳトランジスタＭＮ１０、ＭＮ１１、ＭＮ１２で構成される。プリチャージ・イコライズ回路ＰＥはプリチャージ・イコライズ回路制御信号ＰＥＣにより制御される。
センスアンプＳＡは、データ読出し時にデータ線対（ＤＴ、ＤＢ）（（ＤＴ０、ＤＢ０）、（ＤＴ１、ＤＢ１）、…）に発生する微小電圧差を検出・増幅するための回路であり、Ｎチャネル型ＭＯＳトランジスタＭＮ２０、ＭＮ２１とＰチャネル型ＭＯＳトランジスタＭＰ２０、ＭＰ２１、ＭＰ２２とで構成される。センスアンプＳＡはセンスアンプ制御信号ＳＣＰにより制御される。
The precharge / equalize circuit PE is a circuit for precharging and equalizing the data line pairs (DT, DB) ((DT0, DB0), (DT1, DB1),...), And includes N-channel MOS transistors MN10, MN11, It is composed of MN12. The precharge / equalize circuit PE is controlled by a precharge / equalize circuit control signal PEC.
The sense amplifier SA is a circuit for detecting and amplifying a minute voltage difference generated in the data line pair (DT, DB) ((DT0, DB0), (DT1, DB1),...) At the time of data reading. This is composed of type MOS transistors MN20 and MN21 and P-channel type MOS transistors MP20, MP21 and MP22. The sense amplifier SA is controlled by a sense amplifier control signal SCP.
ＩＯゲート回路ＩＯＧは、センスアンプＳＡと共通ＩＯ線ＩＯｔ、ＩＯｂとを接続するためのスイッチであり、Ｎチャネル型ＭＯＳトランジスタＭＮ３０、ＭＮ３１で構成される。ＩＯゲート回路ＩＯＧはカラム選択信号ＹＳ（ＹＳ０、ＹＳ１、…）により制御される。
スイッチ回路ＳＷＣ（ＳＷＣ０、ＳＷＣ１、…）は、メモリセルＭＣを構成する負荷ＭＯＳトランジスタＴ０、Ｔ１のソース（ＮＭ）の電位を制御する回路であり、Ｐチャネル型ＭＯＳトランジスタＭＰ００で構成される。スイッチ回路ＳＷＣは、例えばワード線ＷＬの電圧により制御される。
The IO gate circuit IOG is a switch for connecting the sense amplifier SA and the common IO lines IOt and IOb, and includes N-channel MOS transistors MN30 and MN31. The IO gate circuit IOG is controlled by a column selection signal YS (YS0, YS1,...).
The switch circuit SWC (SWC0, SWC1,...) Is a circuit that controls the potential of the sources (NM) of the load MOS transistors T0 and T1 constituting the memory cell MC, and is constituted by a P-channel MOS transistor MP00. The switch circuit SWC is controlled by the voltage of the word line WL, for example.
次に、図３の動作波形を用いて実施例１におけるメモリアレイＭＡとメモリアレイＭＡに接続する周辺回路の動作を説明する。
待機時ＳＴＢＹ（読出し動作も書込み動作も行っていない場合）は、ワード線ＷＬの電圧レベルはＶＳＳ、プリチャージ・イコライズ回路制御信号ＰＥＣの電圧レベルはＶＤＤ、センスアンプ制御信号ＳＣＰの電圧レベルはＶＤＤ、カラム選択信号ＹＳの電圧レベルはＶＳＳ、共通ＩＯ線ＩＯｔ、ＩＯｂの電圧レベルはＶＳＳとなっている。そのため、スイッチ回路ＳＷＣによりノードＮＭの電圧レベルはＶＤＤに、プリチャージ・イコライズ回路ＰＥによりデータ線ＤＴ、ＤＢの電圧レベルはＶＳＳとなっている。このとき、メモリセルＭＣの記憶データは次のように保持される。すなわち、Ｈレベルを保持している記憶ノード（ＮＬ）の電圧レベルは、Ｈレベルを保持している記憶ノードに接続する負荷ＭＯＳトランジスタの流す電流により、Ｌレベルを保持している記憶ノード（ＮＲ）の電圧レベルは、Ｌレベルを保持している記憶ノードに接続する選択ＭＯＳトランジスタの流す電流により、それぞれ保持される。特に限定しないが、Ｈレベルを保持している記憶ノードに接続する負荷ＭＯＳトランジスタの流す電流は同ノードに接続する選択ＭＯＳトランジスタの流す電流の１０倍以上に、Ｌレベルを保持している記憶ノードに接続する選択ＭＯＳトランジスタの流す電流は同ノードに接続する負荷ＭＯＳトランジスタの流す電流の１０倍以上に設定することが望ましい。このようにすることにより、メモリセルＭＣの記憶データを安定に保持することができる。また、これらの条件を満足するのが困難な場合には、特許文献２、３に示されているように、ワード線ＷＬの電圧レベルを調整して条件を満足させてもよい。
Next, the operation of the memory array MA and the peripheral circuit connected to the memory array MA in the first embodiment will be described using the operation waveforms of FIG.
During standby STBY (when neither read operation nor write operation is performed), the voltage level of the word line WL is VSS, the voltage level of the precharge / equalize circuit control signal PEC is VDD, and the voltage level of the sense amplifier control signal SCP is VDD The voltage level of the column selection signal YS is VSS, and the voltage levels of the common IO lines IOt and IOb are VSS. Therefore, the voltage level of the node NM is set to VDD by the switch circuit SWC, and the voltage levels of the data lines DT and DB are set to VSS by the precharge / equalize circuit PE. At this time, the data stored in the memory cell MC is held as follows. That is, the voltage level of the storage node (NL) holding the H level is determined by the current flowing through the load MOS transistor connected to the storage node holding the H level. ) Is held by the current flowing through the selection MOS transistor connected to the storage node holding the L level. Although not specifically limited, the current flowing through the load MOS transistor connected to the storage node holding the H level is 10 times or more the current flowing through the selection MOS transistor connected to the storage node, and the storage node holding the L level. The current flowing through the selection MOS transistor connected to the node is preferably set to 10 times or more of the current flowing through the load MOS transistor connected to the same node. By doing so, the storage data of the memory cell MC can be stably held. If it is difficult to satisfy these conditions, as shown in
読出し動作ＲＥＡＤは次のように行われる。プリチャージ・イコライズ回路制御信号ＰＥＣの電圧レベルがＶＳＳとなり、データ線ＤＴ、ＤＢがフローティング状態となった後、選択されたワード線ＷＬはワードドライバＷＤにより電圧ＶＰＰに駆動される。電圧ＶＰＰの電圧レベルは、特に限定されないが、電圧ＶＤＤに選択ＭＯＳトランジスタＭＮ０、ＭＮ１のしきい値を加えた電圧値以上に設定することが望ましい。このように設定することにより、負荷ＭＯＳトランジスタＴ０、Ｔ１の電流駆動能力によらず、データ線ＤＴ、ＤＢの電圧レベルを記憶ノードＮＬ、ＮＲに書込むことができるからである。ワード線ＷＬの電圧レベルがＶＰＰになると、スイッチ回路ＳＷＣが停止し、メモリセルＭＣ内のノードＮＭがフローティング状態になる。同時に、容量素子Ｃｓ０、Ｃｓ１と、データ線ＤＴ、ＤＢの容量Ｃｄ（図示していない）との間で電荷再配分が起こり、メモリセルＭＣの記憶データに応じてデータ線ＤＴ、ＤＢのどちらか一方（ＤＴ）の電圧レベルが上昇する。センスアンプ制御信号ＳＣＰの電圧レベルをＶＳＳとし、センスアンプＳＡを動作させることにより、この電圧差を検出・増幅する。センスアンプＳＡにより電圧差が増幅された結果、電圧レベルが高い方のデータ線（ＤＴ）はＶＤＤ、電圧レベルが低い方のデータ線（ＤＢ）はＶＳＳとなる。同時に、破壊されたメモリセルＭＣの記憶データが書き戻される。カラムデコーダＣＤＥＣにより選択されたデータ線対（ＤＴ、ＤＢ）と共通ＩＯ線ＩＯｔ、ＩＯｂはＩＯゲート回路ＩＯＧにより接続される。カラム選択信号ＹＳの電圧レベルがＶＤＤとなると、選択されたデータ線対（ＤＴ、ＤＢ）と共通ＩＯ線ＩＯｔ、ＩＯｂがＩＯゲート回路ＩＯＧにより接続され、読み出されたデータが入出力信号バッファＩＯＢに送られる。データが送られた後、各制御信号は待機時ＳＴＢＹと同じ電圧レベルに変化し、メモリセルＭＣ内のノードＮＭの電圧レベルはＶＤＤ、データ線ＤＴ、ＤＢの電圧レベルはＶＳＳとなる。以上により、データの読出しが行われる。メモリセルＭＣの出力信号の電圧レベルは、メモリセル供給電圧ＶＤＤと、容量素子Ｃｓ０、Ｃｓ１の容量と、データ線ＤＴ、ＤＢの容量Ｃｄと、非選択となっているメモリセルＭＣのリーク電流により決定される。これらのパラメータを考慮し、センスアンプＳＡが誤動作しないように、メモリセルＭＣの出力信号の電圧レベルは３０ｍＶ以上とすることが好ましい。 The read operation READ is performed as follows. After the voltage level of the precharge / equalize circuit control signal PEC becomes VSS and the data lines DT and DB are in a floating state, the selected word line WL is driven to the voltage VPP by the word driver WD. The voltage level of the voltage VPP is not particularly limited, but is preferably set to a voltage value equal to or higher than the voltage VDD plus the threshold values of the selection MOS transistors MN0 and MN1. This is because the voltage levels of the data lines DT and DB can be written to the storage nodes NL and NR regardless of the current drive capability of the load MOS transistors T0 and T1 by setting in this way. When the voltage level of the word line WL becomes VPP, the switch circuit SWC stops and the node NM in the memory cell MC enters a floating state. At the same time, charge redistribution occurs between the capacitive elements Cs0 and Cs1 and the capacitance Cd (not shown) of the data lines DT and DB, and one of the data lines DT and DB is selected according to the data stored in the memory cell MC. On the other hand, the voltage level of (DT) rises. By setting the voltage level of the sense amplifier control signal SCP to VSS and operating the sense amplifier SA, this voltage difference is detected and amplified. As a result of the voltage difference being amplified by the sense amplifier SA, the data line (DT) having a higher voltage level becomes VDD, and the data line (DB) having a lower voltage level becomes VSS. At the same time, the stored data of the destroyed memory cell MC is written back. The data line pair (DT, DB) selected by the column decoder CDEC and the common IO lines IOt, IOb are connected by an IO gate circuit IOG. When the voltage level of the column selection signal YS becomes VDD, the selected data line pair (DT, DB) and the common IO lines IOt, IOb are connected by the IO gate circuit IOG, and the read data is input / output signal buffer IOB. Sent to. After the data is sent, each control signal changes to the same voltage level as in standby STBY, the voltage level of node NM in memory cell MC is VDD, and the voltage levels of data lines DT and DB are VSS. As described above, data is read out. The voltage level of the output signal of the memory cell MC depends on the memory cell supply voltage VDD, the capacitance of the capacitive elements Cs0 and Cs1, the capacitance Cd of the data lines DT and DB, and the leakage current of the non-selected memory cell MC. It is determined. Considering these parameters, the voltage level of the output signal of the memory cell MC is preferably set to 30 mV or more so that the sense amplifier SA does not malfunction.
書込み動作ＷＲＩＴＥは次のように行われる。プリチャージ・イコライズ回路制御信号ＰＥＣの電圧レベルがＶＳＳとなり、データ線ＤＴ、ＤＢがフローティング状態になる。その後、選択されたワード線ＷＬは、ワードドライバＷＤにより、電圧ＶＰＰに駆動される。これにより、スイッチ回路ＳＷＣが停止し、メモリセルＭＣ内のノードＮＭがフローティング状態になる。同時に、記憶素子Ｃｓ０、ＣＳ１と、データ線ＤＴ、ＤＢの容量Ｃｄ（図示していない）との間で電荷再配分が起こり、メモリセルＭＣの記憶データに応じてデータ線ＤＴ、ＤＢのどちらか一方（ＤＴ）の電圧レベルが上昇する。センスアンプ制御信号ＳＣＰの電圧レベルをＶＳＳとし、センスアンプＳＡを動作させることにより、この電圧差を検出・増幅する。センスアンプＳＡにより電圧差が増幅された結果、電圧レベルが高い方のデータ線（ＤＴ）はＶＤＤ、電圧レベルが低い方のデータ線（ＤＢ）はＶＳＳとなる。同時に、破壊されたメモリセルＭＣの記憶データが書き戻される。メモリセルＭＣにデータが書き戻された後に、カラム選択信号ＹＳの電圧レベルはＶＤＤとなり、選択されたデータ線対（ＤＴ、ＤＢ）と共通ＩＯ線ＩＯｔ、ＩＯｂがＩＯゲート回路ＩＯＧにより接続され、共通ＩＯ線ＩＯｔ、ＩＯｂを通して新しいデータがメモリセルＭＣに書込まれる。メモリセルＭＣにデータが書き込まれた後、各制御信号は待機時ＳＴＢＹと同じ電圧レベルに変化し、メモリセルＭＣ内のノードＮＭの電圧レベルはＶＤＤ、データ線ＤＴ、ＤＢの電圧レベルはＶＳＳとなる。以上により、データの書込みが行われる。図３では、選択されたメモリセルＭＣにデータが書き戻してから、新しいデータを書込んでいるが、新しいデータを先に書込んでもよい。その場合、データの書込み時間を短くすることができる。 The write operation WRITE is performed as follows. The voltage level of the precharge / equalize circuit control signal PEC becomes VSS, and the data lines DT and DB are in a floating state. Thereafter, the selected word line WL is driven to the voltage VPP by the word driver WD. As a result, the switch circuit SWC is stopped and the node NM in the memory cell MC is in a floating state. At the same time, charge redistribution occurs between the storage elements Cs0 and CS1 and the capacitance Cd (not shown) of the data lines DT and DB, and one of the data lines DT and DB depends on the storage data of the memory cell MC. On the other hand, the voltage level of (DT) rises. By setting the voltage level of the sense amplifier control signal SCP to VSS and operating the sense amplifier SA, this voltage difference is detected and amplified. As a result of the voltage difference being amplified by the sense amplifier SA, the data line (DT) having a higher voltage level becomes VDD, and the data line (DB) having a lower voltage level becomes VSS. At the same time, the stored data of the destroyed memory cell MC is written back. After data is written back to the memory cell MC, the voltage level of the column selection signal YS becomes VDD, the selected data line pair (DT, DB) and the common IO lines IOt, IOb are connected by the IO gate circuit IOG, New data is written into memory cell MC through common IO lines IOt and IOb. After the data is written in the memory cell MC, each control signal changes to the same voltage level as in standby STBY, the voltage level of the node NM in the memory cell MC is VDD, and the voltage levels of the data lines DT and DB are VSS. Become. Thus, data is written. In FIG. 3, new data is written after data is written back to the selected memory cell MC. However, new data may be written first. In that case, the data writing time can be shortened.
次に、本実施例により、読出し時におけるメモリセルＭＣの出力信号が確保できる理由を説明する。前述したように、読出し時にスイッチ回路ＳＷＣを停止させることにより、メモリセルＭＣ内のノードＮＭがフローティング状態となる。この結果、負荷ＭＯＳトランジスタＴ０、Ｔ１はノードＮＭに蓄積された電荷に応じた電流しか流せなくなり、問題としている負荷ＭＯＳトランジスタＴ０、Ｔ１の電流を抑制することができる。したがって、読出し時におけるメモリセルの出力信号を確保することができる。
本実施例では、負荷ＭＯＳトランジスタを薄膜トランジスタで構成しているが、負荷ＭＯＳトランジスタとして、半導体基板上に形成されるＭＯＳトランジスタや縦型ＭＯＳトランジスタ、等を用いても同じ効果を得ることができる。
Next, the reason why the output signal of the memory cell MC at the time of reading can be secured according to the present embodiment will be described. As described above, by stopping the switch circuit SWC at the time of reading, the node NM in the memory cell MC enters a floating state. As a result, the load MOS transistors T0 and T1 can only flow a current corresponding to the electric charge stored in the node NM, and the current of the load MOS transistors T0 and T1 in question can be suppressed. Therefore, the output signal of the memory cell at the time of reading can be ensured.
In this embodiment, the load MOS transistor is formed of a thin film transistor, but the same effect can be obtained even if a MOS transistor or a vertical MOS transistor formed on a semiconductor substrate is used as the load MOS transistor.
図４に、負荷ＭＯＳトランジスタＭＰＭに縦型ＭＯＳトランジスタを適用した場合のメモリセルの断面図の例を示す。ただし、容量素子は省略している。１０は半導体基板である。２０、２１、２２、２３、２４は選択ＭＯＳトランジスタＭＮＭの構成要素であり、それぞれＰ型ウェル、ゲート電極、ゲート絶縁膜、Ｎ型拡散層（ソース、ドレイン）、サイドウォールである。６０、６１、６２、６３、６４は縦型ＭＯＳトランジスタの構成要素である。６０は、ポリシリコン層であり、縦型ＭＯＳトランジスタのソースを構成する。６１は、ポリシリコン層であり、実質的に縦型ＭＯＳトランジスタの半導体基板を構成し、その側壁はチャネル領域を構成する。６２は、ポリシリコン層であり、縦型ＭＯＳトランジスタのドレインを構成する。６２、６１、６０はこの順に半導体基板１０の主面に対して垂直方向に積層され、かつ平面パターンが四角柱状（あるいは円柱状）の積層体Ｐを構成する。６３は、ゲート絶縁膜であり、積層体Ｐの側壁の表面に形成される。６４は、縦型ＭＯＳトランジスタのゲート電極であり、積層体Ｐの側壁を取り囲んで覆うように形成される。５０、５１はそれぞれプラグ、配線層であり、縦型ＭＯＳトランジスタのドレインと選択ＭＯＳトランジスタＭＮＭのドレインを接続する。配線層５０はなくてもよい。
FIG. 4 shows an example of a cross-sectional view of a memory cell when a vertical MOS transistor is applied to the load MOS transistor MPM. However, the capacitive element is omitted.
図４に示した縦型ＭＯＳトランジスタのチャネル幅は、積層体Ｐの側壁一周の長さで規定される。そのため、チャネル幅を大きくすることができるので、電流駆動能力が高い。これにより、データ線ＤＴ、ＤＢの電圧レベルを直接、記憶ノードＮＬ、ＮＲに書込む必要がなくなる。この結果、電圧ＶＰＰの電圧レベルを下げることができ、電圧ＶＰＰを生成する電源回路の電力を低減することができる。また、薄膜トランジスタを用いた場合と同様に、メモリセル面積を小さくできる。 The channel width of the vertical MOS transistor shown in FIG. 4 is defined by the length of one round of the side wall of the stacked body P. Therefore, the channel width can be increased, so that the current driving capability is high. This eliminates the need to directly write the voltage levels of the data lines DT and DB to the storage nodes NL and NR. As a result, the voltage level of the voltage VPP can be lowered, and the power of the power supply circuit that generates the voltage VPP can be reduced. Further, the memory cell area can be reduced as in the case of using the thin film transistor.
図５に、負荷ＭＯＳトランジスタＭＰＭに特許文献８に記載の縦型ＭＯＳトランジスタを適用した場合のメモリセルの断面図の例を示す。ただし、容量素子は省略している。１０は半導体基板である。２０、２１、２２、２３、２４は選択ＭＯＳトランジスタＭＮＭの構成要素であり、それぞれＰ型ウェル、ゲート電極、ゲート絶縁膜、Ｎ型拡散層（ソース、ドレイン）、サイドウォールである。７０、７１、７２、７３、７４、７５は、縦型ＭＯＳトランジスタの構成要素である。ポリシリコン層７２と、絶縁体７５と、ポリシリコン層７０はこの順に半導体基板上１０の主面に対して垂直方向に積層され、かつ平面パターンが円柱状の積層体Ｑの上に開けたポリシリコン層７２に達する孔の内部に、縦型ＭＯＳトランジスタは形成される。このとき、ポリシリコン層７０は縦型ＭＯＳトランジスタのソースを、ポリシリコン層７２は縦型ＭＯＳトランジスタのドレインを形成する。７１は、５ｎｍ程度以下の厚みをもつポリシリコン層であり、縦型ＭＯＳトランジスタのチャネル部を構成する。７４は、ゲート電極であり、円筒状に形成され、その周囲をゲート絶縁膜７３とチャネル部が取り囲んでいる。５０、５１はそれぞれプラグ、配線層であり、縦型ＭＯＳトランジスタのドレインと選択ＭＯＳトランジスタＭＮＭのドレインを接続する。図５に示した縦型ＭＯＳトランジスタのチャネルの厚さは５ｎｍ程度以下と非常に薄いため、オフ時の電流を通常のトランジスタに比べて極端に小さくすることができる。
FIG. 5 shows an example of a cross-sectional view of a memory cell when the vertical MOS transistor described in
これは、膜厚方向の量子力学的閉じ込め現象が発生するためである。この結果、前述したデータ保持条件を満足することが容易となり、動作マージンを拡大することができる。また、本発明を適用した半導体記憶装置の待機電流を非常に小さくすることができる。さらに、薄膜トランジスタを用いた場合と同様に、メモリセル面積を小さくできる。
以下では、メモリアレイＭＡをさらに小型化するための技術を説明する。
This is because a quantum mechanical confinement phenomenon in the film thickness direction occurs. As a result, it becomes easy to satisfy the data holding conditions described above, and the operation margin can be expanded. In addition, the standby current of the semiconductor memory device to which the present invention is applied can be made extremely small. Further, the memory cell area can be reduced as in the case of using a thin film transistor.
Hereinafter, a technique for further downsizing the memory array MA will be described.
図６は、センスアンプＳＡの別の実施例である。図２に示した構成と異なり、図６（a）ではＰチャネル型ＭＯＳトランジスタＭＰ２０、ＭＰ２１のソースＮＡＰと、Ｎチャネル型ＭＯＳトランジスタＭＮ２０、ＭＮ２１のソースＮＡＮを共有した場合の実施例、図６（ｂ）はさらに、Ｐチャネル型ＭＯＳトランジスタＭＰ２２を共有した場合の実施例である。このようにすることにより、メモリセルＭＣにデータを書き戻す前に新しいデータを書込むことはできなくなるが、センスアンプＳＡを小型化することができる。 FIG. 6 shows another embodiment of the sense amplifier SA. Unlike the configuration shown in FIG. 2, FIG. 6A shows an embodiment in which the source NAP of the P-channel MOS transistors MP20 and MP21 and the source NAN of the N-channel MOS transistors MN20 and MN21 are shared. b) is an embodiment in which a P-channel MOS transistor MP22 is shared. By doing so, new data cannot be written before data is written back to the memory cell MC, but the sense amplifier SA can be reduced in size.
図７は、スイッチ回路ＳＷＣとワードドライバＷＤの断面図である。１０は半導体基板である。２０、２１、２２、２３、２４は、ワードドライバを構成するＮチャネル型ＭＯＳトランジスタＭＮＷの構成要素であり、それぞれＰ型ウェル、ゲート電極、ゲート絶縁膜、Ｎ型拡散層（ソース、ドレイン）、サイドウォールである。３０、３１、３２、３３、３４は、ワードドライバを構成するＰチャネル型ＭＯＳトランジスタＭＰＷとスイッチ回路ＳＷＣを構成するＰチャネル型ＭＯＳトランジスタＭＰ００の構成要素であり、それぞれＮ型ウェル、ゲート電極、ゲート絶縁膜、Ｐ型拡散層（ソース、ドレイン）、サイドウォールである。４０は、素子分離溝である。図７に示すように、スイッチ回路ＳＷＣを構成するＭＰ００とワードドライバＷＤを構成するＰチャネル型ＭＯＳトランジスタＭＰＷとを、同一ウェル上に形成することにより、新たなウェル分離領域が不要となる。この結果、メモリアレイＭＡを小型化することができる。
FIG. 7 is a cross-sectional view of the switch circuit SWC and the word driver WD.
図８は、二つのメモリアレイＭＡＵ、ＭＡＬでセンスアンプＳＡを共有した場合の回路図である。ただし、ワードドライバＷＤは省略している。ＤＴａ、ＤＢａはメモリアレイ内データ線、ＤＴｓ、ＤＢｓはセンスアンプ内データ線、ＳＷＣＵ、ＳＷＣＬはスイッチ回路、ＳＨＲはシェアドスイッチである。シェアドスイッチＳＨＲは、選択されたメモリセルＭＣを含むメモリアレイＭＡＵ、ＭＡＬのどちらかのデータ線ＤＴａ、ＤＢａとセンスアンプ内データ線ＤＴｓ、ＤＢｓを接続するための回路であり、Ｎチャネル型ＭＯＳトランジスタＭＮ５０、ＭＮ５１で構成される。シェアドスイッチＳＨＲはシェアドスイッチ制御信号ＳＨＲＬ、ＳＨＲＵで制御される。その電圧レベルは、どちらのメモリアレイＭＡＵ、ＭＡＬのメモリセルＭＣも選択されていない場合は電圧ＶＳＳに、選択された場合は、特に限定はしないが、電圧ＶＰＰレベルに駆動される。電圧ＶＰＰレベルで駆動する理由は、シェアドスイッチＳＨＲで電圧がドロップしないようにするためである。以上説明したように、図８に示す回路構成とすることにより、半導体記憶装置ＣＨＩＰを小型化することができる。 FIG. 8 is a circuit diagram when the sense amplifier SA is shared by two memory arrays MAU and MAL. However, the word driver WD is omitted. DTa and DBa are data lines in the memory array, DTs and DBs are data lines in the sense amplifier, SWCU and SWCL are switch circuits, and SHR is a shared switch. The shared switch SHR is a circuit for connecting one of the data lines DTa and DBa of the memory arrays MAU and MAL including the selected memory cell MC and the data lines DTs and DBs in the sense amplifier, and is an N-channel MOS transistor It consists of MN50 and MN51. The shared switch SHR is controlled by shared switch control signals SHRL and SHRU. The voltage level is driven to the voltage VSS when neither of the memory arrays MAU and MAL is selected, and is driven to the voltage VPP level when not selected. The reason for driving at the voltage VPP level is to prevent the voltage from dropping at the shared switch SHR. As described above, the semiconductor memory device CHIP can be downsized by adopting the circuit configuration shown in FIG.
シェアドスイッチＳＨＲを駆動するシェアドスイッチドライバＳＨＲＤには、レベル変換回路を用いることができる。また、シェアドスイッチドライバＳＨＲＤは、図９（ａ）に示すように、Ｎチャネル型ＭＯＳトランジスタＭＮ５２とＰチャネル型ＭＯＳトランジスタＭＰ５３で構成することもできる。このシェアドスイッチドライバＳＨＲＤは、シェアドスイッチドライバ制御信号ＮＧＣ、ＰＧＣで制御される。図９（ｂ）は、シェアドスイッチドライバＳＨＲＤの動作波形である。どちらのメモリアレイＭＡＵ、ＭＡＬのメモリセルＭＣも選択されていない場合は、ＰＧＣ、ＮＧＣの電圧レベルはともに電圧ＶＤＤとなっており、シェアドスイッチ制御信号ＳＨＲＣの電圧レベルは電圧ＶＳＳとなっている。そのため、図示されていないメモリアレイＭＡＵ、ＭＡＬ内データ線ＤＴａ、ＤＢａと図示されていないセンスアンプＳＡ内データ線ＤＴｓ、ＤＢｓは切り離されている。どちらかのメモリアレイＭＡＵ、ＭＡＬのメモリセルＭＣが選択された場合、図示されていないワード線ＷＬの電圧レベルが電圧ＶＰＰとなる前に、ＰＧＣとＮＧＣの電圧レベルはともに電圧ＶＳＳとなり、シェアドスイッチ制御信号ＳＨＲＣは電圧ＶＤＤに駆動される。その後、ＰＧＣの電圧レベルを電圧ＶＤＤとなり、シェアドスイッチ制御信号ＳＨＲＣの配線がフローティング状態となる。そのため、メモリアレイ内データ線ＤＴａ、ＤＴａとセンスアンプ内データ線ＤＴｓ、ＤＢｓとシェアドスイッチ制御信号ＳＨＲＣの配線との間の容量カップリングにより、シェアドスイッチ制御信号ＳＨＲＣの電圧レベルを電圧ＶＤＤよりも高いレベルに駆動することができる。図９（ｃ）に示すように、Ｎチャネル型ＭＯＳトランジスタＭＮ５２とＰチャネル型ＭＯＳトランジスタＭＰ５３の間にダイオード接続されたＰチャネル型ＭＯＳトランジスタＭＰ５４を挿入してもよい。このようにすれば、シェアドスイッチ制御信号ＳＨＲＣの電圧レベルをさらに高めることができる。以上説明したように、図９（ａ）、（ｃ）に示すような簡単な回路でシェアドスイッチドライバＳＨＲＤを構成しても、シェアドスイッチＳＨＲで電圧がドロップしないようにできる。 A level conversion circuit can be used for the shared switch driver SHRD that drives the shared switch SHR. Further, as shown in FIG. 9A, the shared switch driver SHRD can also be composed of an N channel type MOS transistor MN52 and a P channel type MOS transistor MP53. The shared switch driver SHRD is controlled by shared switch driver control signals NGC and PGC. FIG. 9B shows operation waveforms of the shared switch driver SHRD. When neither memory cell MAU or MAL memory cell MC is selected, the voltage levels of PGC and NGC are both the voltage VDD, and the voltage level of the shared switch control signal SHRC is the voltage VSS. For this reason, the memory array MAU, MAL data lines DTa, DBa (not shown) and the sense amplifier SA data lines DTs, DBs (not shown) are separated from each other. When the memory cell MC of either one of the memory arrays MAU and MAL is selected, both the voltage levels of PGC and NGC become the voltage VSS before the voltage level of the word line WL (not shown) becomes the voltage VPP, and the shared switch The control signal SHRC is driven to the voltage VDD. Thereafter, the voltage level of the PGC becomes the voltage VDD, and the wiring of the shared switch control signal SHRC enters a floating state. Therefore, the voltage level of the shared switch control signal SHRC is higher than the voltage VDD due to capacitive coupling between the data lines in the memory array DTa and DTa, the data lines in the sense amplifier DTs and DBs, and the wiring of the shared switch control signal SHRC. Can be driven to level. As shown in FIG. 9C, a P-channel MOS transistor MP54 that is diode-connected may be inserted between the N-channel MOS transistor MN52 and the P-channel MOS transistor MP53. In this way, the voltage level of shared switch control signal SHRC can be further increased. As described above, even if the shared switch driver SHRD is configured with a simple circuit as shown in FIGS. 9A and 9C, the voltage can be prevented from dropping at the shared switch SHR.
以下では、メモリアレイＭＡへのデータアクセスを高速化するための技術を説明する。
図１０（a）は、センスアンプＳＡの別の実施例である。図２に示した構成と異なり、図１０（a）ではノードＮＡＰにドレインが、電圧ＶＤＤよりも高い電圧ＶＤＡにソースが、それぞれ接続されるＰチャネル型ＭＯＳトランジスタＭＰ２３が接続されている。図１０（a）に示すセンスアンプＳＡは、センスアンプ制御信号ＳＣＰ１とＳＣＰ２により制御される。図１０（ｂ）は、図１０（a）に示したセンスアンプＳＡの動作波形である。待機時ＳＴＢＹは、センスアンプ制御信号ＳＣＰ１の電圧レベルは電圧ＶＤＡ、センスアンプ制御信号ＳＣＰ２の電圧レベルは電圧ＶＤＤとなっている。読出し動作、書込み動作が行われる場合は、ワード線の電圧レベルが電圧ＶＰＰになり、データ線ＤＴ、ＤＢにメモリセルＭＣのデータが出力された後、センスアンプ制御信号ＳＣＰ１の電圧レベルは電圧ＶＳＳとされる。このとき、ノードＮＡＰの電圧レベルは電圧ＶＤＡとなるので、電圧レベルが高い方のデータ線は速やかに充電される。データ線ＤＴ、ＤＢの電圧レベルが、それぞれ電圧ＶＤＡ、ＶＳＳとなった後、センスアンプ制御信号ＳＣＰ１の電圧レベルは電圧ＶＤＡ、センスアンプ制御信号ＳＣＰ２の電圧レベルは電圧ＶＳＳとされ、データ線ＤＴ、ＤＢの電圧レベルは、それぞれ電圧ＶＤＤ、ＶＳＳとなる。以上説明してきたように、図１０（a）に示すセンスアンプＳＡを適用すれば、センスアンプＳＡがデータ線ＤＴ、ＤＢを高速に充放電できるようになる。この結果、メモリアレイＭＡへのデータアクセスを高速化することができる。また、図１０（ｃ）に示すように、ノードＮＡＰ、ＮＡＮやＰチャネル型ＭＯＳトランジスタＭＰ２２を共有することにより、センスアンプＳＡを小型化することができる。
Hereinafter, a technique for speeding up data access to the memory array MA will be described.
FIG. 10A shows another embodiment of the sense amplifier SA. Unlike the configuration shown in FIG. 2, in FIG. 10A, a drain is connected to the node NAP, a source is connected to a voltage VDA higher than the voltage VDD, and a P-channel MOS transistor MP23 is connected. The sense amplifier SA shown in FIG. 10A is controlled by sense amplifier control signals SCP1 and SCP2. FIG. 10B shows operation waveforms of the sense amplifier SA shown in FIG. During standby STBY, the voltage level of the sense amplifier control signal SCP1 is the voltage VDA, and the voltage level of the sense amplifier control signal SCP2 is the voltage VDD. When a read operation or a write operation is performed, the voltage level of the word line becomes the voltage VPP, and after the data of the memory cell MC is output to the data lines DT and DB, the voltage level of the sense amplifier control signal SCP1 is the voltage VSS. It is said. At this time, since the voltage level of the node NAP becomes the voltage VDA, the data line having the higher voltage level is quickly charged. After the voltage levels of the data lines DT and DB become the voltages VDA and VSS, respectively, the voltage level of the sense amplifier control signal SCP1 is set to the voltage VDA, the voltage level of the sense amplifier control signal SCP2 is set to the voltage VSS, and the data lines DT, The voltage level of DB is the voltage VDD and VSS, respectively. As described above, when the sense amplifier SA shown in FIG. 10A is applied, the sense amplifier SA can charge and discharge the data lines DT and DB at high speed. As a result, data access to the memory array MA can be speeded up. As shown in FIG. 10C, the sense amplifier SA can be reduced in size by sharing the nodes NAP and NAN and the P-channel MOS transistor MP22.
図１１（a）、（ｂ）は、ＩＯゲート回路ＩＯＧの読出し時における動作波形を示したものである。図１１（a）において、カラム選択信号ＹＳの電圧レベルは、カラムが選択されない場合は電圧ＶＳＳに、選択された場合には電圧ＶＰＰに駆動される。このようにすることにより、ＩＯゲート回路ＩＯＧを構成するＮチャネル型ＭＯＳトランジスタＭＮ３０、ＭＮ３１の電流駆動能力を高めることができる。この結果、共通ＩＯ線ＩＯｔ、ＩＯｂを高速に駆動することがでる。図１１（ｂ）では、カラムが選択されたときのカラム選択信号ＹＳの電圧レベルを電圧ＶＰＰに駆動する前に、共通ＩＯ線ＩＯｔ、ＩＯｂの電圧レベルをＶＤＤ／２に駆動している。このようにすることにより、図示していないセンスアンプＳＡを構成するＮチャネル型ＭＯＳトランジスタも共通ＩＯ線ＩＯｔ、ＩＯｂを駆動することができるようになる。この結果、共通ＩＯ線ＩＯｔ、ＩＯｂを高速に駆動することがでる。なお、カラムが選択されたときのカラム選択信号ＹＳの電圧レベルは電圧ＶＰＰとしたが、電圧ＶＤＤ以上であればよい。以上説明してきたように、読出し時にＩＯゲート回路ＩＯＧを図１１（a）、（ｂ）のように駆動することにより、メモリアレイＭＡへのデータアクセスを高速化することができる。 FIGS. 11A and 11B show operation waveforms when the IO gate circuit IOG is read. In FIG. 11A, the voltage level of the column selection signal YS is driven to the voltage VSS when the column is not selected and to the voltage VPP when it is selected. By doing so, the current drive capability of the N-channel MOS transistors MN30 and MN31 constituting the IO gate circuit IOG can be increased. As a result, the common IO lines IOt and IOb can be driven at high speed. In FIG. 11B, the voltage levels of the common IO lines IOt and IOb are driven to VDD / 2 before the voltage level of the column selection signal YS when the column is selected is driven to the voltage VPP. By doing so, the N-channel MOS transistors constituting the sense amplifier SA (not shown) can also drive the common IO lines IOt and IOb. As a result, the common IO lines IOt and IOb can be driven at high speed. Note that the voltage level of the column selection signal YS when the column is selected is the voltage VPP, but it may be higher than the voltage VDD. As described above, the data access to the memory array MA can be speeded up by driving the IO gate circuit IOG as shown in FIGS. 11A and 11B at the time of reading.
図１２（a）は、ＩＯゲート回路ＩＯＧの別の実施例である。ＩＯゲート回路ＩＯＧは、Ｐチャネル型ＭＯＳトランジスタＭＰ３０、ＭＰ３１で構成される。図１２（ｂ）は、図１２（a）に示したＩＯゲート回路ＩＯＧの読出し時における動作波形である。カラム選択信号ＹＳの電圧レベルは、カラムが選択されない場合は電圧ＶＤＤに、選択された場合には電圧ＶＳＳに駆動される。図１２（a）に示したＩＯゲート回路ＩＯＧを構成するＰチャネル型ＭＯＳトランジスタＭＰ３０、ＭＰ３１の電流駆動能力は、ほぼ、データ線ＤＴ、ＤＢすなわちソースとゲート間の電圧により決定される。その結果、共通ＩＯ線ＩＯｔ、ＩＯｂの電圧レベルが上昇しても、ＩＯゲート回路ＩＯＧは、共通ＩＯ線ＩＯｔ、ＩＯｂを高速に駆動することができる。以上説明してきたように、図１２に示すＩＯゲート回路ＩＯＧを適用すれば、メモリアレイＭＡへのデータアクセスを高速化することができる。 FIG. 12A shows another example of the IO gate circuit IOG. The IO gate circuit IOG is composed of P-channel MOS transistors MP30 and MP31. FIG. 12B shows operation waveforms at the time of reading of the IO gate circuit IOG shown in FIG. The voltage level of the column selection signal YS is driven to the voltage VDD when the column is not selected and to the voltage VSS when the column is selected. The current drive capability of the P-channel MOS transistors MP30 and MP31 constituting the IO gate circuit IOG shown in FIG. 12 (a) is substantially determined by the data lines DT and DB, that is, the voltage between the source and the gate. As a result, even if the voltage level of common IO lines IOt and IOb rises, IO gate circuit IOG can drive common IO lines IOt and IOb at high speed. As described above, if the IO gate circuit IOG shown in FIG. 12 is applied, data access to the memory array MA can be speeded up.
以上説明してきた回路は、複数の電圧、例えばＶＤＤ、ＶＤＤ／２、ＶＤＡ、ＶＰＰが供給されている。これらの電圧は、外部から供給される２個以上の電圧を昇圧回路により昇圧したり、あるいは降圧回路により降圧したりすることで生成することができる。昇圧回路としては、例えば特許文献９に記載されている回路等が、降圧回路としては、例えば特許文献１０に記載されている回路等が、それぞれ利用できる。
The circuit described above is supplied with a plurality of voltages, for example, VDD, VDD / 2, VDA, and VPP. These voltages can be generated by boosting two or more voltages supplied from outside by a booster circuit or by stepping down by a step-down circuit. As the step-up circuit, for example, the circuit described in
図１に示した半導体記憶装置ＣＨＩＰは、ローアドレスストローブ信号／ＲＡＳおよびカラムアドレスストローブ信号／ＣＡＳの各信号に対応する端子を制御信号端子ＣＴＰに含むが、これらの信号の各々に対応する端子を備えず、ローアドレス信号およびカラムアドレス信号が同時に入力されるものであってもよい。また、半導体記憶装置ＣＨＩＰは、クロック信号端子ＣＫＰを備えるが、なくてもよい。その場合には、アドレス信号Ａ０〜Ａｉ（ｉは自然数）の変化に応じて、半導体記憶装置ＣＨＩＰの中でクロック信号ＣＬＫを生成すればよい。この場合、アドレス信号Ａ０〜Ａｉ（ｉは自然数）が決定するまでに、選択しようとしているワード線ＷＬ以外のワード線ＷＬが選択される場合がある。このことを考慮し、メモリセルＭＣの記憶データの再書込みが完了するまで別のワード線ＷＬが変化しないようにする制御回路を新たに設ける必要がある。 The semiconductor memory device CHIP shown in FIG. 1 includes terminals corresponding to the row address strobe signal / RAS and the column address strobe signal / CAS in the control signal terminal CTP. The terminals corresponding to each of these signals are included in the semiconductor memory device CHIP. A row address signal and a column address signal may be input at the same time. Further, although the semiconductor memory device CHIP includes the clock signal terminal CKP, it may be omitted. In this case, the clock signal CLK may be generated in the semiconductor memory device CHIP in accordance with changes in the address signals A0 to Ai (i is a natural number). In this case, a word line WL other than the word line WL to be selected may be selected before the address signals A0 to Ai (i is a natural number) are determined. In consideration of this, it is necessary to newly provide a control circuit for preventing another word line WL from changing until rewriting of the storage data of the memory cell MC is completed.
本実施例では、メモリセルＭＣを構成する選択ＭＯＳトランジスタをＮチャネル型で、負荷ＭＯＳトランジスタをＰチャネル型で構成したが、もちろん選択ＭＯＳトランジスタをＰチャネル型で、負荷ＭＯＳトランジスタをＮチャネル型で構成してもよい。その場合、待機時におけるワード線ＷＬとデータ線ＤＴ、ＤＢの電圧レベルは、ともに電圧ＶＤＤとされる。また、負荷ＭＯＳトランジスタのソースには、スイッチ回路ＳＷＣを通して電圧ＶＳＳが印加される。このとき、メモリセルＭＣの記憶データは次のように保持される。すなわち、Ｈレベルを保持している記憶ノードの電圧レベルは、Ｈレベルを保持している記憶ノードに接続する選択ＭＯＳトランジスタの流す電流により、Ｌレベルを保持している記憶ノードの電圧レベルは、Ｌレベルを保持している記憶ノードに接続する負荷ＭＯＳトランジスタの流す電流により、それぞれ保持される。特に限定しないが、Ｈレベルを保持している記憶ノードに接続する選択ＭＯＳトランジスタの流す電流を同ノードに接続する負荷ＭＯＳトランジスタの流す電流の１０倍以上に、Ｌレベルを保持している記憶ノードに接続する負荷ＭＯＳトランジスタの流す電流を同ノードに接続する選択ＭＯＳトランジスタの流す電流の１０倍以上に設定することが望ましい。このようにすることにより、メモリセルＭＣの記憶データを安定に保持することができる。また、これらの条件を満足するのが困難な場合には、特許文献２、３に示されているように、ワード線ＷＬの電圧レベルを調整して条件を満足させてもよい。読出し動作・書込み動作を行う場合には、ローデコーダＲＤＥＣにより選択されたワード線ＷＬの電圧レベルは電圧ＶＳＳよりも低い電圧ＶＮＮに駆動されデータの読み書きが行われる。これらの変更に伴い、周辺回路の構成も、もちろん変更される。電圧ＶＮＮの電圧レベルは、とくに限定しないが、電圧ＶＳＳよりも選択ＭＯＳトランジスタのしきい値分低い電圧に設定することが望ましい。電圧ＶＮＮは、外部から供給される２個以上の電圧から、負電圧発生回路を用いて生成される。
In this embodiment, the selection MOS transistor constituting the memory cell MC is an N channel type and the load MOS transistor is a P channel type. Of course, the selection MOS transistor is a P channel type and the load MOS transistor is an N channel type. It may be configured. In that case, the voltage levels of the word line WL and the data lines DT and DB during standby are both set to the voltage VDD. The voltage VSS is applied to the source of the load MOS transistor through the switch circuit SWC. At this time, the data stored in the memory cell MC is held as follows. That is, the voltage level of the storage node holding the H level is determined by the current flowing through the selection MOS transistor connected to the storage node holding the H level. Each is held by the current flowing through the load MOS transistor connected to the storage node holding the L level. Although not particularly limited, the storage node that holds the L level is more than 10 times the current that the selection MOS transistor that connects to the storage node that holds the H level flows than the current that the load MOS transistor that connects to the storage node holds. It is desirable to set the current flowing through the load MOS transistor connected to the node to 10 times or more the current flowing through the selection MOS transistor connected to the same node. By doing so, the storage data of the memory cell MC can be stably held. If it is difficult to satisfy these conditions, as shown in
図１３は、本実施例におけるメモリアレイＭＡとメモリアレイＭＡに接続される周辺回路の回路図である。ただし、ワードドライバＷＤは省略している。実施例１と異なる部分のみ説明する。
メモリセルＭＣは、２個のＮチャネル型の選択ＭＯＳトランジスタＭＮ０、ＭＮ１と、２個のＰチャネル型の負荷ＭＯＳトランジスタＴ０、Ｔ１と、２個の容量素子Ｃｓ０、Ｃｓ１とで構成される。選択ＭＯＳトランジスタＭＮ０、ＭＮ１のそれぞれのゲートはワード線ＷＬ（ＷＬ０、ＷＬ１、…）に接続される。また、選択ＭＯＳトランジスタＭＮ０は記憶ノードＮＬとデータ線ＤＴの間に、選択ＭＯＳトランジスタＭＮ１は記憶ノードＮＲとデータ線ＤＢの間に、それぞれソース・ドレイン経路を有する。負荷ＭＯＳトランジスタＴ０のゲートは記憶ノードＮＲに、ドレインは記憶ノードＮＬに接続され、ソースにはメモリセル供給電圧ＶＤＤが印加される。また、負荷ＭＯＳトランジスタＴ１のゲートは記憶ノードＮＬに、ドレインは記憶ノードＮＲに接続され、ソースにはメモリセル供給電圧ＶＤＤが印加される。容量素子Ｃｓ０の一方の電極は記憶ノードＮＬに、他方はプレート電極ＰＬに接続され、容量素子Ｃｓ１の一方の電極は記憶ノードＮＲに、他方はプレート電極ＰＬに接続される。データは、記憶ノードＮＬ、ＮＲの一方をＨレベル、他方をＬレベルとすることにより記憶される。
FIG. 13 is a circuit diagram of the memory array MA and peripheral circuits connected to the memory array MA in the present embodiment. However, the word driver WD is omitted. Only parts different from the first embodiment will be described.
The memory cell MC includes two N channel type selection MOS transistors MN0 and MN1, two P channel type load MOS transistors T0 and T1, and two capacitor elements Cs0 and Cs1. Each gate of the selection MOS transistors MN0 and MN1 is connected to a word line WL (WL0, WL1,...). The selection MOS transistor MN0 has a source / drain path between the storage node NL and the data line DT, and the selection MOS transistor MN1 has a source / drain path between the storage node NR and the data line DB, respectively. The load MOS transistor T0 has a gate connected to the storage node NR, a drain connected to the storage node NL, and a memory cell supply voltage VDD applied to the source. The load MOS transistor T1 has a gate connected to the storage node NL, a drain connected to the storage node NR, and a memory cell supply voltage VDD applied to the source. One electrode of the capacitive element Cs0 is connected to the storage node NL, the other is connected to the plate electrode PL, one electrode of the capacitive element Cs1 is connected to the storage node NR, and the other is connected to the plate electrode PL. Data is stored by setting one of storage nodes NL and NR to H level and the other to L level.
プリチャージ・イコライズ回路ＰＥ１は、データ線対（ＤＴ、ＤＢ）（（ＤＴ０、ＤＢ０）、（ＤＴ１、ＤＢ１）、…）を電圧ＶＳＳにプリチャージ、イコライズする回路であり、Ｎチャネル型ＭＯＳトランジスタＭＮ１３、ＭＮ１４、ＭＮ１５で構成される。プリチャージ・イコライズ回路ＰＥ１はプリチャージ・イコライズ回路制御信号ＰＥＣ１により制御される。
プリチャージ・イコライズ回路ＰＥ２は、データ線対（ＤＴ、ＤＢ）（（ＤＴ０、ＤＢ０）、（ＤＴ１、ＤＢ１）、…）を電圧ＶＳＳよりも電圧レベルの高い電圧ＶＤＬにプリチャージ、イコライズする回路であり、Ｎチャネル型ＭＯＳトランジスタＭＮ１６、ＭＮ１７、ＭＮ１８で構成される。プリチャージ・イコライズ回路ＰＥ２はプリチャージ・イコライズ回路制御信号ＰＥＣ２により制御される。
センスアンプＳＡは、データ読出し時にデータ線対（ＤＴ、ＤＢ）（（ＤＴ０、ＤＢ０）、（ＤＴ１、ＤＢ１）、…）に発生する微小電圧差を検出・増幅するための回路であり、Ｎチャネル型ＭＯＳトランジスタＭＮ２０、ＭＮ２１、ＭＮ２２とＰチャネル型ＭＯＳトランジスタＭＰ２０、ＭＰ２１、ＭＰ２２とで構成される。センスアンプＳＡはセンスアンプ制御信号ＳＣＰ、ＳＣＮにより制御される。
The precharge / equalize circuit PE1 precharges and equalizes the data line pair (DT, DB) ((DT0, DB0), (DT1, DB1),...) To the voltage VSS, and is an N-channel MOS transistor MN13. , MN14, MN15. The precharge / equalize circuit PE1 is controlled by a precharge / equalize circuit control signal PEC1.
The precharge / equalize circuit PE2 is a circuit that precharges and equalizes the data line pair (DT, DB) ((DT0, DB0), (DT1, DB1),...) To a voltage VDL having a voltage level higher than the voltage VSS. Yes, it is composed of N-channel MOS transistors MN16, MN17, and MN18. The precharge / equalize circuit PE2 is controlled by a precharge / equalize circuit control signal PEC2.
The sense amplifier SA is a circuit for detecting and amplifying a minute voltage difference generated in the data line pair (DT, DB) ((DT0, DB0), (DT1, DB1),...) At the time of data reading. This is composed of type MOS transistors MN20, MN21 and MN22 and P-channel type MOS transistors MP20, MP21 and MP22. The sense amplifier SA is controlled by sense amplifier control signals SCP and SCN.
次に、図１４の動作波形を用いて実施例１におけるメモリアレイＭＡとメモリアレイＭＡに接続する周辺回路の動作を説明する。
待機時ＳＴＢＹ（読出し動作も書込み動作も行っていない場合）は、ワード線ＷＬの電圧レベルはＶＳＳ、プリチャージ・イコライズ回路制御信号ＰＥＣ１の電圧レベルはＶＤＤ、プリチャージ・イコライズ回路制御信号ＰＥＣ２の電圧レベルはＶＳＳ、センスアンプ制御信号ＳＣＰの電圧レベルはＶＤＤ、センスアンプ制御信号ＳＣＮの電圧レベルはＶＳＳ、カラム選択信号ＹＳの電圧レベルはＶＳＳ、共通ＩＯ線ＩＯｔ、ＩＯｂの電圧レベルはＶＳＳとなっている。そのため、プリチャージ・イコライズ回路ＰＥ１によりデータ線ＤＴ、ＤＢの電圧レベルはＶＳＳとなっている。このとき、メモリセルＭＣの記憶データは次のように保持される。すなわち、Ｈレベルを保持している記憶ノード（ＮＬ）の電圧レベルは、Ｈレベルを保持している記憶ノードに接続する負荷ＭＯＳトランジスタの流す電流により、Ｌレベルを保持している記憶ノード（ＮＲ）の電圧レベルは、Ｌレベルを保持している記憶ノードに接続する選択ＭＯＳトランジスタの流す電流により、それぞれ保持される。
Next, the operation of the memory array MA and the peripheral circuit connected to the memory array MA in the first embodiment will be described using the operation waveforms of FIG.
During standby STBY (when neither read operation nor write operation is performed), the voltage level of the word line WL is VSS, the voltage level of the precharge / equalize circuit control signal PEC1 is VDD, and the voltage level of the precharge / equalize circuit control signal PEC2 The level is VSS, the voltage level of the sense amplifier control signal SCP is VDD, the voltage level of the sense amplifier control signal SCN is VSS, the voltage level of the column selection signal YS is VSS, and the voltage levels of the common IO lines IOt and IOb are VSS. Yes. Therefore, the voltage levels of the data lines DT and DB are set to VSS by the precharge / equalize circuit PE1. At this time, the data stored in the memory cell MC is held as follows. That is, the voltage level of the storage node (NL) holding the H level is determined by the current flowing through the load MOS transistor connected to the storage node holding the H level. ) Is held by the current flowing through the selection MOS transistor connected to the storage node holding the L level.
読出し動作ＲＥＡＤは次のように行われる。プリチャージ・イコライズ回路制御信号ＰＥＣ１の電圧レベルがＶＳＳ、プリチャージ・イコライズ回路制御信号ＰＥＣ２の電圧レベルがＶＤＤになった後、プリチャージ・イコライズ回路ＰＥ２により、データ線ＤＴ、ＤＢが電圧ＶＤＬに駆動される。電圧ＶＤＬの電圧レベルは、特に限定しないが、ＶＤＤ／２とすることが望ましい。このようにすることにより、データ線ＤＴ、ＤＢの充電にかかる時間と電力を、効果的に削減することができる。電圧ＶＤＬは、外部から供給される１個以上の電圧を昇圧回路により昇圧したり、あるいは降圧回路により降圧したりすることで生成することができる。また、プリチャージ・イコライズ回路ＰＥ２を動作させるときのプリチャージ・イコライズ回路制御信号ＰＥＣ２の電圧レベルは、ここでは電圧ＶＤＤとしたが、これよりも高くすることが望ましい。このようにすることにより、プリチャージ・イコライズ回路ＰＥ２を構成するＭＮ１６、ＭＮ１８の電流駆動能力を高めることができ、データ線ＤＴ、ＤＢの充電にかかる時間を短くすることができるからである。データ線ＤＴ、ＤＢが電圧ＶＤＬに駆動された後、プリチャージ・イコライズ回路制御信号ＰＥＣ２の電圧レベルがＶＳＳとなり、データ線ＤＴ、ＤＢはフローティング状態とされる。その後、選択されたワード線ＷＬはワードドライバＷＤにより電圧ＶＰＰに駆動される。ワード線ＷＬの電圧レベルがＶＰＰになると、容量素子Ｃｓ０、Ｃｓ１と、データ線ＤＴ、ＤＢの容量Ｃｄ（図示していない）との間で電荷再配分が起こり、メモリセルＭＣの記憶データに応じてデータ線ＤＴ、ＤＢのどちらか一方（ＤＴ）の電圧レベルが上昇、他方（ＤＢ）の電圧レベルが減少する。センスアンプ制御信号ＳＣＮの電圧レベルをＶＤＤ、センスアンプ制御信号ＳＣＰの電圧レベルをＶＳＳとし、センスアンプＳＡを動作させることにより、この電圧差を検出・増幅する。センスアンプＳＡにより電圧差が増幅された結果、電圧レベルが高い方のデータ線（ＤＴ）はＶＤＤ、電圧レベルが低い方のデータ線（ＤＢ）はＶＳＳとなる。同時に、破壊されたメモリセルＭＣの記憶データが書き戻される。カラムデコーダＣＤＥＣにより選択されたデータ線対（ＤＴ、ＤＢ）と共通ＩＯ線ＩＯｔ、ＩＯｂはＩＯゲート回路ＩＯＧにより接続される。カラム選択信号ＹＳの電圧レベルがＶＤＤとなると、選択されたデータ線対（ＤＴ、ＤＢ）と共通ＩＯ線ＩＯｔ、ＩＯｂがＩＯゲート回路ＩＯＧにより接続され、読み出されたデータが入出力信号バッファＩＯＢに送られる。データが送られた後、各制御信号は待機時ＳＴＢＹと同じ電圧レベルに変化し、データ線ＤＴ、ＤＢの電圧レベルはＶＳＳとなる。以上により、データの読出しが行われる。 The read operation READ is performed as follows. After the voltage level of the precharge / equalize circuit control signal PEC1 becomes VSS and the voltage level of the precharge / equalize circuit control signal PEC2 becomes VDD, the data lines DT and DB are driven to the voltage VDL by the precharge / equalize circuit PE2. Is done. The voltage level of the voltage VDL is not particularly limited, but is desirably VDD / 2. By doing in this way, the time and electric power which charge the data lines DT and DB can be reduced effectively. The voltage VDL can be generated by boosting one or more voltages supplied from the outside by a booster circuit or by stepping down by a step-down circuit. Further, the voltage level of the precharge / equalize circuit control signal PEC2 when operating the precharge / equalize circuit PE2 is set to the voltage VDD here, but it is desirable to make it higher than this. This is because the current drive capability of MN16 and MN18 constituting the precharge / equalize circuit PE2 can be increased in this way, and the time required for charging the data lines DT and DB can be shortened. After the data lines DT and DB are driven to the voltage VDL, the voltage level of the precharge / equalize circuit control signal PEC2 becomes VSS, and the data lines DT and DB are in a floating state. Thereafter, the selected word line WL is driven to the voltage VPP by the word driver WD. When the voltage level of the word line WL becomes VPP, charge redistribution occurs between the capacitor elements Cs0 and Cs1 and the capacitor Cd (not shown) of the data lines DT and DB, and the data level depends on the storage data of the memory cell MC. As a result, the voltage level of one of the data lines DT and DB (DT) increases, and the voltage level of the other (DB) decreases. The voltage difference of the sense amplifier control signal SCN is set to VDD, the voltage level of the sense amplifier control signal SCP is set to VSS, and this voltage difference is detected and amplified by operating the sense amplifier SA. As a result of the voltage difference being amplified by the sense amplifier SA, the data line (DT) having a higher voltage level becomes VDD, and the data line (DB) having a lower voltage level becomes VSS. At the same time, the stored data of the destroyed memory cell MC is written back. The data line pair (DT, DB) selected by the column decoder CDEC and the common IO lines IOt, IOb are connected by an IO gate circuit IOG. When the voltage level of the column selection signal YS becomes VDD, the selected data line pair (DT, DB) and the common IO lines IOt, IOb are connected by the IO gate circuit IOG, and the read data is input / output signal buffer IOB. Sent to. After the data is sent, each control signal changes to the same voltage level as in standby STBY, and the voltage levels of the data lines DT and DB become VSS. As described above, data is read out.
書込み動作は次のように行われる。プリチャージ・イコライズ回路制御信号ＰＥＣ１の電圧レベルがＶＳＳ、プリチャージ・イコライズ回路制御信号ＰＥＣ２の電圧レベルがＶＤＤになった後、プリチャージ・イコライズ回路ＰＥ２により、データ線ＤＴ、ＤＢが電圧ＶＤＬに駆動される。データ線ＤＴ、ＤＢが電圧ＶＤＬに駆動された後、プリチャージ・イコライズ回路制御信号ＰＥＣ２の電圧レベルがＶＳＳとなり、データ線ＤＴ、ＤＢはフローティング状態になる。その後、選択されたワード線ＷＬはワードドライバＷＤにより電圧ＶＰＰに駆動される。ワード線ＷＬの電圧レベルがＶＰＰになると、容量素子Ｃｓ０、Ｃｓ１と、データ線ＤＴ、ＤＢの容量Ｃｄ（図示していない）との間で電荷再配分が起こり、メモリセルＭＣの記憶データに応じてデータ線ＤＴ、ＤＢのどちらか一方（ＤＴ）の電圧レベルが上昇、他方（ＤＢ）の電圧レベルが減少する。センスアンプ制御信号ＳＣＮの電圧レベルをＶＤＤ、センスアンプ制御信号ＳＣＰの電圧レベルをＶＳＳとし、センスアンプＳＡを動作させることにより、この電圧差を検出・増幅する。センスアンプＳＡにより電圧差が増幅された結果、電圧レベルが高い方のデータ線（ＤＴ）はＶＤＤ、電圧レベルが低い方のデータ線（ＤＢ）はＶＳＳとなる。同時に、破壊されたメモリセルＭＣの記憶データが書き戻される。メモリセルＭＣにデータが書き戻された後に、カラム選択信号ＹＳの電圧レベルはＶＤＤとなり、選択されたデータ線対（ＤＴ、ＤＢ）と共通ＩＯ線ＩＯｔ、ＩＯｂがＩＯゲート回路ＩＯＧにより接続され、共通ＩＯ線ＩＯｔ、ＩＯｂを通して新しいデータがメモリセルに書込まれる。データが書き込まれた後、各制御信号は待機時ＳＴＢＹと同じ電圧レベルに変化し、データ線ＤＴ、ＤＢの電圧レベルはＶＳＳとなる。以上により、データの書込みが行われる。 The write operation is performed as follows. After the voltage level of the precharge / equalize circuit control signal PEC1 becomes VSS and the voltage level of the precharge / equalize circuit control signal PEC2 becomes VDD, the data lines DT and DB are driven to the voltage VDL by the precharge / equalize circuit PE2. Is done. After the data lines DT and DB are driven to the voltage VDL, the voltage level of the precharge / equalize circuit control signal PEC2 becomes VSS, and the data lines DT and DB are in a floating state. Thereafter, the selected word line WL is driven to the voltage VPP by the word driver WD. When the voltage level of the word line WL becomes VPP, charge redistribution occurs between the capacitor elements Cs0 and Cs1 and the capacitor Cd (not shown) of the data lines DT and DB, and the data level depends on the storage data of the memory cell MC. As a result, the voltage level of one of the data lines DT and DB (DT) increases, and the voltage level of the other (DB) decreases. The voltage difference of the sense amplifier control signal SCN is set to VDD, the voltage level of the sense amplifier control signal SCP is set to VSS, and this voltage difference is detected and amplified by operating the sense amplifier SA. As a result of the voltage difference being amplified by the sense amplifier SA, the data line (DT) having a higher voltage level becomes VDD, and the data line (DB) having a lower voltage level becomes VSS. At the same time, the stored data of the destroyed memory cell MC is written back. After data is written back to the memory cell MC, the voltage level of the column selection signal YS becomes VDD, the selected data line pair (DT, DB) and the common IO lines IOt, IOb are connected by the IO gate circuit IOG, New data is written into the memory cell through the common IO lines IOt and IOb. After the data is written, each control signal changes to the same voltage level as in standby STBY, and the voltage levels of the data lines DT and DB become VSS. Thus, data is written.
次に、本実施例により、読出し時におけるメモリセルＭＣの出力信号が確保できる理由を説明する。データを読み出す前にデータ線ＤＴ、ＤＢを電圧ＶＤＬでプリチャージしたことにより、記憶ノードＮＬ、ＮＲの電圧レベルは、どちらも電圧ＶＳＳと電圧ＶＤＤの間の電圧となる。その結果、負荷ＭＯＳトランジスタＴ０、Ｔ１のソース・ドレイン間に印加される電圧が小さくなり、問題としている負荷ＭＯＳトランジスタＴ０、Ｔ１の電流を抑制することができる。したがって、読出し時におけるメモリセルの出力信号を確保することができる。
本実施例においても、実施例１で述べた各種変更を加えることができる。
Next, the reason why the output signal of the memory cell MC at the time of reading can be secured according to the present embodiment will be described. By precharging the data lines DT and DB with the voltage VDL before reading data, the voltage levels of the storage nodes NL and NR are both between the voltage VSS and the voltage VDD. As a result, the voltage applied between the source and drain of the load MOS transistors T0 and T1 is reduced, and the current of the load MOS transistors T0 and T1 in question can be suppressed. Therefore, the output signal of the memory cell at the time of reading can be ensured.
Also in this embodiment, various changes described in the first embodiment can be added.
１０…半導体基板、２０…Ｐ型ウェル、２１,３１,６４,７４…ゲート電極、２２,３２,６３,７３…ゲート絶縁膜、２３…Ｎ型拡散層、２４,３４…サイドウォール、３０…Ｎ型ウェル、３３…Ｐ型拡散層、４０…素子分離溝、５０…プラグ、５１…配線層、６０,６１,６２,７０,７１、７２…ポリシリコン層、／ＣＡＳ…カラムアドレスストローブ信号、／ＣＳ…チップセレクト信号、／ＲＡＳ…ローアドレスストローブ信号、／ＷＥ…ライトイネーブル信号、Ａ０,Ａ１,…,Ａｉ…アドレス信号、ＡＤＢ…アドレス信号バッファ、ＡＤＰ…アドレス信号端子、Ｃｄ…データ線容量、ＣＤＥＣ…カラムデコーダ、ＣＨＩＰ…半導体記憶装置、ＣＫＥ…クロックイネーブル信号、ＣＫＰ…クロック信号端子、ＣＫＢ…クロック信号バッファ、ＣＬＫ…外部クロック信号、ＣＯＮＴ…制御回路、ＣＳＢ…制御信号バッファ、Ｃｓ０,Ｃｓ１…容量素子、ＣＴＰ…制御信号端子、ＤＢ,ＤＢ０,ＤＢ１,ＤＴ,ＤＴ０,ＤＴ１…データ線、ＤＢａ,ＤＴａ…メモリアレイ内データ線、ＤＢｓ,ＤＴｓ…センスアンプ内データ線、ＤＱ０,ＤＱ１,…,ＤＱｊ…ＩＯデータ、ＩＤＱ…内部データ、ＩＯＢ…入出力信号バッファ、ＩＯｂ,ＩＯｔ…共通ＩＯ線、ＩＯＣ…入出力制御回路、ＩＯＧ…ＩＯゲート回路、ＩＯＰ…データ入出力信号端子、ＭＡ、ＭＡＬ、ＭＡＵ…メモリアレイ、ＭＣ…メモリセル、ＭＮ０,ＭＮ１,ＭＮＭ…選択ＭＯＳトランジスタ、Ｔ０、Ｔ１、ＭＰＭ…負荷ＭＯＳトランジスタ、ＭＮ１０,ＭＮ１１,ＭＮ１２,ＭＮ１３,ＭＮ１４,ＭＮ１５,ＭＮ１６,ＭＮ１７,ＭＮ１８,ＭＮ２０,ＭＮ２１,ＭＮ２２,ＭＮ３０、ＭＮ３１,ＭＮ５０,ＭＮ５１,ＭＮ５２,ＭＮＷ…ＮＭＯＳトランジスタ、ＭＰ００,ＭＰ２０,ＭＰ２１,ＭＰ２２,ＭＰ２３,ＭＰ３０,ＭＰ３１,ＭＰ５３,ＭＰ５４,ＭＰＷ…ＰＭＯＳトランジスタ、ＮＧＣ,ＰＧＣ…シェアドスイッチドライバ制御信号、ＮＬ,ＮＲ…メモリセルの記憶ノード、ＮＭ,ＮＡＮ,ＮＡＰ…ノード、Ｐ,Ｑ…積層体、ＰＥＣ,ＰＥＣ１、ＰＥＣ２…プリチャージ・イコライズ回路制御信号、ＰＥ,ＰＥ１,ＰＥ２…プリチャージ・イコライズ回路、ＰＬ…プレート電極、ＲＤ０,ＲＤ１…ローデコーダ出力信号、ＲＤＥＣ…ローデコーダ、ＲＥＡＤ…読出しを行っている状態、ＳＡ…センスアンプ、ＳＣＮ,ＳＣＰ,ＳＣＰ１,ＳＣＰ２…センスアンプ制御信号、ＳＨＲ…シェアドスイッチ、ＳＨＲＣ,ＳＨＲＬ,ＳＨＲＵ…シェアドスイッチ制御信号、ＳＨＲＤ、ＳＨＲＤ１…シェアドスイッチドライバ、ＳＴＢＹ…待機している状態、ＳＷＣ,ＳＷＣ０,ＳＷＣ１,ＳＷＣＬ,ＳＷＣＵ…スイッチ回路、ＶＤＡ,ＶＰＰ…ＶＤＤよりも高い電圧、ＶＤＤ…メモリアレイ供給電圧、ＶＤＬ…プリチャージ電圧、ＶＮＮ…ＶＳＳよりも低い電圧、ＶＳＳ…接地電圧、ＷＤ…ワードドライバ、ＷＬ,ＷＬ０,ＷＬ１,ＷＬＬ,ＷＬＵ…ワード線、ＷＲＩＴＥ…書込みを行っている状態、ＹＳ,ＹＳ０,ＹＳ１…カラム選択信号。
DESCRIPTION OF
Claims (14)
前記半導体基板上に設けられた複数のワード線と、
前記ワード線と交差する方向に設けられた複数のデータ線対と、
前記ワード線および前記データ線対の交点に配置された複数のメモリセルと、
前記複数のメモリセルを制御する複数のスイッチ回路とを有し、
前記複数のメモリセルのそれぞれは、
一端に第１の電極を有し、他端に第２の電極を有する第１の容量素子と、
一端に第３の電極を有し、他端に第４の電極を有する第２の容量素子と、
前記第１の電極にソースまたドレインが接続され、前記データ線対の一方にドレインまたはソースが接続されてなるソース・ドレイン経路を前記第１の電極および前記データ線対の一方との間に有し、前記複数のワード線のうちの対応する１つに接続されたゲートとを有する第１のＭＯＳＦＥＴと、
前記第３の電極にソースまたドレインが接続され、前記データ線対の他方にドレインまたはソースが接続されてなるソース・ドレイン経路を前記第３の電極および前記データ線対の他方との間に有し、前記複数のワード線のうちの対応する１つに接続されたゲートとを有する第２のＭＯＳＦＥＴと、
前記第１の電極に接続されたドレインと、前記ワード線に接続されたソースと、前記第３の電極に接続されたゲートとを有する第３のＭＯＳＦＥＴと、
前記第３の電極に接続されたドレインと、前記ワード線に接続されたソースと、前記第１の電極に接続されたゲートとを有する第４のＭＯＳＦＥＴとを具備し、
前記ワード線に接続される複数のメモリセルの前記第３および第４のＭＯＳＦＥＴの
ソースの電圧を前記複数のスイッチ回路のうちの対応する１つにより制御することを特徴とする半導体記憶装置。 A semiconductor substrate;
A plurality of word lines provided on the semiconductor substrate;
A plurality of data line pairs provided in a direction crossing the word line;
A plurality of memory cells arranged at intersections of the word lines and the data line pairs;
A plurality of switch circuits for controlling the plurality of memory cells;
Each of the plurality of memory cells includes
A first capacitive element having a first electrode at one end and a second electrode at the other end;
A second capacitive element having a third electrode at one end and a fourth electrode at the other end;
A source / drain path having a source or drain connected to the first electrode and a drain or source connected to one of the data line pairs is provided between the first electrode and one of the data line pairs. A first MOSFET having a gate connected to a corresponding one of the plurality of word lines;
A source / drain path having a source or drain connected to the third electrode and a drain or source connected to the other of the data line pair is provided between the third electrode and the other of the data line pair. A second MOSFET having a gate connected to a corresponding one of the plurality of word lines;
A third MOSFET having a drain connected to the first electrode, a source connected to the word line, and a gate connected to the third electrode;
A fourth MOSFET having a drain connected to the third electrode, a source connected to the word line, and a gate connected to the first electrode;
A semiconductor memory device, wherein voltages of sources of the third and fourth MOSFETs of a plurality of memory cells connected to the word line are controlled by a corresponding one of the plurality of switch circuits.
特徴とする請求項１に記載の半導体記憶装置。 2. The semiconductor memory device according to claim 1, wherein the switch circuit is controlled by a voltage having the same voltage as that of the word line.
前記スイッチ回路は、前記周辺回路領域に設けられていることを特徴とする請求項１に記載の半導体記憶装置。 A memory array comprising the plurality of memory cells formed on the semiconductor substrate; and a peripheral circuit region formed around the semiconductor substrate;
The semiconductor memory device according to claim 1, wherein the switch circuit is provided in the peripheral circuit region.
前記半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有するトランジスタで構成されることを特徴とする請求項４に記載の半導体記憶装置。 The third and fourth MOSFETs are:
A transistor having a source, a channel region, and a drain formed in a stacked body extending in a direction perpendicular to a main surface of the semiconductor substrate, and a gate electrode formed on a side wall portion of the stacked body through a gate insulating film The semiconductor memory device according to claim 4, comprising:
前記チャネル領域の平均の厚さが５ｎｍ以下であるトランジスタで構成されることを
特徴とする請求項４に記載の半導体記憶装置。 The third and fourth MOSFETs have a source, a drain, a channel region connecting the source and the drain, and a gate electrode controlling the conductance of the channel region,
5. The semiconductor memory device according to claim 4, wherein the semiconductor memory device is formed of a transistor having an average thickness of the channel region of 5 nm or less.
前記第３および第４のトランジスタは、Ｐ型ＭＯＳＦＥＴであることを
特徴とする請求項１に記載の半導体記憶装置。 The first and second transistors are N-type MOSFETs,
The semiconductor memory device according to claim 1, wherein the third and fourth transistors are P-type MOSFETs.
前記半導体基板上に設けられた複数のワード線と、
前記ワード線と交差する方向に設けられた複数のデータ線対と、
前記ワード線および前記データ線対の交点に配置された複数のメモリセルとを有し、
前記複数のメモリセルのそれぞれは、
一端に第１の電極を有し、他端に第２の電極を有する第１の容量素子と、
一端に第３の電極を有し、他端に第４の電極を有する第２の容量素子と、
前記第１の電極にソースまたドレインが接続され、前記データ線対の一方にドレインまたはソースが接続されてなるソース・ドレイン経路を前記第１の電極および前記データ線対の一方との間に有し、前記複数のワード線のうちの対応する１つに接続されたゲートとを有する第１のＭＯＳＦＥＴと、
前記第３の電極にソースまたドレインが接続され、前記データ線対の他方にドレインまたはソースが接続されてなるソース・ドレイン経路を前記第３の電極および前記データ線対の他方との間に有し、前記複数のワード線のうちの対応する１つに接続されたゲートとを有する第２のＭＯＳＦＥＴと、
前記第１の電極に接続されたドレインと、第１の電圧が印加されたソースと、前記第３の電極に接続されたゲートとを有する第３のＭＯＳＦＥＴと、
前記第３の電極に接続されたドレインと、第１の電圧が印加されたソースと、前記第１の電極に接続されたゲートとを有する第４のＭＯＳＦＥＴとを具備し、
前記データ線対に第２の電圧を印加する第１の状態と、
前記データ線対に第１の電圧と第２の電圧の間の電圧を印加する第２の状態とを少なくとも有することを特徴とする半導体記憶装置。 A semiconductor substrate;
A plurality of word lines provided on the semiconductor substrate;
A plurality of data line pairs provided in a direction crossing the word line;
A plurality of memory cells arranged at intersections of the word lines and the data line pairs;
Each of the plurality of memory cells includes
A first capacitive element having a first electrode at one end and a second electrode at the other end;
A second capacitive element having a third electrode at one end and a fourth electrode at the other end;
A source / drain path having a source or drain connected to the first electrode and a drain or source connected to one of the data line pairs is provided between the first electrode and one of the data line pairs. A first MOSFET having a gate connected to a corresponding one of the plurality of word lines;
A source / drain path having a source or drain connected to the third electrode and a drain or source connected to the other of the data line pair is provided between the third electrode and the other of the data line pair. A second MOSFET having a gate connected to a corresponding one of the plurality of word lines;
A third MOSFET having a drain connected to the first electrode, a source to which a first voltage is applied, and a gate connected to the third electrode;
A fourth MOSFET having a drain connected to the third electrode, a source to which a first voltage is applied, and a gate connected to the first electrode;
A first state in which a second voltage is applied to the data line pair;
A semiconductor memory device having at least a second state in which a voltage between a first voltage and a second voltage is applied to the data line pair.
前記半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有するトランジスタで構成されることを特徴とする請求項１０に記載の半導体記憶装置。 The third and fourth MOSFETs are:
A transistor having a source, a channel region, and a drain formed in a stacked body extending in a direction perpendicular to a main surface of the semiconductor substrate, and a gate electrode formed on a side wall portion of the stacked body through a gate insulating film The semiconductor memory device according to claim 10, comprising:
前記チャネル領域の平均の厚さが５ｎｍ以下であるトランジスタで構成されることを
特徴とする請求項１０に記載の半導体記憶装置。 The third and fourth MOSFETs have a source, a drain, a channel region connecting the source and the drain, and a gate electrode controlling the conductance of the channel region,
11. The semiconductor memory device according to claim 10, wherein the semiconductor memory device is formed of a transistor having an average thickness of the channel region of 5 nm or less.
前記第３および第４のトランジスタは、Ｐ型ＭＯＳＦＥＴであることを特徴とする請求項９に記載の半導体記憶装置。 The first and second transistors are N-type MOSFETs,
The semiconductor memory device according to claim 9, wherein the third and fourth transistors are P-type MOSFETs.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2004196267A JP2006018935A (en) | 2004-07-02 | 2004-07-02 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006018935A true JP2006018935A (en) | 2006-01-19 |
Family
ID=35793059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004196267A Withdrawn JP2006018935A (en) | 2004-07-02 | 2004-07-02 | Semiconductor storage device |
Country Status (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008269751A (en) * | 2007-04-25 | 2008-11-06 | Semiconductor Energy Lab Co Ltd | Semiconductor memory device and electronic equipment having semiconductor memory device |
-
2004
- 2004-07-02 JP JP2004196267A patent/JP2006018935A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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