JP2006013051A - Nitride semiconductor element and its manufacturing method - Google Patents
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Description
本発明は、光ディスク装置に代表される光情報処理分野、ディスプレイ用途などに用いられている半導体レーザや発光ダイオードに関するものである。特に、窒化物半導体（ＧａＮ系半導体）を用いた半導体レーザ関するものである。 The present invention relates to a semiconductor laser and a light-emitting diode used in the field of optical information processing typified by an optical disk device and display applications. In particular, the present invention relates to a semiconductor laser using a nitride semiconductor (GaN-based semiconductor).
窒化ガリウムに代表されるＩＩＩ−Ｖ族窒化物半導体材料を用いて作製される青紫色半導体レーザは、光ディスク装置による超高密度記録を実現するためのキーデバイスであり、現在、実用レベルに達しつつある。この青紫色半導体レーザの高出力化は、光ディスクの高速書き込みを可能にするのみならず、レーザディスプレイへの応用など、新たな技術分野を開拓する。 A blue-violet semiconductor laser manufactured using a group III-V nitride semiconductor material typified by gallium nitride is a key device for realizing ultra-high density recording by an optical disk device, and is currently reaching a practical level. is there. The high output of this blue-violet semiconductor laser not only enables high-speed writing of optical discs, but also opens up new technical fields such as application to laser displays.
従来、サファイア基板を用いるＧａＮ系半導体レーザが開発されてきたが、近年、ＧａＮ基板などの窒化物半導体基板を用いてＧａＮ系半導体レーザを作製することが検討されている。例えば非特許文献１は、実用レベルにあるＧａＮ系半導体レーザを開示している。以下、図２６を参照しながら、従来のＧａＮ系半導体レーザの製造方法を説明する。 Conventionally, a GaN-based semiconductor laser using a sapphire substrate has been developed. In recent years, it has been studied to manufacture a GaN-based semiconductor laser using a nitride semiconductor substrate such as a GaN substrate. For example, Non-Patent Document 1 discloses a GaN-based semiconductor laser at a practical level. Hereinafter, a conventional method for manufacturing a GaN-based semiconductor laser will be described with reference to FIG.
図２６に示すように、この半導体レーザは、主面がＳｉＯ2マスク２６０２で覆われたアンドープＧａＮ基板２６０１を用いて作製される。ＳｉＯ2マスク２６０２には複数のストライプ状開口部２６０３が形成されている。アンドープＧａＮ基板２６０１上には、有機金属気相成長法（ＭＯＶＰＥ法）を用いた選択横方向成長（ＥＬＯ）により、ＧａＮ層２６０４が成長させられる。このＧａＮ層２６０４は、ＳｉＯ2マスク２６０２の個々のストライプ状開口部２６０３を介して露出するＧａＮ基板２６０１の主面上にエピタキシャル成長するが、ＧａＮ層２６０４は基板主面に垂直な方向だけではなく水平横方向にも成長し、相互に接触して１つの層を形成する。 As shown in FIG. 26, this semiconductor laser is manufactured using an undoped GaN substrate 2601 whose main surface is covered with a SiO 2 mask 2602. A plurality of stripe openings 2603 are formed in the SiO 2 mask 2602. A GaN layer 2604 is grown on the undoped GaN substrate 2601 by selective lateral growth (ELO) using metal organic vapor phase epitaxy (MOVPE). The GaN layer 2604 is epitaxially grown on the main surface of the GaN substrate 2601 exposed through the individual stripe-shaped openings 2603 of the SiO 2 mask 2602. The GaN layer 2604 is not only in the direction perpendicular to the main surface of the substrate but also in the horizontal direction. It also grows laterally and contacts each other to form a layer.
ＧａＮ層２６０４上には、ＭＯＶＰＥ法により、ｎ−ＧａＮ結晶２６０５、ｎ−ＡｌＧａＮクラッド層２６０６、ｎ−ＧａＮ光ガイド層２６０７、Ｇａ1-xＩｎxＮ／Ｇａ1-yＩｎyＮ（０＜ｙ＜ｘ＜１）から成る多重量子井戸（ＭＱＷ）活性層２６０８、ｐ−ＧａＮ光ガイド層２６０９、ｐ−ＡｌＧａＮクラッド層２６１０、および、ｐ−ＧａＮコンタクト層２６１１が積層されている。選択横方向成長（ＥＬＯ）により形成されたＧａＮ層２６０４には、横方向に成長した個々のストライプ状ＧａＮが合体する部分において刃状転位が存在しており、その上に成長した半導体層中にもＧａＮ層２６０４から刃状転位が延びている。 On the GaN layer 2604, an n-GaN crystal 2605, an n-AlGaN cladding layer 2606, an n-GaN light guide layer 2607, Ga 1-x In x N / Ga 1-y In y N (0 < A multi quantum well (MQW) active layer 2608 made of y <x <1), a p-GaN light guide layer 2609, a p-AlGaN cladding layer 2610, and a p-GaN contact layer 2611 are stacked. In the GaN layer 2604 formed by selective lateral growth (ELO), edge dislocations exist in the portion where the individual stripe-like GaN grown in the lateral direction are combined, and in the semiconductor layer grown thereon, Also, edge dislocations extend from the GaN layer 2604.
ｐ−ＧａＮコンタクト層２６１１上には、刃状転位が存在していない領域に１．５〜１０μｍ程度の幅を有するリッジストライプが形成される。その後、リッジストライプの両側がＳｉＯ2層２６１３によって埋め込まれる。 On the p-GaN contact layer 2611, a ridge stripe having a width of about 1.5 to 10 μm is formed in a region where no edge dislocation exists. Thereafter, both sides of the ridge stripe are filled with the SiO 2 layer 2613.
その後、リッジストライプおよびＳｉＯ2層２６１３上に、例えばＮｉ／Ａｕからなるｐ電極２６１２が形成される。なお、上記の積層体の一部はｎ−ＧａＮ結晶２６０５が露出するまでエッチングされ、このエッチングにより露出したｎ−ＧａＮ結晶２６０５の表面には、例えばＴｉ／Ａｌからなるｎ電極２６１４が形成される。 Thereafter, a p-electrode 2612 made of, for example, Ni / Au is formed on the ridge stripe and the SiO 2 layer 2613. A part of the stacked body is etched until the n-GaN crystal 2605 is exposed, and an n-electrode 2614 made of, for example, Ti / Al is formed on the surface of the n-GaN crystal 2605 exposed by this etching. .
図２６に示す半導体レーザでは、ｎ電極２６１４を接地し、ｐ電極２６１２に電圧を印加すると、ＭＱＷ活性層２６０８に向かってｐ電極２６１２側からホ−ルが、またｎ電極２６１４側から電子が注入される。その結果、ＭＱＷ活性層２６０８内でキャリアの反転分布が発生するため、光学利得が生じ、波長４００ｎｍ帯のレーザ発振を引き起こすことができる。発振波長は、ＭＱＷ活性層２６０８の材料であるＧａ1-xＩｎxＮ／Ｇａ1-yＩｎyＮ薄膜の組成や膜厚によって変化する。 In the semiconductor laser shown in FIG. 26, when the n electrode 2614 is grounded and a voltage is applied to the p electrode 2612, holes are injected from the p electrode 2612 side and electrons are injected from the n electrode 2614 side toward the MQW active layer 2608. Is done. As a result, an inversion distribution of carriers is generated in the MQW active layer 2608, so that an optical gain is generated and laser oscillation in a wavelength band of 400 nm can be caused. The oscillation wavelength varies depending on the composition and thickness of the Ga 1-x In x N / Ga 1-y In y N thin film that is the material of the MQW active layer 2608.
非特許文献１に開示されている半導体レーザでは、水平方向の基本横モ−ドでレーザ発振が生じるようにリッジストライプの幅および高さが調節されている。すなわち、基本横モ−ドと高次モ−ド（１次以上のモ−ド）との間で光閉じ込め係数に差を設けることにより、基本横モ−ドでの発振を可能としている。 In the semiconductor laser disclosed in Non-Patent Document 1, the width and height of the ridge stripe are adjusted so that laser oscillation occurs in the horizontal basic transverse mode. That is, by providing a difference in the optical confinement factor between the basic lateral mode and the higher order mode (first-order or higher mode), oscillation in the basic lateral mode is possible.
アンドープＧａＮ基板２６０１は、例えば以下のようにして作製される。 The undoped GaN substrate 2601 is produced as follows, for example.
まず、ＭＯＣＶＤ法により、サファイア基板上に比較的薄いＧａＮ層を成長させる。その後、ハイドライドＶＰＥ（Ｈ−ＶＰＥ）などの方法により、ＧａＮ層上にＧａＮの厚膜を成長させる。このとき、ＧａＮ厚膜に不純物を意図的にはドープしていない。充分な厚さにＧａＮ膜を成長させた後、サファイア基板を剥離することにより、ＧａＮ基板を得ることができる。 First, a relatively thin GaN layer is grown on a sapphire substrate by MOCVD. Thereafter, a thick GaN film is grown on the GaN layer by a method such as hydride VPE (H-VPE). At this time, the GaN thick film is not intentionally doped with impurities. After growing the GaN film to a sufficient thickness, the sapphire substrate is peeled off to obtain a GaN substrate.
上記の方法で作製したＧａＮ基板には、刃状転位、らせん転位、および混合転位などの転位が１０7ｃｍ-2のオーダーの密度で存在するという問題がある。このような大きさの密度で転位が存在すると、信頼性の高い半導体レーザを得ることは困難である。 The GaN substrate produced by the above method has a problem that dislocations such as edge dislocations, screw dislocations, and mixed dislocations exist at a density of the order of 10 7 cm −2 . If dislocations exist with such a large density, it is difficult to obtain a highly reliable semiconductor laser.
図２６に示すＧａＮ層１６０４の成長は、転位の少ないＧａＮ層を得るために行なわれている。ＧａＮ層１６０４のＥＬＯ工程を付加することにより、ＧａＮ中の転位密度を７×１０5ｃｍ-2程度に低減できる。このようにして形成した転位の少ない領域の上部に、活性領域（電流注入領域）を形成することにより、半導体レーザの信頼性を向上させることが可能となる。
しかし、Ｈ−ＶＰＥ等で成長した厚膜のＧａＮ結晶は、最表面の一部にピットやヒロックなどが発生し、表面に０．１ｍｍ程度の凹凸が生じる場合がある。表面の凹凸は、フォトリソグラフィー工程を行なう上での弊害となるため、製造歩留まりを低下させる。 However, in a thick GaN crystal grown by H-VPE or the like, pits or hillocks may occur on a part of the outermost surface, and unevenness of about 0.1 mm may occur on the surface. Since surface irregularities are harmful to the photolithography process, the manufacturing yield is lowered.
このため、研磨による平坦化加工が必要となる。研磨には、機械的な研磨加工（メカニカル・ポリッシュ）と、機械的な研磨加工に化学反応による研磨加工を組み合わせた加工（メカノケミカル・ポリッシュ）があるが、ＧａＮ結晶は薬品への耐性が高いため、ケミカル・ポリッシングを用いて研磨を行なうことはできない。したがって、機械的な研磨加工でＧａＮ基板の表面は平坦化する必要がある。 For this reason, the planarization process by grinding | polishing is needed. There are two types of polishing: mechanical polishing (mechanical polishing) and mechanical polishing (chemical mechanical polishing) combined with chemical polishing, but GaN crystals are highly resistant to chemicals. Therefore, polishing cannot be performed using chemical polishing. Therefore, it is necessary to flatten the surface of the GaN substrate by mechanical polishing.
ＧａＮの結晶面のうち、デバイスが形成される側の面は、通常、相対的に硬度の高いＧａ面である。このため、ＧａＮ結晶の研磨にはスラリー（研磨剤）として高硬度のダイヤモンド粒を使わざるを得ない。このような機械的な研磨を行なうことにより、ＧａＮ基板の表面にダメージが形成されやすい。より具体的には、ＧａＮ基板の表面に加工歪みが残りやすく、残留歪みを形成する。しかも、このような歪みは基板の面内方向に分布する傾向がある。 Of the GaN crystal faces, the face on which the device is formed is usually a Ga face with relatively high hardness. For this reason, high-hardness diamond grains must be used as a slurry (abrasive) for polishing GaN crystals. By performing such mechanical polishing, damage is easily formed on the surface of the GaN substrate. More specifically, processing strain tends to remain on the surface of the GaN substrate, and residual strain is formed. Moreover, such strain tends to be distributed in the in-plane direction of the substrate.
機械的研磨によってＧａＮ基板の表面をＡＦＭ（原子間力顕微鏡）によって観察したところ、数十μｍ程度の深さを有するスクラッチ傷が形成されており、基板表面における５０μｍ角のエリア内で評価したＲＭＳ（二乗平均粗さ）値は１．６ｎｍに達していた。 When the surface of the GaN substrate was observed with an AFM (atomic force microscope) by mechanical polishing, scratches having a depth of about several tens of μm were formed, and RMS evaluated in an area of 50 μm square on the substrate surface. The (root mean square roughness) value reached 1.6 nm.
一方、従来の選択横方向成長（ＥＬＯ）において、選択成長用マスクとしてＳｉＯ2マスク２６０２を用い、しかもＧａＮ基板２６０１とほぼ同一面上に配置されていることから、ＳｉＯ2マスク２６０２上に多結晶が析出し、多結晶を起点として新たな転位が発生する場合がある。更に、ＳｉＯ2マスク２６０２と横方向成長したＧａＮとの界面で、熱膨張係数差による応力が生じるため、ＧａＮ結晶の結晶軸が傾き（チルトが生じ）、平坦性が低下する場合もある。 On the other hand, in the conventional epitaxial lateral overgrowth (ELO), the SiO 2 mask 2602 used as a selective growth mask, moreover polycrystalline because it is disposed substantially on the same plane as the GaN substrate 2601, on the SiO 2 mask 2602 May precipitate and new dislocations may be generated starting from the polycrystal. Furthermore, since stress due to the difference in thermal expansion coefficient is generated at the interface between the SiO 2 mask 2602 and the laterally grown GaN, the crystal axis of the GaN crystal is inclined (tilt occurs), and the flatness may be lowered.
本発明は、上記の事情を鑑みてなされたものであり、信頼性の高い窒化物半導体素子を歩留まり良く作製する方法を提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a method of manufacturing a highly reliable nitride semiconductor device with a high yield.
本発明による窒化物半導体素子の製造方法は、研磨加工された主面を有するＧａＮ基板を用意する工程（Ａ）と、前記ＧａＮ基板の主面に平行な上面を有する複数のストライプ状リッジを前記ＧａＮ基板の前記主面に形成する工程（Ｂ）と、５００℃以上の第１の温度で前記ＧａＮ基板を１分以上保持する工程（Ｃ）と、前記第１の温度よりも３０℃以上高い第２の温度で、前記複数のストライプ状リッジの上面に選択的に窒化物半導体結晶を成長させる工程（Ｄ）とを含む。 The method of manufacturing a nitride semiconductor device according to the present invention includes a step (A) of preparing a GaN substrate having a polished main surface, and a plurality of striped ridges having an upper surface parallel to the main surface of the GaN substrate. A step (B) of forming the main surface of the GaN substrate, a step (C) of holding the GaN substrate for 1 minute or more at a first temperature of 500 ° C. or higher, and 30 ° C. or higher than the first temperature. And a step (D) of selectively growing a nitride semiconductor crystal on the upper surfaces of the plurality of striped ridges at a second temperature.
好ましい実施形態において、前記工程（Ｄ）は、各ストライプ状リッジの上面に成長する個々の窒化物半導体結晶を前記上面に平行な方向にも成長させ、相互に連結して１つの層を形成する工程（ｄ１）を含む。 In a preferred embodiment, in the step (D), individual nitride semiconductor crystals grown on the upper surface of each stripe-shaped ridge are also grown in a direction parallel to the upper surface and connected to each other to form one layer. Including step (d1).
好ましい実施形態において、前記工程（Ｃ）は、窒素原子を含むガスを前記ストライプ状リッジの上面に供給する工程（ｃ１）を含む。 In a preferred embodiment, the step (C) includes a step (c1) of supplying a gas containing nitrogen atoms to the upper surface of the stripe ridge.
本発明による他の窒化物半導体素子の製造方法は、研磨加工された主面を有するＧａＮ基板を用意する工程（Ａ）と、前記ＧａＮ基板の主面に平行な上面を有する複数のストライプ状リッジを前記ＧａＮ基板の前記主面に形成する工程（Ｂ）と、第１の温度で第１窒化物半導体結晶を各ストライプ状リッジの上面に選択的に成長させる工程（Ｃ）と、第１の温度よりも高い第２の温度で第２窒化物半導体結晶を前記第１窒化物半導体結晶上に選択的に成長させ、相互に連結して１つの層を形成する工程（Ｄ）とを含む。 Another method of manufacturing a nitride semiconductor device according to the present invention includes a step (A) of preparing a polished GaN substrate and a plurality of striped ridges having an upper surface parallel to the main surface of the GaN substrate. On the main surface of the GaN substrate (B), a step (C) of selectively growing a first nitride semiconductor crystal on the upper surface of each stripe-shaped ridge at a first temperature, A step (D) of selectively growing a second nitride semiconductor crystal on the first nitride semiconductor crystal at a second temperature higher than the temperature and interconnecting them to form one layer.
好ましい実施形態において、前記工程（Ａ）は、ＧａＮ結晶のｃ面に対して傾斜した複数のファセット面を上面に有するＧａＮ基板を用意する工程（ａ１）と、前記ＧａＮ基板の上面を機械的に研磨する平坦化を行い、前記主面を形成する工程（ａ２）とを含む。 In a preferred embodiment, the step (A) includes a step (a1) of preparing a GaN substrate having a plurality of facet surfaces inclined with respect to the c-plane of the GaN crystal on the upper surface, and mechanically moving the upper surface of the GaN substrate. And a step (a2) of performing planarization for polishing and forming the main surface.
好ましい実施形態において、前記工程（Ｃ）を行なう前において、前記ＧａＮ基板の主面のうち、前記複数のストライプ状リッジが形成されていない領域を選択成長用マスクで覆う。 In a preferred embodiment, before performing the step (C), a region of the main surface of the GaN substrate where the plurality of striped ridges are not formed is covered with a selective growth mask.
好ましい実施形態において、前記工程（Ｃ）を行なう前において、前記ＧａＮ基板の主面のうち、前記複数のストライプ状リッジが形成されていない領域と各ストライプ状リッジの側面とを選択成長用マスクで覆う。 In a preferred embodiment, before performing the step (C), a region in which the plurality of stripe-shaped ridges are not formed and a side surface of each stripe-shaped ridge in the main surface of the GaN substrate are selectively grown. cover.
好ましい実施形態において、前記工程（Ｂ）は、前記ストライプ状リッジの上面の幅を１μｍ以上４００μｍ以下の範囲に設定し、かつ、前記ストライプ状リッジの配列ピッチを２μｍ以上５００μｍ以下の範囲に設定する工程を含む。 In a preferred embodiment, in the step (B), the width of the upper surface of the stripe ridge is set in the range of 1 μm to 400 μm, and the arrangement pitch of the stripe ridge is set in the range of 2 μm to 500 μm. Process.
好ましい実施形態において、前記ＧａＮ基板の主面に垂直な方向における前記窒化物半導体結晶の成長速度をａとし、前記主面に平行な方向における前記窒化物半導体層の成長速度ｂとしたとき、比ａ／ｂが１以上である。 In a preferred embodiment, when the growth rate of the nitride semiconductor crystal in a direction perpendicular to the main surface of the GaN substrate is a and the growth rate b of the nitride semiconductor layer in a direction parallel to the main surface is a / b is 1 or more.
好ましい実施形態において、前記比ａ／ｂが１．５以上である。 In a preferred embodiment, the ratio a / b is 1.5 or more.
好ましい実施形態において、活性層を含む窒化物半導体積層構造を前記窒化物半導体層上に形成する工程（Ｅ）と、前記活性層におけるストライプ状特定領域に電流を狭窄するための電流狭窄構造を前記窒化物半導体積層構造の一部に形成する工程（Ｆ）とを更に含む。 In a preferred embodiment, a step (E) of forming a nitride semiconductor multilayer structure including an active layer on the nitride semiconductor layer, and a current confinement structure for confining a current in a stripe-shaped specific region in the active layer are provided. And (F) forming a part of the nitride semiconductor multilayer structure.
好ましい実施形態において、前記工程（Ｅ）は、隣接する２つのストライプ状リッジの間の領域の真上に前記活性層におけるストライプ状特定領域が位置するように前記電流狭窄構造を形成する。 In a preferred embodiment, in the step (E), the current confinement structure is formed such that the stripe specific region in the active layer is located directly above the region between two adjacent stripe ridges.
好ましい実施形態において、前記活性層におけるストライプ状特定領域の中心線を含み、かつ前記ＧａＮ基板の主面に垂直な仮想的な平面に関し、より近い位置にストライプ状リッジが存在する側から前記平面に向かう方向を決定する工程と、前記基板および前記窒化物半導体積層構造に対し、前記方向に沿う力を印加することにより、へき開を行い、それによって共振器端面を形成する工程とを更に含む。 In a preferred embodiment, with respect to a virtual plane that includes the center line of the stripe-shaped specific region in the active layer and is perpendicular to the main surface of the GaN substrate, the plane from the side where the stripe-shaped ridge exists at a closer position. The method further includes a step of determining a direction to go, and a step of cleaving the substrate and the nitride semiconductor multilayer structure by applying a force along the direction to thereby form a resonator end face.
本発明によれば、基板主面に形成したストライプ状リッジの上に選択的に成長させた窒化物半導体結晶の結晶性が向上するため、信頼性の高い窒化物半導体素子が提供される。 According to the present invention, since the crystallinity of the nitride semiconductor crystal selectively grown on the stripe-shaped ridge formed on the main surface of the substrate is improved, a highly reliable nitride semiconductor device is provided.
本発明者らは、機械研磨によってＧａＮ基板の主面に形成される加工歪みやスクラッチ傷の影響を低減する手段として、高温でのサーマルクリーニングが有効であることを見出した。このサーマルクリーニングとは、例えば、熱処理炉（ＭＯＶＰＥ装置でもよい）内にＧａＮ基板を配置し、ＧａＮ等の結晶成長に適した温度よりも低い温度で一定時間ＧａＮ基板を保持する処理である。ＡＦＭ観察の結果、このような熱処理によりＧａＮ基板の研磨面からスクラッチ傷が消失し、ＲＭＳ値が０．６ｎｍまで改善することがわかった。 The present inventors have found that thermal cleaning at high temperature is effective as a means for reducing the influence of processing strain and scratches formed on the main surface of the GaN substrate by mechanical polishing. This thermal cleaning is, for example, a process in which a GaN substrate is placed in a heat treatment furnace (or a MOVPE apparatus), and the GaN substrate is held for a certain time at a temperature lower than a temperature suitable for crystal growth of GaN or the like. As a result of AFM observation, it was found that scratching disappeared from the polished surface of the GaN substrate by such heat treatment, and the RMS value was improved to 0.6 nm.
上記のサーマルクリーニングを、図２６に示す従来の半導体レーザの製造工程に適用すると、ＧａＮ結晶２６０４を選択的に成長する前にＳｉＯ2マスク２６０２上にＧａやＧａＮが析出し、結晶成長の選択性が低下するという問題のあることが、本発明者の実験によってわかった。ＳｉＯ2マスク２６０２上にＧａやＧａＮなどの析出物が形成されると、選択成長に際して、この析出物を起点として新たな転位が発生するという問題が生じる。このような状態で半導体素子を作製した場合、充分に低い転位密度を達成することが難しくなり、素子の製造歩留まりが著しく低下してしまう。 When the thermal cleaning described above is applied to the manufacturing process of the conventional semiconductor laser shown in FIG. 26, Ga or GaN is deposited on the SiO 2 mask 2602 before the GaN crystal 2604 is selectively grown, and the crystal growth selectivity. It has been found by experiments of the present inventor that there is a problem of lowering. When precipitates such as Ga and GaN are formed on the SiO 2 mask 2602, there arises a problem that new dislocations are generated starting from the precipitates during selective growth. When a semiconductor element is manufactured in such a state, it becomes difficult to achieve a sufficiently low dislocation density, and the manufacturing yield of the element is significantly reduced.
本発明者は、ＧａＮ基板の主面にストライプ状リッジを形成し、各リッジの上面から窒化物半導体結晶を選択的に成長させる前に、上記のサーマルクリーニングを行なうことにより、窒化物半導体結晶の品質を向上させられることを見出し、本発明を想到するにいたった。 The present inventor forms a stripe-shaped ridge on the main surface of the GaN substrate, and performs the above-described thermal cleaning before selectively growing the nitride semiconductor crystal from the upper surface of each ridge. The inventors have found that the quality can be improved and have come up with the present invention.
以下、図面を参照しながら本発明の実施形態を詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
（実施形態１）
まず、図１を参照する。図１は、本実施形態による窒化物半導体素子の製造方法を実行することによって作製された半導体レーザの断面を示している。
(Embodiment 1)
First, refer to FIG. FIG. 1 shows a cross section of a semiconductor laser manufactured by executing the nitride semiconductor device manufacturing method according to the present embodiment.
図１の半導体レーザ素子は、主面に複数のストライプ状リッジが形成されたＧａＮ基板１０１と、ＧａＮ基板１０１基板上に成長した半導体積層構造とを有している。ＧａＮ基板１０１の主面のうち、ストライプ状リッジの上面以外の部分はＳｉＮｘ（０＜ｘ＜４／３）から形成されたマスク層１０２で覆われている。各ストライプ状リッジの上面は、基板主面に平行な結晶面を有するシード部１０５として機能し、ストライプ状リッジの間には凹部が形成されている。この凹部は、半導体層などによっては埋め込まれず、ＧａＮ基板１０１の主面と半導体積層構造の底面との間にはエアギャップ１０３が存在している。 The semiconductor laser device of FIG. 1 has a GaN substrate 101 having a plurality of stripe-shaped ridges formed on the main surface, and a semiconductor stacked structure grown on the GaN substrate 101 substrate. A portion of the main surface of the GaN substrate 101 other than the upper surface of the stripe ridge is covered with a mask layer 102 formed of SiNx (0 <x <4/3). The upper surface of each striped ridge functions as a seed portion 105 having a crystal plane parallel to the main surface of the substrate, and a recess is formed between the striped ridges. The recess is not filled with a semiconductor layer or the like, and an air gap 103 exists between the main surface of the GaN substrate 101 and the bottom surface of the semiconductor multilayer structure.
本実施形態では、リッジ上に形成された半導体積層構造が、基板に近い側から、ＧａＮ結晶１０６、ｎ−Ａｌ0.1Ｇａ0.9Ｎ／ＧａＮ超格子コンタクト層１０７、ｎ−Ａｌ0.1Ｇａ0.9Ｎ／ＧａＮ超格子クラッド層１０８、ｎ−ＧａＮ光ガイド層１０９、多重量子井戸（ＭＱＷ）活性層１１０、ｐ−ＧａＮ光ガイド層１１１、ｐ−Ａｌ0.1Ｇａ0.9Ｎ／ＧａＮクラッド層１１２、ｐ−ＧａＮ層１１３を有している。ＭＱＷ活性層１１０は、厚さ３ｎｍのＧａ0.8Ｉｎ0.2Ｎ井戸層と厚さ６ｎｍのＧａＮバリア層とを交互に積層することによって作製される。 In the present embodiment, the semiconductor multilayer structure formed on the ridge has a GaN crystal 106, an n-Al 0.1 Ga 0.9 N / GaN superlattice contact layer 107, and an n-Al 0.1 Ga 0.9 N / GaN from the side close to the substrate. Superlattice cladding layer 108, n-GaN light guide layer 109, multiple quantum well (MQW) active layer 110, p-GaN light guide layer 111, p-Al 0.1 Ga 0.9 N / GaN cladding layer 112, p-GaN layer 113 have. The MQW active layer 110 is fabricated by alternately stacking a Ga 0.8 In 0.2 N well layer having a thickness of 3 nm and a GaN barrier layer having a thickness of 6 nm.
ｐ−ＧａＮ層１１３には、電流および光閉じ込めのためリッジストライプが形成されており、リッジストライプの上面に位置する開口部を備えたＳｉＯ2などからなる絶縁層１１５が半導体積層構造の上面を覆っている。このような構成により、ＭＱＷ活性層１１０のうちの特定の領域にキャリアを注入することが可能になる。ｐ−ＧａＮ層１１３のリッジストライプ上にはｐ電極１１４が形成され、配線電極１１７と接続されている。エッチングによって露出したｎ−Ａｌ0.1Ｇａ0.9Ｎ／ＧａＮ超格子コンタクト層１０７にはｎ電極１１６が形成され、配線電極１１８に接続されている。 The p-GaN layer 113 is formed with a ridge stripe for current and light confinement, and an insulating layer 115 made of SiO 2 or the like having an opening located on the upper surface of the ridge stripe covers the upper surface of the semiconductor multilayer structure. ing. With such a configuration, carriers can be injected into a specific region of the MQW active layer 110. A p-electrode 114 is formed on the ridge stripe of the p-GaN layer 113 and connected to the wiring electrode 117. An n-electrode 116 is formed on the n-Al 0.1 Ga 0.9 N / GaN superlattice contact layer 107 exposed by etching, and is connected to the wiring electrode 118.
本実施形態の半導体レーザでは、ｐ電極１１４とｎ電極１１６との間に電圧を印加すると、ＭＱＷ活性層１１０に向かってｐ電極１１４から正孔が注入され、ｎ電極１１６からは電子が注入される。ｎ電極１１６からｎ−Ａｌ0.1Ｇａ0.9Ｎ／ＧａＮ超格子コンタクト層１０７に注入された電子は、ｎ−Ａｌ0.1Ｇａ0.9Ｎ／ＧａＮ超格子コンタクト層１０７を横方向に流れてから、ｎ−Ａｌ0.1Ｇａ0.9Ｎ／ＧａＮ超格子クラッド層１０８およびｎ−ＧａＮ光ガイド層１０９を経て活性層１１０に注入される。この結果、活性層１１０のキャリア注入領域で利得が生じ、４０８ｎｍの波長でレーザ発振が生じる。 In the semiconductor laser of this embodiment, when a voltage is applied between the p electrode 114 and the n electrode 116, holes are injected from the p electrode 114 toward the MQW active layer 110, and electrons are injected from the n electrode 116. The Electrons injected from the n-electrode 116 into the n-Al 0.1 Ga 0.9 N / GaN superlattice contact layer 107 flow laterally through the n-Al 0.1 Ga 0.9 N / GaN superlattice contact layer 107, and then n-Al It is injected into the active layer 110 through the 0.1 Ga 0.9 N / GaN superlattice cladding layer 108 and the n-GaN light guide layer 109. As a result, a gain occurs in the carrier injection region of the active layer 110, and laser oscillation occurs at a wavelength of 408 nm.
本実施形態では、ＧａＮ基板１０１を電流は流れないため、ＧａＮ基板１０１に不純物をドープしておく必要性はない。また、同様の理由により、ＧａＮ層１０６に対しても、不純物をドープしておく必要は無い。ただし、ＧａＮ基板１０１およびＧａＮ層１０６のいずれについても、ｎ型不純物あるいはｐ型不純物がドープされていてもよい。 In this embodiment, since no current flows through the GaN substrate 101, it is not necessary to dope the GaN substrate 101 with impurities. For the same reason, the GaN layer 106 need not be doped with impurities. However, both the GaN substrate 101 and the GaN layer 106 may be doped with n-type impurities or p-type impurities.
次に、図２から図１２を参照して、図１の半導体レーザを製造する方法の好ましい実施形態を説明する。 Next, a preferred embodiment of the method for manufacturing the semiconductor laser of FIG. 1 will be described with reference to FIGS.
まず、図２に示すＧａＮ基板１０１を用意する。図２の紙面に平行な面は｛１−１００｝面である。ＧａＮ基板１０１の上面（主面）は（０００１）面であり、主面の法線方向は＜０００１＞である。 First, a GaN substrate 101 shown in FIG. 2 is prepared. A plane parallel to the paper surface of FIG. 2 is a {1-100} plane. The upper surface (main surface) of the GaN substrate 101 is the (0001) plane, and the normal direction of the main surface is <0001>.
ＧａＮ基板１０１としては、種々の方法で作製された基板を用いることができるが、本実施形態では、ハイドライドＶＰＥ（Ｈ−ＶＰＥ）により、主面に対して傾斜した複数のファセットを上面に形成するようにＧａＮ層を成長させる工程（ａ１）と、ＧａＮ層の上面を研磨して平坦化することにより、前記主面を形成する工程（ａ２）を行なうことによって作製されたＧａＮ基板を用いる。このような方法で作製したＧａＮ基板にｎ型不純物をドープするには、例えば工程（ａ１）の段階で、ｎ型不純物を含むガスを成長面に供給する方法を採用することができる。本実施形態で使用するＧａＮ基板１０１には、ｎ型ドーパントとして機能する酸素が含まれており、基板主面における平均酸素濃度は１×１０17ｃｍ-3以上である。上記の方法で作製したＧａＮ基板には、比較的高い濃度の酸素がドープされやすく、また、その不純物濃度が基板主面の位置に応じて変動しやすい傾向がある。より具体的に述べれば、基板主面における不純物濃度は、結晶成長中に形成されるファセットの配列周期に応じた周期で変動する。これは、結晶成長中にＧａＮ層に取り込まれる酸素の量が、ファセットに対する位置に応じて異なることに起因して生じると考えられる。 As the GaN substrate 101, a substrate manufactured by various methods can be used. In this embodiment, a plurality of facets inclined with respect to the main surface are formed on the upper surface by hydride VPE (H-VPE). Thus, a GaN substrate produced by performing the step (a1) of growing the GaN layer and the step (a2) of forming the main surface by polishing and planarizing the upper surface of the GaN layer is used. In order to dope an n-type impurity into the GaN substrate manufactured by such a method, for example, a method of supplying a gas containing an n-type impurity to the growth surface in the step (a1) can be employed. The GaN substrate 101 used in this embodiment contains oxygen that functions as an n-type dopant, and the average oxygen concentration in the main surface of the substrate is 1 × 10 17 cm −3 or more. The GaN substrate produced by the above method tends to be doped with a relatively high concentration of oxygen, and the impurity concentration tends to vary depending on the position of the main surface of the substrate. More specifically, the impurity concentration in the main surface of the substrate fluctuates at a period corresponding to the arrangement period of facets formed during crystal growth. This is considered to be caused by the fact that the amount of oxygen taken into the GaN layer during crystal growth differs depending on the position relative to the facet.
上記のＧａＮ基板１０１の主面は、その平坦性を向上させるために研磨されている。ＧａＮ基板の研磨は、メカニカル・ポリッシュ（機械研磨）により行なわれるため、前述したように、ＧａＮ基板１０１の主面には加工歪みが残りやすく、また歪みの大きさに面内分布が生じやすい。更に、メカニカル・ポリッシュの結果、基板表面にはスクラッチ傷が残っている場合がある。 The main surface of the GaN substrate 101 is polished to improve its flatness. Since polishing of the GaN substrate is performed by mechanical polishing (mechanical polishing), as described above, processing strain tends to remain on the main surface of the GaN substrate 101, and in-plane distribution tends to occur in the magnitude of the strain. Furthermore, scratches may remain on the substrate surface as a result of mechanical polishing.
次に、フォトリソグラフィー技術によってストライプ状にパターニングされたレジストマスク２０１を図３に示すようにＧａＮ基板１０１の主面に形成する。レジストマスクの２０１は、ストライプ状リッジのレイアウトを規定するパターンを有している。具体的には、レジストマスク２０１は、＜１−１００＞方向に延びるストライプパターンを規定している。 Next, a resist mask 201 patterned in a stripe shape by photolithography is formed on the main surface of the GaN substrate 101 as shown in FIG. The resist mask 201 has a pattern that defines the layout of the striped ridge. Specifically, the resist mask 201 defines a stripe pattern extending in the <1-100> direction.
この後、Ｃｌ2を用いたドライエッチングにより、ＧａＮ基板１０１の表面のうち、レジストマスク２０１で覆われていない部分をエッチングし、図３に示すようにＧａＮ基板１の表面に凹凸を形成する。凸部は、＜１−１００＞方向に延びるストライプ状リッジであり、その幅は約３μｍである。ストライプ状リッジに挟まれた領域における凹部の幅は約１５μｍである。リッジ高さ（凹部の深さ）は、エッチング時間などによって調整され、例えば１μｍ程度に設定される。ストライプ状リッジの上面の幅は１〜４００μｍの範囲（典型的には１〜５０μｍ）に設定され、ストライプ状リッジの配列ピッチは２μｍ以上５００μｍ以下の範囲（典型的には１〜５０μｍ）に設定される。また、リッジ高さ（凹部の深さ）は、０．２〜５μｍの範囲に設定されることが好ましい。 Thereafter, the portion of the surface of the GaN substrate 101 that is not covered with the resist mask 201 is etched by dry etching using Cl 2 , thereby forming irregularities on the surface of the GaN substrate 1 as shown in FIG. The convex portion is a striped ridge extending in the <1-100> direction, and its width is about 3 μm. The width of the recess in the region sandwiched between the stripe ridges is about 15 μm. The height of the ridge (depth of the recess) is adjusted by the etching time or the like, and is set to about 1 μm, for example. The width of the upper surface of the striped ridge is set in the range of 1 to 400 μm (typically 1 to 50 μm), and the arrangement pitch of the striped ridge is set in the range of 2 to 500 μm (typically 1 to 50 μm). Is done. Moreover, it is preferable that the height of the ridge (the depth of the concave portion) is set in a range of 0.2 to 5 μm.
次に、図４に示すように、レジストマスク２０１を除去した後、プラズマＣＶＤ法を用いて、ＳｉＯ2からなる選択成長用マスク層（厚さ：５〜１０００ｎｍ）１０２をＧａＮ基板１０１に堆積する。本実施形態では、マスク層１０２をＳｉＯ2から形成しているが、マスク層１０２は、ＧａＮの成長が生じにくい材料であれば、他の材料から形成してもよい。例えば、窒化シリコン（ＳｉＮx）、酸化窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、窒化酸化アルミニウム（ＡｌＮＯ）、酸化チタン（ＴｉＯ2）、酸化ガリウム（ＧａＯx）、酸化ジルコニウム（ＺｒＯ2）、酸化ニオブ（Ｎｂ2Ｏ5）、窒化チタン（ＴｉＮ）などの材料からマスク層１０２を好適に形成することができる。マスク層１０２は、複数のストライプ状リッジが形成されていない領域を覆っており、各ストライプ状リッジの側面を覆うことが好ましい。 Next, as shown in FIG. 4, after removing the resist mask 201, a selective growth mask layer (thickness: 5 to 1000 nm) 102 made of SiO 2 is deposited on the GaN substrate 101 using a plasma CVD method. . In the present embodiment, the mask layer 102 is formed of SiO 2, but the mask layer 102 may be formed of other materials as long as GaN does not easily grow. For example, silicon nitride (SiN x ), silicon oxynitride (SiON), aluminum oxide (Al 2 O 3 ), aluminum nitride oxide (AlNO), titanium oxide (TiO 2 ), gallium oxide (GaO x ), zirconium oxide (ZrO) 2 ), the mask layer 102 can be suitably formed from a material such as niobium oxide (Nb 2 O 5 ) or titanium nitride (TiN). The mask layer 102 covers a region where a plurality of stripe ridges are not formed, and preferably covers the side surfaces of each stripe ridge.
次に、図５に示すようにマスク層１０２上に平坦化レジスト５０１を堆積した後、図６に示すようにリッジの上面（頂上部）が露出するまでレジスト５０１のエッチバックを行なう。このエッチバックは、例えばＯ2プラズマを用いたドライエッチングによって行なうことができる。本実施形態では、平坦化レジスト５０１によってストライプ状リッジを覆った後、エッチバックを行なっているが、平坦化レジスト以外の材料でストライプ状リッジを覆ってもよい。 Next, after depositing a planarizing resist 501 on the mask layer 102 as shown in FIG. 5, the resist 501 is etched back until the upper surface (top) of the ridge is exposed as shown in FIG. This etch back can be performed by dry etching using, for example, O 2 plasma. In this embodiment, the striped ridge is covered with the planarizing resist 501 and then etched back. However, the striped ridge may be covered with a material other than the planarizing resist.
次に、リッジの上面が露出した状態でＳＦ6を用いたドライエッチングを行なうことにより、図７に示すように、マスク層１０２のうちリッジ上面に位置する部分を除去し、リッジ頂上部におけるＧａＮ面（シード部１０５として機能する結晶面）を露出させる。その後、図８に示すように、有機溶剤等を用いてレジスト６０１を除去する。 Next, dry etching using SF 6 is performed with the upper surface of the ridge exposed, thereby removing the portion of the mask layer 102 located on the upper surface of the ridge as shown in FIG. The face (crystal face that functions as the seed portion 105) is exposed. Thereafter, as shown in FIG. 8, the resist 601 is removed using an organic solvent or the like.
その後、図９に示すように、露出したＧａＮ面を種結晶（シード部１０５）としてＭＯＶＰＥ法によってＧａＮ層１０６を成長させるが、本実施形態では、その前に、図８に示す状態のＧａＮ基板１０１に対して、以下に示す特殊な熱処理を実行する。 Thereafter, as shown in FIG. 9, the GaN layer 106 is grown by the MOVPE method using the exposed GaN surface as a seed crystal (seed portion 105). In this embodiment, the GaN substrate in the state shown in FIG. The following special heat treatment is performed on 101.
具体的には５００〜１１００℃程度のサーマルクリーニング（熱処理）を行なう。本実施形態では、７５０℃で１分以上、望ましくは５分以上（例えば１０分）の熱処理を行なう。この熱処理を行なっている間、窒素原子（Ｎ）を含むガス（Ｎ2、ＮＨ3、ヒドラジンなど）を基板表面に供給することが好ましい。このような熱処理により、ＧａＮ基板１０１の表面近傍に存在する加工歪みやスクラッチ傷を低減することができる。この熱処理の温度の上限は、次に行なうＧａＮ結晶の成長温度よりも低い値に設定する。より具体的には、ＧａＮ結晶１０６の成長温度よりも３０℃程度以上低い温度で熱処理を行なうことが好ましい。 Specifically, thermal cleaning (heat treatment) at about 500 to 1100 ° C. is performed. In this embodiment, heat treatment is performed at 750 ° C. for 1 minute or longer, desirably 5 minutes or longer (for example, 10 minutes). During this heat treatment, a gas containing nitrogen atoms (N) (N 2 , NH 3 , hydrazine, etc.) is preferably supplied to the substrate surface. Such heat treatment can reduce processing strain and scratches existing near the surface of the GaN substrate 101. The upper limit of the heat treatment temperature is set to a value lower than the growth temperature of the next GaN crystal. More specifically, the heat treatment is preferably performed at a temperature lower by about 30 ° C. than the growth temperature of the GaN crystal 106.
熱処理前における基板表面のスクラッチ傷をＡＦＭで評価すると、その深さは数十μｍ程度であり、ＲＭＳ値（５０μｍ角エリアでの値）は１．６ｎｍであったが、上述の熱処理を行うことにより、ＧａＮ基板１０１の表面におけるスクラッチ傷が消失し、ＲＭＳ値が０．６ｎｍまで改善できた。ただし、このような熱処理を長時間行なうと、基板主面の平坦性が却って大きくなるという問題がある。 When scratch scratches on the substrate surface before heat treatment are evaluated by AFM, the depth is about several tens of μm and the RMS value (value in a 50 μm square area) is 1.6 nm. As a result, scratches on the surface of the GaN substrate 101 disappeared, and the RMS value was improved to 0.6 nm. However, when such heat treatment is performed for a long time, there is a problem that the flatness of the main surface of the substrate increases.
本実施形態では、図８に示すように、複数のストライフ状開口部が形成されたマスク層１０２で主面が覆われたＧａＮ基板１０１の露出した部分（シード部１０５として機能するリッジの上面）からスクラッチ傷を消失させることができる。なお、図３に示すレジスト２０１を除去した後、マスク層１０２を堆積する前において、上述のサーマルクリーニングを行なうことも可能であるが、本実施形態では、マスク層１０２によって主面の大部分が覆われた状態のＧａＮ基板１０１に対してサーマルクリーニングを行なう。主面の全体が露出した状態のＧａＮ基板１０１に対してサーマルクリーニングを行なうと、ＧａＮ基板１０１の主面からスクラッチ傷を消失させることはできるが、基板主面に緩やかな凹凸（うねり）が形成される結果、その上方に形成する活性層に凹凸が生じる。このため、例えば、半導体レーザ素子の場合、導波損失の増大による外部微分量子効率の低下という問題が生じる。このため、サーマルクリーニングは、ストライプ状開口部を有するマスク層１０２で基板主面を覆ってから行なうことが好ましい。 In this embodiment, as shown in FIG. 8, the exposed portion of the GaN substrate 101 whose main surface is covered with the mask layer 102 in which a plurality of strife-like openings are formed (the upper surface of the ridge that functions as the seed portion 105). ) Scratches can be eliminated. Although the above-described thermal cleaning can be performed after removing the resist 201 shown in FIG. 3 and before depositing the mask layer 102, in the present embodiment, most of the main surface is formed by the mask layer 102. Thermal cleaning is performed on the covered GaN substrate 101. When thermal cleaning is performed on the GaN substrate 101 with the entire main surface exposed, scratches can be eliminated from the main surface of the GaN substrate 101, but loose irregularities (swells) are formed on the main surface of the substrate. As a result, irregularities occur in the active layer formed thereabove. For this reason, for example, in the case of a semiconductor laser element, there arises a problem of a decrease in external differential quantum efficiency due to an increase in waveguide loss. Therefore, the thermal cleaning is preferably performed after the main surface of the substrate is covered with the mask layer 102 having the stripe-shaped openings.
上記のサーマルクリーニングの後、ＭＯＶＰＥ法により、例えば１０６０℃でＧａＮをシード部１０５上に選択的に成長させ、図９に示すＧａＮ結晶１０６を形成する。ＧａＮ結晶１０６の成長は、図１０に示すように前述の凹部が形成されている領域の上方で合体し、１つの連続したＧａＮ層を形成するまで行う。 After the above-described thermal cleaning, GaN is selectively grown on the seed portion 105, for example, at 1060 ° C. by the MOVPE method to form the GaN crystal 106 shown in FIG. The growth of the GaN crystal 106 is performed until the GaN crystal 106 is united above the region where the above-described recesses are formed as shown in FIG. 10 to form one continuous GaN layer.
次に、図１１に示すように、ｎ−Ａｌ0.1Ｇａ0.9Ｎ／ＧａＮ超格子コンタクト層１０７、ｎ−Ａｌ0.1Ｇａ0.9Ｎ／ＧａＮ超格子クラッド層１０８、ｎ−ＧａＮ光ガイド層１０９、多重量子井戸（ＭＱＷ）活性層１１０、ｐ−ＧａＮ光ガイド層１１１、ｐ−Ａｌ0.1Ｇａ0.9Ｎ／ＧａＮクラッド層１１２、ｐ−ＧａＮ層１１３を順次堆積する。 Next, as shown in FIG. 11, the n-Al 0.1 Ga 0.9 N / GaN superlattice contact layer 107, the n-Al 0.1 Ga 0.9 N / GaN superlattice cladding layer 108, the n-GaN light guide layer 109, the multiple quantum sequentially depositing a well (MQW) active layer 110, p-GaN optical guide layer 111, p-Al 0.1 Ga 0.9 N / GaN cladding layer 112, p-GaN layer 113.
その後、図１に示すように、ｐ−ＧａＮ層１１３とｐ−Ａｌ0.1Ｇａ0.9Ｎ／ＧａＮクラッド層１１２を幅１．７μｍ程度のリッジストライプ状に加工し、リッジストライプの両脇を絶縁膜１１３で覆って電流（キャリア）注入領域を形成する。電流注入領域は、エアギャップ１０３の上部の転位の少ない領域に形成されることが好ましい。電流注入領域は、合体部に形成されるボイド１０４の真上の位置から外れた位置に形成することが好ましい。 Thereafter, as shown in FIG. 1, the p-GaN layer 113 and the p-Al 0.1 Ga 0.9 N / GaN cladding layer 112 are processed into a ridge stripe shape having a width of about 1.7 μm, and both sides of the ridge stripe are formed on the insulating film 113. Then, a current (carrier) injection region is formed. The current injection region is preferably formed in a region with little dislocation above the air gap 103. The current injection region is preferably formed at a position deviating from a position directly above the void 104 formed in the merged portion.
ＳｉＯ2１１５の開口部のｐ−ＧａＮ層１１３表面にはｐ電極１１４が、さらに、ｐ電極１１４とＳｉＯ2１１５の一部上は配線電極１１７が設けられている。また、ｎ−Ａｌ0.1Ｇａ0.9Ｎ／ＧａＮ超格子コンタクト層１０７の一部が露出するまでエッチングを行った表面には、ｎ電極１１６と配線電極１１８が形成されている。 P electrode 114 to the p-GaN layer 113 surface of the opening of the SiO 2 115 is further on some of the p-electrode 114 and the SiO 2 115 is a wiring electrode 117 is provided. An n electrode 116 and a wiring electrode 118 are formed on the surface etched until a part of the n-Al 0.1 Ga 0.9 N / GaN superlattice contact layer 107 is exposed.
本実施形態では、転位密度は５×１０6ｃｍ-2程度のＧａＮ基板１０１を用いているが、横方向成長（ラテラル成長）により形成したＧａＮ結晶１０６にける転位密度を基板における転位密度よりも１桁以上低減することができる。また、ＧａＮ結晶１０６のチルト（この場合は、Ｃ軸＜０００１＞の傾き）も小さく、合体部における刃状転位の新たな発生を防止できる。 In this embodiment, the GaN substrate 101 having a dislocation density of about 5 × 10 6 cm −2 is used, but the dislocation density in the GaN crystal 106 formed by lateral growth (lateral growth) is higher than the dislocation density in the substrate. It can be reduced by one digit or more. Further, the tilt of the GaN crystal 106 (in this case, the tilt of the C-axis <0001>) is small, and new generation of edge dislocations in the merged portion can be prevented.
以下、図１２（ａ）から（ｄ）を参照して、ＧａＮ結晶１０６の成長について詳細を説明する。 Hereinafter, the growth of the GaN crystal 106 will be described in detail with reference to FIGS.
まず、図１２（ａ）を参照する。図１２（ａ）は、図８に相当する断面図である。図１２（ａ）に示すリッジまたは凹部が形成されたＧａＮ基板１０１上に、ＭＯＶＰＥ法によってＧａＮ結晶１０６を成長させると、マスク層１０２で覆われた領域にはＧａＮのエピタキシャル成長は生じず、マスク層１０２の開口部を介して露出したＧａＮ基板１０１のシード部１０５に選択的なエピタキシャル成長が進行する。シード部１０５は、基板主面と同一の（０００１）面であり、各々が約３μｍ程度の幅を有するストライプ形状を有している。シード部１０５の幅とエアギャップ１０３の幅（つまり凹部の幅）は、１：３以上、好ましくは１：４以上にすることが好ましい。 First, reference is made to FIG. FIG. 12A is a cross-sectional view corresponding to FIG. When the GaN crystal 106 is grown by the MOVPE method on the GaN substrate 101 in which the ridge or the recess shown in FIG. 12A is formed, the GaN epitaxial growth does not occur in the region covered with the mask layer 102, and the mask layer Selective epitaxial growth proceeds to the seed portion 105 of the GaN substrate 101 exposed through the opening 102. The seed part 105 has the same (0001) plane as the main surface of the substrate, and has a stripe shape each having a width of about 3 μm. The width of the seed portion 105 and the width of the air gap 103 (that is, the width of the concave portion) is 1: 3 or more, preferably 1: 4 or more.
このようにしてＧａＮ結晶１０６を成長させるとき、図１２（ｂ）に示すように多結晶ＧａＮ１２０１が凹部のマスク層１０２上に析出する場合がある。特に、本実施形態では、ＧａＮ結晶１０６を形成する前に熱処理（サーマルクリーニング）を行なうため、凹部のマスク層１０２上にＧａやＧａＮのドロップレットが付着する場合がある。そのような場合、それを起点としてＧａＮがマスク層１０２上にも成長しやすくなる。しかし、析出する多結晶ＧａＮ１２０１はリッジの高さに比べて小さいため、リッジ頂上のシード部１０５から成長するＧａＮ結晶１０６の結晶性に悪影響を与えることはない。 When the GaN crystal 106 is grown in this manner, polycrystalline GaN 1201 may be deposited on the mask layer 102 in the recess as shown in FIG. In particular, in this embodiment, since heat treatment (thermal cleaning) is performed before the GaN crystal 106 is formed, Ga or GaN droplets may adhere to the mask layer 102 in the recess. In such a case, GaN easily grows on the mask layer 102 starting from that point. However, since the deposited polycrystalline GaN 1201 is smaller than the height of the ridge, it does not adversely affect the crystallinity of the GaN crystal 106 grown from the seed portion 105 on the top of the ridge.
図１２（ｃ）に示すように、ＧａＮ結晶１０６を縦および横方向に成長させることにより、図１２（ｄ）に示すように、隣接する２つのリッジ上に成長したＧａＮ結晶１０６が合体して１層の窒化物半導体層が形成される。ＧａＮ結晶１０６が合体した位置には合体部分１２０２が形成される。なお、図１２（ｃ）に示す「ａ」は、ＧａＮ結晶１０６の縦方向のサイズ（厚さ）を示し、「ｂ」は、ＧａＮ結晶１０６のうち横方向に成長した領域のサイズ（幅）を示している。 As shown in FIG. 12C, by growing the GaN crystal 106 in the vertical and horizontal directions, as shown in FIG. 12D, the GaN crystals 106 grown on two adjacent ridges are combined. One nitride semiconductor layer is formed. A merged portion 1202 is formed at the position where the GaN crystal 106 is merged. Note that “a” shown in FIG. 12C indicates the vertical size (thickness) of the GaN crystal 106, and “b” indicates the size (width) of the laterally grown region of the GaN crystal 106. Is shown.
図１５（ａ）は、基板表面にストライプ状リッジを形成しない従来技術において、ＧａＮ結晶成長の様子を模式的に示す断面図であり、図１５（ｂ）は、本実施形態において、ＧａＮ結晶成長の様子を模式的に示す断面図である。 FIG. 15A is a cross-sectional view schematically showing the state of GaN crystal growth in the prior art in which a stripe ridge is not formed on the substrate surface, and FIG. 15B is a GaN crystal growth in this embodiment. It is sectional drawing which shows the mode of.
マスク層またはＧａＮ結晶の表面に飛来した分子は、吸着→マイクレーション→蒸発または結晶化の流れで示される挙動を示す。このとき、マスク層上にＧａのドロップレットが析出していると、ドロップレットに衝突した分子はドロップレットと一体化し、多結晶ＧａＮを成長させる。 Molecules that have come to the surface of the mask layer or the GaN crystal exhibit the behavior indicated by the flow of adsorption → micronation → evaporation or crystallization. At this time, if Ga droplets are deposited on the mask layer, the molecules that collide with the droplets are integrated with the droplets to grow polycrystalline GaN.
しかし、本実施形態では、図１５（ｂ）に示すように、ＧａＮ結晶１０６は、マスク層１０２上に析出した多結晶ＧａＮ１２０１とは衝突しないため、多結晶ＧａＮ１２０１によって結晶性が低下することはない。その結果、最終的に得られる素子特性のばらつきも低減でき、素子の製造歩留まりを向上させることができる。 However, in this embodiment, as shown in FIG. 15B, the GaN crystal 106 does not collide with the polycrystalline GaN 1201 deposited on the mask layer 102, so that the crystallinity is not lowered by the polycrystalline GaN 1201. . As a result, variations in element characteristics finally obtained can be reduced, and the manufacturing yield of elements can be improved.
合体部分１２０２には、ボイド１０４が形成され、転位などの欠陥が多いため、その真上に成長した半導体層に悪影響を与える。このため、図１に示す半導体レーザ素子の発光部（電流注入領域）は、図１２（ｄ）に示す合体部分１２０２の真上からはシフトした位置に配置されることが好ましい。 Since the void 104 is formed in the merged portion 1202 and there are many defects such as dislocations, it adversely affects the semiconductor layer grown immediately above. Therefore, the light emitting portion (current injection region) of the semiconductor laser element shown in FIG. 1 is preferably arranged at a position shifted from directly above the merged portion 1202 shown in FIG.
さらに、従来のＥＬＯＧでは、図２６に示すＳｉＯ2マスク２６０２と横方向成長したＧａＮ２６０４との界面で、熱膨張係数差による応力が生じ、ＧａＮ結晶の結晶軸が傾き（チルトが生じ）、平坦性が低下する場合があるが、本実施形態によれば、そのような問題が生じない。 Further, in the conventional ELOG, stress due to the difference in thermal expansion coefficient is generated at the interface between the SiO 2 mask 2602 and the laterally grown GaN 2604 shown in FIG. 26, the crystal axis of the GaN crystal is tilted (tilt occurs), and flatness However, according to the present embodiment, such a problem does not occur.
図１２（ｂ）に示す工程の前に熱処理を行なう目的のひとつは、ＧａＮ基板１０１の表面近傍に存在する加工歪みやスクラッチ傷の影響の低減であるが、他の目的は、横方向成長の側壁の平坦性の改善である。熱処理を行わないでＧａＮ層を成長した場合、シード部１０５に局所的に存在する歪みの影響を受け、横方向成長の側壁（本実施例の場合は｛１１−２０｝面に相当）にうねりを生じる。 One of the purposes of performing the heat treatment before the step shown in FIG. 12B is to reduce the influence of processing strain and scratches existing in the vicinity of the surface of the GaN substrate 101, but the other purpose is to perform lateral growth. This is an improvement in the flatness of the side wall. When the GaN layer is grown without performing heat treatment, it is affected by the strain locally present in the seed portion 105, and undulates on the laterally grown side wall (corresponding to {11-20} plane in this embodiment). Produce.
図１３（ａ）は、このような「うねり」を示している。このような「うねり」がある場合、図１２（ｄ）に示す合体部にずれが生じやすく、合体部において刃状転位が発生する。うねりが形成されると、新たに生じた刃状転位の面積が大きくなってしまう。 FIG. 13A shows such “swell”. When such “swell” is present, the coalesced portion shown in FIG. 12D is likely to be displaced, and edge dislocations occur in the coalesced portion. When waviness is formed, the area of newly generated edge dislocations becomes large.
本実施形態では、熱処理による歪み除去工程を付加することにより、図１３（ｂ）に示すように、うねりのない平坦性に優れた側壁を得ることができる。 In the present embodiment, by adding a strain removing process by heat treatment, as shown in FIG. 13B, a sidewall having excellent flatness without waviness can be obtained.
図１４は、本実施形態におけるＧａＮ層１０６の上面を示す光学顕微鏡写真と断面模式図である。図からわかるように、合体部の直線性は良好であり、うねりのない結晶が得られている。 FIG. 14 is an optical micrograph and a schematic cross-sectional view showing the upper surface of the GaN layer 106 in the present embodiment. As can be seen from the figure, the linearity of the coalesced portion is good, and crystals without waviness are obtained.
このように、本実施形態によれば、ＧａＮ基板の表面に局所的に存在する、研磨加工等により発生するような歪みを除去でき、かつ転位密度の少ない窒化物半導体を歩留まりよく実現することができる。 As described above, according to the present embodiment, it is possible to remove a strain that is locally present on the surface of the GaN substrate and that is generated by polishing or the like, and to realize a nitride semiconductor with a low dislocation density with a high yield. it can.
図１６は、ＧａＮ層１０６の一部断面を拡大した電子顕微鏡写真（ＳＥＭ）と、カソードルミネッセンス（ＣＬ）により評価した転位密度の分布とを示している。ＳＥＭからわかるように、合体部１２０２には、エアギャップ１０３につながった小さなボイド１０４が形成されている。また、転位密度のグラフからわかるように、シード部１０５から横方向に成長した部分（ウィング部）の転位密度は、ＧａＮ基板１０１における転位密度（５×１０5ｃｍ-2程度）よりも低い値（２×１０5ｃｍ-2程度）に低減され、また、合体部１２０２における刃状転位の生成も抑制されている。 FIG. 16 shows an electron micrograph (SEM) in which a partial cross section of the GaN layer 106 is enlarged, and a dislocation density distribution evaluated by cathodoluminescence (CL). As can be seen from the SEM, a small void 104 connected to the air gap 103 is formed in the merged portion 1202. Further, as can be seen from the graph of dislocation density, the dislocation density of the portion (wing portion) grown laterally from the seed portion 105 is lower than the dislocation density (about 5 × 10 5 cm −2 ) in the GaN substrate 101. (About 2 × 10 5 cm −2 ), and generation of edge dislocations in the merged portion 1202 is also suppressed.
本発明では、ＧａＮ基板にストライプ状リッジを形成し、その上に窒化物半導体結晶を選択的に成長するが、特開２００２−９００４号公報には、サファイア基板上に形成したＧａＮ膜にストライプ状リッジを形成した後、ＧａＮ系結晶を選択的に成長させる方法が記載されている。このような方法では、ＭＯＣＶＤ法等によってサファイア基板上に成長させたＧａＮを用いているため、その最表面に加工歪み等は存在せず、あえて熱処理する必要はなかった。 In the present invention, a stripe ridge is formed on a GaN substrate, and a nitride semiconductor crystal is selectively grown on the ridge. JP-A-2002-9004 discloses a stripe shape on a GaN film formed on a sapphire substrate. A method for selectively growing a GaN-based crystal after forming a ridge is described. In such a method, since GaN grown on a sapphire substrate by MOCVD method or the like is used, there is no processing strain on the outermost surface, and it is not necessary to perform heat treatment.
一方、サファイア基板を用いると、その上部に堆積するＧａＮ層は大きな圧縮歪みを受けるため、サファイア基板上に成長できるＧａＮ層の厚さには限度（例えば７μｍ程度）があった。従って、サファイア基板上にＧａＮ層を形成する場合は、主面に垂直な方向（例えば＜０００１＞方向）の成長速度に対し、主面に平行な方向（例えば、＜１１−２０＞方向＞の成長速度を相対的に増加させる必要があった。 On the other hand, when a sapphire substrate is used, the GaN layer deposited on the sapphire substrate is subjected to a large compressive strain, so that the thickness of the GaN layer that can be grown on the sapphire substrate is limited (for example, about 7 μm). Therefore, when a GaN layer is formed on a sapphire substrate, the growth rate in a direction perpendicular to the main surface (for example, <0001> direction) is parallel to the main surface (for example, <11-20> direction). It was necessary to increase the growth rate relatively.
基板の主面に垂直な方向（横方向）の成長速度を増加させる方法としては、反応種のマイグレーションを促進させることが有効である。具体的には、以下の方法がある。 As a method for increasing the growth rate in the direction perpendicular to the main surface of the substrate (lateral direction), it is effective to promote migration of reactive species. Specifically, there are the following methods.
（１）成長圧力を下げる（例えば２００Ｔｏｒｒに低下させる）。 (1) Lower the growth pressure (for example, lower to 200 Torr).
（２）Ｖ族原料（ＮＨ3）の供給量を下げる。 (2) Lower the supply amount of the group V raw material (NH 3 ).
主面に垂直な方向における成長速度をａ、主面に平行な方向における成長速度ｂとしたとき、上記の方法を用いて結晶成長を行うと、比ａ／ｂの値は１より小さくなることがわかった。このように比ａ／ｂの値が１よりも小さくなる成長条件下では、Ｖ族元素（Ｎ）の実効的な分圧が低下するため、Ｎの空孔の発生が懸念され、成長するＧａＮ結晶の品質は十分とは言えない。この条件で成長したＧａＮ結晶をフォトルミネッセンス（ＰＬ）で評価した結果、Ｎの空孔が関与した発光であるブルーバンド発光（波長４２０ｎｍ近傍）が観測されている。 Assuming that the growth rate in the direction perpendicular to the main surface is a and the growth rate b in the direction parallel to the main surface, the ratio a / b becomes smaller than 1 when crystal growth is performed using the above method. I understood. In this way, under the growth conditions in which the value of the ratio a / b is smaller than 1, the effective partial pressure of the group V element (N) is lowered, so there is a concern about the generation of N vacancies and the growing GaN The quality of the crystals is not sufficient. As a result of evaluating the GaN crystal grown under these conditions by photoluminescence (PL), blue band emission (near wavelength of 420 nm), which is emission involving N vacancies, is observed.
本発明では、基板にＧａＮを用いるため、上記のサファイア基板を用いる場合の成長条件（ａ／ｂ＜１）を採用する必要がない。従って、成長圧力および／またはＶ族原料の供給量を高めることにより、リッジ上に選択的成長させる窒化物半導体の結晶品質を良好にすることができる。本発明では、比ａ／ｂの値は１以上に設定することが好ましく、１．５以上に設定することが更に好ましい。 In the present invention, since GaN is used for the substrate, it is not necessary to adopt the growth conditions (a / b <1) when the sapphire substrate is used. Therefore, the crystal quality of the nitride semiconductor that is selectively grown on the ridge can be improved by increasing the growth pressure and / or the supply amount of the group V raw material. In the present invention, the value of the ratio a / b is preferably set to 1 or more, and more preferably set to 1.5 or more.
このように比ａ／ｂが１以上となる条件下で成長したＧａＮ結晶について、ブルーバンド発光は観測されなかった。 Thus, no blue band emission was observed for the GaN crystal grown under the condition where the ratio a / b was 1 or more.
図１７（ａ）および（ｂ）は、リッジ上に選択的に成長させたＧａＮ結晶におけるＣ軸の配向性をｘ線回折装置で評価した結果を示している。図１７（ｃ）は、リッジ上に選択的に成長したＧａＮ結晶におけるチルトを示す断面図である。図１７（ａ）は、比ａ／ｂが１以上となる条件で成長したＧａＮ結晶（実施例）におけるＣ軸の配向性を示し、図１７（ｂ）が比較例（比ａ／ｂが０．９程度の条件で成長したＧａＮ結晶）におけるＣ軸の配向性を示している。 FIGS. 17A and 17B show the results of evaluating the orientation of the C axis in a GaN crystal selectively grown on a ridge using an x-ray diffractometer. FIG. 17C is a cross-sectional view showing the tilt in the GaN crystal selectively grown on the ridge. FIG. 17A shows the orientation of the C axis in a GaN crystal (Example) grown under the condition that the ratio a / b is 1 or more, and FIG. 17B shows the comparative example (the ratio a / b is 0). This shows the orientation of the C axis in a GaN crystal grown under about .9 conditions.
図１７（ａ）からわかるように、実施例におけるＣ軸の配向性は良好であり、分布を示すカーブの半値全幅は４０ａｒｃｓｅｃ以下と小さい。また、結晶方位のチルト角度も３７ａｒｃｓｅｃであり、ウイング部におけるＣ軸の傾きが小さいことがわかる。 As can be seen from FIG. 17A, the orientation of the C axis in the example is good, and the full width at half maximum of the curve indicating the distribution is as small as 40 arcsec or less. Further, the tilt angle of the crystal orientation is also 37 arcsec, and it can be seen that the C-axis tilt in the wing portion is small.
これに対して従来例では、図１７（ｂ）からわかるように、Ｃ軸配向性の分布をカーブの半値全幅は１０４ａｒｃｓｅｃと大きい。また、結晶方位のチルト角度も１７３ａｒｃｓｅｃと大きく、ウイング部の配向性が相対的に低いことがわかる。 On the other hand, in the conventional example, as can be seen from FIG. 17B, the full width at half maximum of the C-axis orientation distribution is as large as 104 arcsec. Further, it can be seen that the tilt angle of the crystal orientation is as large as 173 arcsec, and the orientation of the wing portion is relatively low.
このように、比ａ／ｂが１以上となる成長条件を採用することにより、転位密度が小さく、また配向性に優れたＧａＮ結晶１０６を得ることができる。 As described above, by adopting the growth condition in which the ratio a / b is 1 or more, the GaN crystal 106 having a low dislocation density and excellent orientation can be obtained.
（実施形態２）
次に、図面を参照しながら、本発明による窒化物半導体素子の製造方法の第２の実施形態を説明する。本実施形態が前述の実施形態と異なる点は、ＧａＮ基板１０１のストライプ状リッジの上にＧａＮ結晶を成長させる工程にある。図１８は、本実施形態の製造方法によって作製された半導体レーザの断面を示している。
(Embodiment 2)
Next, a second embodiment of the method for manufacturing a nitride semiconductor device according to the present invention will be described with reference to the drawings. The present embodiment is different from the above-described embodiment in the step of growing a GaN crystal on the stripe ridge of the GaN substrate 101. FIG. 18 shows a cross section of a semiconductor laser manufactured by the manufacturing method of this embodiment.
以下、図１９（ａ）から（ｄ）を参照しながら、本実施形態の製造方法に特徴的な点を詳細に説明する。 Hereinafter, the characteristic points of the manufacturing method of the present embodiment will be described in detail with reference to FIGS.
まず、図１９（ａ）を参照する。図１９（ａ）は、図８に相当する断面図である。図１９（ａ）に示すリッジまたは凹部が形成されたＧａＮ基板１０１上に、ＭＯＶＰＥ法によって１０００℃で第１ＧａＮ結晶１８０１を成長させると、マスク層１０２で覆われた領域にはＧａＮのエピタキシャル成長は生じず、マスク層１０２の開口部を介して露出したＧａＮ基板１０１のシード部１０５に選択的なエピタキシャル成長が進行する。シード部１０５は、基板主面と同一の（０００１）面であり、各々が約３μｍ程度の幅を有するストライプ形状を有している。第１ＧａＮ結晶１８０１の厚さ（Ｃ軸方向サイズ）は例えば０．５μｍ、ストライプ幅は約０．２５μｍに設定される。 First, refer to FIG. FIG. 19A is a cross-sectional view corresponding to FIG. When the first GaN crystal 1801 is grown at 1000 ° C. by the MOVPE method on the GaN substrate 101 in which the ridge or the recess shown in FIG. 19A is formed, GaN epitaxial growth occurs in the region covered with the mask layer 102. First, selective epitaxial growth proceeds to the seed portion 105 of the GaN substrate 101 exposed through the opening of the mask layer 102. The seed part 105 has the same (0001) plane as the main surface of the substrate, and has a stripe shape each having a width of about 3 μm. The thickness (C-axis direction size) of the first GaN crystal 1801 is set to 0.5 μm, for example, and the stripe width is set to about 0.25 μm.
その後、ＭＯＶＰＥの成長温度を１０５０℃まで上昇することにより、図１９（ｃ）に示すように、第１ＧａＮ結晶１８０１上に第２ＧａＮ結晶１８０２を成長させる。こうして、図１９（ｄ）に示すように、隣接する第１ＧａＮ結晶１８０１上に成長した第２ＧａＮ結晶１８０２が合体して１層の窒化物半導体層が形成される。第２ＧａＮ結晶１８０２が合体した位置には合体部分１８０４が形成される。 Thereafter, by raising the growth temperature of MOVPE to 1050 ° C., a second GaN crystal 1802 is grown on the first GaN crystal 1801 as shown in FIG. Thus, as shown in FIG. 19D, the second GaN crystals 1802 grown on the adjacent first GaN crystals 1801 are combined to form a single nitride semiconductor layer. A merged portion 1804 is formed at the position where the second GaN crystal 1802 is merged.
こうして形成された窒化物半導体層は、マスク層１０２上に析出した多結晶ＧａＮ１２０１とは衝突しないため、多結晶ＧａＮ１２０１によって結晶性が低下することはない。その結果、最終的に得られる素子特性のばらつきも低減でき、素子の製造歩留まりを向上させることができる。第１ＧａＮ結晶１８０１の成長温度（第１成長温度）は、７００℃以上１１００℃以下の範囲に設定されることが好ましく、第２ＧａＮ結晶１８０２の成長温度（第２成長温度）は、９００℃以上１２００℃以下の範囲にあって第１成長温度よりも高い温度に設定されることが好ましい。 The nitride semiconductor layer formed in this way does not collide with the polycrystalline GaN 1201 deposited on the mask layer 102, so that the crystallinity is not lowered by the polycrystalline GaN 1201. As a result, variations in element characteristics finally obtained can be reduced, and the manufacturing yield of elements can be improved. The growth temperature (first growth temperature) of the first GaN crystal 1801 is preferably set in the range of 700 ° C. or higher and 1100 ° C. or lower, and the growth temperature (second growth temperature) of the second GaN crystal 1802 is 900 ° C. or higher and 1200 ° C. It is preferable to set the temperature within a range of 0 ° C. or lower and higher than the first growth temperature.
この後の工程は、実施形態１について行なった工程と同様の工程を行なうことにより、図１８に示す半導体レーザ装置を得ることができる。 Subsequent steps are similar to those performed in the first embodiment, whereby the semiconductor laser device shown in FIG. 18 can be obtained.
電流注入領域を規定するリッジストライプ（電流狭窄構造）は、エアギャップ１０３の上部において転位の少ない領域に形成されており、ボイド１０４の直上領域は避けて形成されることが好ましい。 The ridge stripe (current confinement structure) that defines the current injection region is formed in a region with few dislocations above the air gap 103, and is preferably formed avoiding the region directly above the void 104.
ＧａＮ基板１０１の転位密度は、５×１０6ｃｍ-2程度であるが、横方向成長（ラテラル成長）させた領域の転位密度を１桁半程度低減することができる。また、ＧａＮ結晶のチルト（Ｃ軸＜０００１＞の傾き）が著しく小さく、合体部１８０４における刃状転位の新たな発生を防止できる。 The dislocation density of the GaN substrate 101 is about 5 × 10 6 cm −2 , but the dislocation density in the region grown in the lateral direction (lateral growth) can be reduced by about one and a half digits. Further, the tilt of the GaN crystal (the tilt of the C axis <0001>) is extremely small, and new generation of edge dislocations in the merged portion 1804 can be prevented.
本実施形態で、第１の成長温度で第１ＧａＮ結晶１８０１を成長させた後、第１の温度よりも高い第２の成長温度で第２ＧａＮ結晶１８０２を成長させるという２段階成長方法を採用している。このため、横方向成長の側壁の平坦性を更に向上させることが可能になる。 In the present embodiment, a two-stage growth method is employed in which the first GaN crystal 1801 is grown at the first growth temperature and then the second GaN crystal 1802 is grown at the second growth temperature higher than the first temperature. Yes. For this reason, it becomes possible to further improve the flatness of the laterally grown side wall.
このような２段階成長を行わずにＧａＮ結晶を成長した場合、シード部１０５に局所的に存在する歪みの影響を受け、横方向成長の側壁（本実施例の場合は｛１１−２０｝面に相当）にうねりを生じる。図２０（ａ）は、この「うねり」を模式的に示している。 When a GaN crystal is grown without performing such a two-step growth, it is affected by the strain locally present in the seed portion 105, and is subjected to a laterally grown side wall (in the present embodiment, the {11-20} plane). Swell). FIG. 20A schematically shows this “swell”.
本実施形態における２段階成長によれば、相対的に低い温度（第２ＧａＮ結晶１８０２の成長温度よりも２０℃以下の温度）で第１ＧａＮ結晶１８０１を成長させることができるため、図２０（ｂ）に示すように、平坦性に優れた側壁を得ることができる。 According to the two-stage growth in the present embodiment, the first GaN crystal 1801 can be grown at a relatively low temperature (a temperature of 20 ° C. or lower than the growth temperature of the second GaN crystal 1802). As shown in FIG. 3, a side wall excellent in flatness can be obtained.
なお、第１ＧａＮ結晶１８０１を成長させる前に、実施形態１で行なったサーマルクリーニングを行なってもよい。 Note that the thermal cleaning performed in Embodiment 1 may be performed before the first GaN crystal 1801 is grown.
（実施形態３）
前述の各実施形態における半導体レーザ素子を結晶のへき開面に沿って割ろうとしたとき、横方向成長部が合体した箇所に生じるボイド１０４を起点としてクラックが入る可能性がある。クラックは、へき開面のごく表面にのみ見られる場合が多い。
(Embodiment 3)
When trying to break the semiconductor laser device in each of the above-described embodiments along the cleavage plane of the crystal, there is a possibility that a crack may be generated starting from the void 104 generated at the location where the laterally grown portions are combined. Cracks are often found only on the very cleaved surface.
このようなクラックが半導体レーザ素子の活性領域（電流狭窄構造として機能するリッジストライプ）に入ると、端面から出射されるレーザ光の散乱の原因となり、出射方向のずれ、出射角度異常を引き起こす。また、クラックの影響が結晶の内部に及ぶ場合、半導体レーザ素子の信頼性が低下する。図２２は、このようなクラックが活性領域にまで及んだ例を示す図面である。 When such a crack enters the active region of the semiconductor laser element (ridge stripe that functions as a current confinement structure), it causes scattering of the laser light emitted from the end face, causing a deviation in the emission direction and an abnormal emission angle. Further, when the influence of cracks reaches the inside of the crystal, the reliability of the semiconductor laser element is lowered. FIG. 22 is a diagram showing an example in which such a crack extends to the active region.
本実施形態では、このような問題を解決する構成を採用している。図２１は、本実施形態の方法でへき開を行った後の半導体レーザの共振器端面を示す図である。 In the present embodiment, a configuration that solves such a problem is adopted. FIG. 21 is a diagram showing the cavity facet of the semiconductor laser after cleaving with the method of this embodiment.
本発明者の観察によると、端面クラックはボイド１０４を基点として発生しやすく、へき開時の加圧方向とは反対側に湾曲する傾向がある。湾曲の程度（ボイド１０４を含む基板主面に垂直な平面と、クラックとの間の距離の最大値）は、１〜６μｍ程度である。 According to the observation of the present inventor, the end face crack is likely to occur with the void 104 as a base point, and tends to bend to the side opposite to the pressing direction at the time of cleavage. The degree of bending (the maximum value of the distance between the plane perpendicular to the main surface of the substrate including the void 104 and the crack) is about 1 to 6 μm.
キャリアが注入される活性領域の位置を規定するリッジストライプは、２つのリッジ状ストライプの間の領域の真上、すなわち、ＧａＮ結晶１０６のウイング部の真上に配置する。この場合において、図２２の矢印で示す方向にへき開を行うと、端面クラックは、電流狭窄構造として機能するストライプリッジ２１０１にまで延びてしまう。図２２に示すへき開は、リッジストライプ２１０１の位置に最も近いストライプ状リッジ２１０２とは反対の方向（紙面の左側）から加圧することによって行なっている。その結果、発生した端面クラック２２０３は、リッジストライプ２１０１の内部に達している。 The ridge stripe that defines the position of the active region into which carriers are injected is disposed directly above the region between the two ridge-shaped stripes, that is, directly above the wing portion of the GaN crystal 106. In this case, if cleavage is performed in the direction indicated by the arrow in FIG. 22, the end face crack extends to the stripe ridge 2101 functioning as a current confinement structure. The cleavage shown in FIG. 22 is performed by applying pressure from the direction opposite to the stripe-shaped ridge 2102 closest to the position of the ridge stripe 2101 (left side of the paper). As a result, the generated end face crack 2203 reaches the inside of the ridge stripe 2101.
これに対し、本実施形態では、図２１の矢印の方向に力を印加することにより、へき開を行い、それによって共振器短面を形成している。この矢印の方向（加圧方向）は、厳密には、以下のようにして決定できる。 On the other hand, in this embodiment, cleavage is performed by applying a force in the direction of the arrow in FIG. 21, thereby forming a resonator short surface. Strictly speaking, the direction of the arrow (pressing direction) can be determined as follows.
まず、ストライプ状に延びる活性領域の中心線を含む仮想的な平面であってＧａＮ基板１０１の主面に垂直な平面を考える。この平面は、隣接する２つのストライプ状リッジの間の領域（エアギャップ１０３）を横切る位置に存在している。ＧａＮ基板１０１の主面には、この仮想的な平面を挟んで両側に２つのストライプ状リッジが存在している。この２つのストライプ状リッジのうち、仮想的な平面に近い方のストライプ状リッジが位置する側（図２１では右側）から仮想的な平面に向かう方向が矢印の方向（加圧方向）である。 First, a virtual plane including the center line of the active region extending in a stripe shape and perpendicular to the main surface of the GaN substrate 101 is considered. This plane exists at a position crossing a region (air gap 103) between two adjacent stripe-shaped ridges. On the main surface of the GaN substrate 101, there are two striped ridges on both sides of this virtual plane. Of these two stripe ridges, the direction from the side where the stripe ridge closer to the virtual plane is located (the right side in FIG. 21) to the virtual plane is the direction of the arrow (pressing direction).
図２１に示す例では、上記の仮想的な平面は、電流狭窄構造として機能するリッジストライプ２１０１の中心線を含む位置に存在する。この仮想的な平面に最も近い位置に存在するストライプ状リッジは、図２１に示すリッジ２１０２である。 In the example shown in FIG. 21, the above virtual plane exists at a position including the center line of the ridge stripe 2101 functioning as a current confinement structure. The stripe-shaped ridge present at the position closest to the virtual plane is a ridge 2102 shown in FIG.
このため、ストライプ状リッジ２１０２が位置する側から前記仮想的平面に加圧してへき開を行うと、仮に端面クラック２１０３が発生したとしても、リッジストライプ２１０１に悪影響は及ばない。 For this reason, if cleavage is performed by applying pressure to the virtual plane from the side where the striped ridge 2102 is located, even if the end face crack 2103 occurs, the ridge stripe 2101 is not adversely affected.
本実施形態では、主面が｛０００１｝面のＧａＮ基板を用いているが、ＧａＮ基板の主面は他の面方位を有していてもよい。例えば、図２３は、Ａ面（｛１１−２０｝面）が主面のＧａＮ基板１０１のストライプ状リッジの上に選択的にＧａＮ結晶２３０１を成長させる工程を示している。 In the present embodiment, a GaN substrate having a {0001} plane as the main surface is used, but the main surface of the GaN substrate may have other plane orientations. For example, FIG. 23 shows a step of selectively growing a GaN crystal 2301 on a striped ridge of the GaN substrate 101 whose A-plane ({11-20} plane) is the main surface.
図２３に示す例では、ＧａＮ結晶は、［０００１］方向により高い横方向成長速度を示すため、合体部２３０３は、隣接する２つのストライプ状リッジの中間よりも＜０００１＞方向にシフトしている。図２３には示されていないが、電流狭窄構造として機能するリッジストライプは、隣接する２つのストライプ状リッジの中間位置（長く延びたラテラル成長部）の真上に形成されることが好ましい。 In the example shown in FIG. 23, since the GaN crystal exhibits a higher lateral growth rate in the [0001] direction, the merged portion 2303 is shifted in the <0001> direction from the middle of two adjacent stripe-shaped ridges. . Although not shown in FIG. 23, it is preferable that the ridge stripe functioning as a current confinement structure is formed immediately above an intermediate position (long lateral growth portion) between two adjacent stripe ridges.
図２３に示す工程でＧａＮ結晶を形成した後は、他の実施形態と同様にして窒化物半導体の積層構造や電極構造が形成され、図２３の矢印の方向に力が印加されてへき開が実行される。 After forming the GaN crystal in the step shown in FIG. 23, a nitride semiconductor laminated structure and electrode structure are formed in the same manner as in the other embodiments, and cleavage is performed by applying a force in the direction of the arrow in FIG. Is done.
以上説明してきた各実施形態では、ｐ電極とｎ電極を同一面上（主面上）に配置しているが、本発明はこのような場合に限定されない。図２４に示すように、ｎ電極１１６を基板１０１の裏面に設けてもよい。図２４の装置は、主面に複数のストライプ状リッジが形成されたｎ−ＧａＮ基板２４０１と、ｎ−ＧａＮ基板２４０１基板上に成長した半導体積層構造とを有している。ｎ−ＧａＮ基板２４０１の主面のうち、ストライプ状リッジの上面以外の部分は選択成長用のマスク層１０２で覆われている。各ストライプ状リッジの上面は、基板主面に平行な結晶面を有するシード部１０５として機能し、ストライプ状リッジの間には凹部が形成されている。リッジ上に形成された半導体積層構造は、基板２４０１に近い側から、ｎ−ＧａＮ結晶２４０２、ｎ−Ａｌ0.1Ｇａ0.9Ｎ／ＧａＮ超格子クラッド層１０８、ｎ−ＧａＮ光ガイド層１０９、多重量子井戸（ＭＱＷ）活性層１１０、ｐ−ＧａＮ光ガイド層１１１、ｐ−Ａｌ0.1Ｇａ0.9Ｎ／ＧａＮクラッド層１１２、ｐ−ＧａＮ層１１３、およびｐ電極１１４を有している。ＭＱＷ活性層１１０は、厚さ３ｎｍのＧａ0.8Ｉｎ0.2Ｎ井戸層と厚さ６ｎｍのＧａＮバリア層とを交互に積層することによって作製される。ｎ電極１１６はｎ−ＧａＮ基板２４０１の裏面に設けられている。図２４の半導体レーザ素子では、電流がＧａＮ基板２４０１を縦方向に流れるため、ＧａＮ基板２４０１およびＧａＮ結晶２４０２は高い導電性を有していることが好ましい。 In each of the embodiments described above, the p electrode and the n electrode are arranged on the same plane (on the main surface), but the present invention is not limited to such a case. As shown in FIG. 24, an n-electrode 116 may be provided on the back surface of the substrate 101. The apparatus of FIG. 24 has an n-GaN substrate 2401 having a plurality of stripe-shaped ridges formed on the main surface, and a semiconductor multilayer structure grown on the n-GaN substrate 2401 substrate. Of the main surface of the n-GaN substrate 2401, a portion other than the upper surface of the stripe ridge is covered with a mask layer 102 for selective growth. The upper surface of each striped ridge functions as a seed portion 105 having a crystal plane parallel to the main surface of the substrate, and a recess is formed between the striped ridges. The semiconductor stacked structure formed on the ridge includes an n-GaN crystal 2402, an n-Al 0.1 Ga 0.9 N / GaN superlattice cladding layer 108, an n-GaN light guide layer 109, a multiple quantum well from the side close to the substrate 2401. (MQW) has an active layer 110, p-GaN optical guide layer 111, p-Al 0.1 Ga 0.9 N / GaN cladding layer 112, p-GaN layer 113 and p electrode 114,. The MQW active layer 110 is fabricated by alternately stacking a Ga 0.8 In 0.2 N well layer having a thickness of 3 nm and a GaN barrier layer having a thickness of 6 nm. The n electrode 116 is provided on the back surface of the n-GaN substrate 2401. In the semiconductor laser device of FIG. 24, since the current flows in the GaN substrate 2401 in the vertical direction, the GaN substrate 2401 and the GaN crystal 2402 preferably have high conductivity.
本発明の製造方法で作製する半導体素子は、半導体レーザ素子に限定されず、他の発光デバイス、例えば図２５に示すような発光ダイオード（ＬＥＤ）であってもよい。図２５の装置は、主面に複数のストライプ状リッジが形成されたｎ−ＧａＮ基板２４０１と、ｎ−ＧａＮ基板２４０１基板上に成長した半導体積層構造とを有している。ｎ−ＧａＮ基板２４０１の主面のうち、ストライプ状リッジの上面以外の部分はＳｉＮｘ（０＜ｘ＜４／３）から形成されたマスク層１０２で覆われている。各ストライプ状リッジの上面は、基板主面に平行な結晶面を有するシード部１０５として機能し、ストライプ状リッジの間には凹部が形成されている。リッジ上に形成された半導体積層構造は、基板２４０１に近い側から、ｎ−ＧａＮ結晶２４０２、ｎ−Ａｌ0.1Ｇａ0.9Ｎ／ＧａＮ超格子クラッド層１０８、ｎ−ＧａＮ光ガイド層１０９、多重量子井戸（ＭＱＷ）活性層１１０、ｐ−ＧａＮ光ガイド層１１１、ｐ−Ａｌ0.1Ｇａ0.9Ｎ／ＧａＮクラッド層１１２、ｐ−ＧａＮ層１１３、およびｐ電極１１４を有している。ＭＱＷ活性層１１０は、厚さ３ｎｍのＧａ0.8Ｉｎ0.2Ｎ井戸層と厚さ６ｎｍのＧａＮバリア層とを交互に積層することによって作製される。ｎ電極１１６はｎ−ＧａＮ基板２４０１の裏面に設けられている。 The semiconductor element manufactured by the manufacturing method of the present invention is not limited to the semiconductor laser element, and may be another light emitting device, for example, a light emitting diode (LED) as shown in FIG. The apparatus of FIG. 25 has an n-GaN substrate 2401 having a plurality of stripe-shaped ridges formed on the main surface, and a semiconductor laminated structure grown on the n-GaN substrate 2401 substrate. Of the main surface of the n-GaN substrate 2401, a portion other than the upper surface of the stripe ridge is covered with a mask layer 102 formed of SiNx (0 <x <4/3). The upper surface of each striped ridge functions as a seed portion 105 having a crystal plane parallel to the main surface of the substrate, and a recess is formed between the striped ridges. The semiconductor stacked structure formed on the ridge includes an n-GaN crystal 2402, an n-Al 0.1 Ga 0.9 N / GaN superlattice cladding layer 108, an n-GaN light guide layer 109, a multiple quantum well from the side close to the substrate 2401. (MQW) has an active layer 110, p-GaN optical guide layer 111, p-Al 0.1 Ga 0.9 N / GaN cladding layer 112, p-GaN layer 113 and p electrode 114,. The MQW active layer 110 is fabricated by alternately stacking a Ga 0.8 In 0.2 N well layer having a thickness of 3 nm and a GaN barrier layer having a thickness of 6 nm. The n electrode 116 is provided on the back surface of the n-GaN substrate 2401.
これらの発光素子において、ｎ−ＧａＮ基板２４１０１の研磨された主面に存在する局所的な歪みを除去することにより、発光波長の不均一性を改善でき、良好な特性の発光デバイスを得ることができる。なお、本発明は、発光素子以外のパワーデバイスなどの素子の製造に適用することも可能である。 In these light-emitting elements, non-uniformity of the emission wavelength can be improved by removing local strains existing on the polished main surface of the n-GaN substrate 24101, and a light-emitting device with good characteristics can be obtained. it can. The present invention can also be applied to the manufacture of elements such as power devices other than light emitting elements.
上記の各実施形態では、選択成長のためのマスク層は、ストライプ状リッジの側面をも被覆しているが、マスク層は、隣接する２つのストライプ状リッジの間の領域（リセス底部）のみを被覆していてもよい。マスク層の材料は、ＳｉＮx、ＳｉＯ2、ＳｉＯＮ、Ａｌ2Ｏ3、ＡｌＮＯ、ＴｉＯ2、ＺｒＯ2、Ｎｂ2Ｏ5などであっもよい。 In each of the above embodiments, the mask layer for selective growth also covers the side surface of the striped ridge, but the mask layer covers only the region (recess bottom) between two adjacent striped ridges. It may be coated. The material of the mask layer may be SiN x , SiO 2 , SiON, Al 2 O 3 , AlNO, TiO 2 , ZrO 2 , Nb 2 O 5 or the like.
本発明で用いることのできる窒化物半導体の成長方法は、ＭＯＶＰＥ法に限定されず、ハイドライド気相成長法（Ｈ−ＶＰＥ法）や分子線エピタキシー法（ＭＢＥ法）など、他の方法であってもよい。 The growth method of the nitride semiconductor that can be used in the present invention is not limited to the MOVPE method, but other methods such as a hydride vapor phase growth method (H-VPE method) and a molecular beam epitaxy method (MBE method). Also good.
本発明によって作製される窒化物半導体素子は、信頼性の高いＧａＮ系半導体レーザを必要とする光記録装置、光ディスプレイ（レーザディスプレイ）装置等の光源として有用であり、また、レーザ加工や医用等へ応用され得る。さらに、トランジスタなどの活性領域を本発明による窒化物半導体の低欠陥領域に形成すれば、信頼性の高いＧａＮ系電子デバイス（パワーデバイスなど）を実現することもできる。 The nitride semiconductor device produced by the present invention is useful as a light source for an optical recording device, an optical display (laser display) device and the like that require a highly reliable GaN-based semiconductor laser, and also for laser processing, medical use, etc. It can be applied to. Furthermore, if an active region such as a transistor is formed in a low-defect region of the nitride semiconductor according to the present invention, a highly reliable GaN-based electronic device (such as a power device) can be realized.
１０１ ＧａＮ基板
１０２ 選択成長のマスク層
１０３ エアギャップ
１０４ ボイド
１０５ シード部
１０６ ＧａＮ層
１０７ ｎ−Ａｌ0.1Ｇａ0.9Ｎ／ＧａＮ超格子コンタクト層
１０８ ｎ−Ａｌ0.1Ｇａ0.9Ｎ／ＧａＮ超格子クラッド層
１０９ ｎ−ＧａＮ光ガイド層
１１０ ＭＱＷ活性層
１１１ p−ＧａＮ光ガイド層
１１２ p−Ａｌ0.1Ｇａ0.9Ｎ／ＧａＮ超格子クラッド層
１１３ p−ＧａＮ層
１１４ p電極
１１５ ＳｉＯ2
１１６ ｎ電極
１１７ 配線電極
１１８ 配線電極
２０１ レジスト
５０１ 平坦化レジスト
１２０１ 多結晶ＧａＮ
１２０２ 合体部分
１８０１ 第１ＧａＮ結晶
１８０２ 第２ＧａＮ結晶
１８０４ 合体部分
２１０１ リッジストライプ（電流狭窄構造）
２１０２ ストライプ状リッジ
２１０３ クラック
２４０１ ｎ−ＧａＮ基板
２４０２ ｎ−ＧａＮ結晶
２６０１ ＧａＮ基板
２６０２ ＳｉＯ2マスク層
２６０３ 開口部
２６０４ ＧａＮ結晶
２６０５ ｎ−ＧａＮ結晶
２６０６ ｎ−ＡｌＧａＮクラッド層
２６０７ ｎ−ＧａＮ光ガイド層
２６０８ ＭＱＷ活性層
２６０９ p−ＧａＮ光ガイド層
２６１０ p −ＡｌＧａＮクラッド層
２６１１ p−ＧａＮコンタクト層
２６１２ p電極
２６１３ ＳｉＯ2
２６１４ ｎ電極
101 GaN substrate 102 Mask layer 103 for selective growth 103 Air gap 104 Void 105 Seed portion 106 GaN layer 107 n-Al 0.1 Ga 0.9 N / GaN superlattice contact layer 108 n-Al 0.1 Ga 0.9 N / GaN superlattice cladding layer 109 n -GaN light guide layer 110 MQW active layer 111 p-GaN light guide layer 112 p-Al 0.1 Ga 0.9 N / GaN superlattice cladding layer 113 p-GaN layer 114 p electrode 115 SiO 2
116 n-electrode 117 wiring electrode 118 wiring electrode 201 resist 501 planarization resist 1201 polycrystalline GaN
1202 Combined portion 1801 First GaN crystal 1802 Second GaN crystal 1804 Combined portion 2101 Ridge stripe (current confinement structure)
2102 Striped ridge 2103 Crack 2401 n-GaN substrate 2402 n-GaN crystal 2601 GaN substrate 2602 SiO 2 mask layer 2603 opening 2604 GaN crystal 2605 n-GaN crystal 2606 n-AlGaN cladding layer 2607 n-GaN light guide layer 2608 MQW Active layer 2609 p-GaN light guide layer 2610 p -AlGaN cladding layer 2611 p-GaN contact layer 2612 p electrode 2613 SiO 2
2614 n-electrode
Claims (13)
前記ＧａＮ基板の主面に平行な上面を有する複数のストライプ状リッジを前記ＧａＮ基板の前記主面に形成する工程（Ｂ）と、
５００℃以上の第１の温度で前記ＧａＮ基板を１分以上保持する工程（Ｃ）と、
前記第１の温度よりも３０℃以上高い第２の温度で、前記複数のストライプ状リッジの上面に選択的に窒化物半導体結晶を成長させる工程（Ｄ）と、
を含む窒化物半導体素子の製造方法。 Preparing a GaN substrate having a polished principal surface (A);
Forming a plurality of stripe-shaped ridges having an upper surface parallel to the main surface of the GaN substrate on the main surface of the GaN substrate;
Holding the GaN substrate for 1 minute or more at a first temperature of 500 ° C. or higher;
A step (D) of selectively growing a nitride semiconductor crystal on an upper surface of the plurality of striped ridges at a second temperature that is 30 ° C. or more higher than the first temperature;
A method for manufacturing a nitride semiconductor device comprising:
前記ＧａＮ基板の主面に平行な上面を有する複数のストライプ状リッジを前記ＧａＮ基板の前記主面に形成する工程（Ｂ）と、
第１の温度で第１窒化物半導体結晶を各ストライプ状リッジの上面に選択的に成長させる工程（Ｃ）と、
第１の温度よりも高い第２の温度で第２窒化物半導体結晶を前記第１窒化物半導体結晶上に選択的に成長させ、相互に連結して１つの層を形成する工程（Ｄ）と
を含む窒化物半導体素子の製造方法。 Preparing a GaN substrate having a polished principal surface (A);
Forming a plurality of stripe-shaped ridges having an upper surface parallel to the main surface of the GaN substrate on the main surface of the GaN substrate;
A step (C) of selectively growing a first nitride semiconductor crystal on the upper surface of each stripe-shaped ridge at a first temperature;
A step (D) of selectively growing a second nitride semiconductor crystal on the first nitride semiconductor crystal at a second temperature higher than the first temperature and interconnecting them to form one layer; A method for manufacturing a nitride semiconductor device comprising:
ＧａＮ結晶のｃ面に対して傾斜した複数のファセット面を上面に有するＧａＮ基板を用意する工程（ａ１）と、
前記ＧａＮ基板の上面を機械的に研磨する平坦化を行い、前記主面を形成する工程（ａ２）と、
を含む請求項１から４のいずれかに記載の製造方法。 The step (A)
A step (a1) of preparing a GaN substrate having a plurality of facet surfaces inclined on the c-plane of the GaN crystal on the upper surface;
Performing planarization by mechanically polishing the upper surface of the GaN substrate to form the main surface (a2);
The manufacturing method in any one of Claim 1 to 4 containing these.
前記活性層におけるストライプ状特定領域に電流を狭窄するための電流狭窄構造を前記窒化物半導体積層構造の一部に形成する工程（Ｆ）と
を更に含む、請求項１から１０のいずれかに記載の製造方法。 Forming a nitride semiconductor multilayer structure including an active layer on the nitride semiconductor layer (E);
11. The method according to claim 1, further comprising: a step (F) of forming a current confinement structure for confining a current in a stripe-shaped specific region in the active layer in a part of the nitride semiconductor multilayer structure. Manufacturing method.
前記基板および前記窒化物半導体積層構造に対し、前記方向に沿う力を印加することにより、へき開を行い、それによって共振器端面を形成する工程と、
を更に含む請求項１２に記載の製造方法。
A direction from the side where the stripe-shaped ridge is present closer to the virtual plane including the center line of the stripe-shaped specific region in the active layer and perpendicular to the main surface of the GaN substrate is determined. Process,
Cleaving by applying a force along the direction to the substrate and the nitride semiconductor multilayer structure, thereby forming a resonator end face;
The manufacturing method according to claim 12, further comprising:
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