JP2006012240A - 半導体記憶装置およびダミーセルの回路のレイアウト - Google Patents
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Abstract
【解決手段】 ダミーセル109Bが2つの直列に接続されたオフ状態のトランジスタ501、502を含み、片方を定電圧源に、もう片方をレプリカビット線REPBLに接続する。これによりレプリカビット線REPBLからダミーセル109Bへのリーク電流を抑え、最適な起動タイミングをセンスアンプ回路に提供できる。
【選択図】 図5
Description
ダミーセルは少なくとも2つの直列に接続されたオフ状態のトランジスタを含み、片方を第1または第2の定電圧源に、もう片方をレプリカビット線に接続してあることを特徴とするものである。
第1導電型の第1のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビット線、第1の定電圧源、第1導電型の第2のトランジスタのドレインに接続され、
第1導電型の第2のトランジスタのドレイン、ゲート、ソースはそれぞれ第1導電型の第2のトランジスタのソース、第2のノード、第1または第2の定電圧源に接続され、
第1導電型の第3のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビットバー線、ワード線、第2のノードに接続され、
第1導電型の第4のトランジスタのドレイン、ゲート、ソースはそれぞれ第2のノード、第1のノード、第1の定電圧源に接続され、
第2導電型の第1のトランジスタのドレイン、ゲート、ソースはそれぞれ第1のノード、第2のノード、第2の定電圧源に接続され、
第2導電型の第2のトランジスタのドレイン、ゲート、ソースはそれぞれ第2のノード、第1のノード、第2の定電圧源に接続され、
第2のノードが第1の定電圧源に接続されている。
ダミーセルは、第1導電型の第1、2のトランジスタが拡散層を共有して縦に並べて配置され、
第1導電型の第3、4のトランジスタが第1導電型の第1、2のトランジスタと点対称な位置で拡散層を共有して縦に並べて配置され、
第2導電型の第1のトランジスタはまっすぐな第1のゲート配線を第1導電型の第2のトランジスタと共有し第1導電型の第2のトランジスタと第1導電型の第3のトランジスタの間でかつ第1導電型の第2のトランジスタよりの位置に配置され、
第2導電型の第2のトランジスタはまっすぐな第2のゲート配線を第1導電型の第4のトランジスタと共有し第2導電型の第1のトランジスタと点対称な位置で第1導電型の第1のトランジスタと第1導電型の第4のトランジスタの間に配置され、
第1導電型の第1のトランジスタはドレインの拡散層領域に第1のコンタクトを有し、
第1導電型の第1、2のトランジスタの間に第2のコンタクトを有し、
第1導電型の第2のトランジスタはソースの拡散領域に第3のコンタクトを有し、
第1導電型の第1のトランジスタのゲート配線上の第2導電型の第2のトランジスタとは反対側に第4のコンタクトを有し、
第2導電型の第1のトランジスタのソース、ドレインのそれぞれの拡散層領域にそれぞれ第5、第6のコンタクトを有し、
第1のゲート配線は第2導電型の第1のトランジスタと第1導電型の第3のトランジスタとの間に第7のコンタクトを有し、
第1導電型の第3のトランジスタはドレインの拡散層領域に第8のコンタクトを有し、
第1導電型の第3、4のトランジスタの間に第9のコンタクトを有し、
第1導電型の第4のトランジスタはソースの拡散領域に第10のコンタクトを有し、
第1導電型の第2のトランジスタのゲート配線上の第2導電型の第1のトランジスタとは反対側に第11のコンタクトを有し、
第2導電型の第2のトランジスタのソース、ドレインのそれぞれの拡散層領域にそれぞれ第12、第13のコンタクトを有し、
第2のゲート配線は第2導電型の第2のトランジスタと第1導電型の第1のトランジスタとの間に第14のコンタクトを有し、
第1のコンタクトはコンタクトとメタル配線を介して第1の層とは異なる層でレプリカビット線に接続され、
第3、第5のコンタクトはコンタクトとメタル配線を介して第1の層とは異なる層で第1または第2の定電圧源に接続され
第4のコンタクトはコンタクトとメタル配線を介して第1の層とは異なる層で第1の定電圧源に接続され、
第12のコンタクトがコンタクトとメタル配線を介して第1の層とは異なる層で第2の定電圧源に接続され、
第6、第14のコンタクトが第1の層で第1のメタル配線で接続され、
第7、第9、第10、第13のコンタクトが第1の層で第2のメタル配線で接続されさらにコンタクトとメタル配線を介して第1の層とは異なる層で第1の定電圧源に接続され、
第8のコンタクトがコンタクトとメタル配線を介して第1の層とは異なる層でレプリカビットバー線に接続され、
第11のコンタクトはコンタクトとメタル配線を介して第1の層とは異なる層でワード線に接続されたものである。
ダミーセルは、
第1導電型の第1、2のトランジスタが拡散層を共有して縦に並べて配置され、
第1導電型の第3、4のトランジスタが第1導電型の第1、2のトランジスタと点対称な位置で拡散層を共有して縦に並べて配置され、
第2導電型の第1のトランジスタはまっすぐな第1のゲート配線を第1導電型の第2のトランジスタと共有し第1導電型の第2のトランジスタと第1導電型の第3のトランジスタの間でかつ第1導電型の第2のトランジスタよりの位置に配置され、
第2導電型の第2のトランジスタはまっすぐな第2のゲート配線を第1導電型の第4のトランジスタと共有し第2導電型の第1のトランジスタと点対称な位置で第1導電型の第1のトランジスタと第1導電型の第4のトランジスタの間に配置され、
第1導電型の第1のトランジスタはドレインの拡散層領域に第1のコンタクトを有し、
第1導電型の第2のトランジスタはソースの拡散領域に第3のコンタクトを有し、
第1導電型の第1のトランジスタのゲート配線上の第2導電型の第2のトランジスタとは反対側に第4のコンタクトを有し、
第2導電型の第1のトランジスタのソース、ドレインのそれぞれの拡散層領域にそれぞれ第5、第6のコンタクトを有し、
第1のゲート配線は第2導電型の第1のトランジスタと第1導電型の第3のトランジスタとの間に第7のコンタクトを有し、
第1導電型の第3のトランジスタはドレインの拡散層領域に第8のコンタクトを有し、
第1導電型の第3、4のトランジスタの間に第9のコンタクトを有し、
第1導電型の第4のトランジスタはソースの拡散領域に第10のコンタクトを有し、
第1導電型の第2のトランジスタのゲート配線上の第2導電型の第1のトランジスタとは反対側に第11のコンタクトを有し、
第2導電型の第2のトランジスタのソース、ドレインのそれぞれの拡散層領域にそれぞれ第12、第13のコンタクトを有し、
第2のゲート配線は第2導電型の第2のトランジスタと第1導電型の第1のトランジスタとの間に第14のコンタクトを有し、
第1のコンタクトはコンタクトとメタル配線を介して第1の層とは異なる層でレプリカビット線に接続され、
第3、第5のコンタクトはコンタクトとメタル配線を介して第1の層とは異なる層で第1または第2の定電圧源に接続され
第4のコンタクトはコンタクトとメタル配線を介して第1の層とは異なる層で第1の定電圧源に接続され、
第12のコンタクトがコンタクトとメタル配線を介して第1の層とは異なる層で第2の定電圧源に接続され、
第6、第14のコンタクトが第1の層で第1のメタル配線で接続され、
第1のメタル配線は第1導電型の第1、2のトランジスタが共有している拡散領域の上層まで配線され、
第7、第9、第10、第13のコンタクトが第1の層で第2のメタル配線で接続されさらにコンタクトとメタル配線を介して第1の層とは異なる層で第1の定電圧源に接続され、
第8のコンタクトがコンタクトとメタル配線を介して第1の層とは異なる層でレプリカビットバー線に接続され、
第11のコンタクトはコンタクトとメタル配線を介して第1の層とは異なる層でワード線に接続されたものである。
第1導電型の第1のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビット線、第1の定電圧源、第2導電型の第1のトランジスタのドレインに接続され、
第1導電型の第2のトランジスタのドレイン、ゲート、ソースはそれぞれ第1のノード、第2のノード、第1の定電圧源に接続され、
第1導電型の第3のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビットバー線、ワード線、第2のノードに接続され、
第1導電型の第4のトランジスタのドレイン、ゲート、ソースはそれぞれ第2のノード、第1のノード、第1の定電圧源に接続され、
第2導電型の第1のトランジスタのドレイン、ゲート、ソースはそれぞれ第1導電型の第1のトランジスタのソース、第2のノード、第1または第2の定電圧源に接続され、
第2導電型の第2のトランジスタのドレイン、ゲート、ソースはそれぞれ第2のノード、第1のノード、第2の定電圧源に接続され、
第2のノードが第2の定電圧源に接続されている。
第1導電型の第1のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビット線、第1の定電圧源、第1導電型の第2のトランジスタのドレインに接続され、
第1導電型の第2のトランジスタのドレイン、ゲート、ソースはそれぞれ第1導電型の第2のトランジスタのソース、第2のノード、第1または第2の定電圧源に接続され、
第1導電型の第3のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビットバー線、ワード線、第2のノードに接続され、
第1導電型の第4のトランジスタのドレイン、ゲート、ソースはそれぞれ第2のノード、第1のノード、第1の定電圧源に接続され、
第2導電型の第1のトランジスタのドレイン、ゲート、ソースはそれぞれ第2のノード、第1のノード、第2の定電圧源に接続され、
第2のノードが第1の定電圧源に接続されている。
第1導電型の第1のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビット線、第1の定電圧源、第2導電型の第1のトランジスタのドレインに接続され、
第1導電型の第3のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビットバー線、ワード線、第2のノードに接続され、
第1導電型の第4のトランジスタのドレイン、ゲート、ソースはそれぞれ第2のノード、第1のノード、第1の定電圧源に接続され、
第2導電型の第1のトランジスタのドレイン、ゲート、ソースはそれぞれ第1のノード、第2のノード、第1または第2の定電圧源に接続され、
第2導電型の第2のトランジスタのドレイン、ゲート、ソースはそれぞれ第2のノード、第1のノード、第2の定電圧源に接続され、
第2のノードが第2の定電圧源に接続されている。
図5は、本発明の第1の実施形態に係る半導体記憶装置のレプリカセル105とダミーセル109Bの構成図である。
図7は、本発明の第2の実施形態に係る半導体記憶装置のレプリカセル105とダミーセル109Dの構成図である。
図8は、本発明の第3の実施形態に係る半導体記憶装置のダミーセル109Dの具体的なレイアウト構成例を示している。
図9は、本発明の第4の実施形態に係る半導体記憶装置のダミーセル109D−2の具体的なレイアウト構成例を示している。
図10は、本発明の第5の実施形態に係る半導体記憶装置の構成例を示している。
図11は、本発明の第6の実施形態に係る半導体記憶装置の構成例を示している。
図12は、本発明の第7の実施形態に係る半導体記憶装置の構成例を示している。
図13は、本発明の第8の実施形態に係る半導体記憶装置の構成例を示している。
図14は、本発明の第9の実施形態に係る半導体記憶装置の構成例を示している。
101 メモリセル(MC)
102 メモリアレイ
103 センスアンプ回路
104 ロウデコーダ
105 レプリカセル(RC)
106 レプリカ回路
107 レプリカワード線(REPWL)
108 レプリカビット線(REPBL)
109、109A、109B、109C、109D、109D−1、109D−2、109E、109F ダミーセル(DC)
110 センスアンプ制御回路
501 オフ状態のN型MOSトランジスタ
502 オフ状態のN型MOSトランジスタ
601 オフ状態のN型MOSトランジスタ
602 オフ状態のP型MOSトランジスタ
701、702、703、704 N型MOSトランジスタ
705、706 P型MOSトランジスタ
801、802、803、804 ゲート配線
805、806、807 メタル配線
811〜824 コンタクト
1001 オフ状態のN型MOSトランジスタ
1002 レプリカセルとダミーセルの間に挿入されるセル
NA1、NA2、ND1、ND2 N型MOSトランジスタ
PL1、PL2 P型MOSトランジスタ
Claims (14)
- 複数のメモリセルを含むメモリアレイと、前記メモリアレイの選択されたメモリセルからビット線に読み出されたデータを増幅するセンスアンプ回路と、前記メモリセルと同一の素子を有して共通のレプリカビット線に接続された複数のレプリカセルを含みその段数に応じたレベルの信号を前記共通のレプリカビット線に出力するレプリカ回路と、前記共通のレプリカビット線に負荷として接続されているダミーセルと、前記レプリカビット線の信号を受けて、前記センスアンプ回路を起動する信号のタイミング制御を行うセンスアンプ制御回路とを備えた半導体記憶装置であって、
前記ダミーセルは少なくとも2つの直列に接続されたオフ状態のトランジスタを含み、片方を第1または第2の定電圧源に、もう片方をレプリカビット線に接続してあることを特徴とする半導体記憶装置。 - 2つの直列に接続されたオフ状態のトランジスタを第1導電型の第1のトランジスタと第1導電型の第2のトランジスタを用いて構成した請求項1記載の半導体記憶装置。
- 2つの直列に接続されたオフ状態のトランジスタを第1導電型の第1のトランジスタと第2導電型の第1のトランジスタを用いて構成した請求項1記載の半導体記憶装置。
- ダミーセルは第1導電型の第1、第2、第3、第4のトランジスタと、第2導電型の第1、第2のトランジスタを備え、
前記第1導電型の前記第1のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビット線、第1の定電圧源、前記第1導電型の前記第2のトランジスタのドレインに接続され、
前記第1導電型の前記第2のトランジスタのドレイン、ゲート、ソースはそれぞれ前記第1導電型の前記第2のトランジスタのソース、第2のノード、前記第1または第2の定電圧源に接続され、
前記第1導電型の前記第3のトランジスタのドレイン、ゲート、ソースはそれぞれ前記レプリカビットバー線、ワード線、前記第2のノードに接続され、
前記第1導電型の前記第4のトランジスタのドレイン、ゲート、ソースはそれぞれ第2のノード、第1のノード、前記第1の定電圧源に接続され、
前記第2導電型の前記第1のトランジスタのドレイン、ゲート、ソースはそれぞれ前記第1のノード、前記第2のノード、前記第2の定電圧源に接続され、
前記第2導電型の前記第2のトランジスタのドレイン、ゲート、ソースはそれぞれ前記第2のノード、前記第1のノード、前記第2の定電圧源に接続され、
前記第2のノードが前記第1の定電圧源に接続された請求項1または請求項2記載の半導体記憶装置。 - 請求項4記載の半導体記憶装置におけるダミーセルの回路のレイアウトであって、
前記ダミーセルは、第1導電型の第1、2のトランジスタが拡散層を共有して縦に並べて配置され、
第1導電型の第3、4のトランジスタが前記第1導電型の第1、2のトランジスタと点対称な位置で拡散層を共有して縦に並べて配置され、
第2導電型の第1のトランジスタはまっすぐな第1のゲート配線を第1導電型の第2のトランジスタと共有し第1導電型の第2のトランジスタと第1導電型の第3のトランジスタの間でかつ第1導電型の第2のトランジスタよりの位置に配置され、
第2導電型の第2のトランジスタはまっすぐな第2のゲート配線を第1導電型の第4のトランジスタと共有し前記第2導電型の第1のトランジスタと点対称な位置で第1導電型の第1のトランジスタと第1導電型の第4のトランジスタの間に配置され、
前記第1導電型の第1のトランジスタはドレインの拡散層領域に第1のコンタクトを有し、
前記第1導電型の第1、2のトランジスタの間に第2のコンタクトを有し、
前記第1導電型の第2のトランジスタはソースの拡散領域に第3のコンタクトを有し、
前記第1導電型の第1のトランジスタのゲート配線上の前記第2導電型の第2のトランジスタとは反対側に第4のコンタクトを有し、
前記第2導電型の第1のトランジスタのソース、ドレインのそれぞれの拡散層領域にそれぞれ第5、第6のコンタクトを有し、
前記第1のゲート配線は前記第2導電型の第1のトランジスタと前記第1導電型の第3のトランジスタとの間に第7のコンタクトを有し、
前記第1導電型の第3のトランジスタはドレインの拡散層領域に第8のコンタクトを有し、
前記第1導電型の第3、4のトランジスタの間に第9のコンタクトを有し、
前記第1導電型の第4のトランジスタはソースの拡散領域に第10のコンタクトを有し、
前記第1導電型の第2のトランジスタのゲート配線上の前記第2導電型の第1のトランジスタとは反対側に第11のコンタクトを有し、
前記第2導電型の第2のトランジスタのソース、ドレインのそれぞれの拡散層領域にそれぞれ第12、第13のコンタクトを有し、
前記第2のゲート配線は前記第2導電型の第2のトランジスタと前記第1導電型の第1のトランジスタとの間に第14のコンタクトを有し、
前記第1のコンタクトはコンタクトとメタル配線を介して第1の層とは異なる層でレプリカビット線に接続され、
前記第3、第5のコンタクトはコンタクトとメタル配線を介して第1の層とは異なる層で第1または第2の定電圧源に接続され
前記第4のコンタクトはコンタクトとメタル配線を介して第1の層とは異なる層で第1の定電圧源に接続され、
前記第12のコンタクトがコンタクトとメタル配線を介して第1の層とは異なる層で第2の定電圧源に接続され、
前記第6、第14のコンタクトが第1の層で第1のメタル配線で接続され、
前記第7、第9、第10、第13のコンタクトが第1の層で第2のメタル配線で接続されさらにコンタクトとメタル配線を介して第1の層とは異なる層で第1の定電圧源に接続され、
前記第8のコンタクトがコンタクトとメタル配線を介して第1の層とは異なる層でレプリカビットバー線に接続され、
前記第11のコンタクトはコンタクトとメタル配線を介して第1の層とは異なる層でワード線に接続された回路のレイアウト。 - 請求項4記載の半導体記憶装置におけるダミーセルの回路のレイアウトであって、
前記ダミーセルは、
第1導電型の第1、2のトランジスタが拡散層を共有して縦に並べて配置され、
第1導電型の第3、4のトランジスタが前記第1導電型の第1、2のトランジスタと点対称な位置で拡散層を共有して縦に並べて配置され、
第2導電型の第1のトランジスタはまっすぐな第1のゲート配線を第1導電型の第2のトランジスタと共有し第1導電型の第2のトランジスタと第1導電型の第3のトランジスタの間でかつ第1導電型の第2のトランジスタよりの位置に配置され、
第2導電型の第2のトランジスタはまっすぐな第2のゲート配線を第1導電型の第4のトランジスタと共有し前記第2導電型の第1のトランジスタと点対称な位置で第1導電型の第1のトランジスタと第1導電型の第4のトランジスタの間に配置され、
前記第1導電型の第1のトランジスタはドレインの拡散層領域に第1のコンタクトを有し、
前記第1導電型の第2のトランジスタはソースの拡散領域に第3のコンタクトを有し、
前記第1導電型の第1のトランジスタのゲート配線上の前記第2導電型の第2のトランジスタとは反対側に第4のコンタクトを有し、
前記第2導電型の第1のトランジスタのソース、ドレインのそれぞれの拡散層領域にそれぞれ第5、第6のコンタクトを有し、
前記第1のゲート配線は前記第2導電型の第1のトランジスタと前記第1導電型の第3のトランジスタとの間に第7のコンタクトを有し、
前記第1導電型の第3のトランジスタはドレインの拡散層領域に第8のコンタクトを有し、
前記第1導電型の第3、4のトランジスタの間に第9のコンタクトを有し、
前記第1導電型の第4のトランジスタはソースの拡散領域に第10のコンタクトを有し、
前記第1導電型の第2のトランジスタのゲート配線上の前記第2導電型の第1のトランジスタとは反対側に第11のコンタクトを有し、
前記第2導電型の第2のトランジスタのソース、ドレインのそれぞれの拡散層領域にそれぞれ第12、第13のコンタクトを有し、
前記第2のゲート配線は前記第2導電型の第2のトランジスタと前記第1導電型の第1のトランジスタとの間に第14のコンタクトを有し、
前記第1のコンタクトはコンタクトとメタル配線を介して第1の層とは異なる層でレプリカビット線に接続され、
前記第3、第5のコンタクトはコンタクトとメタル配線を介して第1の層とは異なる層で第1または第2の定電圧源に接続され
前記第4のコンタクトはコンタクトとメタル配線を介して第1の層とは異なる層で第1の定電圧源に接続され、
前記第12のコンタクトがコンタクトとメタル配線を介して第1の層とは異なる層で第2の定電圧源に接続され、
前記第6、第14のコンタクトが第1の層で第1のメタル配線で接続され、
前記第1のメタル配線は第1導電型の第1、2のトランジスタが共有している拡散領域の上層まで配線され、
前記第7、第9、第10、第13のコンタクトが第1の層で第2のメタル配線で接続されさらにコンタクトとメタル配線を介して第1の層とは異なる層で第1の定電圧源に接続され、
前記第8のコンタクトがコンタクトとメタル配線を介して第1の層とは異なる層でレプリカビットバー線に接続され、
前記第11のコンタクトはコンタクトとメタル配線を介して第1の層とは異なる層でワード線に接続された回路のレイアウト。 - ダミーメモリセルは第1導電型の第1、第2、第3、第4のトランジスタと、第2導電型の第1、第2のトランジスタを備え、
第1導電型の第1のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビット線、第1の定電圧源、第2導電型の第1のトランジスタのドレインに接続され、
第1導電型の第2のトランジスタのドレイン、ゲート、ソースはそれぞれ第1のノード、第2のノード、第1の定電圧源に接続され、
第1導電型の第3のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビットバー線、ワード線、第2のノードに接続され、
第1導電型の第4のトランジスタのドレイン、ゲート、ソースはそれぞれ第2のノード、第1のノード、第1の定電圧源に接続され、
第2導電型の第1のトランジスタのドレイン、ゲート、ソースはそれぞれ第1導電型の第1のトランジスタのソース、第2のノード、第1または第2の定電圧源に接続され、
第2導電型の第2のトランジスタのドレイン、ゲート、ソースはそれぞれ第2のノード、第1のノード、第2の定電圧源に接続され、
前記第2のノードが第2の定電圧源に接続された請求項1または請求項3記載の半導体記憶装置。 - ダミーメモリセルは第1導電型の第1、第2、第3、第4のトランジスタと、第2導電型の第1のトランジスタを備え、
第1導電型の第1のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビット線、第1の定電圧源、第1導電型の第2のトランジスタのドレインに接続され、
第1導電型の第2のトランジスタのドレイン、ゲート、ソースはそれぞれ第1導電型の第2のトランジスタのソース、第2のノード、第1または第2の定電圧源に接続され、
第1導電型の第3のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビットバー線、ワード線、第2のノードに接続され、
第1導電型の第4のトランジスタのドレイン、ゲート、ソースはそれぞれ第2のノード、第1のノード、第1の定電圧源に接続され、
第2導電型の第1のトランジスタのドレイン、ゲート、ソースはそれぞれ第2のノード、第1のノード、第2の定電圧源に接続され、
前記第2のノードが第1の定電圧源に接続された請求項1または請求項2記載の半導体記憶装置。 - 前記ダミーメモリセルは第1導電型の第1、第3、第4のトランジスタと、第2導電型の第1、第2のトランジスタを備え、
第1導電型の第1のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビット線、第1の定電圧源、第2導電型の第1のトランジスタのドレインに接続され、
第1導電型の第3のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビットバー線、ワード線、第2のノードに接続され、
第1導電型の第4のトランジスタのドレイン、ゲート、ソースはそれぞれ第2のノード、第1のノード、第1の定電圧源に接続され、
第2導電型の第1のトランジスタのドレイン、ゲート、ソースはそれぞれ第1のノード、第2のノード、第1または第2の定電圧源に接続され、
第2導電型の第2のトランジスタのドレイン、ゲート、ソースはそれぞれ第2のノード、第1のノード、第2の定電圧源に接続され、
前記第2のノードが第2の定電圧源に接続された請求項1または請求項3記載の半導体記憶装置。 - レプリカセルに接続されたレプリカビットバー線とダミーセルに接続されたレプリカビットバー線をその間で切断した請求項1から請求項4まで、および請求項7から請求項9までのいずれか1項記載の半導体記憶装置。
- レプリカビットバー線とダミーセルの第1導電型のトランジスタとを接続しているメタル配線もしくはコンタクトまたは拡散領域を除去した請求項1から請求項4まで、および請求項7から請求項9のいずれか1項記載の半導体記憶装置。
- ダミーセルは複数有する請求項1から請求項4まで、および請求項7から請求項11のずれか1項記載の半導体記憶装置。
- レプリカセルはレプリカビット線に接続されたトランジスタを有するものであり、前記レプリカセルとダミーセルの間に、前記レプリカセルと同じ構成で前記トランジスタをオフにしたセルを有する請求項1から請求項4まで、および請求項7から請求項12記載の半導体記憶装置。
- ダミーセルのセル数をメモリアレイのメモリ容量によって変更する請求項1から請求項4まで、および請求項7から13記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004185163A JP2006012240A (ja) | 2004-06-23 | 2004-06-23 | 半導体記憶装置およびダミーセルの回路のレイアウト |
US11/156,706 US7136318B2 (en) | 2004-06-23 | 2005-06-21 | Semiconductor memory device and circuit layout of dummy cell |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004185163A JP2006012240A (ja) | 2004-06-23 | 2004-06-23 | 半導体記憶装置およびダミーセルの回路のレイアウト |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006012240A true JP2006012240A (ja) | 2006-01-12 |
Family
ID=35505508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004185163A Ceased JP2006012240A (ja) | 2004-06-23 | 2004-06-23 | 半導体記憶装置およびダミーセルの回路のレイアウト |
Country Status (2)
Country | Link |
---|---|
US (1) | US7136318B2 (ja) |
JP (1) | JP2006012240A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006079692A (ja) * | 2004-09-08 | 2006-03-23 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
FR2903524B1 (fr) * | 2006-07-05 | 2008-10-17 | St Microelectronics Sa | Dispositif de memoire avec commande programmable de l'activation des amplificateurs de lecture. |
EP2073212B1 (fr) * | 2007-12-21 | 2011-05-11 | EM Microelectronic-Marin SA | Dispositif de lecture d'une mémoire non volatile à basse consommation, et son procédé de mise en action |
JP5456407B2 (ja) * | 2009-08-06 | 2014-03-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0735542A1 (en) * | 1995-03-31 | 1996-10-02 | STMicroelectronics S.r.l. | Reading circuit for multilevel non-volatile memory cell devices |
JP3542225B2 (ja) | 1996-03-19 | 2004-07-14 | 株式会社日立製作所 | 半導体装置 |
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-
2004
- 2004-06-23 JP JP2004185163A patent/JP2006012240A/ja not_active Ceased
-
2005
- 2005-06-21 US US11/156,706 patent/US7136318B2/en not_active Expired - Fee Related
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JP5185441B2 (ja) * | 2009-07-02 | 2013-04-17 | パナソニック株式会社 | 半導体記憶装置 |
US8451654B2 (en) | 2009-07-02 | 2013-05-28 | Panasonic Corporation | Semiconductor memory device |
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Also Published As
Publication number | Publication date |
---|---|
US7136318B2 (en) | 2006-11-14 |
US20050286323A1 (en) | 2005-12-29 |
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Legal Events
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RD04 | Notification of resignation of power of attorney |
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|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091007 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20100525 |