JP2006004977A - Field effect transistor and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、 III族窒化物系化合物半導体の結晶成長によって製造可能な電界効果トランジスタ（各種のＦＥＴやＨＥＭＴ等）の構成とその製造方法に関する。 The present invention relates to a structure of a field effect transistor (various FETs, HEMTs, etc.) that can be manufactured by crystal growth of a group III nitride compound semiconductor and a manufacturing method thereof.
III族窒化物系化合物半導体の結晶成長によって製造される電界効果トランジスタの構成やその製造方法としては、例えば下記の特許文献１に記載されている技術などが、一般にも広く知られている。
これらの従来技術においては、半導体層を結晶成長させる際にその材料ガスを運ぶキャリアガスとして水素（Ｈ2 ）ガスが用いられることが多い。
As a structure of a field effect transistor manufactured by crystal growth of a group III nitride compound semiconductor and a manufacturing method thereof, for example, a technique described in
In these conventional techniques, hydrogen (H 2 ) gas is often used as a carrier gas for carrying a material gas when a semiconductor layer is crystal-grown.
その理由は、次の通りである。
（理由１）水素ガスを用いた場合、結晶成長させる半導体層の結晶性を良質に形成することが、その他のキャリアガスよりも比較的容易である。このことは、素子のシート抵抗や素子特性のばらつきや歩留りなどの点で有利である。
（理由２）水素ガスを用いた場合、バッファ層とバリア層などの各半導体層間の界面の平坦性や或いはその界面近傍における組成変動の急峻性などを高めることが、その他のキャリアガスよりも比較的容易である。このため、チャネルを移動するキャリアの移動度を高く良好に確保することが、比較的容易となる。このことは、素子の小型化や高性能化などの点で有利である。
(Reason 1) When hydrogen gas is used, it is relatively easier to form a semiconductor layer for crystal growth with good crystallinity than other carrier gases. This is advantageous in terms of variations in sheet resistance of the elements, element characteristics, yield, and the like.
(Reason 2) When hydrogen gas is used, the flatness of the interface between the semiconductor layers such as the buffer layer and the barrier layer, or the sharpness of the composition fluctuation in the vicinity of the interface is improved compared to other carrier gases. Easy. For this reason, it is relatively easy to ensure high and favorable mobility of carriers moving through the channel. This is advantageous in terms of downsizing and high performance of the element.
しかしながら、水素（Ｈ2 ）ガスをキャリアガスとして用いた場合、最後に積層される半導体層の表面は、平坦或いは平滑には形成され難くなり、その結果、次の様な問題が生じる。
（問題点１）接続すべき電極の大きさに対して、その半導体層の表面の凹凸形状の起伏が相対的に大きくなり過ぎると、その表面上に正確に電極を形成することが困難となる。このため、電極の微細化が阻害され、素子の小型化が困難となる。
（問題点２）或いは、例え所望の位置に電極が形成できたとしても、接続強度やオーミック性などの電極特性を、必ずしも十分には安定させることができない。このため、素子の歩留りを確保することが難しくなり、よって、所望の電界効果トランジスタの工業的な量産態勢を確立することも困難となる。
However, when hydrogen (H 2 ) gas is used as the carrier gas, the surface of the semiconductor layer to be finally stacked is difficult to be formed flat or smooth, and as a result, the following problems occur.
(Problem 1) If the unevenness of the surface of the semiconductor layer is too large relative to the size of the electrode to be connected, it becomes difficult to accurately form the electrode on the surface. . For this reason, miniaturization of the electrode is hindered, and it is difficult to reduce the size of the element.
(Problem 2) Alternatively, even if an electrode can be formed at a desired position, electrode characteristics such as connection strength and ohmic properties cannot always be sufficiently stabilized. For this reason, it is difficult to ensure the yield of the element, and it is therefore difficult to establish an industrial mass production system of a desired field effect transistor.
上記の様な表面荒れが生じてしまう原因は、水素（Ｈ2 ）ガスが奏するエッチング作用にあるものと考えられる。そこで、この点を改善するために、例えば窒素（Ｎ2 ）ガスをキャリアガスとして用いてバリア層を結晶成長させると、上記の表面荒れの問題を改善することができる。しかしながら、この方法によれば、前述の理由１、理由２に基づいて得られていた、移動度やシート抵抗などに関わる所望の電気的特性を同時に得ることは、必然的に困難となる。
It is considered that the cause of the surface roughness as described above is due to the etching action produced by hydrogen (H 2 ) gas. Therefore, in order to improve this point, for example, when the barrier layer is crystal-grown using nitrogen (N 2 ) gas as a carrier gas, the above-described problem of surface roughness can be improved. However, according to this method, it is inevitably difficult to simultaneously obtain desired electrical characteristics related to mobility, sheet resistance, and the like, which have been obtained based on the above-described
本発明は、上記の課題を解決するために成されたものであり、その目的は、素子のシート抵抗や微細電極の形成の確実性やチャネル中のキャリアの移動度などが何れも優れた、高性能化や小型化に好適な電界効果トランジスタを実現することである。 The present invention was made in order to solve the above-mentioned problems, and the purpose thereof was excellent in the sheet resistance of the element, the reliability of the formation of the fine electrode, the mobility of carriers in the channel, etc. It is to realize a field effect transistor suitable for high performance and miniaturization.
上記の課題を解決するためには、以下の手段が有効である。
即ち、本発明の第１の手段は、 III族窒化物系化合物半導体より成るバッファ層とバリア層とを有し、バッファ層のバリア層に対する界面側にチャネルが形成される電界効果トランジスタにおいて、そのバリア層の積層構造を、少なくとも次の（１）、（２）の計２層を備えた多層構造にすることである。
（１）バリア層の内の最下層の半導体層を構成し、バッファ層との界面における組成変化が急峻に形成された急峻界面提供層。
（２）バリア層の内の最上層の半導体層を構成し、上面が略平坦に形成された電極接続面提供層。
In order to solve the above problems, the following means are effective.
That is, the first means of the present invention is a field effect transistor having a buffer layer made of a group III nitride compound semiconductor and a barrier layer, wherein a channel is formed on the interface side of the buffer layer with respect to the barrier layer. The laminated structure of the barrier layer is a multilayer structure including at least the following two layers (1) and (2).
(1) A steep interface providing layer that constitutes the lowermost semiconductor layer of the barrier layers and has a sharp change in composition at the interface with the buffer layer.
(2) An electrode connection surface providing layer that constitutes the uppermost semiconductor layer of the barrier layers and has a substantially flat upper surface.
ただし、上記のバリア層は、通常、一般にキャリア供給層などとも呼ばれることがある。また、上記のバッファ層は、通常、一般に下地層などとも呼ばれることがある。上記の第１の手段で言うバッファ層は、半導体の結晶成長の分野で、結晶成長させるべき所望の半導体層と結晶成長基板との間の格子定数差の問題を解消又は緩和するために、それらの間に形成する薄膜の半導体層（例：膜厚約２５０ｎｍ前後のＡｌＮ層など）の意味ではないが、実際の構成上、その様な半導体層をも、上記の第１の手段で言う所のバッファ層（下地層）の概念中には含み得る。
例えば、ＧａＮのバルク結晶から成る結晶成長基板を使用する場合、上記の格子定数差の問題は始めから存在しないが、その様な場合にも、上記の第１の手段におけるバッファ層（下地層）は必要である。ただし、この場合、そのＧａＮのバルク結晶から成る結晶成長基板で、上記の第１の手段で言う所のバッファ層（下地層）を兼ねても良い。
However, the barrier layer is generally sometimes referred to as a carrier supply layer. In addition, the above buffer layer is generally sometimes referred to as a base layer. In the field of semiconductor crystal growth, the buffer layer referred to in the above first means is used to solve or alleviate the problem of the difference in lattice constant between the desired semiconductor layer to be crystal-grown and the crystal growth substrate. Although it does not mean a thin semiconductor layer (eg, an AlN layer having a film thickness of about 250 nm) formed between the layers, in the actual configuration, such a semiconductor layer is also referred to as the first means. It may be included in the concept of the buffer layer (underlayer).
For example, when a crystal growth substrate made of a GaN bulk crystal is used, the above-mentioned problem of difference in lattice constant does not exist from the beginning. In such a case, the buffer layer (underlayer) in the first means is used. Is necessary. However, in this case, the crystal growth substrate made of the bulk crystal of GaN may also serve as the buffer layer (underlying layer) described in the first means.
上記のバリア層の最上の半導体層には、ドレイン電極、ソース電極、ゲート電極を形成する。ただし、ゲート電極は、絶縁膜などを介して間接的に形成しても良い。これらの各種の電極に関わる構成形態は任意で良く、例えばオーミック性や整流作用などを考慮しつつ、周知の適当な構成形態を任意に選択、採用することができる。また、本発明の電界効果トランジスタでは、バリア層の厚さなどによって、ノーマリーオンのトランジスタにでも、ノーマリーオフのトランジスタにでも、何れのタイプの電界効果トランジスタにでも構成することができる。これらの諸構成は任意で良い。 A drain electrode, a source electrode, and a gate electrode are formed on the uppermost semiconductor layer of the barrier layer. However, the gate electrode may be formed indirectly through an insulating film or the like. The configuration related to these various electrodes may be arbitrary. For example, a well-known appropriate configuration may be arbitrarily selected and adopted in consideration of ohmic properties, rectifying action, and the like. Further, the field effect transistor of the present invention can be configured as any type of field effect transistor, either a normally-on transistor, a normally-off transistor, or the like, depending on the thickness of the barrier layer. These various configurations may be arbitrary.
以下、本発明の電界効果トランジスタの構造または製造手順を最適化するための各種の要件に付いて説明する。
キャリアの移動度が大きいチャネルを形成したり、各オーミック電極近傍におけるバリア層のオーミック特性を最適化したりするためには、バリア層に垂直な方向におけるキャリアのエネルギー準位（即ち、各半導体層のバンドギャップ）の最適化が必要になることは言うまでもないが、その最適化を実施するためには、少なくとも以下に示すパラメータ（１）〜（３）が非常に重要である。
Hereinafter, various requirements for optimizing the structure or manufacturing procedure of the field effect transistor of the present invention will be described.
In order to form a channel with a high carrier mobility or to optimize the ohmic characteristics of the barrier layer in the vicinity of each ohmic electrode, the carrier energy level in the direction perpendicular to the barrier layer (ie Needless to say, optimization of (band gap) is required, but at least the following parameters (1) to (3) are very important in order to perform the optimization.
（１）半導体層の厚さ
特に、バリア層を構成する各半導体層の各厚さを最適化することにより、バリア層を適度に空乏層化させたり、上記のトンネル効果におけるキャリアのトンネリングの確率を最適化したりすることができる。或いは、バリア層を構成する各半導体層の各厚さを最適化することにより、更には、ゲート電圧によるチャネルの生成／消滅に対する制御性を適正に確保したりすることができる。即ち、各半導体層の厚さの最適化により、電子供給の流れや、電子蓄積層（チャネル）の制御容易性を改善することができる。
(1) Thickness of semiconductor layer In particular, by optimizing each thickness of each semiconductor layer constituting the barrier layer, the barrier layer can be appropriately depleted, or the probability of carrier tunneling in the tunnel effect described above Can be optimized. Alternatively, by optimizing the thicknesses of the respective semiconductor layers constituting the barrier layer, it is possible to further ensure the controllability of the channel generation / extinction due to the gate voltage. That is, by optimizing the thickness of each semiconductor layer, the flow of electron supply and the controllability of the electron storage layer (channel) can be improved.
（２）Ａｌ組成比
各半導体層のＡｌ組成比を最適化すれば、これにより、各半導体層のバンドギャップエネルギーや、或いは電子親和力を最適化することができるので、良好なチャネル構造を形成することができる。
例えば、バリア層の電子親和力はバッファ層の電子親和力よりも小さくしなくてはならない。即ち、基本的には、バリア層のバンドギャップエネルギーは、バッファ層のバンドギャップエネルギーよりも大きくしなくてはならない。このため、バリア層とバッファ層とを何れもＡｌx Ｇａ1-x Ｎ（０＜ｘ≦１）から形成する場合には、バリア層のＡｌ組成比ｘは、バッファ層のＡｌ組成比ｘよりも大きくしなくてはならない。また、両層の各バンドギャップエネルギーの差は、基本的には、大きいほうが望ましい。勿論、バリア層のＡｌ組成比などは、バリア層のオーミック特性の最適化パラメータにもなり得る。
また、特に、オーミック電極（ソース電極、ドレイン電極）に直接接合される半導体層の場合、Ａｌ組成比を最適化することにより、良好なオーミック性を確保することができる。
(2) Al composition ratio If the Al composition ratio of each semiconductor layer is optimized, the band gap energy or the electron affinity of each semiconductor layer can be optimized, thereby forming a good channel structure. be able to.
For example, the electron affinity of the barrier layer must be smaller than the electron affinity of the buffer layer. That is, basically, the band gap energy of the barrier layer must be larger than the band gap energy of the buffer layer. Therefore, when both the barrier layer and the buffer layer are formed of Al x Ga 1-x N (0 <x ≦ 1), the Al composition ratio x of the barrier layer is greater than the Al composition ratio x of the buffer layer. Must also be large. Moreover, it is desirable that the difference between the band gap energies of both layers is basically large. Of course, the Al composition ratio of the barrier layer can also be an optimization parameter for the ohmic characteristics of the barrier layer.
In particular, in the case of a semiconductor layer directly bonded to an ohmic electrode (source electrode, drain electrode), good ohmic properties can be ensured by optimizing the Al composition ratio.
（３）不純物の有無
ドーパント（不純物）の有無又は濃度によって、各半導体層のキャリア密度や絶縁性やオーミック特性などを最適化することができる。高移動度を実現するためには、少なくともチャネルやその近傍を形成する半導体層においては、キャリアの散乱を防止するために不純物は添加しない方が良い。また、高抵抗率が要求される半導体層に付いても、不純物は添加しない方が良い。これらの意味で、特に、バッファ層の少なくとも最上層を構成する半導体層は、ノンドープ層であることが望ましい。
ただし、バリア層は、必ずしもノンドープ層にする必要はなく、例えばｎ型に形成しても良い。この様な構成によっても、本発明の手段に基づく本発明の作用・効果を有する高性能な電界効果トランジスタを製造することができる。
(3) Presence / absence of impurities The carrier density, insulation, ohmic characteristics, etc. of each semiconductor layer can be optimized by the presence / absence or concentration of the dopant (impurities). In order to realize high mobility, it is better not to add impurities in order to prevent carrier scattering in at least a semiconductor layer that forms a channel and its vicinity. Further, it is better not to add impurities even if the semiconductor layer is required to have a high resistivity. In these meanings, in particular, the semiconductor layer constituting at least the uppermost layer of the buffer layer is preferably a non-doped layer.
However, the barrier layer is not necessarily a non-doped layer, and may be formed, for example, in an n-type. Even with such a configuration, a high-performance field effect transistor having the functions and effects of the present invention based on the means of the present invention can be manufactured.
したがって、これらの各パラメータを最適化することは非常に重要となる。
以下に記載する本発明の各手段は、以上の各観点を踏まえて考案されたものであり、よって、本発明を更に具体的に実施するに当たっては、以下の何れかの手段を採用することがより望ましい。
Therefore, it is very important to optimize each of these parameters.
Each means of the present invention described below has been devised based on each of the above viewpoints, and therefore, in implementing the present invention more specifically, any of the following means may be adopted. More desirable.
即ち、例えば、本発明の第２の手段は、上記の第１の手段において、上記のバリア層を構成する各半導体層を何れも、ノンドープのＡｌx Ｇａ1-x Ｎ（０＜ｘ≦１）から形成することである。 That is, for example, according to the second means of the present invention, in each of the semiconductor means constituting the barrier layer in the first means, the non-doped Al x Ga 1-x N (0 <x ≦ 1 ).
また、本発明の第３の手段は、上記の第１又は第２の手段において、バリア層を構成する各半導体層を何れも、ノンドープのＡｌx Ｇａ1-x Ｎ（0.１５≦ｘ≦0.３）から形成することである。 According to a third means of the present invention, in each of the first and second means, each of the semiconductor layers constituting the barrier layer is made of non-doped Al x Ga 1-x N (0.15 ≦ x ≦ 0.3).
また、本発明の第４の手段は、上記の第２または第３の手段において、バリア層を構成する各半導体層のアルミニウム組成比ｘを、その積層順序に従って略単調に減少する様に設定することである。
ただし、上記の「略単調に減少する」とは、概ね次の様な減少傾向を示すことを言う。即ち、番号Ｎを独立変数とする関数ｚ＝ｆ（Ｎ）に付いて、Ｎの定義域上における任意の番号Ｎ1 ，Ｎ2 に対して「Ｎ1 ＜Ｎ2 ⇒ｆ（Ｎ1 ）≧ｆ（Ｎ2 ）」が成り立つ時、この関数ｆを広義の単調減少関数と言い、また、従属変数ｚは番号Ｎに対して単調に減少すると言う。したがって、上記の本発明の第４の手段は、バリア層を構成する各半導体層のアルミニウム組成比ｘを全て或いは部分的に同じにすることを含んでいる。
According to a fourth means of the present invention, in the second or third means, the aluminum composition ratio x of each semiconductor layer constituting the barrier layer is set so as to decrease substantially monotonously according to the stacking order. That is.
However, the above-mentioned “decreasing substantially monotonically” means that it generally shows the following decreasing trend. That is, with the function z = f (N) for an independent variable the number N, "N 1 <N 2 ⇒f for any number N 1, N 2 on the domain of N (N 1) ≧ When “f (N 2 )” holds, this function f is called a monotonically decreasing function in a broad sense, and the dependent variable z is said to monotonously decrease with respect to the number N. Therefore, the fourth means of the present invention described above includes making all or part of the aluminum composition ratio x of each semiconductor layer constituting the barrier layer the same.
また、上記の番号Ｎを例えば時間ｔなどの連続変数に置き換えた場合にも同様に、以下でも上記と同様の表現を用いるものとする。即ち、例えば、所定の定義域上における任意の時刻ｔ1 ，ｔ2 に対して「ｔ1 ＜ｔ2 ⇒ｚ1 ＝ｆ（ｔ1 ）≧ｚ2 ＝ｆ（ｔ2 ）」が成り立つ時にも同様に、従属変数ｚは独立変数ｔに対して単調に減少すると言う。 Similarly, when the number N is replaced with a continuous variable such as time t, the same expression as above is used in the following. That is, for example, when “t 1 <t 2 ⇒z 1 = f (t 1 ) ≧ z 2 = f (t 2 )” holds for arbitrary times t 1 and t 2 in a predetermined domain. Similarly, the dependent variable z is said to decrease monotonically with respect to the independent variable t.
次に、本発明の第５の手段は、上記の第１乃至第４の何れか１つの手段において、下側に積層されたバリア層第１層と、このバリア層第１層の上側に積層されたバリア層第２層との計２層の半導体層から、上記のバリア層を形成することである。
即ち、ここで言うバリア層第１層は本発明の急峻界面提供層に当たり、また、上記のバリア層第２層は本発明の電極接続面提供層に当たる。
Next, according to a fifth means of the present invention, in any one of the first to fourth means described above, the barrier layer first layer laminated on the lower side and the barrier layer first layer laminated on the upper side. The barrier layer is formed from a total of two semiconductor layers including the second barrier layer.
That is, the barrier layer first layer referred to here corresponds to the steep interface providing layer of the present invention, and the barrier layer second layer corresponds to the electrode connection surface providing layer of the present invention.
また、本発明の第６の手段は、上記の第５の手段において、バリア層第１層の膜厚ｄ1 とバリア層第２層の膜厚ｄ2 とを、何れも「１０ｎｍ≦ｄ1 ≦３０ｎｍ、１０ｎｍ≦ｄ2 ≦３０ｎｍ、かつ、３０ｎｍ≦ｄ1 ＋ｄ2 ≦６０ｎｍ」が成立する様に設定することである。 The sixth means of the present invention is the above-mentioned fifth means, wherein the film thickness d 1 of the barrier layer first layer and the film thickness d 2 of the barrier layer second layer are both “10 nm ≦ d 1 ≦ 30 nm, 10 nm ≦ d 2 ≦ 30 nm, and 30 nm ≦ d 1 + d 2 ≦ 60 nm ”.
また、本発明の第７の手段は、上記の第１乃至第６の何れか１つの手段において、バッファ層の最上層をノンドープのＧａＮから形成することである。ただし、バッファ層は勿論、単層構造であってもよい。その場合には、バッファ層の最上層は、バッファ層そのものに該当する。 A seventh means of the present invention is to form the uppermost layer of the buffer layer from non-doped GaN in any one of the first to sixth means. However, the buffer layer may of course have a single layer structure. In that case, the uppermost layer of the buffer layer corresponds to the buffer layer itself.
また、本発明の第８の手段は、 III族窒化物系化合物半導体より成るバッファ層とバリア層とを有し、バッファ層のバリア層に対する界面側にチャネルが形成される電界効果トランジスタの製造工程における、そのバリア層を結晶成長させる結晶成長工程において、バリア層の材料ガスを運ぶキャリアガスの中で、水素（Ｈ2 ）ガスが占めるガス分圧比Ｒを「ｒ1 ≧Ｒ≧ｒ2 （１≧ｒ1 ＞１／４，１／２＞ｒ2 ≧０，ｒ1 ＞ｒ2 ）」なる範囲内で、時間ｔに対して略連続的又は略段階的に、略単調に減少させることである。 According to an eighth aspect of the present invention, there is provided a field effect transistor manufacturing process comprising a buffer layer made of a group III nitride compound semiconductor and a barrier layer, wherein a channel is formed on the interface side of the buffer layer with respect to the barrier layer. In the crystal growth step for crystal growth of the barrier layer, the gas partial pressure ratio R occupied by hydrogen (H 2 ) gas in the carrier gas carrying the material gas of the barrier layer is set to “r 1 ≧ R ≧ r 2 (1 ≧ r 1 > 1/4, 1/2> r 2 ≧ 0, r 1 > r 2 ) ”within a range substantially continuously or stepwise with respect to time t. is there.
ただし、より望ましくは、上記のバリア層を結晶成長させる結晶成長工程において、上記のガス分圧比Ｒを「ｒ1 ≧Ｒ≧ｒ2 （１≧ｒ1 ＞１／２，１／４＞ｒ2 ≧０）」なる範囲内で、時間ｔに対して略連続的又は略段階的に、略単調に減少させることである。 However, more preferably, in the crystal growth step for crystal growth of the barrier layer, the gas partial pressure ratio R is set to “r 1 ≧ R ≧ r 2 (1 ≧ r 1 > 1/2, 1/4> r 2). Within a range of “≧ 0)”, the time t is decreased substantially continuously or stepwise in a substantially monotonous manner.
また、本発明の第９の手段は、上記の第８の手段の結晶成長工程において、上記のガス分圧比Ｒを段階的にｍ回（ｍ≧１）減少させることにより、上記のバリア層をノンドープのＡｌx Ｇａ1-x Ｎ（０＜ｘ≦１）から成る計ｍ＋１層の半導体層から形成することである。 According to a ninth means of the present invention, in the crystal growth step of the eighth means, the gas partial pressure ratio R is decreased m times (m ≧ 1) stepwise so that the barrier layer is It is formed from a total of m + 1 semiconductor layers made of non-doped Al x Ga 1-x N (0 <x ≦ 1).
また、本発明の第１０の手段は、上記の第９の手段において、バリア層を２層構成とし、先に積層するバリア層第１層を水素（Ｈ2 ）ガスを主なキャリアガスとして結晶成長させ、次に積層するバリア層第２層を希ガス又は窒素（Ｎ2 ）ガスから成る不活性ガスを主なキャリアガスとして結晶成長させることである。
以上の本発明の手段により、前記の課題を効果的、或いは合理的に解決することができる。
The tenth means of the present invention is the same as the ninth means described above, wherein the barrier layer has a two-layer structure, and the barrier layer first layer to be laminated first is crystallized with hydrogen (H 2 ) gas as the main carrier gas. The second barrier layer to be laminated is crystal-grown using an inert gas composed of a rare gas or nitrogen (N 2 ) gas as a main carrier gas.
By the above means of the present invention, the above-mentioned problem can be effectively or rationally solved.
以上の本発明の手段によって得られる効果は以下の通りである。
即ち、本発明の第１の手段によれば、上記の急峻界面提供層によって、バリア層の結晶性を良好に確保することができ、バリア層とバッファ層との界面近傍における半導体結晶の組成変化が急峻となる。
更に、上記の電極接続面提供層によって、バリア層の表面の平坦性や平滑性も良好に確保される。
The effects obtained by the above-described means of the present invention are as follows.
That is, according to the first means of the present invention, the crystallinity of the barrier layer can be satisfactorily secured by the steep interface providing layer, and the composition change of the semiconductor crystal in the vicinity of the interface between the barrier layer and the buffer layer can be ensured. Becomes steep.
Further, the flatness and smoothness of the surface of the barrier layer are ensured by the electrode connection surface providing layer.
バリア層とバッファ層との界面の急峻性を確保することは、チャネル中を移動するキャリアの散乱によるキャリアの移動度の低減を抑制する効果があるものと考えられる。 Ensuring the steepness of the interface between the barrier layer and the buffer layer is considered to have an effect of suppressing reduction in carrier mobility due to scattering of carriers moving in the channel.
したがって、本発明の第１の手段によれば、電界効果トランジスタにおいて、上記の界面付近に形成されるチャネル中を移動するキャリアの移動度や、或いは素子のシート抵抗などの各種の電気特性を良好に確保できると同時に、バリア層の表面の平坦性や平滑性も良好に確保され、これにより、ゲート電極の密着性が向上するので、ゲート電圧による電界効果の制御容易性を改善することも同時に可能又は容易となる。 Therefore, according to the first means of the present invention, in the field effect transistor, various electric characteristics such as the mobility of carriers moving in the channel formed in the vicinity of the interface and the sheet resistance of the element are excellent. In addition, the flatness and smoothness of the surface of the barrier layer can be secured well, thereby improving the adhesion of the gate electrode, and at the same time improving the controllability of the field effect by the gate voltage. Possible or easy.
また、本発明の第２の手段によれば、バリア層のバンドギャップエネルギーを大きく確保することが容易である。したがって、バッファ層にはインジウム（Ｉｎ）を含んだ半導体結晶などを用いなくても、バリア層のバンドギャップエネルギーとバッファ層のバンドギャップエネルギーの差を十分に大きく確保することができる。したがって、本発明の第２の手段によれば、バリア層とバッファ層との間の界面荒れが生じ難くなる。即ち、本発明の第２の手段によれば、上記の第１の手段に基づく作用・効果に対するこの様な相乗効果により、バリア層とバッファ層との界面をより確実に平坦或いは平滑にすることができるので、より確実にキャリアの移動度を良好に確保することができる。
また、バリア層をノンドープ層とすることは、半導体素子の耐圧性の観点からも有利である。
Further, according to the second means of the present invention, it is easy to ensure a large band gap energy of the barrier layer. Therefore, a sufficiently large difference between the band gap energy of the barrier layer and the band gap energy of the buffer layer can be ensured without using a semiconductor crystal containing indium (In) for the buffer layer. Therefore, according to the second means of the present invention, the interface roughness between the barrier layer and the buffer layer hardly occurs. That is, according to the second means of the present invention, the interface between the barrier layer and the buffer layer is more surely flattened or smoothed by such a synergistic effect with respect to the action and effect based on the first means. Therefore, the carrier mobility can be more reliably ensured.
Moreover, it is advantageous from the viewpoint of the pressure resistance of the semiconductor element to make the barrier layer a non-doped layer.
なお、インジウム（Ｉｎ）を含んだ半導体結晶を結晶成長させた場合に、その後に積層される他の半導体層との間で界面荒れが生じ易くなる事情については、例えば次の文献等からも容易に理解することができる。
（１）公開特許公報：特開平１１−０６８１５９
（２）公開特許公報：特開平９−１３９５４３
（３）公開特許公報：特開平８−８８４３２
In addition, when a semiconductor crystal containing indium (In) is crystal-grown, the situation in which interface roughness is likely to occur between other semiconductor layers stacked thereafter is easy from the following documents, for example. Can understand.
(1) Published patent publication: JP-A-11-068159
(2) Published patent publication: JP-A-9-139543
(3) Published patent publication: JP-A-8-88432
また、本発明の第３の手段によれば、チャネル周辺のポテンシャル曲線などを最適化することが可能または容易になる。特に、アルミニウム組成比に対する下限値の設定はチャネルを確実に形成するための制約であり、一方、上限値の設定は良好なオーミック電極を形成するための制約である。
ただし、この手段は、後述の本発明の第７の手段と組み合わせて適用することが、更により望ましい。
In addition, according to the third means of the present invention, it becomes possible or easy to optimize the potential curve around the channel. In particular, the setting of the lower limit for the aluminum composition ratio is a constraint for reliably forming a channel, while the setting of the upper limit is a constraint for forming a good ohmic electrode.
However, it is even more desirable to apply this means in combination with the seventh means of the present invention described later.
また、本発明の第４の手段によれば、バリア層のバンドギャップエネルギーとバッファ層のバンドギャップエネルギーの差を大きく確保することができるので、チャネル周辺のポテンシャル曲線などを最適化することが可能または容易になる。また、特に、オーミック電極が直接接合された半導体層に付いては、この様な電子親和力の最適化によって、そのオーミック性を良好に確保することも容易となる。
ただし、この手段は、上記の本発明の第３の手段や、後述の本発明の第７の手段と組み合わせて適用することが、更により望ましい。
In addition, according to the fourth means of the present invention, a large difference between the band gap energy of the barrier layer and the band gap energy of the buffer layer can be secured, so that the potential curve around the channel can be optimized. Or become easier. In particular, for a semiconductor layer to which an ohmic electrode is directly bonded, it is easy to ensure good ohmic properties by optimizing the electron affinity.
However, it is even more desirable to apply this means in combination with the third means of the present invention described above or the seventh means of the present invention described later.
また、本発明の第５の手段によれば、本発明の電界効果トランジスタのバリア層を２層構成で実現することができる。即ち、このバリア層第１層によって急峻界面提供層を形成し、かつ、バリア層第２層によって電極接続面提供層を構成することができる。即ち、上記の個々の利点を備えた急峻界面提供層と電極接続面提供層との各々を有する本発明のバリア層を最小の積層構成で実現することができる。
即ち、この構成は、最も容易に本発明の電界効果トランジスタを実現するための手段であり、よって、本発明の第５の手段によれば、小型化や高性能化に非常に有利な本発明の電界効果トランジスタを効率よく生産することができる。
According to the fifth means of the present invention, the barrier layer of the field effect transistor of the present invention can be realized in a two-layer configuration. That is, the steep interface providing layer can be formed by the barrier layer first layer, and the electrode connection surface providing layer can be constituted by the barrier layer second layer. That is, the barrier layer of the present invention having each of the steep interface providing layer and the electrode connection surface providing layer having the individual advantages described above can be realized with a minimum laminated structure.
That is, this configuration is the means for realizing the field effect transistor of the present invention most easily. Therefore, according to the fifth means of the present invention, the present invention is very advantageous for downsizing and high performance. The field effect transistor can be efficiently produced.
また、本発明の第６の手段によれば、バリア層全体の厚さが最適化されるので、バリア層のオーミック特性を最適化することができる。ただし、電極接続面提供層（上記のバリア層第２層）を薄く形成し過ぎると、平坦或いは平滑な表面が形成され難くなるなど、その膜厚の積層ムラに基づく悪影響が素子特性として表面化し易くなるため注意を要する。
即ち、本発明の第６の手段は、バリア層第１層の厚さとバリア層第２層の厚さに付いて、これらの作用に関する観点より、経験的かつ総合的に最適化された適正範囲を示すものである。
In addition, according to the sixth means of the present invention, since the thickness of the entire barrier layer is optimized, the ohmic characteristics of the barrier layer can be optimized. However, if the electrode connection surface providing layer (the second barrier layer) is formed too thin, a flat or smooth surface becomes difficult to be formed. Because it becomes easy, attention is required.
That is, the sixth means of the present invention provides an appropriate range that is empirically and comprehensively optimized for the thickness of the barrier layer first layer and the thickness of the barrier layer second layer from the viewpoint of these functions. Is shown.
更に、高移動度を実現するためには、少なくともチャネルが形成される半導体層においては、キャリアの散乱を防止するために不純物は添加しない方が良い。また、高抵抗率が要求される半導体層に付いても、不純物は添加しない方が良い。これらの意味で、特に、バッファ層の少なくとも最上層を構成する半導体層は、ノンドープ層であることが望ましい。この様な観点より、本発明の第７の手段は有利である。 Further, in order to realize high mobility, it is preferable that at least a semiconductor layer in which a channel is formed does not contain impurities in order to prevent carrier scattering. Further, it is better not to add impurities even if the semiconductor layer is required to have a high resistivity. In these meanings, in particular, the semiconductor layer constituting at least the uppermost layer of the buffer layer is preferably a non-doped layer. From such a viewpoint, the seventh means of the present invention is advantageous.
また、本発明の第７の手段によれば、バッファ層の最上層がＧａＮから形成されるので、バッファ層の最上層をインジウムを含まない半導体（Ａｌx Ｇａ1-x Ｎ（０≦ｘ≦１））から形成する場合、この最上層のバンドギャップエネルギーを最小に抑えることができる。ここでインジウム（Ｉｎ）を用いないのは、前にも言及した様にバッファ層とバリア層との界面における界面荒れを良好に防止するためであり、これらの限りにおいて、ＧａＮは最小のバンドギャップエネルギーを与える半導体と言える。
したがって、本発明の第７の手段によれば、所望のチャネルを良好に形成することができる。
According to the seventh means of the present invention, since the uppermost layer of the buffer layer is made of GaN, the uppermost layer of the buffer layer is made of a semiconductor containing no indium (Al x Ga 1-x N (0 ≦ x ≦ In the case of forming from 1)), the band gap energy of the uppermost layer can be minimized. Indium (In) is not used here in order to satisfactorily prevent the roughening of the interface between the buffer layer and the barrier layer as mentioned above. In these cases, GaN has the smallest band gap. It can be said that it is a semiconductor that gives energy.
Therefore, according to the seventh means of the present invention, a desired channel can be formed satisfactorily.
また、本発明の第８の手段によれば、上記の結晶成長工程において、上記のガス分圧比Ｒが段階的或いは連続的に単調減少されるので、本発明の第１の手段に基づく電界効果トランジスタを製造することが可能或いは容易となるばかりでなく、また、それらと同等のデバイス性能を有する、バリア層が単層構造の電界効果トランジスタを製造することも略同様に可能或いは容易となる。例えば、バリア層が単層構造の電界効果トランジスタを製造する場合には、上記のガス分圧比Ｒを例えば略一様に連続的に単調減少させるなどすれば良い。 According to the eighth means of the present invention, since the gas partial pressure ratio R is monotonously decreased stepwise or continuously in the crystal growth step, the electric field effect based on the first means of the present invention. Not only can it be possible or easy to manufacture a transistor, but it is also possible or easy to manufacture a field effect transistor with a barrier layer having a single-layer structure, which has the same device performance. For example, when manufacturing a field effect transistor having a single-layer structure of the barrier layer, the gas partial pressure ratio R may be monotonously decreased, for example, substantially uniformly.
この本発明の第８の手段が上記の様に良好に作用する理由は、前にも言及した様に、上記のガス分圧比Ｒが高い場合程、前述の急峻界面提供層が良好に形成され易く、また、上記のガス分圧比Ｒが低い場合程、前述の電極接続面提供層が良好に形成され易くなるためである。ただし、ここで、界面が急峻であることの利点は、前にも言及した様に、チャネル中を移動する電子の移動度が向上するためである。また、表面が平坦或いは平滑であることの利点は、前にも言及した様に、電極の微細化が可能或いは従来よりも容易となるためである。 The reason why the eighth means of the present invention works well as described above is that, as mentioned above, the higher the gas partial pressure ratio R, the better the steep interface providing layer is formed. This is because the lower the gas partial pressure ratio R is, the easier it is to form the electrode connection surface providing layer. However, the advantage of the steep interface is that the mobility of electrons moving in the channel is improved as mentioned above. The advantage of the flat or smooth surface is that, as mentioned above, the electrodes can be miniaturized or easier than before.
また、本発明の第９の手段によれば、上記のガス分圧比Ｒがｍ回にわたって段階的かつ単調に減少するので、本発明の第１の手段に基づく優れた電界効果トランジスタを製造することができる。 According to the ninth means of the present invention, the gas partial pressure ratio R decreases stepwise and monotonously over m times, so that an excellent field effect transistor based on the first means of the present invention is manufactured. Can do.
また、本発明の第１０の手段によれば、本発明の第５の手段に基づく電界効果トランジスタを製造することが可能または容易となる。また、上記のガス分圧比Ｒが高い場合程、前述の急峻界面提供層が良好に形成され易く、かつ、上記のガス分圧比Ｒが低い場合程、前述の電極接続面提供層が良好に形成され易くなるため、本発明の第１０の手段によれば、極めて良好なデバイス特性を実現することができる。 Further, according to the tenth means of the present invention, it becomes possible or easy to manufacture a field effect transistor based on the fifth means of the present invention. Further, the higher the gas partial pressure ratio R, the easier the formation of the aforementioned steep interface providing layer, and the lower the gas partial pressure ratio R, the better the aforementioned electrode connection surface providing layer. Therefore, according to the tenth means of the present invention, extremely good device characteristics can be realized.
バリア層の結晶成長に使用する不活性ガスとしては、希ガス（Ｈｅ，Ｎｅ，Ａｒ，Ｋｒ，Ｘｅ，Ｒｎ）や、窒素（Ｎ2 ）ガスや、或いはこれらの混合気体を用いることができる。また、不活性ガスとしてこれらの混合気体を用いる場合には、その混合比は任意で良い。また、主なキャリアガス（即ち、キャリアガスの主成分）として、水素（Ｈ2 ）ガス、窒素（Ｎ2 ）ガス、或いは希ガス等を用いる場合に、結晶成長させるべき半導体結晶中に、望ましくない原子や分子が残留（混入）する恐れがない限り、その他の気体が、そのキャリアガス中に微量若しくは若干量混合されていても、特段本発明の作用を妨げるものではない。 As an inert gas used for crystal growth of the barrier layer, a rare gas (He, Ne, Ar, Kr, Xe, Rn), nitrogen (N 2 ) gas, or a mixed gas thereof can be used. Moreover, when using these mixed gases as an inert gas, the mixing ratio may be arbitrary. In addition, when hydrogen (H 2 ) gas, nitrogen (N 2 ) gas, or rare gas is used as the main carrier gas (that is, the main component of the carrier gas), it is desirable in the semiconductor crystal to be crystal-grown. As long as there is no fear of remaining (mixed) atoms or molecules, even if a small amount or a slight amount of other gases are mixed in the carrier gas, the action of the present invention is not particularly disturbed.
また、本発明の電界効果トランジスタを構成する結晶成長基板の材料としては、耐熱性や放熱性の点で炭化シリコン（ＳｉＣ）が最も適しているが、価格をも大きく加味すれば、サファイアや、シリコン（Ｓｉ）などを用いた実施形態をも十分に考えることができる。また、ＧａＮ基板を用いることは、価格や放熱性などの点で有利とは言えないが、ＧａＮ基板の採用は、特に本発明の適用を妨げるものではない。
また、オーミック電極やショットキー電極の形成形態としては、周知の任意の形態を採用することができる。例えば、ゲート電極は、前にも言及した様に、バリア層の最上層の上に薄膜の絶縁膜を介して形成しても良い。
In addition, as a material for the crystal growth substrate constituting the field effect transistor of the present invention, silicon carbide (SiC) is most suitable in terms of heat resistance and heat dissipation, but sapphire, An embodiment using silicon (Si) or the like can be sufficiently considered. In addition, using a GaN substrate is not advantageous in terms of cost and heat dissipation, but adoption of the GaN substrate does not particularly impede application of the present invention.
Further, any known form can be adopted as a form of forming the ohmic electrode or the Schottky electrode. For example, the gate electrode may be formed on the uppermost layer of the barrier layer via a thin insulating film as mentioned above.
以下、本発明を具体的な実施例に基づいて説明する。
ただし、本発明の実施形態は、以下に示す個々の実施例に限定されるものではない。
Hereinafter, the present invention will be described based on specific examples.
However, the embodiments of the present invention are not limited to the following examples.
図１は、本実施例１の電界効果トランジスタ１００の断面図である。この電界効果トランジスタ１００は、結晶成長によって III族窒化物系化合物半導体を順次積層することにより形成した半導体素子であり、その結晶成長基板１０１は、厚さ約３００μｍのサファイアから形成されている。この結晶成長基板１０１の上には、厚さ約４０ｎｍのＡｌＮから成るＡｌＮ層１０２が形成されている。このＡｌＮ層１０２は結晶成長基板１０１と、後に積層する半導体層１０３との間の格子定数の不整合を解消又は緩和するためのものである。
FIG. 1 is a cross-sectional view of the
そして、このＡｌＮ層１０２の上には厚さ約２μｍのノンドープのＧａＮから成る半導体層１０３が形成されている。以下、この半導体層１０３と上記のＡｌＮ層１０２との計２層を合わせて総称的に単にバッファ層と言うことがある。勿論、このバッファ層（層１０２と層１０３）が、請求項１などに記載されているバッファ層に相当する半導体層である。
A
更に、半導体層１０３の上には、厚さ約４０ｎｍのノンドープのＡｌ0.2 Ｇａ0.8 Ｎから成る半導体層１０４が積層されている。この半導体層１０４の膜厚（約４０ｎｍ）は、ゲートＯＮ時にバリア層とバッファ層との界面、即ち、層１０４１と層１０３との界面の近傍に生成されるチャネルと、下記の個々のオーミック電極（１０５，１０７）との間におけるキャリア（電子）のトンネル効果が、それぞれ確実かつ良好に発現する様に設定されている。
Further, a semiconductor layer 104 made of non-doped Al 0.2 Ga 0.8 N having a thickness of about 40 nm is stacked on the
即ち、半導体層１０４は、本発明に基づく厚さ約３０ｎｍの急峻界面提供層１０４１と、本発明に基づく厚さ約１０ｎｍの電極接続面提供層１０４２の計２層の半導体層から構成されている。これらは双方共に上記の通りノンドープのＡｌ0.2 Ｇａ0.8 Ｎから形成されているが、急峻界面提供層１０４１を結晶成長させる際には、キャリアガスとしてＨ2 を使用した。また、電極接続面提供層１０４２を結晶成長させる際には、キャリアガスとしてＮ2 を使用した。
That is, the semiconductor layer 104 is composed of a total of two semiconductor layers, a steep interface providing layer 1041 having a thickness of about 30 nm based on the present invention and an electrode connection
また、符号１０５，１０６，１０７はそれぞれ、ソース電極（オーミック電極）、ゲート電極（ショットキー電極）、ドレイン電極（オーミック電極）を示している。各オーミック電極（ソース電極１０５とドレイン電極１０７）は、何れもチタン（Ｔｉ）から成る膜厚約１００Åの薄い金属層を蒸着によって積層し、その上にアルミニウム（Ａｌ）から成る膜厚約３０００Åの金属層を更に蒸着にて積層したものである。これらのオーミック電極は、１秒未満のフラッシュアニール処理による約７００℃〜９００℃の熱処理によって、良好に密着及び合金化されている。他方、ゲート電極１０６は、約１００Åのニッケル（Ｎｉ）から成る金属層を蒸着によって積層し、その上に、金（Ａｕ）から成る金属層を更に約３０００Å蒸着して形成したショットキー電極である。
以下、上記の電界効果トランジスタ１００の製造方法を、本発明の特徴部分（半導体層１０４１，１０４２）を中心に説明する。
上記の電界効果トランジスタ１００の各半導体層（半導体層１０２，１０３，１０４）は何れも、有機金属化合物気相成長法（ＭＯＶＰＥ）による気相成長により結晶成長されたものである。ここで用いられたガスは、キャリアガス（Ｈ2 又はＮ2 ）と、アンモニアガス（ＮＨ3 ）と、トリメチルガリウム（Ｇａ(CH3)3) と、トリメチルアルミニウム（Ａｌ(CH3)3) などである。
ただし、これらの半導体層を結晶成長させる方法としては、上記の有機金属化合物気相成長法（ＭＯＶＰＥ）の他にも、分子線気相成長法（ＭＢＥ）、ハライド気相成長法（ＨＶＰＥ）等が有効である。
Hereinafter, the manufacturing method of the above-described
Each of the semiconductor layers (semiconductor layers 102, 103, 104) of the
However, as a method for crystal growth of these semiconductor layers, in addition to the above-mentioned organometallic compound vapor phase epitaxy (MOVPE), molecular beam vapor phase epitaxy (MBE), halide vapor phase epitaxy (HVPE), etc. Is effective.
図２に、本実施例１におけるバリア層１０４（即ち、急峻界面提供層１０４１と電極接続面提供層１０４２）形成時のキャリアガス供給形態を示す。このグラフの縦軸はキャリアガス中に占める水素（Ｈ2 ）ガスの分圧比Ｒを示している。また、横軸は結晶成長時間であり、時刻ｔ＝０が急峻界面提供層１０４１の結晶成長開始時刻を示し、時刻ｔ＝ｔ1 が電極接続面提供層１０４２の結晶成長終了時刻を示している。
更に、詳しくは、以下の結晶成長条件にしたがって、バリア層１０４を積層した。
FIG. 2 shows a carrier gas supply mode when the barrier layer 104 (that is, the steep interface providing layer 1041 and the electrode connection surface providing layer 1042) is formed in the first embodiment. The vertical axis of this graph indicates the partial pressure ratio R of hydrogen (H 2 ) gas in the carrier gas. The horizontal axis represents the crystal growth time. Time t = 0 represents the crystal growth start time of the steep interface providing layer 1041, and time t = t 1 represents the crystal growth end time of the electrode connection
More specifically, the barrier layer 104 was laminated according to the following crystal growth conditions.
（バリア層１０４の結晶成長条件）
（１）急峻界面提供層１０４１
（ａ）キャリアガス ： Ｈ2 （Ｒ≒１）
（ｂ）結晶成長温度 ： １０００〔℃〕
（ｃ）結晶成長気圧 ： １０１３〔ｈＰａ〕（結晶成長炉内の全圧）
(Crystal growth conditions for barrier layer 104)
(1) Steep interface providing layer 1041
(A) Carrier gas: H 2 (R≈1)
(B) Crystal growth temperature: 1000 [° C.]
(C) Crystal growth pressure: 1013 [hPa] (total pressure in crystal growth furnace)
（２）電極接続面提供層１０４２
（ａ）キャリアガス ： Ｎ2 （Ｒ≒０）
（ｂ）結晶成長温度 ： １０００〔℃〕
（ｃ）結晶成長気圧 ： １０１３〔ｈＰａ〕（結晶成長炉内の全圧）
(2) Electrode connection
(A) Carrier gas: N 2 (R≈0)
(B) Crystal growth temperature: 1000 [° C.]
(C) Crystal growth pressure: 1013 [hPa] (total pressure in crystal growth furnace)
図３は、バリア層１０４全体の厚さ（：ｄ1 ＋ｄ2 ）を４００Åに固定する時、電極接続面提供層１０４２の膜厚ｄ2 〔Å〕をパラメータとして、電極接続面提供層１０４２の表面の像（表面モフォロジー）を５種類（ｄ2 ＝０Å〜４００Å）、原子間力顕微鏡（Atomic Force Microscope)を使って出力したものである。
図４−Ａに、この電極接続面提供層１０４２の膜厚ｄ2 と各表面の粗さとの関係を示す。縦軸は、電極接続面提供層１０４２の表面の１方向における凹凸波形の平均振幅（Root Mean Square）を、ｄ2 ＝０Åの時の値を基準（：規格化表面粗さ＝１）として、即ち、膜厚約４００Åの急峻界面提供層１０４１だけでバリア層１０４全体を形成した場合を基準として、規格化したものである。
FIG. 3 shows that when the thickness (: d 1 + d 2 ) of the entire barrier layer 104 is fixed to 400 mm, the film thickness d 2 [Å] of the electrode connection
FIG. 4-A shows the relationship between the film thickness d 2 of the electrode connection
また、図４−Ｂのグラフは、ゲート電極１０６形成前の電界効果トランジスタ１００のシート抵抗の規格化値と、上記の膜厚ｄ2 との関係を、図４−Ａの場合と同様にｄ2 ＝０Åの時の値を基準（：規格化シート抵抗＝１）として示したものである。
これらの測定結果より、バリア層１０４全体の膜厚を４００Åにする場合、電極接続面提供層１０４２の膜厚ｄ2 の適正範囲は、約１００Å〜３００Å程度の範囲であり、より望ましくは約１５０Å〜２００Å程度の範囲になると言うことができる。
Further, the graph of FIG. 4-B shows the relationship between the normalized value of the sheet resistance of the
From these measurements, when the barrier layer 104 total thickness to 400 Å, a proper range of the thickness d 2 of the electrode connection
この様に、バリア層１０４を形成した結果、本実施例１の電界効果トランジスタ１００においては、シート抵抗などの各種の電気特性を良好に確保でき、同時に良好な表面平坦性に基づいて電極を従来よりも効果的に微細化することができた。
As described above, as a result of forming the barrier layer 104, in the
図５は、本実施例１の電界効果トランジスタ２００の断面図である。この電界効果トランジスタ２００は、結晶成長によって III族窒化物系化合物半導体を順次積層することにより形成した半導体素子であり、その結晶成長基板２０１は、厚さ約４００μｍの炭化シリコン（ＳｉＣ）から形成されている。この結晶成長基板２０１の上には、厚さ約０．２μｍのＡｌＮから成るＡｌＮ層２０２が形成されている。このＡｌＮ層２０２は結晶成長基板２０１と、後に積層する半導体層２０３との間の格子定数の不整合を解消又は緩和するためのものである。
FIG. 5 is a cross-sectional view of the
そして、このＡｌＮ層２０２の上には厚さ約２μｍのノンドープのＧａＮから成る半導体層２０３が形成されている。以下、この半導体層２０３と上記のＡｌＮ層２０２との計２層を合わせて総称的に単にバッファ層と言うことがある。勿論、このバッファ層（層２０２と層２０３）が、請求項１などに記載されているバッファ層に相当する半導体層である。
A
更に、半導体層２０３の上には、厚さ約４０ｎｍのノンドープのＡｌ0.25Ｇａ0.75Ｎから成る半導体層２０４が積層されている。この半導体層２０４の膜厚（約４０ｎｍ）は、ゲートＯＮ時にバリア層とバッファ層との界面、即ち、層２０４１と層２０３との界面の近傍に生成されるチャネルと、下記の個々のオーミック電極（２０５，２０７）との間におけるキャリア（電子）のトンネル効果が、それぞれ確実かつ良好に発現する様に設定されている。
Further, a
即ち、半導体層２０４は、本発明に基づく厚さ約１０ｎｍの急峻界面提供層２０４１と、本発明に基づく厚さ約３０ｎｍの電極接続面提供層２０４２の計２層の半導体層から構成されている。これらは双方共に上記の通りノンドープのＡｌ0.25Ｇａ0.75Ｎから形成されているが、急峻界面提供層２０４１を結晶成長させる際には、キャリアガスとしてＨ2 を使用した。また、電極接続面提供層２０４２を結晶成長させる際には、キャリアガスとしてＮ2 を使用した。
That is, the
また、符号２０５，２０６，２０７はそれぞれ、ソース電極（オーミック電極）、ゲート電極（ショットキー電極）、ドレイン電極（オーミック電極）を示している。各オーミック電極（ソース電極２０５とドレイン電極２０７）は、何れもチタン（Ｔｉ）から成る膜厚約１００Åの薄い金属層を蒸着によって積層し、その上にアルミニウム（Ａｌ）から成る膜厚約３０００Åの金属層を更に蒸着にて積層したものである。これらのオーミック電極は、１秒未満のフラッシュアニール処理による約７００℃〜９００℃の熱処理によって、良好に密着及び合金化されている。他方、ゲート電極２０６は、約１００Åのニッケル（Ｎｉ）から成る金属層を蒸着によって積層し、その上に、金（Ａｕ）から成る金属層を更に約３０００Å蒸着して形成したショットキー電極である。
以下、上記の電界効果トランジスタ２００の製造方法を、本発明の特徴部分（半導体層２０４１，２０４２）を中心に説明する。
上記の電界効果トランジスタ２００の各半導体層（半導体層２０２，２０３，２０４）は何れも、有機金属化合物気相成長法（ＭＯＶＰＥ）による気相成長により結晶成長されたものである。ここで用いられたガスは、キャリアガス（Ｈ2 又はＮ2 ）と、アンモニアガス（ＮＨ3 ）と、トリメチルガリウム（Ｇａ(CH3)3) と、トリメチルアルミニウム（Ａｌ(CH3)3) などである。
ただし、これらの半導体層を結晶成長させる方法としては、上記の有機金属化合物気相成長法（ＭＯＶＰＥ）の他にも、分子線気相成長法（ＭＢＥ）、ハライド気相成長法（ＨＶＰＥ）等が有効である。
Hereinafter, the manufacturing method of the above-described
Each of the semiconductor layers (semiconductor layers 202, 203, and 204) of the above-described
However, as a method for crystal growth of these semiconductor layers, in addition to the above-mentioned organometallic compound vapor phase epitaxy (MOVPE), molecular beam vapor phase epitaxy (MBE), halide vapor phase epitaxy (HVPE), etc. Is effective.
本実施例２におけるバリア層２０４（即ち、急峻界面提供層２０４１と電極接続面提供層２０４２）形成時のキャリアガス供給形態を、前述の実施例１と同様、図２に示す。このグラフの縦軸は、前述の実施例１と同様、キャリアガス中に占める水素（Ｈ2 ）ガスの分圧比Ｒを示している。また、横軸は結晶成長時間であり、時刻ｔ＝０が急峻界面提供層２０４１の結晶成長開始時刻を示し、時刻ｔ＝ｔ1 が電極接続面提供層２０４２の結晶成長終了時刻を示している。
更に、詳しくは、以下の結晶成長条件にしたがって、バリア層２０４を積層した。
The carrier gas supply mode at the time of forming the barrier layer 204 (that is, the steep
More specifically, the
（バリア層２０４の結晶成長条件）
（１）急峻界面提供層２０４１
（ａ）キャリアガス ： Ｈ2 （Ｒ≒１）
（ｂ）結晶成長温度 ： １０００〔℃〕
（ｃ）結晶成長気圧 ： １０１３〔ｈＰａ〕（結晶成長炉内の全圧）
(Crystal growth conditions for the barrier layer 204)
(1) Steep
(A) Carrier gas: H 2 (R≈1)
(B) Crystal growth temperature: 1000 [° C.]
(C) Crystal growth pressure: 1013 [hPa] (total pressure in crystal growth furnace)
（２）電極接続面提供層２０４２
（ａ）キャリアガス ： Ｎ2 （Ｒ≒０）
（ｂ）結晶成長温度 ： １０００〔℃〕
（ｃ）結晶成長気圧 ： １０１３〔ｈＰａ〕（結晶成長炉内の全圧）
(2) Electrode connection
(A) Carrier gas: N 2 (R≈0)
(B) Crystal growth temperature: 1000 [° C.]
(C) Crystal growth pressure: 1013 [hPa] (total pressure in crystal growth furnace)
図６は、バリア層２０４全体の厚さ（：ｄ1 ＋ｄ2 ）を４０ｎｍに固定する時、電極接続面提供層２０４２の膜厚ｄ2 〔Å〕をパラメータとして、電極接続面提供層２０４２の表面の像を２種類（ｄ2 ＝０ｎｍ，３０ｎｍ）、原子間力顕微鏡（Atomic Force Microscope)を使って出力したものである。
図７−Ａに、この電極接続面提供層２０４２の膜厚ｄ2 と各表面の粗さとの関係を示す。縦軸は、電極接続面提供層２０４２の表面の１方向における凹凸波形の平均振幅（Root Mean Square）を、ｄ2 ＝０Åの時の値を基準（：規格化表面粗さ＝１）として、即ち、膜厚約４０ｎｍの急峻界面提供層２０４１だけでバリア層２０４全体を形成した場合を基準として、規格化したものである。
FIG. 6 shows that when the thickness (: d 1 + d 2 ) of the
FIG. 7A shows the relationship between the film thickness d 2 of the electrode connection
また、図７−Ｂのグラフは、ゲート電極２０６形成前の電界効果トランジスタ２００のシート抵抗の規格化値と、上記の膜厚ｄ2 との関係を、図７−Ａの場合と同様にｄ2 ＝０ｎｍの時の値を基準（：規格化シート抵抗＝１）として示したものである。
これらの測定結果からも、所望の電気特性と電極の微細化とを高度かつ合理的に両立させるためには、バリア層２０４は、急峻界面提供層２０４１と電極接続面提供層２０４２との２層構成にすると良いことが判る。
7B shows the relationship between the normalized value of the sheet resistance of the
Also from these measurement results, the
この様に、バリア層２０４を形成した結果、本実施例２の電界効果トランジスタ２００においては、シート抵抗などの各種の電気特性を良好に確保でき、同時に良好な表面平坦性に基づいて電極を従来よりも効果的に微細化することができた。
As described above, as a result of the formation of the
〔その他の変形例〕
本発明の実施形態は、上記の形態に限定されるものではなく、その他にも以下に例示される様な変形を行っても良い。この様な変形や応用によっても、本発明の作用に基づいて本発明の効果を得ることができる。
[Other variations]
The embodiment of the present invention is not limited to the above-described embodiment, and other modifications as exemplified below may be made. Even with such modifications and applications, the effects of the present invention can be obtained based on the functions of the present invention.
（変形例１）
例えば、上記の実施例１では、図２からも判る様に、キャリアガス中に占める水素ガスの分圧比Ｒを一度で、略１から略０に一気に減少させたが、その他にも例えば図８に例示する様に、キャリアガス中に占める水素ガスの分圧比Ｒは、略一様に連続的に減少させる様にしても良い。この様にした場合、上記の様に問題のバリア層１０４を明確に２層（即ち、急峻界面提供層１０４１と電極接続面提供層１０４２）に分けて認識することはできないが、しかしながら、上記の電界効果トランジスタ１００と略同等の性能を有する電界効果トランジスタを製造することができる。
(Modification 1)
For example, in the first embodiment, as can be seen from FIG. 2, the partial pressure ratio R of the hydrogen gas occupying the carrier gas is reduced from about 1 to about 0 at a stroke. As illustrated in FIG. 4, the partial pressure ratio R of the hydrogen gas in the carrier gas may be continuously reduced substantially uniformly. In this case, the barrier layer 104 in question cannot be clearly divided into two layers (that is, the steep interface providing layer 1041 and the electrode connection surface providing layer 1042) as described above. A field effect transistor having substantially the same performance as the
（変形例２）
また、キャリアガス中に占める水素ガスの分圧比Ｒは、多段階に分けて時々刻々と段階的に減少させる様にしても良い。また、なだらかに連続的に減少させたり、急峻に段階的に減少させたりする形態を組み合わせて実施しても良い。図９に例示される実施形態は、その様な組み合わせの形態を例示するものである。
これらの何れの実施形態においても、本発明の手段に基づいて、本発明の作用・効果を得ることができる。
(Modification 2)
Further, the partial pressure ratio R of the hydrogen gas occupying in the carrier gas may be reduced step by step in multiple steps. Further, it may be carried out in combination with a mode in which the current is gradually decreased or rapidly decreased in a stepwise manner. The embodiment illustrated in FIG. 9 exemplifies such a combination form.
In any of these embodiments, the actions and effects of the present invention can be obtained based on the means of the present invention.
本発明は、半導体の表面荒れの防止方法に関し、半導体素子の電極の微細化への可能性または容易性を良好に確保するためのものである。また、同時に本発明は、結晶成長によって積層される半導体層間の界面近傍に略平面状に生成されるチャネル中を移動するキャリアの移動度に関し、その移動度を良好に確保するためのものである。
したがって、本発明は、 III族窒化物系化合物半導体の結晶成長によって製造可能な電界効果トランジスタ（各種のＦＥＴやＨＥＭＴ等）の設計や製造に大いに有用なものであり、各種の電界効果トランジスタの小型化や高性能化に当たって非常に大きな効果を発揮する。
The present invention relates to a method for preventing surface roughness of a semiconductor, and is intended to satisfactorily ensure the possibility or ease of miniaturization of electrodes of a semiconductor element. At the same time, the present invention relates to the mobility of carriers moving in a channel generated in a substantially planar shape in the vicinity of the interface between semiconductor layers stacked by crystal growth, in order to ensure good mobility. .
Therefore, the present invention is very useful for the design and manufacture of field effect transistors (various FETs, HEMTs, etc.) that can be produced by crystal growth of group III nitride compound semiconductors. It is very effective in improving performance and performance.
１００ ： 電界効果トランジスタ（実施例１）
１０１ ： 結晶成長基板（サファイア）
１０２ ： ＡｌＮ層（バッファ層）
１０３ ： ＧａＮから成る半導体層（バッファ層）
１０４ ： ＡｌＧａＮから成る半導体層（バリア層）
１０４１： 急峻界面提供層
１０４２： 電極接続面提供層
１０５ ： ソース電極（オーミック電極）
１０６ ： ゲート電極（ショットキー電極）
１０７ ： ドレイン電極（オーミック電極）
100: Field effect transistor (Example 1)
101: Crystal growth substrate (sapphire)
102: AlN layer (buffer layer)
103: Semiconductor layer (buffer layer) made of GaN
104: Semiconductor layer (barrier layer) made of AlGaN
1041: Steep interface providing layer 1042: Electrode connection surface providing layer 105: Source electrode (ohmic electrode)
106: Gate electrode (Schottky electrode)
107: drain electrode (ohmic electrode)
２００ ： 電界効果トランジスタ（実施例２）
２０１ ： 結晶成長基板（ＳｉＣ）
２０２ ： ＡｌＮ層（バッファ層）
２０３ ： ＧａＮから成る半導体層（バッファ層）
２０４ ： ＡｌＧａＮから成る半導体層（バリア層）
２０４１： 急峻界面提供層
２０４２： 電極接続面提供層
２０５ ： ソース電極（オーミック電極）
２０６ ： ゲート電極（ショットキー電極）
２０７ ： ドレイン電極（オーミック電極）
200: Field effect transistor (Example 2)
201: Crystal growth substrate (SiC)
202: AlN layer (buffer layer)
203: Semiconductor layer (buffer layer) made of GaN
204: Semiconductor layer (barrier layer) made of AlGaN
2041: Steep interface providing layer 2042: Electrode connection surface providing layer 205: Source electrode (ohmic electrode)
206: Gate electrode (Schottky electrode)
207: Drain electrode (ohmic electrode)
Claims (10)
前記バリア層は、
前記バリア層の内の最下層の半導体層を構成し、前記バッファ層との界面における組成変化が急峻に形成された急峻界面提供層と、
前記バリア層の内の最上層の半導体層を構成し、上面が略平坦に形成された電極接続面提供層と
を備えた多層構造を有する
ことを特徴とする電界効果トランジスタ。 In a field effect transistor having a buffer layer made of a group III nitride compound semiconductor and a barrier layer, and a channel is formed on the interface side of the buffer layer with respect to the barrier layer,
The barrier layer is
A steep interface providing layer in which the lowermost semiconductor layer of the barrier layers is configured, and the composition change at the interface with the buffer layer is sharply formed;
A field effect transistor comprising a multilayer structure comprising an uppermost semiconductor layer of the barrier layers and an electrode connection surface providing layer having a substantially flat upper surface.
ノンドープのＡｌx Ｇａ1-x Ｎ（０＜ｘ≦１）から形成されている
ことを特徴とする請求項１に記載の電界効果トランジスタ。 Each semiconductor layer constituting the barrier layer,
2. The field effect transistor according to claim 1, wherein the field effect transistor is made of non-doped Al x Ga 1-x N (0 <x ≦ 1).
ノンドープのＡｌx Ｇａ1-x Ｎ（0.１５≦ｘ≦0.３）から形成されている
ことを特徴とする請求項１又は請求項２に記載の電界効果トランジスタ。 Each semiconductor layer constituting the barrier layer,
3. The field effect transistor according to claim 1, wherein the field effect transistor is formed of non-doped Al x Ga 1-x N (0.15 ≦ x ≦ 0.3).
積層順序に従って略単調に減少する様に設定されている
ことを特徴とする請求項２又は請求項３に記載の電界効果トランジスタ。 The aluminum composition ratio x of each semiconductor layer constituting the barrier layer is:
4. The field effect transistor according to claim 2, wherein the field effect transistor is set so as to decrease substantially monotonously according to a stacking order.
下側に積層されたバリア層第１層と、
前記バリア層第１層の上側に積層されたバリア層第２層と
の計２層の半導体層から形成されている
ことを特徴とする請求項１乃至請求項４の何れか１項に記載の電界効果トランジスタ。 The barrier layer is
A barrier layer first layer laminated on the lower side;
5. The semiconductor device according to claim 1, wherein the barrier layer is formed of a total of two semiconductor layers including a barrier layer second layer laminated on the upper side of the barrier layer first layer. 6. Field effect transistor.
１０ｎｍ≦ｄ1 ≦３０ｎｍ、
１０ｎｍ≦ｄ2 ≦３０ｎｍ、かつ、
３０ｎｍ≦ｄ1 ＋ｄ2 ≦６０ｎｍ
を満たす
ことを特徴とする請求項５に記載の電界効果トランジスタ。 The film thickness d 1 of the barrier layer first layer and the film thickness d 2 of the barrier layer second layer are:
10 nm ≦ d 1 ≦ 30 nm,
10 nm ≦ d 2 ≦ 30 nm, and
30 nm ≦ d 1 + d 2 ≦ 60 nm
The field effect transistor according to claim 5, wherein:
ノンドープのＧａＮから形成されている
ことを特徴とする請求項１乃至請求項６の何れか１項に記載の電界効果トランジスタ。 The uppermost layer of the buffer layer is
The field effect transistor according to any one of claims 1 to 6, wherein the field effect transistor is made of non-doped GaN.
前記バリア層を結晶成長させる結晶成長工程において、
前記バリア層の材料ガスを運ぶキャリアガスの中で、水素（Ｈ2 ）ガスが占めるガス分圧比Ｒを
「ｒ1 ≧Ｒ≧ｒ2 （１≧ｒ1 ＞１／４，１／２＞ｒ2 ≧０，ｒ1 ＞ｒ2 ）」なる範囲内で、時間ｔに対して略連続的又は略段階的に、略単調に減少させる
ことを特徴とする電界効果トランジスタの製造方法。 A method of manufacturing a field effect transistor, comprising a buffer layer made of a group III nitride compound semiconductor and a barrier layer, wherein a channel is formed on an interface side of the buffer layer with respect to the barrier layer,
In the crystal growth step for crystal growth of the barrier layer,
In the carrier gas carrying the material gas of the barrier layer, the gas partial pressure ratio R occupied by hydrogen (H 2 ) gas is expressed as “r 1 ≧ R ≧ r 2 (1 ≧ r 1 > 1/4, 1/2> r”. 2 ≧ 0, r 1 > r 2 ) ”, a method of manufacturing a field effect transistor, characterized by substantially monotonously decreasing with respect to time t substantially continuously or stepwise.
前記ガス分圧比Ｒを段階的にｍ回（ｍ≧１）減少させることにより、
前記バリア層をノンドープのＡｌx Ｇａ1-x Ｎ（０＜ｘ≦１）から成る計ｍ＋１層の半導体層から形成する
ことを特徴とする請求項８に記載の電界効果トランジスタの製造方法。 In the crystal growth step,
By reducing the gas partial pressure ratio R m times (m ≧ 1) stepwise,
9. The method of manufacturing a field effect transistor according to claim 8, wherein the barrier layer is formed from a total of m + 1 semiconductor layers made of non-doped Al x Ga 1-x N (0 <x ≦ 1).
先に積層するバリア層第１層を、
水素（Ｈ2 ）ガスを主なキャリアガスとして結晶成長させ、
次に積層するバリア層第２層を、
希ガス又は窒素（Ｎ2 ）ガスから成る不活性ガスを主なキャリアガスとして結晶成長させる
ことを特徴とする請求項９に記載の電界効果トランジスタの製造方法。 The barrier layer has a two-layer structure,
The barrier layer first layer to be laminated first,
Crystal growth using hydrogen (H 2 ) gas as the main carrier gas,
Next, the barrier layer second layer to be laminated is
Method of manufacturing a field effect transistor according to claim 9, characterized in that the crystal growth of the noble gas or nitrogen (N 2) inert gas consisting of a gas as a main carrier gas.
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