JP2006003239A

JP2006003239A - Semiconductor device tester

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Publication number: JP2006003239A
Application number: JP2004180433A
Authority: JP
Inventors: Yasuji Mizuuchi; 保司水内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2004-06-18
Filing date: 2004-06-18
Publication date: 2006-01-05

Abstract

<P>PROBLEM TO BE SOLVED: To satisfy both of versatility and reduction of a logic scale and a cost of a semiconductor device tester, by configuring a pin electronics logic of the tester so as to correspond to a semiconductor device to be tested. <P>SOLUTION: A waveform generating circuit, an expectation value judging circuit and the like of the pin electronics are made up by using a field programmable gate array (FPGA) 300, and programming processes are carried out so as to correspond to the I/O pin specification of the semiconductor device to be tested 200 to configure the waveform generating circuit (FMT) and the expectation value judging circuit (CMP) being required for respective pins, thereby realizing only functions required for the semiconductor device to be tested 200 and reducing its logic scale. Furthermore, a configuration process of the FPGA 500 is executed by an interchangeable ROM 310 or a CPU 150 controlling the tester. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は半導体装置テスタに関し、特に、バウンダリ・スキャンなど低速な外部インタフェースでテストが制御されるＬＳＩやＭＣＭ（マルチチップモジュール）など半導体装置の機能テスタに好適な半導体装置テスタに関する。 The present invention relates to a semiconductor device tester, and more particularly to a semiconductor device tester suitable for a functional tester of a semiconductor device such as an LSI or MCM (multichip module) whose test is controlled by a low-speed external interface such as boundary scan.

半導体装置の機能テストには、テスタと呼ばれる装置によりテスト信号を発生させ、それを半導体装置へ入力し、半導体装置から出力された信号を期待値信号とを比較し、良否を判定する。 In a function test of a semiconductor device, a test signal is generated by a device called a tester, and the test signal is input to the semiconductor device. The signal output from the semiconductor device is compared with an expected value signal to determine whether it is acceptable.

図２および図３は、従来の一般的なテスタを示すブロック図である。図２はシェアード・リソース方式テスタを、図３はパー・ピン方式テスタを示す。シェアード・リソース方式とパー・ピン方式の違いは、タイミング発生回路（ＴＧ）やリファレンス電源（ＲＰＳ）を各テスタピン共通に設け、各テスタピンに同じものを分配するか、テスタピン毎に設けるか、の違いである。以下の説明は、シェアード・リソース方式テスタとパー・ピン方式テスタで共通である。 2 and 3 are block diagrams showing a conventional general tester. 2 shows a shared resource type tester, and FIG. 3 shows a per pin type tester. The difference between the shared resource method and the per pin method is whether the timing generation circuit (TG) and reference power supply (RPS) are provided in common for each tester pin, and the same thing is distributed to each tester pin or provided for each tester pin. It is. The following description is common to the shared resource type tester and the per pin type tester.

図２および図３において、テスタ１００は、被試験半導体装置（ＬＳＩ）２００に電源を供給する電源ユニット（ＤＰＳ）１１０と、被試験半導体装置（ＬＳＩ）２００の入力ピンに信号を印可または出力ピンの信号を観測するピンエレクトロニクス（ＰＥ）１２０と、各ピンエレクトロニクス（ＰＥ）１２０に入力信号の印可タイミングや出力信号の観測タイミングを供給するタイミング発生回路（ＴＧ）１３０と、半導体装置（ＬＳＩ）２００の入力ピンに与える信号レベルや出力ピンの閾値レベルを決める基準電圧を供給するリファレンス電源（ＲＰＳ）１４０と、これら回路を制御するコントローラとしてのＣＰＵ１５０と、テストプログラムやテストデータを格納する記憶装置（ＨＤＤ）１６０などから構成されている。 2 and 3, the tester 100 includes a power supply unit (DPS) 110 that supplies power to the semiconductor device under test (LSI) 200 and a signal applied to an input pin of the semiconductor device under test (LSI) 200 or an output pin. Pin electronics (PE) 120 for observing the signal of the signal, a timing generation circuit (TG) 130 for supplying the application timing of the input signal and the observation timing of the output signal to each pin electronics (PE) 120, and the semiconductor device (LSI) 200 A reference power supply (RPS) 140 for supplying a reference voltage for determining a signal level applied to the input pin and a threshold level of the output pin, a CPU 150 as a controller for controlling these circuits, and a storage device for storing test programs and test data ( HDD) 160 and the like.

ＣＰＵ１５０は、記憶装置（ＨＤＤ）１６０からテストプログラムとテストデータを読み込み、それをＯＳ（テスタ制御プログラム）により解釈しながら、テスト信号の発生と判定を行い、所定のテストが実施されるように構成されている。テスタ１００には、被試験半導体装置（ＬＳＩ）２００の出力ピンの電圧レベルなど直流テストを行うためのＤＣテスト回路（ＤＣＭ）１７０が設けられることもある。 The CPU 150 is configured to read a test program and test data from a storage device (HDD) 160, interpret and interpret it using an OS (tester control program), generate and determine a test signal, and perform a predetermined test. Has been. The tester 100 may be provided with a DC test circuit (DCM) 170 for performing a DC test such as a voltage level of an output pin of the semiconductor device under test (LSI) 200.

さらにピンエレクトロニクス（ＰＥ）１２０の中は、入力ピンに印可する信号値および出力ピンの期待値（いわゆるテストパターン）を記憶するパターンメモリ（ＰＭ）１２１と、パターンメモリ（ＰＭ）１２１のテストパターンとタイミング発生回路（ＴＧ）１３０のタイミング信号により被試験半導体装置（ＬＳＩ）２００に印可する信号波形を作る波形形成回路（ＦＭＴ）１２２と、波形形成された入力信号を被試験半導体装置（ＬＳＩ）２００の信号レベルに変換するドライバ１２３と、テスタ１００と被試験半導体装置（ＬＳＩ）２００を電気的に接続するピンスイッチ１２４と、被試験半導体装置（ＬＳＩ）２００からの出力信号をリファレンス電源（ＲＰＳ）１４０の閾値レベルで出力信号がハイ（Ｈｉｇｈ）レベルか、ロー（Ｌｏｗ）レベルかの信号レベルを判別するレシーバ１２５と、レシーバ１２５が判定した信号レベルをパターンメモリ（ＰＭ）１２１の期待値とタイミング発生回路（ＴＧ）１３０からのストローブタイミングにより比較判定するコンパレータ回路（ＣＭＰ）１２６と、コンパレータ回路（ＣＭＰ）１２６の判定結果を記憶しておくフェイルメモリ（ＦＭ）１２７と、ＤＣテスト回路（ＤＣＭ）１７０を接続するためのスイッチ１２８などから構成される。
また被試験半導体装置（ＬＳＩ）２００は、通常テストボード（ＴＢ）２１０と呼ばれる被試験半導体装置（ＬＳＩ）２００を実装するソケットを実装したプリント基板を介してテスタ１００と接続される。 Further, in the pin electronics (PE) 120, a pattern memory (PM) 121 for storing a signal value applied to the input pin and an expected value of the output pin (so-called test pattern), and a test pattern of the pattern memory (PM) 121, A waveform forming circuit (FMT) 122 that generates a signal waveform to be applied to the semiconductor device under test (LSI) 200 based on the timing signal of the timing generation circuit (TG) 130, and the waveform-formed input signal as the semiconductor device under test (LSI) 200 A driver 123 for converting the signal level to a signal level, a pin switch 124 for electrically connecting the tester 100 and the semiconductor device under test (LSI) 200, and an output signal from the semiconductor device under test (LSI) 200 as a reference power supply (RPS). The output signal is high or low at a threshold level of 140. A comparator 125 that compares the signal level determined by the receiver 125 with the expected value of the pattern memory (PM) 121 and the strobe timing from the timing generation circuit (TG) 130. CMP) 126, a fail memory (FM) 127 for storing the determination result of the comparator circuit (CMP) 126, a switch 128 for connecting the DC test circuit (DCM) 170, and the like.
The semiconductor device under test (LSI) 200 is connected to the tester 100 via a printed circuit board on which a socket for mounting the semiconductor device under test (LSI) 200, which is usually called a test board (TB) 210, is mounted.

図４（ａ）は、図２または図３の従来のテスタの波形形成回路（ＦＭＴ）１２２の一例を示すブロック図である。図４（ａ）において、１２１〜１３０は、図２または図３と同様である。また、４０１はパターンメモリ（ＰＭ）１２１からのドライバイネーブル信号（ｅｎｂ）を保持するフリップフロップ（ＦＦ１）、４０２はパターンメモリ（ＰＭ）１２１からの入力パターン（ｓｔｍ）を保持するフリップフロップ（ＦＦ２）、４１１はタイミング発生回路（ＴＧ）１３０からのテストパターン切替えタイミングの中から、選択した切替えタイミング（ｔｔｓ）を選択するセレクタ（ＳＥＬ１）、４１２はタイミング発生回路（ＴＧ）１３０からのパルスの中から、選択したパルス（ｐｔｓ）を選択するセレクタ（ＳＥＬ２）、４２１と４２２と４２３は選択した波形モード（ｆｍｔ）と信号極性（ｐｏｌ）によって波形を形成するＯＲ回路（ＯＲ）、ＡＮＤ回路（ＡＮＤ）、排他的ＯＲ回路（ＥＯＲ）である。
図４（ｂ）は、図４（ａ）に示した波形形成回路（ＦＭＴ）１２２の真理値表を示す図であり、図中のＲＺ波形はＲｅｔｕｒｎｔｏＺｅｒｏ波形、ＮＲＺ波形はＮｏｎＲｅｔｕｒｎｔｏＺｅｒｏ波形である。 FIG. 4A is a block diagram showing an example of the waveform forming circuit (FMT) 122 of the conventional tester of FIG. 2 or FIG. 4A, reference numerals 121 to 130 are the same as those in FIG. 2 or FIG. Reference numeral 401 denotes a flip-flop (FF1) that holds a driver enable signal (enb) from the pattern memory (PM) 121, and 402 denotes a flip-flop (FF2) that holds an input pattern (stm) from the pattern memory (PM) 121. Reference numeral 411 denotes a selector (SEL1) for selecting the selected switching timing (tts) from among the test pattern switching timings from the timing generation circuit (TG) 130. Reference numeral 412 denotes a pulse from the timing generation circuit (TG) 130. , Selector (SEL2) for selecting the selected pulse (pts), 421, 422 and 423 are an OR circuit (OR) and an AND circuit (AND) for forming a waveform according to the selected waveform mode (fmt) and signal polarity (pol). , An exclusive OR circuit (EOR).
FIG. 4B is a diagram showing a truth table of the waveform forming circuit (FMT) 122 shown in FIG. 4A. The RZ waveform in the figure is a Return to Zero waveform, and the NRZ waveform is a Non Return to Zero waveform. It is a waveform.

図５（ａ）は、図２または図３の従来のテスタのコンパレータ回路（ＣＭＰ）１２６の一例を示すブロック図である。図５（ａ）において、１２１〜１３０は、図２または図３と同様である。４３１はパターンメモリ（ＰＭ）１２１からの期待値マスク信号（ｍｓｋ）を保持するフリップフロップ（ＦＦ１）、４３２はパターンメモリ（ＰＭ）１２１からの期待値信号（ｅｘｐ）を保持するフリップフロップ（ＦＦ２）、４３３はレシーバ１２５からのレシーブ信号（ｒｃｖ）を保持するフリップフロップ（ＦＦ３）で、タイミング発生回路（ＴＧ）１３０からのストローブタイミングで、それぞれの信号をフリップフロップに取り込む。４４１は期待値信号（ｅｘｐ）とレシーブ信号（ｒｃｖ）を比較する排他的ＯＲ回路（ＥＯＲ）、４４２は上記比較結果を上記期待値マスク信号（ｍｓｋ）でマスクするＡＮＤ回路（ＡＮＤ）である。このＡＮＤ回路（ＡＮＤ）４２２の出力が判定結果（ｆａｉｌ）としてフェイルメモリ（ＦＭ）１２７に書き込まれる。
図５（ｂ）は、図５（ａ）に示したコンパレータ回路（ＣＭＰ）１２６の真理値表を示す図である。
非特許文献１は一般的なテスト技術を記載している。 FIG. 5A is a block diagram showing an example of the comparator circuit (CMP) 126 of the conventional tester of FIG. 2 or FIG. 5A, reference numerals 121 to 130 are the same as those in FIG. 2 or FIG. Reference numeral 431 denotes a flip-flop (FF1) that holds the expected value mask signal (msk) from the pattern memory (PM) 121, and reference numeral 432 denotes a flip-flop (FF2) that holds the expected value signal (exp) from the pattern memory (PM) 121. Reference numeral 433 denotes a flip-flop (FF3) that holds the receive signal (rcv) from the receiver 125, and takes each signal into the flip-flop at the strobe timing from the timing generation circuit (TG) 130. Reference numeral 441 denotes an exclusive OR circuit (EOR) that compares the expected value signal (exp) and the receive signal (rcv), and reference numeral 442 denotes an AND circuit (AND) that masks the comparison result with the expected value mask signal (msk). The output of the AND circuit (AND) 422 is written to the fail memory (FM) 127 as a determination result (fail).
FIG. 5B is a diagram showing a truth table of the comparator circuit (CMP) 126 shown in FIG.
Non-Patent Document 1 describes a general test technique.

小高俊彦・小林ニ三幸著「装置設計と実装」丸善１９９６年Toshihiko Kodaka and Nisako Kobayashi "Device Design and Implementation" Maruzen 1996

一般にテスタは、極めて汎用性の高い装置として提供され、その高い汎用性を持たすために、複雑で高度かつ大規模なハードウェアを持ち、非常に高価となる。即ちテスタは、新たに開発される多用な半導体装置を含めた種々の半導体装置をそれ一台で試験ができるように、必要とされる種々のテスト項目に応えられるようにするため複雑な構成となり、またテストされるべき半導体装置の性能やピン数に対応できるように、性能、数量の面からも高度かつ複雑な構成となるからである。 In general, a tester is provided as a highly versatile device, and in order to have the high versatility, it has complicated, advanced and large-scale hardware, and becomes very expensive. In other words, the tester has a complicated configuration so that it can respond to various required test items so that it can test various semiconductor devices including newly developed semiconductor devices. This is because the configuration is sophisticated and complicated in terms of performance and quantity so as to correspond to the performance and the number of pins of the semiconductor device to be tested.

半導体装置メーカなどが新たに開発した半導体装置のテストを行なう場合、テストしようとする半導体装置の性能、規模によっては、テスタの有する機能の何割かしか使用しない場合も生じる。テスト費用は、良く知られているように、被試験半導体装置の製造コストに反映されるため、テスタの非常に高いコストは、半導体装置の単価に跳ね返ったり、市場での競争や需要との関係からコストアップできない場合には、コスト割れをもたらすことになる。 When testing a semiconductor device newly developed by a semiconductor device manufacturer or the like, depending on the performance and scale of the semiconductor device to be tested, only some of the functions of the tester may be used. As is well known, the test cost is reflected in the manufacturing cost of the semiconductor device under test, so the very high cost of the tester rebounds on the unit price of the semiconductor device, and is related to competition and demand in the market. If the cost cannot be increased, the cost will be broken.

一方、ＬＳＩやＭＣＭなど最近の半導体装置は、その動作速度の高速化が進み、テスタの性能、特にスピードやタイミング精度などが追いつかないケースが出てきている。このため高速な半導体装置の中には、半導体装置自身の中に、論理回路部分を試験するために、擬似乱数発生回路などのパターン発生回路を入れたり、内蔵するメモリ部をテストするため、ＡＬＰＧ（Ａｌｇｏｒｉｔｈｍｉｃｍｅｍｏｒｙｐａｔｔｅｒｎｇｅｎｅｒａｔｏｒ）と呼ばれるパターン発生回路を内蔵させたりした、ＢＩＳＴ（Ｂｕｌｔｉｎｓｅｌｆｔｅｓｔ）方式を取り入れた半導体装置もある。 On the other hand, recent semiconductor devices such as LSI and MCM have increased in operating speed, and there are cases in which the performance of the tester, particularly speed and timing accuracy, cannot catch up. For this reason, some high-speed semiconductor devices include a pattern generation circuit such as a pseudo-random number generation circuit in order to test a logic circuit portion in the semiconductor device itself, or an ALPG for testing a built-in memory unit. There is also a semiconductor device that adopts a BIST (Bult in self test) system in which a pattern generation circuit called (Algorithmic memory pattern generator) is incorporated.

このようなＢＩＳＴを採用した半導体装置では、その内蔵されたテスト回路と外部とのインタフェースに、バウンダリ・スキャンなどの低速なインタフェースを採用する場合が多い。このため汎用性を重視した市販の半導体テスタは、自己診断機能を内蔵し低速な外部テスト制御インタフェースを持つ半導体装置にとっては、使用されない機能が多く、テスタが高価であるという問題があった。 In such a semiconductor device employing BIST, a low-speed interface such as boundary scan is often adopted as an interface between the built-in test circuit and the outside. For this reason, a commercially available semiconductor tester that emphasizes versatility has a problem that many of the functions are not used for a semiconductor device with a built-in self-diagnosis function and a low-speed external test control interface, and the tester is expensive.

本発明の目的は、半導体装置テスタのピンエレクトロニクス論理を被試験半導体装置に合わせ構成することで、テスタの論理規模や費用の低減と汎用性を両立する半導体装置テスタを提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device tester that achieves both reduction in the logic scale and cost of the tester and versatility by configuring the pin electronics logic of the semiconductor device tester in accordance with the semiconductor device under test.

本発明は、テスタのピンエレクトロニクスに必要な機能を、予め用意された複雑な機能の中から選択する代わりに、テスタのピンエレクトロニクスの論理回路部分を可変論理回路デバイスで構成し、被試験半導体装置の入出力ピン仕様に合わせ必要なピンエレクトロニクスの機能をこの可変論理回路デバイスにプログラムすることで実現する。 According to the present invention, instead of selecting a function required for pin electronics of a tester from complex functions prepared in advance, a logic circuit part of the pin electronics of the tester is constituted by a variable logic circuit device, and a semiconductor device under test This function is realized by programming the necessary pin electronics functions in accordance with the input / output pin specifications of the variable logic circuit device.

本発明によれば、テスタのピンエレクトロニクスに必要な機能を、予め用意された複雑な機能の中から選択する代わりに、必要な機能をプログラミングするため、ピンエレクトロニクスの論理回路規模を大幅に低減でき、テスタの汎用性を犠牲にせず、かつテスタの価格を抑えることができる。 According to the present invention, instead of selecting the functions required for the pin electronics of the tester from the complex functions prepared in advance, the necessary functions are programmed, so that the logic circuit scale of the pin electronics can be greatly reduced. Therefore, the versatility of the tester can be sacrificed and the price of the tester can be reduced.

ＢＩＳＴなどの自己診断機能を内蔵する半導体装置など、そのテスト制御に必要な入出力インターフェースがバウンダリ・スキャンなど低速なインタフェースを持つ半導体装置を、安価で汎用性を持つテスタで試験を行うという目的を、ピンエレクトロニクスの機能を被試験半導体装置の入出力ピン仕様により、予め用意された複雑な機能の中から選択する変わりに、可変論理回路デバイスに、必要な機能をプログラムすることにより、コストパフォーマンスの高い、汎用的なテスタを実現する。 The purpose is to test a semiconductor device with a low-speed interface such as boundary scan, etc., with a low-cost and versatile tester, such as a semiconductor device incorporating a self-diagnosis function such as BIST. Instead of selecting the function of pin electronics from the complex functions prepared in advance according to the input / output pin specifications of the semiconductor device under test, programming the necessary functions in the variable logic circuit device can reduce the cost performance. Realize a high-purpose, general-purpose tester.

図１は、本発明のテスタ５００の一実施例のブロック図である。１１０〜２１０は、図２または図３と同様である。３００は可変論理回路デバイス（ＦＰＧＡ）で実現した波形形成回路（ＦＭＴ）とコンパレータ回路（ＣＭＰ）で、ピンエレクトロニクスの論理部分を構成する。３１０は可変論理回路デバイス（ＦＰＧＡ）３００の論理回路プログラム（コンフィグレーション）に使用するＲＯＭである。このＲＯＭ３１０はソケットを介してテスタに実装される。可変論理回路デバイス（ＦＰＧＡ）３００とＲＯＭ３１０は必要な論理規模や使用するデバイスにより、１個または複数個で構成される。 FIG. 1 is a block diagram of one embodiment of a tester 500 of the present invention. 110 to 210 are the same as those in FIG. 2 or FIG. Reference numeral 300 denotes a waveform forming circuit (FMT) realized by a variable logic circuit device (FPGA) and a comparator circuit (CMP), which constitute a logic part of pin electronics. A ROM 310 is used for a logic circuit program (configuration) of the variable logic circuit device (FPGA) 300. The ROM 310 is mounted on the tester via a socket. The variable logic circuit device (FPGA) 300 and the ROM 310 are configured by one or a plurality depending on a necessary logic scale and a device to be used.

被試験半導体試験装置（ＬＳＩ）２００のテスト準備として、入出力ピン仕様に合わせて可変論理回路デバイス（ＦＰＧＡ）３００の中に必要な波形形成回路（ＦＭＴ）とコンパレータ回路（ＣＭＰ）をプログラムし、そのプログラム内容をＲＯＭ３１０に書き込んでおく。被試験半導体装置（ＬＳＩ）２００をテストする場合は、被試験半導体装置（ＬＳＩ）２００を実装するテストボード（ＴＢ）２１０をテスタに接続すると共に、被試験半導体装置（ＬＳＩ）２００用にプログラム内容を書き込んだＲＯＭ３１０を上記ソケットに実装する。この状態で可変論理回路デバイス（ＦＰＧＡ）３００のコンフィグレーションを実行することで、被試験半導体装置（ＬＳＩ）２００のテストに必要な波形形成回路（ＦＭＴ）とコンパレータ回路（ＣＭＰ）が可変論理回路デバイス（ＦＰＧＡ）３００の中に構成され、テスタ５００は被試験半導体装置（ＬＳＩ）２００のテストが可能となる。 In preparation for the test of the semiconductor device under test (LSI) 200, the required waveform forming circuit (FMT) and comparator circuit (CMP) are programmed in the variable logic circuit device (FPGA) 300 in accordance with the input / output pin specifications. The program contents are written in the ROM 310. When testing the semiconductor device under test (LSI) 200, the test board (TB) 210 on which the semiconductor device under test (LSI) 200 is mounted is connected to the tester and the program content for the semiconductor device under test (LSI) 200 is used. Is mounted on the socket. By executing the configuration of the variable logic circuit device (FPGA) 300 in this state, the waveform forming circuit (FMT) and the comparator circuit (CMP) necessary for the test of the semiconductor device under test (LSI) 200 are changed into the variable logic circuit device. (FPGA) 300, the tester 500 can test the semiconductor device under test (LSI) 200.

図６は、図４（ａ）の波形形成回路（ＦＭＴ）１２２において、図４（ｂ）のＦＭＴ真理値表の波形種として「Ｐ極性、ＲＺ波形」を選択した場合に、可変論理回路デバイス（ＦＰＧＡ）３００内にプログラムされる回路５２２を示す。このように図４の回路と比較して、タイミングを選択するセレクタが省略出来ており、また極性を反転させるＥＯＲ回路も省略出来ている。ＮＲＺ波形を選択する場合は、さらにＡＮＤ回路（ＡＮＤ）４２２が省略できる。またＮ極を設定するには、ＡＮＤ回路（ＡＮＤ）４２２をＮＡＮＤ回路に変更するだけで可能である。また被試験半導体装置（ＬＳＩ）のピン仕様が出力ピンに対応するテスタピンにはこの波形形成回路（ＦＭＴ）は不要で、ドライバ１２３のイネーブル信号（ｅｎｂ）を０固定にする機能だけあれば良い。 FIG. 6 shows a variable logic circuit device when “P polarity, RZ waveform” is selected as the waveform type of the FMT truth table of FIG. 4B in the waveform forming circuit (FMT) 122 of FIG. A circuit 522 programmed in (FPGA) 300 is shown. Thus, as compared with the circuit of FIG. 4, the selector for selecting timing can be omitted, and the EOR circuit for inverting the polarity can be omitted. When the NRZ waveform is selected, the AND circuit (AND) 422 can be omitted. To set the N pole, the AND circuit (AND) 422 can be changed to a NAND circuit. Further, the waveform forming circuit (FMT) is not required for the tester pin whose pin specification of the semiconductor device under test (LSI) corresponds to the output pin, and only a function for fixing the enable signal (enb) of the driver 123 to 0 is sufficient.

またコンパレータ回路（ＣＭＰ）は、また被試験半導体装置（ＬＳＩ）のピン仕様が出力ピンに対応するテスタピンにのみあれば十分で、入力ピンに対応するテスタピンには省略できる。 Further, the comparator circuit (CMP) is sufficient if the pin specification of the semiconductor device under test (LSI) is only the tester pin corresponding to the output pin, and can be omitted for the tester pin corresponding to the input pin.

このように、予めどのような入出力ピンにも対応可能なように、複雑で高度な機能を持つ従来テスタの波形形成回路（ＦＭＴ）やコンパレータ回路（ＣＭＰ）に対して、被試験半導体装置（ＬＳＩ）の入出力ピン仕様に対応した必要最低限の論理規模で波形形成回路（ＦＭＴ）やコンパレータ回路（ＣＭＰ）を実現でき、またコンフィグレーション用のＲＯＭをソケットにより実装することで交換可能とし、テスタの汎用性も確保できる効果がある。 Thus, as it is also available to any output pins advance, for complex waveform forming circuit of a conventional tester with advanced features (FMT) and the comparator circuit (CMP), tested semiconductor device ( (LSI) Waveform shaping circuit (FMT) and comparator circuit (CMP) can be realized with the minimum logical scale corresponding to the input / output pin specifications, and the configuration ROM can be exchanged by mounting it with a socket, There is an effect that the versatility of the tester can be secured.

図７の実施例は、図１の実施例から、直流テストが不要な場合に、ＤＣテスト回路（ＤＣＭ）とそれを接続するためのスイッチ、またさらにピンスイッチをドライバ１２３のディスエーブル機能（出力ハイ・インピーダンス状態）で置き換えたテスタ７００である。実装密度を高めづらいスイッチを省略できるので、テスタのコスト低減、小型化に役立つ。 The embodiment of FIG. 7 differs from the embodiment of FIG. 1 in that a DC test circuit (DCM) and a switch for connecting the DC test circuit (DCM) and a pin switch are disabled functions (outputs) of the driver 123 when a DC test is unnecessary. The tester 700 is replaced with a high impedance state. Since it is possible to omit switches that are difficult to increase the mounting density, it helps to reduce the cost and size of the tester.

図８の実施例は、図７の実施例から、さらにドライバとレシーバを可変論理回路デバイスに吸収した事を特徴とするテスタ８００である。被試験半導体装置（ＬＳＩ）２００の入出力ピン仕様が、使用する可変論理回路デバイス（ＦＰＧＡ）３００が直接サポートする入出力ピン仕様なら被試験半導体試験装置（ＬＳＩ）２００と可変論理回路デバイス（ＦＰＧＡ）３００は直結可能である。この場合はテスタ１００にリファレンス電源（ＲＰＳ）が不要となり、更なるテスタのコスト低減、小型化に役立つ。 The embodiment of FIG. 8 is a tester 800 characterized in that the driver and receiver are further absorbed by the variable logic circuit device from the embodiment of FIG. If the input / output pin specification of the semiconductor device under test (LSI) 200 is the input / output pin specification directly supported by the variable logic circuit device (FPGA) 300 to be used, the semiconductor test device (LSI) 200 to be tested and the variable logic circuit device (FPGA) ) 300 can be directly connected. In this case, a reference power supply (RPS) is not necessary for the tester 100, which is useful for further cost reduction and downsizing of the tester.

図９の実施例は、図７の実施例から、コンフィグレーション用のＲＯＭ３１０をテストボード（ＴＢ）２１０に実装した事を特徴とするテスタ９００である。ＲＯＭ３１０をテストボード（ＴＢ）２１０に実装することにより、テストボード（ＴＢ）２１０の交換でＲＯＭ３１０も同時に交換できるので、被試験半導体装置（ＬＳＩ）２００のテスト準備作業量を低減したり、ＲＯＭ３１０の交換忘れなどを防ぐのに役立つ。 The embodiment of FIG. 9 is a tester 900 characterized in that a configuration ROM 310 is mounted on a test board (TB) 210 from the embodiment of FIG. By mounting the ROM 310 on the test board (TB) 210, the ROM 310 can be replaced at the same time by replacing the test board (TB) 210. Therefore, the amount of test preparation work of the semiconductor device under test (LSI) 200 can be reduced, Helps prevent forgetting to replace.

図１０の実施例は、図７の実施例から、コンフィグレーション用のＲＯＭをなくし、ＣＰＵ１５０から可変論理回路デバイス（ＦＰＧＡ）３００を直接コンフィグレーションする事を特徴とするテスタ１０００である。テストプログラムやテストデータを記憶装置（ＨＤＤ）１６０から読み込む時に同期させてコンフィグレーションを実行することで、被試験半導体装置（ＬＳＩ）２００のテスト準備作業量を低減したり、ＲＯＭ３１０の交換忘れなどを防ぐのに役立つ。 The embodiment of FIG. 10 is a tester 1000 characterized in that the configuration ROM is eliminated from the embodiment of FIG. 7 and the variable logic circuit device (FPGA) 300 is directly configured from the CPU 150. By executing the configuration in synchronization with the reading of the test program and test data from the storage device (HDD) 160, the amount of test preparation work for the semiconductor device under test (LSI) 200 can be reduced or the ROM 310 can be forgotten to be replaced. Help prevent.

また、半導体装置のクロックピンなど高い精度や機能が要求されるピンに対応するテスタピンとそれ以外のピンに対応するテスタピンを、従来テスタのピンエレクトロニクスと本発明のピンエレクトロニクスを組合せてテスタを構成することで、テスタに必要な機能や性能とテスタのコストを最適化する用途にも適用できる。 Also, a tester pin corresponding to a pin that requires high accuracy and function, such as a clock pin of a semiconductor device, and a tester pin corresponding to another pin are combined with the pin electronics of the conventional tester and the pin electronics of the present invention to constitute a tester. Therefore, it can be applied to applications that optimize the functions and performance required for the tester and the cost of the tester.

本発明の一実施例を示すブロック図である。It is a block diagram which shows one Example of this invention. 従来のシェアード・リソース方式テスタを示すブロック図である。It is a block diagram which shows the conventional shared resource system tester. 従来のパー・ピン方式テスタを示すブロック図である。It is a block diagram which shows the conventional per pin system tester. 従来テスタの波形形成回路の一例を示すブロック図と真理値表を示す図である。It is the figure which shows the block diagram which shows an example of the waveform formation circuit of the conventional tester, and the truth table. 従来テスタのコンパレータ回路の一例を示すブロック図と真理値表を示す図である。It is a block diagram which shows an example of the comparator circuit of a conventional tester, and a figure which shows a truth table. 本発明の一実施例の波形形成回路を示すブロック図である。It is a block diagram which shows the waveform formation circuit of one Example of this invention. 本発明の他の実施例を示すブロック図である。It is a block diagram which shows the other Example of this invention. 本発明のさらに他の実施例を示すブロック図である。It is a block diagram which shows the further another Example of this invention. 本発明のさらに他の実施例を示すブロック図である。It is a block diagram which shows the further another Example of this invention. 本発明のさらに他の実施例を示すブロック図である。It is a block diagram which shows the further another Example of this invention.

符号の説明Explanation of symbols

５００テスタ
１１０テスト電源
１３０タイミング発生回路
１４０リファレンス電源
１５０ＣＰＵ
１６０記憶装置
１７０ＤＣテスト回路
２００被試験半導体装置
２１０テストボード
３００可変論理回路デバイス
３１０ＲＯＭ
500 Tester 110 Test power supply 130 Timing generation circuit 140 Reference power supply 150 CPU
160 Storage Device 170 DC Test Circuit 200 Semiconductor Device Under Test 210 Test Board 300 Variable Logic Circuit Device 310 ROM

Claims

ピンエレクトロニクスを有する半導体装置テスタにおいて、ピンエレクトロニクスの論理部分を可変論理回路デバイスで構成し、出力波形形成回路や期待値比較回路などのピンエレクトロニクス論理を被試験半導体装置の入出力ピン仕様に合わせて可変論理回路デバイスをプログラムすることを特徴とする半導体装置テスタ。
In a semiconductor device tester with pin electronics, the logic part of pin electronics is composed of variable logic circuit devices, and the pin electronics logic such as output waveform forming circuit and expected value comparison circuit is matched to the input / output pin specifications of the semiconductor device under test A semiconductor device tester for programming a variable logic circuit device.