JP2005517300A - Photodetector circuit - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 95
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 48
- 230000004044 response Effects 0.000 claims abstract description 38
- 230000005855 radiation Effects 0.000 claims description 40
- 238000004519 manufacturing process Methods 0.000 claims description 27
- 230000015556 catabolic process Effects 0.000 claims description 24
- 239000000956 alloy Substances 0.000 claims description 18
- 230000005684 electric field Effects 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 18
- 229910045601 alloy Inorganic materials 0.000 claims description 16
- 238000010521 absorption reaction Methods 0.000 claims description 13
- 230000000694 effects Effects 0.000 claims description 11
- 230000003071 parasitic effect Effects 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 10
- 239000000203 mixture Substances 0.000 claims description 10
- 238000009792 diffusion process Methods 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 7
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 4
- 239000002019 doping agent Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 230000000087 stabilizing effect Effects 0.000 claims description 2
- 238000003384 imaging method Methods 0.000 abstract description 11
- 238000000407 epitaxy Methods 0.000 abstract description 10
- 239000007787 solid Substances 0.000 abstract description 4
- 239000006096 absorbing agent Substances 0.000 abstract 1
- 238000005286 illumination Methods 0.000 description 24
- 101150098161 APD1 gene Proteins 0.000 description 21
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 230000035945 sensitivity Effects 0.000 description 10
- 230000008901 benefit Effects 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 230000008859 change Effects 0.000 description 7
- 239000002800 charge carrier Substances 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 230000004913 activation Effects 0.000 description 6
- 238000000098 azimuthal photoelectron diffraction Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- 101100379209 Arabidopsis thaliana APD3 gene Proteins 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 230000002028 premature Effects 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000003491 array Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000006798 recombination Effects 0.000 description 3
- 238000005215 recombination Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000001444 catalytic combustion detection Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000002178 crystalline material Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 206010034960 Photophobia Diseases 0.000 description 1
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002594 fluoroscopy Methods 0.000 description 1
- 238000009432 framing Methods 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 208000013469 light sensitivity Diseases 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003472 neutralizing effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000036211 photosensitivity Effects 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000010076 replication Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
- H01L31/0256—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by the material
- H01L31/0264—Inorganic materials
- H01L31/0312—Inorganic materials including, apart from doping materials or other impurities, only AIVBIV compounds, e.g. SiC
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
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- Physics & Mathematics (AREA)
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- Inorganic Chemistry (AREA)
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Abstract
【課題】 昼間及び夜間の条件で動作できるソリッド・ステート・イメージング・システム又はカメラに適した光検出器回路を提供する。
【解決手段】 光検出器回路は、注入nウェル(304)とpウェル(306)を持つCMOS基板(302)上にエピタキシで製造されたアバランシュ光ダイオードAPD(300)を含む。nウェル(304)はAPD(300)の境界を定める注入されたp+ガードリング(310)を持つ。ガードリング(310)内に注入されたn+APD層(312)があり、その上にエピタキシャルp+APD層(314)が堆積されて、これらの層でAPD(300)が形成される。APDは一定のバイアス電圧を維持するためのフィードバックを与える増幅器回路(50)中に組み込まれることができ、より低いアバランシュ電圧と拡大された長波長応答を与えるためにSiGe吸収層を含むことができる。PROBLEM TO BE SOLVED: To provide a photodetector circuit suitable for a solid state imaging system or a camera capable of operating in daytime and nighttime conditions.
The photodetector circuit includes an avalanche photodiode APD (300) fabricated by epitaxy on a CMOS substrate (302) having an implanted n-well (304) and a p-well (306). The n-well (304) has an implanted p + guard ring (310) that delimits the APD (300). There is an n + APD layer (312) implanted in the guard ring (310), on which an epitaxial p + APD layer (314) is deposited to form an APD (300) with these layers. The APD can be incorporated into an amplifier circuit (50) that provides feedback to maintain a constant bias voltage and can include a SiGe absorber layer to provide a lower avalanche voltage and an extended long wavelength response. .
Description
本発明は、光検出器回路、光検出器ピクセル回路配列、及びこのような回路及び配列を製造する方法に関する。 The present invention relates to photodetector circuits, photodetector pixel circuit arrays, and methods of manufacturing such circuits and arrays.
昼間及び夜間の条件で動作できるソリッド・ステート・イメージング・システム又はカメラに適した光検出器回路が長く追求されている。これは直射太陽光から夕方などの薄明かり以下までの範囲の照明でイメージングできなければならない。すなわち、単一動作モードである必要はないが、照明感度は好ましくは8デケードまで拡大するか、又は、できるだけこの範囲に接近しなければならない。照明感度の同時的ダイナミック範囲、すなわち、いずれかの1つの動作モードにおけるその照明感度は好ましくは、少なくとも4、そしてできるなら、6デケードでなければならない。しかし、夕方などの薄明かり以下でのイメージングのいくつかの応用では、2又は3デケードの感度で十分であろう。 There has long been a need for photodetector circuits suitable for solid state imaging systems or cameras that can operate in daytime and nighttime conditions. This must be able to be imaged with illumination ranging from direct sunlight to below dim light such as evening. That is, it is not necessary to be in a single mode of operation, but the illumination sensitivity should preferably be expanded to 8 decades or as close as possible to this range. The simultaneous dynamic range of illumination sensitivity, ie its illumination sensitivity in any one mode of operation, should preferably be at least 4 and preferably 6 decades. However, for some applications of sub-light imaging such as evening, a sensitivity of 2 or 3 decades may be sufficient.
別の重要な問題は、ピクセル回路配列を提供するために光検出器回路が反復複製に適しているかどうかである。これは回路が物理的に小さく集積回路として実現でき、そして同様の性質で正確に反復複製又は調整可能に製造できる性質を持つことが要求される。演算増幅器などの個別の部品は、個々のピクセル回路中に組み込むには大きすぎる。 Another important issue is whether the photodetector circuit is suitable for iterative replication to provide a pixel circuit array. This requires that the circuit be physically small, be implemented as an integrated circuit, and have the same properties that allow it to be accurately replicated or made adjustable. Individual components such as operational amplifiers are too large to be incorporated into individual pixel circuits.
既存の技術はこれらの目的を満たすことができない。従来技術は、もし、検出器信号が通常よりも長く集積されるならば、薄明かりレベルの照明について合理的な感度を与える電荷結合素子(CCD)の配列からなる光検出器を含む。しかし、CCDカメラは、高い照明強度では飽和して(イメージ・コントラストの喪失)、イメージがブルームする。さらに、これらは貧弱な同時的ダイナミック範囲(2又は3デケード)を持ち、この結果、太陽光と陰の両方が同時にある際、すなわち、同じイメージ・フレーム枠内において、イメージ特徴を解像することができない。 Existing technology cannot meet these objectives. The prior art includes a photodetector consisting of an array of charge coupled devices (CCD) that provides reasonable sensitivity for dim light illumination if the detector signal is integrated longer than normal. However, CCD cameras saturate at high illumination intensity (loss of image contrast) and the image blooms. In addition, they have a poor simultaneous dynamic range (2 or 3 decades), which results in resolving image features when both sunlight and shade are at the same time, ie within the same image frame frame. I can't.
バスビーの米国特許第4,821,103号は、フレーム当たり2つの露光を持つ高ダイナミック範囲CCDカメラに関する。1つの露光は相対的に短く、他は相対的に長い。そして、単一の処理においてこの2つは非線形的に結合される。高い及び低い照明強度のイメージ領域は、それぞれ、短い及び長い露光から取られる。これは時々、マルチフレーミングと呼ばれる。これは標準のCCDカメラと比較して拡大されたダイナミック範囲を有するが、2つの露光又は集積時の間の遷移中に人工物のイメージを生ずる。イメージ飽和の傾向があり、適当な集積時間を選択するのが難しい。これは高い及び低い強度のイメージ領域を結合するために付随のデジタル信号処理(DSP)回路を必要とし、従って、相対的に高い電力要求を持つ。 Busby U.S. Pat. No. 4,821,103 relates to a high dynamic range CCD camera with two exposures per frame. One exposure is relatively short and the other is relatively long. The two are combined non-linearly in a single process. High and low illumination intensity image areas are taken from short and long exposures, respectively. This is sometimes called multiframing. This has an enlarged dynamic range compared to a standard CCD camera, but produces an image of an artifact during the transition between two exposures or integrations. There is a tendency for image saturation and it is difficult to select an appropriate integration time. This requires an accompanying digital signal processing (DSP) circuit to combine the high and low intensity image areas and thus has a relatively high power requirement.
「電荷結合素子及びソリッド・ステート光学センサーIV」、1994年1月、Proc SPIE pp19−29,vol.2172に、メンデイス等がシリコンp−nダイオード配列形式の検出器を持ったカメラを開示している。ダイオードは相補的金属酸化物/シリコン・オン・シリコン基板(CMOS−on−Si)上にあり、線型応答を提供する。このような検出器はCCDと似た性能を持つ。すなわち、特に同時的ダイナミック範囲に同じ限界を持つが、同様の解像度のCCD配列よりも低い電力消費で動作することが可能である。 “Charge Coupled Devices and Solid State Optical Sensor IV”, January 1994, Proc SPIE pp 19-29, vol. 2172 discloses a camera having a detector of a silicon pn diode array type. The diode is on a complementary metal oxide / silicon-on-silicon substrate (CMOS-on-Si) and provides a linear response. Such a detector has performance similar to a CCD. That is, it is possible to operate with lower power consumption than a CCD array of similar resolution, especially with the same limit in simultaneous dynamic range.
「電荷結合素子及びアドバンス・イメージング・センサーについてのワークショップ」、1997年、Proc.IEEEに、オーイデット・ペチャット及びイー・フォソンが論文「二重サンプリングを用いた広いシーン内ダイナミック範囲CMOS APS」を開示している。この論文は、マルチフレーミングCMOSカメラに関する。CCD対応物と似て、それぞれの明るさに適した異なる露光によりイメージの異なる領域を結像する。イメージはそれぞれの露光からサブイメージの部分こどの非線形又は線型和として再構成される。これは標準のCMOSカメラと比較してダイナミック範囲を拡大するけれど、自然の光景の広い範囲の照明強度の変化に対応できる程度には十分ではない。また、露光間の遷移においてイメージ人口物がここでも発生し、集積時間に困難さがあり、そして、電力要求を増加するDSP回路も必要である。 “Workshop on Charge Coupled Devices and Advanced Imaging Sensors”, 1997, Proc. In IEEE, Uidet Pechato and E. Fosson have disclosed the paper "A wide in-scene dynamic range CMOS APS using double sampling". This paper relates to a multi-framing CMOS camera. Similar to the CCD counterpart, different regions of the image are imaged by different exposures suitable for each brightness. The image is reconstructed from each exposure as a non-linear or linear sum of sub-image sub-corres This expands the dynamic range compared to a standard CMOS camera, but is not sufficient to accommodate changes in illumination intensity over a wide range of natural scenes. There is also a need for a DSP circuit that also produces image artifacts at the transition between exposures, has difficulty in integration time, and increases power requirements.
「アドバンスド・フォーカル・プレーン配列及び電子カメラ」1996年、In Procに、デエリックス等が論文「ランダムアクセス可能アクティブ・ピクセル・イメージ・センサー」で、ダイナミック範囲の問題を解決する光ダイオード検出器による対数的CMOSイメージング・システムを開示している。これらは6デケードまでの大変高い同時的ダイナミック範囲を持ち、薄明かりから直射太陽光までのイメージングを可能にする。残念ながら、薄明かりよりかなり暗いイメージングを達成するには、過酷すぎる熱雑音及びピクセル素子(金属酸化物半導体電界効果型トランジスタ又はMOSFET)の不一致から発生する好ましくない人工物を含む。この種のいくつかのシステムは、照明レベルに依存した帯域幅(スルー・レート又は応答速度)を持ち、低い照明強度又はレベルでは応答が遅くなる。 "Advanced Focal Plane Array and Electronic Camera" 1996, In Proc, Deelix et al. In the paper "Randomly Accessible Active Pixel Image Sensor", Logarithmic with Photodiode Detector Solving Dynamic Range Problem A CMOS imaging system is disclosed. They have a very high simultaneous dynamic range up to 6 decades and allow imaging from low light to direct sunlight. Unfortunately, achieving imaging much darker than dim light involves undesirable artifacts arising from too severe thermal noise and pixel element (metal oxide semiconductor field effect transistors or MOSFETs) mismatch. Some systems of this type have a bandwidth (slew rate or response speed) that depends on the illumination level, and response is slow at low illumination intensity or levels.
国際特許出願公開番号WO98/58411は、イメージング・システムに使用される対数出力を持つ光トランジスタ回路に関する。回路は5デケード程度までの高い同時的ダイナミック範囲を持ち、光ダイオードによる回路よりも高い利得を持ち、従って、低い照明レベルでより良い感度を持つ。その利得は、光トランジスタの幾何学とドーピング濃度により固定され、そして低い照明レベルでの利得を改良すると飽和傾向が増す。すなわち、飽和が発生する照明レベルを減少する。この結果、この回路が提供するイメージング感度の照明強度範囲は、より高いレベルを犠牲にして単により低いレベルにシフトするだけである。 International Patent Application Publication No. WO 98/58411 relates to a phototransistor circuit with logarithmic output used in an imaging system. The circuit has a high simultaneous dynamic range up to as much as 5 decades, has a higher gain than a circuit with photodiodes, and therefore has better sensitivity at low illumination levels. Its gain is fixed by the geometry and doping concentration of the phototransistor, and improving the gain at low illumination levels increases the tendency to saturate. That is, the illumination level at which saturation occurs is reduced. As a result, the illumination intensity range of imaging sensitivity provided by this circuit simply shifts to a lower level at the expense of higher levels.
科学/産業応用のためのセンサー、カメラ及びシステムについてのIS&T/SPIEコンファレンス、カリフォルニア、1999年のプロシーデイングス、40−49頁に、エイ・バイバー及びピー・セイツェにより、イメージング・システムに使用するためにアバランシェ光ダイオード(APD)検出器配列の研究が報告されている。この文献は、Si−CMOS技術(注入又は拡散)を使用して製造されて、サブ・ガイガー・モード(又は、線形と呼ばれる)の動作にバイアスされたAPDを開示している。残念なことに、容認できる解像度及びイメージ品質を与えるために均一で十分に小さいAPDを持つAPD検出器配列を製造することは困難であることが知られている。 IS & T / SPIE Conference on Sensors, Cameras and Systems for Scientific / Industrial Applications, California, 1999 Proceedings, pages 40-49, for use in imaging systems by A. Viver and P. Seize A study of an avalanche photodiode (APD) detector array has been reported. This document discloses an APD fabricated using Si-CMOS technology (implantation or diffusion) and biased for sub-Geiger mode (or linear) operation. Unfortunately, it is known that it is difficult to produce an APD detector array with a uniform and sufficiently small APD to provide acceptable resolution and image quality.
CCDに結合された電子倍増管からなる夜間透視装置が知られている。光カソードが光景からの光子を電子に変換し、電子がマイクロチャンネル・プレートを経由して加速され、そして通常のCCD配列により検出される。この組合わせは星光ほどに低い照明レベルで動作する。しかし、マイクロチャンネル・プレートは、比較的低い照明レベルに応答して飽和を発生し、好ましくないハロー人工物をしばしば生成する大変低い同時的ダイナミック範囲を持つ。もし、普通の光レベルに偶然に曝されると損傷する。従って、昼間と夜間の両方に使用するためのカメラには使用できない。 There is known a night-time fluoroscopy device consisting of an electron multiplier coupled to a CCD. The photocathode converts photons from the scene into electrons, which are accelerated through the microchannel plate and detected by a conventional CCD array. This combination operates at illumination levels as low as starlight. However, microchannel plates have a very low simultaneous dynamic range that saturates in response to relatively low illumination levels and often produces undesirable halo artifacts. If it is accidentally exposed to normal light levels, it will be damaged. Therefore, the camera cannot be used for both daytime and nighttime use.
他の既知のイメージング装置は、電子ボンバードCCD及び転送電子CCDを含む。これらもまた、光カソードが光景からの光子を電子に変換し、電子がCCD配列に衝突して増強されたイメージを生成する前に真空中で加速される。これらは、CCD配列よりも大きくない同時的ダイナミック範囲を持つ。さらに、これらは高真空と高電圧を必要として、高価であり、高い電力消費を必要とする。 Other known imaging devices include electronic bombard CCDs and transfer electronic CCDs. Again, the photocathode converts photons from the scene into electrons, which are accelerated in vacuum before the electrons strike the CCD array to produce an enhanced image. They have a simultaneous dynamic range that is not larger than the CCD array. Furthermore, they require high vacuum and high voltage, are expensive and require high power consumption.
本発明の1つの目的は、光検出器回路の代替的な形を提供することである。
1つの観点では、本発明は、光ダイオード検出器及び付随読出し回路を含んだ光検出器回路において、CMOS部品と、光ダイオード検出器の能動領域である少なくとも1つのエピタキシャル層と、電界の均一性を増強して早まったブレークダウンを禁止するために光ダイオード検出器の境界を定めるガードリングとを組み込んでいることを特徴とする光検出器回路を提供する。
One object of the present invention is to provide an alternative form of photodetector circuit.
In one aspect, the present invention provides a photo detector circuit including a photo diode detector and associated readout circuit, a CMOS component, at least one epitaxial layer that is an active area of the photo diode detector, and electric field uniformity. And a guard ring that delimits the photodiode detector to prevent premature breakdown and to provide a photodetector circuit.
後でより詳細に説明するように、この観点では、本発明は、ガードリングが高電界の局所化した範囲を減少してブレークダウン特性を改善しながら、エピタキシが低コストのCMOS技術と結合された光ダイオード特性にいくつかの改善を与えるという長所を提供する。 As will be explained in more detail later, in this aspect, the present invention combines epitaxy with low-cost CMOS technology, while the guard ring reduces the localized area of the high electric field and improves breakdown characteristics. It offers the advantage of providing several improvements to the photodiode characteristics.
CMOS部品は、CMOS回路から絶縁されて支持する基板であり、そして光ダイオード検出器が電流倍増モードで動作でき且つ基板上にエピタキシャル的に堆積された少なくとも1つの領域を含む。光ダイオード検出器はPIN構造であってよい。 A CMOS component is a substrate that is isolated and supported from a CMOS circuit, and includes at least one region in which the photodiode detector can operate in a current doubling mode and is epitaxially deposited on the substrate. The photodiode detector may be a PIN structure.
光ダイオード検出器は、基板中に組み込まれた1つの導電タイプの第1領域と、第1領域上の層であってそして第2アバランシュ光ダイオード領域を与える少なくとも1つのエピタキシャル層を含むアバランシュ光ダイオードであってよい。 A photodiode detector includes an avalanche photodiode that includes a first region of one conductivity type incorporated in a substrate, and at least one epitaxial layer that is a layer on the first region and provides a second avalanche photodiode region. It may be.
光ダイオード検出器は、代替的に、CMOS部品中に組み込まれた1つの導電タイプの第1領域と、1つが実質的にドープされずそして他が第1領域とは反対の導電タイプである2つのエピタキシャル層を含んだ少なくとも1つのエピタキシャル層とを含み、そして第1領域と2つのエピタキシャル層とがPINダイオードとして構成されてもよい。ドープされないエピタキシャル層は、SiGe合金又はSi1-xGex材料系の量子井戸構造であってよく、ここで、組成パラメータxの値は連続する層間で変化する。 The photodiode detector is alternatively a first region of one conductivity type incorporated in the CMOS component, one of which is substantially undoped and the other is of the opposite conductivity type to the first region. At least one epitaxial layer including one epitaxial layer, and the first region and the two epitaxial layers may be configured as a PIN diode. The undoped epitaxial layer may be a SiGe alloy or a quantum well structure of the Si 1-x Ge x material system, where the value of the composition parameter x varies between successive layers.
別の観点では、本発明は、光ダイオード検出器及び付随読出し回路を含んだ光検出器回路において、入射する照射に対して対数的応答を与える構成され、そして回路が応答する光子を吸収するために配された少なくとも1つのシリコン・ゲルマニウム合金領域とを組み込み、このような領域が回路を支持する基板と光ダイオード検出器の少なくとも1つ中にあることを特徴とする光検出器回路を提供する。 In another aspect, the present invention is configured to provide a logarithmic response to incident illumination in a photodetector circuit including a photodiode detector and associated readout circuit, and to absorb the photons to which the circuit responds. And at least one silicon-germanium alloy region disposed on the substrate, wherein such a region is in at least one of the substrate supporting the circuit and the photodiode detector. .
この観点では、本発明は、入射する照射に対して拡張された長い波長応答の長所を提供する。 In this respect, the present invention provides the advantage of extended long wavelength response to incident illumination.
本発明の回路は、入射する放射に応答する回路出力に貢献するように構成された寄生的光ダイオードを組み込んでもよい。光ダイオード検出器はアバランシュ光ダイオードであってよい。 The circuit of the present invention may incorporate a parasitic photodiode configured to contribute to the circuit output in response to incident radiation. The photodiode detector may be an avalanche photodiode.
回路は、検出器出力を増幅し、そして検出器バイアス電圧を安定化するため検出器と直列のトランジスタ負荷にフィードバックを与えるために構成された増幅器を含んでよい。増幅器は、プッシュプル増幅器でよく、そしてミラー効果キャパシタンスを減少するために配されたカスコード・トランジスタを含んでよい。 The circuit may include an amplifier configured to amplify the detector output and provide feedback to a transistor load in series with the detector to stabilize the detector bias voltage. The amplifier may be a push-pull amplifier and may include a cascode transistor arranged to reduce Miller effect capacitance.
別の観点では、本発明は、各々がアバランシュ光ダイオード検出器及び付随の読出し回路を含んだ光検出器ピクセル回路の配列において、各ピクセル回路が光ダイオード検出器バイアス電圧を安定化しそして検出器を照射する照射強度を示す出力を与えるために検出器と直列なトランジスタ負荷にフィードバックを与えるように構成された増幅器も含み、そして各読出し回路がそれぞれのピクセル回路内に集積化された回路素子により実現されていることを特徴とする光検出器ピクセル回路の配列を提供する。 In another aspect, the present invention provides an array of photodetector pixel circuits, each including an avalanche photodiode detector and an associated readout circuit, each pixel circuit stabilizing the photodiode detector bias voltage and detecting the detector. Also included is an amplifier configured to provide feedback to a transistor load in series with the detector to provide an output indicative of the intensity of illumination, and each readout circuit is realized by a circuit element integrated within a respective pixel circuit An array of photodetector pixel circuits is provided.
この観点では、本発明はアバランシュ光ダイオード検出器を充電及び放電する必要性とピクセル配列中の付随の容量を大いに減少する。そして、入射する照射に対する応答速度改善する。 In this respect, the present invention greatly reduces the need to charge and discharge the avalanche photodiode detector and the associated capacitance in the pixel array. And the response speed with respect to the incident irradiation is improved.
各アバランシュ光ダイオードは、基板上のエピタキシャル半導体材料を含んでよく、増幅器が基板から絶縁されて支持されたCMOS回路中に組み込まれている。エピタキシャル半導体材料は、基板と組合わせられてPINダイオード構造を提供する2つのエピタキシャル層を含んでも良い。 Each avalanche photodiode may include an epitaxial semiconductor material on the substrate and is incorporated in a CMOS circuit in which an amplifier is supported isolated from the substrate. The epitaxial semiconductor material may include two epitaxial layers that are combined with the substrate to provide a PIN diode structure.
各光検出器ピクセル回路に対して、基板は付随するアバランシュ光ダイオードの1つの領域を与えるドーパント材料の内部拡散を持つ。 For each photodetector pixel circuit, the substrate has an internal diffusion of dopant material that provides one region of the associated avalanche photodiode.
各アバランシュ光ダイオード検出器は、低い入射照射強度では電流倍増サブ・ガイガー・モードで動作し、高い入射照射強度では非倍増モードで動作することができる。 Each avalanche photodiode detector can operate in a current doubling sub-Geiger mode at low incident illumination intensity and in non-double mode at high incident illumination intensity.
代替的な観点では、本発明は、光ダイオード検出器及び付随読出し回路を組み込んだ光検出器回路を製造する方法において、CMOS回路部品を製造するステップを含み、そしてCMOS回路部品上に、光ダイオード検出器の能動領域を提供する少なくとも1つのエピタキシャル層及び電界の均一性を増強して早まったブレークダウンを禁止するために光ダイオード検出器の境界を定めるガードリングを製造するステップも含むことを特徴とする光検出器回路を製造する方法を提供する。 In an alternative aspect, the present invention includes a step of manufacturing a CMOS circuit component in a method of manufacturing a photodetector circuit incorporating a photodiode detector and associated readout circuitry, and on the CMOS circuit component, the photodiode Manufacturing at least one epitaxial layer providing an active area of the detector and a guard ring delimiting the photodiode detector to enhance field uniformity and prevent premature breakdown; A method of manufacturing a photodetector circuit is provided.
この観点では、本発明は、CMOSの安価さと良好な特性を与えるためにエピタキシの制御性とを組合わせた長所を提供する。 In this respect, the present invention provides the advantage of combining the controllability of epitaxy to give the low cost and good characteristics of CMOS.
この方法は、CMOS回路部品上にガードリングを製造してガードリング内に1つの導電タイプの第1領域を形成するステップと、第1領域上に1つのエピタキシャル層を製造することを含む少なくとも1つのエピタキシャル層を製造するステップとを含んでよい。エピタキシャル層は第1領域に対して反対導電タイプの層により覆われてよく、そしてこの覆う層は多結晶シリコン層であってよい。光ダイオード検出器はアバランシュ光ダイオードであってよい。 The method includes fabricating a guard ring on the CMOS circuit component to form a first region of one conductivity type in the guard ring, and fabricating at least one epitaxial layer on the first region. Manufacturing two epitaxial layers. The epitaxial layer may be covered by a layer of opposite conductivity type with respect to the first region, and the covering layer may be a polycrystalline silicon layer. The photodiode detector may be an avalanche photodiode.
この方法は、CMOS部品中に組み込まれた1つの導電タイプの第1領域を製造するステップと、1つが実質的にドープされず他が第1領域の導電タイプに対して反対導電タイプの2つのエピタキシャル層の製造を含む少なくとも1つのエピタキシャル層を製造して、そしてこれらを第1領域と共にPINアバランシュ光ダイオードとして構成するステップとを含んでよい。 The method includes the steps of manufacturing a first region of one conductivity type embedded in a CMOS component and two of the conductivity types, one not substantially doped and the other opposite the conductivity type of the first region. Fabricating at least one epitaxial layer including fabrication of the epitaxial layer and configuring them as a PIN avalanche photodiode with the first region.
ドープされないエピタキシャル層は、SiGe合金又はSi1-xGex材料系の量子井戸構造であってよく、ここで、組成パラメータxの値は連続する層間で変化する。 The undoped epitaxial layer may be a SiGe alloy or a quantum well structure of the Si 1-x Ge x material system, where the value of the composition parameter x varies between successive layers.
別の代替的な観点では、本発明は、光ダイオード検出器及び付随読出し回路を組み込んだ光検出器回路を製造する方法において、CMOS回路部品を製造するステップを含み、そして、CMOS回路部品がそれ自身が読出し回路を支持する絶縁領域を受ける基板であり、読出し回路がCMOS構造であり、そして基板上に、
(a)光ダイオード検出器の能動領域を与える少なくとも1つのエピタキシャル層、及び
(b)電界の均一性を高めてブレークダウンを防止するために光ダイオード検出器の境界を定めるガードリング、
を製造するステップを含むことを特徴とする光検出器回路を製造する方法を提供する。
In another alternative aspect, the present invention includes manufacturing a CMOS circuit component in a method of manufacturing a photodetector circuit incorporating a photodiode detector and an associated readout circuit, and the CMOS circuit component is A substrate that itself receives the insulating region that supports the readout circuit, the readout circuit is a CMOS structure, and on the substrate,
(A) at least one epitaxial layer that provides the active area of the photodiode detector; and (b) a guard ring that demarcates the photodiode detector to increase field uniformity and prevent breakdown;
A method of manufacturing a photodetector circuit is provided.
少なくとも1つのエピタキシャル層は、実質的にドープされずに2つの他の検出器領域間に光ダイオード検出器の中央高電界領域を提供するエピタキシャル層であってよく、他の検出器領域は相互に反対の導電タイプである。他の検出器領域の1つは基板のドープされた領域であってよい。 The at least one epitaxial layer may be an epitaxial layer that is substantially undoped and provides a central high field region of the photodiode detector between two other detector regions, the other detector regions being mutually Opposite conductivity type. One of the other detector regions may be a doped region of the substrate.
以下に、本発明をより完全に理解するために、本発明の実施の形態を、例示目的のためにのみ、添付図面を参照して説明する。 In order that the invention may be more fully understood, embodiments thereof will now be described, by way of example only, with reference to the accompanying drawings, in which:
図1を参照すると、本発明による、ダイオード接続MOSFET MD1の形式の対数的負荷と直列にAPD検出器APD1が組み込まれた対数的ピクセル回路10が示されている。この回路10は、通常の相補的金属酸化物シリコン(CMOS)技術を使用して製造された。検出器APD1とMOSFET MD1は、第1回路ノードN1で共通接続を持つ。検出器APD1は、このノードと22.5ボルトの一定の負のバイアス電圧−Vavに維持された第2回路ノードP1との間に接続される。第1回路ノードN1自身は、ソースS11がピクセル出力線PO1にMOSFET読出しスイッチMR1を介して接続されたMOSFETソース・フォロワーMF1の制御ゲートG11に接続されている。MOSFET MD1、MF1及びMR1は、nチャンネル装置である。スイッチMR1の制御ゲートG12フォワード(正)バイアスは、ノードN1の信号をソース・フォロワーMF1を介してピクセル出力線PO1へ転送するために、後者を活性化する。MOSFET MD1、MF1及びMR1は、集合的に読出し回路を構成し、この例では検出器APD1をバイアスするために使用されるよりも低い、5Vを越えない、低電圧で動作する。これは回路10上のストレスを減少する。
Referring to FIG. 1, there is shown a
ソリッド・ステート装置の当業者には理解されるように、引用された回路及び5Vと22.5VのAPD電圧は現在の技術を反映している。このような電圧は、将来の技術で実現されるAPD様回路では、減少されることが期待される。適当な利得に必要なAPD電圧を、15V又はその付近に減少するために、適当なドーピングにより現在のCMOS技術を最適化することも可能である。さらに、検出器APD1のバイアス電圧は、要求された利得と共にアバランシュ領域中の層厚及び電界により決定される。要求される利得の減少は、APDバイアス電圧を減少することを可能にする。 As will be appreciated by those skilled in the art of solid state devices, the cited circuits and APD voltages of 5V and 22.5V reflect current technology. Such voltages are expected to be reduced in APD-like circuits that will be realized in future technologies. It is also possible to optimize current CMOS technology with appropriate doping to reduce the APD voltage required for proper gain to or near 15V. Furthermore, the bias voltage of the detector APD1 is determined by the layer thickness and the electric field in the avalanche region together with the required gain. The required gain reduction makes it possible to reduce the APD bias voltage.
真空管の等価物と同様に、アバランシュ光ダイオードは、その逆バイアス電圧の大きさに依存して、4つの可能な動作モードを持つ。大変低いバイアス電圧では、漏れ電流を無視すると、電子・正孔対が入射光子によるイオン化の際に生成される。光ダイオードの能動領域内でのこれらの対の再結合の割合及び残りが電流に寄与するためにバイアス電界によりスイープされる。バイアスの増加はキャリア速度を増加して再結合の時間を減少するため、光ダイオード内の電流はバイアス電圧に比例する。より高いがまだ低いバイアス電圧では、光子でイオン化された実質的に全ての電荷キャリアが再結合なしに収集されることを確保するほど十分にバイアス電界が高くなる。そして、光ダイオード電流は大部分バイアスに依存しない。中間のバイアス電圧では、入射光子により生成された電荷キャリアは、さらなるキャリアを生成する衝突イオン化を発生する、すなわち、電流倍増する、ほどに十分に加速される。そして、光ダイオード内の電流(従って、その利得)は、バイアス電圧に比例する。高いバイアス電圧では、光子イオン化された電荷キャリアは、光ダイオードの実質的に全ての能動領域をイオン化するほど十分に加速され、ほとんどバイアスと独立な飽和電流パルスを与える。高い及び中間バイアス・モードは、周知のガイガー管の類似で、ガイガー及びサブ・ガイガー・モードとして呼ばれる。 Similar to the vacuum tube equivalent, an avalanche photodiode has four possible modes of operation, depending on the magnitude of its reverse bias voltage. At very low bias voltages, neglecting the leakage current, electron-hole pairs are generated upon ionization by incident photons. The rate of recombination of these pairs in the active region of the photodiode and the remainder is swept by a bias field to contribute to the current. Since increasing the bias increases the carrier velocity and reduces the recombination time, the current in the photodiode is proportional to the bias voltage. At higher but still lower bias voltages, the bias field is high enough to ensure that substantially all charge carriers ionized by photons are collected without recombination. The photodiode current is largely independent of bias. At an intermediate bias voltage, the charge carriers generated by the incident photons are accelerated enough to generate collisional ionization, i.e., current doubling, which generates additional carriers. The current in the photodiode (and hence its gain) is proportional to the bias voltage. At high bias voltages, photon ionized charge carriers are accelerated enough to ionize substantially all active regions of the photodiode, giving a saturation current pulse that is almost bias independent. The high and intermediate bias modes are similar to the well-known Geiger tube and are called Geiger and sub-Geiger modes.
本発明では、検出器APD1は、サブ・ガイガー又は中間バイアス・モードで動作され、従って、バイアスに依存した電流と利得を持つ。第1回路ノードN1は、検出器APD1上に入射する放射強度に依存した電圧である。検出器APD1を横断する逆バイアスは、ノードN1とP1の間の電圧の差であり、従って、この入射強度により変化する。さらに、回路10の応答速度は、低い入射強度で落ちる。この理由はゲートG11に付随するキャパシタンスの充電と放電の速度が等しくなく、第1回路ノードN1での電圧の変化速度に影響することが知られている。この電圧は、検出器APD1のキャパシタンス、及びゲートG11と付随ノード寄生キャパシタンスの光電流の充電又は放電に依存し、そして低い光電流は遅い電圧変化を意味する。検出器APD1が照射される時、ノードN1の電圧は能動的に下に引かれる(プルダウンされる)。そしてこの効果の大きさは照射強度の関数である。また、それは負荷MOSFET MD1を介して弱い一定のプルアップを受ける。
In the present invention, detector APD1 is operated in a sub-Geiger or intermediate bias mode and thus has a bias dependent current and gain. The first circuit node N1 is a voltage depending on the radiation intensity incident on the detector APD1. The reverse bias across detector APD1 is the voltage difference between nodes N1 and P1, and thus varies with this incident intensity. Furthermore, the response speed of the
検出器APD1の利得はその逆バイアス電圧により制御されるため、低入射放射強度に応答してこれに必要な追加の利得を導入することが可能である。30の利得又は電流倍増が、その電気的ブレークダウン電界下に安全にバイアスされるAPDについて選択される。より高い照明レベルでは、低いバイアスが使用されて、検出器APD1が通常のpnダイオード・モードでアバランシュの下で動作される。調整可能な検出器利得は、ダイオード接続負荷MD1のため、入射放射強度の対数に比例した出力が少なくとも5デケードで利用可能な即時ダイナミック範囲の重要な長所を提供する。この範囲は入射放射強度及び検出器利得設定からは独立である。 Since the gain of the detector APD1 is controlled by its reverse bias voltage, it is possible to introduce the additional gain required for this in response to low incident radiation intensity. A gain or current doubling of 30 is selected for an APD that is safely biased under its electrical breakdown field. At higher illumination levels, a lower bias is used and the detector APD1 is operated under avalanche in normal pn diode mode. The adjustable detector gain provides an important advantage of the immediate dynamic range where an output proportional to the logarithm of the incident radiation intensity is available at least 5 decades due to the diode connected load MD1. This range is independent of incident radiation intensity and detector gain settings.
電子的に制御可能なAPD利得は、入射放射強度のより大きな全範囲をカバーするために利用可能なAPD応答範囲を上昇及び下降することを可能にする。昼間と夜間とでは利得は異なる。夜間ではより大きい利得、従って感度、を持つが、常に高い同時的ダイナミック範囲を持つ。入射放射強度の減少に応答して、APD1を横断する逆バイアス電圧を増加することにより、ピクセル回路はモニターされている光景の状態、例えば、夕暮れ、の変化に適するように検出器利得を変化するように自動的に再構成することができる。この目的のために、入射放射強度は光景について、又は、光景領域について平均化される。光景について平均化することが最も単純である。しかし、例えば、もし、検出器配列中のAPDの異なるグループが異なる光景領域の放射強度をイメージするために異なる利得を持つことが都合の良い場合は、光景領域について平均化することもできる。後者は、異なる利得のAPD利得間の境界から発生する不連続性の効果を除去するための信号処理を必要とするだろう。しかし、増強された同時的ダイナミック範囲を与えるだろう。 The electronically controllable APD gain makes it possible to raise and lower the available APD response range to cover the entire larger range of incident radiation intensity. The gain differs between daytime and nighttime. At night, it has a higher gain and thus sensitivity, but always has a high simultaneous dynamic range. In response to a decrease in incident radiation intensity, by increasing the reverse bias voltage across APD1, the pixel circuit changes the detector gain to suit changes in the scene being monitored, eg, dusk. Can be reconfigured automatically. For this purpose, the incident radiation intensity is averaged for the scene or for the scene area. It is simplest to average over the scene. However, for example, if it is convenient for different groups of APDs in the detector array to have different gains to image the radiation intensity of different scene regions, they can be averaged over the scene regions. The latter will require signal processing to remove the effect of discontinuities arising from the boundary between different gain APD gains. However, it will give enhanced simultaneous dynamic range.
図2を参照すると、前述した部分が同様の参照符号で示される、検出器APD1がその中に形成されたCMOS構造12が断面図として示されている。この構造12は、ピクセル回路の一部を表すことを意図している。この回路は、14に示された共通の基板部分上の単一集積回路(図示しない)中に組み込まれたピクセル回路の配列の一部である。基板14は、pタイプSiである。その上にpタイプ・ウェル16とnタイプ・ウェル18が形成されていて、前者が後者を囲み、これらのウェルは基板14中へのドーパントの拡散により製造される。nタイプ・ウェル18は、p+及びn+注入/拡散領域20と22を有する。“+”は高いドーピングを示す。
Referring to FIG. 2, a
検出器APD1は、p+領域20及びそのウェルの残りのnタイプ領域の間のnタイプウェル18中にある。後者は、n+領域22を介してノードN1に接続されて、そして近くの基板14上に集積化された読出し回路、すなわち、MOSFETのMD1、MF1、及びMR1(図示しない)に接続されている。図2に示される光ダイオード検出器APDの配列中で、各APDはpタイプ基板中に集積化された分離した浮遊nウェルを占める。
Detector APD1 is in n-type well 18 between p +
検出器キャパシタンスは、検出器APD1がその中に形成されるnタイプ・ウェル18に主として寄与され、回路10の応答速度に影響する。nタイプ・ウェル18と周囲のpタイプ・ウェル16及びpタイプ基板14の間に寄生p−n光ダイオードPPD21及びPPD22が存在する。これらはAPDではない。しかし、もし、構造12への入射放射から遮蔽されない場合、それらは電子−正孔対を生成することにより応答する。光ダイオードPPD21とPPD22は、検出器APD1と周囲のpタイプ・ウェル16及びpタイプ基板14との間のある程度の隔離を与える。
The detector capacitance is primarily contributed to the n-type well 18 in which the detector APD1 is formed and affects the response speed of the
pタイプ・ウェル16は環状であり、光ダイオードPPD21も同様であり、断面図では2つの位置で出現する。光ダイオードPPD21とPPD22は、APD1と実効的に並列であって、読出し回路に接続されたn+領域22と直列である。従って、これらは回路10により得られた光生成電荷キャリア濃度を増加し、よって、回路の充填ファクター(光電流を発生する入射放射に露出された回路面積の割合)を増加し、低光感度と信号対雑音比を増加する。
The p-
pタイプ基板14を使用することが便利だが、APD1は構造12の全ての導電タイプを逆転した等価物で生成できる。すなわち、nタイプがpタイプで置換され、逆も同様である。そして、APD1は、より低い雑音特性を持った電子開始アバランシュを有する。
While it is convenient to use a p-
図3を参照すると、本発明のnチャンネル回路10と等価なpチャンネルの別のピクセル回路30が示されている。これは第1回路ノードP3でダイオード接続MOSFET MD3に接続されたAPD検出器APD3を組み込んでいる。検出器APD3は、このノードと22.5ボルトの一定の正バイアス電圧+Vavに維持された第2回路ノードN3との間に接続される。第1回路ノードP3は、ソースS31がピクセル出力線PO3にMOSFET読出しスイッチMR3を介して接続されたMOSFETソース・フォロワーMF3の制御ゲートG31に接続されている。MOSFET MD3、MF3及びMR3は、例えば制御ゲート31上のドットで示されるようにpチャンネル装置である。回路30は前述したのと同様に動作する。スイッチMR3の制御ゲートG32フォワード(負)バイアスは、ノードP3の信号をソース・フォロワーMF3を介してピクセル出力線PO3への転送を活性化する。前述と同じく、ノードP3の電圧は検出器APD3上に入射する放射強度に依存する。
Referring to FIG. 3, there is shown another p-
図4を参照すると、前述した部分に同様の符号を付して、検出器APD3がその中に形成されるCMOS構造32の断面図が示されている。それは、nタイプ・ウェル38を囲んだpタイプ・ウェル36がその上にあるpタイプ基板34を含む。nタイプ・ウェル38はp+及びn+埋込領域40と42を有する。構造12と異なり、高電圧Vavに結び付けられるのはnタイプ・ウェル38であり、集積回路上の配列中の全てのAPDを共通のnタイプ・ウェル内に置くことができ、スペースを節約する。
Referring to FIG. 4, there is shown a cross-sectional view of the
寄生p−n光ダイオードPPD41とPPD42とが、nタイプ・ウェル38と周囲のpタイプ・ウェル36及び基板34との間に存在し、動作中、これらは検出器APD3よりも高いバイアスをそれらの間に持つ。これらは後者よりも前にブレークダウンするかもしれない(これらの構造が良く制御できないため)。さらに、これらの電流は検出器APD3光電流に加えるために収集できない。これらは電源接続、すなわち、接地の基板34と22.5ボルトのノードN3、を横断する分路として作用するように間に実効的に接続されるからである。シミュレーションによると、nタイプ・ウェルから基板ジャンクション38/34に最大の光電流を持つことが示唆され、この場合、前述の通り、それを収集できないので、欠点である。従って、回路30は、pチャンネル実現を選択するという特別の理由がある時にのみ使用されるであろう。
Parasitic pn photodiodes PPD41 and PPD42 exist between the n-
図5は、本発明による入射放射強度によりAPD利得の変動を中和するフィードバックを用いた別のAPDピクセル回路50を示す。これは、第1回路ノードN5でMOSFET負荷ML5とnチャンネル第1増幅器MOSFET MA51の制御ゲートG52とに接続したAPD検出器APD5を組み込んでいる。検出器APD5は、図2に示された検出器APD1と同じ方法で、すなわち、nタイプ・ウェル(図示しない)内に製造される。それは、第1回路ノードN5と22.5ボルトの一定の負バイアス電圧−Vavに維持された第2回路ノードP5との間に接続される。第1増幅器MOSFET MA51は52でpチャンネル第2増幅器MOSFET MA52とドレイン対ドレイン接続され、この組合わせは高利得増幅段を提供する。第2増幅器MOSFET MA52は制御ゲートG53を活性化電圧(図示しない)のソースに接続している。共通ドレイン接続52自身は負荷MOSFETの制御ゲートG51及び制御ゲートG54により活性化されるMOSFET読出しスイッチMR5を介してピクセル出力線PO5に接続されている。
FIG. 5 shows another
回路50は、配列中のいくつかのピクセルに共通なP5においてピクセル毎に高負電圧(例えば、−22.5ボルト)を必要とする。この回路では(回路10と30とは異なり)、ノード5における電圧は、共通ドレイン接続52での増幅器MOSFET対MA51とMA52の出力信号からそのゲートG51へのフィードバックの結果として、負荷MOSFET ML5の動作により安定化される。この対は、ノードN5での電圧を実質的に一定に維持するために負荷MOSFET ML5を駆動する高利得を与える。これは、APD出力帯域幅(応答速度)の入射放射強度に対する依存を大きく減少する。これは、ノード電圧、従って、APD5を横断する電圧が実質的に固定されて、大きなキャパシタンス、すなわち、検出器APD5と付随するゲートとノードの寄生キャパシタンス、を充電又は放電するための光電流の必要性が回避されるからである。低い光レベルでは、光電流は小さい。そして、フィードバックを持たない回路10などでは、光電流がこのキャパシタンスを充電又は放電するために高い光レベルの等価物と比較して相対的に長い時間を必要とする。
MOSFET増幅器対MA51とMA52を通過して流れる電流は、活性化ソース(図示しない)からの電圧により制御される。ピクセルが読み出される際又はすぐ前に、活性化ソースは、pチャンネル増幅器MOSFET MA52のゲートG53を低い電圧にバイアスして、このMOSFETを導通する。そして、ピクセル回路50は、出力線PO5にノード52を接続するMOSFETスイッチMR5を導通するゲートG64に読出し電圧を加えることにより、読み出される。読出し時以外は、活性化ソースはゲートG53を高く維持して、増幅器対MA51とMA52を遮断して、そして電力消費を減少する。これは、ピクセル回路の大きな配列では重要な点である。
The current flowing through MOSFET amplifier pair MA51 and MA52 is controlled by the voltage from an activation source (not shown). When or immediately before the pixel is read out, the activation source biases the gate G53 of the p-channel amplifier MOSFET MA52 to a low voltage to conduct the MOSFET. The
回路10と同じく、APD5は、pタイプ基板上で周囲にpタイプ・ウェルを持つnタイプ・ウェル内に形成される。APD5からの出力はnタイプ・ウェルからであり、寄生ウェル基板光ダイオード(図示しない、PPD2と等価物)からの光子生成電流(非アバランシュ)を収集して、検出器APD5からの電流に加えて、低光感度を増加して、信号対雑音比を増加することを可能にする。
Similar to
回路50は、MOSFET負荷ML5を介してソースされる時、閾値以下に十分に小さい電流をAPD5が生成するために、対数的応答を与える。この電流についてその他の経路はない。そして、それは全てMOSFET負荷ML5を通過して、従って、それは弱い反転モード(すなわち、閾値以下)で動作する。増幅器対MA51とMA52は、MOSFET負荷ML5と一緒に、APD電流をソースするのに必要なまで負荷トランジスタゲートC51の電圧を駆動するフィードバック・ループを形成する。さらに、MOSFET負荷ML5は、弱い反転で動作し、従って、ゲートC51における電圧は対数的にMOSFET負荷ML5のドレイン電流に関係する。このため、ノード52での電圧はAPD5を流れる電流を対数的に符号化する。
When
APD5に付随してnタイプ・ウェルと基板との間に相当のキャパシタンス、及び、ノード5に付随して他のキャパシタンスが存在する。このキャパシタンスは、負荷トランジスタゲートG51へのフィードバック・ループがnタイプ・ウェルの電圧を顕著に変化させないことを確保するため、回路50の応答速度に大きな影響を与えない(回路10と30とは異なり)。この結果、これらキャパシタンス上の電荷は実質的に一定に留まり、回路50が入射放射強度にかかわらず同様な速度で暗い及び明るい遷移に応答することを可能にする。シミュレーションによると、回路50は暗い光のレベルの遷移について、回路10のそれと比較して、約70%速い応答を持つ。そして、前者は約6デケードの照明強度について実質的に一定の帯域幅を持つ。
There is considerable capacitance between the n-type well and the substrate associated with APD 5 and other capacitance associated with node 5. This capacitance does not significantly affect the response speed of the
図6は、回路50のpチャンネル等価物の回路60を示す。すなわち、回路60中の全てのトランジスタは、増幅器対の1つMOSFET MA61を除いて、pチャンネルである(ゲート上のドットにより示される)。この結果、アバランシュ、読出し、及び供給電圧は反転される。それは、回路50の一定の帯域幅の長所と、回路30の寄生光ダイオード電流に対する不感性の短所を持つ。その他の点では、それは回路50の等価物のように動作するので、これ以上説明しない。
FIG. 6 shows a p-channel
図7は、本発明による別のAPDピクセル回路70を示す。これは、プッシュプル増幅器と異なる電力節約構成を使用することを除いて、回路50と似ている。これは第1ノードN7においてnチャンネルMOSFET負荷ML7と、nチャンネル第1増幅器MOSFET MA71及びpチャンネル第2増幅器MOSFET MA72のそれぞれの制御ゲートG72及びG73とに接続されたAPD検出器APD7を組み込んでいる。第1及び第2増幅器MOSFET MA71及びMA72はノード72で一緒にドレイン対ドレインで接続されている。これらは集合的にプッシュプル増幅器を形成して、回路50中の等価物よりもずっと高い利得段を与える。
FIG. 7 shows another
検出器APD7は、検出器APD1と同じ方法で形成される。すなわち、nタイプ・ウェル(図示しない)内に形成される。これは、第1回路ノードN7と22.5ボルトの負バイアス電圧(−Vav)に維持されている第2回路ノードP7との間に接続されている。共通ドレイン接続72自身は、負荷MOSFETの制御ゲートG71及び制御ゲートG74により活性化されるMOSFET読出しスイッチMR7を介してピクセル出力線PO7に接続されている。
The detector APD7 is formed in the same way as the detector APD1. That is, it is formed in an n-type well (not shown). This is connected between the first circuit node N7 and a second circuit node P7 which is maintained at a negative bias voltage (−Vav) of 22.5 volts. The
プッシュプル増幅器MOSFET MA71及びMA72は、回路50よりもずっと大きい利得、すなわち、5のファクターの改善を与える。これは入力レベルの与えられた変化に対してより大きい、従ってより速い応答を与える。プッシュプル構成は回路50の等価物よりも大きい電流を使用する欠点がある。従って、電力消費がより高い。
Push-pull amplifier MOSFETs MA71 and MA72 provide a much greater gain than
図8は、参照符号7を8に置換えた以外は同様な特徴(もし、あれば)に同様な参照符号を使用し、回路70にアドレス回路を加えることにより得られる、本発明による別のAPDピクセル回路80を示す。アドレス回路は、pチャンネルMOSFET増幅器ソースSA82に接続された活性化線83と、読出しスイッチゲートG84に接続された選択線85とからなる。線83は、回路読出しの直前とその最中を除いて、通常は接地電位にある。読出しの直前は、それは5ボルトにスイッチされて、増幅器MOSFET対MA81及びMA82に供給電圧を供給する。この対への電流が定常値に安定することができる短い時間の経過後、選択線85が5ボルトにスイッチされて、スイッチMR8を活性化して、ノード82の回路応答信号を出力線P08に接続する。活性化及び選択線83及び85は、読出しの直後に接地電位にスイッチされて戻る。これは、増幅器対MA81及びMA82が回路80がオンの時間の相対的に小さい部分について電流を流すため、高い電力消費を部分的に中和する。
FIG. 8 shows another APD according to the present invention obtained by adding an address circuit to
図9は、非集積化、対数的応答を与える回路90を示す。これは、増幅器MOSFET MA91及びMA92の対の間にカスコード・トランジスタMC9を追加した回路50の等価物である。トランジスタMC9は、動作中にカスコードに適した電圧Vcascodeにバイアスされるゲートを持つ。これは、ノードN9に付随して、増幅器MOSFET MA91のミラー効果から発生する見かけ上の大きなキャパシタンスを減少する。これは、回路90の速度を過剰な電力消費の欠点無しに回路70の速度に近づくように増加する。しかし、後者と比較して回路90は増加したシリコン面積を必要とする。その他の点では、回路90は、前述したものと等価であり、これ以上説明しない。
FIG. 9 shows a
図10は、集積化した線形応答のアクティブ・ピクセルを与える回路100を示す。これは、APD検出器APD10と直列なダイオード接続負荷MD1をトランジスタMF10により置換し、ゲートG101とドレインD101との間の接続が無い、回路10の等価物である。これは、入射放射強度に比例した回路応答を与える(オフセットを無視した)。回路100の部分で回路10と等価な部分は、後者の最初の1を10に置換えた同様な照符号で示している。
FIG. 10 illustrates a
回路は、以下の通り、集積化したモードで動作する。最初に、図中の「リセット」により示されるように、負荷MFL10のゲートG101が高電圧に取られる(すなわち、供給電圧Vdd)。この結果、負荷MFL10は低抵抗になり、検出器APD10に接続した内部ノードN10を高電圧にする。そして、読出しトランジスタMR10がそのゲートG101をフォワード・バイアスすることによりオンにスイッチされる。そしてピクセル回路の「リセット・レベル」、すなわち、この時のノードN10の信号、がそれを出力線PO10に送ることにより読み出される。次に、ゲートG101が予め定められた集積化期間の間だけ低電圧に取られる。そして、負荷MFL10は高抵抗となり、検出器APD10を供給電圧Vddから隔離する。 The circuit operates in an integrated mode as follows. Initially, as indicated by “reset” in the figure, the gate G101 of the load MFL10 is taken to a high voltage (ie, the supply voltage Vdd). As a result, the load MFL10 has a low resistance, and the internal node N10 connected to the detector APD10 has a high voltage. The read transistor MR10 is then switched on by forward biasing its gate G101. The “reset level” of the pixel circuit, that is, the signal at the node N10 at this time, is read out by sending it to the output line PO10. Next, the gate G101 is taken to a low voltage for a predetermined integration period. The load MFL10 then becomes high resistance and isolates the detector APD10 from the supply voltage Vdd.
ノードN10は、最初に、リセット電圧レベルにより設定された電圧(しかし、必ずしも等しくない)である。これは、検出器APD10を導電状態にする入射放射から生ずる光電流により放電される。この放電が生ずる程度は、光電流の大きさに依存する。集積化期間の終わりに、ノードN10に残る残留電圧が読み出される。このような配列中の異なる回路10間の閾値電圧の変動を相殺するため、この残留電圧はリセット・レベルから引算される。この操作は相関性2段抽出法の形式であり、ある程度は1/f読出し雑音も減少する。
Node N10 is initially a voltage (but not necessarily equal) set by the reset voltage level. This is discharged by the photocurrent resulting from incident radiation that renders the
回路100は、ノードN10を放電するために利用可能な光電流がほとんど無く、従って、測定可能な信号を得るために集積化時間が好ましくないほど長い時、低光レベルでの遅い動作の欠点を持つ。さらに、その線形応答は、対数的等価物から利用可能なものと比較して顕著に低い同時的ダイナミック範囲を生ずる。
回路及び検出器の製造を以下に説明する。CMOSピクセル回路がCCD検出器を備えたカメラに対して持つ特別な長所は、前者が標準のCMOS製造ラインで製造できることである。最近の信号処理回路は、CMOSにより実現されていて、CCDプロセスで簡単に達成できない。この結果、CCD検出器は処理及び読出し回路の製造について問題を持つ。 The manufacture of the circuit and detector is described below. A special advantage that CMOS pixel circuits have over cameras with CCD detectors is that the former can be manufactured on a standard CMOS production line. Recent signal processing circuits are implemented by CMOS and cannot be easily achieved by the CCD process. As a result, CCD detectors have problems with processing and manufacturing of readout circuits.
ピクセル回路は、全照射領域に対する感光性表面領域の比としての実効充填ファクターを有する。そして、これは入射放射に対する感度を増すために増加できる。従来回路は、それらの上側表面の大部分が金属で覆われて照射からそれらを遮蔽してそれらの検出器だけを露出していた。これでは、光子がこのような回路中のダイオードに到達して寄生的光電流を発生することを防止して、実効充填ファクターを減少する。 The pixel circuit has an effective fill factor as the ratio of the photosensitive surface area to the total illuminated area. This can then be increased to increase sensitivity to incident radiation. Conventional circuits have most of their upper surface covered with metal to shield them from irradiation and expose only their detectors. This prevents photons from reaching the diodes in such circuits and generating parasitic photocurrents, reducing the effective filling factor.
実効充填ファクターは、金属遮蔽を取り除いて、ピクセル全体が照射できるようにすることにより増加できる。これは漏れ電流の増加を生ずるが、漏れ電流を十分に超過した感度を増加する使用可能な光電流の利得を達成することができる。 The effective fill factor can be increased by removing the metal shield so that the entire pixel can be illuminated. This causes an increase in leakage current, but a usable photocurrent gain can be achieved that increases sensitivity well beyond the leakage current.
図11は、従来技術(非アバランシュ)の光ダイオード検出器構造120を示し、拡散ドーピングで形成された環状pタイプ・ウェル124と中央nタイプ・ウェル126が内に形成されたエピタキシャル製p−(軽くpタイプにドープされた)基板122を含む。構造120は、2つのn+(強くnタイプにドープされた)領域128及び132を有する。後者の内、領域128は、前述したように外部CMOS読出し回路(図示しない)の一部であり、領域132はnウェル126への接点を与える。入射放射は矢印134などで示される。この放射の大部分の光子は吸収され、大部分の荷電キャリアがCMOS領域124乃至132の下の基板122で発生される。光ダイオード構造が、基板122とn+領域128及び132の間に存在し、光生成電子の収集のための大きな実効収集領域を提供する。これは、空乏領域と印加された反転バイアスに起因した内部電界を有する。ドーピング・レベルに起因して、p−基板122とpタイプ・ウェル124との間に静電障壁が存在する。基板122内で放射の吸収により光キャリア(電子・正孔対)が生成される時、この障壁は、基板122と共にpn接合を形成するnウェル126の近傍に電子が拡散されるまで、電子の収集を防止する。この接合の電界が、電子を出力接点領域132へ駆動する。
FIG. 11 shows a prior art (non-avalanche)
もし、従来の金属又はポリマー光遮蔽が基板120から除去されると、その上側表面136はほとんど全体的に入射放射に露出され、金属回路により遮蔽される部分を除いて感光性を持つ。この構成は、構造120に接続されたCMOS読出し回路の部分を形成するpn接合、すなわち、n+領域128とpウェル124との間などの接合、における光生成漏洩電流を増加する結果となる。しかし、漏洩電流は、基板122内で生成されてウェル124と126との間の光ダイオードで捕獲される有用な光電流により補償される。
If a conventional metal or polymer light shield is removed from the
図12を参照すると、図11と関連して説明されたような高い充填ファクターを用いた本発明の回路のためのAPD検出器構造140が示されている。これは、エピタキシャル製p−シリコン基板142を含み、その中に環状pタイプ・ウェル144とn+タイプ・ウェル146が注入されている。後者は前述したように外部読出し回路(図示しない)の部分である。ジグザグ線148で示されるように、基板142は図示されるよりもずっと厚い。ウェル144は、APD150の下の領域142aを除いて、基板142の全幅を横断して延びている。基板領域142aの上に、連続的エピタキシャル・シリコン層がエピタキシャル的に成長される。すなわち、n層152がドープされない高抵抗層154を支持し、そして、この層154が外部回路へ接続のためのn+層156を支持している。pnダイオード接合157が、層152と基板領域142aとの間に存在し、動作中に逆バイアスされて、APDとしてサブ・ガイガー(電流倍増)モードで動作する。バイアス下では、照射が無いとnタイプ層152及び高抵抗層154は実質的に完全に電荷キャリアが欠乏される。電荷キャリアの増幅又は倍増のプロセスは、高抵抗層154中で発生する。
Referring to FIG. 12, there is shown an
入射放射が矢印158などで示される。この放射の大部分の光子は、ウェル144とAPD157の下の基板142内で吸収されて、大きい実効光収集領域又は高い充填ファクターを与える。APD157に対する逆バイアスは、n+領域156がp−タイプ基板領域142aに関して正にバイアスされていることを意味し、後者がこの目的のために基板接点(図示しない)を有する。基板142及びAPD157内での放射の吸収により生成された電子・正孔対はこの電界により、それぞれ、n+層156(電子)と領域146(正孔)へ駆動されて、光電流を与える。構造140は遮蔽されていない。その上側表面146は回路を無視して入射光に完全に露呈するように設計されていて、高い充填ファクターと放射の検出の高い確率を与える。さらに、APD157は、光電流を増幅してそれが現れるピクセル回路(図示しない)からの出力を増加する電流利得の長所を提供する。これは、400nm乃至1000nm、すなわち、シリコンCMOS装置の動作波長インターバルを持つ。
Incident radiation is indicated by
図13に、本発明のシリコン・ゲルマニウム(SiGe)合金材料を使用した回路のためのAPD検出器構造160が示されている。この材料の使用は動作波長インターバルを増加して、好ましい電流利得を達成するのに必要なAPDバイアス電圧を減少する。また、標準のCMOSと比較して装置の均一性を改良すると考えられる。構造160は、エピタキシャル製p−シリコン基板162を含み、その中に環状pタイプ・ウェル164と中央nタイプ・ウェル166と、外部回路(図示しない)への接続のためのn+タイプ領域168が注入されている。ジグザグ線162*で示されるように、基板142は図示されるよりもずっと厚い。n+層170が、中央nタイプ・ウェル166内に注入されて、周囲のpタイプ・ウェル164内に少し延びている。構造160は、一般に172に示されるPINダイオード構造のAPDを含み、n+層172上にエピタキシャル成長されたSi又はSiGe合金の5つの連続層を含む。すなわち、上方に連続して、APD174は、pタイプSi層176、ドープされていない高抵抗Si層176、SiGe合金層178、ドープされていない高抵抗Si層180、及び外部回路に接続するためのn+Si層182を含む。SiGe層178は、APD172の主要光子吸収領域を提供する。これは、隣接するSi層176及び180との格子不一致に起因する歪を持ち、その厚さは光子の十分な吸収に適して十分に小さい。これは、SiGe量子井戸(QW)構造、すなわち、Si1-xGex、により置換できる。ここで、組成パラメータxの値は、例えば、100の層を含むQW構造で、10nm厚の連続した層間で2つの値を交互に取る。
FIG. 13 shows an
n+層182は上側表面184を有する。その他では、構造160は上側表面186を有する。構造160は、確認されておらず、そして、層170及び174乃至180が適当にバイアスされることを確保するために追加のバイアス接続が必要かもしれない。なぜなら、これらはpnダイオードをバック・ツー・バックでもつPIN(pタイプ/真性/nタイプ)ダイオードを形成するからである。pn接合のバイアスは周知であり、半導体装置分野の当業者にとりなんら困難ではない。
The n +
入射放射が矢印188などで示される。前述した140などの構造と同様に、動作では、事実上、上側表面188及び186の全体が照射されて、入射光子が基板162内に吸収され、高い充填ファクターを与える。APD172を逆バイアスにするため、n+層182(従って、pタイプ層174も)は基板162に対して正にバイアスされる。基板162とAPD172の中で生成された光イオン化電子・正孔対は、それぞれn+層182と168へとAPD内部電界により駆動されて、光電流を与える。前と同じく、構造160は高い充填ファクターのために遮蔽されていない。領域164と166はそれらの間にpn+ダイオードを形成して、光電流に寄与する。APD172は光電流を増幅して出力を増加するための電流利得を与える。しかし、前の装置と異なり、APD172は、シリコンCMOS装置と比較して拡張された長波長応答を有する。これは、SiGe合金層178がSiと較べてより小さいバンドギャップを持つ光子吸収領域を与えるからであり、また、これはCMOS等価物と比較してAPD172のアバランシュ電圧を減少する効果も持つからである。
Incident radiation is indicated by
代替的な観点では、本発明はSiGe/Si基板上のCMOS上に通常(すなわち、非APD)のp−nダイオードを含んだピクセル回路を提供する。図14を参照すると、前述したものの等価な部分が、100を200の符号で置換した類似の参照符号で示された、エピタキシャル成長されたp−SiとSiGe基板層202と204を導入した、前述の構造120と等価な光ダイオード検出器構造200が示されている。これらの層は、ウェハ基板222とpタイプ及びnタイプ・ウェル224及び226との間に導入される。SiGe層204は、代りに前述の量子井戸構造にしてもできる。低熱バジェットCMOS工程が、構造の波長応答を拡張するエピタキシャル層202と204に大きな劣化を生ずることなく、CMOS読出し回路(図示しない)を製造するために使用される。その他の点では、構造200の部分と動作モードは前述したものと同じであり、これ以上は説明しない。
In an alternative aspect, the present invention provides a pixel circuit that includes a normal (ie, non-APD) pn diode on a CMOS on a SiGe / Si substrate. Referring to FIG. 14, an equivalent portion of what has been described previously introduced epitaxially grown p-Si and SiGe substrate layers 202 and 204, indicated by similar reference numbers with 100 replaced by the
また、本発明は、SiGe/Si基板上のCMOS上のAPD構造を含んだピクセル回路を提供する。図15を参照すると、SiGe合金を組み込んだエピタキシャル成長されたAPD272を含んだ光ダイオード検出器構造260が示されている。これは、ウェハ基板262とpタイプ及びnタイプ・ウェル264及び266との間に導入されたエピタキシャル成長されたSiGeとp−Si基板層261と263とを持つ点を除いて、構造160と等価である。また、ここで、前述した部分と等価な部分は100だけ参照符号を増加させた同様の参照符号で示す。前述と同様に、エピタキシャルSiGe基板層261は、APD272に加えて、拡張された波長応答を与える。この構造260の他の観点は前述したものと同じである。代替的に、APD150に等価なシリコンAPDがAPD272と置換するために使用できる。別の代替として、SiGeAPD層278は、基板層261とは異なるGeの比を持つことができる。もし、より低い温度の処理ステップがその製造に続くと、特に、SiGeAPD層278は、より高いGe比で製造できる。APD278中のより高いGe比は、基板層261中で可能なよりも低い波長での応答を与える。SiGeAPD層278は、前述したように代りに量子井戸構造にしてもできる。
The present invention also provides a pixel circuit including an APD structure on a CMOS on a SiGe / Si substrate. Referring to FIG. 15, a
構造260は、層270及び274乃至282が適当にバイアスされることを確保するために、バイアス接続が必要である。これらは、pinとバック・ツー・バックのpnダイオードを形成する。このような接合のバイアスは周知であり、半導体装置分野の当業者にとり困難ではない。
構造260とその代替は、検出器であり、吸収/検出と倍増の機能は主として分離されている。大部分の光子は吸収されて、電子・正孔対が261と263のような相対的に厚い低電界基板領域で生成される。一方、これらキャリアの倍増は、十分に高い電界の下にあるAPD272中に注入される時に発生する。光子吸収はもし領域261が量子井戸構造である場合には増強される。
シリコンと較べて、SiGe量子井戸は1500nmより下の近赤外線スペクトル領域で増加された吸収係数を持つ。これらは、約1050nmのシリコンのカットオフを超えて拡張された検出器応答を与える。これらは、SiGe合金組成とその光閉じ込め効率に依存して、1300nm乃至1400nmの範囲にカットオフを持つ。薄いSiGe倍増領域、すなわち、図15中の層278、はシリコン等価物よりも低いバンドギャップを持ち、より低い逆バイアス電圧で電流利得を与える。これは、実質的な漏洩を発生し又はピクセル回路に関連した他の接合中でブレークダウンを発生するには不十分なバイアス電圧で、APD272中で倍増を発生する構成の可能性を与える。
Compared to silicon, SiGe quantum wells have an increased absorption coefficient in the near infrared spectral region below 1500 nm. These give an extended detector response beyond the silicon cutoff of about 1050 nm. These have a cutoff in the range of 1300 nm to 1400 nm depending on the SiGe alloy composition and its optical confinement efficiency. The thin SiGe doubling region,
また、本発明は、CMOS基板とエピタキシャル層との組合わせにより形成されるAPD構造を含むピクセル回路を提供する。図16を参照すると、注入されて環状pウェル306により囲まれた中央円形nウェル304を持つp−基板302の光ダイオード検出器構造300が示されている。nウェル304は、その中にn+接点308及び断面図では2つの領域として見える環状p+ガードリング310を注入形成している。ガードリング310内のnウェル304の部分の全幅にわたり、浅いn+注入層312を設けるためにリン又は砒素が低いドーズで注入される。
The present invention also provides a pixel circuit including an APD structure formed by a combination of a CMOS substrate and an epitaxial layer. Referring to FIG. 16, a p-
注入層312までを含む構造300を製造するために、標準CMOSプロセスのみが含まれ、結果としてのコストの長所を持つ。その後、p+ガードリング310の内側領域の注入層312上の、アモルファス絶縁体(図示しない)上に、ホウ素が高度にドープされたp+層314を製造するために、エピタキシが使用される。層314は、結晶材料310及び312上に堆積される場所314aでは、エピタキシャル又は単結晶Siである。これは、アモルファス絶縁体上に堆積される場所314bでは、多結晶である。これは時々、「エピ・ポリSi」と呼ばれる。説明を簡単にするため、実際には存在するさまざまな層(例えば、絶縁層)が図面からは省略されている。すなわち、エピ・ポリSi層314の領域の支持構造は、その中央水平領域を除いて示されていない。実際は、エピ・ポリSi層314は、nウェル304上にある層構造内の孔中におけるエピタキシにより製造される。これは、APD逆バイアス電圧Vavに接続するための金属接点316を持つ。そして、別の金属接点318が、前述の実施の形態で説明したように信号をピクセル処理回路(図示しない)へ出力するためにn+接点308に接続されている。
Only a standard CMOS process is included to fabricate the
n+注入層312とp+エピ・ポリSi層314は、それ自身がnウェル304と共に環状ダイオードを形成するガードリング310内に画定された円形(図で見える)のアバランシュ光ダイオードの電気的に能動領域である。注入及びエピ・ポリSi層312及び314は、共に高度にドープされていて、このため、低抵抗である。この結果、接点316に印加された逆バイアス(負)電圧は、n+p+接合であるこれらの境界にほとんど出現し、このため、この接合を横断して大きな電界が発生する。この電界は、p+nガードリングとnウェルとの組合わせの環状ダイオードに付随した接合の電界と較べて、そのより低いnウェルのドープ及びその結果の高抵抗を持つため、高い。従って、注入/エピ・ポリ・ダイオードは環状ダイオードよりも低い逆電圧でアバランシュして、従って、アバランシュが前者に閉じ込められる。さらに、層314はエピタキシャルで製造されるため、従来の拡散又は注入CMOS層と較べて、構造をより制御でき、APDにその横断面に沿ってより均一なサブ・ガイガーとアバランシュ特性を与え、そして配列の異なるピクセル回路内でより均一なAPDを与える。CMOSは、さまざまな利得とサブ・ガイガー及びアバランシュ特性を持つAPDを与え、このため、異なる回路のAPDの間で認容できるほど一致したピクセル回路配列を製造することができない。
The n +
また、エピタキシャル層314は、全体に注入及び/又は拡散で製造される標準CMOS APDの問題であるAPDの動作がブレークダウン又は好ましくない程度にそれに近くなる、ことなく得られる電流倍増又は利得を与える。最後に、ガードリング310のため、注入/エピ・ポリ・ダイオードは円形であり、それを横断する電界はCMOSと較べて増強された均一性を持つ。すなわち、これは、APD横断面の小さい領域で早まったアバランシュを与える角又は鋭角端での幾何学的効果に起因する好ましくない電界の局所的な増強を受けにくい。
In addition, the
また、一般的に円形又は楕円形のガードリング内に製造された実質的に角のないアバランシュ光ダイオードは、ピクセル配列中において角を持つAPDを繰返す困難性に較べて、製造の際により良く繰返すことができるため、均一性を改良できる。これは、早まったブレークダウンの傾向を持つ角及び付随の高電界領域を回避して、ガードリングを横断して延びるアバランシュ光ダイオード横断面中により良く分布された電流倍増を与える。 Also, a substantially angularless avalanche photodiode fabricated in a generally circular or elliptical guard ring repeats better during manufacturing compared to the difficulty of repeating angular APDs in a pixel array. The uniformity can be improved. This avoids corners with a tendency to premature breakdown and the associated high electric field region, giving a more distributed current multiplication in the avalanche photodiode cross section extending across the guard ring.
別の観点では、本発明は、長波長放射応答を拡大してバイアス電圧要求を減少するため、SiGeを組み込んだAPDを持つCMOS/エピタキシAPDピクセル配列を提供する。図17を参照すると、図16に示されたのと等価な部分には、100だけ増加した同様の参照符号を付した、光ダイオード検出器構造400が示されている。この構造400は、環状pウェル406により囲まれた中央円形nウェル404を注入されたp−基板層402を持つ。nウェル404は、注入されたn+接点408を持つ。構造400は、ガードリング310とn+注入312が存在しないこと、nウェル404がその上に薄いドープされないSiGe層419をエピタキシャル成長させていること、そしてその上にp+エピ・ポリSi層414をまたエピタキシャル成長させていることを除いて、構造300と似ている。エピ・ポリ層414及びn+注入408への金属接点416及び418は、それぞれ、アバランシュ電圧Vav及び外部ピクセル回路(図示しない)への接続を与える。
In another aspect, the present invention provides a CMOS / epitaxy APD pixel array with an APD incorporating SiGe to expand the long wavelength radiation response and reduce bias voltage requirements. Referring to FIG. 17, the equivalent portion shown in FIG. 16 is shown with a
nウェル404と、ドープされないSiGe層419と、p+エピ・ポリ層414は、組合せられて、PINアバランシュ光ダイオードの電気的に能動領域である。厳密に言うと、I層は、本当は真性(同様の濃度の電子及び正孔の両キャリア・タイプを持つ)ではなく、低ドーピングの外因性(1つのキャリア・タイプ)である。Siでは、「真性」は低ドーピングを含んだ普通の誤称である。ダイオードのSiGe“I”層419のバンドギャップは、Siである他の2つの層404及び414のそれよりも低く、従って、この層で、nウェル404と基板402の間のSi基板ダイオードで電流倍増が始まる前に、電流倍増が開始される。SiGe層419はエピタキシャルで製造されているため、その組成と幾何学はCMOS等価物よりも正確に定義されていて、これは増強された長波長応答に加えて改良されたAPD性能特性を与える。SiGe層419は、Si1-xGex材料系の量子井戸構造に置換えることができる。ここで、組成パラメータxの値は、前述の実施の形態で説明したように、連続する層間で変化する。
The n-well 404, the
図18を参照すると、CMOSプロセスにより製造された逆バイアス・アバランシュ光ダイオードについての、電流/電圧(I/V)グラフ500(スケールは異なる)が示されている。このグラフは、ブレークダウンが発生する電圧VBrで終了する鋭い折れ曲がり502を持つ。サブ・ガイガー・モードでアバランシュ光ダイオードを動作させるためには、電流倍増が発生するようにVBrに十分に近いがVBrよりも低い電圧VOpで動作することが必要である。すなわち、VOpは折れ曲がり502上にあるが、VBrよりも低い。これは、各々がサブ・ガイガー電流倍増を利用したピクセル回路の配列を製造する必要がある時に問題を生ずる。この問題は、VBrが製造許容変動幅内の構造及びドーピングの違いに起因して、異なるアバランシュ光ダイオードでは異なることである。この結果、共通の逆バイアス電圧下では、配列中のアバランシュ光ダイオードの全てがそれぞれのVBrに対して異なる電圧を持つ。すなわち、(VBr−VOp)が配列中で異なり、従って、電流倍増はVOp乃至VBrの近くで増加するため、それらが与える電流倍増の程度も異なる。これは、折れ曲がり502の鋭さは電流倍増を得るためにはVOpがVBrの大変近くになければならず、そして、CMOSアバランシュ光ダイオードのVBrの変動は配列のピクセルの信頼性を得るための一定の電流倍増を大変困難にするため、問題である。
Referring to FIG. 18, a current / voltage (I / V) graph 500 (with different scales) is shown for a reverse bias avalanche photodiode manufactured by a CMOS process. This graph has a
しかし、エピタキシャル・プロセスにより製造されたアバランシュ光ダイオードは、折れ曲がり502のような鋭さを示さないことが知られている。その代わり、破線曲線504に概略的に表される折れ曲がりを示す。この曲線に沿った電圧に対する電流の変化率dI/dVは、折れ曲がり502よりもずっと緩やかである。この結果、エピタキシャル製造された光ダイオードに対する(VBr−VOp)の変動は、CMOS方法により製造された光ダイオードと較べて、電流倍増の程度についてずっと少ない影響を持つ。
However, it is known that avalanche photodiodes manufactured by an epitaxial process do not exhibit the sharpness of the bent 502. Instead, the bend schematically represented by the dashed
図19と図20を参照すると、本発明によるアバランシュ光ダイオード・ピクセル回路の製造の2つの段階の断面図が示されていて、同様な部分には同様な参照番号が付されている。図19では、π(実質的にドープされていない、又は、弱い残留pタイプ)Si又はSiGe合金基板600がSiO2絶縁層602により覆われる。その斜線でハッチングされた円形中央領域604は後で除去される。CMOSプロセスが、環状の形状に絶縁層602上に存在するが領域604上には無い、Siピクセル読出し回路606を製造するために使用される。
Referring to FIGS. 19 and 20, there are shown cross-sectional views of two stages of manufacturing an avalanche photodiode pixel circuit according to the present invention, with like parts being given like reference numerals. In FIG. 19, π (substantially undoped or weak residual p-type) Si or
中央領域604が除去され、そして図20に示される装置を製造するためにさらなる処理が実行される。基板600中にドナー不純物を拡散することにより、n+環状ガードリング612が生成される。そして、アモルファス第2SiO2絶縁層618が、CMOS回路606と、ガードリング612と、ガードリング612内の基板600の中央領域との上に堆積される。そして、ガードリング612の上側表面の内側半分とその中の基板600の中央領域を露出するために、第2絶縁層618を通じる孔が食刻される。基板600中にアクセプター不純物を拡散することにより、ガードリング612内に、50nm厚に等しいかそれよりも薄い浅いpタイプ層614が生成される。
The
そして、ν(実質的にドープされていない、弱い残留nタイプ)Si又はSiGe層616が浅い層614上とガードリング612の内側半分上にエピタキシャル成長される。エピタキシは層厚を正確に制御でき、そして層の組成を変化できる。これらの2つのファクターは、光ダイオードのブレークダウン電圧を決定する。そして適当に調整できる。ガードリング612の上側表面の外側半分を露出するために、第2絶縁層618を通じる孔が食刻される。n+(非常にドープされたnタイプ)エピ・ポリ層620が、第2SiO2絶縁層618と、ν層616と、ガードリング612の外側との上に堆積される。前述の実施の形態で説明したように、エピ・ポリ層620は、結晶材料612及び614上に堆積された所620aではエピタキシャル(単結晶)Siである。エピ・ポリ層620は、アモルファス絶縁層618上に堆積された所620bでは多結晶である。CMOS回路606への接続(図示しない)が、層620と618を通る孔を食刻して、その中に導電性材料を堆積することにより製造される。
A ν (substantially undoped, weak residual n-type) Si or
基板600と層614、616及び620は組合わせで、pνn+(PIN)アバランシュ光ダイオード構造を与える。層620は、この構造への1つの電気的接点を与える。そして、第2のこのような接点(図示しない)は、基板600へ作られる。この構造が電気的に逆バイアスされると、ν層616を横断して、それのブレークダウン方向へ高電界が出現し、電流倍増を与える。n+層620はn+ガードリング612に電気的に接続しており、従って、動作中は、これらの2つは同じ電位にある。図18に関連して説明したように、ν層616はエピタキシャル製造されているため、CMOS等価物と比較して、光ダイオード600/614/616/620は、ブレークダウンが発生するIV曲線の折れ曲がり近くで電流変化率はより小さい。従って、同じような電流倍増値を持つアバランシュ光ダイオードの配列を製造するのにずっと適している。
The
絶縁層602は、CMOS回路606を基板600から、従って、アバランシュ光ダイオード600/614/616/620からも隔離する。これは、CMOS回路供給電圧に悪影響なく、アバランシュ光ダイオード600/614/616/620により高いバイアス電圧を加えることを可能にする。CMOS回路606の光感受性領域は、既知の方法により入射放射から遮蔽される(図示しない)。アバランシュ光ダイオード600/614/616/620の上側の他の領域は、大部分が入射放射に対して透明であり、相対的に厚い基板600中で吸収されるためにそれらを通過する。この吸収は、アバランシュ光ダイオード600/614/616/620中に電流を与え、効率を改善する。
Insulating
アバランシュ光ダイオード600/614/616/620の動作中、ν層616が他の光ダイオード領域と較べて相対的に高い電界の領域を与える。アバランシュ・ブレークダウン電圧VBrを減少するために、この領域を薄くすることが有利である。この電圧は、ν層616の一部又は全部についてSiGe合金を使用することで一層に減少できる。
During operation of the
図20に示されたアバランシュ光ダイオード構造は、共にCMOS読出し回路606から絶縁された、Si又はSiGe基板600と光ダイオード600/614/616/620に基づいている。基板600は放射の良い吸収のために相対的に厚く、そして絶縁602はCMOS回路606から独立に光ダイオード600/614/616/620がバイアスされることを可能にする。基板の厚さは、拡散ウェルの深さなどの制限を受けない。
The avalanche photodiode structure shown in FIG. 20 is based on a Si or
ν層616の高電界領域を製造するのにエピタキシを使用すると、CMOS等価物よりも良好な制御を層厚及び組成に与える。これは配列中に均一性が必要とされる光ダイオード・ピクセル回路の配列を製造する時に特に重要である。ガードリング612は、鋭い角を防ぎ、それから発生する早まったブレークダウンを防止する。ドープされた層614及び620は、ν層616内の内部電界分布の形状を良くし、従って、ガードリング612とドープされた層614及び620の両方は、光ダイオード600/614/616/620を制御可能すること、又は、ブレークダウンの下の「ソフト」なアバランシュ倍増を可能にすることに貢献する。
The use of epitaxy to produce the high field region of the
SiO2層602により与えられた絶縁は、CMOS読出し回路606の動作が光ダイオードのバイアス電圧により影響を受けないようにする。これは、必要な場合、光ダイオードのバイアス電圧をCMOSバイアス電圧より高くすることができる。これは、ν層616を製造するためにエピタキシを使用して、高電界のためにこの層を薄くし、そして結果として光ダイオード・ブレークダウン電圧を低くすることにより、補助される。また、エピタキシは光ダイオード構造の吸収とアバランシュ倍増領域とを分離することを可能にする。これは、吸収領域は良好な吸収及び光電流発生のために厚くすることができ、一方、倍増領域を薄く保つことができる。
The insulation provided by the SiO 2 layer 602 ensures that the operation of the CMOS read
図19及び図20に示されるように製造されたアバランシュ光ダイオードは、ブレークダウンの下、相対的にブレークダウンに近い又は相対的に遠いかのいずれかでバイアスされる使用に適している。もし、相対的にブレークダウンに近くバイアスされる場合、前述したように、それはサブ・ガイガー領域で動作する。これは、低い照射光強度レベル(夜間)から発生する小さな光誘起電流の電流倍増のために有用である。もし、相対的にブレークダウンに遠くバイアスされる場合、それは電流倍増のない通常の光ダイオードとして動作する。この動作モードは高い光強度レベル(昼間)に適している。これら2つの動作モードは、単一光ダイオード配列がバイアス電圧を変えることにより、大きく(強度のオーダー)異なる光強度レベルをモニターできることを意味する。 The avalanche photodiode manufactured as shown in FIGS. 19 and 20 is suitable for use biased either under breakdown or relatively near breakdown or relatively far. If it is biased relatively close to breakdown, it operates in the sub-Geiger region as described above. This is useful for current doubling of small photo-induced currents that occur from low illumination light intensity levels (nighttime). If it is biased relatively far to breakdown, it operates as a normal photodiode without current doubling. This mode of operation is suitable for high light intensity levels (daytime). These two modes of operation mean that a single photodiode array can monitor significantly different (in the order of intensity) light intensity levels by changing the bias voltage.
Claims (37)
(a)光ダイオード検出器(600/614/616/620)の能動領域を与える少なくとも1つのエピタキシャル層(616)、及び
(b)電界の均一性を高めてブレークダウンを防止するために光ダイオード検出器の境界を定めるガードリング(612)、
を製造することを含むことを特徴とする光検出器回路を製造する方法。 A method of manufacturing a photodetector circuit including a photodiode detector (600/614/616/620) and an associated readout circuit (606), comprising manufacturing CMOS circuit components (600 to 606), The CMOS circuit component is a substrate (600) that receives an insulating region (602) that supports the readout circuit (606), the readout circuit (606) has a CMOS structure, and on the substrate (600),
(A) at least one epitaxial layer (616) that provides the active area of the photodiode detector (600/614/616/620), and (b) a photodiode to enhance field uniformity and prevent breakdown. A guard ring (612) that delimits the detector;
A method of manufacturing a photodetector circuit comprising: manufacturing a photodetector circuit.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/GB2002/000526 WO2003067663A1 (en) | 2002-02-08 | 2002-02-08 | Photodetector circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005517300A true JP2005517300A (en) | 2005-06-09 |
JP4037367B2 JP4037367B2 (en) | 2008-01-23 |
Family
ID=27676239
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003566903A Expired - Fee Related JP4037367B2 (en) | 2002-02-08 | 2002-02-08 | Photodetector circuit |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP1472739A1 (en) |
JP (1) | JP4037367B2 (en) |
AU (1) | AU2002238699A1 (en) |
WO (1) | WO2003067663A1 (en) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013504051A (en) * | 2009-09-04 | 2013-02-04 | ラディセンズ ダイアグノスティクス リミテッド | Integrated cytometry sensor system and method |
KR101277052B1 (en) * | 2011-07-29 | 2013-06-20 | 한국과학기술원 | Photo-induced flash memory element and manufacturing method thereof and photodetector |
JP2013527597A (en) * | 2010-03-19 | 2013-06-27 | インヴィサージ テクノロジーズ インコーポレイテッド | Image sensor using photosensitive semiconductor diode |
KR20140147840A (en) * | 2012-03-16 | 2014-12-30 | 엠파이어 테크놀로지 디벨롭먼트 엘엘씨 | Low light adaptive imaging device |
WO2017098710A1 (en) * | 2015-12-07 | 2017-06-15 | パナソニックIpマネジメント株式会社 | Solid-state image-capturing device and method for driving solid-state image-capturing device |
JP2017135412A (en) * | 2006-07-03 | 2017-08-03 | 浜松ホトニクス株式会社 | Photodiode array |
JP2019009427A (en) * | 2017-06-23 | 2019-01-17 | パナソニックIpマネジメント株式会社 | Photodetector element |
JP2020521169A (en) * | 2017-09-29 | 2020-07-16 | クンシャン ゴー−ビシオノクス オプト−エレクトロニクス カンパニー リミテッドKunshan Go−Visionox Opto−Electronics Co., Ltd. | Array substrate and manufacturing method thereof |
US10971539B2 (en) | 2018-03-30 | 2021-04-06 | Canon Kabushiki Kaisha | Solid-state imaging device, method of driving solid-state imaging device, imaging system, and movable object |
KR102278791B1 (en) * | 2020-05-07 | 2021-07-20 | 한국과학기술원 | System for Searching Operating Voltage of Silicon Photomultipliers |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7453129B2 (en) | 2002-12-18 | 2008-11-18 | Noble Peak Vision Corp. | Image sensor comprising isolated germanium photodetectors integrated with a silicon substrate and silicon circuitry |
EP1995784A3 (en) * | 2003-10-13 | 2010-02-17 | Noble Peak Vision Corp. | Image sensor comprising isolated germanium photodetectors integrated with a silicon substrate and silicon circuitry |
WO2006010618A1 (en) * | 2004-07-28 | 2006-02-02 | Quantum Semiconductor Llc | Photonic devices monolithically integrated with cmos |
SE531025C2 (en) * | 2007-04-02 | 2008-11-25 | Bo Cederwall | Systems and method for photon detection and for measuring photon flows |
FR2924862B1 (en) | 2007-12-10 | 2010-08-13 | Commissariat Energie Atomique | PHOTOSENSITIVE MICROELECTRONIC DEVICE WITH AVALANCHE MULTIPLIERS |
EP2144303B1 (en) | 2008-07-10 | 2013-02-06 | STMicroelectronics (Research & Development) Limited | Improvements in Single Photon Avalanche Diodes |
CN101923173B (en) * | 2009-06-10 | 2014-10-01 | 圣戈本陶瓷及塑料股份有限公司 | Scintillator and detector assembly |
EP2556540B1 (en) * | 2010-04-08 | 2020-09-16 | BAE Systems Information and Electronic Systems Integration Inc. | Avalanche photodiode operating voltage selection algorithm |
WO2015191734A1 (en) | 2014-06-10 | 2015-12-17 | Edward Hartley Sargent | Multi-terminal optoelectronic devices for light detection |
RU2634324C1 (en) * | 2016-05-18 | 2017-10-25 | Публичное акционерное общество "Интерсофт Евразия", ПАО "Интерсофт Евразия" | Ionizing radiation sensor based on silicon of crucible-free melting zone of p-type conductivity |
WO2018075705A1 (en) | 2016-10-20 | 2018-04-26 | Invisage Technologies, Inc. | Image sensor with electron and hole collection electrodes |
GB201704203D0 (en) * | 2017-03-16 | 2017-05-03 | Pixquanta Ltd | An electromagnetic radiation detection device |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4127932A (en) * | 1976-08-06 | 1978-12-05 | Bell Telephone Laboratories, Incorporated | Method of fabricating silicon photodiodes |
US4442444A (en) * | 1980-07-08 | 1984-04-10 | Fujitsu Limited | Avalanche photodiodes |
EP0540235A3 (en) * | 1991-10-30 | 1993-09-29 | American Telephone And Telegraph Company | Article comprising a quantum well infrared photodetector |
US5596186A (en) * | 1993-12-08 | 1997-01-21 | Nikon Corporation | High sensitivity silicon avalanche photodiode |
JP2748914B2 (en) * | 1996-01-25 | 1998-05-13 | 日本電気株式会社 | Semiconductor device for photodetection |
-
2002
- 2002-02-08 EP EP02704895A patent/EP1472739A1/en not_active Withdrawn
- 2002-02-08 AU AU2002238699A patent/AU2002238699A1/en not_active Abandoned
- 2002-02-08 WO PCT/GB2002/000526 patent/WO2003067663A1/en active Application Filing
- 2002-02-08 JP JP2003566903A patent/JP4037367B2/en not_active Expired - Fee Related
Cited By (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017135412A (en) * | 2006-07-03 | 2017-08-03 | 浜松ホトニクス株式会社 | Photodiode array |
US10396107B2 (en) | 2006-07-03 | 2019-08-27 | Hamamatsu Photonics K.K. | Photodiode array |
US10050069B2 (en) | 2006-07-03 | 2018-08-14 | Hamamatsu Photonics K.K. | Photodiode array |
JP2013504051A (en) * | 2009-09-04 | 2013-02-04 | ラディセンズ ダイアグノスティクス リミテッド | Integrated cytometry sensor system and method |
US9972653B2 (en) | 2010-03-19 | 2018-05-15 | Invisage Technologies, Inc. | Image sensors employing sensitized semiconductor diodes |
KR102009126B1 (en) | 2010-03-19 | 2019-08-08 | 인비사지 테크놀로지스, 인크. | Image sensors employing sensitized semiconductor diodes |
US9293487B2 (en) | 2010-03-19 | 2016-03-22 | Invisage Technologies, Inc. | Image sensors employing sensitized semiconductor diodes |
KR101685007B1 (en) | 2010-03-19 | 2016-12-12 | 인비사지 테크놀로지스, 인크. | Image sensors employing sensitized semiconductor diodes |
US9666634B2 (en) | 2010-03-19 | 2017-05-30 | Invisage Technologies, Inc. | Image sensors employing sensitized semiconductor diodes |
KR20180113643A (en) * | 2010-03-19 | 2018-10-16 | 인비사지 테크놀로지스, 인크. | Image sensors employing sensitized semiconductor diodes |
KR20150063164A (en) * | 2010-03-19 | 2015-06-08 | 인비사지 테크놀로지스, 인크. | Image sensors employing sensitized semiconductor diodes |
JP2013527597A (en) * | 2010-03-19 | 2013-06-27 | インヴィサージ テクノロジーズ インコーポレイテッド | Image sensor using photosensitive semiconductor diode |
KR101277052B1 (en) * | 2011-07-29 | 2013-06-20 | 한국과학기술원 | Photo-induced flash memory element and manufacturing method thereof and photodetector |
KR20140147840A (en) * | 2012-03-16 | 2014-12-30 | 엠파이어 테크놀로지 디벨롭먼트 엘엘씨 | Low light adaptive imaging device |
KR101629881B1 (en) | 2012-03-16 | 2016-06-13 | 엠파이어 테크놀로지 디벨롭먼트 엘엘씨 | Low light adaptive imaging device |
JPWO2017098710A1 (en) * | 2015-12-07 | 2018-04-12 | パナソニックIpマネジメント株式会社 | Solid-state imaging device and driving method of solid-state imaging device |
WO2017098710A1 (en) * | 2015-12-07 | 2017-06-15 | パナソニックIpマネジメント株式会社 | Solid-state image-capturing device and method for driving solid-state image-capturing device |
EP3389259A4 (en) * | 2015-12-07 | 2018-12-19 | Panasonic Intellectual Property Management Co., Ltd. | Solid-state image-capturing device and method for driving solid-state image-capturing device |
US11025850B2 (en) | 2015-12-07 | 2021-06-01 | Panasonic Intellectual Property Management Co., Ltd. | Solid-state image-capturing device and method for driving solid-state image-capturing device |
JP2019009427A (en) * | 2017-06-23 | 2019-01-17 | パナソニックIpマネジメント株式会社 | Photodetector element |
JP2020521169A (en) * | 2017-09-29 | 2020-07-16 | クンシャン ゴー−ビシオノクス オプト−エレクトロニクス カンパニー リミテッドKunshan Go−Visionox Opto−Electronics Co., Ltd. | Array substrate and manufacturing method thereof |
US11462491B2 (en) | 2017-09-29 | 2022-10-04 | Kunshan Go-Visionox Opto-Electronics Co., Ltd. | Array substrate and manufacturing method thereof |
US10971539B2 (en) | 2018-03-30 | 2021-04-06 | Canon Kabushiki Kaisha | Solid-state imaging device, method of driving solid-state imaging device, imaging system, and movable object |
KR102278791B1 (en) * | 2020-05-07 | 2021-07-20 | 한국과학기술원 | System for Searching Operating Voltage of Silicon Photomultipliers |
Also Published As
Publication number | Publication date |
---|---|
EP1472739A1 (en) | 2004-11-03 |
AU2002238699A1 (en) | 2003-09-02 |
WO2003067663A1 (en) | 2003-08-14 |
JP4037367B2 (en) | 2008-01-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060403 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
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A602 | Written permission of extension of time |
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |