JP2005512261A - スタティック・ランダム・アクセス・メモリの低電圧動作 - Google Patents
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Abstract
Description
Claims (22)
- 第1の動作電位を受け取るロジック・コア、および、前記ロジック・コアと集積され、前記第1の動作電位とは異なる第2の動作電位を受け取るスタティック・ランダム・アクセス・メモリ(SRAM)ブロック、を含むことを特徴とするシステム。
- 前記第1および第2の動作電位を受け取り、かつ、前記第1の動作電位を有する前記ロジック・コアから受け取られた信号を調整し、前記第2の動作電位で前記SRAMブロックに信号を提供する変換ブロックをさらに含むことを特徴とする請求項1記載のシステム。
- 前記第1および第2の端子を通って前記ロジック・コアおよび前記SRAMブロックにそれぞれ供給される前記第1および第2の動作電位を生成する電圧レギュレータをさらに含むことを特徴とする請求項1記載のシステム。
- 前記ロジック・コアに供給される前記第1の動作電位が前記SRAMブロックに供給される前記第2の動作電位より低いことを特徴とする請求項1記載のシステム。
- 前記第1および第2の動作電位を受け取り、かつ、前記第2の動作電位を有する前記SRAMブロックからの信号を調整し、前記第1の動作電位で前記ロジック・コアに信号を提供するセンス増幅器をさらに含むことを特徴とする請求項1記載のシステム。
- 前記ロジック・コアおよびSRAMメモリと集積され、前記ロジック・コアへ前記第1の動作電位をおよび前記SRAMブロックへ前記第2の動作電位を生成する電圧レギュレータをさらに含むことを特徴とする請求項1記載のシステム。
- 装置に埋め込まれたスタティック・ランダム・アクセス・メモリ(SRAM)コアと、
前記SRAMコアに結合されたマイクロプロセッサであって、前記マイクロプロセッサが第1の電圧で動作し、かつ、前記SRAMコアが第2の電圧で動作する、マイクロプロセッサと、
を含むことを特徴とする装置。 - 前記第1および第2の動作電圧を生成する電圧レギュレータをさらに含むことを特徴とする請求項7の記載の装置。
- 前記第1および第2の動作電圧を受け取り、かつ、前記第1の動作電圧を有する前記マイクロプロセッサから受け取られた信号を調整し、前記第2の動作電圧で前記SRAMブロックに信号を提供する変換ブロックをさらに含むことを特徴とする請求項7記載のシステム。
- 前記第1および第2の動作電圧を受け取り、かつ、前記第2の動作電圧を有する前記SRAMブロックから受け取られた信号を調整し、前記第1の動作電圧で前記マイクロプロセッサに信号を提供するセンス増幅器をさらに含むことを特徴とする請求項7記載のシステム。
- 第1の動作電圧を受け取るために結合された処理コアと、
前記第1の動作電圧および第2の動作電圧を受け取るために結合された変換ブロックと、
メモリ・コアおよびセンス増幅器を有する埋め込みメモリ・ブロックであって、前記メモリ・コアは前記第2の動作電圧を受け取るために結合され、前記センス増幅器は前記第1の動作電圧および前記第2の動作電圧を受け取るために結合される、埋め込みメモリ・ブロックと
を含むことを特徴とする装置。 - 前記メモリ・コアがスタティック・ランダム・アクセス・メモリ(SRAM)のメモリ・セルを含んでいることを特徴とする請求項11記載の装置。
- 前記処理コアに供給される前記第1の動作電圧は、前記メモリ・コアに供給される前記第2の動作電圧より低いことを特徴とする請求項11記載の装置。
- 前記処理コアに供給される前記第1の動作電圧は、前記メモリ・コアに供給される前記第2の動作電圧より大きいことを特徴とする請求項11記載の装置。
- 前記第1および第2動作電圧を生成する電圧レギュレータをさらに含むことを特徴とする請求項11記載の装置。
- 第1の電圧で処理コアを動作する段階と、
前記第1の電圧とは異なる第2の電圧でスタティック・ランダム・アクセス・メモリ(SRAM)ブロックを動作する段階であって、前記SRAMブロックが前記処理コアに結合されている、段階と、
を含むことを特徴とする方法。 - 前記処理コアによって生成された信号を第2の電圧で動作する前記SRAMブロックによって受信される信号へ変換する段階をさらに含むことを特徴とする請求項16記載の方法。
- 前記処理コアによって生成された信号をその信号の変換をしないで動作する前記SRAMブロックへ提供する段階をさらに含むことを特徴とする請求項16記載の方法。
- 前記SRAMブロックによって生成された信号を前記処理コアによって受け取られる信号へ変換する段階をさらに含むことを特徴とする請求項16記載の方法。
- 前記SRAMブロックに供給される前記第2の電圧より低い前記第1の電圧で前記処理コアを動作させる段階さらに含むことを特徴とする請求項16記載の方法。
- 前記SRAMブロックに供給される前記第2の電圧より高い前記第1の電圧で前記処理コアを動作させる段階さらに含むことを特徴とする請求項16記載の方法。
- 前記SRAMブロックに結合された前記第2の電圧と無関係に前記処理コアに結合された前記第1の電圧を調整する段階をさらに含むことを特徴とする請求項16記載の方法。
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