JP2005512261A - スタティック・ランダム・アクセス・メモリの低電圧動作 - Google Patents

Abstract

異なる電圧で動作することのできるマイクロプロセッサ・コアおよびメモリ・ブロックを有する集積回路である。集積回路の外部あるいは集積回路の一部として設計された、電圧レギュレータは２つの電圧を生成する。マイクロプロセッサ・コアのための動作電圧は電力と性能基準を満たすために選択される一方、メモリ・ブロックのための動作電圧は受け入れ可能な雑音余裕度を提供し、かつ、メモリ・ブロック内のメモリ・セルの安定性を維持するように設定される。

Description

様々なコンシューマ製品に用いられるマイクロプロセッサにメモリ・アレイが埋め込まれるに従い、携帯用製品に対する傾向として電力を節約するために、電子装置の動作電圧を下げることが示唆されている。しかしながら、低下した動作電圧は、特に高密度メモリにおいて装置故障を引き起こす結果となるという問題を投げかける。マイクロプロセッサの動作電圧が低下するにつれ特に重要になることは、メモリの安定性である。

マイクロプロセッサに埋め込まれるメモリ・タイプの１つは、６つのトランジスタ・メモリ・セルを使用するスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）である。従来の相補型金属酸化半導体（ＣＭＯＳ）技術では、データは２つのパス・トランジスタを通してたすき掛け結合されたインバータに書き込まれる。読み取り動作では、アクセスされたメモリ・セルからのデータは、パス・トランジスタを経由してビット線に転送され、センス増幅回路によって差動的に検出される。マイクロプロセッサの動作電圧が電力を節約するために低くされると、メモリに格納されたデータは、もしメモリ・セルが低電圧で不安定になると、読み取り動作で変更される恐れがある。

このように、マイクロプロセッサあるいは他のデジタル回路を所望する低電圧で動作させる一方、埋設されたメモリの安定性を保つための融通性を提供する良い方法を求める必要性が存在する。

詳細な説明

次の詳細な説明では、多くの特定の詳細な事項が、本発明の完全な理解を提供するために説明されている。しかしながら、これらの特定の詳細は事項がなくても本発明は実施できることを当業者は理解するであろう。他の場合、周知の方法、手順、部品および回路は、本発明を不明瞭にしないために詳細には記述されていない。

本発明の実施例は、多くの応用例で用いることができる。本発明はこの点に限定されないが、ここに開示された回路は、マイクロコントローラ，デジタル信号処理装置（ＤＳＰ），縮小命令セット・コンピュータ（ＲＩＳＣ），複雑命令セット・コンピュータ（ＣＩＳＣ），あるいは同種のものに用いることができる。しかしながら、図面にはマイクロプロセッサの一部分のみが含められているが、本発明の範囲はこれらの例に限定されないことを理解されたい。

実施例は、マイクロプロセッサによって実行される電子的な命令あるいは算術演算に用いられるデータを格納するコア・メモリ，キャッシュ・メモリあるいは他のタイプのメモリに関連する集積回路ブロックを含んでいる。実施例は、無線システムまたはハンドヘルドの携帯装置に集積されてもよい。このように、ラップトップ・コンピュータ，セルラー無線電話通信システム，双方向無線通信システム，単方向ページャ，双方向ページャ，パーソナル通信システム（ＰＣＳ），個人向け携帯型情報端末（ＰＤＡ）および他の同種の製品も本発明の範囲内に含められると意図される。

以下の記述および請求項において、「結合」および「接続」という用語は、それらの派生語とともにここに用いられる。これらの用語は互いに同義語と意図されているものではない。むしろ、特定の実施例では、「接続」は、２つまたはそれ以上のエレメントが互いに直接的な物理的または電気的な接触状態にあることを示すために用いられる。「結合」は、２つまたはそれ以上のエレメントが互いに直接的な物理的または電気的な接触状態にあることを意味する。しかしながら、「結合」は、また２つまたはそれ以上のエレメントが互いに直接の接触状態にないが、依然として互いに協働あるいは相互作用を有していることを意味してもよい。

図１へ進んで、集積回路１０は、例えば、計算エンジン，マイクロプロセッサ，デジタル信号処理装置（ＤＳＰ），マイクロコントローラ，縮小命令セット・コンピュータ（ＲＩＳＣ），英国ケンブリッジのＡＲＭホールディングからのＡＲＭ（商標）アーキテクチャ・コア，カリフォルニア州サンタクララのインテル社からのＳｔｒｏｎｇＡＲＭ（商標）コアあるいはＸＳｃａｌｅ（商標）コア，または埋め込みコアを含んでもよい。本発明の実施例に従って、集積回路１０は、マイクロプロセッサ・コア２０およびメモリ・ブロック４０を含めて記述されてもよい。アドレス・ライン，制御信号，およびデータはマイクロプロセッサ・コア２０から変換ブロック３０を通ってメモリ・ブロック４０へ渡される。メモリ・ブロック４０は、複数の分割アレイあるいはキャッシュ・メモリとして配置されるスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルから主に構成されてもよい。メモリ・ブロック４０に格納されたデータはセンス増幅器５０によって「読み取り」が行われ、マイクロプロセッサ・コア２０へ供給される。

集積回路１０は、集積回路１０の外部装置と集積回路１０の内部ブロックとの間の信号および動作電圧のための電気的な接続を、端子，ピンまたはパッドを経由して提供する。特に、ピン７０は、外部の電圧レギュレータ６０によって生成された動作電圧(電位)をマイクロプロセッサ・コア２０，変換ブロック３０およびセンス増幅器５０へ渡すための電気的な接続を提供する。さらに、ピン８０は、別の動作電圧をメモリ・ブロック４０および変換ブロック３０へ渡す電気的な接続を提供する。したがって、この実施例では、外部の電圧レギュレータ６０は、集積回路１０の内部ブロックに動作電圧を供給する。

ある実施例において、メモリ・ブロック４０が調整された動作電圧を受け取る一方マイクロプロセッサ・コア２０は変化する動作電圧を受け取ってもよい。マイクロプロセッサ・コア２０によって受け取られる動作電圧がメモリ・ブロック４０によって受け取られる動作電圧と異なっていてもよいし、異ならなくてもよいことに注目すべきである。ピン８０を通ってＳＲＡＭ４０に供給される電圧はピン７０を通ってマイクロプロセッサ・コアに供給される電圧より高いが、しかし、いくつかのアプリケーションでは、逆の場合もあり得る。前出のケースでは安定性が強調されているが、後出のケースでは回路漏れ電流は適切なパフォーマンス伴って減少される。さらに、ピン７０で供給されるマイクロプロセッサ・コア２０への電圧が変化することがあっても、ピン８０で供給されるメモリ・ブロック４０への電圧が固定された値に維持しておくことが望ましい。

図１で示された実施例では、電圧レギュレータ６０は集積回路１０の外部に配置されているが、電力用トランジスタのような個別のコンポーネントがマイクロプロセッサ・コア２０およびメモリ・ブロック４０のための個別の動作電圧を生成してもよい。代わって、電圧レギュレータ６０は、集積回路１０から別々に集積され、そして同じパッケージ内の集積回路１０に取り付けられるが、集積された電圧レギュレータであってもよい。本発明はこの点に制限されるものではないが、電圧レギュレータ６０は、約０．６ボルトから約１．５ボルトの範囲で変動する動作電圧をマイクロプロセッサ・コア２０へ、また約１．０ボルトの調整（レギュレート）された動作電圧をメモリ・ブロック４０へ提供する。

図２は、本発明の別の実施例に従う、マイクロプロセッサ・コア２０、メモリ・ブロック４０および電圧レギュレータ９０のブロック図である。本発明はこの点に制限されるものではないが、電圧レギュレータ９０は集積回路１００の一部で、マイクロプロセッサ・コア２０、変換ブロック３０、メモリ・ブロック４０およびセンス増幅器５０のような他のブロックと共に製作される。このように、電圧レギュレータ９０は、マイクロプロセッサ・コア２０、変換ブロック３０およびセンス増幅器５０に１つの動作電圧を提供し、また別の動作電圧をメモリ・ブロック４０および変換ブロック３０へ供給する内部ブロックであってもよい。電圧値は本発明を制限するために解釈されるべきでないが、実施例として、マイクロプロセッサ・コア２０は約０．６ボルトから約１．５ボルトまで変動する動作電圧を電力用導体１１０を経由して受け取り、また、メモリ・ブロック４０は約１．０ボルトの調整された動作電圧を電力用導体１２０を経由して受け取ることができる。

図３は、本発明の実施例に従って電力用導体１２０を通って調整された電圧を受け取るＳＲＡＭメモリ・セル２００の概略図である。スタティック・メモリ・セル２００は、メモリ・ブロック４０中のアレイ状の格納セルまたはメモリ・セルのうちの１つを図示する。メモリ・セル２００はＮチャネルおよびＰチャネル・トランジスタの両方を含み、それらはＳＲＡＭで典型的に使用される、たすき掛け結合の相補型金属酸化膜半導体（ＣＭＯＳ）インバータで配置される。

第１のＣＭＯＳインバータは、電力用導体１２０と接地との間で直列に接続されたソース−ドレイン経路を有するＰチャネル・トランジスタ２２０およびＮチャネル・トランジスタ２１０を含む。第２のＣＭＯＳインバータは同様に構成され、Ｐチャネル・トランジスタ２５０およびＮチャネル・トランジスタ２４０は電力用導体１２０と接地との間で直列に接続されたソース−ドレイン経路を有する。たすき掛け結合は、共通接続された第１のＣＭＯＳインバータのゲートを第２のＣＭＯＳインバータのドレイン（ノード２８０）に接続することのより、また共通接続された第２のＣＭＯＳインバータのゲートを第１のＣＭＯＳインバータのドレイン（ノード２７０）に接続することのより達成される。トランジスタ２１０，２２０，２４０および２５０のボデーは、それらのソースに接続される。

Ｎチャネル・パス・トランジスタ２３０は、そのソース−ドレイン経路をノード２７０とビット線（ＢＬ）との間に接続され、そのゲートはワード線ＷＬに接続される。Ｎチャネル・パス・トランジスタ２６０は、同様に、そのソース−ドレイン経路をノード２８０と相補ビット線（ＢＬＣ）との間に接続され、そのゲートはまたワード線ＷＬに接続される。トランジスタ２３０および２６０のボデーはＶｓｓのような電力用導体に接続されてもよい。パス・トランジスタ２３０および２６０は、ワード線ＷＬがイネーブルにされると、ビット線（ＢＬ）および補数ビット線（ＢＬＣ）からメモリ・セル２００へおよびそのメモリ・セルからデータをパスすることができる。

さらに、センス増幅器５０およびプリチャージ装置２９０の一部が図３に示される。センス増幅器５０は、メモリ・セル２００からビット線（ＢＬ）および相補ビット線（ＢＬＣ）上のデータを受け取り、マイクロプロセッサ・コア２０（図１，２）に「検出された」デジタル・データ値を提供することができる。プリチャージ装置２９０はピン７０，ピン８０，電力用導体１１０または電力用導体１２０のいずれかを通って動作電圧を受け取れることに注意すること。

図１および図２を簡単に参照して、集積回路１０および集積回路１００に対する本発明は、マイクロプロセッサ・コア２０に動作電圧を提供し、メモリ・ブロック４０に、すなわちメモリ・セル２００に個別の動作電圧を提供する。このように、マイクロプロセッサ・コア２０は、メモリ・セル２００の動作電圧以上または以下の範囲に亘って変化する動作電圧を受けることができ、またそのいずれかの電圧値を含む動作電圧を受けることができる。換言すれば、メモリ・ブロック４０は、固定電圧値で動作することができる一方で、集積回路１０（あるいは１００）の他の部分に供給される動作電圧は、パフォーマンス、電力消費または他の基準に合わせるために調整されてもよい。本発明は、さらに、メモリ・セルが１対の相補ビット線に差動出力を提供することができる他の半導体メモリ技術に適用可能である。例えば、本発明は、さらにマルチ誘電性タイプの不揮発性装置あるいは傾斜チャンネル・トランジスタ（graded-channel transistor：ＧＣＭＯＳ）などを具備するメモリ・セルに適用可能である。

図４および図５は、本発明の実施例に従って調整されるＳＲＡＭメモリ・セル２００（図３）の安定特性を図示するグラフである。図４および図５については、水平軸は、メモリ・セル２００（図３を参照）中のノード２８０での電圧に対応し、また、縦軸はノード２７０での電圧に対応する。参照番号３００は、メモリ・セル２００が高状態（つまりデジタル値「１」）を格納するとき、ノード２７０でのロジック１値を示す。参照番号３１０は、メモリ・セル２００がロジック状態間で切り替わるときの準安定状態を示す。参照番号３２０は、メモリ・セル２００が低状態（つまりデジタル値「０」）を格納するとき、ノード２７０でのロジック０値を示す。ノード２７０およびノード２８０の電圧は、メモリ・セル２００内のＣＭＯＳインバータのたすき掛け特性により互いの論理的な相補数である。参照番号３３０および参照番号３４０がメモリ・セル２００の静的な雑音余裕度（ＳＮＭ）値特性を示すことに注目されるべきである。特に、図４はメモリ・セル２００の静的な動作を示す一方で、図５は読み取り動作中に存在する低減雑音余裕度値を示す。

読み取り動作中に、メモリ・セル２００のビット線（ＢＬとＢＬＣ）上のプリチャージ動作に起因する予め定める高位値は、格納された低位値、例えばノード２７０で衝突することがある。衝突の危険を減少させるために、メモリ・セル２００中のＭＯＳトランジスタのゲート幅／長さ（サイズ）は、ビット線（ＢＬとＢＬＣ）上のプリチャージ高電圧がノード２７０をロジック高レベルに強制しないように選ばれる。しかしながら、トランジスタ・サイズを適切に選択したとしても、メモリ・セルを不安定になるのを防ぐことができないことがある。例えば、低電圧で動作するメモリ・セルは、変動の処理から電流導電経路における不均衡に影響を受けやすく、これがメモリ・セル不良に帰着することになる。

メモリ・ブロック４０に安定した環境を提供するために、マイクロプロセッサ・コア２０は、メモリ・ブロック４０によって受け取られる調整された動作電圧とは別に動作電圧を受け取る。メモリ・ブロック４０の動作電圧はメモリ・セルに安定性を提供する固定電圧値に維持される一方、マイクロプロセッサ・コア２０の動作電圧は集積回路１０，１００のパフォーマンス、電力などのために調整される。

変換ブロック３０は、マイクロプロセッサ・コア２０からメモリ・セル２００に渡される電気信号にインターフェイスを提供する。言い方を変えると、マイクロプロセッサ・コア２０は接地とマイクロプロセッサ・コア２０の動作電圧との間で遷移する信号を生成するが、変換ブロック３０はこれらを接地とメモリ・ブロック４０の動作電圧との間で遷移する信号に調整する。マイクロプロセッサ・コア２０から変換ブロック３０を通して渡される信号のいくつかは、読出し／書込みメモリ動作中に単一のワード線（ＷＬ）を選択するためのアドレス線である。変換ブロック３０が続くデコーダ回路（図示せず）はＳＲＡＭコア４０に供給されるワード線の電圧振幅を調整する。あるいは、デコーダ回路は変換ブロック３０の後に置かれてもよい。これらの実施例のいずれにおいても、メモリ・ブロック４０によって受け取られたワード線の信号振幅は、メモリ・セル２００の読み書きのために適切に調整される。言い換えれば、メモリ・ブロック４０の外部のロジックを通ってさえ、メモリ・ブロックとは異なる電圧で動作することがあり、メモリ・ブロックの中への信号はメモリ・セル２００と適切にインターフェイスするために調整される。メモリ・ブロック４０からのデータがマイクロプロセッサ・コア２０に提供されるとき、センス増幅器５０はさらに信号レベルの変換を提供することができることに注目するべきである。

以上において、異なる電圧で動作するマイクロプロセッサ・コアおよびメモリ・ブロックを具備する実施例が提示されたことが明らかである。電圧レギュレータは、集積回路の外部であろうと集積回路の一部として設計されたものであろうと、２つの電圧を生成する。本発明の有効な範囲はこの点に制限されることはないが、マイクロプロセッサ・コアのための第１の動作電圧は電力と性能基準を満たすために選択される一方、メモリ・ブロックのための第２の動作電圧は許容できる雑音余裕度を提供し、かつメモリ・ブロック内のメモリ・セルの安定性を維持するために設定される。分離、独立して設定された動作電圧によって、マイクロプロセッサ・コアおよびメモリ・ブロックはともに集積され、かつ異なる基準を満たすとともに効率的に動作することができる。

発明のある機能がここに図示され記述される一方、多くの修正、代替、変更および均等が当業者に想到するであろう。したがって、添付の請求項は、本発明の思想に包含されるように修正および変更のすべてをカバーするように意図されていると理解される。

本発明とみなされる主題が特に示され、かつ明細書の結論部分に明確に主張される。しかしながら、本発明は、目的、特徴、および利点とともに、構成および動作方法の双方に関して、詳細な説明を添付図面と共に参照すれば最もよく理解されるであろう。
本発明の実施例に従うマイクロプロセッサのコアおよびメモリを示すブロック図である。 本発明の別の実施例に従うマイクロプロセッサのコアおよびメモリを示すブロック図である。 本発明の別の実施例に従う調整電圧を受けるスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のメモリ・セルの回路略図である。 本発明の別の実施例に従って調整される１つのＳＲＡＭセルの安定性を表わすグラフである。 不適切に調整された１つのＳＲＡＭセルの不安定性を表わすグラフである。 簡略性および明確性のために図面に表わされたエレメントは必ずしも実際の寸法で描かれていないことに理解されたい。例えば、いくつかのエレメントの寸法は、他のエレメントと比較して明確さのために強調されている。さらに、適切と考えられるところでは、参照番号は対応または類似するエレメントを示すために図面中で繰り返される。

Claims (22)

1. 第１の動作電位を受け取るロジック・コア、および、前記ロジック・コアと集積され、前記第１の動作電位とは異なる第２の動作電位を受け取るスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）ブロック、を含むことを特徴とするシステム。
2. 前記第１および第２の動作電位を受け取り、かつ、前記第１の動作電位を有する前記ロジック・コアから受け取られた信号を調整し、前記第２の動作電位で前記ＳＲＡＭブロックに信号を提供する変換ブロックをさらに含むことを特徴とする請求項１記載のシステム。
3. 前記第１および第２の端子を通って前記ロジック・コアおよび前記ＳＲＡＭブロックにそれぞれ供給される前記第１および第２の動作電位を生成する電圧レギュレータをさらに含むことを特徴とする請求項１記載のシステム。
4. 前記ロジック・コアに供給される前記第１の動作電位が前記ＳＲＡＭブロックに供給される前記第２の動作電位より低いことを特徴とする請求項１記載のシステム。
5. 前記第１および第２の動作電位を受け取り、かつ、前記第２の動作電位を有する前記ＳＲＡＭブロックからの信号を調整し、前記第１の動作電位で前記ロジック・コアに信号を提供するセンス増幅器をさらに含むことを特徴とする請求項１記載のシステム。
6. 前記ロジック・コアおよびＳＲＡＭメモリと集積され、前記ロジック・コアへ前記第１の動作電位をおよび前記ＳＲＡＭブロックへ前記第２の動作電位を生成する電圧レギュレータをさらに含むことを特徴とする請求項１記載のシステム。
7. 装置に埋め込まれたスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）コアと、
   前記ＳＲＡＭコアに結合されたマイクロプロセッサであって、前記マイクロプロセッサが第１の電圧で動作し、かつ、前記ＳＲＡＭコアが第２の電圧で動作する、マイクロプロセッサと、
   を含むことを特徴とする装置。
8. 前記第１および第２の動作電圧を生成する電圧レギュレータをさらに含むことを特徴とする請求項７の記載の装置。
9. 前記第１および第２の動作電圧を受け取り、かつ、前記第１の動作電圧を有する前記マイクロプロセッサから受け取られた信号を調整し、前記第２の動作電圧で前記ＳＲＡＭブロックに信号を提供する変換ブロックをさらに含むことを特徴とする請求項７記載のシステム。
10. 前記第１および第２の動作電圧を受け取り、かつ、前記第２の動作電圧を有する前記ＳＲＡＭブロックから受け取られた信号を調整し、前記第１の動作電圧で前記マイクロプロセッサに信号を提供するセンス増幅器をさらに含むことを特徴とする請求項７記載のシステム。
11. 第１の動作電圧を受け取るために結合された処理コアと、
    前記第１の動作電圧および第２の動作電圧を受け取るために結合された変換ブロックと、
    メモリ・コアおよびセンス増幅器を有する埋め込みメモリ・ブロックであって、前記メモリ・コアは前記第２の動作電圧を受け取るために結合され、前記センス増幅器は前記第１の動作電圧および前記第２の動作電圧を受け取るために結合される、埋め込みメモリ・ブロックと
    を含むことを特徴とする装置。
12. 前記メモリ・コアがスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のメモリ・セルを含んでいることを特徴とする請求項１１記載の装置。
13. 前記処理コアに供給される前記第１の動作電圧は、前記メモリ・コアに供給される前記第２の動作電圧より低いことを特徴とする請求項１１記載の装置。
14. 前記処理コアに供給される前記第１の動作電圧は、前記メモリ・コアに供給される前記第２の動作電圧より大きいことを特徴とする請求項１１記載の装置。
15. 前記第１および第２動作電圧を生成する電圧レギュレータをさらに含むことを特徴とする請求項１１記載の装置。
16. 第１の電圧で処理コアを動作する段階と、
    前記第１の電圧とは異なる第２の電圧でスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）ブロックを動作する段階であって、前記ＳＲＡＭブロックが前記処理コアに結合されている、段階と、
    を含むことを特徴とする方法。
17. 前記処理コアによって生成された信号を第２の電圧で動作する前記ＳＲＡＭブロックによって受信される信号へ変換する段階をさらに含むことを特徴とする請求項１６記載の方法。
18. 前記処理コアによって生成された信号をその信号の変換をしないで動作する前記ＳＲＡＭブロックへ提供する段階をさらに含むことを特徴とする請求項１６記載の方法。
19. 前記ＳＲＡＭブロックによって生成された信号を前記処理コアによって受け取られる信号へ変換する段階をさらに含むことを特徴とする請求項１６記載の方法。
20. 前記ＳＲＡＭブロックに供給される前記第２の電圧より低い前記第１の電圧で前記処理コアを動作させる段階さらに含むことを特徴とする請求項１６記載の方法。
21. 前記ＳＲＡＭブロックに供給される前記第２の電圧より高い前記第１の電圧で前記処理コアを動作させる段階さらに含むことを特徴とする請求項１６記載の方法。
22. 前記ＳＲＡＭブロックに結合された前記第２の電圧と無関係に前記処理コアに結合された前記第１の電圧を調整する段階をさらに含むことを特徴とする請求項１６記載の方法。

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