JP2005509290A - 大型炭化ケイ素デバイスおよびその製造方法 - Google Patents
大型炭化ケイ素デバイスおよびその製造方法 Download PDFInfo
- Publication number
- JP2005509290A JP2005509290A JP2003543093A JP2003543093A JP2005509290A JP 2005509290 A JP2005509290 A JP 2005509290A JP 2003543093 A JP2003543093 A JP 2003543093A JP 2003543093 A JP2003543093 A JP 2003543093A JP 2005509290 A JP2005509290 A JP 2005509290A
- Authority
- JP
- Japan
- Prior art keywords
- silicon carbide
- devices
- contact
- selectively
- identified
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
- G01R31/2831—Testing of materials or semi-finished products, e.g. semiconductor wafers or substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
- H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Electrodes Of Semiconductors (AREA)
- Carbon And Carbon Compounds (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
炭化ケイ素ウェハの少なくとも一部に同じタイプの複数の炭化ケイ素デバイスを所定のパターンで形成することによって炭化ケイ素デバイスが製造される。この炭化ケイ素デバイスは、炭化ケイ素ウェハの第1の面に対応する第1のコンタクトを有している。複数の炭化ケイ素デバイスに対して電気試験が実施され、その中から電気試験に合格したデバイスが識別される。次に、複数の炭化ケイ素デバイスのうち識別されたデバイスの第1のコンタクトが選択的に相互接続される。また、選択的に接続された複数の同じタイプの炭化ケイ素デバイスを有するデバイスが提供される。
Description
本発明は超小型電子デバイスおよびその製造方法に関し、より詳細には炭化ケイ素デバイスおよびその製造方法に関する。
本発明の少なくとも一部は、海軍調査事務所/DARPA契約第N00014−99−C−0377号および米国空軍(AFRL)契約第F33615−00−2−2004号の下に開発されたものである。米国政府は、本発明のある種の権利を所有することができる。
炭化ケイ素(SiC)は、ケイ素(Si)またはGaAsを使用して製造されたデバイスより高い温度、出力および周波数で動作する電子デバイスの製造を理論的に可能にする優れた物理特性および電子特性を有していることが予てより知られている。約4×106V/cmに及ぶ高破壊電界、約2.0×107cm/秒に及ぶ高飽和電子ドリフト速度、また、約4.9W/cm−°Kに及ぶ高熱伝導率は、SiCが高周波高電力応用例に適していることを示しているが、残念なことには、製造上の難点により、高電力高周波応用例におけるSiCの有用性が制限されている。
様々な高電力応用例に適した、ダイオード、MOSFET、MESFET、JFET等を始めとする多くの様々なタイプの炭化ケイ素デバイスが述べられている。例えば、参照によりその開示のすべてを本明細書に示したものとして本明細書に組み込まれている特許文献1、特許文献2、特許文献3、特許文献4、特許文献5、特許文献6、特許文献7、特許文献8、特許文献9、特許文献10および特許文献11を参照されたい。これらのデバイスには、高電力処理能力を提供するために炭化ケイ素の特性が利用されている。このような炭化ケイ素デバイスは、匹敵するサイズのケイ素デバイスに勝る改良型電力処理能力を備えているが、炭化ケイ素中に大規模デバイスを生成することは困難である。例えばケイ素の場合、単一デバイスが、デバイスのサイズとウェハのサイズが実質的に同じサイズになるようにウェハに構築されるが、欠陥の無い炭化ケイ素ウェハを製造することは、不可能ではないにしても困難である。したがって、ウェハ全体を占有しているデバイス中には、デバイス性能を制限する欠陥が組み込まれている。
例えば、多くの電動機駆動応用例においては、典型的な定格が600V、50〜100Aの大型SiC電力スイッチおよび/またはダイオードが望ましいが、上述したように、必要な定格を有するSiCスイッチおよび/またはダイオードを単一ダイ中に構築することは実際的ではなく、例えば50Aデバイスの場合、100A/cm2に対して7mm×7mmの活性領域が必要である。デバイスの歩留りは、通常、マイクロパイプ密度および転位、キャロット欠陥、ケイ素異物およびプロセス欠陥などの他の欠陥によって制限されている。図1に示すように、すべての欠陥を含んだ一切の欠陥密度を20cm-2と仮定すると、2mm×2mm(4A)ダイの計画歩留りは最大50%である。図1にさらに示すように、同じ総合欠陥密度を仮定した場合、3.3mm×3.3mm(10A)ダイの歩留りは20%未満に低下している。50Aダイの歩留りは、最大1%程度になるものと思われる。
より高い歩留りの大型デバイスを得るための従来技法の1つは、デバイスを欠陥の無い部位、すなわちマイクロパイプフリーエリア(MFA)に選択的に配置することである。図2は、識別されたこのような部位を示したものである。
通常、MFA手法には個々のウェハのための個別マスクセットが必要であり、また、個々のウェハのための特注マップを必要とする点で極端に冗長的である。また、MFA手法はマイクロパイプのみを回避すべき欠陥と見なしているが、デバイスの不良は他の欠陥によってももたらされており、したがってMFA手法を使用しても、高い歩留りは保証されない。
材料技術は急速に発展しても、上述の技法を使用して単一ダイ中に費用効果の高い50Aから100Aのデバイスを製造するには、まだかなりの時間を要すると予測される。
本発明の実施形態により、所定のパターンで製造された炭化ケイ素ウェハの上の少なくとも一部に同じタイプの複数の炭化ケイ素デバイスが結合され、かつ、これらのデバイスのうちの電気試験に合格したデバイスがステッパマスクを使用して選択的に相互接続された炭化ケイ素デバイスおよび炭化ケイ素デバイスの製造方法が提供される。同じステッパマスクを、電気試験に合格した複数の炭化ケイ素デバイスの各々に対して利用することができる。したがって、本発明による特定の実施形態では、複数の炭化ケイ素デバイスのうちの1つに対応するステッパマスクが、複数の炭化ケイ素ダイオードのうちの電気試験に合格したデバイスとして識別されたダイオードに選択的に適用される。このステッパマスクは、識別された炭化ケイ素デバイスの各々に適用される。
本発明による他の実施形態では、炭化ケイ素デバイスは、炭化ケイ素ウェハの第1の面に第1のコンタクトを有している。この第1のコンタクトは、炭化ケイ素デバイス上に第1のコンタクトを覆う保護層を形成し、複数の炭化ケイ素デバイスのうちの識別されたデバイスの第1のコンタクトに対応する保護層に開口を選択的に形成し、かつ、保護層を介してビアを開けるために、ステッパマスクを利用して選択的に形成された開口を介して第1のコンタクトを電気接続することによって選択的に相互接続されている。
本発明による他の実施形態では、複数の炭化ケイ素デバイスを含む炭化ケイ素ウェハの領域における十分な数のデバイスが、選択された動作能力を有する炭化ケイ素デバイスを備えるように電気試験に合格するよう、炭化ケイ素に期待デバイス歩留りを提供するためのデバイスサイズが選択されている。このような実施形態では、選択されたデバイスサイズの炭化ケイ素デバイスを提供するために、同じタイプの複数の炭化ケイ素デバイスが形成される。
本発明によるさらに他の実施形態では、炭化ケイ素デバイスは垂直炭化ケイ素ダイオードである。このような場合、炭化ケイ素ダイオードは、共通接続された第2のコンタクトを有している。また、炭化ケイ素ダイオードの逆方向バイアス阻止電圧を電気試験することにより炭化ケイ素デバイスを電気試験して、炭化ケイ素ダイオードの逆方向バイアス阻止電圧が所定の電圧値を超えているかどうか判定することができる。
本発明による特定の実施形態では、炭化ケイ素ウェハの上の複数のダイ中に複数の炭化ケイ素デバイスが提供される。このような実施形態では、複数のチップを提供するために、炭化ケイ素ウェハをダイシングすることができる。この場合、チップは、選択的に相互接続された複数の炭化ケイ素デバイスを有することになる。
本発明による他の実施形態では、炭化ケイ素ウェハ全体に複数の炭化ケイ素デバイスが分配されている。このような実施形態では、十分な数の炭化ケイ素デバイスを選択的に相互接続することによってデバイスを選択的に相互接続することができ、それによりオーバレイパッドを利用して所望の動作特性を提供することができる。オーバレイパッドのサイズは、所望の動作特性および所望の動作特性を有する炭化ケイ素デバイスの生成に必要な炭化ケイ素デバイスの数に基づいて選択することができる。
本発明によるさらに他の実施形態では、炭化ケイ素デバイスは、炭化ケイ素ウェハの第1の面に第2のコンタクトを有している。このような場合、同様に、炭化ケイ素デバイスのうちの識別されたデバイスの第2のコンタクトを相互接続することができる。また、炭化ケイ素デバイスが、炭化ケイ素ウェハの第1の面とは反対側の第2の面に第3のコンタクトを有する垂直炭化ケイ素デバイスである場合、炭化ケイ素デバイスのこの第3のコンタクトは、並列に接続することもできる。第3のコンタクトの並列接続は、個々の炭化ケイ素デバイスの第3のコンタクトを共通接続することによって提供される。
本発明による他の実施形態では、炭化ケイ素デバイス上に第1のコンタクトを覆う保護層を形成し、複数の炭化ケイ素デバイスのうちの識別されたデバイスの第1のコンタクトに対応する保護層に選択的に開口を形成し、複数の炭化ケイ素デバイスのうちの識別されたデバイスの第2のコンタクトに対応する保護層に選択的に開口を形成し、選択的に形成された開口を介して第1のコンタクトを電気接続し、かつ、選択的に形成された開口を介して第2のコンタクトを電気接続することにより、第1のコンタクトが選択的に相互接続され、かつ、第2のコンタクトが選択的に相互接続される。このような実施形態では、複数の炭化ケイ素デバイスのうちの識別されたデバイスの第1のコンタクトに対応する保護層への選択的な開口の形成、および複数の炭化ケイ素デバイスのうちの識別されたデバイスの第2のコンタクトに対応する保護層への選択的な開口の形成は、複数の炭化ケイ素デバイスのうちの識別されたデバイスに、複数の炭化ケイ素デバイスのうちの1つに対応するステッパマスクを適用することによって提供される。このステッパマスクは、識別された炭化ケイ素デバイスの各々に適用される。
また、第1のコンタクトの電気接続および第2のコンタクトの電気接続は、第1のコンタクトを第1の相互接続電極配線に電気接続し、かつ、第2のコンタクトを第2の相互接続電極配線に電気接続することによって提供される。このような実施形態では、第1の相互接続電極配線および第2の相互接続電極配線に絶縁層を形成することもできる。ステッパマスクを利用して、第1の相互接続電極配線に対応する絶縁体中に少なくとも1つの開口が形成され、絶縁層に形成される第1のコンタクトパッドと第1の相互接続電極配線が、第1の相互接続電極配線に対応する絶縁体中の上記少なくとも1つの開口を介して接触する。また、第2の相互接続電極配線に対応する絶縁体中に少なくとも1つの開口が形成され、絶縁層に形成される第2のコンタクトパッドと第2の相互接続電極配線が、第2の相互接続電極配線に対応する絶縁体中の上記少なくとも1つの開口を介して接触する。
本発明による特定の実施形態では、炭化ケイ素デバイスは、金属酸化膜半導体電界効果トランジスタ(MOSFET)、金属半導体接合電界効果トランジスタ(MESFET)、接合型電界効果トランジスタ(JFET)、絶縁ゲート型バイポーラトランジスタ(IGBT)および/またはバイポーラ接合型トランジスタ(BJT)である。
以下、本発明について、本発明による好ましい実施形態を示した添付の図面を参照してより詳細に説明するが、本発明は、多くの様々な形態で具体化することが可能であり、本発明を本明細書において説明する実施形態に限定するものとして捕えてはならない。そうではなく、以下で説明する実施形態は、本明細書における開示を完全に理解し、かつ、本発明の範囲を当業者に余すところなく伝えるためのものである。添付の図面においては、層および領域の厚さは、分かりやすくするために誇張されている。また、同一番号は、すべての図面を通して同じ要素を示している。層、領域あるいは基板などの要素が、他の要素の「上に(to)」存在しているものとして示され、あるいは他の要素の「上へ(onto)」拡張しているものとして示されている場合、それは、他の要素の上に(onto)直接存在し、あるいは他の要素の上へ直接拡張していることを表しており、もしくは他の要素との間に別の介在要素が存在していることを表していることは理解されよう。それに対して、他の要素の「直ぐ上に(directly onto)」存在し、あるいは他の要素へ「直接」拡張しているものとして要素が示されている場合は、介在する要素は存在していない。また、本明細書において実例を挙げて説明する実施形態の各々には、その実施形態の導電型と相補をなす導電型の実施形態が含まれている。
図面を参照すると、本発明による炭化ケイ素デバイスの様々な実施形態の略部分平面図および略部分横断面図が、図3、図4および図6〜図10に示されている。本発明の実施形態による炭化ケイ素デバイスは、3C、2H、4H、6Hおよび15Rのポリタイプ(polytype)を有する炭化ケイ素で形成されている。例示的な実施形態では、n+、n-領域およびp+、p-領域は、同じ材料に対するそれぞれ異なるドーピングレベルを当業者に良く理解される方法で記号化するために「+」および「−」が指定されている。p型炭化ケイ素には、アルミニウムまたはホウ素がドープされていることが好ましく、また、n型炭化ケイ素には、窒素またはリンがドープされていることが好ましい。
本発明による実施形態により、極めて多数のより小型の炭化ケイ素デバイスを並列に接続することができる炭化ケイ素デバイスが提供される。複数の炭化ケイ素デバイスを提供し、かつ、電気試験することができるため、「良好」なセルを電気試験に合格したセル、例えば規定の順方向(アノードからカソード方向)電圧を阻止するセルとして定義することができる。不良セルは、材料中に存在する欠陥、プロセスの問題および/または他の欠陥のために電気試験に合格することができず、例えば規定の電圧を阻止することができない。当業者に知られている1つまたは複数の電気試験によって良好なセルを選択することができる。
この良好なセルは、絶縁層を貫通した、良好なセルの1つまたは複数のコンタクトへの接続を可能にするビアを選択的に開け、かつ、不良セルの絶縁層を所定位置に残すことによって選択的に接続することができる。詳細には、良好なセルのコンタクト領域を覆うマスクが除去され、かつ、不良セルのコンタクト領域を覆うマスクが維持されるよう、ステッパマスクを使用したフォトリソグラフィを利用して良好なセルのみを露光することにより、良好なセルのみを接続することができる。別法としては、ステッパマスクを適用する前に個々のセルを接続し、ステッパマスクを使用して不良セルを切断することができる。したがって、本明細書において使用されている「選択的に接続」という用語は、元々切断されていたデバイスを後で接続したデバイスについて、および元々接続されていたデバイスを後で切断したデバイスについて言及するために使用される。
図3および図4は、複数のダイオードのうちの選択されたセルに対するこのような相互接続を示したものである。図3は、本発明の実施形態による、選択的に相互接続された、例えばダイオードなどの複数の炭化ケイ素デバイスを有する2端子炭化ケイ素デバイスの製造に適した複数のダイ12を有するウェハ10の平面図を示したものである。図4は、図3の線4−4’に沿って取ったダイ12の横断面図を示したものである。図3および4は、本発明による実施形態を示したもので、1枚のウェハ、あるいは1枚または複数のウェハの一部に、複数の炭化ケイ素ダイオードが設けられている。図3に示すように、ウェハ10は、それぞれ複数の炭化ケイ素ダイオード14および16を備えたダイ12を複数有することができる。炭化ケイ素ダイオード14および16の各々は、例えばメサエッジ終端、接合終端拡張部等によってエッジ終端することができる。例えば、本発明の譲受人に譲渡された、参照によりそのすべてを本明細書に示したものとしてその開示が本明細書に組み込まれている、2000年11月28日出願の「EPITAXIAL EDGE TERMINATION FOR SILICON CARBIDE SCHOTTKY DEVICES AND METHODS OF FABRICATING SILICON CARBIDE DEVICES INCORPORATING SAME」という名称の特許文献12に記載されているエッジ終端を、炭化ケイ素ダイオード14および16に持たせることができる。ダイオード14および16のエッジ終端によってダイ12中のダイオードが互いに分離されることにより、電気特性に悪影響を及ぼす恐れのある欠陥が組み込まれている可能性のあるダイオードと、このような欠陥が組み込まれていないダイオードが分離される。
炭化ケイ素ダイオード14および16に対する電気試験が実施され、ダイオードが阻止電圧試験などの1つまたは複数の電気試験に、あるいはダイオードの電気特性を評価する他のこのような電気試験に合格するかどうか判定される。同様に、1つまたは複数の電気試験には、「バーンイン」、あるいは他のこのような信頼性試験を含めることができる。図3では、電気試験に合格したダイオード14は斜線で示され、電気試験に不合格のダイオード16には斜線が施されていない。この電気試験に合格したダイオード14が次に並列に相互接続され、一方、電気試験に不合格のダイオード16は相互接続されない。
好ましくは、ダイ12に複数のダイオード14および16が配列され、かつ、ウェハ10に所定のパターンでダイ12が配列される。このパターンには、炭化ケイ素ウェハ10中の欠陥を考慮する必要はなく、すべてのウェハに対して同じパターンにすることができるが、この所定のパターンは、1つまたは複数の電気試験に合格したダイオードを選択的に相互接続するための相互接続構造の形成に先立って、ダイ中のダイオードの例えばプロービングあるいは当業者に知られている他のこのような in situ 電気試験手順を介した電気試験を可能にするパターンであることが好ましい。
図4は、図3の線4−4’に沿ったダイ12の横断面図を示したもので、炭化ケイ素ダイオードはショットキーダイオードである。図4に示すダイオードは、ショットキーダイオードとして示されているが、当業者には理解されるように、「pn」接合ダイオード、接合障壁ショットキー(JBS)ダイオードなどの他のタイプのダイオードを本発明による実施形態に利用することも可能である。したがって図4に示すダイオードの構造は、単に説明を目的としたものに過ぎず、本発明をこのような構造に限定するものとして解釈してはならない。例えば特許文献12に記載されているダイオードを利用しても、依然として本発明の教示による利益を享受することができる。
図4に示すように、複数の炭化ケイ素ダイオードには、n+炭化ケイ素基板30、基板30の上のn+エピタキシャル炭化ケイ素層32、およびn+エピタキシャル炭化ケイ素層32の上のn-エピタキシャル炭化ケイ素層34が含まれている。n-エピタキシャル炭化ケイ素層34の上にはショットキーコンタクト36が設けられている。第2のオーミックコンタクト40は、炭化ケイ素基板30の炭化ケイ素層32とは反対側に設けられている。図4にさらに示すように、ダイオードには、メサの側壁42が実質的に基板30へ拡張するように、あるいは実質的に基板30中へ拡張するようにメサエッジ終端されている。別法として、あるいはメサエッジ終端以外の追加として、ガードリングまたは他のタイプのエッジ終端を利用することも可能である。
ダイオードの上に(on)絶縁層18が設けられ、その絶縁層18を貫通して、電気試験に合格したダイオードのコンタクト36へ、ビア44が選択的に設けられている。ビア44は、選択的にエッチングを施すことによって、あるいは選択的に成長させることによって形成することができる。例えば、ビア44はダイオード14のコンタクト36に提供されているが、ダイオード16のコンタクト36にはビアは提供されていない。ビア44には、チタン、白金、金、アルミニウム、銅、銀またはそれらの組合せなどの相互接続金属20が配設され、複数のダイオードのうちの選択されたダイオードのみを電気接続している。絶縁層には、SiO2、Si3N4、酸化物−窒化物−酸化物、オキシナイトライド(Oxynitride)等を使用することができる。例えば、本発明の譲受人に譲渡された、参照によりそのすべてを本明細書に示したものとしてその開示が本明細書に組み込まれている、2001年6月11日出願の「HIGH VOLTAGE, HIGH TEMPERATURE CAPACITOR STRUCTURES AND METHODS OF FABRICATING SAME」という名称の特許文献13に適切な絶縁層が記載されている。
次に、本発明の実施形態について、図5を参照して説明する。図5は、本発明の実施形態による工程をフローチャートで示したものである。図5に示すように、例えば所望する電流処理能力などの所望デバイス特性を提供するために、ウェハの少なくとも一部に十分な炭化ケイ素デバイスを提供するデバイスサイズが選択される(ブロック50)。このようなデバイスサイズは、例えば、個々に分離された所与のサイズのデバイスを炭化ケイ素ウェハの上記部分に何個配設することができるか、また、何パーセントの歩留りをこのようなデバイスに持たせることができるかを判定することによって決定できる。選択されたデバイスサイズは、次に、炭化ケイ素ウェハの上記部分の十分な数のデバイスに、所望の動作特性(例えば電流処理能力)を備えるために並列に相互接続できる所望の数のデバイスを提供するように十分な品質を期待することができるかどうか判定される。
選択されたサイズのデバイスが、炭化ケイ素ウェハ上のデバイスの試験を可能にするため設けられるコンタクトと共に製造される(ブロック52)。露出したコンタクトを利用してデバイスが試験され(ブロック54)、電気試験に合格したデバイスが相互接続用として選択される(ブロック56)。炭化ケイ素ウェハの上記部分のすべてのデバイスの露出したコンタクトの上に(on)絶縁層が形成される(ブロック58)。次に、選択されたデバイスに対応する絶縁層を貫通するビアが開けられ(ブロック60)、ビア中および絶縁層の上に(on)相互接続金属が形成され、そしてパターニングされて、選択されたデバイスに接続する(ブロック62)。別法としては、絶縁層を選択的に成長させることによって非選択デバイスを分離することもできる。ダイオードには、デバイスの一方の面に共通のコンタクトを持たせ、かつ、デバイスのもう一方の面に個々のデバイスに対する個別コンタクトを持たせることができる。
上述した工程の一実施例として、1つまたは複数のダイのデバイスを提供するために、上述したデバイスを所定のパターンで炭化ケイ素ウェハに配置することができる。所定のパターンを利用することにより、自動電気試験装置を利用してデバイスを試験することができる。良好なセルのマップを電気的にステッパに伝送することができる。電気試験が終了すると、SiO2およびSi3N4などの厚い保護層でウェハが被覆される。この保護層は、良好なセルの破壊電圧を阻止するだけの十分な厚さでなければならない。次に、単一セルのための「ビア層」マスクを含んだステッパマスクを使用して、電気試験によって既に識別済みの良好なセルの上に(on)ビアが開けられる。良好なデバイスのマップを利用して逐次ビアを開けることにより、同じビア層マスクを使用して良好なすべてのデバイスのビアを開けることができる。次に、オーバレイ金属を蒸着させることによって良好なデバイスが接続される。このオーバレイ金属によって良好なセルが並列に接続され、一方では、分厚い保護層によって不良セルが分離される。本発明による手法は高度に拡張可能であることに留意されたい。例えば、ウェハ全体を単一部品として使用することができ、あるいはサイズが異なるウェハ部分をダイとして使用し、相互接続された複数のデバイスを対応するチップに設けるためにダイシングしてもよい。複合デバイスの電流定格は、通常、ダイシングされるチップのサイズによって決定される。
別法としては、炭化ケイ素ウェハ上のダイにデバイスを設ける代わりに、ウェハ全体あるいはウェハの一部にデバイスを分配し、ダイオード間のスペースあるいは未使用ダイオードを介したソーイング(sawing)によってチップを分割することもできる。図6は、このような「一面のダイオード(sea of diodes)」を示したものである。図6に示すように、炭化ケイ素ウェハ全体に複数のダイオード70が分配されている。斜線が施されたダイオードは良好なダイオードであり、斜線が施されていないダイオードは不良ダイオードである。サイズが異なるオーバレイパッドを使用して良好なダイオードを相互接続することができる。したがって、例えば特定の電流能力を有するデバイスが望ましい場合、線72で示す輪郭のオーバレイパッドを利用することができる。もっと大きい電流能力が望ましい場合、線74で示す輪郭のオーバレイパッドを利用することができる。また、さらに大きい電流能力が望ましい場合、線76で示す輪郭のオーバレイパッドを利用することができる。オーバレイパッドのサイズは、電気試験によって得られる良好なダイオードのマップに基づいて決定することができる。また、複数のダイオードを単一ウェハから提供するために、該単一ウェハに複数のオーバレイパッドを設けることも可能である。したがって、例えば100Aのダイオードが望ましい場合、サイズが異なる複数のオーバレイパッドを単一ウェハ中に使用し、すべての最終デバイスが相俟って100Aの基準を満足するよう、それらの個々のオーバレイパッドによって接続された十分な数の良好なダイオードを設けることができる。
図7〜図11は、本発明による、複数の炭化ケイ素スイッチがそれらの個々の電気特性に基づいて選択的に並列接続された実施形態を示したものである。図7に示すように、炭化ケイ素ウェハ上のダイ500は、複数の炭化ケイ素スイッチ520を有している。この炭化ケイ素スイッチ520は、ドレインコンタクトとして共通「裏面(back side)」コンタクトを有し、かつ、ソースコンタクト540およびゲートコンタクト560の2つの「上面(top side)」コンタクトを有する垂直デバイスとして示されている。炭化ケイ素スイッチ520は、炭化ケイ素ダイオードを参照して上述したように、所定の電気特性を備えたデバイスを識別するために電気試験される。上述したダイオードの場合と同様、炭化ケイ素スイッチ520は、デバイスを互いに分離するように、それぞれエッジ終端されていることが好ましい。適切なエッジ終端技法については、炭化ケイ素ダイオードを参照して上述した通りであり、また、上で引用した、参照によりそのすべてを本明細書に示したものとしてその開示が本明細書に組み込まれている炭化ケイ素デバイスの特許文献12の中に引用されている。
電気試験に合格したデバイスが識別され、そして、このような良好なデバイスの「マップ」が生成されて良好なデバイスの選択的相互接続が可能になる。図8は、電気試験に合格した、「良」のラベルが振られたデバイス600、および電気試験に不合格の、「不良」のラベルが振られたデバイス620を示したものである。良好なデバイス600および不良デバイス620を識別するための電気試験が終了すると、すべてのデバイス上に(on)、上述したような分厚い絶縁層が形成される。図9は、良好なデバイス600の選択的相互接続を示したものである。ソースコンタクト540のための第1のビア740およびゲートコンタクト560のための第2のビア760が、絶縁層を貫通して選択的に形成されている。このようなビア740および760は、良好なデバイス600のダイ500の領域に反復して適用される、単一デバイスのためのビアマスクを備えたステッパマスクによって選択的に形成することができる。下側のデバイスコンタクトに接触させるための金属層が絶縁層の上およびビア中に形成され、ゲート相互接続層720およびソース相互接続層700を設けるためにパターニングされる。図9に示すインターディジット式構造を利用して、良好なデバイスのゲートコンタクトおよび良好なデバイスのソースコンタクトを選択的に相互接続し、かつ、不良デバイスの分離を維持してもよい。
図10は、ゲート相互接続層700およびソース相互接続層720のためのゲートパッドおよびソースパッドの形成を示したものである。相互接続層700および720の上に(on)別の絶縁層が設けられ、相互接続層700および720に対応する絶縁層中にビア840および860が開けられている。下側のゲート相互接続層720およびソース相互接続層700に接触させるための金属層が絶縁層の上およびビア中に形成され、そして、パターニングされてソースパッド800およびゲートパッド820が配設される。
図11は、本発明の実施形態による例示的デバイスの断面を示したものである。図11に示すように、複数の炭化ケイ素デバイス90、92および94が選択的に並列接続されている。炭化ケイ素デバイス90、92および94は、p型領域100を備えた炭化ケイ素基板102を含んでいる。p型領域100にはn+領域98が設けられ、n+領域98にp+領域96が設けられている。領域96、98および100の各々は炭化ケイ素であり、従来の炭化ケイ素製造技法を利用して形成することができる。p+領域96およびn+領域98の上にソースコンタクト106が設けられている。p型領域100およびn+領域98の上にゲート酸化膜108が設けられ、ゲート酸化膜108の上にゲートコンタクト110が設けられている。基板102には、共通ドレインコンタクト104が設けられている。図11にさらに示すように、デバイス90、92および94は、デバイスを互いに分離するようにメサエッジ終端されている。上述したようなデバイスの製造については、参照によりそのすべてを本明細書に示したものとしてその開示が本明細書に組み込まれている、2001年7月21日出願の「SILICON CARBIDE METAL-OXIDE SEMICONDUCTOR FIELD EFFECT TRANSISTORS HAVING A SHORTING CHANNEL AND METHODS OF FABRICATING SILICON CARBIDE METAL-OXIDE SEMICONDUCTOR FIELD EFFECT TRANSISTORS HAVING A SHORTING CHANNEL」という名称の特許文献14に記載されている。
図11にさらに示すように、デバイス上に(on)第1の絶縁層112が設けられ、また、デバイス90、92および94のゲートコンタクト110を露出させるために、第1の絶縁層112にビア116が開けられている。第1の絶縁層112は、図11ではダッシュ線で示されている。また、ビアが開けられてデバイス90、92および94のソースコンタクト106が露出され、そして、ソースコンタクト118が設けられる。デバイス90、92および94の電気試験後、第1の絶縁層およびソースコンタクト118の上に(on)第2の絶縁層120が形成される。第2の絶縁層120を貫通するビア124が設けられて1つまたは複数の電気試験に合格したデバイス90および94のソースコンタクト118の少なくとも一部を露出させ、かつ、第2の絶縁層120および第1の絶縁層112を貫通するビア122が設けられてデバイス90および94のゲートコンタクト110の少なくとも一部を露出させる。ビア122および124は、上述したように、ステッパマスクまたは他のこのようなフォトリソグラフィ技法を利用して設けることができる。電極配線がビア122および124に充填され、そして、パターニングされてゲート相互接続層126およびソース相互接続層128が配設される。したがって、1つまたは複数の電気試験に合格したデバイス90および94が選択的に相互接続され、1つまたは複数の電気試験に不合格のデバイス92は、他のデバイスから分離されている。
本発明による図11に示す実施形態では、ソースコンタクトおよびゲートコンタクトには同じくコンタクトパッドが設けられている。図11にはこのようなコンタクトパッドが1つしか示されていないが、図に示す平面内および平面外に展開した第3の次元に第2のコンタクトパッドを設けることができる。したがって、図11に示すように、ゲート相互接続層126、ソース相互接続層128および第2の絶縁層120の上に第3の絶縁層136が設けられる。第3の絶縁層136にビア130が開けられて、ゲート相互接続層126の少なくとも一部を露出させ、かつ、第3の絶縁層136にビア132が開けられて、ソース相互接続層128の少なくとも一部を露出させる。電極配線はビア130およびビア132を介して設けられ、共通に接続されたデバイス90および94にそれぞれゲートコンタクトパッド134およびソースコンタクトパッド(図示せず)を提供している。
本発明による実施形態の一例として、セルサイズが2mm×2mmの場合、図1によれば、20cm-2の総合欠陥密度に対する歩留りは最大50%である。100A/cm2における個々のセルの定格は、600〜2000V、4Aである。隣接するセル間の間隙を0.4mmと仮定すると、有効面積が80%の50mmウェハに約324個のセルを設けることができる。16個のセルからなるチップの各々に設けることができる良好なセルは約8個である。したがって個々のチップに期待することができる能力は、600〜2000V、32Aである。このようなチップを単一ウェハから得ることが期待できる数は20個である。逆に、能力が600〜2000V、32Aの対応する単一デバイスを製造する場合、その歩留りは最大2.5%であり、ウェハ当たりのデバイスは約1個である。
以上、本発明について、図3〜図11に示す特定の構造を参照して説明したが、当業者には本開示に照らして理解されるように、本発明の教示からなおかつ利益を受けつつ、様々な改変をこのような構造に加えることができる。例えば、デバイスの一方の面に複数の端子が設けられる横方向(lateral)デバイスを提供することができる。同様に、本明細書において説明したデバイス以外に、上で参照した特許文献に記載されているデバイスと同じデバイスあるいは他のこのような炭化ケイ素デバイスなどのデバイスを提供することも可能である。したがって、本発明は、上述した特定の構造あるいはデバイスに何ら限定されることはない。
また、本発明について、ステッパマスクフォトリソグラフィプロセスを使用して説明したが、当業者には本開示に照らして理解されるように、他のフォトリソグラフィ技法あるいはパターニング技法を利用して、電気試験に合格したデバイスのみを選択的に相互接続することも可能である。例えば、リフトオフ技法あるいは他のこのような技法を利用して、1つまたは複数の電気試験に合格したデバイスに対してのみビアを設けることが可能である。
図面および明細書には、本発明による好ましい典型的な実施形態が開示されており、また、特定の用語が使用されているが、それらは単に説明の意味合いで包括的に使用されたものに過ぎず、特許請求の範囲の各請求項に示されている本発明の範囲を制限することを目的としたものではない。
Claims (15)
- 同じタイプの複数の炭化ケイ素デバイスを所定のパターンで炭化ケイ素ウェハの少なくとも一部に形成するステップであって、該複数の炭化ケイ素デバイスが、対応する第1のコンタクトを前記炭化ケイ素ウェハの第1の面に有するものと、
前記複数の炭化ケイ素デバイスを電気試験して、前記複数の炭化ケイ素デバイスのうち電気試験に合格するデバイスを識別するステップと、
前記複数の炭化ケイ素デバイスのうちの前記識別されたデバイス間を相互接続するようにステッパマスクを選択的に適用することにより、前記複数の炭化ケイ素デバイスのうちの前記識別されたデバイスの前記第1のコンタクトを選択的に相互接続するステップと
を含むことを特徴とする炭化ケイ素デバイスを製造する方法。 - 前記第1のコンタクトを選択的に相互接続するステップは、
前記炭化ケイ素デバイス上に前記第1のコンタクトを覆う保護層を形成するステップと、
前記複数の炭化ケイ素デバイスのうちの前記識別されたデバイスの第1のコンタクトに対応して開口を前記保護層に選択的に形成するように、前記複数の炭化ケイ素デバイスのうちの前記識別されたデバイスの前記第1のコンタクトに対応する前記保護層領域にステッパマスクを選択的に適用するステップと、
前記選択的に形成された開口を介して前記第1のコンタクトを電気接続するステップ
を含むことを特徴とする請求項1に記載の炭化ケイ素デバイスを製造する方法。 - 炭化ケイ素に期待のデバイス歩留りを提供するためにデバイスサイズを選択するステップであって、その結果、複数の炭化ケイ素デバイスを含む前記炭化ケイ素ウェハの領域における十分な数のデバイスが、選択された動作能力を有する炭化ケイ素デバイスを備えるように電気試験に合格することになるものをさらに含み、
前記形成するステップは、前記選択されたデバイスサイズの同じタイプの複数の炭化ケイ素デバイスを形成することを含む
ことを特徴とする請求項1に記載の炭化ケイ素デバイスを製造する方法。 - 前記複数の炭化ケイ素デバイスは垂直炭化ケイ素ダイオードを備え、前記識別された炭化ケイ素デバイスは識別された炭化ケイ素ダイオードであり、
さらに、前記炭化ケイ素ダイオードの第2のコンタクトを共通接続するステップを含むことを特徴とする請求項2に記載の炭化ケイ素デバイスを製造する方法。 - 前記電気試験するステップは、前記複数の炭化ケイ素ダイオードのうちの1つの炭化ケイ素ダイオードの逆バイアス阻止電圧を電気試験して、前記炭化ケイ素ダイオードの前記逆バイアス阻止電圧が所定の電圧値を超えているかどうか判定するステップを含むことを特徴とする請求項4に記載の炭化ケイ素デバイスを製造する方法。
- 前記選択的に適用するステップは、
前記複数の炭化ケイ素ダイオードのうちの1つに対応するステッパマスクを、前記複数の炭化ケイ素ダイオードのうちの識別された1つに適用するステップと、
該適用するステップを、前記識別された炭化ケイ素ダイオードの各々に繰り返すステップを含むことを特徴とする請求項5に記載の炭化ケイ素デバイスを製造する方法。 - 前記複数の炭化ケイ素デバイスは前記炭化ケイ素ウェハ上の複数のダイに設けられ、
さらに、前記炭化ケイ素ウェハをダイシングして、前記複数のダイに対応する、選択的に相互接続された複数の炭化ケイ素デバイスを個々に有する複数のチップを配設することを含むことを特徴とする請求項1に記載の炭化ケイ素デバイスを製造する方法。 - 前記複数の炭化ケイ素デバイスは前記炭化ケイ素ウェハ全体に分配され、
前記第1のコンタクトを選択的に相互接続するステップは、所望の動作特性と、該所望の動作特性を有する炭化ケイ素デバイスを生成するために必要な前記炭化ケイ素デバイスの数とに基づいて選択されるサイズのオーバレイパッドを利用して、十分な数の前記炭化ケイ素デバイスを選択的に相互接続して所望の動作特性を提供することを含むことを特徴とする請求項1に記載の炭化ケイ素デバイスを製造する方法。 - 複数のオーバレイパッドをウェハに形成するステップをさらに含み、前記オーバレイパッドは、前記所望の動作特性を有する複数の炭化ケイ素デバイスを提供するように、前記オーバレイパッドに対応する前記ウェハの領域の、前記電気試験に合格した炭化ケイ素デバイスの数に基づく異なるサイズを有することを特徴とする請求項8に記載の炭化ケイ素デバイスを製造する方法。
- 前記炭化ケイ素デバイスは第2のコンタクトを前記炭化ケイ素ウェハの前記第1の面に有する炭化ケイ素デバイスを含み、
さらに、前記ステッパマスクを利用して、前記複数の炭化ケイ素デバイスのうちの前記識別されたデバイスの第2のコンタクトを選択的に相互接続するステップを含むことを特徴とする請求項1に記載の炭化ケイ素デバイスを製造する方法。 - 前記炭化ケイ素デバイスは第3のコンタクトを前記炭化ケイ素ウェハの前記第1の面とは反対側の第2の面に有する垂直炭化ケイ素デバイスであり、
さらに、前記炭化ケイ素デバイスの前記第3のコンタクトを並列に接続することを含むことを特徴とする請求項10に記載の炭化ケイ素デバイスを製造する方法。 - 前記第1のコンタクトを選択的に相互接続するステップおよび前記複数の炭化ケイ素デバイスのうちの前記識別されたデバイスの第2のコンタクトを選択的に相互接続するステップは、
前記炭化ケイ素デバイス上に前記第1のコンタクトを覆う保護層を形成するステップと、
第1のステッパマスクを利用して、前記複数の炭化ケイ素デバイスのうちの前記識別されたデバイスの第1のコンタクトに対応する前記保護層に開口を選択的に形成するステップと、
前記ステッパマスクを利用して、前記複数の炭化ケイ素デバイスのうちの前記識別されたデバイスの第2のコンタクトに対応する前記保護層に開口を選択的に形成するステップと、
前記選択的に形成された開口を介して前記第1のコンタクトを電気接続するステップと、
前記選択的に形成された開口を介して前記第2のコンタクトを電気接続するステップ
を含むことを特徴とする請求項10に記載の炭化ケイ素デバイスを製造する方法。 - 前記複数の炭化ケイ素デバイスのうちの前記識別されたデバイスの第1のコンタクトに対応する前記保護層に開口を選択的に形成するステップ、および前記複数の炭化ケイ素デバイスのうちの前記識別されたデバイスの第2のコンタクトに対応する前記保護層に開口を選択的に形成するステップは、
前記複数の炭化ケイ素ダイオードのうちの1つに対応する前記ステッパマスクを前記複数の炭化ケイ素ダイオードのうちの識別された1つに適用することと、
該ステッパマスクを適用することを前記識別された炭化ケイ素ダイオードの各々に繰り返すこと
を含むことを特徴とする請求項12に記載の炭化ケイ素デバイスを製造する方法。 - 前記第1のコンタクトを電気接続するステップおよび前記第2のコンタクトを電気接続するステップは、第1の相互接続電極配線を使用して前記第1のコンタクトを電気接続することと、第2の相互接続電極配線を使用して前記第2のコンタクトを電気接続することを含み、さらに、
前記第1の相互接続電極配線および前記第2の相互接続電極配線に絶縁層を形成することと、
前記ステッパマスクを利用して、前記第1の相互接続電極配線に対応する前記絶縁層に少なくとも1つの開口を形成することと、
前記第1の相互接続電極配線に対応する前記絶縁層の前記少なくとも1つの開口を介して前記第1の相互接続電極配線と接触する第1のコンタクトパッドを前記絶縁層に形成することと、
前記ステッパマスクを利用して、前記第2の相互接続電極配線に対応する前記絶縁層に少なくとも1つの開口を形成することと、
前記第2の相互接続電極配線に対応する前記絶縁層の前記少なくとも1つの開口を介して前記第2の相互接続電極配線と接触する第2のコンタクトパッドを前記絶縁層に形成すること
を含むことを特徴とする請求項12に記載の炭化ケイ素デバイスを製造する方法。 - 前記炭化ケイ素デバイスは、金属酸化膜半導体電界効果トランジスタ(MOSFET)、金属半導体接合電界効果トランジスタ(MESFET)、接合型電界効果トランジスタ(JFET)、絶縁ゲート型バイポーラトランジスタ(IGBT)およびバイポーラ接合型トランジスタ(BJT)のうちの少なくとも1つを備えることを特徴とする請求項10に記載の炭化ケイ素デバイスを製造する方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/981,523 US6514779B1 (en) | 2001-10-17 | 2001-10-17 | Large area silicon carbide devices and manufacturing methods therefor |
PCT/US2002/029785 WO2003041157A2 (en) | 2001-10-17 | 2002-09-19 | Large area silicon carbide devices and manufacturing methods therefor |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005509290A true JP2005509290A (ja) | 2005-04-07 |
Family
ID=25528429
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003543093A Pending JP2005509290A (ja) | 2001-10-17 | 2002-09-19 | 大型炭化ケイ素デバイスおよびその製造方法 |
Country Status (10)
Country | Link |
---|---|
US (1) | US6514779B1 (ja) |
EP (1) | EP1444729B2 (ja) |
JP (1) | JP2005509290A (ja) |
KR (1) | KR20040052234A (ja) |
CN (1) | CN1331205C (ja) |
AT (1) | ATE289705T1 (ja) |
CA (1) | CA2464405A1 (ja) |
DE (1) | DE60203054T3 (ja) |
ES (1) | ES2235116T5 (ja) |
WO (1) | WO2003041157A2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010251772A (ja) * | 2002-06-13 | 2010-11-04 | Panasonic Corp | 半導体デバイス及びその製造方法 |
JP2012174896A (ja) * | 2011-02-22 | 2012-09-10 | Lasertec Corp | 検査装置及び欠陥検査方法 |
JP2016512347A (ja) * | 2013-03-15 | 2016-04-25 | ルクスビュー テクノロジー コーポレイション | 冗長性スキームを備えた発光ダイオードディスプレイ、及び統合欠陥検出検査を備えた発光ダイオードディスプレイを製造する方法 |
US9865832B2 (en) | 2013-03-15 | 2018-01-09 | Apple Inc. | Light emitting diode display with redundancy scheme |
JP2018133507A (ja) * | 2017-02-17 | 2018-08-23 | 三菱電機株式会社 | ショットキーバリアダイオード、ショットキーバリアダイオードの製造方法、半導体装置の製造方法、および電力変換装置 |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6759257B2 (en) * | 2001-11-13 | 2004-07-06 | Fujitsu Limited | Structure and method for embedding capacitors in z-connected multi-chip modules |
CN101095239B (zh) * | 2003-11-18 | 2010-08-25 | 哈利伯顿能源服务公司 | 高温电子装置 |
JP4400441B2 (ja) * | 2004-12-14 | 2010-01-20 | 三菱電機株式会社 | 半導体装置 |
US7378288B2 (en) * | 2005-01-11 | 2008-05-27 | Semileds Corporation | Systems and methods for producing light emitting diode array |
DE102005006639B4 (de) * | 2005-02-14 | 2007-08-16 | Siemens Ag | Erzeugen von SiC-Packs auf Wafer-Ebene |
DE102005045613A1 (de) * | 2005-09-23 | 2007-03-29 | Siemens Ag | SiC-Halbleiterbauelement und Herstellungsverfahren |
US8089150B2 (en) * | 2006-11-14 | 2012-01-03 | Rinehart Lawrence E | Structurally robust power switching assembly |
US8106487B2 (en) | 2008-12-23 | 2012-01-31 | Pratt & Whitney Rocketdyne, Inc. | Semiconductor device having an inorganic coating layer applied over a junction termination extension |
US9818857B2 (en) | 2009-08-04 | 2017-11-14 | Gan Systems Inc. | Fault tolerant design for large area nitride semiconductor devices |
WO2015061881A1 (en) * | 2013-10-29 | 2015-05-07 | Gan Systems Inc. | Fault tolerant design for large area nitride semiconductor devices |
SE1150065A1 (sv) * | 2011-01-31 | 2012-07-17 | Fairchild Semiconductor | Bipolär transistor i kiselkarbid med övervuxen emitter |
US8871600B2 (en) | 2011-11-11 | 2014-10-28 | International Business Machines Corporation | Schottky barrier diodes with a guard ring formed by selective epitaxy |
WO2013107508A1 (en) * | 2012-01-18 | 2013-07-25 | Fairchild Semiconductor Corporation | Bipolar junction transistor with spacer layer and method of manufacturing the same |
US9941176B2 (en) * | 2012-05-21 | 2018-04-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Selective solder bump formation on wafer |
WO2014060980A1 (en) * | 2012-10-18 | 2014-04-24 | Visic Technologies Ltd. | Semiconductor device fabrication method |
US8937351B2 (en) * | 2013-03-04 | 2015-01-20 | Microchip Technology Incorporated | Power MOS transistor with improved metal contact |
US9111464B2 (en) | 2013-06-18 | 2015-08-18 | LuxVue Technology Corporation | LED display with wavelength conversion layer |
CN103579016B (zh) * | 2013-11-04 | 2017-06-23 | 株洲南车时代电气股份有限公司 | 一种大电流碳化硅sbd/jbs功率芯片结构及其制造方法 |
Family Cites Families (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3585712A (en) * | 1968-12-12 | 1971-06-22 | Trw Semiconductors Inc | Selection and interconnection of devices of a multidevice wafer |
US3702025A (en) * | 1969-05-12 | 1972-11-07 | Honeywell Inc | Discretionary interconnection process |
US4387503A (en) | 1981-08-13 | 1983-06-14 | Mostek Corporation | Method for programming circuit elements in integrated circuits |
JPS58142629A (ja) | 1982-02-17 | 1983-08-24 | Toshiba Corp | 対角型マトリクス回路網 |
US4543594A (en) | 1982-09-07 | 1985-09-24 | Intel Corporation | Fusible link employing capacitor structure |
JPS59105354A (ja) | 1982-12-09 | 1984-06-18 | Toshiba Corp | 半導体装置 |
US4779126A (en) | 1983-11-25 | 1988-10-18 | International Rectifier Corporation | Optically triggered lateral thyristor with auxiliary region |
US4894791A (en) | 1986-02-10 | 1990-01-16 | Dallas Semiconductor Corporation | Delay circuit for a monolithic integrated circuit and method for adjusting delay of same |
US4816422A (en) † | 1986-12-29 | 1989-03-28 | General Electric Company | Fabrication of large power semiconductor composite by wafer interconnection of individual devices |
US4799126A (en) | 1987-04-16 | 1989-01-17 | Navistar International Transportation Corp. | Overload protection for D.C. circuits |
GB2206010A (en) | 1987-06-08 | 1988-12-21 | Philips Electronic Associated | Differential amplifier and current sensing circuit including such an amplifier |
US4777471A (en) | 1987-06-22 | 1988-10-11 | Precision Microdevices Inc. | Apparatus for multiple link trimming in precision integrated circuits |
US4860185A (en) | 1987-08-21 | 1989-08-22 | Electronic Research Group, Inc. | Integrated uninterruptible power supply for personal computers |
US4829014A (en) † | 1988-05-02 | 1989-05-09 | General Electric Company | Screenable power chip mosaics, a method for fabricating large power semiconductor chips |
US5512397A (en) * | 1988-05-16 | 1996-04-30 | Leedy; Glenn J. | Stepper scanner discretionary lithography and common mask discretionary lithography for integrated circuits |
EP0380034A2 (en) † | 1989-01-27 | 1990-08-01 | Cummins-Allison Corporation | Pre-marked coin wrapper |
US5021861A (en) | 1990-05-23 | 1991-06-04 | North Carolina State University | Integrated circuit power device with automatic removal of defective devices and method of fabricating same |
US5227839A (en) † | 1991-06-24 | 1993-07-13 | Etec Systems, Inc. | Small field scanner |
US5459107A (en) † | 1992-06-05 | 1995-10-17 | Cree Research, Inc. | Method of obtaining high quality silicon dioxide passivation on silicon carbide and resulting passivated structures |
JP3324219B2 (ja) * | 1993-03-05 | 2002-09-17 | 株式会社日立製作所 | 集積回路の製造方法 |
US5539217A (en) | 1993-08-09 | 1996-07-23 | Cree Research, Inc. | Silicon carbide thyristor |
US5883403A (en) | 1995-10-03 | 1999-03-16 | Hitachi, Ltd. | Power semiconductor device |
FR2741475B1 (fr) * | 1995-11-17 | 2000-05-12 | Commissariat Energie Atomique | Procede de fabrication d'un dispositif de micro-electronique comportant sur un substrat une pluralite d'elements interconnectes |
AU1531797A (en) † | 1996-01-24 | 1997-08-20 | Cree Research, Inc. | Mesa schottky diode with guard ring |
US5663580A (en) | 1996-03-15 | 1997-09-02 | Abb Research Ltd. | Optically triggered semiconductor device |
US5817533A (en) * | 1996-07-29 | 1998-10-06 | Fujitsu Limited | High-yield methods of fabricating large substrate capacitors |
US6011279A (en) * | 1997-04-30 | 2000-01-04 | Cree Research, Inc. | Silicon carbide field controlled bipolar switch |
JP3055104B2 (ja) † | 1998-08-31 | 2000-06-26 | 亜南半導体株式会社 | 半導体パッケ―ジの製造方法 |
US6208747B1 (en) † | 1998-12-01 | 2001-03-27 | Advanced Micro Devices Inc. | Determination of scanning error in scanner by reticle rotation |
-
2001
- 2001-10-17 US US09/981,523 patent/US6514779B1/en not_active Expired - Lifetime
-
2002
- 2002-09-19 CA CA002464405A patent/CA2464405A1/en not_active Abandoned
- 2002-09-19 JP JP2003543093A patent/JP2005509290A/ja active Pending
- 2002-09-19 AT AT02802769T patent/ATE289705T1/de not_active IP Right Cessation
- 2002-09-19 ES ES02802769T patent/ES2235116T5/es not_active Expired - Lifetime
- 2002-09-19 KR KR10-2004-7005487A patent/KR20040052234A/ko not_active Application Discontinuation
- 2002-09-19 WO PCT/US2002/029785 patent/WO2003041157A2/en active IP Right Grant
- 2002-09-19 EP EP02802769A patent/EP1444729B2/en not_active Expired - Lifetime
- 2002-09-19 DE DE60203054T patent/DE60203054T3/de not_active Expired - Lifetime
- 2002-09-19 CN CNB028252764A patent/CN1331205C/zh not_active Expired - Lifetime
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010251772A (ja) * | 2002-06-13 | 2010-11-04 | Panasonic Corp | 半導体デバイス及びその製造方法 |
JP2012174896A (ja) * | 2011-02-22 | 2012-09-10 | Lasertec Corp | 検査装置及び欠陥検査方法 |
JP2016512347A (ja) * | 2013-03-15 | 2016-04-25 | ルクスビュー テクノロジー コーポレイション | 冗長性スキームを備えた発光ダイオードディスプレイ、及び統合欠陥検出検査を備えた発光ダイオードディスプレイを製造する方法 |
US9865832B2 (en) | 2013-03-15 | 2018-01-09 | Apple Inc. | Light emitting diode display with redundancy scheme |
JP2018010309A (ja) * | 2013-03-15 | 2018-01-18 | アップル インコーポレイテッド | 冗長性スキームを備えた発光ダイオードディスプレイ、及び統合欠陥検出検査を備えた発光ダイオードディスプレイを製造する方法 |
US10411210B2 (en) | 2013-03-15 | 2019-09-10 | Apple Inc. | Light emitting diode display with redundancy scheme |
US10964900B2 (en) | 2013-03-15 | 2021-03-30 | Apple Inc. | Light emitting diode display with redundancy scheme |
US11380862B2 (en) | 2013-03-15 | 2022-07-05 | Apple Inc. | Light emitting diode display with redundancy scheme |
US11778842B2 (en) | 2013-03-15 | 2023-10-03 | Apple Inc. | Light emitting diode display with redundancy scheme |
JP2018133507A (ja) * | 2017-02-17 | 2018-08-23 | 三菱電機株式会社 | ショットキーバリアダイオード、ショットキーバリアダイオードの製造方法、半導体装置の製造方法、および電力変換装置 |
Also Published As
Publication number | Publication date |
---|---|
CN1331205C (zh) | 2007-08-08 |
DE60203054D1 (de) | 2005-03-31 |
WO2003041157A3 (en) | 2004-02-12 |
DE60203054T2 (de) | 2006-04-13 |
ATE289705T1 (de) | 2005-03-15 |
EP1444729B1 (en) | 2005-02-23 |
EP1444729A2 (en) | 2004-08-11 |
CA2464405A1 (en) | 2003-05-15 |
WO2003041157A2 (en) | 2003-05-15 |
ES2235116T5 (es) | 2013-05-27 |
ES2235116T3 (es) | 2005-07-01 |
CN1605124A (zh) | 2005-04-06 |
US6514779B1 (en) | 2003-02-04 |
DE60203054T3 (de) | 2013-08-01 |
EP1444729B2 (en) | 2013-03-06 |
KR20040052234A (ko) | 2004-06-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1444729B2 (en) | Large area silicon carbide devices and manufacturing methods therefor | |
CN100403537C (zh) | 半导体器件及其制造方法 | |
JP4557507B2 (ja) | 半導体デバイス及びその製造方法 | |
CN107534054B (zh) | 半导体装置以及半导体装置的制造方法 | |
CN107078061B (zh) | 半导体装置的制造方法 | |
US11876131B2 (en) | Semiconductor device | |
JP2010016103A (ja) | 半導体装置 | |
JP2004111759A (ja) | 半導体装置の製造方法 | |
CN111326479A (zh) | 半导体器件和用于制造半导体器件的方法 | |
WO2016194419A1 (ja) | 半導体装置および半導体装置の製造方法 | |
KR100722909B1 (ko) | 반도체 장치 | |
WO2015029635A1 (ja) | ワイドバンドギャップ半導体装置および半導体モジュールの製造方法、ならびにワイドバンドギャップ半導体装置および半導体モジュール | |
JP6628688B2 (ja) | 通電検査装置、および、通電検査方法 | |
CN114730803A (zh) | 基于氮化镓芯片、芯片制备方法及氮化镓功率器件、电路 | |
EP4040484A1 (en) | Method for manufacturing semiconductor device and semiconductor device | |
US20120112308A1 (en) | Semiconductor device, semiconductor group member and semiconductor device manufacturing method | |
JP2024034977A (ja) | 半導体装置の製造方法 | |
CN117043961A (zh) | 半导体装置、半导体装置的制造方法以及半导体装置的更换方法 | |
JP2017195292A (ja) | 半導体装置、および、半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050912 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080818 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080902 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090109 |