JP2005509282A - Electrode, method and apparatus for memory structure - Google Patents

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Abstract

In an electrode means comprising a first and a second thin-film electrode layers L1, L2 with electrodes ɛ in the form of parallel strip-like electrical conductors in each layer, the electrodes ɛ are provided only separated by a thin film 6 of an electrically insulating material with a thickness at most a fraction of the width of the electrodes and at least extending along the side edges thereof and forming an insulating wall 6a therebetween. The electrode layers L1, L2 are planarized to obtain an extremely planar surface. In an apparatus comprising one or more electrode means EM, the electrode layers L1, L2 of each are mutually oriented with their respective electrodes 12 crossing at an angle, preferably orthogonally and with a functional medium 3 provided globally in sandwich therebetween, such that a preferably passive matrix-addressable apparatus is obtained and suited for use as e.g. a matrix-addressable data processing device or matrix-addressable data storage device comprising individually addressable functional elements 5 in the form of e.g. respectively logic cells or memory cells, the fill factor thereof in the global functional medium 3 approaching unity and a maximum number of the cells in the apparatus of approximately A/f?2¿, wherein A is the area of the global functional medium 3 sandwiched between the electrode layers L1, L2, and f is a process-constrained minimum feature.

Description

本発明は、平行帯状導電体の形態の電極を各層に有する第１および第２の薄膜電極層を含み、第２の電極層の電極は、第１の薄膜電極層の電極と交差する方向、または、実質的に直交する方向に指向しており、第１および第２の薄膜電極層の少なくとも１つが、基板または背面体の絶縁表面に設けられ、第１および第２の薄膜電極層は、平行離隔平面に形成したものであり、両者の間の機能媒体である全域形成層に接している電極手段、および、この種の電極手段を製造する方法に関するものである。   The present invention includes first and second thin film electrode layers each having an electrode in the form of a parallel strip-shaped conductor, and the electrode of the second electrode layer intersects the electrode of the first thin film electrode layer, Alternatively, the first and second thin film electrode layers are oriented in a substantially orthogonal direction, and at least one of the first and second thin film electrode layers is provided on the insulating surface of the substrate or the back body, and the first and second thin film electrode layers are The present invention relates to an electrode means that is formed on a parallel separation plane and is in contact with the entire area forming layer that is a functional medium between the two, and a method of manufacturing this type of electrode means.

また、本発明は、平行帯状導電体の形態の電極を各層に有する第１および第２の薄膜電極層を含む少なくとも１つの電極手段を有する装置に係わり、この装置では、
第２の薄膜電極層の電極が、第１の薄膜電極層の前記電極と交差する方向、または、実質的に直交する方向に指向しており、
前記薄膜電極層のうちの少なくとも１つが、基板または背面体の絶縁表面に形成され、
前記薄膜電極層が、該薄膜電極層の間の機能媒体である全域形成層に接触する平行離隔平面に形成され、
第１の薄膜電極層の電極と、第２の薄膜電極層の電極との間の各重なり合い部分で定まる前記機能媒体の塊体に機能素子が形成されて、マトリックス・アドレス指定可能な配列をなし、
機能素子が、該機能素子を規定する前記交差電極に電圧を加えることによって機能素子を活性化されて、該交差電極間に電位が生じ、もって前記機能素子の物理的状態を一時的または永久的に変化させ、または、識別可能な物理的状態の間の切り換えを行なうことができ、前記電圧の印加は、前記機能素子の書込みまたは読取り動作のための前記機能素子のアドレス指定に相当し、また
データ処理装置の切換可能論理要素、データ記憶装置のメモリ・セル、または、情報表示装置におけるピクセルのうちの少なくとも１つとして、選択された機能材料の特性に応じて前記機能素子が動作せしめられ、もって、いずれの場合も、前記機能素子、セルまたはピクセルのアドレス指定がマトリックス・アドレス指定計画で行われる。 The present invention also relates to an apparatus having at least one electrode means including first and second thin film electrode layers each having an electrode in the form of a parallel strip conductor,
The electrode of the second thin film electrode layer is oriented in a direction intersecting with the electrode of the first thin film electrode layer, or in a direction substantially perpendicular to the electrode,
At least one of the thin film electrode layers is formed on an insulating surface of a substrate or a back body;
The thin film electrode layer is formed on a parallel separation plane in contact with a whole area forming layer that is a functional medium between the thin film electrode layers,
A functional element is formed in the mass of the functional medium defined by each overlapping portion between the electrode of the first thin film electrode layer and the electrode of the second thin film electrode layer to form a matrix-addressable arrangement. ,
The functional element is activated by applying a voltage to the crossing electrode defining the functional element, and a potential is generated between the crossing electrodes, thereby temporarily or permanently changing the physical state of the functional element. Or switching between identifiable physical states, the application of the voltage corresponds to addressing the functional element for a write or read operation of the functional element, and As at least one of a switchable logic element of a data processing device, a memory cell of a data storage device, or a pixel in an information display device, the functional element is operated according to the characteristics of the selected functional material; Thus, in any case, the functional elements, cells or pixels are addressed in a matrix addressing scheme.

最後に、本発明は、本発明装置における本発明電極手段の使用にも係わるものである。   Finally, the invention also relates to the use of the inventive electrode means in the inventive device.

本発明は、特に、装置およびデバイスに使用され、平面配列の機能素子を備え、機能素子は、それぞれ、その片側で機能素子に接触して配置される平行帯状電極を有する第１の電極手段と、同様の電極であるが、第１の手段の電極に垂直に配置され、機能素子の反対側に接触して設けられる電極を有する他の電極手段とを介してアドレスされる電極手段に関する。これによって、マトリックス・アドレス指定可能なデバイスと呼ばれるものが構成される。当該マトリックス・アドレス指定可能なデバイスは、例えば、論理セルの形態またはメモリ・セルの形態の機能素子を含むことができる。機能素子は、１つまたは複数の能動切換手段を含むことができ、その場合は、マトリックス・アドレス指定可能なデバイスは能動マトリックス・アドレス指定可能なデバイスと呼ばれ、あるいは機能素子は受動手段のみ、例えば抵抗性または容量性手段のみから構成することができ、その場合は、マトリックス・アドレス指定可能なデバイスは受動マトリックス・アドレス指定可能なデバイスと呼ばれる。   The present invention is used in particular for an apparatus and a device, comprising a planar array of functional elements, each functional element having a first electrode means having parallel strip electrodes arranged in contact with the functional element on one side thereof Relates to electrode means which are addressed via other electrode means which are similar electrodes but which are arranged perpendicular to the electrodes of the first means and have electrodes provided in contact with the opposite side of the functional element. This constitutes what is called a matrix-addressable device. The matrix-addressable device can include functional elements in the form of logic cells or memory cells, for example. A functional element can include one or more active switching means, in which case the matrix-addressable device is referred to as an active matrix-addressable device, or the functional element is passive means only, For example, it can consist only of resistive or capacitive means, in which case the matrix-addressable device is called a passive matrix-addressable device.

後者は、最も効率的なアドレス指定手段を提供するものと見なされ、例えば記憶デバイスの場合は、メモリ・セルに切換素子、すなわちトランジスタを必要としない。次いで、可能な限り高い記憶密度を達成することが望ましいが、セルに下限を設定する現行の設計規則は、その充填率、すなわち記憶を目的として実際に使用できるマトリックス・アドレス指定可能なメモリ・デバイスのメモリ材料の面積をも制限する。   The latter is considered to provide the most efficient addressing means, for example in the case of a storage device, the memory cell does not require a switching element, ie a transistor. It is then desirable to achieve the highest possible storage density, but the current design rules for setting a lower limit on a cell are its fill factor, ie a matrix-addressable memory device that can actually be used for storage purposes. This also limits the area of the memory material.

従来技術の受動マトリックス・アドレス指定可能なデバイスが図１ａに示されており、幅ｗを有し、距離ｄだけ離れて配置された平行帯状電極１を含む第１の電極手段と、同一幅ｗを有するが、電極１に直角に配列された平行帯状電極２を含む同様な第２の電極手段との間に挟まれた機能材料から成る実質的に平坦な全域層３を含む。機能材料から成る全域層３では、それぞれの電極手段の電極１、２間の重複部分が、全域層３の機能材料における機能素子５を定める。この箇所で交差する電極に電圧を印加することによって、例えば論理セルまたはメモリ・セルでありうる機能素子の物理的状態を変化、または切り換えることができる。   A prior art passive matrix addressable device is shown in FIG. 1a and has the same width w as the first electrode means comprising parallel strip electrodes 1 having a width w and spaced apart by a distance d. But includes a substantially flat global layer 3 of functional material sandwiched between similar second electrode means including parallel strip electrodes 2 arranged at right angles to the electrode 1. In the whole area layer 3 made of the functional material, the overlapping portion between the electrodes 1 and 2 of the respective electrode means defines the functional element 5 in the functional material of the whole area layer 3. By applying a voltage to the electrodes that intersect at this point, the physical state of the functional element, which can be, for example, a logic cell or a memory cell, can be changed or switched.

図１ｂは、電極１、２、および挟まれた機能材料３の配置、ならびに機能素子５の場所を明らかにする、線Ｘ−Ｘに沿って截断した図１ａの従来技術に係わるデバイスの断面を示す図である。全域層３の機能材料は、交差電極１、２に対する電圧の印加が、その交差部分における機能素子５のみに影響し、近隣の機能素子、または前者に近接する電極交差部分におけるセルに影響しないような特性を通常有する。全域層の機能材料が、例えば導電性である場合は、機能材料に直角方向で、かつ重複電極の間でのみ通電が生じ、全域層を通じて他の機能素子に電流が流れないように、異方性導電特性を与えることによって達成できる。しかし、多くの用途に対しては、全域層の機能材料を非導電性、すなわち誘電性とすることができ、機能素子を高度な抵抗性を有するもの、またはコンデンサのような挙動を示すような誘電体と見なすことができる。誘電体は分極性無機または有機材料で、ヒステリシスを示すものであってもよい。当該材料としては、強誘電性かつエレクトレット材料が挙げられ、それらが極性を帯びヒステリシスを示す能力は、例えば、デバイス構成が図１に示されるものと類似している強誘電性マトリックス・メモリまたはエレクトレット・マトリックス・メモリに利用される。当該デバイスでは、それらの重複分においてメモリ・セル５を定める電極に電圧を正しく印加することによってメモリ・セル、すなわち機能素子５での極性状態を設定することができ、メモリ・セルに対する書込みおよび読取り動作に従う動作によって極性を切り換え、またはセルを初期状態に戻すことができる。当該マトリックス・デバイスの機能は、勿論、選択される機能性材料ばかりでなく、メモリ・デバイスの構成的かつ構造的制約条件に依存する。全域層３におけるメモリ媒体の記憶容量は、メモリ・セル５のサイズおよび密度に依存し、これは、今度は製造工程で生成されうる最小工程限定特徴に依存することになる。当該特徴は、例えば、後にフォトリソグラフィ・マスクを利用し、例えばエッチングを行うフォトミクロリソグラフィ法でパターン化される金属蒸着として電極を配置するときは、マスクによって定めることのできる最小工程限定特徴ｆに依存し、その値は、今度は、使用される光の波長に依存することになる。換言すれば、この特徴ｆは、今日の技術の範囲内では通常、例えば０．１５から０．２μｍであるため、電極１および２の幅ｗ、ならびにその間隔もほぼこの大きさになる。   FIG. 1b shows a cross-section of the prior art device of FIG. 1a taken along line XX, revealing the placement of the electrodes 1, 2 and the sandwiched functional material 3 and the location of the functional element 5. FIG. The functional material of the whole area layer 3 is such that application of voltage to the crossing electrodes 1 and 2 affects only the functional element 5 at the crossing portion, and does not affect the neighboring functional element or the cell at the electrode crossing portion close to the former. It usually has special characteristics. When the functional material of the whole area layer is conductive, for example, anisotropy is performed so that energization occurs only in the direction perpendicular to the functional material and between the overlapping electrodes, and current does not flow to other functional elements through the whole area layer. Can be achieved by imparting conductive properties. However, for many applications, the functional material of the entire layer can be made non-conductive, i.e., dielectric, so that the functional element is highly resistive or behaves like a capacitor. It can be regarded as a dielectric. The dielectric may be a polarizable inorganic or organic material and exhibit hysteresis. Such materials include ferroelectric and electret materials, whose ability to exhibit polarity and hysteresis is, for example, a ferroelectric matrix memory or electret whose device configuration is similar to that shown in FIG. • Used for matrix memory. In the device, the polarity state in the memory cell, that is, the functional element 5 can be set by correctly applying a voltage to the electrode that defines the memory cell 5 in the overlapping portion, and writing and reading to the memory cell are possible. The polarity can be switched by the operation according to the operation, or the cell can be returned to the initial state. The function of the matrix device will of course depend not only on the functional material chosen, but also on the structural and structural constraints of the memory device. The storage capacity of the memory medium in the global layer 3 depends on the size and density of the memory cells 5, which in turn will depend on the minimum process-limited features that can be produced in the manufacturing process. For example, when the electrode is arranged as a metal vapor deposition that is patterned by a photomicrolithography method that uses a photolithographic mask later and is etched, for example, the feature is a minimum process-limited feature f that can be defined by the mask. The value will in turn depend on the wavelength of light used. In other words, this feature f is usually 0.15 to 0.2 μm, for example, within the scope of today's technology, so that the width w of the electrodes 1 and 2 and the distance between them are approximately this size.

ちなみに、値２ｆは通常ピッチと呼ばれ、従来の製造技術で得ることができる単位長さ当たりの最大線数は、係数１／２ｆで与えられ、これに相応して、単位面積当たりの最大特徴数は係数１／４ｆ２で与えられる。したがって、図１に示される領域４について考えると、領域４をより詳細に示す図１ｃからわかるように、セルのサイズがｆ２で与えられることは明らかである。各セルは、その大きさが４ｆ２、言い換えればセルの面積ｆ２の４倍である領域４に対応する固定領域を必要とする。このことは、図１ａのマトリックスが０．２５の係数、すなわちｆ２／４ｆ２を有することを示している。したがって、層３によって提供される領域の利用度は低い。全域層３における機能素子またはセル５のより高い充填率またはより高い密度に到達するために、充填率を高めるか、またはマトリックスの工程限定特徴におけるより高い解像度、例えば０．１μｍ以下の範囲までの解像度を得ることが望ましい。しかし、これは、同様の領域におけるセルの全数を増加させることができるが、より高い充填率を補償することはできない。 By the way, the value 2f is usually called the pitch, and the maximum number of lines per unit length that can be obtained by the conventional manufacturing technique is given by a factor 1 / 2f, and correspondingly the maximum feature per unit area. the number is given by the coefficient 1 / 4f 2. Thus, considering region 4 shown in FIG. 1, it is clear that the cell size is given by f 2 , as can be seen from FIG. 1c showing region 4 in more detail. Each cell requires a fixed region corresponding to a region 4 whose size is 4f 2 , in other words, four times the cell area f 2 . This indicates that the matrix of FIG. 1a has a coefficient of 0.25, ie f 2 / 4f 2 . Therefore, the utilization of the area provided by layer 3 is low. In order to reach a higher filling rate or higher density of the functional elements or cells 5 in the overall layer 3, increase the filling rate or higher resolution in the process-limited features of the matrix, for example up to a range of 0.1 μm or less It is desirable to obtain resolution. However, this can increase the total number of cells in similar areas, but cannot compensate for higher filling factors.

能動タイプのマトリックス・デバイス、すなわち各々の機能素子またはセルに関連する少なくとも１つの能動切換要素をも備えたマトリックス・デバイスの場合は、充填率はさらに低く、典型的には１／６のオーダ、すなわちわずか１６．７％の充填率になる。   In the case of active type matrix devices, i.e. matrix devices with at least one active switching element associated with each functional element or cell, the filling factor is even lower, typically on the order of 1/6, That is, the filling rate is only 16.7%.

米国特許第５０１７５１５号（Ｇｉｌｌ、テキサス・インスツルーメント社に譲渡）より、集積回路における要素間にサブリソグラフィ距離を形成する方法が知られている。この公報の図１に示されるように、この方法は、フォトミクロリソグラフィ法の使用によって課される寸法的制約を受けず、実際に導電体または電極の寸法に比べても非常に薄くすることができる絶縁特徴１４によって互いに絶縁された高密度の平行帯状電極１３および１９を有する電極層を形成するのに適している。該公報は、集積回路、すなわちそれぞれ切換および記憶トランジスタ構造体を備えたメモリ・セルを有する半導体メモリ・デバイスにおける帯状浮遊ゲート電極を形成するのに、この種の電極手段をどのようにして使用できるかということを開示している。明らかに、高密度電極層を形成する方法に用いられるドーピング法の同じフォトマスクを使用して、基板を好適にドーピングすることによってビット線が形成される。ビット線およびワード線／制御ゲート電極４２は、浮遊ゲート１３および１９から絶縁体によって分離して形成され、得られる構造体は、トランジスタを備えた多端末メモリ・セルを有する半導体メモリの配列になる。しかし、米国特許第５０１７５１５号には、それぞれ高密度配列の電極を備えた２つの電極層を有し、２つの電極層の電極が、電極層の間に配置され、その電極に接触する機能媒体から成る全域形成層における機能素子をアドレス指定するのに適した電極マトリックスをともに形成するように配置された電極手段を形成するためのヒントまたは指示が示されていない。機能媒体の全域層のマトリックス・アドレス指定を効率的に利用することは、この種のマトリックス・アドレス指定可能なデバイスの層に固有の高度な平面性をも前提とするが、基板上で直交して伸びる組織構造体を形成すると、表面特徴にこの構造体の輪郭が再現されるため、これは従来技術では容易に達成されない。また、従来技術は、複数の当該マトリックス・アドレス指定可能な配列を積層して、容量デバイス、例えば当該技術分野で知られている複数のマトリックス・アドレス指定可能なメモリ・デバイスの積層体を形成する場合は不適切である。   From US Pat. No. 5,017,515 (Gill, assigned to Texas Instruments Incorporated) a method for forming sublithographic distances between elements in an integrated circuit is known. As shown in FIG. 1 of this publication, this method is not subject to dimensional constraints imposed by the use of photomicrolithographic methods and can actually be very thin compared to the dimensions of the conductor or electrode. Suitable for forming electrode layers having a high density of parallel strip electrodes 13 and 19 insulated from each other by a possible insulating feature 14. The publication describes how this type of electrode means can be used to form a striped floating gate electrode in an integrated circuit, ie a semiconductor memory device having a memory cell with switching and storage transistor structures, respectively. It is disclosed that. Clearly, the bit lines are formed by suitably doping the substrate using the same photomask of the doping method used in the method of forming the high density electrode layer. The bit line and word line / control gate electrode 42 are formed separately from the floating gates 13 and 19 by an insulator, and the resulting structure is an array of semiconductor memories having multi-terminal memory cells with transistors. . However, US Pat. No. 5,017,515 discloses a functional medium having two electrode layers each having a high-density array of electrodes, the electrodes of the two electrode layers being disposed between and in contact with the electrodes. No hints or instructions are given for forming electrode means arranged to form together an electrode matrix suitable for addressing functional elements in the entire area forming layer. Efficient use of matrix addressing across all layers of a functional medium assumes the high degree of planarity inherent in this type of matrix-addressable device layer, but is orthogonal on the substrate. This is not easily achieved with the prior art because the formation of a stretched tissue structure reproduces the contour of the structure on the surface features. The prior art also stacks a plurality of such matrix-addressable arrays to form a stack of capacitive devices, eg, a plurality of matrix-addressable memory devices known in the art. The case is inappropriate.

電極が直交電極マトリックスを形成するように、電極層が機能媒体のいずれかの側に配置された受動マトリックス・アドレス指定可能なデータ処理またはメモリ・デバイスの例が、例えば、公開国際特許出願ＷＯ９８／５８３８３号に開示されている。明らかに、この種の装置は、いずれの場合も例えばメモリ・セルに対応しうるマトリックスにおける機能素子が、いずれの場合も、それぞれ第１の電極層と第２の電極層の電極の間の交差によって形成される重複領域によって定められるため、各電極層における電極の充填率を高めることによりマトリックスの機能素子の密度を高めることに関しては有益である。   Examples of passive matrix addressable data processing or memory devices in which electrode layers are arranged on either side of the functional medium such that the electrodes form an orthogonal electrode matrix are described, for example, in published international patent application WO 98 / No. 58383. Obviously, this type of device has in each case functional elements in a matrix, which can for example correspond to memory cells, in each case the intersection between the electrodes of the first electrode layer and the second electrode layer, respectively. It is beneficial for increasing the density of the functional elements of the matrix by increasing the filling factor of the electrodes in each electrode layer.

上記問題に鑑み、本発明の主たる目的は、上記種類のマトリックス・デバイスにおける充填率を１に近い値まで高めることを可能にし、充填率はｆの減少に影響されないが、当該減少は、勿論、全域層３において得られる機能素子またはセルの最大数をさらに増加させる役割を果たすため、最小工程限定特徴ｆの実際または実質的なサイズによって実際に制約されることなく当該デバイスにおける機能材料の全域層３によって提供される固定領域の最大利用を達成することである。   In view of the above problems, the main object of the present invention is to make it possible to increase the filling factor in a matrix device of the above type to a value close to 1, and the filling factor is not affected by a decrease in f, which of course, In order to further increase the maximum number of functional elements or cells obtained in the global layer 3, the global layer of functional material in the device without actually being constrained by the actual or substantial size of the minimum process limiting feature f To achieve maximum utilization of the fixed area provided by 3.

図１ａに示されている種類のマトリックス・デバイスをそれぞれの上面に積層して容量デバイスを形成することができ、その場合は、単一のデバイスを分離または絶縁層によって積層体における次のデバイスから隔離して、デバイスの１つにおける電極への電圧の印加、およびその中の機能素子の切換が、積層体における近隣デバイスに影響するのを防ぐ。当該容量デバイスは、勿論、大容量の容量メモリ・デバイスに対応するが、充填率を１または１００％まで高めることが可能であれば、単一のマトリックス・デバイスの全容量は、容量デバイスを形成するために積層された４つの同様の従来のマトリックス・デバイスの容量に近づくであろうことが容易にわかる。   Matrix devices of the type shown in FIG. 1a can be stacked on each top surface to form capacitive devices, in which case a single device is separated or separated from the next device in the stack by an insulating layer. In isolation, the application of a voltage to the electrode in one of the devices and the switching of the functional elements therein prevents the neighboring devices in the stack from being affected. The capacity device of course corresponds to a large capacity memory device, but if the filling factor can be increased to 1 or 100%, the total capacity of a single matrix device forms a capacity device. It will be readily apparent that it will approach the capacity of four similar conventional matrix devices stacked to do so.

理論上では、積層体を形成するデバイスの数に制限はないが、例えば、様々なデバイスにおける機能素子の大量平行アドレス指定に応じて、積層体内のデバイス間に望ましくない種類の電気的、物理的かつ熱的結合が導入されうるという短所がある。さらなる短所は、積層体の各々の単一デバイスにおける固有の不均一性である。デバイスは実質的に平面であると見なすことができるが、デバイスが積層体に付加され、デバイスが次々に積層されるに従って積層体の凹凸が大きくなるにつれて不均一性が広がっていく。当該凹凸も、実質的に平面の回路技術では極めて望ましくない。   Theoretically, there is no limit to the number of devices that form a stack, but, for example, depending on the mass parallel addressing of functional elements in various devices, an undesirable type of electrical, physical between the devices in the stack In addition, there is a disadvantage that a thermal bond can be introduced. A further disadvantage is the inherent non-uniformity in each single device of the stack. Although the device can be considered to be substantially planar, the non-uniformity increases as the irregularities of the stack increase as devices are added to the stack and the devices are stacked one after the other. Such irregularities are also highly undesirable in substantially planar circuit technology.

これに鑑み、本発明の二次的な目的は、マトリックス・デバイスで得ることができる機能素子の数に関して全容量を増加させることで、多層または容量デバイス、すなわち多数の層を有する積層体を開発する必要性を低減させ、従来技術で必要とされるデバイスまたは層の数のわずか４分の１デバイスまたは層を含む積層体で同等の容量を達成することができる。   In view of this, the secondary objective of the present invention is to develop a multilayer or capacitive device, ie a laminate with multiple layers, by increasing the total capacity with respect to the number of functional elements that can be obtained with a matrix device. Equivalent capacity can be achieved with a laminate that includes only a quarter of the number of devices or layers required in the prior art.

最後に、容易に処理して高度な平面性を与えることで、表面不均一性または凹凸を防ぎ、電極手段を積層容量デバイスの用途により適したものとすることができる電極手段を提供することである。   Finally, by providing an electrode means that can be easily processed to provide a high degree of planarity, thereby preventing surface non-uniformity or irregularities and making the electrode means more suitable for use in multilayer capacitive devices. is there.

前記目的、および、その他の利点と特徴は、本発明による以下の電極手段によって達成される。すなわち、この電極手段は、
第１および第２の薄膜電極層の各々が、幅ｗａ、厚さｈａを有する、第１組の帯状電極と、幅ｗｂ、厚さｈｂを有する第２組の前記帯状電極とを含み、
第１組の前記電極は、ｗａと同等以上の距離ｄだけ互いに離れており、
第２組の電極は、第１組の電極の間の間隔部に設けられて、電気絶縁材料から成る薄膜によって第１組の電極から電気的に絶縁され、該電気絶縁材料が、厚さδを有するとともに、少なくとも平行電極の側縁に沿って延在し、両組の前記電極間に厚さδの絶縁壁を作っており、δの大きさはｗａまたはｗｂの大きさに比べて小さく、第１組の電極の間の間隔距離がｗｂ＋２δであり、
また、電極を有する電極層および絶縁性薄膜が、それぞれ、電極手段に全域平面層を作っていることを特徴とするものである。 The above objects and other advantages and features are achieved by the following electrode means according to the present invention. That is, this electrode means
Each of the first and second thin film electrode layers has a first set of strip electrodes having a width w a and a thickness ha, and a second set of the strip electrodes having a width w b and a thickness h b Including
The electrodes of the first set are separated from each other by a distance d equal to or greater than w a ;
The second set of electrodes is provided in the space between the first set of electrodes and is electrically insulated from the first set of electrodes by a thin film made of an electrically insulating material, the electrically insulating material having a thickness δ And extending along at least the side edges of the parallel electrodes to form an insulating wall having a thickness δ between both sets of the electrodes, the size of δ being larger than the size of w a or w b The distance between the first set of electrodes is w b + 2δ,
In addition, the electrode layer having an electrode and the insulating thin film are each characterized in that an entire plane layer is formed in the electrode means.

好適には、第１および第２の薄膜電極層のうちの少なくとも１つの電極の導電材料が、基板の表面に直接付与される。   Preferably, the conductive material of at least one of the first and second thin film electrode layers is applied directly to the surface of the substrate.

また、好適には、第１および第２の薄膜電極層のうちの１つの層の電極が、他方の薄膜電極層とは反対側の表面で外部に露出するか、または、他方の薄膜電極層とは反対側の、薄膜電極層のうちの１つの薄膜電極層の表面が、背面体によって覆われる。   Preferably, the electrode of one of the first and second thin film electrode layers is exposed to the outside on the surface opposite to the other thin film electrode layer, or the other thin film electrode layer The surface of one thin film electrode layer of the thin film electrode layers on the opposite side is covered with the back body.

本発明電極手段の好適例では、両組の電極の断面積が等しく、ｗａ・ｈａ＝ｗｂ・ｈｂである。 In a preferred example of the electrode means of the present invention, the cross-sectional areas of both sets of electrodes are equal, and w a · h a = w b · h b .

本発明電極手段の他の好適例では、第１組の電極の断面積が、第２組の電極の断面積と相違し、ｗａ・ｈａ≠ｗｂ・ｈｂである。 In another preferred embodiment of the electrode means of the present invention, the cross-sectional area of the first set of electrodes is different from the cross-sectional area of the second set of electrodes, and w a · h a ≠ w b · h b .

本発明電極手段の他の好適例では、両組の電極を成す導電材料が同一である。   In another preferred embodiment of the electrode means of the present invention, the conductive materials forming both sets of electrodes are the same.

本発明電極手段の他の好適例では、第２組の電極を成す導電材料が、第１組の電極を成す導電材料と異なる。   In another preferred embodiment of the electrode means of the present invention, the conductive material forming the second set of electrodes is different from the conductive material forming the first set of electrodes.

後者の場合は、第１組の電極を成す導電材料および第２組の電極を成す導電材料が、それぞれ、導電率σａ、σｂを有し、下記関係式を満たし、第１および第２組の各電極の導電容量を、いずれの場合も等しくしている。 In the latter case, the conductive material forming the first set of electrodes and the conductive material forming the second set of electrodes have conductivity σ a and σ b , respectively, satisfy the following relational expressions, and The conductive capacity of each electrode of the set is made equal in any case.

Figure 2005509282
Figure 2005509282

本発明電極手段の好適例では、第１組の電極と、第２組の電極との間の絶縁壁が、第１組の電極を覆う連続層に設けた、および、第１組の電極の間隔部内で基板にも設けた、絶縁性薄膜の部分を作っており、
また、第２組の電極が、絶縁性薄膜の壁部分の間の凹所に形成され、および、基板を覆う絶縁性薄膜の部分の上にも形成されており、
第２組の電極の上面が、第１組の電極の上面を覆う絶縁性薄膜の部分の表面と面一であり、もって
第１および第２組の電極が等しい高さｈａ＝ｈｂを有し、かつ
電極および絶縁性薄膜を有する薄膜電極層が、電極手段における全域平面層を作っている。 In a preferred example of the electrode means of the present invention, an insulating wall between the first set of electrodes and the second set of electrodes is provided in a continuous layer covering the first set of electrodes, and the first set of electrodes The part of the insulating thin film provided on the substrate in the interval is made.
Further, the second set of electrodes is formed in the recess between the wall portions of the insulating thin film, and is also formed on the portion of the insulating thin film covering the substrate,
The upper surface of the second set of electrodes is flush with the surface of the portion of the insulating thin film that covers the upper surface of the first set of electrodes, so that the first and second sets of electrodes have the same height h a = h b A thin-film electrode layer having an electrode and an insulating thin film forms an entire plane layer in the electrode means.

電極手段の他の好適例では、第１組の電極と、第２組の電極との間の絶縁壁が、第１組の電極の側縁をその上面まで覆う層に設けた、および、第１組の電極の間の間隔部内で基板にも設けた、絶縁性薄膜の部分を作っており、また
第２組の電極が、絶縁性薄膜の壁部間の凹所に形成され、および、基板を覆う部分の上にも形成されており、
第２組の電極は、絶縁壁の上縁、および、第１組の電極の上面と面一になっており、
第２組の電極は、高さｈｂ＝ｈａ−δを有しており、また
電極を有する薄膜電極層と、絶縁材料とが、電極手段における厚さｈａの全域平面層を作っている。 In another preferred embodiment of the electrode means, an insulating wall between the first set of electrodes and the second set of electrodes is provided in a layer covering the side edges of the first set of electrodes up to its upper surface, and Forming a portion of the insulating thin film that is also provided on the substrate within the space between the pair of electrodes, and a second set of electrodes is formed in a recess between the walls of the insulating thin film; and It is also formed on the part that covers the substrate,
The second set of electrodes is flush with the upper edge of the insulating wall and the top surface of the first set of electrodes,
The second set of electrodes has a height h b = h a - [delta, also a thin-film electrode layer with electrodes, dielectric material and is made a whole plane layer of thickness h a in the electrode means Yes.

本発明電極手段の他の好適例では、第１組の電極と、第２組の電極との間の絶縁壁が、第１組の電極を基板位置まで覆う層に設けた絶縁性薄膜の部分を作っており、また
第２組の電極が、絶縁性薄膜の壁部分の間の凹所に形成され、および、露出した基板の上にも直接形成され、かつ第１組の電極の上面を覆う絶縁性薄膜の部分の上面と面一になっており、もって
第１組の電極が、高さｈａ＝ｈｂ−δを有し、かつ
電極を有する少なくとも１つの薄膜電極層と絶縁性薄膜とが、電極手段における、厚さｈｂの全域平面層を作っている。 In another preferred embodiment of the electrode means of the present invention, the insulating thin film portion provided on the layer where the insulating wall between the first set of electrodes and the second set of electrodes covers the first set of electrodes to the substrate position. And the second set of electrodes is formed in the recesses between the wall portions of the insulating thin film and directly on the exposed substrate, and the upper surface of the first set of electrodes is It is flush with the top surface of the insulating thin film portion to be covered, so that the first set of electrodes has a height h a = h b -δ and is insulative with at least one thin film electrode layer having electrodes and a thin film in the electrode means are making the entire area planar layer of thickness h b.

本発明の目的、および、その他の利点と特徴は、本発明による、以下の電極手段の製造方法によって達成される。すなわち、この製造方法は、
厚さｈａを有する導電材料から成る平面層を基板上に被着する段階と、
導電材料から成る平面層をパターン化して、幅ｗａ、厚さｈａを有する第１組の帯状電極を形成する段階であり、パターン化処理で形成される電極間の凹所によって相互に離隔した電極となる前記段階と、
導電材料の部分を除去し、第１組の帯状電極の間の基板の表面を露出させる段階であって、第１組の平行電極は、電極間の凹所の幅に等しく、かつ、ｗａと同等以上の距離ｄだけ離れている段階と、
第１組の電極の少なくとも側縁を覆う電気絶縁材料から成る薄膜を形成する段階と、
第１組の電極の側縁を覆う絶縁性薄膜の間の凹所に導電材料を被着させて、電極層が電極手段における全域平面層として得られるように、幅ｗｂ、厚さｈｂを有する第２組の電極を形成する段階とによって特徴づけられる。 The object of the present invention and other advantages and features are achieved by the following method for manufacturing electrode means according to the present invention. That is, this manufacturing method
Depositing a planar layer of conductive material having a thickness ha on a substrate;
Patterning a planar layer of conductive material to form a first set of strip electrodes having a width w a and a thickness h a , separated from each other by recesses between the electrodes formed by the patterning process; Said stage resulting in an electrode;
Removing a portion of the conductive material to expose the surface of the substrate between the first set of strip electrodes, wherein the first set of parallel electrodes is equal to the width of the recess between the electrodes and w a A distance d equal to or greater than
Forming a thin film of an electrically insulating material covering at least the side edges of the first set of electrodes;
A conductive material is deposited in the recesses between the insulating thin films covering the side edges of the first set of electrodes, so that the electrode layer is obtained as a global planar layer in the electrode means, the width w b and the thickness h b Forming a second set of electrodes having:

本発明方法の好適例では、第１組の電極と、基板の露出面の両者を覆う全域層として絶縁性薄膜が形成され、第２組の電極に対する導電材料が、第１組の電極の間の凹所内、および、絶縁性薄膜の上に被着され、第２組の電極の上面が、第１組の電極を覆う絶縁性薄膜と面一になるように薄膜電極層が平坦化される。   In a preferred embodiment of the method of the present invention, an insulating thin film is formed as a whole area layer covering both the first set of electrodes and the exposed surface of the substrate, and the conductive material for the second set of electrodes is between the first set of electrodes. The thin film electrode layer is flattened so that the upper surface of the second set of electrodes is flush with the insulating thin film covering the first set of electrodes. .

本発明方法のその他の好適例では、第１組の電極および基板の露出面を覆う全域層として前記絶縁性薄膜が形成され、第２組の電極に対する導電材料が、第１組の電極の間の凹所内、および、絶縁性薄膜の上に被着され、第１組の電極を覆う絶縁性薄膜が除去されて、電極の上面を露出し、両組の電極の上面、および、絶縁性薄膜の上縁が、全て、薄膜電極層の上面と面一になるように、薄膜電極層が平坦化される。   In another preferred embodiment of the method of the present invention, the insulating thin film is formed as a whole area layer covering the first set of electrodes and the exposed surface of the substrate, and the conductive material for the second set of electrodes is between the first set of electrodes. The insulating thin film that is deposited in the recess and on the insulating thin film and covers the first set of electrodes is removed to expose the upper surfaces of the electrodes, and the upper surfaces of both sets of electrodes and the insulating thin film The thin film electrode layer is flattened so that all the upper edges are flush with the upper surface of the thin film electrode layer.

本発明方法のその他の好適例では、第１組の電極と、基板の露出面の両者を覆う全域層として絶縁性薄膜を形成し、凹所の底部にある絶縁性薄膜を除去し、第１組の電極を基板位置まで覆う絶縁性薄膜のみを残して、基板の表面を露出させ、第２組の電極の導電材料を凹所内に被着させ、第２組の薄膜電極層の上面、および、第１組の電極を覆う絶縁性薄膜の表面が、全て、薄膜電極層の上面と面一になるように、薄膜電極層を平坦化する。   In another preferred embodiment of the method of the present invention, an insulating thin film is formed as a whole area layer covering both the first set of electrodes and the exposed surface of the substrate, the insulating thin film at the bottom of the recess is removed, and the first Leaving only the insulating thin film covering the set of electrodes to the substrate position, exposing the surface of the substrate, depositing the conductive material of the second set of electrodes in the recesses, the upper surface of the second set of thin film electrode layers, and The thin film electrode layer is flattened so that the entire surface of the insulating thin film covering the first set of electrodes is flush with the upper surface of the thin film electrode layer.

本発明方法の好適例では、基板上に形成された１つの薄膜電極層を覆って、薄膜電極層に接触する、機能媒体から成る全域層を被着させ、次いで、基板上に電極層を形成するために用いる操作と同様な操作によって、第２の電極層を機能媒体から成る全域層に、直接、形成する。次いで、好適には、機能媒体の全域層に形成された薄膜電極層を覆う、基板または背面体を設けることができる。   In a preferred embodiment of the method of the present invention, a whole-area layer made of a functional medium is applied to cover the thin film electrode layer formed on the substrate and is in contact with the thin film electrode layer, and then the electrode layer is formed on the substrate. The second electrode layer is formed directly on the whole area layer made of the functional medium by the same operation as that used for the above. Next, a substrate or a back body that covers the thin film electrode layer formed on the whole area layer of the functional medium can be preferably provided.

本発明方法では、電極手段の電極を成す導電材料および／または基板材料を、表面酸化に適する材料として選択し、かつ、適宜少なくとも１つの酸化プロセスでいずれかの表面を酸化することによって絶縁性薄膜を形成するのが好ましい。   In the method of the present invention, an insulating thin film is selected by selecting a conductive material and / or a substrate material constituting an electrode of the electrode means as a material suitable for surface oxidation, and appropriately oxidizing one of the surfaces by at least one oxidation process. Is preferably formed.

最後に、上記目的、ならびにさらなる利点および特徴は、各電極手段の電極がそれぞれの電極層に設けられ、電極手段の電極がすべてほぼ同じ幅ｗを有し、各手段の電極は、厚さδの絶縁性薄膜によって互いに電気的に絶縁され、δの大きさは幅ｗの数分の一であり、ｗの最小値がプロセスで制限される最小輪郭サイズｆと同程度になることによって、それに対する機能媒体の機能素子の充填率が１に近づき、機能素子の数が、電極手段の間に挟持された機能媒体の全面積Ａ、および前記プロセスで制限される最小輪郭サイズｆによって定められる最大値に近づき、前記最大値はａ／ｆ２によって定められることを特徴とする装置による本発明によって達成される。 Finally, the above objects, as well as further advantages and features, are that the electrodes of each electrode means are provided in respective electrode layers, all of the electrodes of the electrode means have approximately the same width w, and the electrodes of each means have a thickness δ Are electrically insulated from each other by the insulating thin film, and the size of δ is a fraction of the width w, and the minimum value of w is about the same as the minimum contour size f limited by the process. The filling ratio of the functional elements of the functional medium to 1 approaches 1, and the number of functional elements is the maximum determined by the total area A of the functional medium sandwiched between the electrode means and the minimum contour size f limited by the process Approaching the value, the maximum value is achieved by the invention by means of a device characterized in that it is defined by a / f 2 .

最後に、前記目的、および、その他の利点と特徴は、前記装置のマトリックス・アドレス指定可能な配列を構成する機能素子に対する受動マトリックス・アドレス指定を実行するための本発明装置における本発明電極手段の使用、および、前記装置のマトリックス・アドレス指定可能な配列を構成する機能素子に対する能動マトリックス・アドレス指定を実行するために、各機能素子が少なくとも１つの能動切換構成部品に接続される、本発明装置における本発明電極手段の使用による本発明によって達成される。   Finally, the object and other advantages and features of the inventive electrode means in the inventive device for performing passive matrix addressing for the functional elements comprising the matrix-addressable array of the device. The device according to the invention wherein each functional element is connected to at least one active switching component for performing use and active matrix addressing for the functional elements comprising the matrix-addressable array of the device This is achieved by the present invention through the use of the electrode means of the present invention in

本発明は、添付の図面を併用し、電極手段およびその製造方法の以下の例示的な実施例の説明、ならびに装置の実施例の説明を読むことによって、より深く理解されるであろう。   The present invention will be better understood by reading the following description of exemplary embodiments of electrode means and methods of making the same and the description of embodiments of the apparatus in conjunction with the accompanying drawings.

次に、本発明による電極手段における電極層の様々な実施例の製造を例示する図１から５を参照しながら、本発明による電極手段を説明する。これらの図は極めて概略的で、本発明による電極手段における電極層の製造段階および構造を説明するのに必要とされる十分な数の帯状電極を示しているにすぎないことに留意されたい。   The electrode means according to the invention will now be described with reference to FIGS. 1 to 5 illustrating the manufacture of various embodiments of electrode layers in the electrode means according to the invention. It should be noted that these figures are very schematic and only show a sufficient number of strip electrodes required to explain the production steps and structure of the electrode layers in the electrode means according to the invention.

本発明による電極手段は、勿論、この種のものであって、電極εが、その間にあり、その中の電極に接触する機能媒体の全域層３に直面する２つの電極層Ｌ１およびＬ２を備える。第２の電極層２は、勿論、前述したのと同様の段階および実施例で製造することができ、適切に配置し、適切な方法で、第１の電極層Ｌ１および機能媒体の全域層３により組み立てることができる。これについては、電極手段ＥＭの２つの好ましい実施例と、どのようにして電極手段の当該実施例を積層して、本発明による複数の電極手段を備えた容量構造体を形成できるかということを参照しながら、以下にさらに説明する。   The electrode means according to the invention is of course of this kind, in which the electrode ε comprises two electrode layers L1 and L2 facing the global layer 3 of the functional medium in between and in contact with the electrodes therein. . The second electrode layer 2 can, of course, be produced in the same stages and embodiments as described above, arranged appropriately and in an appropriate manner with the first electrode layer L1 and the functional medium global layer 3. Can be assembled. In this regard, two preferred embodiments of the electrode means EM and how the embodiments of the electrode means can be stacked to form a capacitive structure with a plurality of electrode means according to the present invention. Further description will be given below with reference.

図２ａにおいて、任意の材料で構成することができるが、いずれの場合も絶縁性であるか、または少なくとも１つの絶縁性表面を有する必要がある基板に導電材料の層εを設ける。この層εを、場合によっては、基板７の絶縁性表面に設けることが可能である。図２ｂに示される第２の段階において、基板７を覆う全域層として設けられた導電材料εが、その間に凹所８を形成するように距離ｄだけ離された第１組Ｅａの電極を形成する平行帯状電極εａにパターン化される。例えば、従来のフォトミクロリソグラフィを用いたり、フォトマスクを使用し、続くエッチングでパターン化する場合は、パターン化処理で得ることができる電極εａの幅ｗは、大きさｆのプロセスで制限される最小輪郭に限定されることが理解されるであろう。次いで、ｆの値は、０．１５μｍ以下の範囲になり、これは電極εａの最小幅、ならびにその間の凹所８の幅に対応する。 In FIG. 2a, a layer of conductive material ε is provided on a substrate that can be composed of any material, but in any case must be insulative or have at least one insulative surface. This layer ε can optionally be provided on the insulating surface of the substrate 7. In the second stage shown in FIG. 2b, the conductive material ε provided as a global layer covering the substrate 7 has electrodes of a first set E a separated by a distance d so as to form a recess 8 therebetween. It is patterned into parallel strip-like electrodes epsilon a forming. For example, using a conventional photo microlithography, when using a photomask is patterned in a subsequent etching, the width w of the electrodes epsilon a, which can be obtained by the patterning process is limited by the process of the magnitude f It will be understood that this is limited to a minimum contour. Then, the value of f will become the range 0.15 [mu] m, which is the minimum width of the electrode epsilon a, and corresponds to the width of the intervening recesses 8.

図２ｃに示される第３の処理段階において、帯状電極εａ、および基板７の露出部が、任意の好適な処理、例えば化学蒸着、吹付けなどによって被着または形成される絶縁材料の薄膜６によって被覆される。当業者に知られているように、次いで、この絶縁層６を、極端に薄く、例えば数ナノメートルの範囲の厚さにし、実際、電極εａの幅ｗａに比べて非常に小さい厚さδとすることができる。 In the third processing step shown in FIG. 2c, the strip electrode εa and the exposed portion of the substrate 7 are covered by a thin film 6 of insulating material that is deposited or formed by any suitable process, such as chemical vapor deposition, spraying, etc. Covered. As known to those skilled in the art, then, the insulating layer 6, extremely thin, for example, to a thickness in the range of a few nanometers, in fact, very small thickness as compared to the width w a of the electrodes epsilon a It can be set as δ.

図２ｄに示される第４の処理段階において、電極εａおよび基板７を被覆する絶縁層６を除去し、この除去を、電極εａのパターン化に用いた処理と異なる処理によって、あるいは好適な処理の組合せによって行うことができるが、従来、好ましい処理は、続くエッチングを伴うフォトミクロリソグラフィである。次いで、図２ｂに示される段階に使用された対応するフォトマスクを使用することが可能であり、フォトマスクは電極εａの幅ｗａ、および適宜その間の凹所８の幅ｄに合わせられる。第４の処理段階の後で、図２ｄに示されるような構造体が得られる。薄膜層のなかで残っている唯一の部分は、帯状電極εａの側方に沿って伸びるその壁部６ａである。 In the fourth process stage shown in FIG. 2d, to remove the insulating layer 6 covering the electrodes epsilon a and the substrate 7, the removal, by a process which is different from the processes that used to pattern electrodes epsilon a, or suitable Conventionally the preferred process is photomicrolithography with subsequent etching, although it can be done by a combination of processes. It is then possible to use the corresponding photomask used in the stage shown in FIG. 2b, which is adjusted to the width w a of the electrode ε a and, if appropriate, the width d of the recess 8 therebetween. After the fourth processing stage, a structure as shown in FIG. 2d is obtained. The only part that remains among the thin film layers is its wall portion 6a extending along the side of the strip electrodes epsilon a.

図２ｅに示される第５の処理段階において、いずれの場合も電極組Ｅａに使用されるものと同じでありうる他の導電材料εを、電極εａ間の凹所８に設ける。勿論、電極εａと凹所８の両方を覆う全域層にこの導電材料εを設けることも可能であるが、ここに示される図では、主に凹所のみを充たすために被着する。この被着は、図２ａにおける層εの被着と同様の方法、すなわち蒸気蒸着、吹付けなどによって行うことができる。 In a fifth process step shown in FIG. 2e, any of the other conductive material that may be the same as that used in the electrode set E a epsilon case, provided in a recess 8 between the electrodes epsilon a. Of course, it is also possible the entire layer covering both the electrodes epsilon a and recesses 8 providing the conductive material epsilon, in the view shown herein mainly deposited to fill the only recess. This deposition can be carried out by a method similar to the deposition of the layer ε in FIG. 2a, ie vapor deposition, spraying, etc.

最後に、図２ｆは、第１組Ｅａの電極εａの間にあり、絶縁性薄膜６の絶縁壁部６ａによってそれから電気的に絶縁される第２の電極組Ｅｂの帯状電極εｂを形成するように、導電材料εを絶縁壁部６ａの高さまで除去する平坦化段階を示す図である。図２ｅに例示される処理段階に対する凹所８ａは、ケーシング型と見なすことが可能で、任意の好適なケーシング法により導電材料εをそのなかに設けることが可能である。 Finally, FIG. 2f is a strip electrode ε b of the second electrode set E b that is between the electrodes ε a of the first set E a and is electrically insulated therefrom by the insulating wall 6a of the insulating thin film 6. It is a figure which shows the planarization step which removes the electrically-conductive material (epsilon) to the height of the insulating wall part 6a so that may be formed. The recess 8a for the processing stage illustrated in FIG. 2e can be considered as a casing mold, and the conductive material ε can be provided therein by any suitable casing method.

本発明による電極手段に使用され、図２ｆに概略的に例示されている電極層の得られる実施例を図６ａの平面図に示す。ここで、電極層Ｌは、基板７に設けられた複数の帯状平行電極εａ、εｂを備える。電極εａは、図２ｂのパターン化段階から得られる電極εａの第１組Ｅａに属するものと考えることができ、前者間の電極εｂは、図２ｅおよび２ｆに示される処理段階から得られる電極の第２組Ｅｂに属するものと見なすことができる。ここで、２つの電極εａ間の距離をｄ、電極εａの幅をｗａ、電極εｂの幅をｗｂとする。ここで、ｗａ、ｗｂおよびｄの値はすべて同程度で、ほぼ同様の大きさを有し、その最小値は、図２ｂの構造体を得るためのパターン化処理で得ることができるプロセスで制限される最小輪郭ｆの値によって与えられることになる。同時に、電極εｂとεａの間の絶縁壁部６ａの厚さδは、ｆによって制約されず、ナノメートル・スケールまでの厚さを有することができ、唯一の制約は、電極εａとεｂの間の電気的故障および絶縁破壊を防ぐ絶縁性薄膜を設けることである。すなわち、必要に応じて電極を整合する基板７の表面も電気絶縁性を有するとすれば、すべての平行帯状電極εａ、εｂは、互いに電気的に絶縁されることになる。図６ｂに示される図６ａの平面図の断面は、さらなる説明は不要であるが、両電極εａ、εｂ、および絶縁壁部６ａの高さがｈであること、また式ｄ＝ｗｂ＋２δが成立することに留意すべきである。電極間の距離ｄをｗａ＋２δに選定すれば、電極εａ、εｂの幅が同じで、値ｗに等しくなり、すべての電極εａ、εｂは、同じ断面積を有し、同一の導電材料εで構成されれば、同じ導電特性を有する。 An example of the resulting electrode layer used in the electrode means according to the invention and schematically illustrated in Fig. 2f is shown in the plan view of Fig. 6a. Here, the electrode layer L includes a plurality of strip-like parallel electrodes ε a and ε b provided on the substrate 7. The electrode ε a can be considered to belong to the first set E a of electrodes ε a obtained from the patterning step of FIG. 2b, and the former electrode ε b is derived from the processing steps shown in FIGS. 2e and 2f. It can be regarded as belonging to the second set of electrodes Eb obtained. Here, the distance between the two electrodes epsilon a d, the width of the electrode epsilon a w a, the width of the electrode epsilon b and w b. Here, the values of w a , w b and d are all about the same and have substantially the same size, and the minimum value thereof can be obtained by the patterning process for obtaining the structure of FIG. 2b. Is given by the value of the minimum contour f limited by. At the same time, the thickness δ of the insulating wall 6a between the electrodes ε b and ε a is not constrained by f and can have a thickness up to the nanometer scale, the only constraint is that the electrodes ε a and it is to provide an insulating thin film preventing electrical faults and breakdown between the epsilon b. That is, if the surface of the substrate 7 that aligns the electrodes as necessary also has electrical insulation, all the parallel strip electrodes ε a and ε b are electrically insulated from each other. The cross section of the plan view of FIG. 6a shown in FIG. 6b does not require further explanation, but the height of both electrodes ε a , ε b and the insulating wall 6a is h, and the formula d = w b Note that + 2δ holds. If selected distance d between the electrodes w a + 2.delta., An electrode epsilon a, the width of the epsilon b is the same, equal to the value w, all electrodes epsilon a, epsilon b have the same cross-sectional area, the same Of the conductive material ε, the same conductive characteristics are obtained.

達成可能な充填率に関して説明した、電極層Ｌを含む電極手段ＥＭの利点を、図１０ａに示される本発明による装置の説明と併せて以下に説明する。   The advantages of the electrode means EM comprising the electrode layer L described with respect to the achievable filling factor are described below in conjunction with the description of the device according to the invention shown in FIG. 10a.

図３ａおよび３ｂは、本発明による電極手段ＥＭにおける電極層Ｌの第２の実施例を製造するための処理段階を示す図である。図３ａに示される処理段階は、すでに所定の位置にある絶縁性薄膜６を有する、図２ｃに示される構造体を開始点とする。図３ａに示されるように、ここでも電極εａの導電材料と同じでありうる導電材料εを、任意の好適な方法によって図２ｃの凹所８に被着し、次いで平坦化段階を実施して、本発明による電極層Ｌの第２の実施例に符合する、図３ｂに例示される構造体を得る。この実施例において、第１組の電極εａは、電極εａの側縁に沿う部分６ａ、その上面の部分６ｃ、ならびに凹所８の底部の部分６ｂを形成する絶縁性薄膜６によって被覆され、次に、その上面が、電極εａを覆う絶縁性薄膜６の部分６ｃと面一になる導電材料εによって被覆される。図７の断面に示されるこの第２の実施例に関し、電極６ａは、その上に設けられる任意の接触材料とオーム接触していないが、絶縁性薄膜６は、電極εｂと接触材料の間の容量性結合を防ぐものではないことに留意すべきである。したがって、本発明による電極層Ｌのこの実施例は、電極εａおよびεｂが、容量性結合のみを必要とする雰囲気で使用される用途に適することになる。さらに、電極εｂの高さｈｂは、絶縁性薄膜６の厚さδに対応する量だけ、電極εａの高さｈａより小さくなることに留意すべきである。電極εａおよびεｂの両方に対して同じ電極断面を得るためには、これらの電極の高さｈｂが、平坦化段階の後にわずかｈａ−δになり、その上面が絶縁薄膜部６ｃと面一になる（図７参照）ことに対応して、電極εｂの幅ｗｂを相応に大きくする必要がある。 FIGS. 3a and 3b show the processing steps for producing a second embodiment of the electrode layer L in the electrode means EM according to the invention. The processing stage shown in FIG. 3a starts with the structure shown in FIG. 2c, which already has the insulating film 6 in place. As shown in FIG. 3a, a conductive material ε, which again may be the same as the conductive material of electrode εa, is deposited in any suitable manner in the recess 8 of FIG. 2c, and then a planarization step is performed. Thus, the structure illustrated in FIG. 3 b is obtained, which corresponds to the second embodiment of the electrode layer L according to the invention. In this embodiment, the first set of electrodes ε a is covered with an insulating thin film 6 forming a portion 6 a along the side edge of the electrode ε a , a top portion 6 c thereof, and a bottom portion 6 b of the recess 8. , then the upper surface is coated with a conductive material epsilon become part 6c flush insulating thin film 6 covering the electrodes epsilon a. With respect to this second embodiment shown in cross section in FIG. 7, the electrode 6a is not in contact any of the contact material and the ohmic provided thereon, an insulating film 6, between the contact material and the electrode epsilon b It should be noted that this does not prevent capacitive coupling. Thus, this embodiment of the electrode layer L according to the present invention would be suitable for applications in which the electrodes ε a and ε b are used in an atmosphere that requires only capacitive coupling. Furthermore, the height h b of electrodes epsilon b by an amount corresponding to the thickness δ of the insulating thin film 6, it should be noted that smaller than the height h a of the electrodes epsilon a. To obtain the same electrode cross-section for both electrodes epsilon a and epsilon b, the height h b of these electrodes becomes slightly h a - [delta after planarization step, the upper surface insulating film portion 6c Accordingly, the width w b of the electrode ε b needs to be increased correspondingly (see FIG. 7).

本発明による電極層Ｌの第３の実施例を製造するための処理段階を図４ａおよび４ｂに示す。図４ａは、図２ｃに示される構造体を開始点とし、基板７および電極εａを全体に覆う絶縁性薄膜６が設けられる。ここで、図２ｃの凹所８を充たして覆う導電材料εが被着され、図４ｂに示される電極を形成することを目的とする図４ａの構造体が得られる。導電材料εは、勿論、先述の電極εに使用されるものと同じでありうる。ここで、平坦化段階を行い、電極εａを覆う絶縁性薄膜６の部分、ならびに過剰の電極材料を除去し、図４ｂに示されるように、すべて互いに面一で、かつ絶縁性薄膜６の壁部６ａの上面と面一になる電極層の表面に露出された電極εａおよびεｂを残す。ここで、この第３の実施例は、図８の断面に例示されているものに対応し、すべての電極εａおよびεｂが上面を露出しているため、その上に設けられる接触子または機能材料に対する容量性かつオーム結合に好適であることがわかる。電極εａ、εｂの最小幅ｗａおよびｗｂに関する考慮もここでは有効である。さらに、電極εａの高さｈａは、薄膜６の部分６ｂの厚さδに対応する量δだけ、電極εｂの高さｈｂと異なることがわかる。これは、先述のように、例えば、電極εａおよびεＢＧＡ同じ導電性を有する導電材料で構成される場合に、同じ導電容量を得るためにそうすることが望ましい場合に、断面が等しい電極εａ、εｂを得るために、パターン化処理において電極εａ間の距離を大きくしなければならないことを示している。任意の好適な手段、例えば化学的機械的研磨、制御エッチングまたは制御ミクロ研磨処理によって平坦化を容易に行うことができる。 Process steps for producing a third embodiment of the electrode layer L according to the invention are shown in FIGS. 4a and 4b. 4a is provided with an insulating thin film 6 that covers the substrate 7 and the electrode εa as a whole, starting from the structure shown in FIG. 2c. Here, the conductive material ε filling and covering the recess 8 of FIG. 2c is deposited, resulting in the structure of FIG. 4a intended to form the electrode shown in FIG. 4b. The conductive material ε can of course be the same as that used for the electrode ε described above. Here was smoothened stage, part of the insulating thin film 6 covering the electrodes epsilon a, and to remove excess electrode material, as shown in Figure 4b, all flush with one another, and the insulating thin film 6 leaving the exposed electrode epsilon a and epsilon b on the surface of the top and become flush electrode layer of the wall portion 6a. Here, this third embodiment corresponds to that illustrated in the cross section of FIG. 8, and since all the electrodes ε a and ε b expose the upper surface, a contact provided on the upper surface or It turns out that it is suitable for the capacitive and ohmic coupling to the functional material. Consideration regarding the minimum widths w a and w b of the electrodes ε a and ε b is also valid here. Furthermore, the height h a of the electrodes epsilon a by an amount δ corresponding to the thickness δ of the portion 6b of the thin film 6, it is understood that the different height h b of electrodes epsilon b. This is because, as previously described, for example, if made of a conductive material having an electrode epsilon a and εBGA same conductivity, when doing so in order to obtain the same conductive capacity is desired, cross-section equal electrode epsilon a , Ε b indicates that the distance between the electrodes ε a must be increased in the patterning process. Planarization can be facilitated by any suitable means, such as chemical mechanical polishing, controlled etching or controlled micropolishing processes.

最後に、図５ａおよび５ｂは、本発明による電極層の第４の実施例を製造するための、図２ｂまたは図２ｃの処理段階から導かれる処理段階を示す図である。出発点が図２ｂであれば、これは、電極構造体εａが好適な特性の導電材料、例えばチタニウムまたはアルミニウムのような金属から構成される場合は、それらを選択的に酸化して、図５ａに示すように、縁部または壁部６ａおよび上面部６ｃで電極を覆う絶縁性薄膜６を形成できることを示すものである。しかし、図５ａに示される処理段階も、図２ｃに示される状況から出発することが可能で、絶縁性薄膜層の基板を被覆している箇所、すなわち凹所８内をエッチング除去し、絶縁性薄膜６の部分６ａおよび６ｃによって被覆される電極εａのみを残す必要があることを示す。しかし、第２のマスキング・段階の使用を伴い、処理コストを増加させることになる。電極εｂに対する導電材料εを被着する前に電極εａの選択的酸化を利用することによって、電極εａを覆う絶縁性薄膜６を設けるより安価な方法が得られる。導電材料εを電極εａの間の凹所８に被着し、次いで、勿論、前述のように絶縁壁部６ａによってそこから隔離させた後、図５ｂに示される平坦化段階で過剰の導電材料εを除去して、図５ｂに示される壁部６ａの間の凹所８に電極εｂを形成し、直接接触する基板７の絶縁表面をそれによって覆う。 Finally, FIGS. 5a and 5b show the processing steps derived from the processing steps of FIG. 2b or 2c for producing a fourth embodiment of the electrode layer according to the invention. If the starting point is a FIG. 2b, which is the conductive material of the electrode structure epsilon a is preferred characteristics, for example, if made of a metal such as titanium or aluminum is selectively oxidized to them, FIG. As shown to 5a, it shows that the insulating thin film 6 which covers an electrode with the edge or wall part 6a and the upper surface part 6c can be formed. However, the processing stage shown in FIG. 5a can also start from the situation shown in FIG. 2c, where the insulating thin film layer covering the substrate, i.e. the recess 8 is etched away and the insulating properties are shown. It indicates that it is necessary to leave only the electrode epsilon a, which is covered by portions 6a and 6c of the thin film 6. However, the use of a second masking step increases processing costs. The conductive material epsilon for electrode epsilon b by utilizing the selective oxidation of the electrodes epsilon a prior depositing, cheaper way than making the insulating thin film 6 covering the electrodes epsilon a is obtained. The conductive material epsilon deposited on the recess 8 between the electrodes epsilon a, then course, after isolated therefrom by the insulating wall portion 6a, as described above, excess conductive in planarization step shown in FIG. 5b removing material epsilon, the electrode epsilon b is formed in the recess 8 between the wall portions 6a shown in FIG. 5b, the insulating surface of the substrate 7 in direct contact covered by it.

この第４の実施例は、図９ａの平面図および図９ｂの断面に示されるものに対応し、そこからは、電極εａが高さｈａを有し、電極εｂが異なる高さｈｂを有することによって、電極εａ、εｂの断面積は、それぞれｗａ・ｈａおよびｗｂ・ｈｂとなり、これは、同じ幅ｗａ＝ｗｂ＝ｗを有する電極εａ、εｂを形成するためには、第１組Ｅａの電極εａの間の距離ｄを図２ｂに示されるパターン化段階で調整しなければならないことを示している。ここで、絶縁性薄膜６は、部分６ｃで電極εｂの上面をも覆うため、これは、勿論、図９ａに示される電極層Ｌの第４の実施例を拘束して、その上に被着される任意の接触材料との容量性結合を生成することを示すものである。図９ａの平面図は、勿論、前者における電極εａが絶縁性薄膜部６ｃによって被覆されることを除いては、図６ａの平面図に示される実施例と類似している。 This fourth embodiment corresponds to that shown in the cross section of the plan view and Figure 9b in FIG. 9a, from there, the electrode epsilon a has a height h a, the height h of the electrode epsilon b is different by having a b, electrodes epsilon a, the sectional area of the epsilon b are each w a · h a and w b · h b becomes, this electrode epsilon a having the same width w a = w b = w, ε to form the b indicates that must the distance d between the electrodes epsilon a first set E a was adjusted by patterning step shown in FIG. 2b. Here, the insulating film 6, to cover also the upper surface portion 6c at the electrode epsilon b, which, of course, to restrain a fourth embodiment of the electrode layer L as shown in FIG. 9a, the thereon It shows the creation of capacitive coupling with any contact material that is applied. Plan view of Figure 9a, of course, except that the electrode epsilon a in the former are covered by the insulating thin film portion 6c, similar to the embodiment shown in the plan view of Figure 6a.

すでに上述したように、任意の好適な手段、例えば化学蒸着、吹付けまたはスパッタリングによって絶縁性薄膜６を被着することができるが、電極材料εおよび基板材料が酸化に適するものであれば、例えば熱酸化法によって絶縁性薄膜を形成して、図２ｃに示される構造体を得ることが可能である。これは、電極デバイスにおける電極材料に広く使用されるチタニウム、アルミニウムおよび銅のような材料を使用して金属材料として被着される電極材料に適用可能である。ここで、基板７が例えばシリコンで構成される場合は、電極εａで被覆されていない基板の箇所を同時に酸化して、その上にＳｉＯ２の絶縁層を形成することが可能である。また、すでに上述したように、これらの電極間の凹所に導電材料εを被着する前に、電極εａの選択的酸化によって、図５ａに示される絶縁性薄膜部を形成することが可能である。当該酸化法については当業者によく知られているため、ここではそれ以上の説明を行わない。 As already mentioned above, the insulating thin film 6 can be applied by any suitable means such as chemical vapor deposition, spraying or sputtering, but if the electrode material ε and the substrate material are suitable for oxidation, for example It is possible to form an insulating thin film by thermal oxidation to obtain the structure shown in FIG. 2c. This is applicable to electrode materials that are deposited as metallic materials using materials such as titanium, aluminum and copper that are widely used for electrode materials in electrode devices. Here, if the substrate 7 is formed of silicon for example, by oxidizing electrode epsilon a portion of the substrate that are not coated with the same time, it is possible to form an insulating layer of SiO 2 thereon. Moreover, as already mentioned above, before depositing the conductive material epsilon in the recess between the electrodes, by selective oxidation of the electrodes epsilon a, it can form an insulating thin film portion shown in Figure 5a It is. Since this oxidation method is well known to those skilled in the art, no further explanation will be given here.

図１０ａは、本発明による電極手段における第１の電極層Ｌ１の実施例で、電極１を被覆し、それと接触して設けられる機能媒体の全域層で被覆された実施例の断面を示す図である。図１０ｂは、第１の電極層の基板７に対応する背面体７’に設けられた電極を有する第２の電極層Ｌ２を示す図である。この電極層は、勿論、あらゆる点において、第１の電極層Ｌ１に類似し、第１の電極層Ｌ１および機能媒体である全域層を備えた機構に接合されて、本発明による集成電極手段ＥＭを形成する。その結果得られる後者の実施例が図１０ｃの断面に示されているが、ここでは第１の電極層Ｌ１が９０°回転し、第２の電極層は、その電極２が電極層Ｌ１の電極に交差または直交して配置されるように設けられる。得られる構造体は、機能媒体である全域層に接触し、それぞれの電極層Ｌ１、Ｌ２の交差電極１、２が重なる箇所に機能素子が定められる密な電極マトリックスを形成する。電極マトリックスの形態の電極手段の配置は、例えば、第１の電極層Ｌ２における選択電極１および第２の電極層における選択電極２に電圧を印加することによって、全域機能媒体の機能素子のマトリックス・アドレス指定を可能にする。これらの選択電極が電場を交差し、または機能媒体３に対して電位差を加えることができ、アドレスされた機能素子におけるその物理的パラメータの、例えばそのインピーダンスの変化という形態の変化を含む。機能媒体が、以下に説明する分極性強誘電材料またはエレクトレット材料体であれば、図１０ｃに示されるデバイスを受動マトリックス・アドレス指定可能なメモリと見なすことができ、次いで第１および第２の電極層それぞれの電極に電圧を印加すると、交差電極１と２の間に形成された機能素子５が極性化され、それが、勿論、強誘電性体またはエレクトレット・メモリにおけるメモリ・セルになる。機能媒体がメモリ材料であるときのメモリ・セルに対するアドレス指定動作、例えば書込みおよび読取り動作と併用して駆動および制御については、当業者が容易に理解するように、電極を周辺ドライバおよび制御回路に接続しなければならないことを理解すべきである。図１０ｄは、電極手段を含むいくつかの当該デバイスをどのように積層して、機能媒体を有する複数の電極手段を形成し、容量デバイスを実現できるかを示す図である。ここで、不図示の周辺回路に適切に接続されているときに、それぞれ電極手段であるこの種のデバイスを個別に平行にアドレスすることができることが今や容易である。   FIG. 10a is a diagram showing a cross section of an embodiment of the first electrode layer L1 in the electrode means according to the present invention, in which the electrode 1 is covered and covered with a whole area layer of a functional medium provided in contact therewith. is there. FIG. 10b is a diagram showing a second electrode layer L2 having electrodes provided on the back body 7 'corresponding to the substrate 7 of the first electrode layer. This electrode layer is of course similar in all respects to the first electrode layer L1 and is joined to a mechanism comprising the first electrode layer L1 and a global layer which is a functional medium, and the assembled electrode means EM according to the invention. Form. The resulting latter embodiment is shown in the cross-section of FIG. 10c, where the first electrode layer L1 is rotated by 90 ° and the second electrode layer is an electrode whose electrode 2 is the electrode layer L1. Are arranged so as to cross or be orthogonal to each other. The resulting structure is in contact with the entire area layer, which is a functional medium, and forms a dense electrode matrix in which functional elements are defined at locations where the intersecting electrodes 1 and 2 of the electrode layers L1 and L2 overlap. The arrangement of the electrode means in the form of an electrode matrix is, for example, by applying a voltage to the selection electrode 1 in the first electrode layer L2 and the selection electrode 2 in the second electrode layer, thereby providing a matrix of functional elements in the global functional medium. Enable addressing. These selection electrodes can cross the electric field or apply a potential difference to the functional medium 3, including changes in the form of its physical parameters in the addressed functional element, for example a change in its impedance. If the functional medium is a polarizable ferroelectric material or electret material body as described below, the device shown in FIG. 10c can be regarded as a passive matrix addressable memory, and then the first and second electrodes When a voltage is applied to the electrodes of each layer, the functional element 5 formed between the crossed electrodes 1 and 2 is polarized, which of course becomes a memory cell in a ferroelectric or electret memory. For addressing operations on memory cells when the functional medium is memory material, for example, driving and controlling in conjunction with write and read operations, the electrodes are connected to peripheral drivers and control circuitry as will be readily understood by those skilled in the art. It should be understood that they must be connected. FIG. 10d is a diagram showing how several such devices including electrode means can be stacked to form a plurality of electrode means having a functional medium to achieve a capacitive device. Here, it is now easy to be able to individually address this type of device, each of which is an electrode means, in parallel when properly connected to a peripheral circuit (not shown).

本発明による電極手段の第２の実施例が図１１ａ〜１１ｄに示されており、ここでは、その製造における各種段階が示されている。図１１ａは、図２ｆに示されたものに対応し、基板７に設けられた第１の電極層Ｌ１の実施例を示す図である。ここで、機能媒体３の全域層を第１の電極層Ｌ１に塗布し、その電極に接触させる。この全域層を平坦化し、次いで、その上に第２の電極層Ｌ２が設けられているときの基板として使用する。これを行うための処理は、図２ａからｆに示される段階に類似し、得られる電極層Ｌ２は、背面体で覆われていないが、機能媒体３の第２の層がその上に被着される前に平坦化され、第３の電極層Ｌ３の被着に向けた基板を形成する。この処理を繰り返すことができ、ここで、図１１ｃに示すように、複数の電極手段ＥＭ１およびＥＭ２を有する積層構造体がどのようにして得られるかがわかる。しかし、本発明による電極手段を有するデバイスのこの容量実施例は、ここでは第１の電極手段の第２の電極層Ｌ２が、第２の電極手段ＥＭ２の第１の電極層Ｌ１を形成すること等の点において、図１０ｄに示されるものとは異なる。結果は、ｎ個の電極手段ＥＭ１からＥＭｎを有する積層デバイスにおいて、電極層の総数は、積層構造体における電極手段が基板または背面体７および７’によって互いに隔離されているときのように２ｎにならず、ｎ＋１になる。これにより、この種の容量実施例における完成構造体の寸法（厚さ）が低減されることになる。しかし、第２の電極手段から、最後から２番目の電極手段までの電極層は、すべてそのいずれかの側で機能媒体層３に接続することが可能であるため、この実施例ではすべての第２の電極手段のみ、例えば第１および第３の電極手段などにみをアドレスすることができる。   A second embodiment of the electrode means according to the invention is shown in FIGS. 11a to 11d, where the various stages in its manufacture are shown. FIG. 11a is a diagram showing an example of the first electrode layer L1 provided on the substrate 7 corresponding to the one shown in FIG. 2f. Here, the whole area layer of the functional medium 3 is applied to the first electrode layer L1 and brought into contact with the electrode. This whole area layer is flattened and then used as a substrate when the second electrode layer L2 is provided thereon. The process for doing this is similar to that shown in FIGS. 2a to f, and the resulting electrode layer L2 is not covered by the back body, but the second layer of the functional medium 3 is deposited thereon. A substrate is formed that is planarized before being deposited and directed to deposit the third electrode layer L3. This process can be repeated, where it can be seen how a laminated structure having a plurality of electrode means EM1 and EM2 is obtained, as shown in FIG. 11c. However, this capacitive embodiment of the device with electrode means according to the invention is here that the second electrode layer L2 of the first electrode means forms the first electrode layer L1 of the second electrode means EM2. Etc. differ from those shown in FIG. 10d. The result is that in a stacked device having n electrode means EM1 to EMn, the total number of electrode layers is 2n as when the electrode means in the stacked structure are separated from each other by the substrate or back body 7 and 7 '. It becomes n + 1. This reduces the size (thickness) of the completed structure in this type of capacitive embodiment. However, all of the electrode layers from the second electrode means to the last second electrode means can be connected to the functional medium layer 3 on either side thereof. Only two electrode means, for example the first and third electrode means, can be addressed.

第２の電極層Ｌ２を機能媒体に直接被着すると、例えば機能媒体の材料が融点の低い有機材料であり、第２の電極層Ｌ２が、ある種類の無機または金属材料の導体として被着されるときに特定の問題を生じるおそれがある。例えば、機能媒体が、ポリマーまたはコポリマーで構成された強誘電またはエレクトレット・メモリであるときは、この材料は２００℃付近の融点を有することになり、その金属蒸着、すなわちこの種の材料に金属被膜を設けると、その表層の材料が溶融するおそれがある。また、平行帯状電極形成するパターン化段階における次のエッチングは、この種の材料の特性にとって好ましくない。しかし、例えばポリマー材料の形態の機能的媒体に悪影響を与えるほどの高い熱応力を引き起こすことなく金属蒸着層を設けるための蒸着法を用いることが可能であることがわかった。例えば電子またはイオン・ビームを使用する様々な吹付けおよびスパッタリング法を、機能媒体に課さなければならない熱的制約条件に適合可能な熱量域で行うことができ、パターン化段階において特別な注意を払う場合も、例えば金属蒸着層をパターン化するためのイオン反応処理に高度に選択性を有する反応物質を使用することによって、機能媒体の材料の機能特性の劣化を避けることができる。すなわち、これには、第２の層Ｌ２の電極を形成するのに用いられる同材料の金属蒸着、およびそれに続くエッチングが必要であっても、機能媒体の層３を、続く第２の電極層の被着およびパターン化に向けた基板として採用することが可能になる。   When the second electrode layer L2 is directly applied to the functional medium, for example, the material of the functional medium is an organic material having a low melting point, and the second electrode layer L2 is applied as a conductor of a certain kind of inorganic or metal material. May cause certain problems. For example, if the functional medium is a ferroelectric or electret memory composed of a polymer or copolymer, this material will have a melting point around 200 ° C. and its metal deposition, ie a metal coating on this type of material. If it is provided, the surface layer material may be melted. Also, the next etching in the patterning step of forming parallel strip electrodes is not preferred for the properties of this type of material. However, it has been found that it is possible to use a vapor deposition method for providing a metal vapor deposition layer without causing high thermal stresses that would adversely affect the functional medium, for example in the form of a polymeric material. Various spraying and sputtering methods, for example using an electron or ion beam, can be performed in a calorimetric range compatible with the thermal constraints that must be imposed on the functional medium, paying special attention during the patterning stage Even in this case, for example, by using a highly selective reactant in the ion reaction treatment for patterning the metal vapor deposition layer, it is possible to avoid deterioration of the functional characteristics of the material of the functional medium. That is, even if this requires metal deposition of the same material used to form the electrode of the second layer L2, and subsequent etching, the layer 3 of the functional medium is followed by the second electrode layer. It can be employed as a substrate for deposition and patterning.

次に、図１２ａ、１２ｂおよび１２ｃに関連して、本発明に係わり、本発明の電極手段を含む装置について説明する。この説明から、いかにして本発明による電極手段が、この種の装置において、充填率を１に近づけることが可能であるかということも明らかになる。   Next, in connection with FIGS. 12a, 12b and 12c, an apparatus according to the invention and comprising the electrode means of the invention will be described. From this description it also becomes clear how the electrode means according to the invention can bring the filling factor close to 1 in this type of device.

機能媒体が全域層３に設けられ、本発明による電極手段ＥＭを形成する２つの電極層Ｌ１とＬ２の間に挟持される、マトリックス・アドレス指定可能なデバイスに限定される実施例における図１２ａの平面図に本発明による装置が示されている。使用される機能材料の種類に応じて、図６から９に示される実施例のいずれかでありうる第１の電極層Ｌ１は、電極層Ｌ２と同一であるが、それには、ここに示されるように、電極層Ｌ１の対応する電極１に対してある角度で、好ましくは垂直に配置された平行帯状電極２が設けられる。電極１および２が重なる場合は、機能素子５は、その間の機能媒体３に定められる。機能素子５は、半導電性無機または有機材料、または好ましくは有機物、例えばポリマーまたはコポリマーでありうる強誘電体またはエレクトレット体の如き、極性を帯び、ヒステリシスを示すことが可能な誘電体でありうる。後者の場合は、結合は容量性になり、図７または図９の断面に示される電極層Ｌの実施例の使用を可能にする。本発明による装置の実施例の以下の説明は、簡略化するために、好ましくはポリマーおよびコポリマーの形態の有機材料として選択される機能媒体を有するデータ記憶デバイス、特には強誘電データ記憶デバイスの実施例に限定される。しかし、本発明による装置の実施態様は、これに限定されず、他の可能性があることを当業者であればわかるであろう。さらに、理解しやすいように、図１２ａには、すべての駆動、感知および制御回路を示していないが、実用的な実施例において、シリコンをベースとしたＣＭＯＳ技術で実装し、これが同じ材料で構成される場合は基板７に設けることが可能である。次いで、すべての電極１および２を、当業者が十分に理解する方法で、ルーティングし、前記回路に接続することになる。   FIG. 12a in an embodiment limited to matrix-addressable devices in which a functional medium is provided in the global layer 3 and sandwiched between two electrode layers L1 and L2 forming the electrode means EM according to the invention. A top view shows the device according to the invention. Depending on the type of functional material used, the first electrode layer L1, which can be any of the embodiments shown in FIGS. 6 to 9, is identical to the electrode layer L2, which is shown here. Thus, there are provided parallel strip electrodes 2 arranged at an angle with respect to the corresponding electrode 1 of the electrode layer L1, preferably perpendicularly. When the electrodes 1 and 2 overlap, the functional element 5 is defined as the functional medium 3 therebetween. The functional element 5 may be a dielectric material that is polar and capable of exhibiting hysteresis, such as a semiconductive inorganic or organic material, or preferably a ferroelectric or electret body that may be an organic material, for example a polymer or copolymer. . In the latter case, the coupling becomes capacitive, allowing the use of the embodiment of the electrode layer L shown in the cross section of FIG. 7 or FIG. The following description of an embodiment of the apparatus according to the invention is for the sake of simplicity the implementation of a data storage device, in particular a ferroelectric data storage device, having a functional medium, preferably selected as organic material, preferably in the form of polymers and copolymers Limited to examples. However, those skilled in the art will recognize that the embodiments of the device according to the invention are not limited to this and that there are other possibilities. Furthermore, for ease of understanding, FIG. 12a does not show all the drive, sense and control circuits, but in a practical embodiment, it is implemented in silicon-based CMOS technology and is composed of the same material. In such a case, it can be provided on the substrate 7. All electrodes 1 and 2 will then be routed and connected to the circuit in a manner well understood by those skilled in the art.

すでに記載したように、線Ｘ−Ｘに沿ってとらえた図１２ａの装置の断面を示す図１２ｂを見ればよくわかるように、機能材料３は、電極層Ｌ１とＬ２の間に挟持されている。電極１と２の重複部分または交差部分では、機能媒体３、すなわち強誘電体にメモリ・セル５が定められ、それぞれ第１の電極層Ｌ１および第２の電極層Ｌ２の重複電極１および２に電圧を印加すると、メモリ・セル５におけるこの材料を初期状態から極性化することができる。勿論、ヒステリシスを示すことが可能である強誘電性メモリ材料３の極性状態を、そこに論理値を記憶するために永久的に設定することができ、かつ／または極性の符合（方向）を逆に切り換えることができ、その現象は、メモリ・セルの論理状態、すなわち二進０または二進１を検出するために、いわゆる破壊的読取り処理で生じさせることができる。しかし、読取りは、例えばメモリ・セル５を定める電極１および２に電圧を印加することによって読取りを行った後もセルの論理状態が変化せず、その極性を切り換えるほどの規模でないような非破壊的な場合もある。物理的な観点では、電極層Ｌ１およびＬ２の電極１、２の重複部分、ならびにその間に挟持され、メモリ・セル５を形成する強誘電体３をコンデンサ構造体と見なすことができ、この種の強誘電メモリは、一般に容量性データ記憶デバイスの種類として分類される。いずれの場合も、それぞれの電極層Ｌ１およびＬ２は、厚さδが電極εａおよびεｂの幅ｗのわずか数分の一で、最も好ましくは最小工程限定または工程規定特徴ｆに対応する絶縁材料の非常に薄い膜６によってのみ分離されるため、本発明による電極手段ＥＭは、充填率を１まで増加させることが可能であることがわかるであろう。いずれの場合も、電極εａおよびεｂの幅ｗａおよびｗｂは異なっていてもよいが、ｗａ〜ｗｂとして、実用的な幅は同じ値ｗを有するものと見なすことができることに留意されたい。 As already described, the functional material 3 is sandwiched between the electrode layers L1 and L2, as can be seen by looking at FIG. 12b showing a cross section of the device of FIG. 12a taken along line XX. . At the overlapping or intersecting portion of the electrodes 1 and 2, a memory cell 5 is defined in the functional medium 3, that is, the ferroelectric, and the overlapping electrodes 1 and 2 of the first electrode layer L1 and the second electrode layer L2, respectively. When a voltage is applied, this material in the memory cell 5 can be polarized from its initial state. Of course, the polarity state of the ferroelectric memory material 3 that can exhibit hysteresis can be set permanently to store logic values therein and / or the polarity sign (direction) is reversed. The phenomenon can occur in a so-called destructive read process in order to detect the logic state of the memory cell, ie binary 0 or binary 1. However, the read is non-destructive, such that the cell logic state does not change after reading, for example by applying a voltage to the electrodes 1 and 2 defining the memory cell 5, and the polarity is not switched. It may be a case. From a physical point of view, the overlapping parts of the electrodes 1 and 2 of the electrode layers L1 and L2 and the ferroelectric 3 sandwiched between them and forming the memory cell 5 can be regarded as a capacitor structure. Ferroelectric memories are generally classified as a type of capacitive data storage device. In either case, each of the electrode layers L1 and L2, the thickness δ is in just a fraction of the width w of the electrodes epsilon a and epsilon b, and most preferably corresponds to the minimum step limited or steps defined feature f insulation It will be seen that the electrode means EM according to the invention can increase the filling factor to 1 because it is separated only by a very thin membrane 6 of material. In any case, the widths w a and w b of the electrodes ε a and ε b may be different, but as w a to w b , the practical width can be regarded as having the same value w. Please keep in mind.

これは、図１２ｃに示されるように、４つのメモリ・セル５１から５４を含む平面部４を考えればよくわかる。電極間の絶縁壁６ａが占める領域は、セル５１から５４の領域を定め、電極層Ｌ１、Ｌ２における電極自体は、４ｆ２＋８ｆδ＋４δ２になる。これは、δがｆ、または電極１、２の幅ｗの数分の一にすぎないため、本発明による装置において充填率が１に近づくことを示し、電極層Ｌ１とＬ２の間に挟持される機能媒体３の領域のほぼ１００％が機能素子またはセルによって占められ、その最小サイズがｆ２になることを意味する。例えば、ｆ〜ｗを１に設定し、δ＝０．０１ｆとすれば、平面部の領域が４＋８・０．０１＋０．０００４〜４．０８になり、充填率が４／４．０８＝０．９８、すなわち８９％になる。アクセス可能な機能媒体の面積をＡとした場合のマトリックスにおける機能素子またはセル５の最大数は、本発明による装置においてはＡ／ｆ２に近くなる。例えば、適用される設計規則がｆを０．２μｍに設定し、機能媒体３の面積Ａを１０６μｍ、すなわち０．９８・１０６／０．２２＝２４．５・１０６に設定する場合は、１ビットを記憶するメモリ・セルとしてアドレス指定可能な機能素子３を設けることが可能であり、記憶密度が約２５Ｍビット／ｍｍ２であることが示される。従来技術で知られる電極を最小工程限定特徴ｆによって定められる距離ｄだけ離す場合は、図１０ｃに示される平面部４は、１つのセル５のみを含むため、充填率が０．２５から２５％になるが、勿論、達成可能なセルの最大数は、本発明による電極手段ＥＭを使用したときに達成することができる数の１／４になる。 This is because, as shown in FIG. 12c, seen well given the flat portion 4 comprising 5 4 four memory cells 5 1. Region occupied by the insulating walls 6a between the electrodes defines a region from the cell 5 1 5 4, the electrode itself in the electrode layer L1, L2 will 4f 2 + 8fδ + 4δ 2. This means that δ is only f or a fraction of the width w of the electrodes 1 and 2, so that the filling rate approaches 1 in the device according to the invention and is sandwiched between the electrode layers L1 and L2. that almost 100% of the area of functional medium 3 is occupied by the functional element or cell, means that the minimum size is f 2. For example, if f to w are set to 1 and δ = 0.01 f, the area of the plane portion is 4 + 8 · 0.01 + 0.0004 to 4.08, and the filling rate is 4 / 4.08 = 0. 98, or 89%. The maximum number of functional elements or cells 5 in the matrix, where A is the area of the accessible functional medium, is close to A / f 2 in the device according to the invention. For example, the applied design rule sets f to 0.2 μm and sets the area A of the functional medium 3 to 10 6 μm, that is, 0.98 · 10 6 /0.2 2 = 24.5 · 10 6 . In this case, it is possible to provide a functional element 3 which can be addressed as a memory cell storing 1 bit, indicating a storage density of about 25 Mbit / mm 2 . If the electrodes known from the prior art are separated by a distance d determined by the minimum process limiting feature f, the plane part 4 shown in FIG. 10c contains only one cell 5, so that the filling rate is between 0.25 and 25%. However, of course, the maximum number of cells that can be achieved is ¼ of the number that can be achieved when using the electrode means EM according to the invention.

このことは、本発明による装置では、２つの電極層Ｌ１およびＬ２、ならびにその間に挟持された機能媒体３を有する単一デバイスは、従来技術における４つの当該デバイスと同じ能力を有し、積層されて容量データ記憶装置を形成する。しかし、図１２ｂに示されるようなデバイスを積層して、容量が大きく記憶密度が高い容量データ記憶デバイス、例えば電極層Ｌ２の上面の基板７を、積層体における第１のデバイスと次のデバイスの間の隔離および／または絶縁層として機能するように設けた容量データ記憶デバイスを製造できることを回避するものではない。その結果は、勿論、いずれにせよ、積層容量データ記憶装置において本発明を採用するデバイスの数のわずか１／４で同じ容量を達成することができる。したがって、同じデータ記憶容量を得るために従来の技術で必要とされるような多数の積層デバイスを使用することに特有の問題が回避される。   This means that in the device according to the invention, a single device with two electrode layers L1 and L2 and a functional medium 3 sandwiched between them has the same capabilities as the four devices in the prior art and is stacked. To form a capacity data storage device. However, by stacking devices as shown in FIG. 12b, a capacitive data storage device having a large capacity and a high storage density, for example, the substrate 7 on the upper surface of the electrode layer L2, the first device in the stack and the next device It is not avoided that a capacitive data storage device provided to function as an isolation and / or insulating layer can be manufactured. The result, of course, is that in any case, the same capacity can be achieved with only a quarter of the number of devices employing the present invention in a stacked capacity data storage device. Thus, the problems inherent to using multiple stacked devices as required in the prior art to obtain the same data storage capacity are avoided.

特に、電極層を形成するための最終段階に適用することができる平坦化処理を極めて高い精度で行い、本発明による大面積電極手段においても、ナノメートル・スケールまでの全体平面性を達成できる。例えば、すでに述べたように、機能材料への直接的な金属蒸着としてもいけられる従来技術の電極手段を阻害する凹凸または不均一性を伴うことなく、化学的機械的研磨を適用して、完成電極手段を提供することができる。   In particular, the planarization process that can be applied to the final stage for forming the electrode layer is performed with extremely high accuracy, and the overall planarity down to the nanometer scale can be achieved even in the large-area electrode means according to the present invention. For example, as already mentioned, chemical mechanical polishing can be applied and applied without any irregularities or non-uniformities that impede prior art electrode means that can also be direct metal deposition on functional materials. Electrode means can be provided.

したがって、より多くのデバイスが積層されると、積層デバイスの不均一性の増加を避けることが不可能になる。加えて、各々の個別的なメモリ・デバイスにおける機能媒体のセルに対するデータの書込みおよび読取りを行うために電圧を印加するときに導入される熱的、機械的応力による問題を回避することもできる。   Therefore, as more devices are stacked, it becomes impossible to avoid increasing the non-uniformity of the stacked devices. In addition, problems due to thermal and mechanical stresses introduced when applying voltages to write and read data to and from functional media cells in each individual memory device can also be avoided.

本発明による電極手段ＥＭにおける用途は、データ記憶装置に限定されるものではないが、この種の装置は、積層メモリ・デバイスで形成されていてもいなくても、特に有益である。当該装置の一般的な配置および構造、ならびに機能媒体に対するいくつかの可能な材料または材料の組合せについては、米国特許および欧州特許として授与され、本発明の出願人に属する前述の公開国際特許出願第ＷＯ９８／５８３８３号を参照することができる。この出願は、ケース・メモリにおけるデータ処理デバイスに対するアキテクチャを開示しているが、特に強誘電メモリ・デバイスに向けられているものではない。加えて、この公報は、例えば情報表示デバイスに適用される同様のアキテクチャをも開示している。   The use in the electrode means EM according to the invention is not limited to data storage devices, but this type of device is particularly advantageous whether or not it is formed of stacked memory devices. The general arrangement and structure of the device, as well as some possible materials or combinations of materials for the functional medium, are granted as U.S. and European patents, and are the above-mentioned published international patent applications belonging to the assignee of the present invention. Reference may be made to WO 98/58383. This application discloses an architecture for data processing devices in case memories, but is not specifically directed to ferroelectric memory devices. In addition, this publication also discloses a similar architecture applied to, for example, information display devices.

メモリ・デバイスの如き様々なデバイスに使用される電極手段ＥＭに対する電極材料に関しては、すでに述べたように、任意の好適な導電材料、例えば電子デバイスで広く使用されるチタニウムまたはアルミニウムのような金属でありうる。電極材料は、無機材料、例えば導電性ポリマーであってもよいが、絶縁性薄膜を形成するのに用いられる処理、またはその部分を除去するのに用いられる処理に適合するものでなくてはならない。   With regard to the electrode material for the electrode means EM used in various devices such as memory devices, as already mentioned, any suitable conductive material, for example a metal such as titanium or aluminum, widely used in electronic devices. It is possible. The electrode material may be an inorganic material, such as a conductive polymer, but must be compatible with the process used to form the insulating film, or the process used to remove portions thereof. .

本発明による電極手段ＥＭの電極の幅は、相応して、最小工程限定特徴ｆによって定められる最小値を有することを理解すべきであるが、それは、勿論、第１の場合において、被着され、パターン化される第１組の電極εａの幅、ならびにそのように制限されるその間の距離のみである。電極εｂは、パターン化処理に適用される設計規則によって制限されない方法によって被着することができる。これは、得られる特徴に対する最小の寸法的制約が、ｆの値よりはるかに小さい可能性があることを示している。勿論、例えば酸化、蒸発蒸着または吹付けまたはスパッタリングによってほぼ単元素の寸法で行うことができる絶縁性薄膜の成膜にも同じことが当てはまる。唯一の要件は、電極層における電極のそれぞれの組ＥａおよびＥｂにおける隣接電極εａとεｂの間に必要な電気的絶縁を与える必要があることである。また、従来のフォトミクロリソグラフィ法におけるｆは、通常０．２μｍ、またはそれより幾分小さいのに対して、現在確立されている、または開発中の他の技術は、ナノスケールの特徴、すなわち数十ナノメートルまでの電極幅が可能とし、例えばナノスケール・レンジの化学的機械的処理を用いて必要な平坦性を達成することを可能として、いずれの場合も平面性の高い上面を有し、すべての構成部品、すなわちεａおよびεｂ、ならびに絶縁性薄膜６がその上面と面一になる電極層Ｌが製造される。 It should be understood that the width of the electrode of the electrode means EM according to the invention accordingly has a minimum value defined by the minimum process limiting feature f, which of course is applied in the first case. the first set of electrodes epsilon a width to be patterned, as well as only the distance therebetween so limited. Electrode epsilon b can be deposited by methods that are not limited by the design rules applicable to patterning processing. This indicates that the minimum dimensional constraint on the resulting feature may be much smaller than the value of f. Of course, the same applies to the deposition of insulating thin films which can be carried out with approximately single element dimensions, for example by oxidation, evaporation or spraying or sputtering. The only requirement is that the necessary electrical insulation must be provided between adjacent electrodes ε a and ε b in each set of electrodes E a and E b in the electrode layer. Also, f in conventional photomicrolithography methods is usually 0.2 μm, or somewhat smaller, whereas other techniques currently established or under development are nanoscale features, An electrode width of up to 10 nanometers is possible, for example it is possible to achieve the required flatness using a chemical mechanical process in the nanoscale range, in each case having a highly planar upper surface, All components, ie, ε a and ε b , and the electrode layer L are manufactured so that the insulating thin film 6 is flush with the upper surface thereof.

一般に、平行帯状電極を有し、それぞれマトリックス・アドレス指定可能なデバイスを形成するように互いにある角度、好ましくは垂直に配置された一対の電極層に機能媒体が挟持された装置またはデバイスに、本発明による電極手段を使用すると、充填率を１に近づけ、電極のパターン化処理に対する適用可能な設計規則によってのみ制約される確定可能な機能素子またはセルの数を最大にすることが可能になる。特に魅力的なのは、例えば巻返し処理で本発明による電極層を作製した後に電極手段の連続帯を所望の寸法に切断することが可能な点である。ここで、機能媒体を電極層の１つの電極側に塗布することが可能で、その後に、本発明による第２の電極層が、その個々の電極を第１の電極層の電極に対して垂直にし、その電極を直面させて配置され、機能媒体に対して直接金属蒸着、すなわち上述したように、特に、例えば強誘電マトリックス・アドレス指定可能なデバイスを提供するのに使用されるポリマーまたはコポリマーの如き有機材料の場合は機能媒体の材料にとって好ましくないといえる処理で少なくとも第２の電極手段の電極を設けることを必要とせずに、本発明による電極手段ＥＭを形成するように、すでに塗布された第１の電極層の機能媒体と整合関係をもって設けられる。しかし、概略的な作製手順を能動マトリックス・アドレス指定可能なデバイスに容易に適用できないが、最近の開発に鑑みれば、これらは、例えばマトリックス・アドレス指定可能な強誘電メモリ・デバイスに対して特に魅力的な提案に思われる。能動マトリックス・アドレス指定可能な強誘電メモリ・デバイスは、複雑で電力消費量が大きいばかりでなく、本発明による電極手段で実現しても、その充填率は１よりはるかに小さくなる。例えば、ＩＴおよびＩＣ（一方はトランジスタ、一方はコンデンサ）の能動強誘電メモリ・セルの場合は、達成可能な充填率は、良くても０．６７を超えることはない。   In general, an apparatus or device having parallel strip electrodes, each having a functional medium sandwiched between a pair of electrode layers arranged at an angle, preferably perpendicular to each other, to form a matrix-addressable device. The use of the electrode means according to the invention makes it possible to bring the filling factor close to 1 and maximize the number of determinable functional elements or cells that are constrained only by the applicable design rules for the electrode patterning process. Particularly attractive is that the continuous strip of electrode means can be cut to the desired dimensions after the electrode layer according to the invention has been produced, for example by a rewinding process. Here, it is possible to apply the functional medium to one electrode side of the electrode layer, after which the second electrode layer according to the invention has its individual electrodes perpendicular to the electrodes of the first electrode layer. Of the polymer or copolymer used to provide a metal deposition directly on the functional medium, i.e., as described above, in particular, for example, a ferroelectric matrix-addressable device. In the case of such an organic material, it has already been applied so as to form the electrode means EM according to the invention without requiring the provision of at least the electrode of the second electrode means in a process that is not preferred for the functional medium material. The first electrode layer is provided in a matching relationship with the functional medium. However, although the general fabrication procedure cannot be easily applied to active matrix addressable devices, in light of recent developments, they are particularly attractive for, for example, matrix addressable ferroelectric memory devices. Seems like a proposition. An active matrix addressable ferroelectric memory device is not only complex and power consuming, but its filling factor is much less than 1 when implemented with the electrode means according to the invention. For example, in the case of active ferroelectric memory cells of IT and IC (one transistor and one capacitor), the achievable filling factor does not exceed 0.67 at best.

あるいは、連続的または半連続的巻返し動作で電極手段を平坦化した後の最終的な処理段階でも、慎重に制御した厚さにより、または第２の平坦化を伴って機能媒体を塗布することが可能である。次いで、それぞれの電極を互いに垂直関係に保ちながら、機能媒体がすでに所定位置にある２つの電極層を適切に配置させて、個々の電極層を所望の寸法に切断した後に、本発明による電極手段を形成し、各電極手段の所定位置の機能媒体と整合関係をもって接合させることができる。この作製手順を繰り返して、例えば、所定の数だけ積層した本発明による複数の電極手段を含む容量データ記憶デバイスを形成し、本発明による装置を容量構成で実現することが可能である。   Alternatively, the functional medium can also be applied with a carefully controlled thickness or with a second planarization, even in the final processing step after planarizing the electrode means in a continuous or semi-continuous rewinding operation. Is possible. The electrode means according to the invention is then arranged after the respective electrode layers have been cut to the desired dimensions by appropriately arranging the two electrode layers in which the functional medium is already in place while keeping the respective electrodes perpendicular to each other And can be joined in alignment with the functional medium at a predetermined position of each electrode means. By repeating this manufacturing procedure, for example, it is possible to form a capacitive data storage device including a plurality of electrode means according to the present invention stacked in a predetermined number, and realize the apparatus according to the present invention with a capacitive configuration.

高度に平面化された電極層を有する本発明による電極手段は、電極寸法、すなわちそれらの電流導電容量に対して均一であることが必要とされる電極の断面積の慎重な制御を可能にする。これは、つまりは、機能媒体における機能素子に対するアドレス指定は、測定されたインピーダンス（抵抗性または容量性）状態に要素を誘導または設定するために、それらの要素に同じ電位差を生じさせることを示している。また、例えば強誘電メモリ材料の切換電圧の一部である電圧による書込みおよび読取りプロトコルを使用するときは、より高い信頼性が得られるが、受動マトリックス・アドレス指定体系における非活動的ワード・ビット線に加えられる静的電位を慎重に制御し、例えばマトリックスにおける非アドレス・メモリの容量性結合および妨害を回避することが可能になる。   The electrode means according to the invention with highly planar electrode layers allows for careful control of electrode dimensions, i.e. the cross-sectional area of the electrodes required to be uniform with respect to their current carrying capacity. . This means that addressing for functional elements in the functional medium causes the same potential difference in the elements to induce or set the elements to a measured impedance (resistive or capacitive) state. ing. Also, for example, when using a write and read protocol with a voltage that is part of the switching voltage of a ferroelectric memory material, higher reliability is obtained, but inactive word bit lines in a passive matrix addressing scheme. Can be carefully controlled to avoid capacitive coupling and interference of non-addressed memories in the matrix, for example.

従来技術の受動マトリックス・アドレス指定可能なデバイスを示し、当該デバイスにおける従来の方法で達成可能な充填率を例示する図である。FIG. 2 illustrates a prior art passive matrix addressable device and illustrates the fill factor achievable with conventional methods in the device. 従来技術の受動マトリックス・アドレス指定可能なデバイスを示し、当該デバイスにおける従来の方法で達成可能な充填率を例示する図である。FIG. 3 illustrates a prior art passive matrix addressable device and illustrates the fill factor achievable with conventional methods in the device. 従来技術の受動マトリックス・アドレス指定可能なデバイスを示し、当該デバイスにおける従来の方法で達成可能な充填率を例示する図である。FIG. 3 illustrates a prior art passive matrix addressable device and illustrates the fill factor achievable with conventional methods in the device. 本発明による電極層の第１の実施例を製造するための処理段階を模式的に示す図である。It is a figure which shows typically the process step for manufacturing the 1st Example of the electrode layer by this invention. 本発明による電極層の第１の実施例を製造するための処理段階を模式的に示す図である。 スにおける従来の方法で達成可能な充填率を例示する図である。It is a figure which shows typically the process step for manufacturing the 1st Example of the electrode layer by this invention. It is a figure which illustrates the filling rate which can be achieved with the conventional method in a cell. 本発明による電極層の第１の実施例を製造するための処理段階を模式的に示す図である。It is a figure which shows typically the process step for manufacturing the 1st Example of the electrode layer by this invention. 本発明による電極層の第１の実施例を製造するための処理段階を概略的に示す図である。FIG. 3 schematically shows processing steps for manufacturing a first embodiment of an electrode layer according to the invention. 本発明による電極層の第１の実施例を製造するための処理段階を概略的に示す図である。FIG. 3 schematically shows processing steps for manufacturing a first embodiment of an electrode layer according to the invention. 本発明による電極層の第１の実施例を製造するための処理段階を模式的に示す図である。It is a figure which shows typically the process step for manufacturing the 1st Example of the electrode layer by this invention. 本発明による電極層の第２の実施例を製造するための処理段階で、図２ｃの処理段階から導かれる処理段階を模式的に示す図である。FIG. 2b schematically shows a processing stage derived from the processing stage of FIG. 2c, in a processing stage for manufacturing a second embodiment of an electrode layer according to the invention. 本発明による電極層の第２の実施例を製造するための処理段階で、図２ｃの処理段階から導かれる処理段階を模式的に示す図である。FIG. 2b schematically shows a processing stage derived from the processing stage of FIG. 2c, in a processing stage for manufacturing a second embodiment of an electrode layer according to the invention. 本発明による電極層の第３の実施例を製造するための処理段階で、図２ｃの処理段階から導かれる処理段階を模式的に示す図である。FIG. 2b schematically shows a processing stage derived from the processing stage of FIG. 2c, in a processing stage for manufacturing a third embodiment of an electrode layer according to the invention. 本発明による電極層の第３の実施例を製造するための処理段階で、図２ｃの処理段階から導かれる処理段階を模式的に示す図である。FIG. 2b schematically shows a processing stage derived from the processing stage of FIG. 2c, in a processing stage for manufacturing a third embodiment of an electrode layer according to the invention. 本発明による電極層の第４の実施例を製造するための処理段階で、図２ｂまたは図２ｃの処理段階から導かれる処理段階を模式的に示す図である。FIG. 6 schematically shows the processing steps derived from the processing steps of FIG. 2 b or 2 c in the processing steps for manufacturing a fourth embodiment of the electrode layer according to the invention. 本発明による電極層の第４の実施例を製造するための処理段階で、図２ｂまたは図２ｃの処理段階から導かれる処理段階を模式的に示す図である。FIG. 6 schematically shows the processing steps derived from the processing steps of FIG. 2 b or 2 c in the processing steps for manufacturing a fourth embodiment of the electrode layer according to the invention. 本発明による電極手段における電極層の第１の実施例の平面図を模式的に示す図である。It is a figure which shows typically the top view of the 1st Example of the electrode layer in the electrode means by this invention. 図６ａにおける実施例の断面図を模式的に示す図である。It is a figure which shows typically sectional drawing of the Example in FIG. 6a. 本発明による電極手段における電極層の第２の実施例の断面を模式的に示す図である。It is a figure which shows typically the cross section of the 2nd Example of the electrode layer in the electrode means by this invention. 本発明による電極手段における電極層の第３の実施例の断面を模式的に示す図である。It is a figure which shows typically the cross section of the 3rd Example of the electrode layer in the electrode means by this invention. 本発明による電極手段における電極層の第４の実施例の平面図を模式的に示す図である。It is a figure which shows typically the top view of the 4th Example of the electrode layer in the electrode means by this invention. 図９ａにおける実施例の断面を模式的に示す図である。It is a figure which shows typically the cross section of the Example in FIG. 9a. 本発明による電極手段における第１の電極層で、機能媒体の全域層により被覆された第１の電極層の断面を示す図である。It is a figure which shows the cross section of the 1st electrode layer by which the 1st electrode layer in the electrode means by this invention was coat | covered with the whole area layer of the functional medium. 第１の電極層の１つとしての類似の実施例における第２の電極層で、本発明による電極手段を形成するように配置された第２の電極層を示す図である。FIG. 3 shows a second electrode layer arranged to form an electrode means according to the invention, with a second electrode layer in a similar embodiment as one of the first electrode layers. 本発明による電極手段の好ましい実施例を示す図である。FIG. 3 shows a preferred embodiment of electrode means according to the present invention. どのようにして複数の電極手段を積層して容量デバイスを形成できるかを示す図である。It is a figure which shows how a capacitive device can be formed by laminating | stacking several electrode means. 本発明による電極手段の他の実施例の製造における段階を示す図である。FIG. 5 shows the steps in the manufacture of another embodiment of the electrode means according to the invention. 本発明による電極手段の他の実施例の製造における段階を示す図である。FIG. 5 shows the steps in the manufacture of another embodiment of the electrode means according to the invention. 本発明による電極手段の他の実施例の製造における段階を示す図である。FIG. 5 shows the steps in the manufacture of another embodiment of the electrode means according to the invention. 本発明による電極手段の他の実施例の製造における段階を示す図である。FIG. 5 shows the steps in the manufacture of another embodiment of the electrode means according to the invention. どのようにして本実施例による複数の電極手段を積層して容量デバイスを形成できるかを示す図である。It is a figure which shows how the several electrode means by a present Example can be laminated | stacked, and a capacitive device can be formed. 本発明による装置の実施例における受動マトリックス・アドレス指定可能なデバイスで、本発明による電極手段を有する受動マトリックス・アドレス指定可能なデバイスの平面図である。FIG. 4 is a plan view of a passive matrix addressable device with electrode means according to the invention, in a passive matrix addressable device in an embodiment of the apparatus according to the invention. 図１２ａの線Ｘ−Ｘに沿ってとらえた断面を示す図である。It is a figure which shows the cross section caught along line XX of FIG. 12a. 図１２ａの詳細を示し、本発明によって達成可能な充填率を例示する図である。Fig. 12a shows details of Fig. 12a and illustrates the filling factor achievable by the present invention.

Claims (24)

平行帯状導電体の形態の電極（ε）を各層に有する第１および第２の薄膜電極層（Ｌ１、Ｌ２）を含み、
前記第２の薄膜電極層（Ｌ２）の前記電極（ε）は、前記第１の薄膜電極層（Ｌ１）の前記電極（ε）と交差する方向、または、実質的に直交する方向に指向しており、
前記第１および第２の薄膜電極層（Ｌ１、Ｌ２）の少なくとも１つが、基板または背面体（７、７’）の絶縁表面に設けられ、
前記第１および第２の薄膜電極層（Ｌ１、Ｌ２）は、平行離隔平面に形成したものであり、両者の間の機能媒体である全域形成層（３）に接している電極手段（ＥＭ）において、
前記第１および第２の薄膜電極層（Ｌ１、Ｌ２）の各々が、幅ｗａ、厚さｈａを有する、第１組（Ｅａ）の前記帯状電極（εａ）と、幅ｗｂ、厚さｈｂを有する第２組（Ｅｂ）の前記帯状電極（εｂ）とを含み、
前記第１組（Ｅａ）の前記電極（εａ）は、ｗａと同等以上の距離ｄだけ互いに離れており、
前記第２組（Ｅｂ）の前記電極（εｂ）は、前記第１組（Ｅａ）の前記電極（εａ）の間の間隔部に設けられて、電気絶縁材料から成る薄膜（６）によって前記第１組の電極から電気的に絶縁され、該電気絶縁材料が、厚さδを有するとともに、少なくとも前記平行電極（εａ、εｂ）の側縁に沿って延在し、両組の前記電極間に厚さδの絶縁壁（６ａ）を作っており、前記δの大きさはｗａまたはｗｂの大きさに比べて小さく、前記第１組（Ｅａ）の前記電極（εａ）の間の間隔距離がｗｂ＋２δであり、
また、前記電極（ε）を有する前記電極層（Ｌ１、Ｌ２）および前記絶縁性薄膜（６）が、それぞれ、前記電極手段（ＥＭ）に全域平面層を作っていることを特徴とする電極手段（ＥＭ）。 Including first and second thin film electrode layers (L1, L2) having electrodes (ε) in the form of parallel strip conductors in each layer;
The electrode (ε) of the second thin film electrode layer (L2) is oriented in a direction intersecting or substantially perpendicular to the electrode (ε) of the first thin film electrode layer (L1). And
At least one of the first and second thin film electrode layers (L1, L2) is provided on the insulating surface of the substrate or back body (7, 7 ′);
The first and second thin film electrode layers (L1, L2) are formed on parallel separation planes, and are electrode means (EM) in contact with the entire area formation layer (3) which is a functional medium between them. In
Each of the first and second thin film electrode layers (L1, L2) has a width w a , a thickness h a , a first set (E a ) of the strip electrodes (ε a ), and a width w b A second set (E b ) of the strip electrodes (ε b ) having a thickness h b ,
The electrodes (ε a ) of the first set (E a ) are separated from each other by a distance d equal to or greater than w a ,
The electrodes (ε b ) of the second set (E b ) are provided in the space between the electrodes (ε a ) of the first set (E a ), and are thin films (6 ) Electrically insulated from the first set of electrodes, the electrically insulating material having a thickness δ and extending along at least the side edges of the parallel electrodes (ε a , ε b ), An insulating wall (6a) having a thickness δ is formed between the electrodes of the set, and the size of δ is smaller than the size of w a or w b , and the electrodes of the first set (E a ) The distance between (ε a ) is w b + 2δ,
In addition, the electrode layer (L1, L2) having the electrode (ε) and the insulating thin film (6) each form an entire plane layer in the electrode means (EM). (EM). 前記第１および第２の薄膜電極層（Ｌ１、Ｌ２）のうちの少なくとも１つの前記電極（ε）の導電材料が、前記基板（７、７’）の表面に直接付与されていることを特徴とする請求項１に記載された電極手段（ＥＭ）。   The conductive material of at least one of the electrodes (ε) out of the first and second thin film electrode layers (L1, L2) is directly applied to the surface of the substrate (7, 7 ′). The electrode means (EM) according to claim 1. 第１および第２の薄膜電極層（Ｌ１、Ｌ２）のうちの１つの層の前記電極（ε）が、他方の前記薄膜電極層（Ｌ２、Ｌ１）とは反対側の表面で外部に露出していることを特徴とする請求項１に記載された電極手段（ＥＭ）。   The electrode (ε) of one of the first and second thin film electrode layers (L1, L2) is exposed to the outside on the surface opposite to the other thin film electrode layer (L2, L1). Electrode means (EM) according to claim 1, characterized in that 前記他方の薄膜電極層（Ｌ２、Ｌ１）とは反対側の、前記薄膜電極層（Ｌ１、Ｌ２）のうちの１つの薄膜電極層の表面が、背面体（７’）によって覆われていることを特徴とする請求項１に記載された電極手段（ＥＭ）。   The surface of one of the thin film electrode layers (L1, L2) opposite to the other thin film electrode layer (L2, L1) is covered with a back surface (7 ′). Electrode means (EM) according to claim 1, characterized in that 両組（Ｅａ、Ｅｂ）の前記電極（εａ、εｂ）の断面積が等しく、ｗａ・ｈａ＝ｗｂ・ｈｂであることを特徴とする請求項１に記載された電極手段（ＥＭ）。 The cross-sectional areas of the electrodes (ε a , ε b ) of both sets (E a , E b ) are equal, and w a · h a = w b · h b Electrode means (EM). 前記第１組（Ｅａ）の電極（εａ）の断面積が、前記第２組（Ｅｂ）の前記電極（εｂ）の断面積と相違し、ｗａ・ｈａ≠ｗｂ・ｈｂであることを特徴とする請求項１に記載された電極手段（ＥＭ）。 The cross-sectional area of the electrode (ε a ) of the first set (E a ) is different from the cross-sectional area of the electrode (ε b ) of the second set (E b ), and w a · h a ≠ w b · electrode means according to claim 1, characterized in that the h b (EM). 両組（Ｅａ、Ｅｂ）の前記電極（εａ、εｂ）を成す導電材料が同一である請求項１に記載された電極手段（ＥＭ）。 The electrode means (EM) according to claim 1, wherein the conductive materials forming the electrodes (ε a , ε b ) of both sets (E a , E b ) are the same. 前記第２組（Ｅｂ）の前記電極（εｂ）を成す導電材料が、前記第１組（Ｅａ）の前記電極（εａ）を成す導電材料と異なることを特徴とする請求項１に記載された電極手段（ＥＭ）。 The conductive material forming the electrode (ε b ) of the second set (E b ) is different from the conductive material forming the electrode (ε a ) of the first set (E a ). The electrode means (EM) described in 1. 第１組（Ｅａ）の前記電極（εａ）を成す導電材料および第２組（Ｅｂ）の前記電極（εｂ）を成す導電材料が、それぞれ、導電率σａ、σｂを有し、下記関係式を満たして、
Figure 2005509282
前記第１および第２組（ＥａおよびＥｂ）の各電極（εａ、εｂ）の導電容量を、いずれの場合も等しくしていることを特徴とする請求項８に記載された電極手段（ＥＭ）。 The conductive material forming the electrode (ε a ) of the first set (E a ) and the conductive material forming the electrode (ε b ) of the second set (E b ) have electrical conductivity σ a and σ b , respectively. And satisfying the following relational expression:
Figure 2005509282
9. Electrode according to claim 8, characterized in that the conductive capacitances of the electrodes (ε a , ε b ) of the first and second sets (E a and E b ) are equal in any case Means (EM). 前記第１組（Ｅａ）の前記電極（εａ）と、前記第２組（Ｅｂ）の前記電極（εｂ）との間の前記絶縁壁（６ａ）が、前記第１組（Ｅａ）の前記電極（εａ）を覆う連続層に設けた、および、前記第１組の電極の間隔部内で基板（７および７’）にも設けた、前記絶縁性薄膜（６）の部分（６ａ）を作っており、
また、前記第２組（Ｅｂ）の前記電極（εｂ）が、前記絶縁性薄膜（６）の前記壁部分（６ａ）の間の凹所（８）に形成され、および、前記基板を覆う前記絶縁性薄膜の部分（６ｂ）の上にも形成されており、
前記第２組（Ｅｂ）の前記電極（εｂ）の上面が、前記第１組（Ｅａ）の前記電極（εａ）の上面を覆う前記絶縁性薄膜（６）の部分（６ｃ）の表面と面一であり、もって
前記第１および第２組（Ｅａ、Ｅｂ）の前記電極（εａ、εｂ）が等しい高さｈａ＝ｈｂを有し、かつ
前記電極（εａ、εｂ）および前記絶縁性薄膜（６）を有する前記薄膜電極層（Ｌ１、Ｌ２）が、前記電極手段（ＥＭ）における全域平面層を作っていることを特徴とする請求項１に記載された電極手段（ＥＭ）。 Said first set and said electrode (E a) (ε a) , the second set the electrode (epsilon b) and the insulating wall between the the (E b) (6a) is the first set (E a ) part of the insulating thin film (6) provided in a continuous layer covering the electrode (ε a ) of a ) and also provided on the substrate (7 and 7 ′) within the spacing of the first set of electrodes (6a) is made,
Further, the electrodes (ε b ) of the second set (E b ) are formed in the recesses (8) between the wall portions (6a) of the insulating thin film (6), and the substrate is It is also formed on the insulating thin film portion (6b) to be covered,
A portion (6c) of the insulating thin film (6) where the upper surface of the electrode (ε b ) of the second set (E b ) covers the upper surface of the electrode (ε a ) of the first set (E a ) a surface flush, with the first and second sets to (E a, E b) the electrode (ε a, ε b) of having an equal height h a = h b, and the electrode ( The thin film electrode layer (L1, L2) having ε a , ε b ) and the insulating thin film (6) forms a global planar layer in the electrode means (EM). The electrode means (EM) described. 前記第１組（Ｅａ）の前記電極（εａ）と、前記第２組（Ｅｂ）の前記電極（εｂ）との間の前記絶縁壁（６ａ）が、第１組（Ｅａ）の前記電極（εａ）の側縁をその上面まで覆う層に設けた、および、前記第１組の電極の間の間隔部内で前記基板（７、７’）にも設けた、前記絶縁性薄膜（６）の部分（６ａ、６ｂ）を作っており、また
前記第２組（Ｅｂ）の前記電極（εｂ）が、前記絶縁性薄膜の壁部（６ａ）間の凹所（８）に形成され、および、前記基板（７）を覆う部分（６ｂ）の上にも形成されており、
前記第２組（Ｅｂ）の前記電極（εｂ）は、前記絶縁壁（６ａ）の上縁、および、前記第１組（Ｅａ）の前記電極（εａ）の上面と面一になっており、
前記第２組（Ｅｂ）の前記電極（εｂ）は、高さｈｂ＝ｈａ−δを有しており、また
電極（εａ、εｂ）を有する前記薄膜電極層（Ｌ１、Ｌ２）と、絶縁材料（６）とが、電極手段（ＥＭ）における厚さｈａの全域平面層を作っていることを特徴とする請求項１に記載された電極手段（ＥＭ）。 Wherein the electrode (epsilon a) of the first set (E a), the second set the electrode (epsilon b) and the insulating wall between the the (E b) (6a) is first set (E a The insulating layer is provided in a layer covering the side edge of the electrode (ε a ) to the upper surface thereof, and is also provided in the substrate (7, 7 ′) within the space between the first set of electrodes. Part (6a, 6b) of the conductive thin film (6), and the electrode (ε b ) of the second set (E b ) is a recess (between the wall parts (6a) of the insulating thin film ( 8) and also formed on the part (6b) covering the substrate (7),
The electrode (ε b ) of the second set (E b ) is flush with the upper edge of the insulating wall (6a) and the upper surface of the electrode (ε a ) of the first set (E a ). And
Wherein the electrode of the second set (E b) (ε b), the height h b = h a -δ have also electrodes (ε a, ε b) wherein the thin film electrode layers having a (L1, 2. Electrode means (EM) according to claim 1, characterized in that L2) and the insulating material (6) form a global flat layer of thickness ha in the electrode means (EM). 前記第１組（Ｅａ）の前記電極（εａ）と、前記第２組（Ｅｂ）の前記電極（εｂ）との間の前記絶縁壁（６ａ）が、前記第１組（Ｅａ）の前記電極（εａ）を前記基板（７、７’）位置まで覆う層に設けた前記絶縁性薄膜（６）の部分を作っており、また
前記第２組の前記電極（εｂ）が、前記絶縁性薄膜（６）の前記壁部分（６ａ）の間の凹所（８）に形成され、および、露出した前記基板（７、７’）の上にも直接形成され、かつ前記第１組（Ｅａ）の前記電極（εａ）の上面を覆う前記絶縁性薄膜（６）の部分（６ａ）の上面と面一になっており、もって
前記第１組（Ｅａ）の電極が、高さｈａ＝ｈｂ−δを有し、かつ
電極（εａ、εｂ）を有する前記少なくとも１つの薄膜電極層（Ｌ１、Ｌ２）と前記絶縁性薄膜（６）とが、前記電極手段（ＥＭ）における、厚さｈｂの全域平面層を作っていることを特徴とする請求項１に記載された電極手段（ＥＭ）。 Said first set and said electrode (E a) (ε a) , the second set the electrode (epsilon b) and the insulating wall between the the (E b) (6a) is the first set (E a portion of the insulating thin film (6) provided in a layer covering the electrode (ε a ) of a ) to the position of the substrate (7, 7 ′), and the second set of the electrodes (ε b ) Is formed in the recesses (8) between the wall portions (6a) of the insulating thin film (6) and directly on the exposed substrate (7, 7 '), and The first set (E a ) is flush with the upper surface of the portion (6a) of the insulating thin film (6) that covers the upper surface of the electrode (ε a ) of the first set (E a ). Of the at least one thin film electrode layer (L1, L2) having a height h a = h b −δ and having electrodes (ε a , ε b ) and the insulating thin film (6 ), But, electrode means according to claim 1, characterized in that the in the electrode means (EM), is making the entire area planar layer of thickness h b (EM). 平行帯状導電体の形態の電極（ε）を各層に有する第１および第２の薄膜電極層（Ｌ１、Ｌ２）を含む電極手段（ＥＭ）に電極層（Ｌ１、Ｌ２）を形成する方法であり、
前記第２の電極層（Ｌ２）の前記電極（ε）が、第１の電極層（Ｌ１）の前記電極（ε）と交差方向、または、実質的に直交する方向に指向し、また
前記薄膜電極層（Ｌ１、Ｌ２）のうちの少なくとも１つが、基板または背面体（７、７’）の絶縁表面に形成され、また
前記薄膜電極層（Ｌ１、Ｌ２）は、平行離隔平面に形成したものであって、該薄膜電極層の間の機能媒体である全域形成層（３）に接触している、電極手段に電極層を形成する方法において、
厚さｈａを有する導電材料から成る平面層を基板上に被着する段階と、
導電材料から成る前記平面層をパターン化して、幅ｗａ、厚さｈａを有する第１組の前記帯状電極を形成する段階であり、パターン化処理で形成される電極間の凹所によって相互に離隔した前記電極となる前記段階と、
前記導電材料の部分を除去し、第１組の前記帯状電極の間の前記基板の表面を露出させる段階であって、前記第１組の平行電極は、前記電極間の凹所の幅に等しく、かつ、ｗａと同等以上の距離ｄだけ離れている前記段階と、
前記第１組の電極の少なくとも側縁を覆う電気絶縁材料から成る薄膜を形成する段階と、
前記第１組の電極の前記側縁を覆う前記絶縁性薄膜の間の凹所に導電材料を被着させて、電極層が前記電極手段における全域平面層として得られるように、幅ｗｂ、厚さｈｂを有する第２組の電極を形成する段階とによって特徴づけられる電極手段に電極層を形成する方法。 A method of forming electrode layers (L1, L2) on electrode means (EM) including first and second thin film electrode layers (L1, L2) each having an electrode (ε) in the form of a parallel strip conductor. ,
The electrode (ε) of the second electrode layer (L2) is oriented in a direction intersecting or substantially orthogonal to the electrode (ε) of the first electrode layer (L1), and the thin film At least one of the electrode layers (L1, L2) is formed on the insulating surface of the substrate or the back body (7, 7 '), and the thin film electrode layers (L1, L2) are formed on a parallel separation plane In the method of forming an electrode layer on the electrode means, which is in contact with the entire area forming layer (3) which is a functional medium between the thin film electrode layers,
Depositing a planar layer of conductive material having a thickness ha on a substrate;
Patterning the planar layer of conductive material to form a first set of the strip electrodes having a width w a and a thickness h a , each of which is formed by a recess between the electrodes formed by the patterning process; The step of becoming the electrodes spaced apart from each other;
Removing a portion of the conductive material to expose a surface of the substrate between the first set of strip electrodes, wherein the first set of parallel electrodes is equal to the width of the recess between the electrodes; And the step separated by a distance d equal to or greater than w a ;
Forming a thin film of an electrically insulating material that covers at least the side edges of the first set of electrodes;
Width w b , so that a conductive material is deposited in a recess between the insulating thin films covering the side edges of the first set of electrodes, so that the electrode layer is obtained as a global planar layer in the electrode means; a method of forming an electrode layer on the electrode means characterized by forming a second set of electrodes having a thickness h b. 前記第１組の電極と、前記基板の露出面の両者を覆う全域層として前記絶縁性薄膜を形成する段階と、
前記第２組の電極に対する導電材料を、前記第１組の電極の間の前記凹所内、および、前記絶縁性薄膜の上に被着させる段階と、
前記第２組の電極の上面が、前記第１組の電極を覆う前記絶縁性薄膜と面一になるように前記薄膜電極層を平坦化する段階とによって特徴づけられる請求項１３に記載された電極手段に電極層を形成する方法。 Forming the insulating thin film as a global layer covering both the first set of electrodes and the exposed surface of the substrate;
Depositing a conductive material for the second set of electrodes in the recesses between the first set of electrodes and on the insulating thin film;
14. The method of claim 13, wherein the thin film electrode layer is planarized such that an upper surface of the second set of electrodes is flush with the insulating thin film covering the first set of electrodes. A method of forming an electrode layer on the electrode means. 前記第１組の電極および前記基板の露出面を覆う全域層として前記絶縁性薄膜を形成する段階と、
前記第２組の電極に対する導電材料を、前記第１組の電極の間の前記凹所内、および、前記絶縁性薄膜の上に被着させる段階と、
前記第１組の電極を覆う前記絶縁性薄膜が除去されて、前記電極の上面を露出し、両組の前記電極の上面、および、前記絶縁性薄膜の上縁が、全て、前記薄膜電極層の上面と面一になるように、前記薄膜電極層を平坦化する段階とによって特徴づけられる請求項１３に記載された電極手段に電極層を形成する方法。 Forming the insulating thin film as a global layer covering the first set of electrodes and the exposed surface of the substrate;
Depositing a conductive material for the second set of electrodes in the recesses between the first set of electrodes and on the insulating thin film;
The insulating thin film covering the first set of electrodes is removed to expose the upper surfaces of the electrodes, and the upper surfaces of both sets of the electrodes and the upper edge of the insulating thin film are all in the thin film electrode layer. 14. The method for forming an electrode layer on the electrode means according to claim 13, characterized in that the thin film electrode layer is planarized so as to be flush with an upper surface of the electrode. 前記第１組の電極と、前記基板の露出面の両者を覆う全域層として前記絶縁性薄膜を形成する段階と、
前記凹所の底部にある前記絶縁性薄膜を除去する段階と、
前記第１組の電極を基板位置まで覆う前記絶縁性薄膜のみを残し、前記基板の表面を露出させる段階と、
前記第２組の電極の導電材料を前記凹所内に被着させる段階と、
前記第２組の薄膜電極層の上面、および、前記第１組の電極を覆う前記絶縁性薄膜の表面が、全て、前記薄膜電極層の上面と面一になるように、前記薄膜電極層を平坦化する段階とによって特徴づけられる請求項１３に記載された電極手段に電極層を形成する方法。 Forming the insulating thin film as a global layer covering both the first set of electrodes and the exposed surface of the substrate;
Removing the insulating thin film at the bottom of the recess;
Leaving only the insulating thin film covering the first set of electrodes to the substrate position, exposing the surface of the substrate;
Depositing the conductive material of the second set of electrodes in the recess;
The thin film electrode layer is arranged such that the upper surface of the second set of thin film electrode layers and the surface of the insulating thin film covering the first set of electrodes are all flush with the upper surface of the thin film electrode layer. 14. A method of forming an electrode layer on an electrode means as claimed in claim 13 characterized by planarizing. 前記薄膜電極層（Ｌ１、Ｌ２）のうちの１つのみが基板上に形成される方法であり、
基板上に形成した１つの前記薄膜電極層を覆うとともに、前記薄膜電極層の電極に接触する、機能媒体から成る全域層を被着させ、次いで、前記基板上に電極層を形成するために用いる段階と同様な段階によって、第２の電極層を機能媒体から成る全域層に、直接、形成することを特徴とする請求項１３に記載された電極手段に電極層を形成する方法。 Only one of the thin film electrode layers (L1, L2) is formed on a substrate,
Covering one thin film electrode layer formed on the substrate and depositing a whole area layer made of a functional medium in contact with the electrode of the thin film electrode layer, and then used to form the electrode layer on the substrate 14. The method for forming an electrode layer on the electrode means according to claim 13, wherein the second electrode layer is formed directly on the whole area layer made of the functional medium by a step similar to the step. 機能媒体の前記全域層に形成された前記薄膜電極層を覆う、基板または背面体を設けることを特徴とする請求項１７に記載された電極手段に電極層を形成する方法。   18. The method for forming an electrode layer on the electrode means according to claim 17, wherein a substrate or a back body is provided to cover the thin film electrode layer formed on the whole area layer of the functional medium. 電極手段の電極を成す導電材料および／または基板材料を、表面酸化に適する材料として選択し、かつ、適宜少なくとも１つの酸化プロセスでいずれかの表面を酸化することによって前記絶縁性薄膜を形成することを特徴とする請求項１３に記載された電極手段に電極層を形成する方法。   Forming the insulating thin film by selecting a conductive material and / or a substrate material constituting an electrode of the electrode means as a material suitable for surface oxidation, and appropriately oxidizing one of the surfaces by at least one oxidation process. A method for forming an electrode layer on the electrode means according to claim 13. 平行帯状導電体の形態の電極（ε）を各層に有する第１および第２の薄膜電極層（Ｌ１、Ｌ２）を含む少なくとも１つの電極手段（ＥＭ）を有する装置であり、
前記第２の薄膜電極層（Ｌ２）の前記電極（ε）が、前記第１の薄膜電極層（Ｌ１）の前記電極（ε）と交差する方向、または、実質的に直交する方向に指向しており、
前記薄膜電極層（Ｌ１、Ｌ２）のうちの少なくとも１つが、基板または背面体（７、７’）の絶縁表面に形成され、
前記薄膜電極層（Ｌ１、Ｌ２）が、該薄膜電極層の間の機能媒体である全域形成層（３）に接触する平行離隔平面に形成され、
前記第１の薄膜電極層（Ｌ１）の電極（ε）と、前記第２の薄膜電極層（Ｌ２）の電極（ε）との間の各重なり合い部分で定まる前記機能媒体（３）の塊体に機能素子（５）が形成されて、マトリックス・アドレス指定可能な配列をなし、
機能素子（５）が、該機能素子（５）を規定する前記交差電極（１、２）に電圧を加えることによって機能素子（５）を活性化されて、該交差電極間に電位が生じ、もって前記機能素子（５）の物理的状態を一時的または永久的に変化させ、または、識別可能な物理的状態の間の切り換えを行なうことができ、前記電圧の印加は、前記機能素子の書込みまたは読取り動作のための前記機能素子（５）のアドレス指定に相当し、また
データ処理装置の切換可能論理要素、データ記憶装置のメモリ・セル、または、情報表示装置におけるピクセルのうちの少なくとも１つとして、選択された機能材料（３）の特性に応じて前記機能素子が動作せしめられ、もって、いずれの場合も、前記機能素子、セルまたはピクセルのアドレス指定がマトリックス・アドレス指定計画で行われる、前記少なくとも１つの電極手段を有する装置において、
前記電極手段の前記電極（１、２）が、各電極層（Ｌ１、Ｌ２）に形成されていること、
前記電極手段（ＥＭ）の前記電極（１、２）が、全て、ほぼ同じ幅ｗを有すること、
各手段の電極（１、２）が、幅ｗの何分の一かの大きさである厚さδの絶縁性薄膜（６）によって互いに電気的に絶縁されていること、および
ｗの最小値が、プロセスで制限される最小輪郭サイズｆと同程度であり、それによって、機能媒体（３）における機能素子（５）の充填率が１に近づき、機能素子（５）の数が、前記電極層（Ｌ１、Ｌ２）の間に挟まれた前記機能媒体（３）の全面積Ａ、および、前記プロセスで制限される最小輪郭サイズｆによって定まる最大値に近づき、前記最大値がＡ／ｆ２で定義されることを特徴とする少なくとも１つの電極手段を有する装置。 An apparatus having at least one electrode means (EM) comprising first and second thin film electrode layers (L1, L2) having electrodes (ε) in the form of parallel strip conductors in each layer;
The electrode (ε) of the second thin film electrode layer (L2) is oriented in a direction intersecting or substantially orthogonal to the electrode (ε) of the first thin film electrode layer (L1). And
At least one of the thin film electrode layers (L1, L2) is formed on the insulating surface of the substrate or the back body (7, 7 ′),
The thin film electrode layers (L1, L2) are formed on parallel separation planes in contact with the entire area forming layer (3) which is a functional medium between the thin film electrode layers,
The mass of the functional medium (3) determined by each overlapping portion between the electrode (ε) of the first thin film electrode layer (L1) and the electrode (ε) of the second thin film electrode layer (L2) A functional element (5) formed in a matrix-addressable array,
The functional element (5) activates the functional element (5) by applying a voltage to the crossing electrodes (1, 2) defining the functional element (5), and a potential is generated between the crossing electrodes, Thus, the physical state of the functional element (5) can be changed temporarily or permanently or switched between identifiable physical states, the application of the voltage being applied to the writing of the functional element Or corresponding to the addressing of the functional element (5) for a read operation, and at least one of a switchable logic element of a data processing device, a memory cell of a data storage device, or a pixel in an information display device The functional element is operated according to the characteristics of the selected functional material (3), so that in any case the addressing of the functional element, cell or pixel is matrix In an apparatus with said at least one electrode means, carried out in an addressing scheme,
The electrodes (1, 2) of the electrode means are formed on each electrode layer (L1, L2);
The electrodes (1, 2) of the electrode means (EM) all have substantially the same width w;
The electrodes (1, 2) of each means are electrically insulated from each other by an insulating thin film (6) of thickness δ which is a fraction of the width w, and the minimum value of w Is about the same as the minimum contour size f limited by the process, whereby the filling factor of the functional elements (5) in the functional medium (3) approaches 1, and the number of functional elements (5) It approaches the maximum value determined by the total area A of the functional medium (3) sandwiched between the layers (L1, L2) and the minimum contour size f limited by the process, and the maximum value is A / f 2 A device having at least one electrode means, characterized in that 積層配列で形成された複数の電極手段（ＥＭ１．．．ＥＭｎ）を含み、その各々が、各全域層（３１．．．３ｎ）を含むとともに、これに接触し、もって、容積構成体が実現されて成ることを特徴とする請求項２０に記載された少なくとも１つの電極手段を有する装置。 It includes a plurality of electrode means (EM 1 ... EM n ) formed in a stacked arrangement, each of which includes and contacts each global layer (3 1 ... 3 n ), thus having a volume 21. Apparatus with at least one electrode means according to claim 20, characterized in that the construction is realized. 電極手段（ＥＭｋ）の第２の電極層における前記電極が、以下の電極手段（ＥＭｋ＋１）における前記機能媒体（３）に直接接触して、電極手段の第１の電極層（Ｌ）を作り、もって、ｎ個の電極手段（ＥＭ１．．．ＥＭｎ）から成る積層体が、合計ｎ＋１個の電極層（Ｌ）で実現されて成ることを特徴とする請求項２１に記載された少なくとも１つの電極手段を有する装置。 The electrode of the second electrode layer of the electrode means (EM k) is in direct contact with the functional medium (3) in the following electrode means (EM k + 1), the first electrode layer of the electrode means (L) 23. A structure according to claim 21, characterized in that a stack of n electrode means (EM 1 ... EM n ) is realized with a total of n + 1 electrode layers (L). A device having at least one electrode means. 前記装置のマトリックス・アドレス指定可能な配列を構成する前記機能素子に対する受動マトリックス・アドレス指定を実行するための、請求項１６に記載された装置における、請求項１に記載された電極手段の使用。   Use of electrode means according to claim 1 in a device according to claim 16 for performing passive matrix addressing for the functional elements constituting a matrix addressable array of the device. 前記装置のマトリックス・アドレス指定可能な配列を構成する前記機能素子に対する能動マトリックス・アドレス指定を実行するために、各機能素子が少なくとも１つの能動切換構成部品に接続される請求項１６に記載された装置における、請求項１に記載された電極手段の使用。   17. The method of claim 16, wherein each functional element is connected to at least one active switching component to perform active matrix addressing for the functional elements that make up the matrix addressable array of the device. Use of an electrode means as claimed in claim 1 in an apparatus.
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