JP2005505856A5 - - Google Patents
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Claims (30)
- 発信元からのパケットコマンドを受信するように結合された第1バッファ回路であって、第1の複数のバッファを含み、前記第1の複数のバッファのそれぞれは、選択されたパケットコマンドを記憶する複数の仮想チャネルのうちの各仮想チャネルに対応し、前記選択されたパケットコマンドは前記各仮想チャネルに属する、第1バッファ回路と、
前記第1バッファ回路に結合されるバスインターフェイス回路であって、前記第1バッファ回路に記憶された前記選択されたパケットコマンドを周辺バス上での転送に適したコマンドに変換し、周辺バス上での転送に適した前記コマンドをパケットコマンドに変換するように構成されたバスインターフェイス回路と、
前記バスインターフェイス回路からの前記パケットコマンドを受信するように結合された第2バッファ回路であって、第2の複数のバッファを含み、前記第2の複数のバッファのそれぞれは、選択されたパケットコマンドを記憶する前記複数の仮想チャネルのうちの各仮想チャネルに対応し、前記選択されたパケットコマンドは前記各仮想チャネルに属する、第2バッファ回路とを備える、コンピュータシステムの入出力ノードのための周辺インターフェイス回路。 - 前記パケットコマンドのそれぞれは前記発信元で受信された各トランザクションの中に含まれる情報の一部を含み、前記複数の仮想チャネルのそれぞれは各トランザクションタイプに対応する、請求項1記載の周辺インターフェイス回路。
- 前記第1バッファ回路および前記第2バッファ回路に結合され、前記バスインターフェイス回路への、および前記バスインターフェイス回路からの前記パケットコマンドの伝送を制御するように構成された制御ロジックユニットをさらに備える、請求項1記載の周辺インターフェイス回路。
- 前記第1バッファ回路に結合され、前記パケットコマンドを受信して、前記パケットコマンドのそれぞれに対してタグ値を生成するように構成されるタグロジックユニットをさらに備え、前記タグ値は他のパケットコマンドに対する前記パケットコマンドのそれぞれの相対的な受信の順番に対応する、請求項3記載の周辺インターフェイス回路。
- 前記タグロジックユニットはさらに、前記第1バッファ回路に前記パケットコマンドのそれぞれを記憶する前に、前記タグ値を前記パケットコマンドのそれぞれに付加するように構成されている、請求項4記載の周辺インターフェイス回路。
- 前記第1バッファ回路に結合され、前記制御コマンドのそれぞれに対する前記タグ値に応じて、前記複数の第1バッファに記憶された前記パケットコマンド間の調停を行うように構成されているアービトレーションロジックユニットをさらに備える、請求項5記載の周辺インターフェイス回路。
- 前記第1発信元からのパケットデータを受信するように結合された第1データバッファ回路をさらに備え、前記第1データバッファ回路は前記入出力ノードのクロック速度でデータを受信するように構成され、データは前記第1データバッファ回路から前記周辺バスのクロック速度で読み出される、請求項6記載の周辺インターフェイス回路。
- 前記バスインターフェイス回路からのパケットデータを受信するように結合された第2データバッファ回路をさらに備え、前記第2データバッファ回路は前記周辺バスのクロック速度でデータを受信するように構成され、データは前記第2データバッファ回路から前記入出力ノードのクロック速度で読み出される、請求項7記載の周辺インターフェイス回路。
- 前記第2バッファ回路に結合され、前記バスインターフェイス回路から受信された前記パケットコマンドのそれぞれに対する制御コマンドを生成するように構成された制御コマンドジェネレータユニットをさらに備え、前記制御コマンドのそれぞれは対応するパケットコマンドのそれぞれの一部を含む、請求項8記載の周辺インターフェイス回路。
- 前記複数の仮想チャネルは、それぞれポストパケットコマンド、非ポストパケットコマンドおよび応答パケットコマンドに対応するポストチャネル、非ポストチャネルおよび応答チャネルを含む、請求項9記載の周辺インターフェイス回路。
- 前記周辺バスはPCIバスである、請求項10記載の周辺インターフェイス回路。
- 前記第1バッファ回路に結合され、非ポストパケットコマンドを記憶するように構成された非ポスト・リトライキューをさらに含み、前記非ポストパケットコマンドは、前記アービトレーションロジックユニットによって選択され、前記PCIバス上において開始された非ポストサイクルに応答して前記PCIバスに接続された周辺デバイスからリトライ指示がアサートされたものである、請求項11記載の周辺インターフェイス回路。
- 前記周辺バスはPCI−Xバスである、請求項9記載の周辺インターフェイス回路。
- 前記非ポストリトライキューに結合され、前記PCI−Xバスに接続された周辺デバイスから分離応答指示がアサートされた非ポストパケットコマンドに対応する前記周辺バス上における非ポストサイクルの開始の指示を記憶するように構成された分離応答キューをさらに含む、請求項13記載の周辺インターフェイス回路。
- 第1通信路で第1パケットコマンドを受信するように構成された第1トランシーバ回路と、
第2通信路で第2パケットコマンドを受信するように構成された第2トランシーバ回路と、
請求項1ないし14のいずれか1項記載の1以上の周辺インターフェイス回路とを備える、コンピュータシステムの入出力ノード。 - 第1通信路で第1パケットコマンドを受信するように構成された第1トランシーバ回路と、
第2通信路で第2パケットコマンドを受信するように構成された第2トランシーバ回路と、
1以上の周辺インターフェイス回路であって、
前記第1トランシーバ回路および前記第2トランシーバ回路からのパケットコマンドを受信するように結合された第1バッファ回路であって、第1の複数のバッファを含み、前記第1の複数のバッファのそれぞれは、選択されたパケットコマンドを記憶する複数の仮想チャネルのうちの各仮想チャネルに対応し、前記選択されたパケットコマンドは前記各仮想チャネルに属する、第1バッファ回路、
前記第1バッファ回路に結合されるバスインターフェイス回路であって、前記第1バッファ回路に記憶された前記選択されたパケットコマンドを周辺バス上での転送に適したコマンドに変換し、周辺バス上での転送に適した前記コマンドをパケットコマンドに変換するように構成されたバスインターフェイス回路、および
前記バスインターフェイス回路からの前記パケットコマンドを受信するように結合された第2バッファ回路であって、第2の複数のバッファを含み、前記第2の複数のバッファのそれぞれは、選択されたパケットコマンドを記憶する前記複数の仮想チャネルのうちの各仮想チャネルに対応し、前記選択されたパケットコマンドは前記各仮想チャネルに属する、第2バッファ回路とをそれぞれが有する1以上の周辺インターフェイス回路とを備える、コンピュータシステムの入出力ノード。 - 前記複数の仮想チャネルは、それぞれポストパケットコマンド、非ポストパケットコマンドおよび応答パケットコマンドに対応するポストチャネル、非ポストチャネルおよび応答チャネルを含む、請求項16記載の入出力ノード。
- 前記1以上の周辺インターフェイス回路のそれぞれが、前記第1バッファ回路および前記第2バッファ回路に結合され、前記バスインターフェイス回路への、および前記バスインターフェイス回路からの前記パケットコマンドの伝送を制御するように構成された制御ロジックユニットをさらに備える、請求項17記載の入出力ノード。
- 前記1以上の周辺インターフェイス回路のそれぞれが、前記第1発信元からのパケットデータを受信するように結合された第1データバッファ回路をさらに備え、前記第1データバッファ回路は前記入出力ノードのクロック速度でデータを受信するように構成され、データは前記第1データバッファ回路から前記周辺バスのクロック速度で読み出される、請求項18記載の入出力ノード。
- 前記1以上の周辺インターフェイス回路のそれぞれが、前記バスインターフェイス回路からのパケットデータを受信するように結合された第2データバッファ回路をさらに備え、前記第2データバッファ回路は前記周辺バスのクロック速度でデータを受信するように構成され、データは前記第2データバッファ回路から前記入出力ノードのクロック速度で読み出される、請求項19記載の入出力ノード。
- 前記1以上の周辺インターフェイス回路のそれぞれが、前記第2バッファ回路に結合され、前記バスインターフェイス回路から受信された前記パケットコマンドのそれぞれに対する制御コマンドを生成するように構成された制御コマンドジェネレータユニットをさらに備え、前記制御コマンドのそれぞれは対応するパケットコマンドのそれぞれの一部を含む、請求項20記載の入出力ノード。
- 1以上のプロセッサと、
相互に接続されるとともに、前記1以上のプロセッサにポイントトゥーポイント・パケットバスを介して接続されている請求項15乃至21いずれか1項記載の1以上の入出力ノードとを備える、コンピュータシステム。 - コンピュータシステムであって、
1以上のプロセッサと、
相互に接続されるとともに、前記1以上のプロセッサにポイントトゥーポイント・パケットバスを介して接続されている1以上の入出力ノードと、
前記1以上の入出力ノードと1以上の周辺デバイスのうちの対応するものの間でアドレス、データおよび制御信号を伝達するように結合された1以上の周辺バスとを備え、
前記入出力ノードはそれぞれ、
第1通信路で第1パケットコマンドを受信するように構成された第1トランシーバ回路と、
第2通信路で第2パケットコマンドを受信するように構成された第2トランシーバ回路と、
1以上の周辺インターフェイス回路であって、それぞれが、
前記第1トランシーバ回路および前記第2トランシーバ回路からのパケットコマンドを受信するように結合された第1バッファ回路であって、第1の複数のバッファを含み、前記第1の複数のバッファのそれぞれは、選択されたパケットコマンドを記憶する複数の仮想チャネルのうちの各仮想チャネルに対応し、前記選択されたパケットコマンドは前記各仮想チャネルに属する、第1バッファ回路、
前記第1バッファ回路に結合されるバスインターフェイス回路であって、前記第1バッファ回路に記憶された前記選択されたパケットコマンドを前記周辺バス上での転送に適したコマンドに変換し、前記周辺バス上での転送に適した前記コマンドをパケットコマンドに変換するように構成されたバスインターフェイス回路、および
前記バスインターフェイス回路からの前記パケットコマンドを受信するように結合された第2バッファ回路であって、第2の複数のバッファを含み、前記第2の複数のバッファのそれぞれは、選択されたパケットコマンドを記憶する前記複数の仮想チャネルのうちの各仮想チャネルに対応し、前記選択されたパケットコマンドは前記各仮想チャネルに属する、第2バッファ回路とを有する1以上の周辺インターフェイス回路とを備える、コンピュータシステム。 - 前記複数の仮想チャネルは、それぞれポストパケットコマンド、非ポストパケットコマンドおよび応答パケットコマンドに対応するポストチャネル、非ポストチャネルおよび応答チャネルを含む、請求項23記載のコンピュータシステム。
- 前記1以上の周辺インターフェイス回路のそれぞれが、前記第1バッファ回路および前記第2バッファ回路に結合され、前記バスインターフェイス回路への、および前記バスインターフェイス回路からの前記パケットコマンドの伝送を制御するように構成された制御ロジックユニットをさらに備える、請求項24記載のコンピュータシステム。
- 前記1以上の周辺インターフェイス回路のそれぞれが、前記第2バッファ回路に結合され、前記バスインターフェイス回路から受信された前記パケットコマンドのそれぞれに対する制御コマンドを生成するように構成された制御コマンドジェネレータユニットをさらに備え、前記制御コマンドのそれぞれは対応するパケットコマンドのそれぞれの一部を含む、請求項25記載のコンピュータシステム。
- 前記周辺バスはPCIバスである、請求項26記載のコンピュータシステム。
- 前記1以上の周辺インターフェイス回路のそれぞれが、前記第1バッファ回路に結合され、非ポストパケットコマンドを記憶するように構成された非ポスト・リトライキューをさらに含み、前記非ポストパケットコマンドは、前記アービトレーションロジックユニットによって選択され、前記PCIバス上において開始された非ポストサイクルに応答して前記PCIバスに接続された周辺デバイスからリトライ指示がアサートされたものである、請求項27記載のコンピュータシステム。
- 前記周辺バスはPCI−Xバスである、請求項26記載のコンピュータシステム。
- 前記1以上の周辺インターフェイス回路のそれぞれが、前記非ポストリトライキューに結合され、前記PCI−Xバスに接続された周辺デバイスから分離応答指示がアサートされた非ポストパケットコマンドに対応する前記周辺バス上における非ポストサイクルの開始の指示を記憶するように構成された分離応答キューをさらに含む、請求項29記載のコンピュータシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US97853401A | 2001-10-15 | 2001-10-15 | |
US10/093,146 US6725297B1 (en) | 2001-10-15 | 2002-03-07 | Peripheral interface circuit for an I/O node of a computer system |
PCT/US2002/026884 WO2003034240A1 (en) | 2001-10-15 | 2002-08-22 | A peripheral interface circuit for an i/o node of a computer system |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2005505856A JP2005505856A (ja) | 2005-02-24 |
JP2005505856A5 true JP2005505856A5 (ja) | 2006-03-09 |
JP4391820B2 JP4391820B2 (ja) | 2009-12-24 |
Family
ID=26787193
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003536900A Expired - Fee Related JP4391820B2 (ja) | 2001-10-15 | 2002-08-22 | コンピュータシステムのi/oノードのための周辺インターフェイス回路 |
Country Status (6)
Country | Link |
---|---|
EP (1) | EP1436709B1 (ja) |
JP (1) | JP4391820B2 (ja) |
CN (1) | CN100524264C (ja) |
DE (1) | DE60211006T2 (ja) |
TW (1) | TWI225989B (ja) |
WO (1) | WO2003034240A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6839784B1 (en) * | 2001-10-15 | 2005-01-04 | Advanced Micro Devices, Inc. | Control unit of an I/O node for a computer system including a plurality of scheduler units each including a plurality of buffers each corresponding to a respective virtual channel |
WO2004081805A1 (en) * | 2003-03-10 | 2004-09-23 | Uhs Systems Pty Ltd | A dedicated communications system and interface |
US7881303B2 (en) * | 2006-12-13 | 2011-02-01 | GlobalFoundries, Inc. | Command packet packing to mitigate CRC overhead |
JP5125885B2 (ja) * | 2008-08-26 | 2013-01-23 | セイコーエプソン株式会社 | データ入出力装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5187780A (en) * | 1989-04-07 | 1993-02-16 | Digital Equipment Corporation | Dual-path computer interconnect system with zone manager for packet memory |
US5983291A (en) * | 1996-09-24 | 1999-11-09 | Cirrus Logic, Inc. | System for storing each of streams of data bits corresponding from a separator thereby allowing an input port accommodating plurality of data frame sub-functions concurrently |
-
2002
- 2002-08-22 CN CNB028203895A patent/CN100524264C/zh not_active Expired - Fee Related
- 2002-08-22 DE DE60211006T patent/DE60211006T2/de not_active Expired - Lifetime
- 2002-08-22 WO PCT/US2002/026884 patent/WO2003034240A1/en active IP Right Grant
- 2002-08-22 JP JP2003536900A patent/JP4391820B2/ja not_active Expired - Fee Related
- 2002-08-22 EP EP02801621A patent/EP1436709B1/en not_active Expired - Lifetime
- 2002-10-08 TW TW91123176A patent/TWI225989B/zh not_active IP Right Cessation
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