JP2005353765A

JP2005353765A - Semiconductor device, its testing method and semiconductor integrated circuit

Info

Publication number: JP2005353765A
Application number: JP2004171612A
Authority: JP
Inventors: Takahiro Inoue; 高広井上
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2004-06-09
Filing date: 2004-06-09
Publication date: 2005-12-22

Abstract

<P>PROBLEM TO BE SOLVED: To realize a semiconductor device capable of efficiently forming a pad by forming a test pad on a scribe region and capable of preventing short-circuit caused by the refuse of a wiring metal. <P>SOLUTION: The semiconductor device 11 is provided with a separating means 18 for preventing the short-circuit of an inner circuit 15 and the test pad 16 between the inner circuit 15 and the test pad 16, whereby the short-circuit of the inner circuit 15 and the test pad 16 can be prevented. As a result, even when the refuse of the wiring metal is generated upon dicing and short-circuit is caused between the test pad 16 and a substrate, the short-circuit will not be caused between the inner circuit 15 and the substrate. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、基板上に半導体集積回路を形成してなる半導体装置とそのテスト方法および半導体集積回路に関するものである。 The present invention relates to a semiconductor device in which a semiconductor integrated circuit is formed on a substrate, a test method therefor, and a semiconductor integrated circuit.

半導体集積回路（以下チップ）は、信頼性確保のためウェハテスト工程において各回路ブロックの導通をテストする必要がある。この時、チップ内にウェハテスト用のテストパッドを設け、電気信号を入出力し回路のテストを行う。微細化に伴い回路規模は増大する一方であり、テストパッドの数は増加する一方となる。また、チップ価格に対する要望も強く、テストパッドが増大するとチップ面積が大きくなり深刻なコストアップを招いてしまう。 A semiconductor integrated circuit (hereinafter referred to as a chip) needs to test the continuity of each circuit block in a wafer test process to ensure reliability. At this time, a test pad for wafer test is provided in the chip, and an electric signal is input and output to test the circuit. Along with miniaturization, the circuit scale is increasing, and the number of test pads is increasing. In addition, there is a strong demand for chip prices, and as the number of test pads increases, the chip area increases and serious cost increases occur.

このように、信頼性の向上とチップコストはトレードオフとなるため、より実装密度を上げた半導体装置およびそのテスト方法は重要である。 Thus, since the improvement in reliability and the chip cost are a trade-off, a semiconductor device with a higher mounting density and its test method are important.

ここでは、上記の要求を満足する半導体装置およびウェハテスト方法について述べる。 Here, a semiconductor device and a wafer test method that satisfy the above requirements will be described.

一般に、チップを製造する場合には、１枚の半導体装置用の、Ｓｉ等からなる基板上に多数のチップを所定ピッチで縦横に配列して形成し、ウェハテスト工程においてプローブ針をテストパッドに接触して電気的特性の検査を行い、良品チップのみを後工程においてパッケージ封止する。後工程において、ワイヤボンディング用パッドは必要であるが、テストパッドはウェハテスト時のみ使用するため、後工程においては必要ないものとなる。 In general, when manufacturing chips, a large number of chips are arranged vertically and horizontally at a predetermined pitch on a substrate made of Si or the like for a single semiconductor device, and probe needles are used as test pads in a wafer test process. The electrical characteristics are inspected in contact with each other, and only non-defective chips are sealed in a later process. In the subsequent process, a wire bonding pad is necessary, but since the test pad is used only during the wafer test, it is not necessary in the subsequent process.

また、半導体装置をチップに切り出す際ダイシングによってチップ毎に分離する。このダイシングをするために、分離用の切りしろである間隔部を形成し、これをスクライブ領域と称する。また、スクライブ領域の輪郭線をスクライブラインと称し、このスクライブラインにそってダイシングが行われる。このスクライブ領域に内部回路（チップ）とは別に、ウェハ製造用のアライメントマークやウェハ検査用マークを形成することは一般的である。 Further, when the semiconductor device is cut into chips, the semiconductor devices are separated for each chip by dicing. In order to perform this dicing, an interval portion that is a separation margin is formed, and this is referred to as a scribe region. Further, the outline of the scribe area is called a scribe line, and dicing is performed along the scribe line. It is common to form an alignment mark for wafer manufacture and a wafer inspection mark separately from the internal circuit (chip) in this scribe region.

図１２ないし図１４では、簡略化のためテストパッドは１つだけ描いているが、実際には、テストパッドは多数存在する。 In FIG. 12 to FIG. 14, only one test pad is drawn for simplification, but there are actually many test pads.

従来例１として、図１２に、特許文献１を示す。この半導体装置１０１では、スクライブ領域上にテストパッドを形成し、後工程により必要なボンディング用パッドはチップ内に残すことで、パッドを効率的に形成することができる。すなわち、チップ内に、後に不要になるテストパッドを形成する領域を確保しておく必要がなく、半導体装置上に効率よくチップを形成することができる。 As Conventional Example 1, Patent Document 1 is shown in FIG. In the semiconductor device 101, a test pad is formed on the scribe region, and a necessary bonding pad is left in the chip in a later process, whereby the pad can be formed efficiently. That is, it is not necessary to secure a region for forming a test pad that will be unnecessary later in the chip, and the chip can be efficiently formed on the semiconductor device.

しかし、ダイシング工程においてチップを分離する際、テストパッド１６（テストパッド本体１６ａと内部回路とを結んでいる部分であるテストパッド用配線１６ｂを含む）を構成する配線メタル上を切断していくことになってしまい、配線メタルのカスが積もることによって、チップ内の内部回路１５−テストパッド１６−基板（図示せず）（ＧＮＤ）（グランド）の経路で短絡（ショート）が発生し、歩留まりが低下するという問題がある。 However, when the chip is separated in the dicing step, the wiring metal constituting the test pad 16 (including the test pad wiring 16b that is a portion connecting the test pad main body 16a and the internal circuit) is cut. As a result of the accumulation of metal waste, a short circuit occurs in the path of the internal circuit 15 in the chip, the test pad 16, the substrate (not shown) (GND) (ground), and the yield is increased. There is a problem of lowering.

従来例２として、図１３に、特許文献２を示す。この半導体装置１０１では、スクライブ領域１４上にテストパッド１６を形成し、後工程により必要なボンディング用パッド１７はチップ内に残すことで、パッドを効率的に形成することができる。 As Conventional Example 2, Patent Document 2 is shown in FIG. In the semiconductor device 101, the test pad 16 is formed on the scribe region 14, and the necessary bonding pad 17 is left in the chip in a later process, whereby the pad can be formed efficiently.

また、ダイシング工程における短絡を防ぐため、ダイシング工程の前にテストパッド１６をフォトリソグラフ工程を利用して除去することを記載している。 In addition, it describes that the test pad 16 is removed by using a photolithography process before the dicing process in order to prevent a short circuit in the dicing process.

しかし、ウェハテスト後にテストパッド１６のみを除去するには、フォトリソグラフマスク及び工程を必要とするため、大幅なコストアップとなってしまう。 However, removing only the test pad 16 after the wafer test requires a photolithographic mask and a process, resulting in a significant cost increase.

従来例３として、図１４に、特許文献３、特許文献４を示す。この半導体装置１０１では、ダイシング工程における短絡を防ぐため、スクライブ領域１４とは別の未使用領域である電源用配線部１１５を使用して、テストパッド１６を形成している。 As Conventional Example 3, FIG. 14 shows Patent Document 3 and Patent Document 4. In the semiconductor device 101, the test pad 16 is formed using the power supply wiring portion 115 which is an unused area different from the scribe area 14 in order to prevent a short circuit in the dicing process.

しかし、未使用領域がない場合はテストパッド１６によりチップ面積が増大し、コストアップとなる。
特開平７−５０３２６号公報（公開日平成７年２月２１日）特開平６−１２０３０８号公報（公開日平成６年４月２８日）特開２００２−３４３８３９号公報（公開日平成１４年１１月２９日）特開２００３−２０９１７６号公報（公開日平成１５年７月２５日） However, if there is no unused area, the test pad 16 increases the chip area, which increases the cost.
Japanese Patent Laid-Open No. 7-50326 (Publication date: February 21, 1995) JP-A-6-120308 (publication date April 28, 1994) JP 2002-343839 A (publication date November 29, 2002) JP 2003-209176 A (publication date July 25, 2003)

従来例１、２では、スクライブ領域上にテストパッドを形成し、後工程により必要なボンディング用パッドはチップ内に残すことで、パッドを効率的に形成することができるが、ダイシング工程においてチップを分離する際、配線メタル上を切断することになってしまい、配線メタルのカスに起因する短絡（ショート）が発生し、歩留まりが低下するという問題がある。 In the conventional examples 1 and 2, a test pad is formed on the scribe region, and a necessary bonding pad is left in the chip in a later process, so that the pad can be formed efficiently. At the time of separation, the wiring metal is cut off, and there is a problem that a short circuit (short) due to wiring metal residue occurs and the yield decreases.

すなわち、ダイシングでスクライブ領域を切断・除去したときに、テストパッド、あるいはテストパッドと内部回路とをつないでいる配線メタルが、切断しきれずに残り、内部回路とつながったままで浮いた状態になって、それが、切断・除去されたスクライブ領域の下方の基板と、配線メタルのカスを介して接触することが起こると、その結果、内部回路が、配線メタル、テストパッドを介して、基板と短絡するということである。 In other words, when the scribe area is cut and removed by dicing, the test pad or the wiring metal that connects the test pad and the internal circuit remains uncut and floats while being connected to the internal circuit. When it happens to come into contact with the substrate below the cut and removed scribe area through the wiring metal debris, the internal circuit is short-circuited with the substrate through the wiring metal test pad Is to do.

また、従来例３、４では、上述の通り、未使用領域がない場合はテストパッド１６によりチップ面積が増大し、パッドを効率よく形成することができない。 Further, in the conventional examples 3 and 4, as described above, when there is no unused region, the chip area is increased by the test pad 16, and the pad cannot be formed efficiently.

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、スクライブ領域上にテストパッドを形成してパッドを効率よく形成することができるとともに、配線メタルのカスに起因する短絡を防ぐことができる半導体装置とそのテスト方法および半導体集積回路を実現することにある。 The present invention has been made in view of the above-described problems, and an object of the present invention is to form a test pad on a scribe region so that the pad can be efficiently formed, and a short circuit caused by a residue of wiring metal. A semiconductor device, a test method thereof, and a semiconductor integrated circuit.

上記の課題を解決するため、本発明に係る半導体装置は、基板上に半導体集積回路が形成され、基板上の半導体集積回路形成領域の周囲のスクライブ領域上に、該半導体集積回路の内部回路の導通状態をテストするテストパッドが形成された半導体装置において、上記内部回路と上記テストパッドとの間に、内部回路とテストパッドとの短絡を防ぐ分離手段を備えたことを特徴としている。 In order to solve the above problems, a semiconductor device according to the present invention includes a semiconductor integrated circuit formed on a substrate, and an internal circuit of the semiconductor integrated circuit is formed on a scribe region around the semiconductor integrated circuit formation region on the substrate. In a semiconductor device in which a test pad for testing a continuity state is formed, separation means for preventing a short circuit between the internal circuit and the test pad is provided between the internal circuit and the test pad.

上記の構成により、スクライブ領域上にテストパッドを形成する。そのため、従来同様、パッドを効率よく形成することができる。 With the above configuration, a test pad is formed on the scribe region. Therefore, the pad can be formed efficiently as in the conventional case.

また、内部回路とテストパッドとの間に、内部回路とテストパッドとの短絡を防ぐ分離手段を設けている。したがって、内部回路とテストパッドへとの短絡が防がれるので、ダイシングで配線メタルのカスが出てテストパッドと基板との間が短絡しても、内部回路と基板とが短絡しない。 Further, separating means for preventing a short circuit between the internal circuit and the test pad is provided between the internal circuit and the test pad. Therefore, since a short circuit between the internal circuit and the test pad is prevented, even if the wiring metal residue is generated by dicing and the test pad and the substrate are short-circuited, the internal circuit and the substrate are not short-circuited.

それゆえ、スクライブ領域上にテストパッドを形成してパッドを効率よく形成することができるとともに、配線メタルのカスに起因する短絡を防ぐことができる半導体装置を実現することができるという効果を奏する。 Therefore, the test pad can be formed on the scribe region so that the pad can be efficiently formed, and a semiconductor device that can prevent a short circuit due to the residue of the wiring metal can be realized.

また、本発明に係る半導体装置は、上記の構成に加えて、上記分離手段がダイオードであることを特徴としている。 In addition to the above structure, the semiconductor device according to the present invention is characterized in that the separating means is a diode.

上記の構成により、上記分離手段がダイオードである。したがって、上記の構成による効果に加えて、簡単な構成で実現できるという効果を奏する。 With the above configuration, the separating means is a diode. Therefore, in addition to the effect by said structure, there exists an effect that it can implement | achieve with a simple structure.

また、本発明に係る半導体装置は、上記の構成に加えて、上記分離手段がＰＮＰ型トランジスタであることを特徴としている。 In addition to the above structure, the semiconductor device according to the present invention is characterized in that the separating means is a PNP transistor.

上記の構成により、上記分離手段がＰＮＰ型トランジスタである。したがって、上記の構成による効果に加えて、ウェハテスト測定時の注入電流の影響を低減できるという効果を奏する。 With the above configuration, the separating means is a PNP transistor. Therefore, in addition to the effect by the above configuration, there is an effect that the influence of the injection current at the time of wafer test measurement can be reduced.

また、本発明に係る半導体装置は、上記の構成に加えて、上記分離手段がＮＰＮ型トランジスタであることを特徴としている。 In addition to the above structure, the semiconductor device according to the present invention is characterized in that the separating means is an NPN transistor.

上記の構成により、上記分離手段がＮＰＮ型トランジスタである。したがって、上記の構成による効果に加えて、ウェハテスト測定時の注入電流の影響を低減できるという効果を奏する。 With the above configuration, the separating means is an NPN transistor. Therefore, in addition to the effect by the above configuration, there is an effect that the influence of the injection current at the time of wafer test measurement can be reduced.

また、本発明に係る半導体装置は、上記の構成に加えて、上記分離手段が、ＮＰＮ型トランジスタと１つ以上のダイオードとがすべて直列に接続された構成であることを特徴としている。 In addition to the above structure, the semiconductor device according to the present invention is characterized in that the separating means has a structure in which an NPN transistor and one or more diodes are all connected in series.

上記の構成により、上記分離手段が、ＮＰＮ型トランジスタと１つ以上のダイオードとがすべて直列に接続された構成である。したがって、上記の構成による効果に加えて、分離手段のダイオードを複数とすることで、内部回路のバイアス電圧が高い場合でも有効となるという効果を奏する。 With the above configuration, the separation means is a configuration in which an NPN transistor and one or more diodes are all connected in series. Therefore, in addition to the effect of the above configuration, the use of a plurality of diodes as the separating means has an effect that it is effective even when the bias voltage of the internal circuit is high.

また、本発明に係る半導体装置は、上記の構成に加えて、１つのテストパッドに前記分離手段を２つ設けることを特徴としている。 In addition to the above configuration, the semiconductor device according to the present invention is characterized in that two separation means are provided in one test pad.

上記の構成により、１つのテストパッドに前記分離手段を２つ設ける。したがって、上記の構成による効果に加えて、分離手段を２つ設けることで、１パッドで２つの回路部分を測定可能となり、より効率的であるという効果を奏する。 With the above configuration, two separation means are provided in one test pad. Therefore, in addition to the effect of the above configuration, by providing two separation means, it is possible to measure two circuit portions with one pad, which is more efficient.

また、本発明に係る半導体装置は、上記の構成に加えて、隣接する半導体集積回路でテストパッドを共有することを特徴としている。 In addition to the above configuration, a semiconductor device according to the present invention is characterized in that a test pad is shared by adjacent semiconductor integrated circuits.

上記の構成により、隣接する半導体集積回路でテストパッドを共有する。したがって、上記の構成による効果に加えて、隣接する半導体集積回路でテストパッドを共有することで、より効率的であるという効果を奏する。 With the above configuration, a test pad is shared by adjacent semiconductor integrated circuits. Therefore, in addition to the effect of the above configuration, by sharing the test pad between adjacent semiconductor integrated circuits, there is an effect that it is more efficient.

また、本発明に係る半導体装置は、上記の構成に加えて、上記内部回路に対するトリミング用素子を設けることを特徴としている。 In addition to the above structure, a semiconductor device according to the present invention is characterized by providing a trimming element for the internal circuit.

上記の構成により、上記内部回路に対するトリミング用素子を設ける。したがって、上記の構成による効果に加えて、トリミング用素子を設ける回路では、テストパッド数が多いため、より効果的であるという効果を奏する。 With the above configuration, a trimming element for the internal circuit is provided. Therefore, in addition to the effect of the above configuration, the circuit provided with the trimming element has an effect that it is more effective because the number of test pads is large.

また、本発明に係る半導体装置のテスト方法は、半導体装置をテストする半導体装置のテスト方法において、上記の半導体装置に対し、前記テストパッドにプローブ針を接触して電気的特性を測定するウェハテスト工程と、該工程後スクライブ領域に沿って半導体集積回路に切断するダイシング工程とを備えたことを特徴としている。 According to another aspect of the present invention, there is provided a test method for a semiconductor device, wherein the test method for a semiconductor device is a wafer test for measuring electrical characteristics of the semiconductor device by contacting a probe needle with the test pad. And a dicing step of cutting the semiconductor integrated circuit along the scribe region after the step.

上記の構成により、ウェハテスト時には、テストパッドより電流を入出力することで測定可能である。したがって、内部回路とテストパッドへとの短絡が防がれるので、ダイシングで配線メタルのカスが出てテストパッドと基板との間が短絡しても、内部回路と基板とが短絡しない。 With the above configuration, measurement can be performed by inputting / outputting current from a test pad during a wafer test. Therefore, since a short circuit between the internal circuit and the test pad is prevented, even if the wiring metal residue is generated by dicing and the test pad and the substrate are short-circuited, the internal circuit and the substrate are not short-circuited.

また、本発明に係る半導体装置のテスト方法は、上記の構成に加えて、上記ウェハテスト工程において、複数の半導体集積回路に対して同時に測定することを特徴としている。 In addition to the above configuration, the semiconductor device test method according to the present invention is characterized in that, in the wafer test process, a plurality of semiconductor integrated circuits are simultaneously measured.

上記の構成により、上記ウェハテスト工程において、複数の半導体集積回路に対して同時に測定する。 With the above configuration, a plurality of semiconductor integrated circuits are measured simultaneously in the wafer test process.

したがって、上記の構成による効果に加えて、複数同時測定の場合、１半導体集積回路毎にプロービングすることで測定可能であるという効果を奏する。 Therefore, in addition to the effect of the above configuration, in the case of a plurality of simultaneous measurements, there is an effect that measurement is possible by probing for each semiconductor integrated circuit.

また、本発明に係る半導体集積回路は、上記の半導体装置に形成されて切り出されたことを特徴としている。 A semiconductor integrated circuit according to the present invention is characterized by being formed and cut out in the above semiconductor device.

上記の構成により、上記半導体装置に形成されて切り出される。したがって、内部回路とテストパッドへとの短絡が防がれるので、ダイシングで配線メタルのカスが出てテストパッドと基板との間が短絡しても、内部回路と基板とが短絡しない。 With the above configuration, the semiconductor device is formed and cut out. Therefore, since a short circuit between the internal circuit and the test pad is prevented, even if the wiring metal residue is generated by dicing and the test pad and the substrate are short-circuited, the internal circuit and the substrate are not short-circuited.

以上のように、本発明に係る半導体装置は、上記内部回路と上記テストパッドとの間に、内部回路とテストパッドとの短絡を防ぐ分離手段を備えた構成である。 As described above, the semiconductor device according to the present invention has a configuration in which the separating means for preventing a short circuit between the internal circuit and the test pad is provided between the internal circuit and the test pad.

また、本発明に係る半導体装置のテスト方法は、上記の半導体装置に対し、前記テストパッドにプローブ針を接触して電気的特性を測定するウェハテスト工程と、該工程後スクライブ領域に沿って半導体集積回路に切断するダイシング工程とを備えた構成である。 According to another aspect of the present invention, there is provided a test method for a semiconductor device, comprising: a wafer test process for measuring electrical characteristics by contacting a probe needle to the test pad; and a semiconductor along a scribe region after the process. And a dicing process for cutting the integrated circuit.

また、本発明に係る半導体集積回路は、上記の半導体装置に形成されて切り出された構成である。 In addition, a semiconductor integrated circuit according to the present invention has a structure formed and cut out in the above semiconductor device.

これにより、内部回路とテストパッドへとの短絡が防がれるので、ダイシングで配線メタルのカスが出てテストパッドと基板との間が短絡しても、内部回路と基板とが短絡しない。それゆえ、スクライブ領域上にテストパッドを形成してパッドを効率よく形成することができるとともに、配線メタルのカスに起因する短絡を防ぐことができる半導体装置を実現することができるという効果を奏する。 As a result, a short circuit between the internal circuit and the test pad is prevented, and therefore, even if the wiring metal residue is generated by dicing and the test pad and the substrate are short-circuited, the internal circuit and the substrate are not short-circuited. Therefore, the test pad can be formed on the scribe region so that the pad can be efficiently formed, and a semiconductor device that can prevent a short circuit due to the residue of the wiring metal can be realized.

〔実施の形態１〕
図１１に、半導体装置１１、半導体ウェハ３０および半導体集積回路１３の外観を示す。 [Embodiment 1]
FIG. 11 shows the appearance of the semiconductor device 11, the semiconductor wafer 30, and the semiconductor integrated circuit 13.

図１に示すように、スクライブ領域１４上にテストパッド１６を形成し、後工程により必要なボンディング用パッド１７は半導体集積回路１３（以下、チップ）内に残すことで、パッドを効率的に形成する。テストパッド１６は、テストパッド本体１６ａと、テストパッド用配線（配線メタル）１６ｂとを有している。テストパッド本体１６ａは、プローブ針（図示せず）と接触する部位であり、テストパッド用配線１６ｂは、内部回路１５と接続される部位であり、いずれも金属で出来ている。ｄはダイシング幅である。 As shown in FIG. 1, a test pad 16 is formed on a scribe region 14, and a bonding pad 17 required in a later process is left in a semiconductor integrated circuit 13 (hereinafter referred to as a chip), thereby efficiently forming a pad. To do. The test pad 16 includes a test pad main body 16a and a test pad wiring (wiring metal) 16b. The test pad main body 16a is a part in contact with a probe needle (not shown), and the test pad wiring 16b is a part connected to the internal circuit 15, both of which are made of metal. d is a dicing width.

ダイシングではテストパッド１６も基本的にスクライブ領域１４と同時に切断除去されるが、なかには、テストパッド１６が形成されているスクライブ領域１４だけが切断されてその上方のテストパッド１６あるいは配線メタル１６ｂが浮いたような状態になり、それが配線メタル１６ｂのカスで基板と接触する可能性がある。しかしながら、本構成では、内部回路１５とテストパッド１６の間に、内部回路１５とテストパッド１６との短絡を防ぐ分離手段１８を設けている。具体的には、内部回路１５と配線メタル１６ｂの間であって、チップ１３上の周辺部位に、内部回路１５とテストパッド１６との短絡（より詳細には、内部回路１５と配線メタル１６ｂとの短絡）を防ぐ分離手段１８を設けている。これにより、内部回路１５とテストパッド１６、より詳しくは内部回路１５と配線メタル１６ｂとを電気的に分離できるので、ダイシング工程における内部回路１５と、Ｓｉ等からなる基板（ＧＮＤ）（図示せず）すなわち半導体ウェハとの短絡を防ぐことが可能となる。 In dicing, the test pad 16 is basically cut and removed at the same time as the scribe region 14. However, only the scribe region 14 where the test pad 16 is formed is cut, and the test pad 16 or the wiring metal 16b above it is lifted. There is a possibility that it will come into contact with the substrate due to the residue of the wiring metal 16b. However, in this configuration, the separating means 18 for preventing a short circuit between the internal circuit 15 and the test pad 16 is provided between the internal circuit 15 and the test pad 16. Specifically, a short circuit between the internal circuit 15 and the test pad 16 (in more detail, between the internal circuit 15 and the wiring metal 16b between the internal circuit 15 and the wiring metal 16b. Separation means 18 is provided to prevent short circuit). Thereby, the internal circuit 15 and the test pad 16, more specifically, the internal circuit 15 and the wiring metal 16b can be electrically separated, so that the internal circuit 15 and a substrate (GND) (not shown) made of Si or the like in the dicing process. That is, it becomes possible to prevent a short circuit with the semiconductor wafer.

図１では、簡略化のためテストパッドは１つだけ描いているが、実際には、テストパッドは多数存在する。他の図も同様である。 In FIG. 1, only one test pad is drawn for the sake of simplicity, but there are actually many test pads. The same applies to the other figures.

例えば、図２に示すように、内部回路１５とテストパッド１６との間に、上記分離手段としてダイオード２１を設ける。テストパッド１６から内部回路１５が順方向である。 For example, as shown in FIG. 2, a diode 21 is provided between the internal circuit 15 and the test pad 16 as the separating means. The internal circuit 15 is forward from the test pad 16.

ダイシング工程において配線メタル１６ｂによりテストパッド１６が基板と短絡した場合でも、分離手段であるダイオード２１が逆バイアスとなるため、内部回路１５は基板と短絡せず、内部回路１５には影響しない。 Even when the test pad 16 is short-circuited to the substrate by the wiring metal 16b in the dicing process, the diode 21 as the separating means is reverse-biased, so that the internal circuit 15 is not short-circuited to the substrate and does not affect the internal circuit 15.

ウェハテスト工程においては、プローブ針３１を使ってテストパッド１６より電流を流し込み、ダイオード２１を順バイアスすることで、内部回路の電圧を測定することが可能である。 In the wafer test process, it is possible to measure the voltage of the internal circuit by flowing current from the test pad 16 using the probe needle 31 and forward-biasing the diode 21.

本半導体装置１１は、
基板上に複数のチップを形成する工程と、
上記基板上に上記各チップに隣接してスクライブ領域１４を形成する工程と、
上記各チップに各種半導体素子（図示せず）を形成する工程と、
上記半導体素子に電気的に接続するテストパッド１６を上記スクライブ領域１４に形成する工程と、
によって製造される。 The semiconductor device 11 includes:
Forming a plurality of chips on a substrate;
Forming a scribe region 14 adjacent to each of the chips on the substrate;
Forming various semiconductor elements (not shown) on each of the chips;
Forming a test pad 16 electrically connected to the semiconductor element in the scribe region 14;
Manufactured by.

そして、測定は、上記テストパッドにプローブ針を接触させて電気的特性を測定することによって行う。 The measurement is performed by bringing the probe needle into contact with the test pad and measuring the electrical characteristics.

〔実施の形態２〕
図３に示すように、内部回路１５とテストパッド１６の間に分離手段としてＰＮＰ型トランジスタ２２を設ける。それ以外は図２の構成と同一である。エミッタがテストパッド１６側であり、ベースが内部回路１５側であり、コレクタはチップ１３の内部にて接地されている。 [Embodiment 2]
As shown in FIG. 3, a PNP transistor 22 is provided as a separating means between the internal circuit 15 and the test pad 16. Otherwise, the configuration is the same as in FIG. The emitter is on the test pad 16 side, the base is on the internal circuit 15 side, and the collector is grounded inside the chip 13.

ダイシング工程において配線メタルによりテストパッド１６が基板と短絡した場合でも、ＰＮＰ型トランジスタ２２のベース−エミッタ間が逆バイアスとなるため、内部回路１５は基板と短絡せず、内部回路１５には影響しない。 Even when the test pad 16 is short-circuited to the substrate by the wiring metal in the dicing process, the internal circuit 15 is not short-circuited to the substrate and does not affect the internal circuit 15 because the base-emitter of the PNP transistor 22 is reverse-biased. .

ウェハテスト工程においては、テストパッド１６より電流を流し込み、ＰＮＰ型トランジスタ２２をＯＮすることで、内部回路１５で電圧を測定可能である。ダイオードでの接続の場合、テストパッド１６より流し込む電流が内部回路１５に影響を与えるが、ＰＮＰ型トランジスタとすることで、流し込む電流の影響をｈＦＥ（直流電流増幅率）倍低減できる。 In the wafer test process, a voltage can be measured by the internal circuit 15 by supplying current from the test pad 16 and turning on the PNP transistor 22. In the case of connection with a diode, the current flowing from the test pad 16 affects the internal circuit 15. However, by using a PNP transistor, the influence of the flowing current can be reduced by a factor of hFE (DC current amplification factor).

〔実施の形態３〕
図４に示すように、内部回路１５とテストパッド１６の間に分離手段としてＮＰＮ型トランジスタ２３を設ける。それ以外は図２の構成と同一である。エミッタがテストパッド１６側であり、ベースが内部回路１５側であり、コレクタは電圧源Ｖｃｃに接続されている。 [Embodiment 3]
As shown in FIG. 4, an NPN transistor 23 is provided as a separating means between the internal circuit 15 and the test pad 16. Otherwise, the configuration is the same as in FIG. The emitter is on the test pad 16 side, the base is on the internal circuit 15 side, and the collector is connected to the voltage source Vcc.

ダイシング工程において配線メタルによりテストパッド１６が基板と短絡した場合でも、内部回路１５のバイアス電圧が、ＮＰＮ型トランジスタ２３がＯＦＦとなるような値であった場合、すなわち例えば０．４Ｖ以下であった場合、内部回路１５は基板と短絡せず、内部回路１５には影響しない。 Even when the test pad 16 is short-circuited to the substrate by the wiring metal in the dicing process, the bias voltage of the internal circuit 15 is such a value that the NPN transistor 23 is turned off, that is, 0.4 V or less, for example. In this case, the internal circuit 15 is not short-circuited with the substrate and does not affect the internal circuit 15.

ウェハテスト工程においては、テストパッド１６より電流Ｉを流し出し、ＮＰＮ型トランジスタ２３をＯＮすることによって、内部回路１５で電圧を測定可能である。ダイオードでの接続の場合、テストパッド１６より流し込む電流が内部回路１５に影響を与えるが、ＮＰＮ型トランジスタ２３とすることで、流し込む電流の影響をｈＦＥ倍低減できる。 In the wafer test process, the voltage can be measured by the internal circuit 15 by supplying the current I from the test pad 16 and turning on the NPN transistor 23. In the case of connection with a diode, the current flowing from the test pad 16 affects the internal circuit 15. However, by using the NPN transistor 23, the influence of the flowing current can be reduced by a factor of hFE.

〔実施の形態４〕
図５に示すように、内部回路１５とテストパッド１６の間に分離手段としてＮＰＮ型トランジスタ２３とダイオード２４とを直列に設ける。それ以外は図２の構成と同一である。ＮＰＮ型トランジスタ２３の接続の仕方は図４と同一である。ダイオード２４は、内部回路１５からテストパッド１６が順方向である。ダイオード２４は、本形態では複数個（ここでは２個）を直列にしている。しかしながら、１個の構成も可能である。 [Embodiment 4]
As shown in FIG. 5, an NPN transistor 23 and a diode 24 are provided in series as a separating means between the internal circuit 15 and the test pad 16. Otherwise, the configuration is the same as in FIG. The connection method of the NPN transistor 23 is the same as in FIG. In the diode 24, the test pad 16 is forward from the internal circuit 15. In the present embodiment, a plurality (two in this example) of diodes 24 are connected in series. However, a single configuration is also possible.

ダイシング工程において配線メタルによりテストパッド１６が基板と短絡した場合でも、内部回路１５は基板と短絡せず、内部回路１５には影響しない。 Even when the test pad 16 is short-circuited to the substrate by the wiring metal in the dicing process, the internal circuit 15 is not short-circuited to the substrate and does not affect the internal circuit 15.

ウェハテスト工程においては、テストパッド１６より電流Ｉを流し出し、ＮＰＮ型トランジスタ２３およびダイオード２４をＯＮすることによって、内部回路１５で電圧を測定可能である。 In the wafer test process, the internal circuit 15 can measure the voltage by supplying the current I from the test pad 16 and turning on the NPN transistor 23 and the diode 24.

図４の構成では、内部回路１５のバイアス電圧が、ＮＰＮ型トランジスタ２３をＯＦＦするくらい低い電圧の場合のみ有効であるが、本構成では、複数個ダイオードを挿入することで、内部回路１５のバイアス電圧が高い場合でも、ＮＰＮ型トランジスタ２３＋ダイオードをＯＦＦさせることが可能である。 4 is effective only when the bias voltage of the internal circuit 15 is low enough to turn off the NPN transistor 23. In this configuration, the bias of the internal circuit 15 can be obtained by inserting a plurality of diodes. Even when the voltage is high, the NPN transistor 23+ diode can be turned off.

ベース−エミッタ間電圧Ｖｂｅ＜０．４Ｖ以下でＮＰＮ型トランジスタ２３及びダイオードが動作しないとすると、ＮＰＮ型トランジスタ２３＋ｎ個のダイオードで構成した場合は、
内部回路１５のバイアス電圧＜０．４×（ｎ＋１）
の電圧まで測定可能である。 If the NPN transistor 23 and the diode do not operate when the base-emitter voltage Vbe <0.4V or less, when the NPN transistor 23 + n diodes are used,
Bias voltage of internal circuit 15 <0.4 × (n + 1)
Can be measured up to a voltage of.

〔実施の形態５〕
図６に示すように、内部回路１５とテストパッド１６の間に分離手段を２つ設ける。それ以外は図２の構成と同一である。ＮＰＮ型トランジスタ２３およびダイオード２４の接続の仕方は図４と同一である。ＰＮＰ型トランジスタ２２の接続の仕方は図３と同一である。 [Embodiment 5]
As shown in FIG. 6, two separation means are provided between the internal circuit 15 and the test pad 16. Otherwise, the configuration is the same as in FIG. The connection method of the NPN transistor 23 and the diode 24 is the same as in FIG. The connection method of the PNP transistor 22 is the same as in FIG.

ウェハテスト工程においては、テストパッド１６より電流Ｉを流し出し、ＮＰＮ型トランジスタ２３およびダイオード２４をＯＮすることによって、第１内部回路１５ａで電圧を測定可能である。また、テストパッド１６より電流Ｉを流し込み、ＰＮＰ型トランジスタ２２をＯＮすることによって、第２内部回路１５ｂで電圧を測定可能である。 In the wafer test process, the voltage can be measured by the first internal circuit 15a by supplying the current I from the test pad 16 and turning on the NPN transistor 23 and the diode 24. Also, the voltage can be measured by the second internal circuit 15b by supplying the current I from the test pad 16 and turning on the PNP transistor 22.

分離手段を２つ設けることで、１つのテストパッド１６で２つの回路部分、すなわち第１内部回路１５ａおよび第２内部回路１５ｂを測定可能となるため、より効率的となる。 By providing two separation means, it is possible to measure two circuit portions, that is, the first internal circuit 15a and the second internal circuit 15b with one test pad 16, so that it becomes more efficient.

〔実施の形態６〕
図７に示すように、隣接するチップとテストパッド１６を共有する。それ以外は図２の構成と同一である。ＰＮＰ型トランジスタ２２の接続の仕方は図３と同一である。 [Embodiment 6]
As shown in FIG. 7, the test pad 16 is shared with the adjacent chip. The rest is the same as the configuration of FIG. The connection method of the PNP transistor 22 is the same as in FIG.

ウェハテスト工程においては、テストパッド１６より電流を流し込み、ＰＮＰ型トランジスタ２２をＯＮすることで、各半導体集積回路１３の内部回路１５で電圧をそれぞれ測定可能である。 In the wafer test process, the voltage can be measured by the internal circuit 15 of each semiconductor integrated circuit 13 by supplying current from the test pad 16 and turning on the PNP transistor 22.

１つのテストパッド１６で２チップ分の測定が可能となるため、より効率的となる。 Since one test pad 16 can measure two chips, it is more efficient.

図９に、従来の半導体装置の複数チップ同時測定の方法について示す。一方、図１０に、本発明を使用した半導体装置の複数チップ同時測定の方法について示す。生産性向上のため、ウェハテスト工程において隣接するチップを同時に測定することは一般的である。本構成のように、隣接するチップとテストパッド１６を共有する場合は、同時測定において１チップおきにプローブ針３１を立てることで測定可能となる。すなわち、半導体集積回路１３ａにはプローブ針３１を立て、半導体集積回路１３ｂにはプローブ針３１を立てない。 FIG. 9 shows a conventional method for simultaneously measuring a plurality of chips of a semiconductor device. On the other hand, FIG. 10 shows a method for simultaneous measurement of a plurality of chips of a semiconductor device using the present invention. In order to improve productivity, it is common to simultaneously measure adjacent chips in a wafer test process. When the test pad 16 is shared with the adjacent chip as in this configuration, the measurement can be performed by raising the probe needle 31 every other chip in the simultaneous measurement. That is, the probe needle 31 is raised on the semiconductor integrated circuit 13a, and the probe needle 31 is not raised on the semiconductor integrated circuit 13b.

〔実施の形態７〕
図８に示すように、第１内部回路１５ａ、第２内部回路１５ｂ、第３内部回路１５ｃのそれぞれに対し、トリミング用素子２５を有する。それ以外は図２の構成と同一である。 [Embodiment 7]
As shown in FIG. 8, a trimming element 25 is provided for each of the first internal circuit 15a, the second internal circuit 15b, and the third internal circuit 15c. The rest is the same as the configuration of FIG.

トリミング用素子用テストパッド１６は調整ビット分必要なため、スクライブ領域に形成することの効果が非常に大きい。 Since the trimming element test pad 16 requires adjustment bits, it is very effective to form the trimming element test pad 16 in the scribe region.

ツェナーダイオード、メタル溶断、ＰｏｌｙＳｉ溶断等を用いてトリミングを行う場合、これらはトリミング時にパッドが必要なため、本形態はそのような構成に特に好適である。 In the case where trimming is performed using a Zener diode, metal fusing, PolySi fusing, or the like, these require a pad at the time of trimming, so this embodiment is particularly suitable for such a configuration.

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。 The present invention is not limited to the above-described embodiments, and various modifications are possible within the scope shown in the claims, and embodiments obtained by appropriately combining technical means disclosed in different embodiments. Is also included in the technical scope of the present invention.

なお、本発明に係る半導体装置は、内部回路領域から引き出されるテストパッドをスクライブ領域に形成してなる半導体ウェハにおいて内部回路とテストパッドとの間に分離手段を設けたように構成してもよい。 The semiconductor device according to the present invention may be configured such that a separation means is provided between the internal circuit and the test pad in a semiconductor wafer in which a test pad drawn from the internal circuit region is formed in the scribe region. .

また、本発明に係る半導体装置は、上記の構成において、前記分離手段をダイオードとするように構成してもよい。 The semiconductor device according to the present invention may be configured such that, in the above configuration, the separating means is a diode.

また、本発明に係る半導体装置は、上記の構成において、前記分離手段をＰＮＰ型トランジスタとするように構成してもよい。 The semiconductor device according to the present invention may be configured such that, in the above configuration, the separating means is a PNP transistor.

また、本発明に係る半導体装置は、上記の構成において、前記分離手段をＮＰＮ型トランジスタとするように構成してもよい。 The semiconductor device according to the present invention may be configured such that, in the above configuration, the separating means is an NPN transistor.

また、本発明に係る半導体装置は、上記の構成において、前記分離手段をＮＰＮ型トランジスタ＋ダイオード（複数）とするように構成してもよい。 Moreover, the semiconductor device according to the present invention may be configured such that, in the above configuration, the separating means is an NPN transistor + diode (plural).

また、本発明に係る半導体装置は、上記の構成において、１つのテストパッドに前記分離手段を２つ設けるように構成してもよい。 Moreover, the semiconductor device according to the present invention may be configured such that, in the above configuration, two separation means are provided in one test pad.

また、本発明に係る半導体装置は、上記の構成において、隣接するチップとテストパッドを共有するように構成してもよい。 The semiconductor device according to the present invention may be configured to share a test pad with an adjacent chip in the above configuration.

また、本発明に係る半導体装置は、上記の構成において、トリミング素子を設けるように構成してもよい。 Further, the semiconductor device according to the present invention may be configured to provide a trimming element in the above configuration.

また、本発明に係る半導体装置は、上記のいずれか１つの半導体装置のテスト方法であって、前記テストパッドにプローブ針を接触して電気的特性を測定するウェハテスト工程と、該工程後スクライブ領域に沿って半導体チップに切断するダイシング工程とを備えたように構成してもよい。 The semiconductor device according to the present invention is a test method for any one of the semiconductor devices described above, wherein a wafer test process in which a probe needle is brought into contact with the test pad to measure electrical characteristics, and a scribe after the process is performed. A dicing step of cutting the semiconductor chip along the region may be provided.

また、本発明に係る半導体装置のテスト方法は、上記の構成において、ウェハテスト工程を複数チップ同時に測定するように構成してもよい。 Further, the semiconductor device test method according to the present invention may be configured to measure a plurality of chips at the same time in the wafer test process in the above configuration.

また、本発明に係る半導体集積回路またはそれを用いた半導体素子は、上記のいずれかの半導体装置により切断された半導体集積回路またはそれを用いた半導体素子であるように構成してもよい。 The semiconductor integrated circuit according to the present invention or a semiconductor element using the semiconductor integrated circuit may be configured to be a semiconductor integrated circuit cut by any of the semiconductor devices described above or a semiconductor element using the semiconductor integrated circuit.

種々の電気回路を実現する半導体集積回路のような用途にも適用できる。 The present invention can also be applied to uses such as a semiconductor integrated circuit that realizes various electric circuits.

半導体装置の一構成例を示すブロック図である。It is a block diagram which shows the example of 1 structure of a semiconductor device. 半導体装置の一構成例を示す回路図である。It is a circuit diagram which shows the example of 1 structure of a semiconductor device. 半導体装置の一構成例を示す回路図である。It is a circuit diagram which shows the example of 1 structure of a semiconductor device. 半導体装置の一構成例を示す回路図である。It is a circuit diagram which shows the example of 1 structure of a semiconductor device. 半導体装置の一構成例を示す回路図である。It is a circuit diagram which shows the example of 1 structure of a semiconductor device. 半導体装置の一構成例を示す回路図である。It is a circuit diagram which shows the example of 1 structure of a semiconductor device. 半導体装置の一構成例を示す回路図である。It is a circuit diagram which shows the example of 1 structure of a semiconductor device. 半導体装置の一構成例を示す回路図である。It is a circuit diagram which shows one structural example of a semiconductor device. 半導体装置のテスト方法を示す図である。It is a figure which shows the test method of a semiconductor device. 半導体装置のテスト方法を示す図である。It is a figure which shows the test method of a semiconductor device. 半導体ウェハおよび半導体集積回路の外観を示す平面図である。It is a top view which shows the external appearance of a semiconductor wafer and a semiconductor integrated circuit. 従来の半導体装置の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the conventional semiconductor device. 従来の半導体装置の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the conventional semiconductor device. 従来の半導体装置の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the conventional semiconductor device.

符号の説明Explanation of symbols

１１半導体装置
１３半導体集積回路
１３ａ半導体集積回路
１３ｂ半導体集積回路
１４スクライブ領域
１５内部回路
１５ａ第１内部回路
１５ｂ第２内部回路
１５ｃ第３内部回路
１６テストパッド
１６ａテストパッド本体
１６ｂテストパッド用配線（配線メタル）
１７ボンディング用パッド
１８分離手段
２１ダイオード
２２ＰＮＰ型トランジスタ
２３ＮＰＮ型トランジスタ
２４ダイオード
２５トリミング用素子
３０半導体ウェハ
３１プローブ針 11 Semiconductor device 13 Semiconductor integrated circuit 13a Semiconductor integrated circuit 13b Semiconductor integrated circuit 14 Scribe area 15 Internal circuit 15a First internal circuit 15b Second internal circuit 15c Third internal circuit 16 Test pad 16a Test pad body 16b Test pad wiring (wiring) metal)
17 Bonding pad 18 Separating means 21 Diode 22 PNP transistor 23 NPN transistor 24 Diode 25 Trimming element 30 Semiconductor wafer 31 Probe needle

Claims

基板上に半導体集積回路が形成され、基板上の半導体集積回路形成領域の周囲のスクライブ領域上に、該半導体集積回路の内部回路の導通状態をテストするテストパッドが形成された半導体装置において、
上記内部回路と上記テストパッドとの間に、内部回路とテストパッドとの短絡を防ぐ分離手段を備えたことを特徴とする半導体装置。 In a semiconductor device in which a semiconductor integrated circuit is formed on a substrate and a test pad for testing a conduction state of an internal circuit of the semiconductor integrated circuit is formed on a scribe region around the semiconductor integrated circuit formation region on the substrate.
A semiconductor device comprising a separating means for preventing a short circuit between the internal circuit and the test pad between the internal circuit and the test pad.

上記分離手段がダイオードであることを特徴とする請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the separating means is a diode.

上記分離手段がＰＮＰ型トランジスタであることを特徴とする請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the separating means is a PNP transistor.

上記分離手段がＮＰＮ型トランジスタであることを特徴とする請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the separating means is an NPN transistor.

上記分離手段が、ＮＰＮ型トランジスタと１つ以上のダイオードとがすべて直列に接続された構成であることを特徴とする請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the separating means has a configuration in which an NPN transistor and one or more diodes are all connected in series.

１つのテストパッドに前記分離手段を２つ設けることを特徴とする請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein two separation means are provided on one test pad.

隣接する半導体集積回路でテストパッドを共有することを特徴とする請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein a test pad is shared by adjacent semiconductor integrated circuits.

上記内部回路に対するトリミング用素子を設けることを特徴とする請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, further comprising a trimming element for the internal circuit.

半導体装置をテストする半導体装置のテスト方法において、
請求項１ないし８のいずれかに記載の半導体装置に対し、
前記テストパッドにプローブ針を接触して電気的特性を測定するウェハテスト工程と、
該工程後スクライブ領域に沿って半導体集積回路に切断するダイシング工程とを備えたことを特徴とする半導体装置のテスト方法。 In a semiconductor device test method for testing a semiconductor device,
For the semiconductor device according to claim 1,
A wafer test process for measuring electrical characteristics by contacting a probe needle to the test pad;
And a dicing step of cutting the semiconductor integrated circuit along the scribe region after the step.

上記ウェハテスト工程において、複数の半導体集積回路に対して同時に測定することを特徴とする請求項９に記載の半導体装置のテスト方法。 10. The method of testing a semiconductor device according to claim 9, wherein in the wafer test step, measurements are made simultaneously on a plurality of semiconductor integrated circuits.

請求項１ないし８のいずれかに記載の半導体装置に形成されて切り出されたことを特徴とする半導体集積回路。 A semiconductor integrated circuit formed and cut out in the semiconductor device according to claim 1.