JP2005353232A - Ferroelectric memory device and testing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a ferroelectric memory device in which the characteristic of a ferroelectric capacitor can be stabilized in a very short period of time. <P>SOLUTION: This ferroelectric memory device comprising a plurality of memory cells for storing data is provided with a plurality of word lines and a plurality of data lines respectively connected to the plurality of memory cells, a word line control circuit for controlling the plurality of word lines and a write circuit for writing data in the plurality of memory cells through the data lines when the word line control circuit turns on the plurality of word lines. The memory cells desirably have a ferroelectric capacitor containing lead titanate, niobate and zirconate. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、強誘電体メモリ装置及び試験方法に関する。特に本発明は、極めて短時間で強誘電体キャパシタの特性を安定させることができる強誘電体メモリ装置及び試験方法に関する。   The present invention relates to a ferroelectric memory device and a test method. In particular, the present invention relates to a ferroelectric memory device and a test method that can stabilize the characteristics of a ferroelectric capacitor in a very short time.

従来の強誘電体記憶装置として、特開平１１−３５３８９８号公報（特許文献１）に開示されたものがある。上記特許文献１に開示されたでは、ビット線である読み出し線の浮遊キャパシタにテスト用キャパシタを付加している。これにより、強誘電体記憶装置のスクリーニング時にメモリセルの強誘電体キャパシタが実際に劣化したと等価な状態を作り出し、劣化により不良となる強誘電体メモリセルを実際に劣化させることなくスクリーニングしている。   As a conventional ferroelectric memory device, there is one disclosed in JP-A-11-353898 (Patent Document 1). In the above-mentioned Patent Document 1, a test capacitor is added to a floating capacitor of a read line that is a bit line. As a result, when the ferroelectric memory device is screened, an equivalent state is created when the ferroelectric capacitor of the memory cell is actually deteriorated, and the ferroelectric memory cell that becomes defective due to the deterioration is screened without actually deteriorating. Yes.

特開平１１−３５３８９８号公報Japanese Patent Laid-Open No. 11-353898

強誘電体材料を有して構成される強誘電体キャパシタは、製造直後における分極特性が不安定である。このため、上記特許文献１に開示された強誘電体記憶装置のように、強誘電体記憶装置の製造直後にそのままスクリーニングを行うと、強誘電体キャパシタの分極特性が不安定な状態で当該強誘電体キャパシタの不良を判断することとなる。このため、上記従来の強誘電体記憶装置においては、強誘電体キャパシタに電界をかけて分極特性を安定させた後には正常に動作する強誘電体キャパシタまで不良と判断されてしまう、すなわち、本来、不良とすべきではない強誘電体メモリセルまで不良と判断されてしまうという問題が生じていた。   A ferroelectric capacitor configured with a ferroelectric material has unstable polarization characteristics immediately after manufacture. For this reason, if the screening is performed as it is immediately after the manufacture of the ferroelectric memory device, as in the ferroelectric memory device disclosed in Patent Document 1, the ferroelectric capacitor is in an unstable state with the polarization characteristics being unstable. The defect of the dielectric capacitor is judged. For this reason, in the above-described conventional ferroelectric memory device, a ferroelectric capacitor that operates normally is determined to be defective after the polarization characteristics are stabilized by applying an electric field to the ferroelectric capacitor. There has been a problem that even ferroelectric memory cells that should not be defective are judged as defective.

よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置及び試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。   Therefore, an object of the present invention is to provide a ferroelectric memory device and a test method that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims. The dependent claims define further advantageous specific examples of the present invention.

上記課題を解決するため、本発明の第１の形態によれば、データを記憶する複数のメモリセルを備えた強誘電体メモリ装置であって、複数のメモリセルにそれぞれ接続された複数のワード線及び複数のデータ線と、複数のワード線を制御するワード線制御回路と、ワード線制御回路が複数のワード線をオンしたときに、データ線を介して複数のメモリセルにデータを複数回書き込む書き込み回路と、を備えたことを特徴とする強誘電体メモリ装置を提供する。   In order to solve the above problem, according to a first aspect of the present invention, there is provided a ferroelectric memory device having a plurality of memory cells for storing data, wherein a plurality of words are connected to the plurality of memory cells, respectively. A plurality of data lines, a plurality of data lines, a word line control circuit for controlling the plurality of word lines, and a plurality of times when the word line control circuit turns on the plurality of word lines, There is provided a ferroelectric memory device comprising a writing circuit for writing.

上記構成では、複数のワード線がオンしているとき、すなわち、所定のデータ線に対して複数のメモリセルが接続されているときに、当該所定のデータ線を介してデータが複数回書き込まれることとなる。すなわち、複数のメモリセルが所定のデータ線に接続されているときに、当該複数のメモリセルを構成する複数の強誘電体キャパシタの両端に対して略同時に、複数回電位差が与えられることとなる。したがって、上記構成によれば、強誘電体メモリ装置が多数の強誘電体キャパシタを有する場合であっても、多数の強誘電体キャパシタについて当該材料を極めて短時間で安定化させることができるため、製造コストが極めて安価な強誘電体メモリ装置を提供することができる。   In the above configuration, when a plurality of word lines are turned on, that is, when a plurality of memory cells are connected to a predetermined data line, data is written a plurality of times through the predetermined data line. It will be. That is, when a plurality of memory cells are connected to a predetermined data line, a potential difference is given a plurality of times substantially simultaneously to both ends of the plurality of ferroelectric capacitors constituting the plurality of memory cells. . Therefore, according to the above configuration, even if the ferroelectric memory device has a large number of ferroelectric capacitors, the material can be stabilized in a very short time for a large number of ferroelectric capacitors. A ferroelectric memory device can be provided that is extremely inexpensive to manufacture.

上記強誘電体メモリ装置において、書き込み回路は、当該強誘電体メモリ装置に入力された信号に基づいて、データ線の電位を制御することにより、複数のメモリセルにデータを複数回書き込むことが好ましい。   In the above ferroelectric memory device, the writing circuit preferably writes data to a plurality of memory cells a plurality of times by controlling the potential of the data line based on a signal input to the ferroelectric memory device. .

上記構成によれば、極めて簡易な構成で、データ線に電位を制御して複数のメモリセルにデータを複数回書き込むことができる。   According to the above configuration, data can be written to a plurality of memory cells a plurality of times by controlling the potential on the data line with a very simple configuration.

上記強誘電体メモリ装置において、メモリセルは、チタン酸ニオブ酸ジルコン酸鉛を含む強誘電体キャパシタを有することが好ましい。   In the above ferroelectric memory device, the memory cell preferably has a ferroelectric capacitor containing lead zirconate titanate niobate.

上記構成では、メモリセルは、強誘電体キャパシタを構成する強誘電体材料として、疲労特性に極めて良いチタン酸ニオブ酸ジルコン酸鉛を有することとなる。したがって、上記構成によれば、メモリセルにデータを複数回書き込み、強誘電体材料の分極特性を安定させた場合であっても、疲労による劣化が極めて少ない強誘電体メモリ装置を提供することができる。   In the above configuration, the memory cell has lead zirconate titanate niobate having excellent fatigue characteristics as a ferroelectric material constituting the ferroelectric capacitor. Therefore, according to the above configuration, it is possible to provide a ferroelectric memory device in which deterioration due to fatigue is extremely small even when data is written to a memory cell a plurality of times and the polarization characteristics of the ferroelectric material are stabilized. it can.

上記強誘電体メモリ装置は、複数のワード線をオンするか否かを制御する制御信号を受け取るパッドをさらに備え、ワード線制御回路は、複数のワード線のいずれをオンするかを示すアドレス信号を受け取る入力部と、複数のワード線の総てをオンするか、又はアドレス信号に基づいて複数のワード線のいずれかをオンするかを、制御信号に基づいて選択する選択回路と、を有することが好ましい。   The ferroelectric memory device further includes a pad for receiving a control signal for controlling whether or not to turn on a plurality of word lines, and the word line control circuit indicates an address signal indicating which of the plurality of word lines is turned on. And a selection circuit that selects whether to turn on all of the plurality of word lines or to turn on one of the plurality of word lines based on an address signal based on a control signal. It is preferable.

上記構成によれば、アドレス信号に基づいてワード線をオンする場合と、複数のワード線をオンする場合とを容易に選択することができる。   According to the above configuration, it is possible to easily select between turning on the word line and turning on the plurality of word lines based on the address signal.

上記強誘電体メモリ装置は、パッドと選択回路との間に設けられたフューズをさらに備えることが好ましい。   The ferroelectric memory device preferably further includes a fuse provided between the pad and the selection circuit.

上記構成によれば、当該フューズを切断することにより、例えば、選択回路に一定の電位が供給される構成とすることができるため、当該パッドを強誘電体メモリ装置の端子に対してボンディングしなくともよい。また、上記構成によれば、例えば、メモリセルの冗長救済時に、当該フューズを切断することができる。したがって、上記構成よれば、製造工程を簡略化することができるため、製造コストが安価な強誘電体メモリ装置を提供することができる。   According to the above configuration, by cutting the fuse, for example, a constant potential can be supplied to the selection circuit. Therefore, the pad is not bonded to the terminal of the ferroelectric memory device. Also good. Further, according to the above configuration, for example, the fuse can be cut at the time of redundancy relief of the memory cell. Therefore, according to the above configuration, since the manufacturing process can be simplified, a ferroelectric memory device can be provided at a low manufacturing cost.

本発明の第２の形態によれば、データを記憶する複数のメモリセル並びに当該複数のメモリセルにそれぞれ接続された複数のワード線及び複数のデータ線を備えた強誘電体メモリ装置を試験する試験方法であって、複数のワード線をオンするステップと、複数のワード線がオンしたときに、データ線を介して複数のメモリセルにデータを複数回書き込む書き込みステップと、を備えたことを特徴とする試験方法を提供する。   According to the second aspect of the present invention, a ferroelectric memory device including a plurality of memory cells storing data and a plurality of word lines and a plurality of data lines connected to the plurality of memory cells, respectively, is tested. A test method comprising: turning on a plurality of word lines; and a writing step of writing data to a plurality of memory cells a plurality of times via the data lines when the plurality of word lines are turned on. A featured test method is provided.

上記試験方法は、複数のメモリセルにデータを複数回書き込んだ後に、強誘電体メモリ装置の良否を試験する試験ステップをさらに備えることが好ましい。   Preferably, the test method further includes a test step of testing the quality of the ferroelectric memory device after writing data to the plurality of memory cells a plurality of times.

上記構成では、メモリセルを構成する強誘電体キャパシタに対してデータを複数回書き込んだ後に、強誘電体メモリ装置の良否を判定することとなる。したがって、上記構成によれば、強誘電体メモリ装置が、製造時に不安定な材料を強誘電体材料として有する場合であっても、強誘電体メモリ装置の良否を精度よく判定することができる。   In the above configuration, the quality of the ferroelectric memory device is determined after data is written to the ferroelectric capacitor constituting the memory cell a plurality of times. Therefore, according to the above configuration, even if the ferroelectric memory device has a material unstable at the time of manufacture as the ferroelectric material, it is possible to accurately determine whether the ferroelectric memory device is good or bad.

上記試験方法では、複数のワード線をオンするステップにおいて、複数のワード線は、強誘電体メモリ装置に設けられたパッドを介して入力された制御信号に基づいてオンされており、当該試験方法は、試験ステップの試験結果に基づいて、パッドとワード線との間に設けられたフューズを切断するステップをさらに備えることが好ましい。   In the test method, in the step of turning on the plurality of word lines, the plurality of word lines are turned on based on a control signal input via a pad provided in the ferroelectric memory device. Preferably, the method further includes a step of cutting a fuse provided between the pad and the word line based on a test result of the test step.

以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。   Hereinafter, the present invention will be described through embodiments of the invention with reference to the drawings. However, the following embodiments do not limit the invention according to the claims, and are described in the embodiments. Not all combinations of features are essential to the solution of the invention.

図１は、本発明の一実施形態にかかる強誘電体メモリ装置１００の構成を示す図である。強誘電体メモリ装置１００は、複数のメモリセル１１０と、ワード線制御回路１２０と、初期化制御回路１３０と、テストパッド１４０と、書き込み回路１６２と、センスアンプ１６４と、切換部１８０とを備えて構成される。   FIG. 1 is a diagram showing a configuration of a ferroelectric memory device 100 according to an embodiment of the present invention. The ferroelectric memory device 100 includes a plurality of memory cells 110, a word line control circuit 120, an initialization control circuit 130, a test pad 140, a write circuit 162, a sense amplifier 164, and a switching unit 180. Configured.

メモリセル１１０は、ｎ型ＭＯＳトランジスタ１１２と、強誘電体キャパシタ１１４とを有して構成される。ｎ型ＭＯＳトランジスタ１１２は、ソース及びドレインの一方にデータ線ＤＬが接続され、他方に強誘電体キャパシタ１１４の一端が接続されている。また、ｎ型ＭＯＳトランジスタ１１２のゲートにはワード線ＷＬが接続されており、ｎ型ＭＯＳトランジスタ１１２は、当該ワード線ＷＬの電位に基づいて、データ線ＤＬと強誘電体キャパシタ１１４の一端とを接続するか否かを制御する。   The memory cell 110 includes an n-type MOS transistor 112 and a ferroelectric capacitor 114. In the n-type MOS transistor 112, the data line DL is connected to one of the source and the drain, and one end of the ferroelectric capacitor 114 is connected to the other. A word line WL is connected to the gate of the n-type MOS transistor 112. The n-type MOS transistor 112 connects the data line DL and one end of the ferroelectric capacitor 114 based on the potential of the word line WL. Controls whether to connect.

強誘電体キャパシタ１１４の他端にはプレート線ＰＬが接続されている。そして、強誘電体キャパシタ１１４の一端と他端との間に電位差、すなわち、データ線ＤＬとプレート線ＰＬとの間に電位差を生じさせることにより、強誘電体キャパシタ１１４に所定の分極を生じさせる。これにより、所定のデータがメモリセル１１０に書き込まれる。   A plate line PL is connected to the other end of the ferroelectric capacitor 114. Then, by causing a potential difference between one end and the other end of the ferroelectric capacitor 114, that is, a potential difference between the data line DL and the plate line PL, a predetermined polarization is caused in the ferroelectric capacitor 114. . As a result, predetermined data is written into the memory cell 110.

ワード線制御回路１２０は、複数のワード線ＷＬ１〜ｎ（ｎは正の整数）のうち、いずれを選択するかを制御する。すなわち、ワード線制御回路１２０は、複数のワード線ＷＬ１〜ｎのうちのいずれかの電位を変化させ、当該ワード線ＷＬをオンすることにより、当該ワード線を選択する。   The word line control circuit 120 controls which one of the plurality of word lines WL1 to WLn (n is a positive integer) is selected. That is, the word line control circuit 120 changes the potential of any one of the plurality of word lines WL1 to WLn and turns on the word line WL to select the word line.

ワード線制御回路１２０は、ワード線デコーダ１２２と、選択回路の一例である複数のＯＲ回路１２４−１〜ｎとを有して構成される。ワード線デコーダ１２２は、アドレス信号生成回路１１８が生成したアドレス信号を入力として受け取り、当該アドレス信号に基づいて、ＯＲ回路１２４−１〜ｎの入力に与える信号の論理値を変化させる。   The word line control circuit 120 includes a word line decoder 122 and a plurality of OR circuits 124-1 to 12-n which are examples of selection circuits. The word line decoder 122 receives the address signal generated by the address signal generation circuit 118 as an input, and changes the logical value of the signal applied to the inputs of the OR circuits 124-1 to n based on the address signal.

ＯＲ回路１２４−１〜ｎは、ワード線デコーダ１２２の出力及び初期化制御回路１３０の出力に基づいて、ワード線ＷＬ１〜ｎのうちのいずれか又は総てをオンさせる。具体的には、ＯＲ回路１２４−１〜ｎは、初期化制御回路１３０の出力がＨ論理である場合に、総てのワード線ＷＬ１〜ｎの電位を高電位とし、初期化制御回路１３０の出力がＬ論理である場合には、ワード線デコーダ１２２の出力に基づいて、選択すべきワード線ＷＬの電位を高電位とし、他のワード線ＷＬの電位を低電位とする。すなわち、本実施形態においてＯＲ回路１２４−１〜ｎは、ワード線ドライバとしての機能も有する。なお、ここで、高電位とは、メモリセル１１０を構成するｎ型ＭＯＳトランジスタ１１２がオンする電位であり、また、低電位とは、ｎ型ＭＯＳトランジスタ１１２がオフする電位である。   The OR circuits 124-1 to 124-n turn on any or all of the word lines WL1 to WLn based on the output of the word line decoder 122 and the output of the initialization control circuit 130. Specifically, the OR circuits 124-1 to 124-n set the potentials of all the word lines WL 1 to WLn to a high potential when the output of the initialization control circuit 130 is H logic, and the initialization control circuit 130 When the output is L logic, based on the output of the word line decoder 122, the potential of the word line WL to be selected is set to a high potential, and the potentials of the other word lines WL are set to a low potential. That is, in the present embodiment, the OR circuits 124-1 to 12-n also have a function as word line drivers. Here, the high potential is a potential at which the n-type MOS transistor 112 included in the memory cell 110 is turned on, and the low potential is a potential at which the n-type MOS transistor 112 is turned off.

初期化制御回路１３０は、フューズ１３２と、インバータ１３４及び１３６と、ｎ型ＭＯＳトランジスタ１３８とを有して構成されており、テストパッド１４０から入力された制御信号に基づいて、複数のワードＷＬ１〜ｎをオンするか否かを制御する。   The initialization control circuit 130 includes a fuse 132, inverters 134 and 136, and an n-type MOS transistor 138. Based on a control signal input from the test pad 140, the initialization control circuit 130 includes a plurality of words WL1 to WL1. Control whether n is turned on.

フューズ１３２は、一端がテストパッド１４０に接続されており、他端がインバータ１３４の入力及びｎ型ＭＯＳトランジスタ１３８のドレインに接続されている。フューズ１３２は、例えばレーザ等を照射することにより、テストパッド１４０と初期化制御回路１３０とを短絡できるよう構成されている。   The fuse 132 has one end connected to the test pad 140 and the other end connected to the input of the inverter 134 and the drain of the n-type MOS transistor 138. The fuse 132 is configured to be able to short-circuit the test pad 140 and the initialization control circuit 130 by, for example, irradiating a laser or the like.

インバータ１３４は、出力がインバータ１３６の入力及びｎ型ＭＯＳトランジスタ１３８のゲートに接続されており、インバータ１３６は、出力がＯＲ回路１２４−１〜ｎの入力に接続されている。また、ｎ型ＭＯＳトランジスタ１３８は、ソースが接地されている。すなわち、初期化制御回路１３０は、テストパッド１４０に供給される信号の論理値がＬ論理の場合、及びフューズ１３２が短絡している場合には、Ｌ論理を出力し、当該信号の論理値がＨ論理の場合には、Ｈ論理を出力する。   The output of the inverter 134 is connected to the input of the inverter 136 and the gate of the n-type MOS transistor 138, and the output of the inverter 136 is connected to the inputs of the OR circuits 124-1 to n. The source of the n-type MOS transistor 138 is grounded. That is, the initialization control circuit 130 outputs L logic when the logic value of the signal supplied to the test pad 140 is L logic and when the fuse 132 is short-circuited, and the logic value of the signal is In the case of H logic, H logic is output.

切換部１８０は、インバータ１８２と、ｎ型ＭＯＳトランジスタ１８４及びｐ型ＭＯＳトランジスタ１８６とを有して構成されており、データ線選択信号生成回路１７０が生成した選択信号の論理値に基づいて、所定のデータ線ＤＬを、書き込み回路１６２及びセンスアンプ１６４のいずれに接続するかを選択する。   The switching unit 180 includes an inverter 182, an n-type MOS transistor 184, and a p-type MOS transistor 186, and has a predetermined value based on the logical value of the selection signal generated by the data line selection signal generation circuit 170. The data line DL is connected to either the write circuit 162 or the sense amplifier 164.

ｎ型ＭＯＳトランジスタ１８４は、ソース及びドレインの一方がデータ線ＤＬに接続されており、他方が書き込み回路１６２の出力に接続されている。また、ｐ型ＭＯＳトランジスタ１８６は、ソース及びドレインの一方がデータ線ＤＬに接続されており、他方がセンスアンプ１６４の一方の入力に接続されている。   In the n-type MOS transistor 184, one of the source and the drain is connected to the data line DL, and the other is connected to the output of the write circuit 162. In the p-type MOS transistor 186, one of the source and the drain is connected to the data line DL, and the other is connected to one input of the sense amplifier 164.

データ線選択信号生成回路１７０は、選択信号を、ｎ型ＭＯＳトランジスタ１８４のゲート、及びインバータ１８２を介してｐ型ＭＯＳトランジスタのゲートに供給する。すなわち、データ線ＤＬは、選択信号の論理値がＨ論理である場合、書き込み回路１６２と接続され、選択信号の論理値がＬ論理である場合、センスアンプ１６４に接続される。   The data line selection signal generation circuit 170 supplies a selection signal to the gate of the n-type MOS transistor 184 and the gate of the p-type MOS transistor via the inverter 182. That is, the data line DL is connected to the write circuit 162 when the logic value of the selection signal is H logic, and is connected to the sense amplifier 164 when the logic value of the selection signal is L logic.

書き込み回路１６２は、データパッド１６０に供給されたデータ信号に基づいて、データ線ＤＬの電位を変化させる。本実施形態において、書き込み回路１６２は、データパッド１６０を介して外部からクロック信号を受け取り、当該クロック信号に基づいてデータ線ＤＬの電位を周期的に変化させることにより、当該データ線ＤＬに接続されたメモリセル１１０に所定のデータを複数回書き込む。   The write circuit 162 changes the potential of the data line DL based on the data signal supplied to the data pad 160. In the present embodiment, the write circuit 162 is connected to the data line DL by receiving a clock signal from the outside via the data pad 160 and periodically changing the potential of the data line DL based on the clock signal. The predetermined data is written into the memory cell 110 a plurality of times.

センスアンプ１６４は、他方の入力に基準電圧Ｖｒｅｆが供給されており、データ線ＤＬの電位を基準電圧Ｖｒｅｆと比較することにより、メモリセル１１０に書き込まれたデータを判定し、判定結果を出力する。   The sense amplifier 164 is supplied with the reference voltage Vref at the other input, compares the potential of the data line DL with the reference voltage Vref, determines the data written in the memory cell 110, and outputs the determination result. .

図２は、本実施形態の強誘電体メモリ装置１００の動作を示すフローチャートである。図１及び図２を参照して、本実施形態の強誘電体メモリ装置１００を試験する試験方法について説明する。   FIG. 2 is a flowchart showing the operation of the ferroelectric memory device 100 of this embodiment. A test method for testing the ferroelectric memory device 100 of this embodiment will be described with reference to FIGS.

まず、強誘電体メモリ装置１００を試験する試験装置のプローブ等を、テストパッド１４０及びデータパッド１６０に接触させ、コンタクトチェックを行う（Ｓ１００）。次に、当該試験装置とテストパッド１４０及びデータパッド１６０との導通を確認した後、強誘電体メモリ装置１００を初期化する初期化制御を開始する（Ｓ１１０）。具体的には、試験装置からテストパッド１４０に供給される信号の論理値をＨ論理とすることにより、初期化制御回路１３０が、ＯＲ回路１２４−１〜ｎの入力にＨ論理を供給する。なお、本実施形態において、強誘電体メモリ装置１００の初期化とは、強誘電体キャパシタ１１４の分極状態を安定させることをいう。   First, a probe of a test apparatus for testing the ferroelectric memory device 100 is brought into contact with the test pad 140 and the data pad 160 to perform a contact check (S100). Next, after confirming conduction between the test apparatus and the test pad 140 and the data pad 160, initialization control for initializing the ferroelectric memory device 100 is started (S110). Specifically, the initialization control circuit 130 supplies H logic to the inputs of the OR circuits 124-1 to n by setting the logic value of the signal supplied from the test apparatus to the test pad 140 to H logic. In the present embodiment, the initialization of the ferroelectric memory device 100 means that the polarization state of the ferroelectric capacitor 114 is stabilized.

これにより、ＯＲ回路１２４−１〜ｎの出力に接続されたワード線ＷＬ１〜ｎの電位は高電位となるため、ワード線ＷＬ１〜ｎに接続されたメモリセル１１０を構成するｎ型ＭＯＳトランジスタ１１２がオンする。すなわち、Ｓ１１０において、試験装置からテストパッド１４０に供給される信号の論理値をＨ論理とすることにより、ワード線ＷＬ１〜ｎに接続された総てのメモリセル１１０を構成する強誘電体キャパシタ１１４は、対応するデータ線ＤＬに接続される。   As a result, the potentials of the word lines WL1 to WLn connected to the outputs of the OR circuits 124-1 to n are high, so that the n-type MOS transistor 112 constituting the memory cell 110 connected to the word lines WL1 to WLn. Turns on. That is, in S110, by setting the logic value of the signal supplied from the test apparatus to the test pad 140 to H logic, the ferroelectric capacitors 114 constituting all the memory cells 110 connected to the word lines WL1 to WLn. Are connected to corresponding data lines DL.

次に、複数のワード線ＷＬ１〜ｎがオンしている間に、強誘電体キャパシタ１１４に所定のデータを書き込む（Ｓ１２０）。具体的には、データ線選択信号生成回路１７０が選択信号の論理値をＨ論理とすることにより、書き込み回路１６２の出力とデータ線ＤＬと接続する。そして、試験装置がデータパッド１６０にクロック信号を供給し、書き込み回路１６２がデータ線ＤＬの電位を、周期的に高電位（例えばＶＣＣ）と低電位（例えばおＶ）に変化させることにより、強誘電体キャパシタ１１４に所定のデータを複数回書き込む。   Next, predetermined data is written into the ferroelectric capacitor 114 while the plurality of word lines WL1 to WLn are turned on (S120). Specifically, the data line selection signal generation circuit 170 sets the logic value of the selection signal to H logic, thereby connecting the output of the writing circuit 162 and the data line DL. Then, the test apparatus supplies a clock signal to the data pad 160, and the writing circuit 162 periodically changes the potential of the data line DL to a high potential (eg, VCC) and a low potential (eg, V). Predetermined data is written to the dielectric capacitor 114 a plurality of times.

このとき、複数のプレート線ＰＬ１〜ｎの電位を高電位（例えばＶＣＣ）として、強誘電体キャパシタ１１４にかかる電圧を、プレート線ＰＬ１〜ｎの電位を基準として交互に０Ｖ又は−ＶＣＣとすることにより、強誘電体キャパシタ１１４にデータ“１”を複数回書き込んでもよく、プレート線ＰＬ１〜ｎの電位を低電位（例えば０Ｖ）として、強誘電体キャパシタ１１４にかかる電圧を、プレート線ＰＬ１〜ｎの電位を基準として交互に０Ｖ又は＋ＶＣＣとすることにより、強誘電体キャパシタ１１４にデータ“０”を複数回書き込んでもよい。また、複数のプレート線ＰＬ１〜ｎの電位を交互に高電位又は低電位とすることにより、データ“１”及びデータ“０”を交互に書き込んでもよい。   At this time, the potential of the plurality of plate lines PL1 to PLn is set to a high potential (for example, VCC), and the voltage applied to the ferroelectric capacitor 114 is alternately set to 0 V or -VCC with reference to the potential of the plate lines PL1 to PLn. Thus, data “1” may be written to the ferroelectric capacitor 114 a plurality of times, the potential of the plate lines PL1 to PLn is set to a low potential (for example, 0 V), and the voltage applied to the ferroelectric capacitor 114 is changed to the plate lines PL1 to n. The data “0” may be written to the ferroelectric capacitor 114 a plurality of times by alternately setting the potential to 0V or + VCC. Further, data “1” and data “0” may be alternately written by alternately setting the potentials of the plurality of plate lines PL1 to PLn to a high potential or a low potential.

そして、強誘電体キャパシタ１１４へのデータの書き込み回数が、予め定められた回数に達するまで、強誘電体キャパシタ１１４にデータを書き込む（Ｓ１３０ Ｎｏ）。また、当該書き込み回数が予め定められた回数に達した場合（Ｓ１３０ Ｙｅｓ）、テストパッド１４０に供給される信号の論理値をＬ論理とすることにより、初期化制御を終了する（Ｓ１３０）。   Then, data is written to the ferroelectric capacitor 114 until the number of times of writing data to the ferroelectric capacitor 114 reaches a predetermined number (No in S130). If the number of times of writing reaches a predetermined number (S130 Yes), the logic value of the signal supplied to the test pad 140 is set to L logic, thereby completing the initialization control (S130).

次に、初期化制御が終了し、強誘電体キャパシタ１１４を構成する強誘電体材料の分極特性を安定させた後、強誘電体メモリ装置１００の動作テストを開始する（Ｓ１５０）。動作テストは、総てのテスト項目についてテストが終了するまで継続する（Ｓ１６０ Ｎｏ）。総てのテスト項目について強誘電体メモリ装置１００の動作テストを終了した後、このテスト結果に基づいて、図示しないフューズを適宜切断し、不良と判定されたメモリセル１１０を冗長セルとを置き換える、すなわち、レーザリペアを行う（Ｓ１７０）。   Next, after the initialization control is completed and the polarization characteristics of the ferroelectric material constituting the ferroelectric capacitor 114 are stabilized, an operation test of the ferroelectric memory device 100 is started (S150). The operation test is continued until the test is completed for all the test items (No in S160). After completing the operation test of the ferroelectric memory device 100 for all the test items, the fuse (not shown) is appropriately cut based on the test result, and the memory cell 110 determined to be defective is replaced with a redundant cell. That is, laser repair is performed (S170).

このとき、初期化制御回路１３０に設けられたフューズ１３２も切断することにより、ＯＲ回路１２４−１〜ｎに供給される信号の論理値をＬ論理とするのが好ましい。これにより、レーザリペア時にフューズ１３２を切断できるとともに、テストパッド１４０をボンディングする工程を省略することができるため、製造コストが安価な強誘電体メモリ装置を提供することができる。   At this time, it is preferable that the logic value of the signal supplied to the OR circuits 124-1 to 124-n is set to L logic by cutting the fuse 132 provided in the initialization control circuit 130. As a result, the fuse 132 can be cut at the time of laser repair, and the process of bonding the test pad 140 can be omitted. Therefore, a ferroelectric memory device with a low manufacturing cost can be provided.

図３は、初期化制御において、強誘電体キャパシタ１１４にデータを書き込む回数に対する分極量を示す図である。強誘電体キャパシタ１１４が、例えば、一定の書き込み回数まで分極量が増加し、ピークを超えた後に分極量が徐々に減少するような強誘電体材料を含んで構成されている場合、分極量が当該ピークに達する前、又は当該ピークの前後に達するまで、強誘電体キャパシタ１１４に繰り返しデータを書き込むのが好ましい。   FIG. 3 is a diagram showing the amount of polarization with respect to the number of times data is written to the ferroelectric capacitor 114 in the initialization control. For example, when the ferroelectric capacitor 114 is configured to include a ferroelectric material in which the amount of polarization increases up to a certain number of times of writing and the amount of polarization gradually decreases after exceeding the peak, the amount of polarization is It is preferable to repeatedly write data to the ferroelectric capacitor 114 before reaching the peak or before and after the peak.

特に、強誘電体材料が、チタン酸ジルコン酸鉛（ＰＺＴ、ＰｂＺｒＴｉＯ３）において、Ｔｉの一部をＮｂに置換したチタン酸ニオブ酸ジルコン酸鉛（ＰＺＴＮ）等の極めて強い疲労特性を有する材料からなる場合には、分極量がピークに達する前後までデータを書き込んだ場合であっても、その後の書き込み動作に対しても十分耐えることができる。したがって、強誘電体キャパシタ１１４に十分な回数の書き込みを行い、強誘電体材料の分極特性を安定させた場合であっても、疲労による劣化が極めて少ない強誘電体メモリ装置を提供することができる。   In particular, the ferroelectric material is made of a material having extremely strong fatigue characteristics such as lead zirconate titanate niobate (PZTN) in which a part of Ti is substituted with Nb in lead zirconate titanate (PZT, PbZrTiO3). In this case, even if data is written until before and after the amount of polarization reaches a peak, it can sufficiently withstand the subsequent writing operation. Accordingly, a ferroelectric memory device can be provided in which the deterioration due to fatigue is extremely small even when the ferroelectric capacitor 114 is written a sufficient number of times to stabilize the polarization characteristics of the ferroelectric material. .

本実施形態では、複数のワード線ＷＬ１〜ｎがオンしているとき、すなわち、所定のデータ線ＤＬに対して複数のメモリセル１１０が接続されているときに、当該複数のメモリセル１１０に対して、当該所定のデータ線ＤＬを介してデータが複数回書き込まれることとなる。すなわち、複数のメモリセル１１０が所定のデータ線ＤＬに接続されているときに、当該複数のメモリセル１１０を構成する複数の強誘電体キャパシタ１１４の両端に対して略同時に、複数回電位差が与えられることとなる。したがって、上記構成によれば、メモリセル１１０を構成する強誘電体材料の製造後の分極特性が不安定である場合であっても、当該材料を極めて短時間で安定化させることができ強誘電体メモリ装置を提供することができる。   In the present embodiment, when the plurality of word lines WL1 to WLn are turned on, that is, when the plurality of memory cells 110 are connected to the predetermined data line DL, Thus, data is written a plurality of times through the predetermined data line DL. That is, when a plurality of memory cells 110 are connected to a predetermined data line DL, a potential difference is applied a plurality of times to the both ends of the plurality of ferroelectric capacitors 114 constituting the plurality of memory cells 110 substantially simultaneously. Will be. Therefore, according to the above configuration, even when the polarization characteristics after the manufacture of the ferroelectric material constituting the memory cell 110 is unstable, the material can be stabilized in a very short time. A body memory device can be provided.

上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。   The examples and application examples described through the embodiments of the present invention can be used in combination as appropriate according to the application, or can be used with modifications or improvements, and the present invention is limited to the description of the above-described embodiments. It is not a thing. It is apparent from the description of the scope of claims that the embodiments added with such combinations or changes or improvements can be included in the technical scope of the present invention.

本発明の一実施形態にかかる強誘電体メモリ装置１００の構成を示す図である。1 is a diagram showing a configuration of a ferroelectric memory device 100 according to an embodiment of the present invention. 本実施形態の強誘電体メモリ装置１００の動作を示すフローチャートである。3 is a flowchart showing the operation of the ferroelectric memory device 100 of the present embodiment. 初期化制御において、強誘電体キャパシタ１１４にデータを書き込む回数に対する分極量を示す図である。FIG. 6 is a diagram showing the amount of polarization with respect to the number of times data is written to a ferroelectric capacitor 114 in initialization control.

符号の説明Explanation of symbols

１００・・・強誘電体メモリ装置、１１０・・・メモリセル、１１２・・・トランジスタ、１１４・・・強誘電体キャパシタ、１１８・・・アドレス信号生成回路、１２０・・・ワード線制御回路、１２２・・・ワード線デコーダ、１２４・・・ＯＲ回路、１３０・・・初期化制御回路、１３２・・・フューズ、１３４・・・インバータ、１３６・・・インバータ、１３８・・・トランジスタ、１４０・・・テストパッド、１６０・・・データパッド、１６２・・・書き込み回路、１６４・・・センスアンプ、１７０・・・データ線選択信号生成回路、１８０・・・切換部、１８２・・・インバータ、１８４、１８６・・・トランジスタ DESCRIPTION OF SYMBOLS 100 ... Ferroelectric memory device, 110 ... Memory cell, 112 ... Transistor, 114 ... Ferroelectric capacitor, 118 ... Address signal generation circuit, 120 ... Word line control circuit, 122: word line decoder, 124: OR circuit, 130: initialization control circuit, 132: fuse, 134: inverter, 136: inverter, 138: transistor, 140 ..Test pad, 160 ... Data pad, 162 ... Write circuit, 164 ... Sense amplifier, 170 ... Data line selection signal generation circuit, 180 ... Switching unit, 182 ... Inverter, 184, 186 ... transistor

Claims (8)

データを記憶する複数のメモリセルを備えた強誘電体メモリ装置であって、
前記複数のメモリセルにそれぞれ接続された複数のワード線及び複数のデータ線と、
前記複数のワード線を制御するワード線制御回路と、
前記ワード線制御回路が前記複数のワード線をオンしたときに、前記データ線を介して前記複数のメモリセルにデータを複数回書き込む書き込み回路と、
を備えたことを特徴とする強誘電体メモリ装置。 A ferroelectric memory device having a plurality of memory cells for storing data,
A plurality of word lines and a plurality of data lines respectively connected to the plurality of memory cells;
A word line control circuit for controlling the plurality of word lines;
A write circuit for writing data to the plurality of memory cells a plurality of times via the data lines when the word line control circuit turns on the plurality of word lines;
A ferroelectric memory device comprising: 前記書き込み回路は、当該強誘電体メモリ装置に入力された信号に基づいて、前記データ線の電位を制御することにより、前記複数のメモリセルにデータを複数回書き込むことを特徴とする請求項１に記載の強誘電体メモリ装置。   2. The write circuit according to claim 1, wherein the write circuit writes data to the plurality of memory cells a plurality of times by controlling a potential of the data line based on a signal input to the ferroelectric memory device. 2. A ferroelectric memory device according to 1. 前記メモリセルは、チタン酸ニオブ酸ジルコン酸鉛を含む強誘電体キャパシタを有することを特徴とする請求項１又は２に記載の強誘電体メモリ装置。   3. The ferroelectric memory device according to claim 1, wherein the memory cell includes a ferroelectric capacitor containing lead zirconate titanate niobate. 前記複数のワード線をオンするか否かを制御する制御信号を受け取るパッドをさらに備え、
前記ワード線制御回路は、
前記複数のワード線のいずれをオンするかを示すアドレス信号を受け取る入力部と、
前記複数のワード線の総てをオンするか、又は前記アドレス信号に基づいて前記複数のワード線のいずれかをオンするかを、前記制御信号に基づいて選択する選択回路と、
を有することを特徴とする請求項１から３のいずれか１項に記載の強誘電体メモリ装置。 A pad for receiving a control signal for controlling whether to turn on the plurality of word lines;
The word line control circuit includes:
An input for receiving an address signal indicating which of the plurality of word lines is to be turned on;
A selection circuit that selects whether to turn on all of the plurality of word lines or to turn on any of the plurality of word lines based on the address signal, based on the control signal;
4. The ferroelectric memory device according to claim 1, further comprising: 前記パッドと前記選択回路との間に設けられたフューズをさらに備えたことを特徴とする請求項４に記載の強誘電体メモリ装置。   5. The ferroelectric memory device according to claim 4, further comprising a fuse provided between the pad and the selection circuit. データを記憶する複数のメモリセル並びに当該複数のメモリセルにそれぞれ接続された複数のワード線及び複数のデータ線を備えた強誘電体メモリ装置を試験する試験方法であって、
前記複数のワード線をオンするステップと、
前記複数のワード線がオンしたときに、前記データ線を介して前記複数のメモリセルにデータを複数回書き込む書き込みステップと、
を備えたことを特徴とする試験方法。 A test method for testing a ferroelectric memory device having a plurality of memory cells for storing data and a plurality of word lines and a plurality of data lines connected to the plurality of memory cells, respectively.
Turning on the plurality of word lines;
A writing step of writing data to the plurality of memory cells a plurality of times via the data lines when the plurality of word lines are turned on;
A test method characterized by comprising: 前記複数のメモリセルに前記データを複数回書き込んだ後に、前記強誘電体メモリ装置の良否を試験する試験ステップをさらに備えたことを特徴とする請求項６に記載の試験方法。   The test method according to claim 6, further comprising a test step of testing the ferroelectric memory device for quality after the data is written to the plurality of memory cells a plurality of times. 前記複数のワード線をオンするステップにおいて、前記複数のワード線は、前記強誘電体メモリ装置に設けられたパッドを介して入力された制御信号に基づいてオンされており、
当該試験方法は、前記試験ステップの試験結果に基づいて、前記パッドと前記ワード線との間に設けられたフューズを切断するステップをさらに備えたことを特徴とする請求項７に記載の試験方法。

In the step of turning on the plurality of word lines, the plurality of word lines are turned on based on a control signal input through a pad provided in the ferroelectric memory device,
The test method according to claim 7, further comprising a step of cutting a fuse provided between the pad and the word line based on a test result of the test step. .

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