JP2005352715A - Constant voltage power supply circuit - Google Patents
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Abstract
Description
本発明は、直流電源により変動負荷要素を含む負荷回路に対して定電圧化された出力電圧を供給する定電圧電源回路に関し、とくに、負荷変動時の消費電流を増加させないように過渡応答特性を改善した定電圧電源回路に関する。 The present invention relates to a constant voltage power supply circuit that supplies a constant voltage output voltage to a load circuit including a variable load element from a DC power supply, and in particular, has a transient response characteristic so as not to increase current consumption when the load fluctuates. The present invention relates to an improved constant voltage power supply circuit.
従来から、負荷回路へ基準電圧となる定電圧を出力するスイッチングレギュレータや、所定値に調整された電圧を出力するボルテージレギュレータが、例えば携帯端末機器などの携帯用電子機器の電源装置として広く使用されている。 Conventionally, a switching regulator that outputs a constant voltage serving as a reference voltage to a load circuit and a voltage regulator that outputs a voltage adjusted to a predetermined value have been widely used as power supply devices for portable electronic devices such as portable terminal devices. ing.
図13は、従来のレギュレータ回路の一例を示すブロック図である。
図13のレギュレータ回路は、PMOS低ドロップアウト電圧レギュレータを構成するものであって、その制御回路として演算増幅器(OTA:Operational Transconductance Amplifier)11を備え、その反転入力端子は参照電圧Vrefが供給される参照電圧端子12に接続され、その非反転入力端子は直列接続された抵抗素子R1と抵抗素子R2との接続点ノードに接続されている。これらの抵抗素子R1と抵抗素子R2の直列回路は、出力端子13のゲインを設定するためのゲイン設定抵抗14を構成している。
FIG. 13 is a block diagram showing an example of a conventional regulator circuit.
The regulator circuit of FIG. 13 constitutes a PMOS low dropout voltage regulator, and includes an operational amplifier (OTA) 11 as a control circuit thereof, and a reference voltage Vref is supplied to its inverting input terminal. The
また、この演算増幅器11の出力端子は、出力制御用トランジスタ回路を構成するPチャネル型MOSFET(Metal Oxide Semiconductor Field Effect Transistor,以下、単にトランジスタという。)MP1のゲートに接続されている。トランジスタMP1のソースは、バッテリなどの直流電源の電源電圧VDDに接続され、ドレインは出力端子13に接続されるとともに、ゲイン設定抵抗14を介して電源電圧VSS(例えば接地電位)に接続されている。
The output terminal of the
出力端子13には、定電圧化された出力電圧Voutを安定化させる出力キャパシタ15を介して電源電圧VSSに接続されている。負荷部LOADは、一端が出力端子13と接続され、他端が電源電圧VSSに接続されている。出力キャパシタ15は平滑コンデンサとも呼ばれるものであって、そこにはキャパシタCloadと直列抵抗成分としての等価直列抵抗ESR1が含まれている。
The
演算増幅器11は、ゲイン設定抵抗14により分圧された出力電圧Voutと参照電圧Vrefとの差分に基づいて制御信号S1を生成し、トランジスタMP1のゲート電圧を決定する。この演算増幅器11は、伝達コンダクタンスgmの特性を有する。そして、出力端子13における定電圧化された出力電圧Voutが次式(1)に示す電圧となるように、制御信号S1を生成している。
Vout=Vref×{(R1+R2)/R2} ……(1)
このようなレギュレータ回路では、その出力段にPチャネルのトランジスタMP1を用いているために、電源電圧VDDからわずかにドロップした電圧まで出力することができる。しかし、その伝達コンダクタンスgmが出力端子13に接続された負荷部LOADの負荷変動に応じて変わるため、位相補償が困難である。また、とくに、携帯電話などの携帯用電子機器に適用されるレギュレータ回路では、その消費電流を低減するためにゲイン設定抵抗14に高い抵抗値の抵抗が使用されることから、負荷部LOADの負荷値が急激、かつ大幅に変化した場合には過渡応答性が著しく悪化するという問題を生じる。
The
Vout = Vref × {(R1 + R2) / R2} (1)
In such a regulator circuit, since the P-channel transistor MP1 is used in the output stage, a voltage slightly dropped from the power supply voltage VDD can be output. However, since the transfer conductance gm changes according to the load fluctuation of the load unit LOAD connected to the
そこで、低電源電圧動作及び低消費電流が要求される携帯機器等に使用されるボルテージレギュレータとして、特許文献1に記載のものが提案されている。
図14は、従来のボルテージレギュレータの一例を示す回路図である。
Thus, a voltage regulator described in
FIG. 14 is a circuit diagram showing an example of a conventional voltage regulator.
図14において、ボルテージレギュレータ101は、所定の基準電圧Vrefを生成して出力する基準電圧発生回路部102と、所定の定電圧VAを生成して出力する定電圧発生回路部103と、出力電圧Voutの検出を行い該検出した出力電圧Voutに応じた電圧VFBを生成して出力する検出回路部104と、基準電圧Vrefと該検出回路部104からの電圧VFBとの電圧比較を行って該比較結果を出力する差動増幅回路部105とを備えている。
14, the
また、ボルテージレギュレータ101は、差動増幅回路部105から出力された上記比較結果を示す電圧を増幅して出力する増幅回路部106と、増幅回路部106で増幅された信号に応じた電流を出力して出力電圧Voutを一定にする出力回路部107とを備えている。さらに、ボルテージレギュレータ101は、出力回路部107から所定の電流IAを出力させるための擬似負荷回路部108を備えている。
The
検出回路部104は、出力電圧Voutと接地との間に接続された抵抗R1とR2との直列回路で構成されている。差動増幅回路部105は、カレントミラー回路を形成するPチャネル型MOSトランジスタ(以下、PMOSトランジスタと言う。)QP1,QP2と、差動対をなすNチャネル型MOSトランジスタ(以下、NMOSトランジスタと言う。)QN1,QN2と、定電流源をなすNMOSトランジスタQN3とで構成されている。
The
また、増幅回路部106は、PMOSトランジスタQP3と定電流源をなすNMOSトランジスタQN4とで構成されている。さらに、出力回路部107は、PMOSトランジスタQP4で構成され、擬似負荷回路部108は、定電流源をなすNMOSトランジスタQN5で構成されている。NMOSトランジスタQN3〜QN5の各ゲートには、定電圧発生回路部103からの所定の定電圧VAがそれぞれ印加されている。
The
差動増幅回路部105において、PMOSトランジスタQP1のゲート及びドレイン並びにPMOSトランジスタQP2のゲートはそれぞれ接続され、PMOSトランジスタQP1及びQP2の各ソースはそれぞれ電源電圧VDDに接続されている。また、PMOSトランジスタQP1のドレインは、NMOSトランジスタQN1のドレインに接続され、PMOSトランジスタQP2のドレインは、NMOSトランジスタQN2のドレインに接続されている。
In the differential
NMOSトランジスタQN1のゲートには基準電圧発生回路部102からの基準電圧Vrefが入力されており、NMOSトランジスタQN2のゲートには、出力電圧Voutを抵抗R1とR2で分圧して得られた電圧VFBが入力されている。さらに、NMOSトランジスタQN1及びQN2の各ソースは接続され、当該接続部と接地との間にNMOSトランジスタQN3が接続されている。NMOSトランジスタQN3のゲートには、定電圧発生回路部103からの定電圧VAが印加されていることから、NMOSトランジスタQN3は、第1の定電流源として動作する。
The reference voltage Vref from the reference voltage
つぎに、増幅回路部106において、電源電圧VDDと接地との間にPMOSトランジスタQP3とNMOSトランジスタQN4が直列に接続されている。PMOSトランジスタQP3のゲートは、差動増幅回路部105におけるPMOSトランジスタQP2とNMOSトランジスタQN2との接続部に接続されている。NMOSトランジスタQN4のゲートには、定電圧発生回路部103からの定電圧VAが印加されていることから、NMOSトランジスタQN4は、第2の定電流源として動作する。
Next, in the
一方、出力回路部107のPMOSトランジスタQP4において、ゲートは、増幅回路部106のPMOSトランジスタQP3とNMOSトランジスタQN4との接続部に接続され、ソースは、電源電圧VDDに接続されている。また、PMOSトランジスタQP4のドレインと接地との間には、検出回路部104の抵抗R1とR2の直列回路及び擬似負荷回路部108のNMOSトランジスタQN5が並列に接続されている。NMOSトランジスタQN5のゲートには、定電圧発生回路部103からの定電圧VAが印加されていることから、NMOSトランジスタQN5は、第3の定電流源として動作する。また、PMOSトランジスタQP4のドレインがボルテージレギュレータ1の出力端をなし、当該ドレインと接地との間に負荷RLが接続される。
On the other hand, in the PMOS transistor QP4 of the
差動増幅回路部105において、基準電圧Vrefと電圧VFBが釣り合っている状態から、何らかの原因で出力電圧Voutが低下した場合、NMOSトランジスタQN2のドレイン電流は、NMOSトランジスタQN1のドレイン電流よりも低下する。このため、PMOSトランジスタQP3のゲート電圧は上昇しPMOSトランジスタQP4のゲート電圧が低下してPMOSトランジスタQP4の電流駆動能力が大きくなり、出力電圧Voutを上昇させることができる。
In the differential
つぎに、差動増幅回路部105において、基準電圧Vrefと分圧された電圧VFBが釣り合っている状態から、何らかの原因で出力電圧Voutが上昇した場合、NMOSトランジスタQN2のドレイン電流は、NMOSトランジスタQN1のドレイン電流よりも増加する。このため、PMOSトランジスタQP3のゲート電圧は低下しPMOSトランジスタQP4のゲート電圧が上昇してPMOSトランジスタQP4の電流駆動能力が小さくなることにより、出力電圧Voutを低下させることができる。このようにして、ボルテージレギュレータ1は、出力電圧Voutを所定の電圧で一定にすることができる。
Next, when the output voltage Vout rises for some reason from the state where the reference voltage Vref and the divided voltage VFB are balanced in the differential
このような構成において、擬似負荷回路部108のNMOSトランジスタQN5には、増幅回路部106のNMOSトランジスタQN4と同じ特性のものを使用する。このようにすることにより、NMOSトランジスタQN4の電流駆動能力が製造上のばらつきによって大きくなった場合、連動して擬似負荷回路部108のNMOSトランジスタQN5の電流駆動能力も大きくなる。NMOSトランジスタQN4とQN5とのサイズ比は、PMOSトランジスタQP3及びQP4の特性に応じて決めるようにする。
In such a configuration, the NMOS transistor QN5 of the pseudo
このように構成したボルテージレギュレータ101では、出力回路部107から所定の電流を流す擬似的な負荷をなす、第3の定電流源からなる擬似負荷回路部108を設け、第1の定電流源及び第2の定電流源を、制御信号入力端に所定の電圧が印加された同一特性のトランジスタでそれぞれ形成するようにしている。このことから、負荷RLに流れる電流Ioutがゼロになる無負荷状態においても出力電圧Voutを所定値で一定にでき、電源電圧VDDの値を低下させることができ、低電源電圧動作を必要とする機器に使用することができるものである(例えば、特許文献1参照)。
上述したように、携帯用電子機器などでは、レギュレータ回路に変動負荷要素を含む負荷が接続され、それが一定負荷状態から、無負荷状態、あるいは低負荷状態に急激に変動する場合がある。そのような場合の放電期間は、出力容量と負荷電流の大きさだけで決まる。 As described above, in a portable electronic device or the like, a load including a variable load element is connected to the regulator circuit, and the load may rapidly change from a constant load state to a no load state or a low load state. The discharge period in such a case is determined only by the output capacity and the load current.
図15は、従来のレギュレータ回路において負荷が急激に変動した場合の負荷電流Iloadと出力電圧Voutの波形を示す図である。
時刻t1で負荷部LOADにおいて負荷変動が生じると、負荷電流Iloadはその最大負荷電流Imaxから最小電流値Imin(0≦Imin<Imax)まで低減する。このとき、負荷変動直後の出力電圧Voutの傾きは、次式(2)によって表される。
FIG. 15 is a diagram showing the waveforms of the load current Iload and the output voltage Vout when the load changes rapidly in the conventional regulator circuit.
When a load change occurs in the load unit LOAD at time t1, the load current Iload decreases from the maximum load current Imax to the minimum current value Imin (0 ≦ Imin <Imax). At this time, the slope of the output voltage Vout immediately after the load change is expressed by the following equation (2).
ここで、上述した特許文献1において提案されているようなボルテージレギュレータは、過渡応答時に放電期間を短くできるが、単に出力端子にブリーダ抵抗と並列に第3の電流源を設けたに過ぎないものであって、無負荷時にも第3の定電流源には電流が流れ続けるという問題があった。したがって、低消費電流を必須の要件とする携帯電話等に使用されるレギュレータ回路としては適当なものではなかった。
Here, the voltage regulator as proposed in
本発明はこのような点に鑑みてなされたものであり、負荷変動時にも高速に安定した低電圧出力を得ることができる消費電力の少ない定電圧電源回路を提供することを目的とする。 The present invention has been made in view of the above points, and an object of the present invention is to provide a constant voltage power supply circuit with low power consumption that can obtain a stable low voltage output at high speed even when the load fluctuates.
本発明では上記課題を解決するために、直流電源により変動負荷要素を含む負荷回路に対して定電圧化された出力電圧を供給する定電圧電源回路が提供される。この定電圧電源回路は、前記負荷回路が接続される出力端子と、前記出力端子のゲインを設定するゲイン設定抵抗と、前記出力端子に前記直流電源から制御信号に応じた大きさで定電圧化された出力電圧を生成する出力制御用トランジスタ回路と、前記ゲイン設定抵抗によって分圧された出力電圧と参照電圧との差分信号に基づいて、前記制御信号を前記出力制御用トランジスタ回路へ出力する制御回路と、前記負荷回路での負荷変動に起因して前記制御信号に生じる交流信号成分を検出し、その大きさに応じて前記ゲイン設定抵抗に流れる電流値を制御する電流制御手段と、を備えたことを特徴とする。 In order to solve the above-described problems, the present invention provides a constant voltage power supply circuit that supplies a constant output voltage to a load circuit including a variable load element by a DC power supply. The constant voltage power supply circuit is configured to make the output terminal connected to the load circuit, a gain setting resistor for setting a gain of the output terminal, and a constant voltage to the output terminal according to a control signal from the DC power supply. An output control transistor circuit for generating the output voltage, and a control for outputting the control signal to the output control transistor circuit based on a difference signal between the output voltage divided by the gain setting resistor and a reference voltage A circuit and current control means for detecting an AC signal component generated in the control signal due to a load fluctuation in the load circuit and controlling a current value flowing through the gain setting resistor according to the magnitude thereof. It is characterized by that.
このような定電圧電源回路では、付加回路が急激に無負荷状態になると、制御回路からの制御信号に交流信号成分が発生し、電流制御手段がこの交流信号成分を検出する。このとき、電流制御手段は、交流信号成分の大きさに応じた最小限の電流を出力制御用トランジスタ回路に流すように、ゲイン設定抵抗に流れる電流値を制御する。これにより、無負荷状態への移行直後に出力制御用トランジスタ回路の出力電圧に現れるピーク電圧が、定常状態における基準電圧に戻るまでの時間が短縮される。 In such a constant voltage power supply circuit, when the additional circuit suddenly becomes unloaded, an AC signal component is generated in the control signal from the control circuit, and the current control means detects this AC signal component. At this time, the current control means controls the value of the current flowing through the gain setting resistor so that a minimum current corresponding to the magnitude of the AC signal component flows through the output control transistor circuit. Thereby, the time until the peak voltage appearing in the output voltage of the output control transistor circuit immediately after the transition to the no-load state returns to the reference voltage in the steady state is shortened.
本発明の定電圧電源回路では、立ち上がり特性が高速で駆動能力に優れ、負荷変動などによる過渡特性が良好で、安定な電圧を発生でき、かつ消費電力の少ない電源回路を実現することができる。 In the constant voltage power supply circuit of the present invention, it is possible to realize a power supply circuit that has high rise characteristics, excellent drive capability, good transient characteristics due to load fluctuations, etc., can generate a stable voltage, and consumes less power.
最初に、本発明の定電圧電源回路(以下、レギュレータ回路という。)について、その原理的な構成と動作について説明する。
図1は、本発明のレギュレータ回路の原理的な構成を示すブロック図である。
First, the basic configuration and operation of a constant voltage power supply circuit (hereinafter referred to as a regulator circuit) of the present invention will be described.
FIG. 1 is a block diagram showing the basic configuration of the regulator circuit of the present invention.
図1のレギュレータ回路は、PMOS低ドロップアウト電圧レギュレータを構成するものであって、その制御回路として演算増幅器(OTA)11を備え、その反転入力端子は参照電圧Vrefが供給される参照電圧端子12に接続され、その非反転入力端子は直列接続された抵抗素子R1と抵抗素子R2との接続点ノードに接続されている。これらの抵抗素子R1と抵抗素子R2の直列回路は、出力端子13のゲインを設定するためのゲイン設定抵抗14を構成している。
The regulator circuit shown in FIG. 1 constitutes a PMOS low dropout voltage regulator, and includes an operational amplifier (OTA) 11 as its control circuit, and its inverting input terminal is supplied with a
また、この演算増幅器11の出力端子は、出力制御用トランジスタ回路を構成するPチャネル型MOSFET(以下、単にトランジスタという。)MP1のゲートに接続されている。トランジスタMP1のソースは、バッテリなどの直流電源の電源電圧VDDに接続され、ドレインは出力端子13に接続されるとともに、ゲイン設定抵抗14を介して電源電圧VSS(例えば接地電位)に接続されている。
The output terminal of the
出力端子13には、定電圧化された出力電圧Voutを安定化させる出力キャパシタ15を介して電源電圧VSSに接続されている。負荷部LOADは、一端が出力端子13と接続され、他端が電源電圧VSSに接続されている。出力キャパシタ15は平滑コンデンサとも呼ばれるものであって、そこにはキャパシタCloadと直列抵抗成分としての等価直列抵抗ESR1が含まれている。
The
さらに、このレギュレータ回路は、図13に示した従来のレギュレータ回路に対して、負荷部LOADでの負荷変動に起因して制御信号S1に生じる交流信号成分を検出し、その大きさに応じてゲイン設定抵抗14に流れる電流値を制御する電流制御回路10を備えている点で異なっている。この電流制御回路10は、制御信号S1に生じる交流信号成分に比例する信号を検出するハイパスフィルタ(HPF)16と、このハイパスフィルタ16の検出信号に所定の大きさの直流バイアスを加算して出力するDCAC信号加算器(以下、単に加算器17という。)と、この加算器17の出力信号によってゲイン設定抵抗14に流れる電流値を制御するスイッチング回路18とから構成されている。
Further, this regulator circuit detects an AC signal component generated in the control signal S1 due to the load fluctuation in the load section LOAD, and gains according to the magnitude of the regulator circuit shown in FIG. The difference is that a
ここで、スイッチング回路18は、例えばNチャネル型MOSFET(以下、トランジスタMN1という。)によって構成されている。また、ハイパスフィルタ16は、演算増幅器11の出力端子とトランジスタMP1のゲートとの接続点(ノードNb)に入力端子(IN)が接続され、演算増幅器11で生成された制御信号S1に含まれている交流信号成分を検出している。このハイパスフィルタ16の出力端子(OUT)は、加算器17の交流入力端子(ACIN)と接続され、加算器17の直流入力端子(DCIN)は電源端子19と接続されて、この電源端子19から直流バイアス(Vbais)が印加されている。また、加算器17の出力端子(OUT)は、ノードNaを介してトランジスタMN1のゲートに接続されている。したがって、加算器17には、ハイパスフィルタ16を介してノードNbから制御信号S1の交流信号成分が供給され、この交流信号成分に直流バイアス(Vbais)が加算された信号が、トランジスタMN1のゲート制御信号として供給されるように構成されている。
Here, the switching
つぎに、このレギュレータ回路の基本的な制御動作について説明する。
レギュレータ回路では、負荷部LOADに対して前述した式(1)で示す出力電圧Voutを安定して出力するように、出力制御用トランジスタ回路を構成するトランジスタMP1のゲート電圧を演算増幅器11によって制御している。ここで、出力端子13に接続されている負荷部LOADは、その負荷変動によって、無負荷の状態から、規定された最大電流までの大きさで急激に変化するものとする。
Next, a basic control operation of the regulator circuit will be described.
In the regulator circuit, the
加算器17の出力信号によって決まるノードNaの電圧Vna、すなわちトランジスタMN1のゲート電圧は、次式(3)で示される。
Vna=Vnadc+Vnaac ……(3)
ここで、VnadcはノードNaのDC電圧成分、VnaacはノードNaのAC電圧成分である。
The voltage Vna of the node Na determined by the output signal of the
Vna = Vnadc + Vnaac (3)
Here, Vnadc is a DC voltage component of the node Na, and Vnaac is an AC voltage component of the node Na.
また、トランジスタMN1のしきい値電圧をVth1とすると、そこには次式(4)で示されるドレイン電流I1が流れる。
I1=K×(W1/L1)×(Vna−Vth1)2 ……(4)
ここで、Kは固有の定数、W1とL1はそれぞれトランジスタMN1のゲート幅とゲート長である。
When the threshold voltage of the transistor MN1 is Vth1, a drain current I1 expressed by the following equation (4) flows there.
I1 = K × (W1 / L1) × (Vna−Vth1) 2 (4)
Here, K is a specific constant, and W1 and L1 are the gate width and gate length of the transistor MN1, respectively.
いま、レギュレータ回路が定常状態で動作しているときには、ノードNaでのAC電圧成分Vnaacはゼロである。したがって、負荷部LOADの大きさが一定であれば、そのドレイン電流I1は、次式(5)で示される大きさの電流値が流れることになる。
I1=K×(W1/L1)×(Vnadc−Vth1)2 ……(5)
この式(5)では、ノードNaのDC電圧成分VnadcとトランジスタMN1のしきい値電圧Vth1とが等しい大きさに設定されているとすれば、トランジスタMN1のドレイン電流はゼロになることを示している。そこで、電源端子19には直流バイアス(Vbais)としてトランジスタMN1のしきい値電圧Vth1に相当する大きさの電圧が印加される。
Now, when the regulator circuit is operating in a steady state, the AC voltage component Vnaac at the node Na is zero. Therefore, if the load portion LOAD has a constant magnitude, the drain current I1 has a current value of the magnitude indicated by the following equation (5).
I1 = K × (W1 / L1) × (Vnadc−Vth1) 2 (5)
This equation (5) indicates that the drain current of the transistor MN1 becomes zero if the DC voltage component Vnadc of the node Na and the threshold voltage Vth1 of the transistor MN1 are set to be equal. Yes. Therefore, a voltage having a magnitude corresponding to the threshold voltage Vth1 of the transistor MN1 is applied to the
つぎに、負荷部LOADが最大負荷で引かれている状態から無負荷の状態に変動する過渡状態におけるレギュレータ回路の動作について説明する。
図2は、最大負荷から無負荷状態に急激に変動した場合の負荷電流Iloadと出力電圧Voutの波形を示す図である。実線は、上述した図1のレギュレータ回路における信号波形であり、点線によって従来回路(図12)における信号波形を示す。
Next, the operation of the regulator circuit in a transient state where the load unit LOAD varies from a state where the load part LOAD is pulled at the maximum load to a state where there is no load will be described.
FIG. 2 is a diagram illustrating the waveforms of the load current Iload and the output voltage Vout when the load suddenly changes from the maximum load to the no-load state. A solid line is a signal waveform in the regulator circuit of FIG. 1 described above, and a signal waveform in the conventional circuit (FIG. 12) is indicated by a dotted line.
時刻t1で負荷部LOADにおいて負荷変動が生じると、負荷電流Iloadはその最大負荷電流Imaxから0(すなわち無負荷状態)まで低減する。このとき、負荷部LOADが接続されている出力端子13の出力電圧Voutには、次式(6)で示されるようなプラス側のピーク電圧(ΔV)が発生する。ここで、τ1はレギュレータ回路の時定数であって、主に演算増幅器11の応答速度によって決まる値であって、また、Cloadは出力キャパシタ15の容量値を示す。
ΔV=(τ1×Imax)/Cload ……(6)
従来のレギュレータ回路(図13)では、出力電圧Voutが定常状態になるまでに必要な時間T1は、次のように計算できる。すなわち、ピーク電圧(V0+ΔV)がレギュレータ回路の定常状態における基準電圧(目標電圧)V0に戻るまでの時間T1は、キャパシタCloadの電荷がゲイン設定抵抗14に流れる電流だけで放電されることから、次式(7)で示される大きさになる。
T1={(R1+R2)/Vout}×(τ1×Imax) ……(7)
この式(7)からわかるように、ゲイン設定抵抗14の抵抗R1と抵抗R2が高抵抗値のものであれば、ΔVがゼロになるまでの時間T1は非常に大きな値となってしまう。負荷部LOADが無負荷状態であれば、トランジスタMP1のドレイン電流が0になるからである。
When a load change occurs in the load unit LOAD at time t1, the load current Iload is reduced from the maximum load current Imax to 0 (that is, no load state). At this time, a positive peak voltage (ΔV) as shown by the following equation (6) is generated in the output voltage Vout of the
ΔV = (τ1 × Imax) / Cload (6)
In the conventional regulator circuit (FIG. 13), the time T1 required for the output voltage Vout to reach a steady state can be calculated as follows. That is, the time T1 until the peak voltage (V0 + ΔV) returns to the reference voltage (target voltage) V0 in the steady state of the regulator circuit is discharged only by the current that flows in the
T1 = {(R1 + R2) / Vout} × (τ1 × Imax) (7)
As can be seen from the equation (7), if the resistors R1 and R2 of the
本発明のレギュレータ回路では、負荷部LOADが急激に無負荷状態になって、演算増幅器11の制御信号S1が(VDD−Vgs1max)から電源電圧VDDまで、時間τ1の間に大きな傾きでステップ応答するとき、この制御信号S1の交流信号成分がハイパスフィルタ16を通過して加算器17へも入力されているために、トランジスタMN1のゲート制御信号が変化する。これにより、出力端子13からトランジスタMN1のドレインに式(4)で決まる電流が放電されることになり、その結果、定常状態となるまでの時間T1を短縮することができる。
In the regulator circuit of the present invention, the load section LOAD suddenly becomes a no-load state, and the control signal S1 of the
ここで、Vgs1maxは、最大負荷時におけるトランジスタMP1のゲート−ソース間の電圧値である。このとき、トランジスタMN1のゲート電圧を規定するノードNaの電圧Vnaには、定常状態でのDC電圧成分Vnadcから、次式(8)に示すような変化が生じている。
Vna(t)≒Vnadc+Vgs1max×e−(t/τ2) ……(8)
ここで、τ2は加算器17の時定数である。また、式(4)と式(7)から、トランジスタMN1のドレイン電流I1についての次式(9)が導かれる。
I1(t)=α×(Vna(t)−Vth1)2 ……(9)
(ただし、α=K×(W1/L1))
いま、式(6)で示されるピーク電圧ΔVを式(9)のドレイン電流I1によって放電させるものとし、レギュレータ回路が定常状態になるまでにかかる時間(安定時間)をτ3とする。このとき、ピーク電圧ΔVと出力キャパシタ15のキャパシタCloadの容量値との間には、次式(10)の関係が成り立つ。
Here, Vgs1max is a voltage value between the gate and the source of the transistor MP1 at the maximum load. At this time, the voltage Vna of the node Na that defines the gate voltage of the transistor MN1 is changed from the DC voltage component Vnadc in the steady state as shown in the following equation (8).
Vna (t) ≈Vnadc + Vgs1max × e− (t / τ2) (8)
Here, τ 2 is a time constant of the
I1 (t) = α × (Vna (t) −Vth1) 2 (9)
(However, α = K × (W1 / L1))
Now, it is assumed that the peak voltage ΔV shown in the equation (6) is discharged by the drain current I1 in the equation (9), and the time (stable time) required for the regulator circuit to reach a steady state is τ3. At this time, the relationship of the following equation (10) is established between the peak voltage ΔV and the capacitance value of the capacitor Cload of the
ところで、この安定時間τ3は、加算器17の時定数τ2との間で、以下の式(11)の関係が絶対に成り立たないといけない。
τ2<τ3 ……(11)
図3は、上記条件を満たさない場合の過渡状態におけるノードNbの電圧Vnbと出力電圧Voutとの波形を示す図である。
By the way, the relationship of the following formula (11) must absolutely hold between this stabilization time τ3 and the time constant τ2 of the
τ2 <τ3 (11)
FIG. 3 is a diagram showing waveforms of the voltage Vnb and the output voltage Vout at the node Nb in a transient state when the above condition is not satisfied.
ここでは、式(10)と式(11)を満たすような回路定数W1,L1,Vgs1maxを設定することにより、本発明のレギュレータ回路において、この図2に示すような特性で高速に応答させることが可能になる。 Here, by setting the circuit constants W1, L1, and Vgs1max that satisfy the expressions (10) and (11), the regulator circuit of the present invention can respond at high speed with the characteristics shown in FIG. Is possible.
ただし、加算器17の時定数τ2の値よりも安定時間τ3が小さいと、レギュレータ回路が定常状態になる前に出力電圧Voutが定常状態に達してしまう。このとき、ゲイン設定抵抗14の影響によってさらに出力電圧Voutが低下して、演算増幅器11がトランジスタMP1にドレイン電流を流す方向に働いて、結果として図3に示すような発振が起こるおそれがある。
However, if the stabilization time τ3 is shorter than the value of the time constant τ2 of the
本発明のレギュレータ回路を用いる場合に、このような発振を防止すれば、最大負荷から無負荷あるいは低負荷へと負荷部LOADの変動が起こった場合でも、定常状態になるまでの放電時間を飛躍的に短縮することができる。また、負荷部LOADに最低負荷値が設定されていないものであっても、定常状態になるまでの安定時間τ3を短い時間に設定することができる。 If such oscillation is prevented when the regulator circuit of the present invention is used, even if the load portion LOAD fluctuates from the maximum load to no load or low load, the discharge time until the steady state is reached is greatly increased. Can be shortened. Even if the minimum load value is not set in the load section LOAD, the stable time τ3 until the steady state is reached can be set to a short time.
したがって、本発明のレギュレータ回路では、無負荷時における追加の消費電流がほとんどゼロとなるような回路構成とすることが可能であるから、携帯電話等のアプリケーションに適用するうえで大きな利点がある。 Therefore, the regulator circuit according to the present invention can have a circuit configuration in which the additional current consumption at the time of no load is almost zero, and thus has a great advantage in application to an application such as a cellular phone.
また、後述する実施の形態6における説明から明らかなように、上記回路の構成を一部変更することによって、無負荷状態での過渡応答中に最大負荷への急激な変動が生じた場合にも、その過渡応答を改善できる。これにより、大きなマイナス側の電源変動を起こさないで、無負荷状態から最大負荷を引くことが可能である。これにより、極端な負荷変動を必要としているすべてのアプリケーションに対しても適用できる。 Further, as will be apparent from the description in the sixth embodiment described later, even when a sudden change to the maximum load occurs during the transient response in the no-load state by changing the configuration of the circuit described above. The transient response can be improved. This makes it possible to draw the maximum load from the no-load state without causing a large negative power supply fluctuation. This can be applied to all applications that require extreme load fluctuations.
さらに、ほとんどの定電圧電源について、このレギュレータ回路を用いることができるだけでなく、その回路構成によっては通常の演算増幅回路における過渡状態についても効果がある。とくに、このレギュレータ回路は比較的簡単な構成でこれらの機能を実現できるため、集積回路(IC)上で作成する場合もレイアウト面積がそれほど増加しないという利点がある。 Furthermore, not only can this regulator circuit be used for most constant-voltage power supplies, but depending on the circuit configuration, it is also effective for a transient state in a normal operational amplifier circuit. In particular, this regulator circuit can realize these functions with a relatively simple configuration, and therefore has an advantage that the layout area does not increase so much when it is formed on an integrated circuit (IC).
以下、本発明に係るいくつかの実施の形態について、図面を参照して説明する。
〔実施の形態1〕
図4は、本発明の実施の形態1に係るレギュレータ回路の構成を示すブロック図である。
Hereinafter, several embodiments according to the present invention will be described with reference to the drawings.
[Embodiment 1]
FIG. 4 is a block diagram showing a configuration of the regulator circuit according to
この実施の形態1の電流制御回路10は、ハイパスフィルタ16として第1のコンデンサC0がノードNbとトランジスタMN1のゲートの間に接続され、また、加算器17として抵抗R3と第2のコンデンサC3が設けられている。抵抗R3は、一端が電源端子19に、他端がトランジスタMN1のゲートにそれぞれ接続され、また第2のコンデンサC3は、一端がトランジスタMN1のゲートに、他端が電源電圧VSSに接続されている。ここで、第2のコンデンサC3にはトランジスタMN1のゲート容量を含んでいるものとする。
In the
ここでは、電流制御回路10のノードNaにおける電流について、次の関係式(12)が成り立つ。ただし、Sはラプラス演算子を示す。
Here, the following relational expression (12) holds for the current at the node Na of the
Vnb(S)=Vgs1max/S ……(13)
また、電源端子19から供給されている直流バイアスVbiasについては、所定の時定数τ4をもつ定電源電圧であると仮定すると、直流バイアスVbiasは、その定常状態での大きさをVbiasdcすれば、次式(14)のように記述できる。
Vnb (S) = Vgs1max / S (13)
Assuming that the DC bias Vbias supplied from the
(1)時定数τ4が(C0+C3)×R3に等しい場合、次式(16)が成立する。 (1) When the time constant τ4 is equal to (C0 + C3) × R3, the following equation (16) is established.
(2)時定数τ4が(C0+C3)×R3に等しくない場合、次式(17)が成立する。 (2) When the time constant τ4 is not equal to (C0 + C3) × R3, the following equation (17) is established.
〔実施の形態2〕
つぎに、実施の形態2のレギュレータ回路について説明する。
図5は、実施の形態2に係るレギュレータ回路の構成を示すブロック図である。
[Embodiment 2]
Next, a regulator circuit according to the second embodiment will be described.
FIG. 5 is a block diagram showing the configuration of the regulator circuit according to the second embodiment.
この実施の形態2の電流制御回路10は、ハイパスフィルタ16として第1のコンデンサC0がノードNbとトランジスタMN1のゲートの間に接続され、また、加算器17としてダイオードD1と抵抗R4と第2のコンデンサC3が設けられている。
In the
この電流制御回路10における回路動作の特徴は、直流バイアスVbiasよりも高い電圧で交流信号成分がノードNaに伝わったとき、ダイオードD1がハイインピーダンスとみなせることである。ここで、ノードNa,Nbの電圧VnaとVnbの間には次式(19)の関係が成り立つ。
A feature of the circuit operation in the
しかも、この回路構成の場合には、ダイオードD1の働きによってノードNaの電圧Vnaは電源端子19に印加されている直流バイアスVbiasを下回ることがない。すなわち、負荷部LOADが無負荷状態から最大負荷に変化して、ノードNbから電流制御回路10にマイナス側の交流信号成分を含む電圧Vnbが入力された場合でも、次式(21)が常に成立する。
Vna(t)=Vbiasdc ……(21)
このことは、実施の形態2のレギュレータ回路における電流制御回路10の利点でもある。先の実施の形態1では、負荷部LOADで無負荷状態から最大負荷まで引かれた場合に、交流信号成分によってノードNbの電位変動はマイナス側に発生するから、それが定常状態に戻るまでに一定の時間がかかる。このとき、定常状態になるまえに無負荷への変動が起こってしまうと、上述した各式は成り立たなくなるため、電流制御回路10が十分な効果を奏することができなくなる。これに対して実施の形態2では、負荷部LOADで増加方向に負荷変動が生じた場合にだけ直流バイアスVbiasを加算することによって、ノードNbの電圧Vnbにマイナス側の変動が起こった場合であっても常に式(21)で示す関係が成り立つものである。
In addition, in the case of this circuit configuration, the voltage Vna of the node Na does not fall below the DC bias Vbias applied to the
Vna (t) = Vbiasdc (21)
This is also an advantage of the
〔実施の形態3〕
つぎに、実施の形態3のレギュレータ回路について説明する。
実施の形態3ではダイオードD1が必ずしも理想的な動作を行わない。すなわち、ダイオードD1のインピーダンス分だけ電圧ドロップが発生するため、現実にはノードNaの電圧Vnaが式(20)とは異なる大きさで発生するからである。
[Embodiment 3]
Next, a regulator circuit according to the third embodiment will be described.
In the third embodiment, the diode D1 does not necessarily perform an ideal operation. That is, since a voltage drop is generated by the impedance of the diode D1, the voltage Vna at the node Na is actually generated with a magnitude different from that in the equation (20).
図6は、実施の形態3に係るレギュレータ回路の構成を示すブロック図である。
この実施の形態3の電流制御回路10は、ハイパスフィルタ16として第1のコンデンサC0がノードNbとトランジスタMN1のゲートの間に接続され、また、加算器17が定電流源20と2つのNチャネル型MOSFET(以下、トランジスタMN2、MN3という。)と抵抗R4と第2のコンデンサC3から構成されている。
FIG. 6 is a block diagram showing a configuration of the regulator circuit according to the third embodiment.
In the
定電流源20の入力およびトランジスタMN3のドレインは、ともに電源電圧VDDに接続され、定電流源20の出力は、トランジスタMN2のドレインおよびトランジスタMN3のゲートに接続されている。また、抵抗R4は第2のコンデンサC3と並列に接続され、ノードNa側の端子はトランジスタMN2のゲートおよびトランジスタMN3のソースに接続され、電源電圧VSS側の端子はトランジスタMN2のソースにも接続されている。
The input of the constant
この実施の形態3では、ノードNbにプラス側に変動する交流信号成分が伝わった場合には、実施の形態2のものと同様にして、式(20)の関係が成り立つ。しかも、ダイオードD1を使用していないことによって、ダイオードD1による電圧ドロップは発生しない。そのため、式(20)に示す動作が精度よく実現でき、しかもマイナス側の変動が伝わった場合に、上述した式(21)が常に成立する。 In the third embodiment, when an AC signal component that fluctuates on the positive side is transmitted to the node Nb, the relationship of Expression (20) is established in the same manner as in the second embodiment. In addition, since the diode D1 is not used, a voltage drop due to the diode D1 does not occur. Therefore, the operation shown in the equation (20) can be realized with high accuracy, and the equation (21) described above is always established when the fluctuation on the minus side is transmitted.
〔実施の形態4〕
つぎに、実施の形態4のレギュレータ回路について説明する。
図7は、実施の形態4に係るレギュレータ回路の構成を示すブロック図である。
[Embodiment 4]
Next, a regulator circuit according to the fourth embodiment will be described.
FIG. 7 is a block diagram showing the configuration of the regulator circuit according to the fourth embodiment.
この実施の形態4の電流制御回路10では、実施の形態3において加算器17を構成していた定電流源20をPチャネル型MOSFET(以下、単にトランジスタMP2という。)に置き換えて、出力制御用トランジスタ回路のトランジスタMP1を流れる電流値に応じて、トランジスタMN1のドレイン電流I1が増加するように構成している。このような電流制御回路10によれば、直流バイアス(Vbais)の大きさが変動するため、ノードNaの電圧Vnaについての次式(22)、または式(23)のいずれかが成り立つようになる。ここで、τ5はこの実施の形態4の電流制御回路10を構成する加算器17の時定数である。
(1)0<t<τ5のとき(ただし、βは電流比を示す)
In the
(1) When 0 <t <τ5 (where β represents a current ratio)
Vna(t)=Vth1 ……(23)
式(22)で示すように、定常状態で流れていたドレイン電流値Ioutに応じて電圧Vna(t)が大きくなるため、無負荷時での電流を全く流さずに実施の形態3と同様の効果を得ることができる。したがって、このレギュレータ回路は携帯電話用途などの低消費電流が要求されるものに利用するとき、さらに有効なものとなる。
As shown in the equation (22), the voltage Vna (t) increases according to the drain current value Iout flowing in the steady state, so that no current flows at the time of no load as in the third embodiment. An effect can be obtained. Therefore, this regulator circuit becomes more effective when used for a device requiring low current consumption such as a cellular phone.
〔実施の形態5〕
つぎに、実施の形態5のレギュレータ回路について説明する。
ここまでに説明した実施の形態では、いずれも演算増幅器11から出力される制御信号S1の交流信号成分を検出して、加算器17で直流バイアス(Vbais)と足し合わせていたが、もし、演算増幅器11の内部ノードに制御信号S1と同じ方向へ変動をするノードの電位があれば、そのノードの電位から交流信号成分を検出するように電流制御回路10を構成することができる。
[Embodiment 5]
Next, a regulator circuit according to the fifth embodiment will be described.
In the embodiments described so far, the AC signal component of the control signal S1 output from the
図8は、実施の形態5に係るレギュレータ回路の構成を示すブロック図である。図1と重複する部分に対応する参照符号を付けて、詳細な説明を省略する。
ここでは、分圧された出力電圧Voutと参照電圧Vrefとの差分信号を演算する演算増幅器11の内部ノードNcから、電流制御回路10が負荷部LOADでの急激かつ大幅な負荷変動をモニタして、この交流信号成分のみを検出している。そのため、レギュレータ回路の定常的な消費電流を増加させないで、負荷応答の高速化を実現できるという利点がある。
FIG. 8 is a block diagram showing the configuration of the regulator circuit according to the fifth embodiment. Reference numerals corresponding to those overlapping with those in FIG.
Here, from the internal node Nc of the
〔実施の形態6〕
つぎに、実施の形態6のレギュレータ回路について説明する。
これまでの実施の形態における説明は、いずれの電流制御回路10も負荷応答が最大負荷から無負荷へ変動が生じた場合に、その過渡応答を高速化するためのものとして構成されていた。ところが、負荷部LOADでの負荷変動には、過渡応答中の無負荷時から最大負荷を引く場合もあって、その高速化も同様に要求される。
[Embodiment 6]
Next, a regulator circuit according to the sixth embodiment will be described.
In the description of the embodiments so far, any
図9と図10は、いずれも負荷電流Iloadと出力電圧Voutとの波形を示す図である。図9では、定常状態から時刻t6において、負荷部LOADで負荷変動が生じて、無負荷の状態から最大負荷で引く状態に変動したときの電圧変動を示しており、図10では、負荷応答中に最大負荷が引かれた場合の電圧変動を示している。 9 and 10 are diagrams showing waveforms of the load current Iload and the output voltage Vout. FIG. 9 shows the voltage fluctuation when the load fluctuation occurs in the load section LOAD from the steady state to the state of pulling with the maximum load at time t6. In FIG. The voltage fluctuation when the maximum load is drawn is shown.
これらの図によれば、定常状態になるまえに最大負荷によって出力端子13の電圧が低下するときは、それが基準電圧に復帰するまでに通常の応答時間以上に長い時間を要し、マイナス側に大きな負のピーク電圧が発生することがわかる。
According to these figures, when the voltage at the
図11は、本発明のレギュレータ回路の変形例を示すブロック図である。
ここでは、電流制御回路30は、トランジスタMP1のゲートと直流電源の電源電圧VSSとにそれぞれドレインとソースが接続されたトランジスタMN4がスイッチング回路31として設けられ、ノードNdをこのトランジスタMN4のゲートと接続して、ノードNdの電位Vndによってスイッチング制御している。この電流制御回路30の他の構成は、例えば図8に示す実施の形態5のものと同じであり、演算増幅器11の内部ノードNcの電位を検出して、出力制御用トランジスタ回路を構成するトランジスタMP1のゲート電圧を制御している。ただし、内部ノードNcの極性は、図8の場合とは逆になる。
FIG. 11 is a block diagram showing a modification of the regulator circuit of the present invention.
Here, in the
このとき、無負荷時から最大負荷を引く場合には、内部ノードNcはプラス側に変動する。そこで、ノードNdにおける電圧Vndについては、前述した各式(8)、(9)と同様に、加算器17の出力信号によって規定され、次式(24)、(25)の関係が成り立つ。ここで、Vgs4maxは、負荷部LOADが最大負荷時におけるトランジスタMN4のゲート−ソース間の電圧値、Iout4はトランジスタMN4に流れるドレイン電流、τ2は加算器17の時定数である。
Vnd(t)=Vbiasdc+Vgs4max×e−t/τ2 ……(24)
Iout4(t)=α×(Vnd(t)−Vth1)2 ……(25)
図12には、負荷電流Iloadと出力電圧Voutとの波形図を示している。実線は、上述した図11のレギュレータ回路における動作波形であり、破線によって従来回路(図13)の場合の波形を示す。
At this time, when the maximum load is subtracted from no load, the internal node Nc changes to the plus side. Therefore, the voltage Vnd at the node Nd is defined by the output signal of the
Vnd (t) = Vbiasdc + Vgs4max × e− t / τ2 (24)
Iout4 (t) = α × (Vnd (t) −Vth1) 2 (25)
FIG. 12 shows a waveform diagram of the load current Iload and the output voltage Vout. A solid line is an operation waveform in the regulator circuit of FIG. 11 described above, and a broken line indicates a waveform in the case of the conventional circuit (FIG. 13).
ここでは、負荷部LOADへのピーク電圧ΔVをトランジスタMN4に流れるドレイン電流I1によって放電させるものとし、このトランジスタMN4のゲート−ソース間の電圧値Vgs1をVth1分だけ変動させるのに必要な時間(安定時間)をτ6とする。 Here, it is assumed that the peak voltage ΔV to the load section LOAD is discharged by the drain current I1 flowing through the transistor MN4, and the time required for changing the gate-source voltage value Vgs1 of the transistor MN4 by Vth1 (stable Time) is τ6.
このとき、トランジスタMP1のピーク電圧ΔVgs1とゲート容量Cgs1との間には、次式(26)の関係が成り立つ。 At this time, the relationship of the following equation (26) is established between the peak voltage ΔVgs1 of the transistor MP1 and the gate capacitance Cgs1.
ただし、安定時間τ6は、加算器17の時定数τ2との間で、式(11)の関係、すなわちτ2<τ6が絶対に成り立たないといけない。
以上のレギュレータ回路では、出力制御用トランジスタ回路としてPチャネル型MOSFETを用いるものについて説明したが、Nチャネル型MOSFETによる通常のレギュレータ回路についても本発明を適用できることはいうまでもない。
However, the stable time τ6 must satisfy the relationship of Expression (11), that is, τ2 <τ6, with the time constant τ2 of the
In the regulator circuit described above, the P-channel MOSFET is used as the output control transistor circuit. However, it goes without saying that the present invention can also be applied to a normal regulator circuit using an N-channel MOSFET.
10……電流制御回路、11……演算増幅器(OTA)、12……参照電圧端子、13……出力端子、14……ゲイン設定抵抗、15……出力キャパシタ、16……ハイパスフィルタ(HPF)、17……加算器(DCAC信号加算器)、18……スイッチング回路、19……電源端子、LOAD……負荷部、S1……制御信号、MN1〜MN4……Nチャネル型MOSFET(トランジスタ)、MP1,MP2……Pチャネル型MOSFET(トランジスタ)、Na〜Nd……ノード、VDD,VSS……直流電源の電源電圧、Cload……キャパシタ、ESR1……等価直列抵抗
DESCRIPTION OF
Claims (11)
前記負荷回路が接続される出力端子と、
前記出力端子のゲインを設定するゲイン設定抵抗と、
前記出力端子に前記直流電源から制御信号に応じた大きさで定電圧化された出力電圧を生成する出力制御用トランジスタ回路と、
前記ゲイン設定抵抗によって分圧された出力電圧と参照電圧との差分信号に基づいて、前記制御信号を前記出力制御用トランジスタ回路へ出力する制御回路と、
前記負荷回路での負荷変動に起因して前記制御信号に生じる交流信号成分を検出し、その大きさに応じて前記ゲイン設定抵抗に流れる電流値を制御する電流制御手段と、
を備えたことを特徴とする定電圧電源回路。 In a constant voltage power supply circuit that supplies a constant output voltage to a load circuit including a variable load element by a DC power supply,
An output terminal to which the load circuit is connected;
A gain setting resistor for setting the gain of the output terminal;
An output control transistor circuit that generates an output voltage that is constant in voltage according to a control signal from the DC power supply to the output terminal;
A control circuit that outputs the control signal to the output control transistor circuit based on a differential signal between an output voltage divided by the gain setting resistor and a reference voltage;
Current control means for detecting an AC signal component generated in the control signal due to load fluctuation in the load circuit, and controlling a current value flowing through the gain setting resistor according to the magnitude thereof;
A constant voltage power supply circuit comprising:
前記交流信号成分に比例する信号を検出するハイパスフィルタと、
前記ハイパスフィルタの検出信号に所定の大きさの直流バイアスを加算して出力する加算器と、
前記加算器の出力信号によって前記ゲイン設定抵抗に流れる電流値を制御するスイッチング回路と、
を含んで構成されていることを特徴とする請求項1記載の定電圧電源回路。 The current control means includes
A high-pass filter for detecting a signal proportional to the AC signal component;
An adder that adds and outputs a DC bias of a predetermined magnitude to the detection signal of the high-pass filter;
A switching circuit for controlling a current value flowing through the gain setting resistor according to an output signal of the adder;
The constant voltage power supply circuit according to claim 1, comprising:
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