JP2005347452A - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造技術に関し、特に、めっき法にて突起電極を形成する工程に適用して有効な技術に関するものである。 The present invention relates to a manufacturing technique of a semiconductor device, and more particularly to a technique effective when applied to a process of forming a protruding electrode by a plating method.
たとえば、Ag(銀)バンプとリードとが圧着接続されて形成されるガラスパッケージダイオードの製造工程において、Agバンプの圧着接続面の凹凸および粒径が1μm以下となり、バンプ硬度が100ビッカス硬度(Hv)以上となるようにAgバンプ形成時のめっき条件もしくはめっき液への添加剤を設定することにより、Agバンプとリードとの接続強度を向上する技術がある(たとえば、特許文献1参照)。
ガラスパッケージダイオードを製造する工程においては、たとえばAgからなるバンプ電極を形成するに当たって、AgCN(シアン化銀)、KCN(シアン化カリウム)およびK2CO3(炭酸カリウム)を含むシアン系めっき液が用いられている。また、バンプ電極の表面を滑らかにするために、そのめっき液に光沢剤としてNaSCN(チオシアン酸ナトリウム)、NH4SCN(チオシアン酸アンモニウム)、Sb(アンチモン)、Se(セレン)、Te(テルル)、Bi(ビスマス)、ベンゼンスルホン酸塩またはメルカプタン類などを添加する手段がある。 In the process of manufacturing a glass package diode, for example, a cyan plating solution containing AgCN (silver cyanide), KCN (potassium cyanide), and K 2 CO 3 (potassium carbonate) is used to form a bump electrode made of Ag. ing. Further, in order to smooth the surface of the bump electrode, NaSCN (sodium thiocyanate), NH 4 SCN (ammonium thiocyanate), Sb (antimony), Se (selenium), Te (tellurium) are used as brighteners in the plating solution. , Bi (bismuth), benzene sulfonate or mercaptans.
本発明者らは、めっき工程の作業の安全性を向上するために、上記シアン系めっき液の代わりにノンシアン系めっき液を使用する技術について検討している。その中で、本発明者らは以下のような課題を見出した。 In order to improve the safety of the plating process, the present inventors are examining a technique that uses a non-cyanide plating solution instead of the cyan plating solution. Among them, the present inventors have found the following problems.
すなわち、Agからなるバンプ電極の形成に用いるノンシアン系めっき液としては、たとえば硝酸銀系めっき液やメタスルホン酸系めっき液などがある。しかしながら、本発明者らは、これらのめっき液を用いた場合には、形成されたバンプ電極の表面状態を所望の滑らかさにできなかったり、バンプ電極の断面形状に望ましくない段差が形成されてしまったりすることを見出した。このような段差が形成されてしまった場合には、バンプ電極とバンプ電極が接続するジュメット線との接触面積が縮小してしまうことから、バンプ電極とジュメット線との接続部では抵抗値が増加してしまい、ダイオードの電圧特性が所望の特性と異なるものになってしまう課題が存在する。 That is, examples of the non-cyan plating solution used for forming the bump electrode made of Ag include a silver nitrate plating solution and a metasulfonic acid plating solution. However, when using these plating solutions, the present inventors cannot make the surface state of the formed bump electrode smooth as desired, or an undesirable step is formed in the cross-sectional shape of the bump electrode. I found out that it was going to fall. If such a step is formed, the contact area between the bump electrode and the jumet line to which the bump electrode is connected is reduced, so that the resistance value is increased at the connection portion between the bump electrode and the dumet line. Therefore, there is a problem that the voltage characteristics of the diode are different from the desired characteristics.
本発明の目的は、ノンシアン系めっき液を用いてバンプ電極を形成する際に、バンプ電極の表面状態および断面形状を制御できる技術を提供することにある。 An object of the present invention is to provide a technique capable of controlling the surface state and cross-sectional shape of a bump electrode when the bump electrode is formed using a non-cyan plating solution.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
本発明による半導体装置の製造方法は、めっき法にて形成された突起電極を有する半導体装置の製造方法であり、
(a)半導体ウエハの主面にマスキング膜を形成し、前記マスキング膜に複数の開口部を形成する工程、
(b)前記半導体ウエハの前記主面にノンシアン系のめっき液を供給しながら摩擦手段にて前記半導体ウエハの前記主面を擦りつつ、前記複数の開口部内から金属膜を成長させ、前記金属膜から複数の前記突起電極を形成する工程、
を含むものである。
A method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device having a protruding electrode formed by plating,
(A) forming a masking film on the main surface of the semiconductor wafer and forming a plurality of openings in the masking film;
(B) Growing a metal film from within the plurality of openings while rubbing the main surface of the semiconductor wafer with friction means while supplying a non-cyan plating solution to the main surface of the semiconductor wafer, A step of forming a plurality of protruding electrodes from
Is included.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
すなわち、ノンシアン系めっき液を用いてバンプ電極を形成する際に、バンプ電極の表面状態および断面形状を制御することができる。 That is, when forming a bump electrode using a non-cyan plating solution, the surface state and cross-sectional shape of the bump electrode can be controlled.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
(実施の形態1)
本実施の形態1の半導体装置は、たとえばダイオードを含むものである。この本実施の形態1の半導体装置の製造工程について図1〜図20を用いて説明する。
(Embodiment 1)
The semiconductor device of the first embodiment includes, for example, a diode. The manufacturing process of the semiconductor device according to the first embodiment will be described with reference to FIGS.
まず、n型不純物(たとえばSb(アンチモン))が高濃度でドープされたSi(シリコン)からなるウエハ状のn型高濃度基板(半導体ウエハ)1を用意する。このn型高濃度基板1にドープされたn型不純物の濃度は、たとえば1×1019個/cm3〜1×1020個/cm3程度とすることを例示できる。
First, a wafer-like n-type high-concentration substrate (semiconductor wafer) 1 made of Si (silicon) doped with an n-type impurity (for example, Sb (antimony)) at a high concentration is prepared. For example, the concentration of the n-type impurity doped in the n-type high-
続いて、n型高濃度基板1の主面上にn型不純物(たとえばP(リン))がドープされたn型のSi層をエピタキシャル成長させることにより、n型低濃度層2を形成する。このn型低濃度層2は、抵抗率が約100Ωcm以上であり、その厚さは、たとえば約15μm程度とし、ドープされたn型不純物の濃度は、1×1016個/cm3〜1×1019個/cm3程度とすることを例示できる。
Subsequently, an n-type
続いて、n型高濃度基板1に熱酸化処理を施し、n型低濃度層2の表面に膜厚0.4μm〜1μm程度の酸化シリコン膜3を形成する。
Subsequently, a thermal oxidation process is performed on the n-type
次に、図2に示すように、n型低濃度層2の表面の酸化シリコン膜3上にフォトレジスト膜(図示は省略)を成膜し、このフォトレジスト膜をフォトリソグラフィ技術によってパターニングし、開口部を形成する。続いて、そのフォトレジスト膜をマスクとして酸化シリコン膜3をエッチングし、n型低濃度層2の表面の酸化シリコン膜3に次の工程において形成するp型拡散層を形成するための開口部6を選択的に形成する。
Next, as shown in FIG. 2, a photoresist film (not shown) is formed on the
次に、上記フォトレジスト膜を除去した後、開口部6内を含むn型低濃度層2上に、たとえばPBF(Poly Boron Film)などのドーピング材料を塗布する。続いて、約900℃程度の雰囲気中にてn型高濃度基板1をアニールすることにより、そのn型低濃度層2にp型不純物であるB(ホウ素)をドーピングし、p型拡散層7を形成する。続いて、N2(窒素)雰囲気中において、n型高濃度基板1に約1000℃程度の熱処理を施すことにより、p型拡散層7とn型低濃度層2とによるpn接合を形成し、ダイオード素子を形成することができる。
Next, after removing the photoresist film, a doping material such as PBF (Poly Boron Film) is applied on the n-type
次に、図3に示すように、熱酸化法を用いてp型拡散層7の表面に酸化膜9を形成する。続いて、開口部6内を含む酸化シリコン膜3上に酸化シリコン膜およびPSG(Phospho Silicate Glass)膜を順次堆積することにより、酸化シリコン膜とPSG膜とからなる表面保護膜10を形成する。続いて、フォトレジスト膜(図示は省略)をマスクにして酸化膜9および表面保護膜10をエッチングし、p型拡散層7に達するコンタクトホール11を形成する。
Next, as shown in FIG. 3, an
続いて、コンタクトホール11内を含む表面保護膜10上に、たとえばスパッタリング法を用いてAu(金)とAg(銀)とからなる金属膜を堆積する。続いて、フォトレジスト膜(図示は省略)をマスクにして、その金属膜をリフトオフやエッチングすることにより、表面電極12を形成する。続いて、図4に示すように、めっき法により、たとえばAg膜を表面電極12上に堆積することによって、バンプ電極(突起電極)BMPを形成する。
Subsequently, a metal film made of Au (gold) and Ag (silver) is deposited on the surface
ここで、図5は、本実施の形態1においてバンプ電極BMPの形成時に用いるめっき装置の一例の説明図である。図5に示すめっき装置においては、たとえばステンレス鋼から形成されたステージSTG内に、下からカーボン皿CBD、多孔質部材PORおよび研磨部材(研磨手段)PLSが配置されている。多孔質部材PORは、たとえば導電性ポリウレタンから形成されたものを用いることができる。また、研磨部材PLSは、たとえば高温集塵濾過用フィルタ布に織り加工を施したものまたは全芳香族ポリアミド系耐熱性繊維を用いることができる。 Here, FIG. 5 is an explanatory diagram of an example of a plating apparatus used in forming the bump electrode BMP in the first embodiment. In the plating apparatus shown in FIG. 5, a carbon dish CBD, a porous member POR, and a polishing member (polishing means) PLS are arranged from below in a stage STG formed of, for example, stainless steel. As the porous member POR, for example, one formed from conductive polyurethane can be used. The polishing member PLS can be made of, for example, a high-temperature dust collection filter cloth woven or a wholly aromatic polyamide heat-resistant fiber.
研磨部材PLS上には、めっき法にて主面(素子形成面)にバンプ電極BMPとなるAg膜が堆積されるウエハ状のn型高濃度基板1が配置され、n型高濃度基板1は、ペデスタルPDSによって保持されている。ペデスタルPDSは、吸着部材ADSおよびホルダHLDから形成され、吸着部材ADSはn型高濃度基板1の裏面を真空吸着し、主面が研磨部材PLSと接するようにn型高濃度基板1を保持している。
On the polishing member PLS, a wafer-like n-type high-
n型高濃度基板1へのめっき処理時においては、ステージSTG内へノンシアン系のめっき液PTLが滴下され、吸着部材ADS、ホルダHLDおよびステージSTGに電源PSから電位が供給される。めっき液PTLの成分は、硝酸銀を4.7%程度、複素環化合物を22%程度、水酸化カリウムを11%および水を60%以下とすることを例示できる。図5中においては、電源PSとして直流電源を図示しているが、パルス波を発する電源、方形波を発する電源、または正弦波を発する電源などであってもよい。また、ホルダHLDとn型高濃度基板1との間に設けられた吐出口BOHからは、エアーがn型高濃度基板1の外周に向かって供給される。このエアーの供給により、吸着部材ADSとn型高濃度基板1との吸着面へのめっき液PTLの流れ込み量を減少できるので、吸着部材ADSがn型高濃度基板1を真空吸着する際の吸引力によってめっき液PTLを吸い込みすぎてしまう不具合を防ぐことが可能となる。このような状況下で、ステージSTGが回転運動することにより、めっき処理中においてはn型高濃度基板1の主面(形成途中のバンプ電極BMPの表面)が研磨部材PLSによって研磨される。
During the plating process on the n-type
また、図5に示したようなめっき装置を用いる代わりに、図6および図7に示すような浴槽式のめっき装置を用いてもよい。この場合は、図5に示しためっき装置で使用したn型高濃度基板1と同様にn型高濃度基板1の裏側から給電してもよい、また、n型高濃度基板1の表面にめっき給電用の金属膜(たとえばAl(アルミニウム)膜)UBMを形成し(図8参照)、さらに金属膜UBM上に窒化シリコン膜および酸化シリコン膜の積層膜からなる表面最終保護膜13を形成し、n型高濃度基板1の表面からバンプ電極形成用の電流を供給してもよい。図6は、その浴槽式めっき装置の斜視図であり、図7は、その浴槽式めっき装置を上方から見た平面図である。図6および図7に示す浴槽式めっき装置においては、ホルダHLD2がウエハ状のn型高濃度基板1を保持した状態で浴槽TB1内のカソード側に配置され、アノード側には板状のAg電極ECRが配置され、ホルダHLD2とAg電極ECRとの間にはホルダHLD2に保持されたn型高濃度基板1の表面を研磨する研磨器具(研磨手段)PLS2が配置されている。浴槽TB1内に保持されるノンシアン系のめっき液の成分は、図5に示したノンシアン系のめっき液PTLと同様である。研磨器具PLS2は、アームの先端にn型高濃度基板1の表面を擦る研磨部材が取り付けられたものであり、その研磨部材としては、たとえば導電性スポンジの表面をポリイミド製シートで被覆したものを用いる。研磨器具PLS2は、めっき処理中においては円運動などの一方向への運動または往復運動などの動作によってn型高濃度基板1の主面(形成途中のバンプ電極BMPの表面)を研磨する。この時、研磨器具PLS2からn型高濃度基板1へ加える研磨圧力は、1×105Pa〜2×107Pa程度とすることを例示できる。また、研磨器具PLS2が往復運動によってn型高濃度基板1の主面を研磨する場合には、1分当り20回程度の往復運動を行わせることを例示できる。
Further, instead of using the plating apparatus as shown in FIG. 5, a bath-type plating apparatus as shown in FIGS. 6 and 7 may be used. In this case, power may be supplied from the back side of the n-type
ここで、本実施の形態1におけるバンプ電極BMPの表面のうねりおよび粗さについて説明する。本実施の形態1においては、バンプ電極BMPの表面の最も高い位置と最も低い位置との差H1をバンプ電極BMPの表面のうねりと言う(図9参照)。また、本実施の形態1においては、バンプ電極BMPの径を示す断面において、その断面を幅方向で等分し、その等分された複数の領域W1のうち、中心の領域W1において、高低差H2で示される表面の粗さの最も大きいものをバンプ電極BMPの表面の粗さと言う(図10参照)。 Here, the waviness and roughness of the surface of the bump electrode BMP in the first embodiment will be described. In the first embodiment, the difference H1 between the highest position and the lowest position on the surface of the bump electrode BMP is referred to as the undulation of the surface of the bump electrode BMP (see FIG. 9). Further, in the first embodiment, in the cross section showing the diameter of the bump electrode BMP, the cross section is equally divided in the width direction, and among the plurality of equally divided areas W1, there is a difference in elevation in the central area W1. The surface with the largest surface roughness indicated by H2 is called the surface roughness of the bump electrode BMP (see FIG. 10).
本実施の形態1においては、図5を用いて説明しためっき装置と、図6および図7を用いて説明しためっき装置とのどちらを用いた場合においても、図11に示すようにバンプ電極BMPとなるAg膜の表面がめっき処理時にマスキング膜となるフォトレジスト膜の表面より高くなると、そのAg膜の表面は、めっき液PTL中にて研磨部材PLSもしくは研磨器具PLS2によって研磨されることになる。本発明者らが行った実験によれば、たとえばフォトレジスト膜に形成された開口部の深さが約2μmである場合に、ノンシアン系のめっき液を用いてその開口部内に高さが5μm〜10μm程度のバンプ電極BMPを形成する場合に、上記のようなn型高濃度基板1の主面の研磨を行わないと、バンプ電極BMPの表面には約1μm以上の凹形状のうねりと、約0.03μm以上の粗さとが形成されてしまうことがわかった(図12参照)。この時、印加した電流は直流400mAで約10分であった。このようなうねりおよび粗さが形成されてしまった場合には、後の工程でバンプ電極BMPをジュメット線に接続した際に、バンプ電極BMPとジュメット線との接触面積が縮小してしまうことになる。接触面積が縮小することにより、バンプ電極BMPとジュメット線との接続部では抵抗値が増加してしまい、ダイオードの電圧特性が所望の特性と異なるものになってしまうことが懸念される。
In the first embodiment, the bump electrode BMP is used as shown in FIG. 11 regardless of which of the plating apparatus described with reference to FIG. 5 and the plating apparatus described with reference to FIGS. When the surface of the Ag film becomes higher than the surface of the photoresist film that becomes the masking film during the plating process, the surface of the Ag film is polished by the polishing member PLS or the polishing tool PLS2 in the plating solution PTL. . According to experiments conducted by the present inventors, for example, when the depth of the opening formed in the photoresist film is about 2 μm, a height of 5 μm to 5 μm in the opening is formed using a non-cyanide plating solution. When the bump electrode BMP of about 10 μm is formed, if the main surface of the n-type
一方、前述のような研磨を行いつつバンプ電極BMPを形成した場合には、研磨を行わなかった場合に比べてバンプ電極BMPの表面は平坦となり、約1μm以下のうねりと約0.03μm以下の粗さとにすることができた(図13参照)。この時、印加した電流は順方向および逆方向へのパルス印加であり、順方向に430mAの直流電流を約50ms流した後に逆方向に30mAの直流電流を約50ms流すことを約10分繰り返したものである。すなわち、ノンシアン系のめっき液を用いためっき法によりバンプ電極BMPを形成する場合において、n型高濃度基板1の主面を研磨しつつバンプ電極BMPを形成することにより、バンプ電極BMPの表面のうねりおよび粗さを低減することができる。それにより、後の工程でバンプ電極BMPをジュメット線に接続した際に、バンプ電極BMPとジュメット線との接触面積が縮小してしまうこと防ぐことができるので、所望の電圧特性のダイオードを製造することが可能となる。
On the other hand, when the bump electrode BMP is formed while performing the polishing as described above, the surface of the bump electrode BMP is flat as compared with the case where the polishing is not performed, and the undulation of about 1 μm or less and about 0.03 μm or less. The roughness could be obtained (see FIG. 13). At this time, the applied current was a pulse application in the forward direction and the reverse direction, and after flowing a 430 mA DC current in the forward direction for about 50 ms, a flow of 30 mA DC current in the reverse direction for about 50 ms was repeated for about 10 minutes. Is. That is, in the case where the bump electrode BMP is formed by a plating method using a non-cyan plating solution, the bump electrode BMP is formed while polishing the main surface of the n-type high-
また、図13に示すように、めっき処理時においては、n型高濃度基板1へ加える研磨圧力を増加することにより、バンプ電極BMPの中央部が凸となる形状を形成することも可能である。
Further, as shown in FIG. 13, during the plating process, it is possible to form a shape in which the central portion of the bump electrode BMP is convex by increasing the polishing pressure applied to the n-type
ところで、図5を用いて説明しためっき装置においては、ステージSTGが回転することによってn型高濃度基板1の主面を研磨するものであったが、図15に示すように、n型高濃度基板1も回転させてもよい。また、図16に示すように、ステージSTG上に複数枚のn型高濃度基板1を配置して、これらのn型高濃度基板1を一括して処理してもよい。
By the way, in the plating apparatus described with reference to FIG. 5, the main surface of the n-type
また、図17に示すように、ステージSTGを回転運動ではなく往復運動を行う構造としてもよい。さらに、図18に示すように、このようなステージSTG上において、n型高濃度基板1を回転運動または往復運動させてもよい。ステージSTGについても、往復運動だけではなく回転運動をさせてもよい(図19参照)。この時、ステージSTGおよびn型高濃度基板1の動作方向が揃い、n型高濃度基板の主面が研磨部材PLSによって摩擦されなくならないようにする。
Further, as shown in FIG. 17, the stage STG may have a structure that reciprocates instead of rotating. Further, as shown in FIG. 18, the n-type
また、図20に示すように、ステージSTG上に複数枚のn型高濃度基板1を配置しても良い。この時、n型高濃度基板1およびステージSTGのどちらか一方もしくは両方を回転運動または往復運動させる。それにより、複数枚のn型高濃度基板1に対しても一括してめっき処理を施すことが可能となる。
In addition, as shown in FIG. 20, a plurality of n-type
また、図21に示すように、ローダから順次n型高濃度基板1をステージSTG上へロードし、たとえばn型高濃度基板1を回転運動させながらローダからアンローダへ向かう方向に移動させ、アンローダにアンロードさせるようにしても良い。n型高濃度基板1は、めっき処理が終了し、ステージSTGからアンロードされた後、ウエハカセット(図示は省略)に収納され、ウエハカセットに所定枚数のn型高濃度基板1が収納されると、ウエハカセットごと水中にて保管される。
Further, as shown in FIG. 21, the n-type
また、図6を用いて説明した浴槽式めっき装置においては、めっき処理中にホルダHLD2によって保持されたウエハ状のn型高濃度基板1の主面を研磨器具PLS2が研磨するものであったが、図22に示すように、研磨器具PLS2の代わりに円筒状の研磨器具(研磨手段)PLS3を用いてn型高濃度基板1の主面を研磨してもよい。この時、n型高濃度基板1および研磨器具PLS3のどちらか一方、もしくは両方を回転運動させることにより、研磨を実施する。その回転運動についても、図22に示すような一方向への回転運動でも、図23に示すような両方向への回転運動でもよい。また、図24および図25に示すように、噴流めっき装置のカップ内に研磨器具PLSを組み込み、n型高濃度基板1の表面を回転・直線運動で研磨してもよい。なお、図25は、図24中におけるカップ部分を拡大して示したものである。
Further, in the bath type plating apparatus described with reference to FIG. 6, the polishing tool PLS2 polishes the main surface of the wafer-like n-type
上記バンプ電極BMPを形成した後、Al膜等の金属膜UBMつきの場合には、めっき処理時にマスキング膜となったフォトレジスト膜(図示は省略)を除去する。続いて、図26に示すように、たとえば水酸化カリウム溶液を用いたウエットエッチングにより、バンプ電極BMPの周辺の金属膜UBMのみを除去する。 After the formation of the bump electrode BMP, in the case with a metal film UBM such as an Al film, the photoresist film (not shown) that has become a masking film during the plating process is removed. Subsequently, as shown in FIG. 26, only the metal film UBM around the bump electrode BMP is removed, for example, by wet etching using a potassium hydroxide solution.
次に、n型高濃度基板1の裏面をグラインディングにより研削し、後述するパッケージ形態に合わせて、n型高濃度基板1を薄くする。続いて、たとえばスピンエッチング装置を用いたウエットエッチング法により、n型高濃度基板1の裏面をエッチングする。
Next, the back surface of the n-type high-
続いて、n型高濃度基板1を洗浄した後、たとえばスパッタリング法を用いてn型高濃度基板1の裏面にAg(銀)膜を堆積する。続いて、n型高濃度基板1をダイシングにより分割し、単位素子のダイオードを有する半導体チップ18を形成する。
Subsequently, after the n-type
次に、図27に示すように、ジュメット電極形成用の比較的長いジュメット線を用意する。このジュメット線は、たとえばFe(鉄)およびNiを主成分とする合金から形成された円柱状の芯部と、その芯部の外周に形成されたCuを主成分とする被覆層とから形成されている。続いて、そのジュメット線を、たとえばダイヤモンドカッターなどを用いて所定の長さに切断し、ジュメット電極21、22を形成する。なお、ジュメット電極(第2電極)22については、後の工程で用いるため、図27中での図示は省略する。
Next, as shown in FIG. 27, a relatively long dumet line for forming a dumet electrode is prepared. This dumet wire is formed of, for example, a cylindrical core portion made of an alloy mainly composed of Fe (iron) and Ni, and a coating layer mainly composed of Cu formed on the outer periphery of the core portion. ing. Subsequently, the jumet line is cut into a predetermined length using, for example, a diamond cutter, etc., to form the
次に、外部リード23をジュメット電極21の端面の中心位置またはその近傍に接続(溶接)し、外部リード24をジュメット電極22の端面の中心位置またはその近傍に接続(圧着)する。この外部リード23とジュメット電極21との接続、および外部リード24とジュメット電極22との接続には、たとえばアーク溶接法またはスポット溶接法などを適用することができる。また、ジュメット電極21、22形成用のジュメット線の断面に外部リード23(外部リード24)を接続(溶接)した後に、ジュメット線を切断して、外部リード23(外部リード24)が接続(溶接)されたジュメット電極21(ジュメット電極22)を形成することもできる。なお、外部リード24およびジュメット電極22については、外部リード23およびジュメット電極21とほぼ同様の構造となるので、図27中での図示は省略する。
Next, the
次に、組立用治具25を用いてガラス封止を行う。組立用治具25の上面には、複数の円形の孔部26が格子状に設けられている。孔部26は、組立用治具25の上面に形成されている。上記のように外部リード23を接続したジュメット電極21を、組立用治具25の各孔部26内に、ジュメット電極21側を上に(外部リード23側を下に)向けて挿入する。
Next, glass sealing is performed using the
次に、ガラス封止体となるガラス管27をジュメット電極21を嵌め合わせる。
Next, the
次に、図28に示されるように、ガラス管27内に、半導体チップ15を投入する。これにより、半導体チップ18が、ガラス管27の孔内のジュメット電極21上に配置される。この際、半導体チップ18の主面(バンプ電極BMP形成側の面)または裏面(裏面電極17形成側の面)のいずれが上方を向いていもよい。
Next, as shown in FIG. 28, the
次に、図29に示すように、組立用治具25の孔部26内に、外部リード24が接続されたジュメット電極22を、ジュメット電極22側を下に(外部リード24側を上に)向けて挿入(投入)する。これにより、ジュメット電極22はガラス管27の孔内に嵌め合わされる。半導体チップ17は、ジュメット電極21、22により挟まれる。そして、必要に応じて加圧器具(図示は省略)を用いてジュメット電極22に対して荷重を加えることにより、半導体チップ17に対してジュメット電極21、22を押圧した状態とする。
Next, as shown in FIG. 29, the
次に、ジュメット電極21、22、チップ15およびガラス管27がセットされた組立用治具25をガラス封止用の加熱装置(図示は省略)に投入し、所定の温度で加熱する。これにより、ガラス管27が溶融して、ガラス管27がジュメット電極21、22の外周面に融着する。加熱の後、冷却されてガラス管27が硬化してガラス封止体となる。これにより、各部材が固定され、図30に示すようなダイオードのパッケージが製造される。ガラス封止体とジュメット電極21、23の外周とが接着されるので、ジュメット電極21とジュメット電極22との間に位置するチップ15は気密封止される。製造されたパッケージは、組立用治具25から取り出され、パッケージの極性を調べるための試験が行われ、パッケージのアノード側とカソード側とが判別され、必要に応じてマーキングが行われる。また、パッケージの配線基板への実装工程では、外部リード23、24が配線基板の配線パターンにはんだなどを介して接続される。
Next, the
(実施の形態2)
本実施の形態2の半導体装置は、たとえばLCD(Liquid Crystal Display)ドライバである。前記実施の形態1においては、ダイオード素子が形成された半導体チップ18におけるバンプ電極BMPをめっき法にて形成する場合について説明したが、本実施の形態2においては、LCDドライバが形成された半導体チップにおけるバンプ電極を前記実施の形態1で説明しためっき法と同様のめっき法で形成する場合について説明する。
(Embodiment 2)
The semiconductor device of the second embodiment is an LCD (Liquid Crystal Display) driver, for example. In the first embodiment, the case where the bump electrode BMP in the
図31は、本実施の形態2のLCDドライバが形成された半導体チップCHPの全体平面図の一例を示したものである。 FIG. 31 shows an example of an overall plan view of the semiconductor chip CHP on which the LCD driver of the second embodiment is formed.
半導体チップCHPは、たとえば細長い長方形状に形成された半導体基板31を有しており、その主面には、たとえば液晶表示装置を駆動するLCDドライバ回路が形成されている。このLCDドライバ回路は、LCDのセルアレイの各画素に電圧を供給して液晶分子の向きを制御する機能を有しており、ゲート駆動回路33、ソース駆動回路34、液晶駆動回路35、グラフィックRAM(Random Access Memory)36および周辺回路37を有している。半導体チップCHPの外周近傍には、複数のパッドPDが半導体チップCHPの外周に沿って所定の間隔毎に配置されている。これら複数のパッドPDは、半導体チップCHPの素子や配線が配置されたアクティブ領域上に配置されている。これら複数のパッドPDの中には集積回路の構成に必要な集積回路用のパッドと、その他に集積回路の構成には必要とされないダミーパッドとが存在する。半導体チップCHPの1つの長辺および2つの短辺近傍には、上記パッドPDが千鳥配置されている。この千鳥配置されている複数のパッドは、主としてゲート出力信号用およびソース出力信号用のパッドである。半導体チップCHPの長辺の中央の千鳥配置された複数のパッドPDがソース出力信号用のパッドであり、半導体チップCHPの長辺の両角近傍側および半導体チップCHPの両短辺の千鳥配置された複数のパッドPDがゲート出力信号用のパッドである。このような千鳥配置により、半導体チップCHPのサイズ増大を抑えつつ、多くの数を必要とするゲート出力信号やソース出力信号用のパッドを配置することができる。すなわち、チップサイズを縮小させ、かつパッド(ピン)数を増やすことができる。また、半導体チップCHPの他方の長辺近傍に千鳥配置ではなく並んで配置された複数のパッドPDは、デジタル入力信号またはアナログ入力信号用のパッドである。また、半導体チップCHPの四隅近傍には、平面寸法が相対的に大きなパッドPDが配置されている。この相対的に大きなパッドPDは、コーナーダミーパッドである。相対的に小さなパッドPDの平面寸法は、たとえば35μm×50μm程度である。また、相対的に大きなパッドPD(コーナーダミーパッド)の平面寸法は、たとえば80μm×80μm程度である。また、パッドPDの隣接ピッチは、たとえば30μm〜50μm程度である。また、パッドPDの総数は、たとえば800個程度である。
The semiconductor chip CHP has, for example, a
上記の半導体チップCHPのパッドPD上には、めっき法によってフェイスダウンボンディング用のバンプ電極が形成される。このバンプ電極は、たとえば前記実施の形態1で図5〜図25(図9〜図14は除く)を用いて説明した種々のめっき装置を用い、パッドPDが形成された段階で半導体基板31ごと一括して形成される。
Bump electrodes for face-down bonding are formed on the pads PD of the semiconductor chip CHP by plating. For example, the bump electrodes are formed by using the various plating apparatuses described in the first embodiment with reference to FIGS. 5 to 25 (excluding FIGS. 9 to 14), and at the stage where the pads PD are formed, for each
次に、上記半導体チップCHPの断面構造について、図32および図33を用いて説明する。 Next, a cross-sectional structure of the semiconductor chip CHP will be described with reference to FIGS. 32 and 33. FIG.
半導体基板31は、たとえばp型の単結晶Siからなり、その主面のデバイス形成面には、分離部32が形成され活性領域Laおよびダミー活性領域Lbが規定されている。分離部32は、たとえばLOCOS(Local Oxidization of Silicon)法によって形成された酸化シリコン膜からなる。ただし、分離部32を溝型(SGI:Shallow Groove IsolationまたはSTI:Shallow Trench Isolation)の分離部32で形成しても良い。
The
図32に示すパッドPD1下層の基板1Sの分離部32に囲まれた活性領域Laには、たとえばpn接合ダイオードDが形成されている。このpn接合ダイオードDは、たとえば静電破壊防止用の保護ダイオードであり、半導体基板31のp型ウエルPWLとその上部のn型半導体領域38とのpn接合により形成されている。半導体基板31の主面上には、たとえば酸化シリコン膜からなる絶縁膜IS1が形成されている。その上には、第1層配線M1が形成されている。第1層配線M1は、たとえばチタン、窒化チタン、アルミニウム(またはアルミニウム合金)および窒化チタンが下層から順に堆積される構成を有している。このアルミニウムまたはアルミニウム合金等の膜が主配線材料であり、最も厚く形成されている。第1層配線M1は、絶縁膜IS1に形成された平面円形状の複数のコンタクトホールCNTを通じてn型半導体領域38と、すなわち、pn接合ダイオードDと接続されている。第1層配線M1は、たとえば酸化シリコン膜からなる絶縁膜IS2によって覆われている。この絶縁膜IS2上には、第2層配線M2が形成されている。第2層配線M2の材料構成は、上記第1層配線M1と同じである。第2層配線M2は、絶縁膜IS2に形成された平面円形状の複数のスルーホールTH1を通じて第1層配線M1と電気的に接続されている。第2層配線M2は、たとえば酸化シリコン膜からなる絶縁膜IS3によって覆われている。その絶縁膜IS3上には、第3層配線M3が形成されている。第3層配線M3は、絶縁膜IS3に形成された平面円形状の複数のスルーホールTH2を通じて第2層配線M2と電気的に接続されている。さらに、第3層配線M3は、表面保護用の絶縁膜IS4によってその大半が覆われているが、第3層配線M3の一部は絶縁膜IS4の一部に形成された平面長方形状の開口部39から露出されている。この開口部39から露出された第3層配線M3部分がパッドPD1(PD)となっている。表面保護用の絶縁膜IS4は、たとえば酸化シリコン膜の単体膜、酸化シリコン膜上に窒化シリコン膜を積み重ねた構造を有する積層膜あるいは酸化シリコン膜上に窒化シリコン膜およびポリイミド膜を下層から順に積み重ねた構造を有する積層膜からなる。パッドPD1(PD)は、開口部39を通じて下地金属膜40を介してバンプ電極(突起電極)41と接合されている。下地金属膜40は、バンプ電極41とパッドPDや絶縁膜IS4との接着性を向上させる機能の他、バンプ電極41の金属元素が第3層配線M3側に移動することや反対に第3層配線M3の金属元素がバンプ電極11側に移動するのを抑制または防止するバリア機能を有する膜であり、たとえばチタンまたはチタンタングステン等のような高融点金属膜の単体膜やチタン膜上にニッケル膜および金を下層から順に積み重ねた構造を有する積層膜からなる。バンプ電極41は、たとえばAu(金)膜からなり、たとえばめっき法によって形成されている。
For example, a pn junction diode D is formed in the active region La surrounded by the
一方、図33に示すダミー用のパッドPD2(PD)下層の半導体基板31には上記のようにダミー活性領域Lbが形成されているが、そのダミー活性領域Lbには、特に素子は形成されていない。もちろん、他のパッドPDと同様にダイオードや他の素子を形成したり、p型ウエルやn型ウエル等を設けても良い。このダミー用のパッドPD2下層の第2層配線M2と第1層配線M1とは複数のスルーホールTH1を通じて電気的に接続されている。パッドPD2は、ダミーなのでその下層の第2層配線M2と第1層配線M1とを電気的に接続する必要はないが、ダミー用のパッドPD2に接合されるバンプ電極41の天辺の高さを他のパッドPDに接合されるバンプ電極41の天辺の高さにさらに近づけるために、パッドPD2の下層にも複数のスルーホールTH1が配置されている。
On the other hand, the dummy active region Lb is formed in the
次に、この半導体装置の製造工程の一例を説明する。まず、半導体ウエハ状の半導体基板31の主面に、たとえばLOCOS法によって分離部32を形成し、活性領域Laおよびダミー活性領域Lbを形成した後、分離部32に囲まれた活性領域Laに素子を形成する。ダミー用のパッドPD2下のダミー活性領域Lbには素子を形成しない。続いて、半導体基板31の主面上に絶縁膜IS1をCVD(Chemical Vapor Deposition)法等によって堆積した後、絶縁膜IS1の所定の箇所に平面円形状のコンタクトホールCNTをフォトリソグラフィ技術およびドライエッチング技術によって形成する。その後、その絶縁膜IS1上に、たとえば窒化チタン、チタン膜、アルミニウム膜および窒化チタン膜を下層から順にスパッタリング法等によって堆積した後、その積層金属膜をフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより第1層配線M1を形成する。次いで、同様に絶縁膜IS1上に絶縁膜IS2を堆積し、絶縁膜IS2にスルーホールTH1を形成後、その絶縁膜IS2上に第1層配線M1と同様に第2層配線M2を形成する。続いて、同様に絶縁膜IS2上に絶縁膜IS3を堆積し、絶縁膜IS3にスルーホールTH2を形成後、その絶縁膜IS3上に第1層配線M1と同様に第3層配線M3を形成する。その後、絶縁膜IS3上に表面保護用の絶縁膜IS4を堆積した後、絶縁膜IS4に、第3層配線M3の一部が露出される開口部39を形成し、パッドPDを形成する。次いで、絶縁膜IS4上に、たとえばチタンまたはチタンタングステン等のような高融点金属膜の単体膜やチタン膜上にニッケル膜および金膜を下層から順に積み重ねた構造を有する積層膜からなる導体膜をスパッタリング法等によって堆積した後、その上にバンプ形成領域が露出され、それ以外が覆われるようなフォトレジストパターンを形成する。
Next, an example of the manufacturing process of this semiconductor device will be described. First, the
次に、たとえば金からなるバンプ電極41を形成する。前述したように、このバンプ電極41は、前記実施の形態1で図5〜図25(図9〜図14は除く)を用いて説明した種々のめっき装置およびノンシアン系のめっき液を用い、フォトリソグラフィ技術によって開口部が設けられたフォトレジスト膜(マスキング膜)42(図34参照)をマスクとしてAu膜を成膜することで形成することができる。
Next,
次に、フォトレジスト膜42を除去し、さらに下地の導体膜をエッチング除去することにより、下地金属膜40を形成する。その後、半導体基板31を各半導体チップCHPへと切断し、本実施の形態2の半導体装置を製造する。
Next, the
本実施の形態2においても、ノンシアン系めっき液を用いためっき法によりバンプ電極41を形成した際に、前記実施の形態1におけるバンプ電極BMP(図4参照)と同様に、バンプ電極41の表面に凹形状のうねりおよび粗さが形成されてしまうことを防ぐことができる。一方で、そのようなうねりおよび粗さがバンプ電極41の表面に形成されてしまった場合には、導電粒子43を有する異方性導電シート44を用いて半導体チップCHPを実装基板45へ実装する際(図35参照)に、実装基板上に設けられた電極(第2電極)46とバンプ電極41との間で、バンプ電極41と導電粒子43とが接触する面積が小さくなってしまう虞がある。接触面積が小さくなってしまった場合には、バンプ電極41と電極46との電気的接続部では抵抗値が増加してしまうことが懸念される。しかしながら、本実施の形態2によれば、バンプ電極41の表面に上記のうねりおよび粗さが発生することを防ぐことができるので、バンプ電極41と導電粒子43とが接触する面積を大きく確保することができる。すなわち、バンプ電極41と電極46との電気的接続部での抵抗値を低減することができる。
Also in the second embodiment, when the
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
たとえば、前記実施の形態1では、バンプ電極をノンシアン系のめっき液を用いためっき法により成膜したAg膜から形成する場合について説明したが、ノンシアン系めっき液を用いためっき法により成膜したAu膜、Cu(銅)膜、Pb(鉛)膜、またははんだ膜などから形成してもよい。 For example, in the first embodiment, the bump electrode is formed from an Ag film formed by a plating method using a non-cyan plating solution. However, the bump electrode is formed by a plating method using a non-cyan plating solution. You may form from Au film | membrane, Cu (copper) film | membrane, Pb (lead) film | membrane, or a solder film | membrane.
また、前記実施の形態では、バンプ電極をノンシアン系のめっき液を用いためっき法により形成する場合について説明したが、前記実施の形態で説明したノンシアン系のめっき液を用いためっき法による成膜技術は、たとえば半導体基板上に堆積した絶縁膜に配線形成用の溝部を形成し、その溝部に金属膜を埋め込むことで配線を形成する技術において、その金属膜を堆積する工程で用いることもできる。その場合には、配線の表面に、いわゆるディッシング(凹み)が発生してしまうことを防ぐことができる。 In the embodiment, the bump electrode is formed by a plating method using a non-cyan plating solution. However, the film formation by the plating method using the non-cyan plating solution described in the embodiment is performed. The technique can be used in a process of depositing a metal film in a technique of forming a wiring by forming a groove for forming a wiring in an insulating film deposited on a semiconductor substrate and embedding the metal film in the groove, for example. . In that case, it is possible to prevent so-called dishing (dents) from occurring on the surface of the wiring.
本発明の半導体装置の製造方法は、バンプ電極(突起電極)を有する半導体装置の製造工程に適用することができる。 The method for manufacturing a semiconductor device of the present invention can be applied to a manufacturing process of a semiconductor device having a bump electrode (projection electrode).
1 n型高濃度基板(半導体ウエハ)
2 n型低濃度層
3 酸化シリコン膜
6 開口部
7 p型拡散層
9 酸化膜
10 表面保護膜
11 コンタクトホール
12 表面電極
13 表面最終保護膜
17 裏面電極
18 半導体チップ
21 ジュメット電極
22 ジュメット電極(第2電極)
23、24 外部リード
25 組立用治具
26、26A、26B 孔部
27 ガラス管
31 半導体基板(半導体ウエハ)
32 分離部
33 ゲート駆動回路
34 ソース駆動回路
35 液晶駆動回路
36 グラフィックRAM
37 周辺回路
38 n型半導体領域
39 開口部
40 下地金属膜
41 バンプ電極(突起電極)
42 フォトレジスト膜(マスキング膜)
43 導電粒子
44 異方性導電シート
45 実装基板
46 電極(第2電極)
ADS 吸着部材
BMP バンプ電極(突起電極)
BOH 吐出口
CBD カーボン皿
CHP 半導体チップ
CNT コンタクトホール
D pn接合ダイオード
ECR Ag電極
HLD、HLD2 ホルダ
IS1、IS2、IS3、IS4 絶縁膜
La 活性領域
Lb ダミー領域
M1 第1層配線
M2 第2層配線
M3 第3層配線
PD、PD1、PD2 パッド
PDS ペデスタル
PLS 研磨部材(研磨手段)
PLS2、PLS3 研磨器具(研磨手段)
POR 多孔質部材
PS 電源
PTL めっき液
PWL p型ウエル
STG ステージ
TB1 浴槽
TH1、TH2 スルーホール
UBM 金属膜
1 n-type high concentration substrate (semiconductor wafer)
2 n-type
23, 24
32
37 Peripheral circuit 38 N-
42 Photoresist film (masking film)
43
ADS adsorption member BMP Bump electrode (projection electrode)
BOH Discharge port CBD Carbon dish CHP Semiconductor chip CNT Contact hole D pn junction diode ECR Ag electrode HLD, HLD2 Holder IS1, IS2, IS3, IS4 Insulating film La Active region Lb Dummy region M1 First layer wiring M2 Second layer wiring M3 First Three-layer wiring PD, PD1, PD2 Pad PDS Pedestal PLS Polishing member (polishing means)
PLS2, PLS3 Polishing tools (polishing means)
POR Porous member PS Power supply PTL Plating solution PWL P-type well STG Stage TB1 Bathtub TH1, TH2 Through hole UBM Metal film
Claims (3)
(a)半導体ウエハの主面にマスキング膜を形成し、前記マスキング膜に複数の開口部を形成する工程、
(b)前記半導体ウエハの前記主面にノンシアン系のめっき液を供給しながら摩擦手段にて前記半導体ウエハの前記主面を擦りつつ、前記複数の開口部内から金属膜を成長させ、前記金属膜から複数の前記突起電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device having a protruding electrode formed by plating,
(A) forming a masking film on the main surface of the semiconductor wafer and forming a plurality of openings in the masking film;
(B) Growing a metal film from within the plurality of openings while rubbing the main surface of the semiconductor wafer with friction means while supplying a non-cyan plating solution to the main surface of the semiconductor wafer, A step of forming a plurality of protruding electrodes from
A method for manufacturing a semiconductor device, comprising:
(a)半導体ウエハの主面にマスキング膜を形成し、前記マスキング膜に複数の開口部を形成する工程、
(b)前記半導体ウエハの前記主面にノンシアン系のめっき液を供給しながら摩擦手段にて前記半導体ウエハの前記主面を擦りつつ、前記複数の開口部内から金属膜を成長させ、前記金属膜から複数の前記突起電極を形成する工程、
(c)前記半導体ウエハを切断して個々の半導体チップへ分割した後に、前記突起電極を第2電極に接続する工程、
を含むことを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device having a protruding electrode formed by plating,
(A) forming a masking film on the main surface of the semiconductor wafer and forming a plurality of openings in the masking film;
(B) Growing a metal film from within the plurality of openings while rubbing the main surface of the semiconductor wafer with friction means while supplying a non-cyan plating solution to the main surface of the semiconductor wafer, A step of forming a plurality of protruding electrodes from
(C) cutting the semiconductor wafer and dividing it into individual semiconductor chips, and then connecting the protruding electrode to the second electrode;
A method for manufacturing a semiconductor device, comprising:
(a)半導体ウエハの主面にマスキング膜を形成し、前記マスキング膜に複数の開口部を形成する工程、
(b)前記半導体ウエハの前記主面にノンシアン系のめっき液を供給しながら摩擦手段にて前記半導体ウエハの前記主面を擦りつつ、前記複数の開口部内から金属膜を成長させ、前記金属膜から複数の前記突起電極を形成する工程、
を含み、
前記(b)工程は、
(b1)前記半導体ウエハの配置位置を固定した状態で、前記半導体ウエハの前記主面に前記めっき液を供給しつつ前記摩擦手段を動作させることで、前記摩擦手段にて前記半導体ウエハの前記主面を擦る工程、
(b2)前記摩擦手段の配置位置を固定した状態で、前記半導体ウエハの前記主面に前記めっき液を供給しつつ前記半導体ウエハを動作させることで、前記摩擦手段にて前記半導体ウエハの前記主面を擦る工程、
(b3)前記半導体ウエハの前記主面に前記めっき液を供給しつつ、前記半導体ウエハおよび前記摩擦手段の双方を動作させることで、前記摩擦手段にて前記半導体ウエハの前記主面を擦る工程、
のいずれかを含むことを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device having a protruding electrode formed by plating,
(A) forming a masking film on the main surface of the semiconductor wafer and forming a plurality of openings in the masking film;
(B) Growing a metal film from within the plurality of openings while rubbing the main surface of the semiconductor wafer with friction means while supplying a non-cyan plating solution to the main surface of the semiconductor wafer, A step of forming a plurality of protruding electrodes from
Including
The step (b)
(B1) The friction means is operated while supplying the plating solution to the main surface of the semiconductor wafer in a state where the arrangement position of the semiconductor wafer is fixed. Rubbing the surface,
(B2) By operating the semiconductor wafer while supplying the plating solution to the main surface of the semiconductor wafer in a state in which the arrangement position of the friction means is fixed, the friction means causes the main of the semiconductor wafer to move. Rubbing the surface,
(B3) rubbing the main surface of the semiconductor wafer with the friction means by operating both the semiconductor wafer and the friction means while supplying the plating solution to the main surface of the semiconductor wafer;
A method for manufacturing a semiconductor device, comprising:
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