JP2005347452A - Manufacturing method of semiconductor device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To control surface condition and cross-sectional shape of a bump electrode on the occasion of forming the bump electrode using a non-cyanogen system plating solution. <P>SOLUTION: The main surface of an n-type high concentration substrate 1 is plated while the surface is polished with a polishing member PLS or polishing device PLS2 under the condition that the main surface thereof is in contact with the non-cyanogen system plating solution PTL. Consequently, a metal film is formed as the bump electrode BMP. Accordingly, formation of unwanted waving in the shape of recess and roughness on the surface of the bump electrode BMP can be prevented. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置の製造技術に関し、特に、めっき法にて突起電極を形成する工程に適用して有効な技術に関するものである。   The present invention relates to a manufacturing technique of a semiconductor device, and more particularly to a technique effective when applied to a process of forming a protruding electrode by a plating method.

たとえば、Ａｇ（銀）バンプとリードとが圧着接続されて形成されるガラスパッケージダイオードの製造工程において、Ａｇバンプの圧着接続面の凹凸および粒径が１μｍ以下となり、バンプ硬度が１００ビッカス硬度（Ｈｖ）以上となるようにＡｇバンプ形成時のめっき条件もしくはめっき液への添加剤を設定することにより、Ａｇバンプとリードとの接続強度を向上する技術がある（たとえば、特許文献１参照）。
特開２００２−４３３４７号公報 For example, in a manufacturing process of a glass package diode formed by pressure-bonding an Ag (silver) bump and a lead, the unevenness and particle size of the pressure connection surface of the Ag bump are 1 μm or less, and the bump hardness is 100 Bickers hardness (Hv There is a technique for improving the connection strength between the Ag bump and the lead by setting the plating conditions at the time of forming the Ag bump or the additive to the plating solution so as to achieve the above (for example, see Patent Document 1).
JP 2002-43347 A

ガラスパッケージダイオードを製造する工程においては、たとえばＡｇからなるバンプ電極を形成するに当たって、ＡｇＣＮ（シアン化銀）、ＫＣＮ（シアン化カリウム）およびＫ₂ＣＯ₃（炭酸カリウム）を含むシアン系めっき液が用いられている。また、バンプ電極の表面を滑らかにするために、そのめっき液に光沢剤としてＮａＳＣＮ（チオシアン酸ナトリウム）、ＮＨ₄ＳＣＮ（チオシアン酸アンモニウム）、Ｓｂ（アンチモン）、Ｓｅ（セレン）、Ｔｅ（テルル）、Ｂｉ（ビスマス）、ベンゼンスルホン酸塩またはメルカプタン類などを添加する手段がある。 In the process of manufacturing a glass package diode, for example, a cyan plating solution containing AgCN (silver cyanide), KCN (potassium cyanide), and K ₂ CO ₃ (potassium carbonate) is used to form a bump electrode made of Ag. ing. Further, in order to smooth the surface of the bump electrode, NaSCN (sodium thiocyanate), NH ₄ SCN (ammonium thiocyanate), Sb (antimony), Se (selenium), Te (tellurium) are used as brighteners in the plating solution. , Bi (bismuth), benzene sulfonate or mercaptans.

本発明者らは、めっき工程の作業の安全性を向上するために、上記シアン系めっき液の代わりにノンシアン系めっき液を使用する技術について検討している。その中で、本発明者らは以下のような課題を見出した。   In order to improve the safety of the plating process, the present inventors are examining a technique that uses a non-cyanide plating solution instead of the cyan plating solution. Among them, the present inventors have found the following problems.

すなわち、Ａｇからなるバンプ電極の形成に用いるノンシアン系めっき液としては、たとえば硝酸銀系めっき液やメタスルホン酸系めっき液などがある。しかしながら、本発明者らは、これらのめっき液を用いた場合には、形成されたバンプ電極の表面状態を所望の滑らかさにできなかったり、バンプ電極の断面形状に望ましくない段差が形成されてしまったりすることを見出した。このような段差が形成されてしまった場合には、バンプ電極とバンプ電極が接続するジュメット線との接触面積が縮小してしまうことから、バンプ電極とジュメット線との接続部では抵抗値が増加してしまい、ダイオードの電圧特性が所望の特性と異なるものになってしまう課題が存在する。   That is, examples of the non-cyan plating solution used for forming the bump electrode made of Ag include a silver nitrate plating solution and a metasulfonic acid plating solution. However, when using these plating solutions, the present inventors cannot make the surface state of the formed bump electrode smooth as desired, or an undesirable step is formed in the cross-sectional shape of the bump electrode. I found out that it was going to fall. If such a step is formed, the contact area between the bump electrode and the jumet line to which the bump electrode is connected is reduced, so that the resistance value is increased at the connection portion between the bump electrode and the dumet line. Therefore, there is a problem that the voltage characteristics of the diode are different from the desired characteristics.

本発明の目的は、ノンシアン系めっき液を用いてバンプ電極を形成する際に、バンプ電極の表面状態および断面形状を制御できる技術を提供することにある。   An object of the present invention is to provide a technique capable of controlling the surface state and cross-sectional shape of a bump electrode when the bump electrode is formed using a non-cyan plating solution.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明による半導体装置の製造方法は、めっき法にて形成された突起電極を有する半導体装置の製造方法であり、
（ａ）半導体ウエハの主面にマスキング膜を形成し、前記マスキング膜に複数の開口部を形成する工程、
（ｂ）前記半導体ウエハの前記主面にノンシアン系のめっき液を供給しながら摩擦手段にて前記半導体ウエハの前記主面を擦りつつ、前記複数の開口部内から金属膜を成長させ、前記金属膜から複数の前記突起電極を形成する工程、
を含むものである。 A method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device having a protruding electrode formed by plating,
(A) forming a masking film on the main surface of the semiconductor wafer and forming a plurality of openings in the masking film;
(B) Growing a metal film from within the plurality of openings while rubbing the main surface of the semiconductor wafer with friction means while supplying a non-cyan plating solution to the main surface of the semiconductor wafer, A step of forming a plurality of protruding electrodes from
Is included.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

すなわち、ノンシアン系めっき液を用いてバンプ電極を形成する際に、バンプ電極の表面状態および断面形状を制御することができる。   That is, when forming a bump electrode using a non-cyan plating solution, the surface state and cross-sectional shape of the bump electrode can be controlled.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.

（実施の形態１）
本実施の形態１の半導体装置は、たとえばダイオードを含むものである。この本実施の形態１の半導体装置の製造工程について図１〜図２０を用いて説明する。 (Embodiment 1)
The semiconductor device of the first embodiment includes, for example, a diode. The manufacturing process of the semiconductor device according to the first embodiment will be described with reference to FIGS.

まず、ｎ型不純物（たとえばＳｂ（アンチモン））が高濃度でドープされたＳｉ（シリコン）からなるウエハ状のｎ型高濃度基板（半導体ウエハ）１を用意する。このｎ型高濃度基板１にドープされたｎ型不純物の濃度は、たとえば１×１０¹⁹個／ｃｍ³〜１×１０²⁰個／ｃｍ³程度とすることを例示できる。 First, a wafer-like n-type high-concentration substrate (semiconductor wafer) 1 made of Si (silicon) doped with an n-type impurity (for example, Sb (antimony)) at a high concentration is prepared. For example, the concentration of the n-type impurity doped in the n-type high-concentration substrate 1 is, for example, about 1 × 10 ¹⁹ / cm ³ to 1 × 10 ²⁰ / cm ³ .

続いて、ｎ型高濃度基板１の主面上にｎ型不純物（たとえばＰ（リン））がドープされたｎ型のＳｉ層をエピタキシャル成長させることにより、ｎ型低濃度層２を形成する。このｎ型低濃度層２は、抵抗率が約１００Ωｃｍ以上であり、その厚さは、たとえば約１５μｍ程度とし、ドープされたｎ型不純物の濃度は、１×１０¹⁶個／ｃｍ³〜１×１０¹⁹個／ｃｍ³程度とすることを例示できる。 Subsequently, an n-type low concentration layer 2 is formed by epitaxially growing an n-type Si layer doped with an n-type impurity (for example, P (phosphorus)) on the main surface of the n-type high concentration substrate 1. The n-type low-concentration layer 2 has a resistivity of about 100 Ωcm or more, a thickness of, for example, about 15 μm, and a concentration of doped n-type impurities of 1 × 10 ¹⁶ atoms / cm ³ to 1 ×. An example is about 10 ¹⁹ pieces / cm ³ .

続いて、ｎ型高濃度基板１に熱酸化処理を施し、ｎ型低濃度層２の表面に膜厚０．４μｍ〜１μｍ程度の酸化シリコン膜３を形成する。   Subsequently, a thermal oxidation process is performed on the n-type high concentration substrate 1 to form a silicon oxide film 3 having a thickness of about 0.4 μm to 1 μm on the surface of the n-type low concentration layer 2.

次に、図２に示すように、ｎ型低濃度層２の表面の酸化シリコン膜３上にフォトレジスト膜（図示は省略）を成膜し、このフォトレジスト膜をフォトリソグラフィ技術によってパターニングし、開口部を形成する。続いて、そのフォトレジスト膜をマスクとして酸化シリコン膜３をエッチングし、ｎ型低濃度層２の表面の酸化シリコン膜３に次の工程において形成するｐ型拡散層を形成するための開口部６を選択的に形成する。   Next, as shown in FIG. 2, a photoresist film (not shown) is formed on the silicon oxide film 3 on the surface of the n-type low concentration layer 2, and this photoresist film is patterned by a photolithography technique. An opening is formed. Subsequently, the silicon oxide film 3 is etched using the photoresist film as a mask, and an opening 6 for forming a p-type diffusion layer to be formed in the next step on the silicon oxide film 3 on the surface of the n-type low concentration layer 2. Are selectively formed.

次に、上記フォトレジスト膜を除去した後、開口部６内を含むｎ型低濃度層２上に、たとえばＰＢＦ（Poly Boron Film）などのドーピング材料を塗布する。続いて、約９００℃程度の雰囲気中にてｎ型高濃度基板１をアニールすることにより、そのｎ型低濃度層２にｐ型不純物であるＢ（ホウ素）をドーピングし、ｐ型拡散層７を形成する。続いて、Ｎ₂（窒素）雰囲気中において、ｎ型高濃度基板１に約１０００℃程度の熱処理を施すことにより、ｐ型拡散層７とｎ型低濃度層２とによるｐｎ接合を形成し、ダイオード素子を形成することができる。 Next, after removing the photoresist film, a doping material such as PBF (Poly Boron Film) is applied on the n-type low concentration layer 2 including the inside of the opening 6. Subsequently, by annealing the n-type high concentration substrate 1 in an atmosphere of about 900 ° C., the n-type low concentration layer 2 is doped with B (boron) as a p-type impurity, and the p-type diffusion layer 7 Form. Subsequently, in a N ₂ (nitrogen) atmosphere, the n-type high concentration substrate 1 is subjected to a heat treatment at about 1000 ° C., thereby forming a pn junction between the p-type diffusion layer 7 and the n-type low concentration layer 2. A diode element can be formed.

次に、図３に示すように、熱酸化法を用いてｐ型拡散層７の表面に酸化膜９を形成する。続いて、開口部６内を含む酸化シリコン膜３上に酸化シリコン膜およびＰＳＧ（Phospho Silicate Glass）膜を順次堆積することにより、酸化シリコン膜とＰＳＧ膜とからなる表面保護膜１０を形成する。続いて、フォトレジスト膜（図示は省略）をマスクにして酸化膜９および表面保護膜１０をエッチングし、ｐ型拡散層７に達するコンタクトホール１１を形成する。   Next, as shown in FIG. 3, an oxide film 9 is formed on the surface of the p-type diffusion layer 7 using a thermal oxidation method. Subsequently, a silicon oxide film and a PSG (Phospho Silicate Glass) film are sequentially deposited on the silicon oxide film 3 including the inside of the opening 6 to form a surface protective film 10 composed of the silicon oxide film and the PSG film. Subsequently, using the photoresist film (not shown) as a mask, the oxide film 9 and the surface protective film 10 are etched to form a contact hole 11 reaching the p-type diffusion layer 7.

続いて、コンタクトホール１１内を含む表面保護膜１０上に、たとえばスパッタリング法を用いてＡｕ（金）とＡｇ（銀）とからなる金属膜を堆積する。続いて、フォトレジスト膜（図示は省略）をマスクにして、その金属膜をリフトオフやエッチングすることにより、表面電極１２を形成する。続いて、図４に示すように、めっき法により、たとえばＡｇ膜を表面電極１２上に堆積することによって、バンプ電極（突起電極）ＢＭＰを形成する。   Subsequently, a metal film made of Au (gold) and Ag (silver) is deposited on the surface protective film 10 including the inside of the contact hole 11 by using, for example, a sputtering method. Subsequently, the surface electrode 12 is formed by lift-off or etching the metal film using a photoresist film (not shown) as a mask. Subsequently, as shown in FIG. 4, a bump electrode (projection electrode) BMP is formed by depositing, for example, an Ag film on the surface electrode 12 by plating.

ここで、図５は、本実施の形態１においてバンプ電極ＢＭＰの形成時に用いるめっき装置の一例の説明図である。図５に示すめっき装置においては、たとえばステンレス鋼から形成されたステージＳＴＧ内に、下からカーボン皿ＣＢＤ、多孔質部材ＰＯＲおよび研磨部材（研磨手段）ＰＬＳが配置されている。多孔質部材ＰＯＲは、たとえば導電性ポリウレタンから形成されたものを用いることができる。また、研磨部材ＰＬＳは、たとえば高温集塵濾過用フィルタ布に織り加工を施したものまたは全芳香族ポリアミド系耐熱性繊維を用いることができる。   Here, FIG. 5 is an explanatory diagram of an example of a plating apparatus used in forming the bump electrode BMP in the first embodiment. In the plating apparatus shown in FIG. 5, a carbon dish CBD, a porous member POR, and a polishing member (polishing means) PLS are arranged from below in a stage STG formed of, for example, stainless steel. As the porous member POR, for example, one formed from conductive polyurethane can be used. The polishing member PLS can be made of, for example, a high-temperature dust collection filter cloth woven or a wholly aromatic polyamide heat-resistant fiber.

研磨部材ＰＬＳ上には、めっき法にて主面（素子形成面）にバンプ電極ＢＭＰとなるＡｇ膜が堆積されるウエハ状のｎ型高濃度基板１が配置され、ｎ型高濃度基板１は、ペデスタルＰＤＳによって保持されている。ペデスタルＰＤＳは、吸着部材ＡＤＳおよびホルダＨＬＤから形成され、吸着部材ＡＤＳはｎ型高濃度基板１の裏面を真空吸着し、主面が研磨部材ＰＬＳと接するようにｎ型高濃度基板１を保持している。   On the polishing member PLS, a wafer-like n-type high-concentration substrate 1 on which an Ag film serving as a bump electrode BMP is deposited on the main surface (element formation surface) by plating is disposed. Is held by the pedestal PDS. The pedestal PDS is formed of an adsorption member ADS and a holder HLD, and the adsorption member ADS holds the n-type high concentration substrate 1 so that the back surface of the n-type high concentration substrate 1 is vacuum-sucked and the main surface is in contact with the polishing member PLS. ing.

ｎ型高濃度基板１へのめっき処理時においては、ステージＳＴＧ内へノンシアン系のめっき液ＰＴＬが滴下され、吸着部材ＡＤＳ、ホルダＨＬＤおよびステージＳＴＧに電源ＰＳから電位が供給される。めっき液ＰＴＬの成分は、硝酸銀を４．７％程度、複素環化合物を２２％程度、水酸化カリウムを１１％および水を６０％以下とすることを例示できる。図５中においては、電源ＰＳとして直流電源を図示しているが、パルス波を発する電源、方形波を発する電源、または正弦波を発する電源などであってもよい。また、ホルダＨＬＤとｎ型高濃度基板１との間に設けられた吐出口ＢＯＨからは、エアーがｎ型高濃度基板１の外周に向かって供給される。このエアーの供給により、吸着部材ＡＤＳとｎ型高濃度基板１との吸着面へのめっき液ＰＴＬの流れ込み量を減少できるので、吸着部材ＡＤＳがｎ型高濃度基板１を真空吸着する際の吸引力によってめっき液ＰＴＬを吸い込みすぎてしまう不具合を防ぐことが可能となる。このような状況下で、ステージＳＴＧが回転運動することにより、めっき処理中においてはｎ型高濃度基板１の主面（形成途中のバンプ電極ＢＭＰの表面）が研磨部材ＰＬＳによって研磨される。   During the plating process on the n-type high concentration substrate 1, a non-cyan plating solution PTL is dropped into the stage STG, and a potential is supplied from the power source PS to the adsorption member ADS, the holder HLD, and the stage STG. Examples of the components of the plating solution PTL include silver nitrate of about 4.7%, heterocyclic compound of about 22%, potassium hydroxide of 11%, and water of 60% or less. In FIG. 5, a DC power source is illustrated as the power source PS, but a power source that emits a pulse wave, a power source that emits a square wave, a power source that emits a sine wave, or the like may be used. Air is supplied toward the outer periphery of the n-type high concentration substrate 1 from the discharge port BOH provided between the holder HLD and the n-type high concentration substrate 1. By supplying this air, the amount of the plating solution PTL flowing into the suction surface between the suction member ADS and the n-type high concentration substrate 1 can be reduced, so that suction when the suction member ADS vacuum-sucks the n-type high concentration substrate 1. It is possible to prevent a problem that the plating solution PTL is excessively sucked by the force. Under such circumstances, the stage STG rotates to cause the main surface of the n-type high concentration substrate 1 (the surface of the bump electrode BMP being formed) to be polished by the polishing member PLS during the plating process.

また、図５に示したようなめっき装置を用いる代わりに、図６および図７に示すような浴槽式のめっき装置を用いてもよい。この場合は、図５に示しためっき装置で使用したｎ型高濃度基板１と同様にｎ型高濃度基板１の裏側から給電してもよい、また、ｎ型高濃度基板１の表面にめっき給電用の金属膜（たとえばＡｌ（アルミニウム）膜）ＵＢＭを形成し（図８参照）、さらに金属膜ＵＢＭ上に窒化シリコン膜および酸化シリコン膜の積層膜からなる表面最終保護膜１３を形成し、ｎ型高濃度基板１の表面からバンプ電極形成用の電流を供給してもよい。図６は、その浴槽式めっき装置の斜視図であり、図７は、その浴槽式めっき装置を上方から見た平面図である。図６および図７に示す浴槽式めっき装置においては、ホルダＨＬＤ２がウエハ状のｎ型高濃度基板１を保持した状態で浴槽ＴＢ１内のカソード側に配置され、アノード側には板状のＡｇ電極ＥＣＲが配置され、ホルダＨＬＤ２とＡｇ電極ＥＣＲとの間にはホルダＨＬＤ２に保持されたｎ型高濃度基板１の表面を研磨する研磨器具（研磨手段）ＰＬＳ２が配置されている。浴槽ＴＢ１内に保持されるノンシアン系のめっき液の成分は、図５に示したノンシアン系のめっき液ＰＴＬと同様である。研磨器具ＰＬＳ２は、アームの先端にｎ型高濃度基板１の表面を擦る研磨部材が取り付けられたものであり、その研磨部材としては、たとえば導電性スポンジの表面をポリイミド製シートで被覆したものを用いる。研磨器具ＰＬＳ２は、めっき処理中においては円運動などの一方向への運動または往復運動などの動作によってｎ型高濃度基板１の主面（形成途中のバンプ電極ＢＭＰの表面）を研磨する。この時、研磨器具ＰＬＳ２からｎ型高濃度基板１へ加える研磨圧力は、１×１０⁵Ｐａ〜２×１０⁷Ｐａ程度とすることを例示できる。また、研磨器具ＰＬＳ２が往復運動によってｎ型高濃度基板１の主面を研磨する場合には、１分当り２０回程度の往復運動を行わせることを例示できる。 Further, instead of using the plating apparatus as shown in FIG. 5, a bath-type plating apparatus as shown in FIGS. 6 and 7 may be used. In this case, power may be supplied from the back side of the n-type high concentration substrate 1 in the same manner as the n-type high concentration substrate 1 used in the plating apparatus shown in FIG. A power supply metal film (for example, an Al (aluminum) film) UBM is formed (see FIG. 8), and a surface final protective film 13 made of a laminated film of a silicon nitride film and a silicon oxide film is formed on the metal film UBM. A current for forming bump electrodes may be supplied from the surface of the n-type high concentration substrate 1. FIG. 6 is a perspective view of the bathtub type plating apparatus, and FIG. 7 is a plan view of the bathtub type plating apparatus as viewed from above. 6 and 7, the holder HLD2 is disposed on the cathode side in the bathtub TB1 while holding the wafer-like n-type high concentration substrate 1, and a plate-like Ag electrode is provided on the anode side. An ECR is disposed, and a polishing instrument (polishing means) PLS2 for polishing the surface of the n-type high concentration substrate 1 held by the holder HLD2 is disposed between the holder HLD2 and the Ag electrode ECR. The components of the non-cyan plating solution held in the bath TB1 are the same as those of the non-cyan plating solution PTL shown in FIG. The polishing tool PLS2 has a polishing member attached to the tip of an arm that rubs the surface of the n-type high-concentration substrate 1. As the polishing member, for example, a conductive sponge whose surface is covered with a polyimide sheet is used. Use. The polishing tool PLS2 polishes the main surface (the surface of the bump electrode BMP being formed) of the n-type high concentration substrate 1 by an operation such as a circular motion or a reciprocating motion during the plating process. At this time, the polishing pressure applied to the n-type high concentration substrate 1 from the polishing tool PLS2 can be exemplified as about 1 × 10 ⁵ Pa to 2 × 10 ⁷ Pa. Further, when the polishing tool PLS2 polishes the main surface of the n-type high concentration substrate 1 by a reciprocating motion, it can be exemplified that the reciprocating motion is performed about 20 times per minute.

ここで、本実施の形態１におけるバンプ電極ＢＭＰの表面のうねりおよび粗さについて説明する。本実施の形態１においては、バンプ電極ＢＭＰの表面の最も高い位置と最も低い位置との差Ｈ１をバンプ電極ＢＭＰの表面のうねりと言う（図９参照）。また、本実施の形態１においては、バンプ電極ＢＭＰの径を示す断面において、その断面を幅方向で等分し、その等分された複数の領域Ｗ１のうち、中心の領域Ｗ１において、高低差Ｈ２で示される表面の粗さの最も大きいものをバンプ電極ＢＭＰの表面の粗さと言う（図１０参照）。   Here, the waviness and roughness of the surface of the bump electrode BMP in the first embodiment will be described. In the first embodiment, the difference H1 between the highest position and the lowest position on the surface of the bump electrode BMP is referred to as the undulation of the surface of the bump electrode BMP (see FIG. 9). Further, in the first embodiment, in the cross section showing the diameter of the bump electrode BMP, the cross section is equally divided in the width direction, and among the plurality of equally divided areas W1, there is a difference in elevation in the central area W1. The surface with the largest surface roughness indicated by H2 is called the surface roughness of the bump electrode BMP (see FIG. 10).

本実施の形態１においては、図５を用いて説明しためっき装置と、図６および図７を用いて説明しためっき装置とのどちらを用いた場合においても、図１１に示すようにバンプ電極ＢＭＰとなるＡｇ膜の表面がめっき処理時にマスキング膜となるフォトレジスト膜の表面より高くなると、そのＡｇ膜の表面は、めっき液ＰＴＬ中にて研磨部材ＰＬＳもしくは研磨器具ＰＬＳ２によって研磨されることになる。本発明者らが行った実験によれば、たとえばフォトレジスト膜に形成された開口部の深さが約２μｍである場合に、ノンシアン系のめっき液を用いてその開口部内に高さが５μｍ〜１０μｍ程度のバンプ電極ＢＭＰを形成する場合に、上記のようなｎ型高濃度基板１の主面の研磨を行わないと、バンプ電極ＢＭＰの表面には約１μｍ以上の凹形状のうねりと、約０．０３μｍ以上の粗さとが形成されてしまうことがわかった（図１２参照）。この時、印加した電流は直流４００ｍＡで約１０分であった。このようなうねりおよび粗さが形成されてしまった場合には、後の工程でバンプ電極ＢＭＰをジュメット線に接続した際に、バンプ電極ＢＭＰとジュメット線との接触面積が縮小してしまうことになる。接触面積が縮小することにより、バンプ電極ＢＭＰとジュメット線との接続部では抵抗値が増加してしまい、ダイオードの電圧特性が所望の特性と異なるものになってしまうことが懸念される。   In the first embodiment, the bump electrode BMP is used as shown in FIG. 11 regardless of which of the plating apparatus described with reference to FIG. 5 and the plating apparatus described with reference to FIGS. When the surface of the Ag film becomes higher than the surface of the photoresist film that becomes the masking film during the plating process, the surface of the Ag film is polished by the polishing member PLS or the polishing tool PLS2 in the plating solution PTL. . According to experiments conducted by the present inventors, for example, when the depth of the opening formed in the photoresist film is about 2 μm, a height of 5 μm to 5 μm in the opening is formed using a non-cyanide plating solution. When the bump electrode BMP of about 10 μm is formed, if the main surface of the n-type high concentration substrate 1 is not polished as described above, the surface of the bump electrode BMP has a concave undulation of about 1 μm or more, It was found that a roughness of 0.03 μm or more was formed (see FIG. 12). At this time, the applied current was about 10 minutes at a direct current of 400 mA. If such waviness and roughness are formed, the contact area between the bump electrode BMP and the dumet line will be reduced when the bump electrode BMP is connected to the dumet line in a later step. Become. As the contact area is reduced, the resistance value increases at the connection portion between the bump electrode BMP and the dumet wire, and there is a concern that the voltage characteristics of the diode may be different from the desired characteristics.

一方、前述のような研磨を行いつつバンプ電極ＢＭＰを形成した場合には、研磨を行わなかった場合に比べてバンプ電極ＢＭＰの表面は平坦となり、約１μｍ以下のうねりと約０．０３μｍ以下の粗さとにすることができた（図１３参照）。この時、印加した電流は順方向および逆方向へのパルス印加であり、順方向に４３０ｍＡの直流電流を約５０ｍｓ流した後に逆方向に３０ｍＡの直流電流を約５０ｍｓ流すことを約１０分繰り返したものである。すなわち、ノンシアン系のめっき液を用いためっき法によりバンプ電極ＢＭＰを形成する場合において、ｎ型高濃度基板１の主面を研磨しつつバンプ電極ＢＭＰを形成することにより、バンプ電極ＢＭＰの表面のうねりおよび粗さを低減することができる。それにより、後の工程でバンプ電極ＢＭＰをジュメット線に接続した際に、バンプ電極ＢＭＰとジュメット線との接触面積が縮小してしまうこと防ぐことができるので、所望の電圧特性のダイオードを製造することが可能となる。   On the other hand, when the bump electrode BMP is formed while performing the polishing as described above, the surface of the bump electrode BMP is flat as compared with the case where the polishing is not performed, and the undulation of about 1 μm or less and about 0.03 μm or less. The roughness could be obtained (see FIG. 13). At this time, the applied current was a pulse application in the forward direction and the reverse direction, and after flowing a 430 mA DC current in the forward direction for about 50 ms, a flow of 30 mA DC current in the reverse direction for about 50 ms was repeated for about 10 minutes. Is. That is, in the case where the bump electrode BMP is formed by a plating method using a non-cyan plating solution, the bump electrode BMP is formed while polishing the main surface of the n-type high-concentration substrate 1. Waviness and roughness can be reduced. Thereby, when the bump electrode BMP is connected to the dumet line in a later step, it is possible to prevent the contact area between the bump electrode BMP and the dumet line from being reduced, and thus a diode having a desired voltage characteristic is manufactured. It becomes possible.

また、図１３に示すように、めっき処理時においては、ｎ型高濃度基板１へ加える研磨圧力を増加することにより、バンプ電極ＢＭＰの中央部が凸となる形状を形成することも可能である。   Further, as shown in FIG. 13, during the plating process, it is possible to form a shape in which the central portion of the bump electrode BMP is convex by increasing the polishing pressure applied to the n-type high concentration substrate 1. .

ところで、図５を用いて説明しためっき装置においては、ステージＳＴＧが回転することによってｎ型高濃度基板１の主面を研磨するものであったが、図１５に示すように、ｎ型高濃度基板１も回転させてもよい。また、図１６に示すように、ステージＳＴＧ上に複数枚のｎ型高濃度基板１を配置して、これらのｎ型高濃度基板１を一括して処理してもよい。   By the way, in the plating apparatus described with reference to FIG. 5, the main surface of the n-type high concentration substrate 1 is polished by rotating the stage STG. However, as shown in FIG. The substrate 1 may also be rotated. In addition, as shown in FIG. 16, a plurality of n-type high concentration substrates 1 may be disposed on the stage STG, and these n-type high concentration substrates 1 may be processed at once.

また、図１７に示すように、ステージＳＴＧを回転運動ではなく往復運動を行う構造としてもよい。さらに、図１８に示すように、このようなステージＳＴＧ上において、ｎ型高濃度基板１を回転運動または往復運動させてもよい。ステージＳＴＧについても、往復運動だけではなく回転運動をさせてもよい（図１９参照）。この時、ステージＳＴＧおよびｎ型高濃度基板１の動作方向が揃い、ｎ型高濃度基板の主面が研磨部材ＰＬＳによって摩擦されなくならないようにする。   Further, as shown in FIG. 17, the stage STG may have a structure that reciprocates instead of rotating. Further, as shown in FIG. 18, the n-type high concentration substrate 1 may be rotated or reciprocated on such a stage STG. The stage STG may be rotated as well as reciprocating (see FIG. 19). At this time, the operation directions of the stage STG and the n-type high concentration substrate 1 are aligned so that the main surface of the n-type high concentration substrate is not rubbed by the polishing member PLS.

また、図２０に示すように、ステージＳＴＧ上に複数枚のｎ型高濃度基板１を配置しても良い。この時、ｎ型高濃度基板１およびステージＳＴＧのどちらか一方もしくは両方を回転運動または往復運動させる。それにより、複数枚のｎ型高濃度基板１に対しても一括してめっき処理を施すことが可能となる。   In addition, as shown in FIG. 20, a plurality of n-type high concentration substrates 1 may be arranged on the stage STG. At this time, either one or both of the n-type high concentration substrate 1 and the stage STG are rotated or reciprocated. As a result, it is possible to collectively perform plating on a plurality of n-type high concentration substrates 1.

また、図２１に示すように、ローダから順次ｎ型高濃度基板１をステージＳＴＧ上へロードし、たとえばｎ型高濃度基板１を回転運動させながらローダからアンローダへ向かう方向に移動させ、アンローダにアンロードさせるようにしても良い。ｎ型高濃度基板１は、めっき処理が終了し、ステージＳＴＧからアンロードされた後、ウエハカセット（図示は省略）に収納され、ウエハカセットに所定枚数のｎ型高濃度基板１が収納されると、ウエハカセットごと水中にて保管される。   Further, as shown in FIG. 21, the n-type high concentration substrate 1 is sequentially loaded onto the stage STG from the loader, and, for example, the n-type high concentration substrate 1 is moved in the direction from the loader to the unloader while rotating. You may make it unload. After the plating process is completed and the n-type high concentration substrate 1 is unloaded from the stage STG, it is stored in a wafer cassette (not shown), and a predetermined number of n-type high concentration substrates 1 are stored in the wafer cassette. The wafer cassette is stored in water.

また、図６を用いて説明した浴槽式めっき装置においては、めっき処理中にホルダＨＬＤ２によって保持されたウエハ状のｎ型高濃度基板１の主面を研磨器具ＰＬＳ２が研磨するものであったが、図２２に示すように、研磨器具ＰＬＳ２の代わりに円筒状の研磨器具（研磨手段）ＰＬＳ３を用いてｎ型高濃度基板１の主面を研磨してもよい。この時、ｎ型高濃度基板１および研磨器具ＰＬＳ３のどちらか一方、もしくは両方を回転運動させることにより、研磨を実施する。その回転運動についても、図２２に示すような一方向への回転運動でも、図２３に示すような両方向への回転運動でもよい。また、図２４および図２５に示すように、噴流めっき装置のカップ内に研磨器具ＰＬＳを組み込み、ｎ型高濃度基板１の表面を回転・直線運動で研磨してもよい。なお、図２５は、図２４中におけるカップ部分を拡大して示したものである。   Further, in the bath type plating apparatus described with reference to FIG. 6, the polishing tool PLS2 polishes the main surface of the wafer-like n-type high concentration substrate 1 held by the holder HLD2 during the plating process. As shown in FIG. 22, the main surface of the n-type high concentration substrate 1 may be polished using a cylindrical polishing tool (polishing means) PLS3 instead of the polishing tool PLS2. At this time, polishing is performed by rotating either one or both of the n-type high concentration substrate 1 and the polishing tool PLS3. The rotational motion may be rotational motion in one direction as shown in FIG. 22 or rotational motion in both directions as shown in FIG. Further, as shown in FIGS. 24 and 25, a polishing tool PLS may be incorporated in the cup of the jet plating apparatus, and the surface of the n-type high concentration substrate 1 may be polished by rotation / linear motion. FIG. 25 is an enlarged view of the cup portion in FIG.

上記バンプ電極ＢＭＰを形成した後、Ａｌ膜等の金属膜ＵＢＭつきの場合には、めっき処理時にマスキング膜となったフォトレジスト膜（図示は省略）を除去する。続いて、図２６に示すように、たとえば水酸化カリウム溶液を用いたウエットエッチングにより、バンプ電極ＢＭＰの周辺の金属膜ＵＢＭのみを除去する。   After the formation of the bump electrode BMP, in the case with a metal film UBM such as an Al film, the photoresist film (not shown) that has become a masking film during the plating process is removed. Subsequently, as shown in FIG. 26, only the metal film UBM around the bump electrode BMP is removed, for example, by wet etching using a potassium hydroxide solution.

次に、ｎ型高濃度基板１の裏面をグラインディングにより研削し、後述するパッケージ形態に合わせて、ｎ型高濃度基板１を薄くする。続いて、たとえばスピンエッチング装置を用いたウエットエッチング法により、ｎ型高濃度基板１の裏面をエッチングする。   Next, the back surface of the n-type high-concentration substrate 1 is ground by grinding, and the n-type high-concentration substrate 1 is thinned according to the package form described later. Subsequently, the back surface of the n-type high concentration substrate 1 is etched by, for example, a wet etching method using a spin etching apparatus.

続いて、ｎ型高濃度基板１を洗浄した後、たとえばスパッタリング法を用いてｎ型高濃度基板１の裏面にＡｇ（銀）膜を堆積する。続いて、ｎ型高濃度基板１をダイシングにより分割し、単位素子のダイオードを有する半導体チップ１８を形成する。   Subsequently, after the n-type high concentration substrate 1 is cleaned, an Ag (silver) film is deposited on the back surface of the n-type high concentration substrate 1 by using, for example, a sputtering method. Subsequently, the n-type high concentration substrate 1 is divided by dicing to form a semiconductor chip 18 having a diode as a unit element.

次に、図２７に示すように、ジュメット電極形成用の比較的長いジュメット線を用意する。このジュメット線は、たとえばＦｅ（鉄）およびＮｉを主成分とする合金から形成された円柱状の芯部と、その芯部の外周に形成されたＣｕを主成分とする被覆層とから形成されている。続いて、そのジュメット線を、たとえばダイヤモンドカッターなどを用いて所定の長さに切断し、ジュメット電極２１、２２を形成する。なお、ジュメット電極（第２電極）２２については、後の工程で用いるため、図２７中での図示は省略する。   Next, as shown in FIG. 27, a relatively long dumet line for forming a dumet electrode is prepared. This dumet wire is formed of, for example, a cylindrical core portion made of an alloy mainly composed of Fe (iron) and Ni, and a coating layer mainly composed of Cu formed on the outer periphery of the core portion. ing. Subsequently, the jumet line is cut into a predetermined length using, for example, a diamond cutter, etc., to form the jumet electrodes 21 and 22. Since the dumet electrode (second electrode) 22 is used in a later process, the illustration in FIG. 27 is omitted.

次に、外部リード２３をジュメット電極２１の端面の中心位置またはその近傍に接続（溶接）し、外部リード２４をジュメット電極２２の端面の中心位置またはその近傍に接続（圧着）する。この外部リード２３とジュメット電極２１との接続、および外部リード２４とジュメット電極２２との接続には、たとえばアーク溶接法またはスポット溶接法などを適用することができる。また、ジュメット電極２１、２２形成用のジュメット線の断面に外部リード２３（外部リード２４）を接続（溶接）した後に、ジュメット線を切断して、外部リード２３（外部リード２４）が接続（溶接）されたジュメット電極２１（ジュメット電極２２）を形成することもできる。なお、外部リード２４およびジュメット電極２２については、外部リード２３およびジュメット電極２１とほぼ同様の構造となるので、図２７中での図示は省略する。   Next, the external lead 23 is connected (welded) to the center position of the end face of the dumet electrode 21 or its vicinity, and the external lead 24 is connected (crimped) to the center position of the end face of the dumet electrode 22 or its vicinity. For example, an arc welding method or a spot welding method can be applied to the connection between the external lead 23 and the dumet electrode 21 and the connection between the external lead 24 and the dumet electrode 22. In addition, after connecting (welding) the external lead 23 (external lead 24) to the cross section of the jumet wire for forming the jumet electrodes 21, 22, the dumet wire is cut and the external lead 23 (external lead 24) is connected (welded). ) Formed dumet electrode 21 (jumet electrode 22) can also be formed. Note that the external lead 24 and the dumet electrode 22 have substantially the same structure as the external lead 23 and the dumet electrode 21, and are not shown in FIG.

次に、組立用治具２５を用いてガラス封止を行う。組立用治具２５の上面には、複数の円形の孔部２６が格子状に設けられている。孔部２６は、組立用治具２５の上面に形成されている。上記のように外部リード２３を接続したジュメット電極２１を、組立用治具２５の各孔部２６内に、ジュメット電極２１側を上に（外部リード２３側を下に）向けて挿入する。   Next, glass sealing is performed using the assembly jig 25. A plurality of circular holes 26 are provided in a lattice shape on the upper surface of the assembly jig 25. The hole 26 is formed on the upper surface of the assembly jig 25. The dumet electrode 21 to which the external lead 23 is connected as described above is inserted into each hole portion 26 of the assembly jig 25 with the jumet electrode 21 side facing up (the external lead 23 side facing down).

次に、ガラス封止体となるガラス管２７をジュメット電極２１を嵌め合わせる。   Next, the glass tube 27 to be a glass sealing body is fitted with the jumet electrode 21.

次に、図２８に示されるように、ガラス管２７内に、半導体チップ１５を投入する。これにより、半導体チップ１８が、ガラス管２７の孔内のジュメット電極２１上に配置される。この際、半導体チップ１８の主面（バンプ電極ＢＭＰ形成側の面）または裏面（裏面電極１７形成側の面）のいずれが上方を向いていもよい。   Next, as shown in FIG. 28, the semiconductor chip 15 is put into the glass tube 27. Thereby, the semiconductor chip 18 is disposed on the jumet electrode 21 in the hole of the glass tube 27. At this time, either the main surface (surface on the bump electrode BMP forming side) or the back surface (surface on the back electrode 17 forming side) of the semiconductor chip 18 may face upward.

次に、図２９に示すように、組立用治具２５の孔部２６内に、外部リード２４が接続されたジュメット電極２２を、ジュメット電極２２側を下に（外部リード２４側を上に）向けて挿入（投入）する。これにより、ジュメット電極２２はガラス管２７の孔内に嵌め合わされる。半導体チップ１７は、ジュメット電極２１、２２により挟まれる。そして、必要に応じて加圧器具（図示は省略）を用いてジュメット電極２２に対して荷重を加えることにより、半導体チップ１７に対してジュメット電極２１、２２を押圧した状態とする。   Next, as shown in FIG. 29, the jumet electrode 22 to which the external lead 24 is connected is placed in the hole 26 of the assembly jig 25 with the jumet electrode 22 side down (the external lead 24 side up). Insert (inject). Thereby, the jumet electrode 22 is fitted in the hole of the glass tube 27. The semiconductor chip 17 is sandwiched between dumet electrodes 21 and 22. Then, if necessary, a load is applied to the dumet electrode 22 using a pressurizing device (not shown), thereby pressing the dumet electrodes 21 and 22 against the semiconductor chip 17.

次に、ジュメット電極２１、２２、チップ１５およびガラス管２７がセットされた組立用治具２５をガラス封止用の加熱装置（図示は省略）に投入し、所定の温度で加熱する。これにより、ガラス管２７が溶融して、ガラス管２７がジュメット電極２１、２２の外周面に融着する。加熱の後、冷却されてガラス管２７が硬化してガラス封止体となる。これにより、各部材が固定され、図３０に示すようなダイオードのパッケージが製造される。ガラス封止体とジュメット電極２１、２３の外周とが接着されるので、ジュメット電極２１とジュメット電極２２との間に位置するチップ１５は気密封止される。製造されたパッケージは、組立用治具２５から取り出され、パッケージの極性を調べるための試験が行われ、パッケージのアノード側とカソード側とが判別され、必要に応じてマーキングが行われる。また、パッケージの配線基板への実装工程では、外部リード２３、２４が配線基板の配線パターンにはんだなどを介して接続される。   Next, the assembly jig 25 in which the jumet electrodes 21 and 22, the chip 15 and the glass tube 27 are set is put into a glass sealing heating device (not shown) and heated at a predetermined temperature. Thereby, the glass tube 27 is melted and the glass tube 27 is fused to the outer peripheral surfaces of the jumet electrodes 21 and 22. After heating, it is cooled and the glass tube 27 is cured to form a glass sealed body. Thereby, each member is fixed and a diode package as shown in FIG. 30 is manufactured. Since the glass sealing body and the outer circumferences of the dumet electrodes 21 and 23 are bonded, the chip 15 positioned between the dumet electrode 21 and the dumet electrode 22 is hermetically sealed. The manufactured package is taken out from the assembly jig 25, a test for examining the polarity of the package is performed, the anode side and the cathode side of the package are discriminated, and marking is performed as necessary. In the process of mounting the package on the wiring board, the external leads 23 and 24 are connected to the wiring pattern of the wiring board via solder or the like.

（実施の形態２）
本実施の形態２の半導体装置は、たとえばＬＣＤ（Liquid Crystal Display）ドライバである。前記実施の形態１においては、ダイオード素子が形成された半導体チップ１８におけるバンプ電極ＢＭＰをめっき法にて形成する場合について説明したが、本実施の形態２においては、ＬＣＤドライバが形成された半導体チップにおけるバンプ電極を前記実施の形態１で説明しためっき法と同様のめっき法で形成する場合について説明する。 (Embodiment 2)
The semiconductor device of the second embodiment is an LCD (Liquid Crystal Display) driver, for example. In the first embodiment, the case where the bump electrode BMP in the semiconductor chip 18 on which the diode element is formed is formed by the plating method has been described. However, in the second embodiment, the semiconductor chip on which the LCD driver is formed. A case where the bump electrode in FIG. 1 is formed by the same plating method as the plating method described in the first embodiment will be described.

図３１は、本実施の形態２のＬＣＤドライバが形成された半導体チップＣＨＰの全体平面図の一例を示したものである。   FIG. 31 shows an example of an overall plan view of the semiconductor chip CHP on which the LCD driver of the second embodiment is formed.

半導体チップＣＨＰは、たとえば細長い長方形状に形成された半導体基板３１を有しており、その主面には、たとえば液晶表示装置を駆動するＬＣＤドライバ回路が形成されている。このＬＣＤドライバ回路は、ＬＣＤのセルアレイの各画素に電圧を供給して液晶分子の向きを制御する機能を有しており、ゲート駆動回路３３、ソース駆動回路３４、液晶駆動回路３５、グラフィックＲＡＭ（Random Access Memory）３６および周辺回路３７を有している。半導体チップＣＨＰの外周近傍には、複数のパッドＰＤが半導体チップＣＨＰの外周に沿って所定の間隔毎に配置されている。これら複数のパッドＰＤは、半導体チップＣＨＰの素子や配線が配置されたアクティブ領域上に配置されている。これら複数のパッドＰＤの中には集積回路の構成に必要な集積回路用のパッドと、その他に集積回路の構成には必要とされないダミーパッドとが存在する。半導体チップＣＨＰの１つの長辺および２つの短辺近傍には、上記パッドＰＤが千鳥配置されている。この千鳥配置されている複数のパッドは、主としてゲート出力信号用およびソース出力信号用のパッドである。半導体チップＣＨＰの長辺の中央の千鳥配置された複数のパッドＰＤがソース出力信号用のパッドであり、半導体チップＣＨＰの長辺の両角近傍側および半導体チップＣＨＰの両短辺の千鳥配置された複数のパッドＰＤがゲート出力信号用のパッドである。このような千鳥配置により、半導体チップＣＨＰのサイズ増大を抑えつつ、多くの数を必要とするゲート出力信号やソース出力信号用のパッドを配置することができる。すなわち、チップサイズを縮小させ、かつパッド（ピン）数を増やすことができる。また、半導体チップＣＨＰの他方の長辺近傍に千鳥配置ではなく並んで配置された複数のパッドＰＤは、デジタル入力信号またはアナログ入力信号用のパッドである。また、半導体チップＣＨＰの四隅近傍には、平面寸法が相対的に大きなパッドＰＤが配置されている。この相対的に大きなパッドＰＤは、コーナーダミーパッドである。相対的に小さなパッドＰＤの平面寸法は、たとえば３５μｍ×５０μｍ程度である。また、相対的に大きなパッドＰＤ（コーナーダミーパッド）の平面寸法は、たとえば８０μｍ×８０μｍ程度である。また、パッドＰＤの隣接ピッチは、たとえば３０μｍ〜５０μｍ程度である。また、パッドＰＤの総数は、たとえば８００個程度である。   The semiconductor chip CHP has, for example, a semiconductor substrate 31 formed in an elongated rectangular shape, and an LCD driver circuit for driving, for example, a liquid crystal display device is formed on the main surface thereof. This LCD driver circuit has a function of controlling the orientation of liquid crystal molecules by supplying a voltage to each pixel of the cell array of the LCD, and includes a gate drive circuit 33, a source drive circuit 34, a liquid crystal drive circuit 35, a graphic RAM ( Random Access Memory) 36 and a peripheral circuit 37. In the vicinity of the outer periphery of the semiconductor chip CHP, a plurality of pads PD are arranged at predetermined intervals along the outer periphery of the semiconductor chip CHP. The plurality of pads PD are arranged on an active region in which elements and wirings of the semiconductor chip CHP are arranged. Among the plurality of pads PD, there are a pad for an integrated circuit necessary for the configuration of the integrated circuit and a dummy pad that is not required for the configuration of the integrated circuit. The pads PD are staggered in the vicinity of one long side and two short sides of the semiconductor chip CHP. The plurality of pads arranged in a staggered pattern are mainly gate output signal pads and source output signal pads. A plurality of pads PD arranged in a zigzag at the center of the long side of the semiconductor chip CHP are pads for source output signals, and are arranged in a staggered manner near both corners of the long side of the semiconductor chip CHP and on both short sides of the semiconductor chip CHP. A plurality of pads PD are gate output signal pads. With such a staggered arrangement, it is possible to arrange a large number of gate output signal and source output signal pads while suppressing an increase in the size of the semiconductor chip CHP. That is, the chip size can be reduced and the number of pads (pins) can be increased. In addition, the plurality of pads PD arranged side by side in the vicinity of the other long side of the semiconductor chip CHP are not digitally arranged but are pads for digital input signals or analog input signals. Also, pads PD having relatively large planar dimensions are arranged in the vicinity of the four corners of the semiconductor chip CHP. This relatively large pad PD is a corner dummy pad. The plane dimension of the relatively small pad PD is, for example, about 35 μm × 50 μm. The plane size of the relatively large pad PD (corner dummy pad) is, for example, about 80 μm × 80 μm. The adjacent pitch of the pad PD is, for example, about 30 μm to 50 μm. The total number of pads PD is, for example, about 800.

上記の半導体チップＣＨＰのパッドＰＤ上には、めっき法によってフェイスダウンボンディング用のバンプ電極が形成される。このバンプ電極は、たとえば前記実施の形態１で図５〜図２５（図９〜図１４は除く）を用いて説明した種々のめっき装置を用い、パッドＰＤが形成された段階で半導体基板３１ごと一括して形成される。   Bump electrodes for face-down bonding are formed on the pads PD of the semiconductor chip CHP by plating. For example, the bump electrodes are formed by using the various plating apparatuses described in the first embodiment with reference to FIGS. 5 to 25 (excluding FIGS. 9 to 14), and at the stage where the pads PD are formed, for each semiconductor substrate 31. It is formed in a lump.

次に、上記半導体チップＣＨＰの断面構造について、図３２および図３３を用いて説明する。   Next, a cross-sectional structure of the semiconductor chip CHP will be described with reference to FIGS. 32 and 33. FIG.

半導体基板３１は、たとえばｐ型の単結晶Ｓｉからなり、その主面のデバイス形成面には、分離部３２が形成され活性領域Ｌａおよびダミー活性領域Ｌｂが規定されている。分離部３２は、たとえばＬＯＣＯＳ（Local Oxidization of Silicon）法によって形成された酸化シリコン膜からなる。ただし、分離部３２を溝型（ＳＧＩ：Shallow Groove IsolationまたはＳＴＩ：Shallow Trench Isolation）の分離部３２で形成しても良い。   The semiconductor substrate 31 is made of, for example, p-type single crystal Si, and an isolation region 32 is formed on the main surface of the device forming surface to define an active region La and a dummy active region Lb. The isolation | separation part 32 consists of a silicon oxide film formed, for example by the LOCOS (Local Oxidization of Silicon) method. However, the separation part 32 may be formed of a groove type (SGI: Shallow Groove Isolation or STI: Shallow Trench Isolation) separation part 32.

図３２に示すパッドＰＤ１下層の基板１Ｓの分離部３２に囲まれた活性領域Ｌａには、たとえばｐｎ接合ダイオードＤが形成されている。このｐｎ接合ダイオードＤは、たとえば静電破壊防止用の保護ダイオードであり、半導体基板３１のｐ型ウエルＰＷＬとその上部のｎ型半導体領域３８とのｐｎ接合により形成されている。半導体基板３１の主面上には、たとえば酸化シリコン膜からなる絶縁膜ＩＳ１が形成されている。その上には、第１層配線Ｍ１が形成されている。第１層配線Ｍ１は、たとえばチタン、窒化チタン、アルミニウム（またはアルミニウム合金）および窒化チタンが下層から順に堆積される構成を有している。このアルミニウムまたはアルミニウム合金等の膜が主配線材料であり、最も厚く形成されている。第１層配線Ｍ１は、絶縁膜ＩＳ１に形成された平面円形状の複数のコンタクトホールＣＮＴを通じてｎ型半導体領域３８と、すなわち、ｐｎ接合ダイオードＤと接続されている。第１層配線Ｍ１は、たとえば酸化シリコン膜からなる絶縁膜ＩＳ２によって覆われている。この絶縁膜ＩＳ２上には、第２層配線Ｍ２が形成されている。第２層配線Ｍ２の材料構成は、上記第１層配線Ｍ１と同じである。第２層配線Ｍ２は、絶縁膜ＩＳ２に形成された平面円形状の複数のスルーホールＴＨ１を通じて第１層配線Ｍ１と電気的に接続されている。第２層配線Ｍ２は、たとえば酸化シリコン膜からなる絶縁膜ＩＳ３によって覆われている。その絶縁膜ＩＳ３上には、第３層配線Ｍ３が形成されている。第３層配線Ｍ３は、絶縁膜ＩＳ３に形成された平面円形状の複数のスルーホールＴＨ２を通じて第２層配線Ｍ２と電気的に接続されている。さらに、第３層配線Ｍ３は、表面保護用の絶縁膜ＩＳ４によってその大半が覆われているが、第３層配線Ｍ３の一部は絶縁膜ＩＳ４の一部に形成された平面長方形状の開口部３９から露出されている。この開口部３９から露出された第３層配線Ｍ３部分がパッドＰＤ１（ＰＤ）となっている。表面保護用の絶縁膜ＩＳ４は、たとえば酸化シリコン膜の単体膜、酸化シリコン膜上に窒化シリコン膜を積み重ねた構造を有する積層膜あるいは酸化シリコン膜上に窒化シリコン膜およびポリイミド膜を下層から順に積み重ねた構造を有する積層膜からなる。パッドＰＤ１（ＰＤ）は、開口部３９を通じて下地金属膜４０を介してバンプ電極（突起電極）４１と接合されている。下地金属膜４０は、バンプ電極４１とパッドＰＤや絶縁膜ＩＳ４との接着性を向上させる機能の他、バンプ電極４１の金属元素が第３層配線Ｍ３側に移動することや反対に第３層配線Ｍ３の金属元素がバンプ電極１１側に移動するのを抑制または防止するバリア機能を有する膜であり、たとえばチタンまたはチタンタングステン等のような高融点金属膜の単体膜やチタン膜上にニッケル膜および金を下層から順に積み重ねた構造を有する積層膜からなる。バンプ電極４１は、たとえばＡｕ（金）膜からなり、たとえばめっき法によって形成されている。   For example, a pn junction diode D is formed in the active region La surrounded by the isolation part 32 of the substrate 1S under the pad PD1 shown in FIG. The pn junction diode D is, for example, a protection diode for preventing electrostatic breakdown, and is formed by a pn junction between the p-type well PWL of the semiconductor substrate 31 and the n-type semiconductor region 38 thereabove. On the main surface of the semiconductor substrate 31, an insulating film IS1 made of, for example, a silicon oxide film is formed. A first layer wiring M1 is formed thereon. The first layer wiring M1 has a configuration in which, for example, titanium, titanium nitride, aluminum (or aluminum alloy), and titanium nitride are sequentially deposited from the lower layer. This film of aluminum or aluminum alloy is the main wiring material and is formed to be the thickest. The first layer wiring M1 is connected to the n-type semiconductor region 38, that is, the pn junction diode D through a plurality of planar circular contact holes CNT formed in the insulating film IS1. First layer wiring M1 is covered with an insulating film IS2 made of, for example, a silicon oxide film. On the insulating film IS2, a second layer wiring M2 is formed. The material configuration of the second layer wiring M2 is the same as that of the first layer wiring M1. The second layer wiring M2 is electrically connected to the first layer wiring M1 through a plurality of planar circular through holes TH1 formed in the insulating film IS2. Second-layer wiring M2 is covered with an insulating film IS3 made of, for example, a silicon oxide film. A third layer wiring M3 is formed on the insulating film IS3. The third layer wiring M3 is electrically connected to the second layer wiring M2 through a plurality of planar circular through holes TH2 formed in the insulating film IS3. Further, most of the third layer wiring M3 is covered with a surface protecting insulating film IS4, but a part of the third layer wiring M3 is a planar rectangular opening formed in a part of the insulating film IS4. The portion 39 is exposed. The portion of the third layer wiring M3 exposed from the opening 39 is a pad PD1 (PD). The insulating film IS4 for surface protection is, for example, a single film of a silicon oxide film, a laminated film having a structure in which a silicon nitride film is stacked on a silicon oxide film, or a silicon nitride film and a polyimide film stacked on a silicon oxide film in order from the lower layer. It consists of a laminated film having a different structure. The pad PD1 (PD) is bonded to the bump electrode (projection electrode) 41 through the opening 39 through the base metal film 40. In addition to the function of improving the adhesion between the bump electrode 41 and the pad PD or the insulating film IS4, the base metal film 40 moves the metal element of the bump electrode 41 to the third layer wiring M3 side, and conversely the third layer. It is a film having a barrier function for suppressing or preventing the metal element of the wiring M3 from moving to the bump electrode 11 side. For example, a single film of a refractory metal film such as titanium or titanium tungsten, or a nickel film on the titanium film And a laminated film having a structure in which gold is stacked in order from the lower layer. The bump electrode 41 is made of, for example, an Au (gold) film, and is formed by, for example, a plating method.

一方、図３３に示すダミー用のパッドＰＤ２（ＰＤ）下層の半導体基板３１には上記のようにダミー活性領域Ｌｂが形成されているが、そのダミー活性領域Ｌｂには、特に素子は形成されていない。もちろん、他のパッドＰＤと同様にダイオードや他の素子を形成したり、ｐ型ウエルやｎ型ウエル等を設けても良い。このダミー用のパッドＰＤ２下層の第２層配線Ｍ２と第１層配線Ｍ１とは複数のスルーホールＴＨ１を通じて電気的に接続されている。パッドＰＤ２は、ダミーなのでその下層の第２層配線Ｍ２と第１層配線Ｍ１とを電気的に接続する必要はないが、ダミー用のパッドＰＤ２に接合されるバンプ電極４１の天辺の高さを他のパッドＰＤに接合されるバンプ電極４１の天辺の高さにさらに近づけるために、パッドＰＤ２の下層にも複数のスルーホールＴＨ１が配置されている。   On the other hand, the dummy active region Lb is formed in the semiconductor substrate 31 below the dummy pad PD2 (PD) shown in FIG. 33 as described above, and no element is particularly formed in the dummy active region Lb. Absent. Of course, like other pads PD, diodes or other elements may be formed, or p-type wells, n-type wells, etc. may be provided. The second layer wiring M2 and the first layer wiring M1 below the dummy pad PD2 are electrically connected through a plurality of through holes TH1. Since the pad PD2 is a dummy, it is not necessary to electrically connect the second layer wiring M2 and the first layer wiring M1 below the pad PD2. A plurality of through holes TH1 are also arranged in the lower layer of the pad PD2 so as to be closer to the height of the top side of the bump electrode 41 bonded to the other pad PD.

次に、この半導体装置の製造工程の一例を説明する。まず、半導体ウエハ状の半導体基板３１の主面に、たとえばＬＯＣＯＳ法によって分離部３２を形成し、活性領域Ｌａおよびダミー活性領域Ｌｂを形成した後、分離部３２に囲まれた活性領域Ｌａに素子を形成する。ダミー用のパッドＰＤ２下のダミー活性領域Ｌｂには素子を形成しない。続いて、半導体基板３１の主面上に絶縁膜ＩＳ１をＣＶＤ（Chemical Vapor Deposition）法等によって堆積した後、絶縁膜ＩＳ１の所定の箇所に平面円形状のコンタクトホールＣＮＴをフォトリソグラフィ技術およびドライエッチング技術によって形成する。その後、その絶縁膜ＩＳ１上に、たとえば窒化チタン、チタン膜、アルミニウム膜および窒化チタン膜を下層から順にスパッタリング法等によって堆積した後、その積層金属膜をフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより第１層配線Ｍ１を形成する。次いで、同様に絶縁膜ＩＳ１上に絶縁膜ＩＳ２を堆積し、絶縁膜ＩＳ２にスルーホールＴＨ１を形成後、その絶縁膜ＩＳ２上に第１層配線Ｍ１と同様に第２層配線Ｍ２を形成する。続いて、同様に絶縁膜ＩＳ２上に絶縁膜ＩＳ３を堆積し、絶縁膜ＩＳ３にスルーホールＴＨ２を形成後、その絶縁膜ＩＳ３上に第１層配線Ｍ１と同様に第３層配線Ｍ３を形成する。その後、絶縁膜ＩＳ３上に表面保護用の絶縁膜ＩＳ４を堆積した後、絶縁膜ＩＳ４に、第３層配線Ｍ３の一部が露出される開口部３９を形成し、パッドＰＤを形成する。次いで、絶縁膜ＩＳ４上に、たとえばチタンまたはチタンタングステン等のような高融点金属膜の単体膜やチタン膜上にニッケル膜および金膜を下層から順に積み重ねた構造を有する積層膜からなる導体膜をスパッタリング法等によって堆積した後、その上にバンプ形成領域が露出され、それ以外が覆われるようなフォトレジストパターンを形成する。   Next, an example of the manufacturing process of this semiconductor device will be described. First, the isolation part 32 is formed on the main surface of the semiconductor substrate 31 in the form of a semiconductor wafer by, for example, the LOCOS method, the active region La and the dummy active region Lb are formed, and then an element is formed in the active region La surrounded by the isolation part 32 Form. No element is formed in the dummy active region Lb under the dummy pad PD2. Subsequently, an insulating film IS1 is deposited on the main surface of the semiconductor substrate 31 by a CVD (Chemical Vapor Deposition) method or the like, and then a planar circular contact hole CNT is formed at a predetermined position of the insulating film IS1 by photolithography and dry etching. Form by technology. After that, for example, a titanium nitride film, a titanium film, an aluminum film, and a titanium nitride film are sequentially deposited on the insulating film IS1 from the lower layer by sputtering or the like, and then the laminated metal film is patterned by a photolithography technique and a dry etching technique. Thus, the first layer wiring M1 is formed. Next, an insulating film IS2 is similarly deposited on the insulating film IS1, a through hole TH1 is formed in the insulating film IS2, and then a second layer wiring M2 is formed on the insulating film IS2 in the same manner as the first layer wiring M1. Subsequently, an insulating film IS3 is similarly deposited on the insulating film IS2, a through hole TH2 is formed in the insulating film IS3, and then a third layer wiring M3 is formed on the insulating film IS3 in the same manner as the first layer wiring M1. . Thereafter, an insulating film IS4 for surface protection is deposited on the insulating film IS3, and then an opening 39 in which a part of the third layer wiring M3 is exposed is formed in the insulating film IS4 to form a pad PD. Next, a conductor film made of a laminated film having a structure in which a nickel film and a gold film are stacked in order from the lower layer on the insulating film IS4, for example, a single film of a refractory metal film such as titanium or titanium tungsten or the like on the titanium film. After being deposited by sputtering or the like, a photoresist pattern is formed so that the bump formation region is exposed and the others are covered thereon.

次に、たとえば金からなるバンプ電極４１を形成する。前述したように、このバンプ電極４１は、前記実施の形態１で図５〜図２５（図９〜図１４は除く）を用いて説明した種々のめっき装置およびノンシアン系のめっき液を用い、フォトリソグラフィ技術によって開口部が設けられたフォトレジスト膜（マスキング膜）４２（図３４参照）をマスクとしてＡｕ膜を成膜することで形成することができる。   Next, bump electrodes 41 made of, for example, gold are formed. As described above, the bump electrode 41 is formed by using the various plating apparatuses and non-cyanide plating solutions described in the first embodiment with reference to FIGS. 5 to 25 (excluding FIGS. 9 to 14). It can be formed by depositing an Au film using a photoresist film (masking film) 42 (see FIG. 34) provided with an opening by lithography as a mask.

次に、フォトレジスト膜４２を除去し、さらに下地の導体膜をエッチング除去することにより、下地金属膜４０を形成する。その後、半導体基板３１を各半導体チップＣＨＰへと切断し、本実施の形態２の半導体装置を製造する。   Next, the photoresist film 42 is removed, and the underlying conductor film is removed by etching to form the underlying metal film 40. Thereafter, the semiconductor substrate 31 is cut into each semiconductor chip CHP, and the semiconductor device of the second embodiment is manufactured.

本実施の形態２においても、ノンシアン系めっき液を用いためっき法によりバンプ電極４１を形成した際に、前記実施の形態１におけるバンプ電極ＢＭＰ（図４参照）と同様に、バンプ電極４１の表面に凹形状のうねりおよび粗さが形成されてしまうことを防ぐことができる。一方で、そのようなうねりおよび粗さがバンプ電極４１の表面に形成されてしまった場合には、導電粒子４３を有する異方性導電シート４４を用いて半導体チップＣＨＰを実装基板４５へ実装する際（図３５参照）に、実装基板上に設けられた電極（第２電極）４６とバンプ電極４１との間で、バンプ電極４１と導電粒子４３とが接触する面積が小さくなってしまう虞がある。接触面積が小さくなってしまった場合には、バンプ電極４１と電極４６との電気的接続部では抵抗値が増加してしまうことが懸念される。しかしながら、本実施の形態２によれば、バンプ電極４１の表面に上記のうねりおよび粗さが発生することを防ぐことができるので、バンプ電極４１と導電粒子４３とが接触する面積を大きく確保することができる。すなわち、バンプ電極４１と電極４６との電気的接続部での抵抗値を低減することができる。   Also in the second embodiment, when the bump electrode 41 is formed by a plating method using a non-cyan plating solution, the surface of the bump electrode 41 is the same as the bump electrode BMP (see FIG. 4) in the first embodiment. It is possible to prevent the formation of concave waviness and roughness. On the other hand, when such waviness and roughness are formed on the surface of the bump electrode 41, the semiconductor chip CHP is mounted on the mounting substrate 45 using the anisotropic conductive sheet 44 having the conductive particles 43. At this time (see FIG. 35), there is a possibility that the area where the bump electrode 41 and the conductive particles 43 are in contact with each other is reduced between the electrode (second electrode) 46 provided on the mounting substrate and the bump electrode 41. is there. When the contact area becomes small, there is a concern that the resistance value increases at the electrical connection portion between the bump electrode 41 and the electrode 46. However, according to the second embodiment, it is possible to prevent the above-described undulation and roughness from occurring on the surface of the bump electrode 41, so that a large area where the bump electrode 41 and the conductive particles 43 are in contact is ensured. be able to. That is, the resistance value at the electrical connection portion between the bump electrode 41 and the electrode 46 can be reduced.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

たとえば、前記実施の形態１では、バンプ電極をノンシアン系のめっき液を用いためっき法により成膜したＡｇ膜から形成する場合について説明したが、ノンシアン系めっき液を用いためっき法により成膜したＡｕ膜、Ｃｕ（銅）膜、Ｐｂ（鉛）膜、またははんだ膜などから形成してもよい。   For example, in the first embodiment, the bump electrode is formed from an Ag film formed by a plating method using a non-cyan plating solution. However, the bump electrode is formed by a plating method using a non-cyan plating solution. You may form from Au film | membrane, Cu (copper) film | membrane, Pb (lead) film | membrane, or a solder film | membrane.

また、前記実施の形態では、バンプ電極をノンシアン系のめっき液を用いためっき法により形成する場合について説明したが、前記実施の形態で説明したノンシアン系のめっき液を用いためっき法による成膜技術は、たとえば半導体基板上に堆積した絶縁膜に配線形成用の溝部を形成し、その溝部に金属膜を埋め込むことで配線を形成する技術において、その金属膜を堆積する工程で用いることもできる。その場合には、配線の表面に、いわゆるディッシング（凹み）が発生してしまうことを防ぐことができる。   In the embodiment, the bump electrode is formed by a plating method using a non-cyan plating solution. However, the film formation by the plating method using the non-cyan plating solution described in the embodiment is performed. The technique can be used in a process of depositing a metal film in a technique of forming a wiring by forming a groove for forming a wiring in an insulating film deposited on a semiconductor substrate and embedding the metal film in the groove, for example. . In that case, it is possible to prevent so-called dishing (dents) from occurring on the surface of the wiring.

本発明の半導体装置の製造方法は、バンプ電極（突起電極）を有する半導体装置の製造工程に適用することができる。   The method for manufacturing a semiconductor device of the present invention can be applied to a manufacturing process of a semiconductor device having a bump electrode (projection electrode).

本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。It is principal part sectional drawing explaining the manufacturing method of the semiconductor device which is Embodiment 1 of this invention. 図１に続く半導体装置の製造工程中の要部断面図である。FIG. 2 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 1; 図２に続く半導体装置の製造工程中の要部断面図である。FIG. 3 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 2; 図３に続く半導体装置の製造工程中の要部断面図である。FIG. 4 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 3; 本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の説明図である。It is explanatory drawing of the plating apparatus used in the manufacturing process of the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態１の半導体装置の製造工程中に用いる浴槽式めっき装置の斜視図である。It is a perspective view of the bathtub type plating apparatus used during the manufacturing process of the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態１の半導体装置の製造工程中に用いる浴槽式めっき装置を上方から見たの平面図である。It is the top view which looked at the bathtub type plating apparatus used in the manufacturing process of the semiconductor device of Embodiment 1 of this invention from upper direction. 本発明の実施の形態１の半導体装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態１の半導体装置におけるバンプ電極の表面のうねりについて示す説明図である。It is explanatory drawing shown about the surface wave | undulation of the bump electrode in the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態１の半導体装置におけるバンプ電極の表面の粗さについて示す説明図である。It is explanatory drawing shown about the roughness of the surface of the bump electrode in the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態１の半導体装置におけるバンプ電極を形成する工程について説明する要部断面図である。It is principal part sectional drawing explaining the process of forming the bump electrode in the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態１の半導体装置の製造工程において、研磨をすることなく形成したバンプ電極の断面の説明図である。It is explanatory drawing of the cross section of the bump electrode formed without grinding | polishing in the manufacturing process of the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態１の半導体装置の製造工程において、研磨をしつつ形成したバンプ電極の断面の説明図である。It is explanatory drawing of the cross section of the bump electrode formed while grinding | polishing in the manufacturing process of the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態１の半導体装置の製造工程において、研磨をしつつ形成したバンプ電極の断面の説明図である。It is explanatory drawing of the cross section of the bump electrode formed while grinding | polishing in the manufacturing process of the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の要部斜視図である。It is a principal part perspective view of the plating apparatus used in the manufacturing process of the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の要部斜視図である。It is a principal part perspective view of the plating apparatus used in the manufacturing process of the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の要部斜視図である。It is a principal part perspective view of the plating apparatus used in the manufacturing process of the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の要部斜視図である。It is a principal part perspective view of the plating apparatus used in the manufacturing process of the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の要部斜視図である。It is a principal part perspective view of the plating apparatus used in the manufacturing process of the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の要部斜視図である。It is a principal part perspective view of the plating apparatus used in the manufacturing process of the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の要部斜視図である。It is a principal part perspective view of the plating apparatus used in the manufacturing process of the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の要部斜視図である。It is a principal part perspective view of the plating apparatus used in the manufacturing process of the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の要部斜視図である。It is a principal part perspective view of the plating apparatus used in the manufacturing process of the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の要部断面図である。It is principal part sectional drawing of the plating apparatus used in the manufacturing process of the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の要部断面図である。It is principal part sectional drawing of the plating apparatus used in the manufacturing process of the semiconductor device of Embodiment 1 of this invention. 図４に続く半導体装置の製造工程中の要部断面図である。FIG. 5 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 4; 本発明の実施の形態１の半導体装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor device of Embodiment 1 of this invention. 図２７に続く半導体装置の製造工程中の要部断面図である。FIG. 28 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 27; 図２８に続く半導体装置の製造工程中の要部断面図である。FIG. 29 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 28; 本発明の実施の形態１の半導体装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor device of Embodiment 1 of this invention. 本発明の実施の形態２の半導体装置の要部平面図である。It is a principal part top view of the semiconductor device of Embodiment 2 of this invention. 本発明の実施の形態２の半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device of Embodiment 2 of this invention. 本発明の実施の形態２の半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device of Embodiment 2 of this invention. 本発明の実施の形態２の半導体装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor device of Embodiment 2 of this invention. 本発明の実施の形態２の半導体装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor device of Embodiment 2 of this invention.

符号の説明Explanation of symbols

１ ｎ型高濃度基板（半導体ウエハ）
２ ｎ型低濃度層
３ 酸化シリコン膜
６ 開口部
７ ｐ型拡散層
９ 酸化膜
１０ 表面保護膜
１１ コンタクトホール
１２ 表面電極
１３ 表面最終保護膜
１７ 裏面電極
１８ 半導体チップ
２１ ジュメット電極
２２ ジュメット電極（第２電極）
２３、２４ 外部リード
２５ 組立用治具
２６、２６Ａ、２６Ｂ 孔部
２７ ガラス管
３１ 半導体基板（半導体ウエハ）
３２ 分離部
３３ ゲート駆動回路
３４ ソース駆動回路
３５ 液晶駆動回路
３６ グラフィックＲＡＭ
３７ 周辺回路
３８ ｎ型半導体領域
３９ 開口部
４０ 下地金属膜
４１ バンプ電極（突起電極）
４２ フォトレジスト膜（マスキング膜）
４３ 導電粒子
４４ 異方性導電シート
４５ 実装基板
４６ 電極（第２電極）
ＡＤＳ 吸着部材
ＢＭＰ バンプ電極（突起電極）
ＢＯＨ 吐出口
ＣＢＤ カーボン皿
ＣＨＰ 半導体チップ
ＣＮＴ コンタクトホール
Ｄ ｐｎ接合ダイオード
ＥＣＲ Ａｇ電極
ＨＬＤ、ＨＬＤ２ ホルダ
ＩＳ１、ＩＳ２、ＩＳ３、ＩＳ４ 絶縁膜
Ｌａ 活性領域
Ｌｂ ダミー領域
Ｍ１ 第１層配線
Ｍ２ 第２層配線
Ｍ３ 第３層配線
ＰＤ、ＰＤ１、ＰＤ２ パッド
ＰＤＳ ペデスタル
ＰＬＳ 研磨部材（研磨手段）
ＰＬＳ２、ＰＬＳ３ 研磨器具（研磨手段）
ＰＯＲ 多孔質部材
ＰＳ 電源
ＰＴＬ めっき液
ＰＷＬ ｐ型ウエル
ＳＴＧ ステージ
ＴＢ１ 浴槽
ＴＨ１、ＴＨ２ スルーホール
ＵＢＭ 金属膜 1 n-type high concentration substrate (semiconductor wafer)
2 n-type low concentration layer 3 silicon oxide film 6 opening 7 p-type diffusion layer 9 oxide film 10 surface protective film 11 contact hole 12 surface electrode 13 surface final protective film 17 back electrode 18 semiconductor chip 21 jumet electrode 22 jumet electrode (first electrode) 2 electrodes)
23, 24 External lead 25 Assembly jig 26, 26A, 26B Hole 27 Glass tube 31 Semiconductor substrate (semiconductor wafer)
32 Separation unit 33 Gate drive circuit 34 Source drive circuit 35 Liquid crystal drive circuit 36 Graphic RAM
37 Peripheral circuit 38 N-type semiconductor region 39 Opening 40 Base metal film 41 Bump electrode (projection electrode)
42 Photoresist film (masking film)
43 Conductive Particles 44 Anisotropic Conductive Sheet 45 Mounting Board 46 Electrode (Second Electrode)
ADS adsorption member BMP Bump electrode (projection electrode)
BOH Discharge port CBD Carbon dish CHP Semiconductor chip CNT Contact hole D pn junction diode ECR Ag electrode HLD, HLD2 Holder IS1, IS2, IS3, IS4 Insulating film La Active region Lb Dummy region M1 First layer wiring M2 Second layer wiring M3 First Three-layer wiring PD, PD1, PD2 Pad PDS Pedestal PLS Polishing member (polishing means)
PLS2, PLS3 Polishing tools (polishing means)
POR Porous member PS Power supply PTL Plating solution PWL P-type well STG Stage TB1 Bathtub TH1, TH2 Through hole UBM Metal film

Claims (3)

めっき法にて形成された突起電極を有する半導体装置の製造方法であって、
（ａ）半導体ウエハの主面にマスキング膜を形成し、前記マスキング膜に複数の開口部を形成する工程、
（ｂ）前記半導体ウエハの前記主面にノンシアン系のめっき液を供給しながら摩擦手段にて前記半導体ウエハの前記主面を擦りつつ、前記複数の開口部内から金属膜を成長させ、前記金属膜から複数の前記突起電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device having a protruding electrode formed by plating,
(A) forming a masking film on the main surface of the semiconductor wafer and forming a plurality of openings in the masking film;
(B) Growing a metal film from within the plurality of openings while rubbing the main surface of the semiconductor wafer with friction means while supplying a non-cyan plating solution to the main surface of the semiconductor wafer, A step of forming a plurality of protruding electrodes from
A method for manufacturing a semiconductor device, comprising: めっき法にて形成された突起電極を有する半導体装置の製造方法であって、
（ａ）半導体ウエハの主面にマスキング膜を形成し、前記マスキング膜に複数の開口部を形成する工程、
（ｂ）前記半導体ウエハの前記主面にノンシアン系のめっき液を供給しながら摩擦手段にて前記半導体ウエハの前記主面を擦りつつ、前記複数の開口部内から金属膜を成長させ、前記金属膜から複数の前記突起電極を形成する工程、
（ｃ）前記半導体ウエハを切断して個々の半導体チップへ分割した後に、前記突起電極を第２電極に接続する工程、
を含むことを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device having a protruding electrode formed by plating,
(A) forming a masking film on the main surface of the semiconductor wafer and forming a plurality of openings in the masking film;
(B) Growing a metal film from within the plurality of openings while rubbing the main surface of the semiconductor wafer with friction means while supplying a non-cyan plating solution to the main surface of the semiconductor wafer, A step of forming a plurality of protruding electrodes from
(C) cutting the semiconductor wafer and dividing it into individual semiconductor chips, and then connecting the protruding electrode to the second electrode;
A method for manufacturing a semiconductor device, comprising: めっき法にて形成された突起電極を有する半導体装置の製造方法であって、
（ａ）半導体ウエハの主面にマスキング膜を形成し、前記マスキング膜に複数の開口部を形成する工程、
（ｂ）前記半導体ウエハの前記主面にノンシアン系のめっき液を供給しながら摩擦手段にて前記半導体ウエハの前記主面を擦りつつ、前記複数の開口部内から金属膜を成長させ、前記金属膜から複数の前記突起電極を形成する工程、
を含み、
前記（ｂ）工程は、
（ｂ１）前記半導体ウエハの配置位置を固定した状態で、前記半導体ウエハの前記主面に前記めっき液を供給しつつ前記摩擦手段を動作させることで、前記摩擦手段にて前記半導体ウエハの前記主面を擦る工程、
（ｂ２）前記摩擦手段の配置位置を固定した状態で、前記半導体ウエハの前記主面に前記めっき液を供給しつつ前記半導体ウエハを動作させることで、前記摩擦手段にて前記半導体ウエハの前記主面を擦る工程、
（ｂ３）前記半導体ウエハの前記主面に前記めっき液を供給しつつ、前記半導体ウエハおよび前記摩擦手段の双方を動作させることで、前記摩擦手段にて前記半導体ウエハの前記主面を擦る工程、
のいずれかを含むことを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device having a protruding electrode formed by plating,
(A) forming a masking film on the main surface of the semiconductor wafer and forming a plurality of openings in the masking film;
(B) Growing a metal film from within the plurality of openings while rubbing the main surface of the semiconductor wafer with friction means while supplying a non-cyan plating solution to the main surface of the semiconductor wafer, A step of forming a plurality of protruding electrodes from
Including
The step (b)
(B1) The friction means is operated while supplying the plating solution to the main surface of the semiconductor wafer in a state where the arrangement position of the semiconductor wafer is fixed. Rubbing the surface,
(B2) By operating the semiconductor wafer while supplying the plating solution to the main surface of the semiconductor wafer in a state in which the arrangement position of the friction means is fixed, the friction means causes the main of the semiconductor wafer to move. Rubbing the surface,
(B3) rubbing the main surface of the semiconductor wafer with the friction means by operating both the semiconductor wafer and the friction means while supplying the plating solution to the main surface of the semiconductor wafer;
A method for manufacturing a semiconductor device, comprising:

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