JP2005347372A

JP2005347372A - Semiconductor device and manufacturing method therefor

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Publication number: JP2005347372A
Application number: JP2004162876A
Authority: JP
Inventors: Rie Miyata; 里江宮田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-06-01
Filing date: 2004-06-01
Publication date: 2005-12-15

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device for which the potential difference between a drain electrode and a source electrode is enlarged, to discharge a surge current flowing in through the drain electrode effectively out of the source electrode and base electrodes. <P>SOLUTION: The semiconductor device comprises a source/drain region 114 formed on a base board 101, a channel stopper region 104 formed under the source/drain region 114, a gate insulating film 107 formed on the base board 101, the source electrode, the drain electrode, the base electrodes which are separated from the source-drain region 114 via insulating materials, and an impurity region 121 which is formed at a level no deeper than the channel stopper region 104. This semiconductor device is capable of accumulating more holes on the source electrode side and raising a potential there, to provide a high-performance protective transistor that flows high-currents under a low drain voltage. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置及びその製造方法に関し、特に外部から入ってくるサージから内部回路を保護するための保護トランジスタを有する半導体装置及びその製造方法に関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a protection transistor for protecting an internal circuit from a surge coming from the outside and a manufacturing method thereof.

図１４（ａ）〜図１５（ｂ）は、従来の半導体装置の製造工程を示す断面図である。
まず、図１４（ａ）に示すように、濃度１×１０¹⁶/cm³のP型シリコン基板１上に、厚み４０ｎｍの酸化膜２、及び、厚み１２０nmの窒化膜３を順次形成する。その後、窒化膜３上にフォトレジスト４を形成した後、フォトレジスト４をマスクにしてドライエッチングにより窒化膜３をエッチングし、活性化領域に窒化膜３を残存させる。 FIG. 14A to FIG. 15B are cross-sectional views showing the manufacturing process of the conventional semiconductor device.
First, as shown in FIG. 14A, an oxide film 2 having a thickness of 40 nm and a nitride film 3 having a thickness of 120 nm are sequentially formed on a P-type silicon substrate 1 having a concentration of 1 × 10 ¹⁶ / cm ³ . Then, after forming a photoresist 4 on the nitride film 3, the nitride film 3 is etched by dry etching using the photoresist 4 as a mask to leave the nitride film 3 in the activated region.

次に、図１４（ｂ）に示すように、フォトレジスト４を除去した後、窒化膜３を酸化防止マスクにしてP型シリコン基板１を酸化することにより、厚み６００nmのロコス酸化膜５を形成し、窒化膜３を除去する。 Next, as shown in FIG. 14B, after removing the photoresist 4, the P-type silicon substrate 1 is oxidized using the nitride film 3 as an anti-oxidation mask to form a LOCOS oxide film 5 having a thickness of 600 nm. Then, the nitride film 3 is removed.

その後、図１４（ｃ）に示すように、しきい値制御層を形成するためのイオン注入を行い、次いでエネルギー１８０KeV、ドーズ量２×１０¹²/cm²でボロンを注入し、Ｐ型のチャンネルストッパ６を形成する。 Thereafter, as shown in FIG. 14C, ion implantation for forming a threshold control layer is performed, and then boron is implanted with an energy of 180 KeV and a dose of 2 × 10 ¹² / cm ² to form a P-type channel. A stopper 6 is formed.

続いて、図１５（ａ）に示すように、活性化領域（後に形成されるソース・ドレイン領域）に形成されたチャンネルストッパ６の不純物濃度を薄くする為、活性化領域のチャンネルストッパ領域に濃度ピークが来るように、かつ、ロコス酸化膜５下には注入されないようにエネルギーを設定してエネルギー２００KeVでリンを注入し、活性化領域のボロンイオンを打ち返し、不純物領域７（ｐ型）を形成する。この不純物領域７の不純物濃度はP型シリコン基板１の不純物濃度にほぼ等しいか、その１．５倍を超えない値に形成される。 Subsequently, as shown in FIG. 15A, in order to reduce the impurity concentration of the channel stopper 6 formed in the activation region (a source / drain region formed later), the concentration in the channel stopper region of the activation region is reduced. The energy is set so that the peak comes and it is not implanted under the LOCOS oxide film 5, phosphorus is implanted at an energy of 200 KeV, and boron ions in the activated region are repelled to form the impurity region 7 (p-type). To do. The impurity concentration of the impurity region 7 is formed to be approximately equal to the impurity concentration of the P-type silicon substrate 1 or not exceeding 1.5 times that.

その後、周知の技術によって、ゲート酸化膜８、多結晶シリコンゲート９、Ｎ型低濃度層１０、層間絶縁膜１１及び配線層１２を形成する。その結果、図１５（ｂ）に示すような構造のトランジスタが形成される。 Thereafter, a gate oxide film 8, a polycrystalline silicon gate 9, an N-type low concentration layer 10, an interlayer insulating film 11 and a wiring layer 12 are formed by a known technique. As a result, a transistor having a structure as shown in FIG. 15B is formed.

図１５（ｃ）は、図１５（ｂ）に示すＮ型低濃度層１０の深さ方向の不純物分布図である。 FIG. 15C is an impurity distribution diagram in the depth direction of the N-type low concentration layer 10 shown in FIG.

この従来方法によると、図１５（ｃ）に示すように、Ｎ型低濃度層１０直下のＰ型チャンネルストッパ層６の不純物濃度をリン注入による打ち返しにより薄めることが出来るため、トランジスタの基板電位効果が低減化され、ジャンクション容量も抑えることが出来る。 According to this conventional method, as shown in FIG. 15C, the impurity concentration of the P-type channel stopper layer 6 immediately below the N-type low-concentration layer 10 can be reduced by reversion by phosphorus implantation. Can be reduced and the junction capacity can be reduced.

なお、この出願に関する先行技術文献情報としては、例えば、特許文献１が知られている。
特開平７−１７６６０９号公報（段落番号［００１１］〜［００１６］） As prior art document information relating to this application, for example, Patent Document 1 is known.
JP 7-176609 A (paragraph numbers [0011] to [0016])

しかし、従来の構造に基づいて保護トランジスタとなるＮ型ＭＩＳトランジスタを有する半導体装置を設計すると、図１３に示すような構造となる。具体的には、図１３に示す半導体装置は、基板２０１表面に選択的にＳＴＩ２０２を有し、基板２０１内部であってＳＴＩ２０２底部に隣接するチャネルストッパ２０４を備え、チャネルストッパ２０４より浅い位置で基板２０１の表面付近に低濃度ソース・ドレイン領域２１０、ポケット領域２１１、高濃度ソース・ドレイン領域２１４を備えている。また基板２０１上にはゲート酸化膜２０７、ポリシリコンゲート２０８、サイドウォール２１２からなるトランジスタを有し、層間絶縁膜２１９内電極２２２と各ソース、ドレイン、高濃度領域２１６を接続する基板コンタクト２１８を備えている。 However, when a semiconductor device having an N-type MIS transistor serving as a protection transistor is designed based on the conventional structure, the structure shown in FIG. 13 is obtained. Specifically, the semiconductor device illustrated in FIG. 13 has the STI 202 selectively on the surface of the substrate 201, includes a channel stopper 204 inside the substrate 201 and adjacent to the bottom of the STI 202, and is located at a position shallower than the channel stopper 204. A low concentration source / drain region 210, a pocket region 211, and a high concentration source / drain region 214 are provided near the surface of 201. A substrate contact 218 is provided on the substrate 201. The transistor includes a gate oxide film 207, a polysilicon gate 208, and a sidewall 212. I have.

ここで、ドレイン電極側の注入不純物濃度とソース電極側の注入不純物濃度では特に大きな差が存在しない。また、基板電極はドレイン電極から距離が離れた位置に存在するため、基板電極下の基板表面に高濃度不純物層を有していても、基板内を流れる電流の抵抗を充分下げることが出来ず、電流がスムーズに流れにくい。 Here, there is no significant difference between the implanted impurity concentration on the drain electrode side and the implanted impurity concentration on the source electrode side. In addition, since the substrate electrode is located at a distance from the drain electrode, the resistance of the current flowing through the substrate cannot be lowered sufficiently even if the substrate surface has a high concentration impurity layer under the substrate electrode. , Current is difficult to flow smoothly.

従って、ドレイン電極から基板電極へ電流が流れることによってトランジスタがバイポーラ動作を起こした時においても、ソース電極側の抵抗値はドレイン電極側の抵抗値と大きな差がないため、ドレイン電極側へ流れる電流量を充分増加させることが出来ない。よって、静電破壊に対する保護トランジスタとしての能力が低下してしまうという問題がある。 Therefore, even when the transistor performs a bipolar operation due to current flowing from the drain electrode to the substrate electrode, the resistance value on the source electrode side is not significantly different from the resistance value on the drain electrode side. The amount cannot be increased sufficiently. Therefore, there is a problem that the capability as a protection transistor against electrostatic breakdown is reduced.

そこで、本発明では、ソース電極側、もしくはＳＴＩ下の基板内部に高濃度層を形成することにより、ドレイン電極とソース電極の間の電位差を拡大する、もしくは基板電極側への電流もより流れやすくすることにより、ドレイン電極から流入したサージ電流をより効率よくソース電極および基板電極から放出する半導体装置及びその製造方法を提供することを目的とする。 Therefore, in the present invention, by forming a high-concentration layer on the source electrode side or inside the substrate under the STI, the potential difference between the drain electrode and the source electrode is expanded, or the current to the substrate electrode side is more likely to flow. Accordingly, an object of the present invention is to provide a semiconductor device and a method for manufacturing the semiconductor device that can more efficiently discharge the surge current flowing from the drain electrode from the source electrode and the substrate electrode.

上記課題を解決するために、基板上に選択的に形成された反対導電型のソース・ドレイン領域と、ソース領域とドレイン領域の間の領域上に形成されたゲート絶縁膜と、ソース・ドレイン領域上にそれぞれ形成されたソース電極、ドレイン電極と、ソース電極、前記ドレイン電極とは絶縁体によって分離された前記半導体基板上にある基板電極と、ソース・ドレイン領域下で絶縁体の底部、もしくは前記底部より深い位置に不純物濃度ピークを有するチャネルストッパ領域とを備え、少なくともソース電極下の基板内において、チャネルストッパ領域のピーク濃度位置より浅い位置がピーク濃度になるように、もしくは隣接する深さにピーク濃度を有する不純物領域を備えることを特徴とする半導体装置を提供する。 In order to solve the above problems, a source / drain region of opposite conductivity type selectively formed on a substrate, a gate insulating film formed on a region between the source region and the drain region, and a source / drain region A source electrode, a drain electrode formed on the substrate, a source electrode, a substrate electrode on the semiconductor substrate separated from the drain electrode by an insulator, and a bottom portion of the insulator under the source / drain region; or A channel stopper region having an impurity concentration peak at a position deeper than the bottom, and at least in the substrate under the source electrode, a position shallower than the peak concentration position of the channel stopper region has a peak concentration, or an adjacent depth. Provided is a semiconductor device including an impurity region having a peak concentration.

その結果、比較的平坦な濃度ピークを有す不純物領域を形成することにより、高濃度ソース領域の電位を上昇させることが可能となり、同じ電圧のサージが印加された場合であっても、より大きな電流が高濃度ソース領域に流れやすくなる。 As a result, by forming an impurity region having a relatively flat concentration peak, the potential of the high concentration source region can be increased, and even when a surge of the same voltage is applied, It becomes easy for current to flow to the high concentration source region.

従って、ドレインの高電界集中領域の熱の発生を抑制し、高性能の保護トランジスタを提供することが出来る。 Therefore, the generation of heat in the high electric field concentration region of the drain can be suppressed, and a high-performance protection transistor can be provided.

本発明によると、ソース領域より深い位置で、かつチャネルストッパ層より浅い位置に比較的平坦な濃度ピークを有する不純物領域を形成することにより、高濃度ソース領域の電位を上昇させることが可能となり、同じ電圧のサージが印加された場合であっても、より大きな電流が高濃度ソース領域に流れやすくなる。従って、基板電極となる高濃度基板領域へリークする電流を抑制することが出来、高電流を低ドレイン電圧で流すことが可能になる。つまり、同じ電圧がかかっても、流れる電流の量を多くすることが出来、高性能の保護トランジスタを提供することが出来る。 According to the present invention, by forming the impurity region having a relatively flat concentration peak at a position deeper than the source region and shallower than the channel stopper layer, the potential of the high concentration source region can be increased, Even when surges of the same voltage are applied, a larger current is likely to flow to the high concentration source region. Therefore, it is possible to suppress a current leaking to the high concentration substrate region serving as the substrate electrode, and to allow a high current to flow with a low drain voltage. That is, even when the same voltage is applied, the amount of flowing current can be increased, and a high-performance protection transistor can be provided.

加えて、高濃度ソース領域に流れる電流よりも高濃度基板領域へ流れる電流の方が小さくなることにより、保護トランジスタ内部を流れる電流量は低下するため、基板内部で発生する熱量を抑制することが出来る。その結果、シリコン基板が溶解するなど不具合の発生を抑制し、高性能な保護トランジスタを形成することが出来る。 In addition, since the current flowing to the high concentration substrate region is smaller than the current flowing to the high concentration source region, the amount of current flowing through the protection transistor is reduced, so that the amount of heat generated inside the substrate can be suppressed. I can do it. As a result, it is possible to suppress the occurrence of problems such as melting of the silicon substrate and to form a high-performance protection transistor.

本発明の実施形態について図面を参照しながら説明する。 Embodiments of the present invention will be described with reference to the drawings.

（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の製造方法について説明する。図１（ａ）〜図２（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態では、前記不純物領域は、前記ソース電極と前記ドレイン電極と前記基板電極下の前記基板内であって、前記ソース・ドレイン領域と前記チャンネルストッパ領域の間に形成されていることに特徴がある。 (First embodiment)
A method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described. FIG. 1A to FIG. 2D are cross-sectional views showing a manufacturing process of a semiconductor device according to the first embodiment of the present invention. In this embodiment, the impurity region is formed in the substrate under the source electrode, the drain electrode, and the substrate electrode, and is formed between the source / drain region and the channel stopper region. There is.

まず、図１（ａ）に示す工程で、P型半導体基板１０１内に、活性領域を囲む深さ300nmのSTI１０２を形成する。このＳＴＩ１０２によって、Ｎ型ＭＯＳトランジスタ形成領域ＲＴｎと基板コンタクト領域Ｒｓｕｂに区画される。 First, in the process shown in FIG. 1A, an STI 102 having a depth of 300 nm surrounding the active region is formed in the P-type semiconductor substrate 101. The STI 102 divides the n-type MOS transistor formation region RTn and the substrate contact region Rsub.

次に、図１（ｂ）に示す工程で、半導体基板１０１に、しきい値制御注入によるＰ型のしきい値制御層１０３、チャンネルストッパ注入によるＰ型の下部チャンネルストッパ１０４、ウェル注入によるｐ型のウェル層１０５を形成する。このとき、しきい値制御層１０３は、Ｐ型不純物であるボロンイオンをイオン注入し、半導体基板１０１における活性領域の表面部に形成する。また、下部チャンネルストッパ層１０４は、P型不純物であるボロンイオンを加速電圧１２０keV、ドーズ量６×１０¹²ａｔｏｍｓ・cm^-2、注入角度７°、の注入条件でイオン注入して、しきい値制御層１０３よりも深く半導体基板１０１におけるＳＴＩ１０２の底面付近の深さ位置がピーク濃度になるように形成する。また、ウェル層１０５は、Ｐ型不純物であるボロンイオンをイオン注入し、下部チャネルストッパ層１０４よりも深く半導体基板１０１におけるＳＴＩ１０２の底面よりも深い位置がピーク濃度になるように形成する。 Next, in the step shown in FIG. 1B, a P-type threshold control layer 103 by threshold control implantation, a P-type lower channel stopper 104 by channel stopper implantation, and a p by well implantation are formed on the semiconductor substrate 101. A mold well layer 105 is formed. At this time, the threshold control layer 103 is formed on the surface portion of the active region in the semiconductor substrate 101 by implanting boron ions which are P-type impurities. The lower channel stopper layer 104 is formed by ion-implanting boron ions, which are P-type impurities, under an implantation condition of an acceleration voltage of 120 keV, a dose of 6 × 10 ¹² atoms · cm ⁻² , and an implantation angle of 7 °, It is formed so that the depth position near the bottom surface of the STI 102 in the semiconductor substrate 101 is deeper than the control layer 103 and has a peak concentration. The well layer 105 is formed by implanting boron ions, which are P-type impurities, so that the peak concentration is deeper than the lower channel stopper layer 104 and deeper than the bottom surface of the STI 102 in the semiconductor substrate 101.

その後、図１（ｃ）に示す工程で、半導体基板１０１にＰ型不純物であるボロンイオンを加速電圧が１００〜１１５ＫeV、ドーズ量が６〜８×１０¹²cm^-2、注入角度７°の注入条件でイオン注入してＰ型の上部チャネルストッパ層１０６を形成する。この上部チャネルストッパ層１０６は、下部チャネルストッパ層１０４の上部に隣接するように、下部チャネルストッパ層１０４のピーク濃度位置より浅い位置がピーク濃度になるように形成する。これにより、比較的平坦な濃度ピークを有する下部チャネルストッパ層１０４及び上部チャネルストッパ層１０６からなるチャネルストッパ領域１２１を形成することが出来る。このとき、上部チャネルストッパ層１０６のピーク濃度は、下部チャネルストッパ層１０４のピーク濃度と同濃度以上にすることが望ましく、チャネルストッパ領域１２１としてのピーク濃度が下部チャネルストッパ層１０４のピーク濃度とソース・ドレイン領域との間にあってもよい。 Thereafter, in the step shown in FIG. 1C, boron ions, which are P-type impurities, are implanted into the semiconductor substrate 101 at an acceleration voltage of 100 to 115 KeV, a dose of 6 to 8 × 10 ¹² cm ⁻² , and an implantation angle of 7 °. P-type upper channel stopper layer 106 is formed by ion implantation under conditions. The upper channel stopper layer 106 is formed so as to be adjacent to the upper portion of the lower channel stopper layer 104 so that the peak concentration is shallower than the peak concentration position of the lower channel stopper layer 104. Thereby, the channel stopper region 121 composed of the lower channel stopper layer 104 and the upper channel stopper layer 106 having a relatively flat concentration peak can be formed. At this time, the peak concentration of the upper channel stopper layer 106 is preferably equal to or higher than the peak concentration of the lower channel stopper layer 104, and the peak concentration as the channel stopper region 121 is the same as the peak concentration of the lower channel stopper layer 104 and the source. -It may be between the drain region.

続いて、図１（ｄ）に示す工程で、半導体基板１０１上に厚さ７．５ｎｍの熱酸化膜を形成した後、熱酸化膜上に暑さ１８０ｎｍのポリシリコン膜を形成する。その後、リソグラフィー工程及びドライエッチング工程により、ポリシリコン膜及び熱酸化膜をパターニングして、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎの活性領域上に、ゲート絶縁膜１０７及びゲート電極１０８を形成する。 1D, after forming a 7.5 nm thick thermal oxide film on the semiconductor substrate 101, a 180 nm heat polysilicon film is formed on the thermal oxide film. Thereafter, the polysilicon film and the thermal oxide film are patterned by a lithography process and a dry etching process to form a gate insulating film 107 and a gate electrode 108 on the active region of the N-type MIS transistor formation region RTn.

次に、図２（ａ）に示す工程で、半導体基板１０１上に、基板コンタクト領域Ｒｓｕｂを覆い、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎに開口部を有するフォトレジスト膜１０９をリソグラフィー工程により形成する。その後、フォトレジスト膜１０９及びポリシリコンゲート１０８をマスクとして、半導体基板１０１にＮ型の低濃度ソース・ドレイン領域１１０を形成する。さらに、同一マスクを用いて、半導体基板１０１にＰｇａｔａ不純物であるリンイオン（Ｐ⁺）を、加速電圧３０ｋｅＶ、ドーズ量１．５×１０¹³atoms・cm^-2、注入角度２５°の注入条件で４回転の斜めイオン注入してＮ型の低濃度ソース・ドレイン領域１１０を形成する。さらに、同一マスクを用いて、半導体基板１０１にＰｇａｔａ不純物であるボロンイオン（Ｂ⁺）又はフッ化ボロンイオン（ＢＦ²⁺）を、加速電圧２５ｋｅＶ、ドーズ量３．０×１０¹²atoms・cm^-2、注入角度２５°の注入条件で４回転の斜めイオン注入してＰ型のポケット領域１１１を形成する。このとき、ポケット領域１１１は、ゲート電極１０８下部のチャネル領域に向かって突出するように、低濃度ソース・ドレイン領域１１０の側部下方に隣接して形成する。なお、図２（ａ）〜（ｄ）においては、図面を簡単化するために、しきい値制御層１０３及びウェル層１０５の図示は省略してある。 Next, in the step shown in FIG. 2A, a photoresist film 109 that covers the substrate contact region Rsub and has an opening in the N-type MIS transistor formation region RTn is formed on the semiconductor substrate 101 by a lithography process. Thereafter, N-type low-concentration source / drain regions 110 are formed in the semiconductor substrate 101 using the photoresist film 109 and the polysilicon gate 108 as a mask. Further, using the same mask, phosphorus ions (P ⁺ ), which are Pgata impurities, are implanted into the semiconductor substrate 101 under the implantation conditions of an acceleration voltage of 30 keV, a dose of 1.5 × 10 ¹³ atoms · cm ⁻² , and an implantation angle of 25 °. N-type low-concentration source / drain regions 110 are formed by rotating oblique ion implantation. Further, using the same mask, boron ions (B ⁺ ) or boron fluoride ions (BF ²⁺ ) that are Pgata impurities are applied to the semiconductor substrate 101 with an acceleration voltage of 25 keV and a dose of 3.0 × 10 ¹² atoms · cm ^{−. 2.} P-type pocket region 111 is formed by implanting four times of oblique ions under an implantation condition of an implantation angle of 25 °. At this time, the pocket region 111 is formed adjacent to the lower side of the low-concentration source / drain region 110 so as to protrude toward the channel region below the gate electrode 108. In FIGS. 2A to 2D, the threshold control layer 103 and the well layer 105 are not shown to simplify the drawing.

次に、図２（ｂ）に示す工程で、フォトレジスト膜１０９を除去した後、基板上の全面に厚さ約８０nmのシリコン酸化膜を堆積した後、異方性エッチング（ドライエッチング）によりシリコン酸化膜をエッチバックして、ゲート電極１０８の側面上に絶縁性サイドウォール膜１１２を形成する。その後、基板上に、基板コンタクト形成領域Ｒｓｕｂを覆い、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎに開口部を有するフォトレジスト膜１１３をリソグラフィー工程により形成する。そして、フォトレジスト膜１１３をリソグラフィー工程により形成する。そして、フォトレジスト膜１１３、ゲート電極１０８、絶縁性サイドウォール１１２をマスクとして、半導体基板１０１にｎ型不純物である砒素イオン（As⁺）を、加速電圧が５０keV、ドーズ量が６×１０¹⁵atms・cm^-2の注入条件でイオン注入して、高濃度ドレイン領域１１４ａ及び高濃度ソース領域１１４ｂからなるＮ型の高濃度ソース・ドレイン領域１１４を形成する。このとき、高濃度ソース・ドレイン領域１１４は、低濃度ソース・ドレイン領域１１０よりも拡散深さの深く形成することが出来る。 Next, in the step shown in FIG. 2B, after removing the photoresist film 109, a silicon oxide film having a thickness of about 80 nm is deposited on the entire surface of the substrate, and then silicon is formed by anisotropic etching (dry etching). The oxide film is etched back to form an insulating sidewall film 112 on the side surface of the gate electrode 108. Thereafter, a photoresist film 113 that covers the substrate contact formation region Rsub and has an opening in the N-type MIS transistor formation region RTn is formed on the substrate by a lithography process. Then, a photoresist film 113 is formed by a lithography process. Then, using the photoresist film 113, the gate electrode 108, and the insulating sidewall 112 as a mask, arsenic ions (As ⁺ ) that are n-type impurities are applied to the semiconductor substrate 101 with an acceleration voltage of 50 keV and a dose of 6 × 10 ¹⁵ atms. Ions are implanted under the condition of cm ⁻² to form an N-type high concentration source / drain region 114 composed of the high concentration drain region 114a and the high concentration source region 114b. At this time, the high concentration source / drain region 114 can be formed deeper than the low concentration source / drain region 110.

その後、図２（ｃ）に示す工程で、フォトレジスト膜１１３を除去した後、基板上に、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎを覆い、基板コンタクト領域Ｒｓｕｂに開口部を有するフォトレジスト膜１１５をリソグラフィー工程により形成する。続いて、フォトレジスト膜１１５をマスクとして、Ｐ型不純物であるボロンイオン（B⁺）を、加速電圧が５keV、ドーズ量が約７．５×１０¹⁴atms・cm^-2の条件で４回転のイオン注入をして、基板コンタクト領域Ｒｓｕｂの半導体基板１０１の表面部に電位を制御する為のP型の高濃度領域１１６を形成する。 2C, after removing the photoresist film 113, lithography is performed on the photoresist film 115 which covers the N-type MIS transistor formation region RTn on the substrate and has an opening in the substrate contact region Rsub. It is formed by a process. Subsequently, using the photoresist film 115 as a mask, boron ions (B ⁺ ), which are P-type impurities, are rotated four times under the conditions of an acceleration voltage of 5 keV and a dose of about 7.5 × 10 ¹⁴ atms · cm ⁻² . Ion implantation is performed to form a P-type high concentration region 116 for controlling the potential in the surface portion of the semiconductor substrate 101 in the substrate contact region Rsub.

次に、図２（ｄ）に示す工程で、半導体基板１０１に熱処理を施して半導体基板１０１内に注入された各不純物の活性化を行う。その後、周知の技術を用いて、高濃度ソース・ドレイン領域１１４、高濃度基板領域１１６及びゲート電極１０８の表面に、それぞれシリサイド領域１１７を形成する。そして、基板上に全面に層間絶縁膜１１９を形成した後、層間絶縁膜１１９に高濃度ソース・ドレイン領域１１４、高濃度基板領域１１６及びゲート電極１０８のシリサイド領域１１７に到達する各コンタクトプラグ１１８を形成し、層間絶縁膜１１９上に各コンタクトプラグ１１８に接続される配線１２２を形成する。これにより、図２（ｄ）に示す構造を有する保護トランジスタとなるＮ型ＭＩＳトランジスタを有する半導体装置を得ることが出来る。 Next, in the step shown in FIG. 2D, the semiconductor substrate 101 is subjected to heat treatment to activate each impurity implanted into the semiconductor substrate 101. Thereafter, silicide regions 117 are formed on the surfaces of the high-concentration source / drain region 114, the high-concentration substrate region 116, and the gate electrode 108, respectively, using a known technique. Then, after an interlayer insulating film 119 is formed on the entire surface of the substrate, each contact plug 118 reaching the high concentration source / drain region 114, the high concentration substrate region 116 and the silicide region 117 of the gate electrode 108 is formed on the interlayer insulating film 119. Then, a wiring 122 connected to each contact plug 118 is formed on the interlayer insulating film 119. Thereby, a semiconductor device having an N-type MIS transistor serving as a protection transistor having the structure shown in FIG. 2D can be obtained.

次に、本実施形態における不純物分布について図３を用いて説明する。 Next, the impurity distribution in this embodiment will be described with reference to FIG.

図３（ａ）は、図２（ｄ）に示す半導体装置のソース領域であるＡ−Ａ箇所の深さ方向における不純物分布を示す図であり、図３（ｂ）は図２（ｄ）に示す半導体装置のＳＴＩ領域であるＢ−Ｂ箇所の深さ方向における不純物分布を示す図である。 FIG. 3A is a diagram showing the impurity distribution in the depth direction of the AA portion which is the source region of the semiconductor device shown in FIG. 2D, and FIG. It is a figure which shows the impurity distribution in the depth direction of the BB location which is a STI area | region of the semiconductor device shown.

本実施形態によれば、高濃度ソース領域１１４ｂの下方には、図３（ａ）に示すように、下部チャネルストッパ層１０４と、下部チャネルストッパ層１０４の上部に隣接し、且つ、下部チャネルストッパ層１０４のピーク濃度位置より浅い位置がピーク濃度になるように形成された上部チャネルストッパ層１０６とからなる、比較的平坦な濃度ピークを有するチャネルストッパ領域１２１が形成されている。これに対して、ＳＴＩ領域１０２の下方には、図３（ｂ）に示すように、ＳＴＩ領域の底面付近に濃度ピークを有する下部チャネルストッパ層１０４の一部からなるチャネルストッパ領域１２１ａが形成されている。 According to the present embodiment, below the high concentration source region 114b, as shown in FIG. 3A, the lower channel stopper layer 104 is adjacent to the upper portion of the lower channel stopper layer 104 and the lower channel stopper layer. A channel stopper region 121 having a relatively flat concentration peak is formed, which is composed of the upper channel stopper layer 106 formed so that a position shallower than the peak concentration position of the layer 104 has a peak concentration. In contrast, as shown in FIG. 3B, a channel stopper region 121a composed of a part of the lower channel stopper layer 104 having a concentration peak near the bottom surface of the STI region is formed below the STI region 102. ing.

次に、図２（ｄ）に示すようなＮ型ＭＩＳトランジスタからなる保護トランジスタを有する半導体装置におけるサージ印加時の動作について説明する。 Next, an operation at the time of applying a surge in a semiconductor device having a protection transistor composed of an N-type MIS transistor as shown in FIG.

外部から正サージが配線１２２及びコンタクトプラグ１１８を通じて高濃度ドレイン領域１１４ａに印加された場合、高濃度ドレイン領域１１４ａと基板（チャネルストッパ領域１２１）の接合部分でインパクトイオン化現象が起こり、ホールが充分発生すると、寄生バイポーラ動作によりチャネルストッパ領域１２１を通じて高濃度ソース領域１１４ｂへ電流が流れる。このとき、チャネルストッパ領域１２１を通じて流れるホールは、基板電極に接続されている高濃度基板領域１１６方向に流れる傾向よりも高濃度ソース領域１１４ｂ方向へ流れる傾向の方が強くなる。 When a positive surge is applied from the outside to the high concentration drain region 114a through the wiring 122 and the contact plug 118, impact ionization occurs at the junction between the high concentration drain region 114a and the substrate (channel stopper region 121), and holes are sufficiently generated. Then, current flows to the high concentration source region 114b through the channel stopper region 121 by the parasitic bipolar operation. At this time, the hole flowing through the channel stopper region 121 tends to flow in the direction of the high concentration source region 114b rather than the direction of flowing in the direction of the high concentration substrate region 116 connected to the substrate electrode.

これは、図３（ａ）に示すように、高濃度ソース領域１１４ｂ直下に形成されるチャネルストッパ領域１２１には、下部チャネルストッパ層１０４の上に、下部チャネルストッパ層１０４のピーク濃度と同じ、もしくはそれ以上の高濃度なピーク濃度を有する上部チャネルストッパ層１０６が形成されており、電気的な抵抗が小さくなっている。これに対して、高濃度基板領域１１６に電気的に通じるＳＴＩ領域１０２直下に形成されるチャネルストッパ領域１２１ａには、図３（ｂ）に示すように、下部チャネルストッパ層１２１ａには、図３（ｂ）に示すように、下部チャネルストッパ層１０４の一部が形成されているだけで、上部チャネルストッパ層１０６は形成されておらず、高濃度ソース領域１１４ｂ直下のチャネルストッパ領域１２１に比べて、電気的な抵抗が大きくなっている。 As shown in FIG. 3A, the channel stopper region 121 formed immediately below the high concentration source region 114b has the same peak concentration as that of the lower channel stopper layer 104 on the lower channel stopper layer 104. Alternatively, the upper channel stopper layer 106 having a higher peak concentration than that is formed, and the electrical resistance is reduced. On the other hand, as shown in FIG. 3B, the channel stopper region 121a formed immediately below the STI region 102 electrically connected to the high concentration substrate region 116 has the lower channel stopper layer 121a shown in FIG. As shown in (b), only a part of the lower channel stopper layer 104 is formed, and the upper channel stopper layer 106 is not formed. Compared to the channel stopper region 121 immediately below the high-concentration source region 114b. The electrical resistance is getting bigger.

従って、高濃度ソース領域１１４ｂの下により多くのホールが蓄積され、高濃度基板領域１１６よりも高濃度ソース領域１１４ｂに、より電流が流れやすくなる。つまり、高濃度ソース領域１１４ｂ直下の接合部分に多量のホールを存在させることにより、高濃度ソース領域１１４ｂの電位が上昇しＯＮ抵抗を下げることができるので、ドレイン領域とソース領域間の電位障壁を下げることが出来る。 Therefore, more holes are accumulated under the high-concentration source region 114b, and a current flows more easily in the high-concentration source region 114b than in the high-concentration substrate region 116. That is, the presence of a large amount of holes in the junction immediately below the high concentration source region 114b increases the potential of the high concentration source region 114b and lowers the ON resistance. Therefore, the potential barrier between the drain region and the source region can be reduced. Can be lowered.

以上の構成によれば、上部チャネルストッパ層１０６を形成することにより、高濃度ソース領域１１４ｂの電位を上昇させることが可能となり、同じ電圧のサージが印加された場合であっても、より大きな電流が高濃度ソース領域１１４ｂに流れやすくなる。従って、基板電極となる高濃度基板領域１１６へリークする電流を抑制することが出来、高電流を低ドレイン電圧で流すことが可能になる。つまり、同じ電圧がかかっても、流れる電流の量を多くすることが出来、高性能の保護トランジスタを提供することが出来る。 According to the above configuration, by forming the upper channel stopper layer 106, the potential of the high-concentration source region 114b can be increased, and a larger current can be obtained even when a surge of the same voltage is applied. Tends to flow into the high-concentration source region 114b. Therefore, current leaking to the high-concentration substrate region 116 serving as a substrate electrode can be suppressed, and a high current can be passed at a low drain voltage. That is, even when the same voltage is applied, the amount of flowing current can be increased, and a high-performance protection transistor can be provided.

加えて、高濃度ソース領域１１４ｂに流れる電流よりも高濃度基板領域１１６へ流れる電流の方が小さくなることにより、保護トランジスタ内部を流れる電流量は低下するため、基板内部で発生する熱量を抑制することが出来る。その結果、シリコン基板が溶解するなど不具合の発生を抑制し、高性能な保護トランジスタを形成することが出来る。 In addition, since the current flowing to the high concentration substrate region 116 is smaller than the current flowing to the high concentration source region 114b, the amount of current flowing through the protection transistor is reduced, so that the amount of heat generated inside the substrate is suppressed. I can do it. As a result, it is possible to suppress the occurrence of problems such as melting of the silicon substrate and to form a high-performance protection transistor.

また、本実施形態の製造方法によれば、図１（ｃ）に示すように、通常のトランジスタ製造工程にイオン注入工程を１回追加することにより、高濃度ソース領域１１４ｂの直下に上部チャネルストッパ層１０６を形成することが出来るため、製造コストの抑制を図ることが出来る。 Further, according to the manufacturing method of the present embodiment, as shown in FIG. 1C, by adding an ion implantation process once to the normal transistor manufacturing process, an upper channel stopper is formed immediately below the high concentration source region 114b. Since the layer 106 can be formed, manufacturing cost can be reduced.

（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の製造方法について説明する。本実施形態では、熱拡散によりに比較的均一な高濃度チャネルストッパ領域を形成する点に特徴がある。 (Second Embodiment)
A method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described. This embodiment is characterized in that a relatively uniform high concentration channel stopper region is formed by thermal diffusion.

図４（ａ）〜図５（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。 FIG. 4A to FIG. 5D are cross-sectional views illustrating the manufacturing steps of the semiconductor device according to the second embodiment of the present invention.

まず、図４（ａ）に示す工程で、P型半導体基板１０１内に、活性領域を囲む深さ300nmのＳＴＩ１０２を形成する。このＳＴＩ１０２によって、Ｎ型ＭＯＳトランジスタ形本実施形態では、熱拡散によりにチャネルストッパ領域１２１を形成する点に特徴がある。成領域ＲＴｎと基板コンタクト領域Ｒｓｕｂに区画される。 First, in a step shown in FIG. 4A, an STI 102 having a depth of 300 nm surrounding the active region is formed in the P-type semiconductor substrate 101. The STI 102 is characterized in that the channel stopper region 121 is formed by thermal diffusion in this embodiment of the N-type MOS transistor type. It is divided into a formation region RTn and a substrate contact region Rsub.

次に、図４（ｂ）に示す工程で、P型半導体基板１０１内に、チャネルストッパ注入によりＰ型の下部チャネルストッパ層１０４を形成する。このとき、下部チャネルストッパ層１０４は、Ｐ型不純物であるボロンイオンを加速電圧１２０keV、ドーズ量が６×１０¹²cm^-2、注入角度７°の注入条件でイオン注入して、半導体基板１０１におけるＳＴＩ１０２の底面付近の深さ位置がピーク濃度になるように形成する。 Next, in the step shown in FIG. 4B, a P-type lower channel stopper layer 104 is formed in the P-type semiconductor substrate 101 by channel stopper implantation. At this time, the lower channel stopper layer 104 ion-implants boron ions, which are P-type impurities, under an implantation condition of an acceleration voltage of 120 keV, a dose amount of 6 × 10 ¹² cm ⁻² , and an implantation angle of 7 °. It is formed so that the depth position near the bottom surface of the STI 102 has a peak concentration.

その後、図４（ｃ）に示す工程で、半導体基板１０１に対して、炉内温度が７００℃の条件で２００分間の熱処理を行う。したがって、先に注入したＰ型不純物が熱拡散し、比較的平坦な濃度ピークを有するチャネルストッパ領域１２１を形成することが出来る。 Thereafter, in the step shown in FIG. 4C, the semiconductor substrate 101 is heat-treated for 200 minutes under the condition that the temperature in the furnace is 700 ° C. Therefore, the channel stopper region 121 having a relatively flat concentration peak can be formed by thermal diffusion of the previously implanted P-type impurity.

続いて、図４（ｄ）に示す位置に、半導体基板１０１に、しきい値制御注入によるＰ型のしきい値制御層１０３、ウェル注入によるｐ型のウェル層１０５を形成する。このとき、しきい値制御層１０３は、Ｐ型不純物であるボロンイオンをイオン注入し、半導体基板１０１における活性領域の表面部に形成する。また、ウェル層１０５は、Ｐ型不純物であるボロンイオンをイオン注入し、チャネルストッパ領域１２１よりも深く半導体基板１０１におけるＳＴＩ１０２の底面よりも深い位置がピーク濃度になるように形成する。 Subsequently, a P-type threshold control layer 103 by threshold control implantation and a p-type well layer 105 by well implantation are formed in the semiconductor substrate 101 at the position shown in FIG. At this time, the threshold control layer 103 is formed on the surface portion of the active region in the semiconductor substrate 101 by implanting boron ions which are P-type impurities. The well layer 105 is formed by implanting boron ions, which are P-type impurities, so that the peak concentration is deeper than the channel stopper region 121 and deeper than the bottom surface of the STI 102 in the semiconductor substrate 101.

その後、半導体基板１０１上に厚さ７．５ｎｍの熱酸化膜を形成した後、熱酸化膜上に厚さ１８０ｎｍのポリシリコン膜を形成する。その後、リソグラフィー工程及びドライエッチング工程により、ポリシリコン膜及び熱酸化膜をパターニングして、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎの活性領域上に、ゲート絶縁膜１０７及びゲート電極１０８を形成する。 Thereafter, a thermal oxide film having a thickness of 7.5 nm is formed on the semiconductor substrate 101, and then a polysilicon film having a thickness of 180 nm is formed on the thermal oxide film. Thereafter, the polysilicon film and the thermal oxide film are patterned by a lithography process and a dry etching process to form a gate insulating film 107 and a gate electrode 108 on the active region of the N-type MIS transistor formation region RTn.

次に、図５（ａ）に示す工程で、半導体基板１０１上に、基板コンタクト領域Ｒｓｕｂを覆い、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎに開口部を有するフォトレジスト膜１０９をリソグラフィー工程により形成する。その後、フォトレジスト膜１０９及びポリシリコンゲート１０８をマスクとして、半導体基板１０１にＮ型不純物であるリンイオン（Ｐ⁺）を、加速電圧３０ｋｅＶ、ドーズ量１．５×１０¹³atoms・cm^-2、注入角度２５°の注入条件で４回転の斜めイオン注入してＮ型の低濃度ソース・ドレイン領域１１０を形成する。さらに、同一マスクを用いて、半導体基板１０１にＰ型不純物であるボロンイオン（Ｂ⁺）又はフッ化ボロンイオン（ＢＦ²⁺）を、加速電圧２５ｋｅＶ、ドーズ量３．０×１０¹²atoms・cm^-2、注入角度２５°の注入条件で４回転の斜めイオン注入してＰ型のポケット領域１１１を形成する。このとき、ポケット領域１１１は、ゲート電極１０８下部のチャネル領域に向かって突出するように、低濃度ソース・ドレイン領域１１０の側部下方に隣接して形成する。なお、図５（ａ）〜（ｄ）においては、図面を簡単化するために、しきい値制御層１０３及びウェル層１０５の図示は省略してある。 Next, in the step shown in FIG. 5A, a photoresist film 109 is formed by lithography on the semiconductor substrate 101 so as to cover the substrate contact region Rsub and have an opening in the N-type MIS transistor formation region RTn. After that, using the photoresist film 109 and the polysilicon gate 108 as a mask, phosphorus ions (P ⁺ ) that are N-type impurities are implanted into the semiconductor substrate 101 with an acceleration voltage of 30 keV and a dose of 1.5 × 10 ¹³ atoms · cm ⁻² . N-type low-concentration source / drain regions 110 are formed by implanting oblique ions four times under an implantation condition of an angle of 25 °. Further, using the same mask, boron ions (B ⁺ ) or boron fluoride ions (BF ²⁺ ) that are P-type impurities are applied to the semiconductor substrate 101 with an acceleration voltage of 25 keV and a dose of 3.0 × 10 ¹² atoms · cm. ^-2 , The P-type pocket region 111 is formed by implanting four times of oblique ions under an implantation condition of 25 °. At this time, the pocket region 111 is formed adjacent to the lower side of the low-concentration source / drain region 110 so as to protrude toward the channel region below the gate electrode 108. In FIGS. 5A to 5D, the threshold control layer 103 and the well layer 105 are not shown in order to simplify the drawing.

次に、図５（ｂ）に示す工程で、フォトレジスト膜１０９を除去した後、基板上の全面に厚さ８０ｎｍのシリコン酸化膜を堆積した後、異方性ドライエッチングによりシリコン酸化膜をエッチバックして、ゲート電極１０８の側面上に絶縁性サイドウォール１１２を形成する。その後、基板上に、基板コンタクト形成領域Ｒｓｕｂを覆い、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎに開口部を有するフォトレジスト膜１１３をリソグラフィー工程により形成する。そして、フォトレジスト膜１１３、ゲート電極１０８、絶縁性サイドウォール１１２をマスクとして、半導体基板１０１にｎ型不純物である砒素イオン（Ａｓ⁺）を、加速電圧５０ｋｅＶ、ドーズ量６×１０¹⁵atoms・cm^-2の注入条件でイオン注入して、高濃度ドレイン領域１１４ａ及び高濃度ソース領域１１４ｂからなるＮ型の高濃度ソース・ドレイン領域１１４を形成する。このとき、高濃度ソース・ドレイン領域１１４は、低濃度ソース・ドレイン領域１１０よりも拡散深さを深く形成することができる。 Next, in the step shown in FIG. 5B, after removing the photoresist film 109, a silicon oxide film having a thickness of 80 nm is deposited on the entire surface of the substrate, and then the silicon oxide film is etched by anisotropic dry etching. Then, an insulating sidewall 112 is formed on the side surface of the gate electrode 108. Thereafter, a photoresist film 113 that covers the substrate contact formation region Rsub and has an opening in the N-type MIS transistor formation region RTn is formed on the substrate by a lithography process. Then, using the photoresist film 113, the gate electrode 108, and the insulating sidewall 112 as a mask, arsenic ions (As ⁺ ), which are n-type impurities, are applied to the semiconductor substrate 101 with an acceleration voltage of 50 keV and a dose of 6 × 10 ¹⁵ atoms · cm. Ions are implanted under the ^-2 implantation condition to form an N-type high concentration source / drain region 114 composed of the high concentration drain region 114a and the high concentration source region 114b. At this time, the high-concentration source / drain regions 114 can be formed deeper than the low-concentration source / drain regions 110.

続いて、図５（ｃ）に示す工程で、フォトレジスト膜１１３を除去した後、基板上に、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎを覆い、基板コンタクト形成領域Ｒｓｕｂに開口部を有するフォトレジスト膜１１５をリソグラフィー工程により形成する。その後、フォトレジスト膜１１５をマスクとして、Ｐ型不純物であるボロンイオン（Ｂ⁺）を、加速電圧５ｋｅＶ、ドーズ量７．５×１０¹⁴atoms・cm^-2の注入条件で４回転のイオン注入をして、基板コンタクト形成領域Ｒｓｕｂの半導体基板１０１の表面部に基板の電位を制御する為のＰ型の高濃度基板領域１１６を形成する。 5C, after removing the photoresist film 113, the photoresist film 115 covering the N-type MIS transistor formation region RTn on the substrate and having an opening in the substrate contact formation region Rsub. Are formed by a lithography process. Then, using the photoresist film 115 as a mask, boron ions (B ⁺ ), which are P-type impurities, are ion-implanted four times under the conditions of an acceleration voltage of 5 keV and a dose of 7.5 × 10 ¹⁴ atoms · cm ^−2. Then, a P-type high-concentration substrate region 116 for controlling the substrate potential is formed on the surface portion of the semiconductor substrate 101 in the substrate contact formation region Rsub.

次に、図５（ｄ）に示す工程で、半導体基板１０１に熱処理を施して半導体基板１０１内に注入された各不純物の活性化を行なう。その後、周知の技術を用いて、高濃度ソース・ドレイン領域１１４、高濃度基板領域１１６及びゲート電極１０８の表面に、それぞれシリサイド領域１１７を形成する。そして、基板上に全面に層間絶縁膜１１９を形成した後、層間絶縁膜１１９に高濃度ソース・ドレイン領域１１４、高濃度基板領域１１６及びゲート電極１０８のシリサイド領域１１７に到達する各コンタクトプラグ１１８を形成し、層間絶縁膜１１９上に各コンタクトプラグ１１８に接続される配線１２２を形成する。これにより、図５（ｄ）に示す構造を有する保護トランジスタとなるＮ型ＭＩＳトランジスタを有する半導体装置を得ることができる。 Next, in the step shown in FIG. 5D, the semiconductor substrate 101 is subjected to heat treatment to activate each impurity implanted into the semiconductor substrate 101. Thereafter, silicide regions 117 are formed on the surfaces of the high-concentration source / drain region 114, the high-concentration substrate region 116, and the gate electrode 108, respectively, using a known technique. Then, after an interlayer insulating film 119 is formed on the entire surface of the substrate, each contact plug 118 reaching the high concentration source / drain region 114, the high concentration substrate region 116 and the silicide region 117 of the gate electrode 108 is formed on the interlayer insulating film 119. Then, a wiring 122 connected to each contact plug 118 is formed on the interlayer insulating film 119. Thereby, a semiconductor device having an N-type MIS transistor serving as a protection transistor having the structure shown in FIG. 5D can be obtained.

次に、本実施形態における不純物分布について図６を用いて説明する。 Next, the impurity distribution in this embodiment will be described with reference to FIG.

図６（ａ）は、図５（ｄ）に示す半導体装置のソース領域であるＡ−Ａ箇所の深さ方向における不純物分布を示す図であり、図６（ｂ）は図５（ｄ）に示す半導体装置のＳＴＩ領域であるＢ−Ｂ箇所の深さ方向における不純物分布を示す図である。 FIG. 6A is a diagram showing the impurity distribution in the depth direction of the AA portion which is the source region of the semiconductor device shown in FIG. 5D, and FIG. 6B is a diagram in FIG. It is a figure which shows the impurity distribution in the depth direction of the BB location which is a STI area | region of the semiconductor device shown.

本実施形態によれば、高濃度ソース領域１１４ｂの下方には、図６（ａ）に示すように、高濃度の比較的平坦な濃度ピークを有するチャネルストッパ領域１２１が形成されている。これに対して、ＳＴＩ領域１０２の下方には、図６（ｂ）に示すように、ＳＴＩ領域の底面付近に濃度ピークを有するチャネルストッパ領域１２１が形成されている。 According to this embodiment, a channel stopper region 121 having a high concentration and relatively flat concentration peak is formed below the high concentration source region 114b, as shown in FIG. In contrast, as shown in FIG. 6B, a channel stopper region 121 having a concentration peak is formed near the bottom of the STI region below the STI region 102.

ここで、図５（ｄ）に示すようなＮ型ＭＩＳトランジスタからなる保護トランジスタを有する半導体装置におけるサージ印加時の動作について説明する。 Here, an operation at the time of applying a surge in a semiconductor device having a protection transistor composed of an N-type MIS transistor as shown in FIG. 5D will be described.

これは、図６（ａ）に示すように、高濃度ソース領域１１４ｂ直下に形成されるチャネルストッパ領域１２１は、深さ方向に広い範囲で高濃度なピーク濃度を有する層であり、電気的な抵抗が小さくなっている。これに対して、高濃度基板領域１１６に電気的に通じるＳＴＩ領域１０２直下に形成されるチャネルストッパ領域１２１ａには、図６（ｂ）に示すように、チャネルストッパ領域１２１の深さ方向への幅は狭く、高濃度なピーク濃度を有する層の厚みが薄いため、高濃度ソース領域１１４ｂ直下のチャネルストッパ領域１２１に比べて、電気的な抵抗が大きくなっている。 As shown in FIG. 6A, the channel stopper region 121 formed immediately below the high concentration source region 114b is a layer having a high concentration peak concentration in a wide range in the depth direction. The resistance is small. On the other hand, the channel stopper region 121a formed immediately below the STI region 102 that is in electrical communication with the high concentration substrate region 116 has a depth direction of the channel stopper region 121 as shown in FIG. Since the width is narrow and the thickness of the layer having a high concentration peak is thin, the electrical resistance is larger than that of the channel stopper region 121 immediately below the high concentration source region 114b.

以上の構成によれば、高濃度のチャネルストッパ領域１２１を形成することにより、高濃度ソース領域１１４ｂの電位を上昇させることが可能となり、同じ電圧のサージが印加された場合であっても、より大きな電流が高濃度ソース領域１１４ｂに流れやすくなる。従って、基板電極となる高濃度基板領域１１６へリークする電流を抑制することができ、高電流を低ドレイン電圧で流すことが可能になる。つまり、同じ電圧がかかっても、流れる電流の量を多くすることが出来、高性能の保護トランジスタを提供することが出来る。 According to the above configuration, by forming the high-concentration channel stopper region 121, the potential of the high-concentration source region 114b can be increased, and even when a surge of the same voltage is applied, A large current is likely to flow through the high-concentration source region 114b. Therefore, a current leaking to the high concentration substrate region 116 serving as a substrate electrode can be suppressed, and a high current can be supplied with a low drain voltage. That is, even when the same voltage is applied, the amount of flowing current can be increased, and a high-performance protection transistor can be provided.

加えて、高濃度ソース領域１１４ｂに流れる電流よりも高濃度基板領域１１６へ流れる電流の方が小さくなることにより、保護トランジスタ内部を流れる電流量は低下するため、基板内部で発生する熱量を抑制することが出来る。その結果、シリコン基板が溶解するなど不具合の発生を抑制し、高性能な保護トランジスタを形成することができる。 In addition, since the current flowing to the high concentration substrate region 116 is smaller than the current flowing to the high concentration source region 114b, the amount of current flowing through the protection transistor is reduced, so that the amount of heat generated inside the substrate is suppressed. I can do it. As a result, it is possible to suppress the occurrence of problems such as melting of the silicon substrate and form a high-performance protection transistor.

また、本実施形態によると、図５（ａ）に示すように、通常のI/O系のトランジスタ製造工程に熱処理工程１回を追加することにより、高濃度ドレイン領域１１４ｂ直下に高濃度のチャネルストッパ領域１２１を形成することが出来るため、製造コストの抑制を図ることが出来る。 Further, according to the present embodiment, as shown in FIG. 5A, a high-concentration channel is formed directly under the high-concentration drain region 114b by adding one heat treatment step to the normal I / O transistor manufacturing process. Since the stopper region 121 can be formed, manufacturing cost can be reduced.

（第３の実施形態）
第３の実施形態について、図面を参照しながら説明する。本実施形態は、高濃度ソース領域直下に高濃度ドープ層を有する点に特徴がある。図７（ａ）〜図８（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。 (Third embodiment)
A third embodiment will be described with reference to the drawings. The present embodiment is characterized in that a high-concentration doped layer is provided immediately below the high-concentration source region. FIG. 7A to FIG. 8C are cross-sectional views illustrating the manufacturing steps of the semiconductor device according to the third embodiment of the present invention.

まず、図７（ａ）に示す工程で、P型シリコン基板１０１上に、後にソース領域となる領域に開口部を持つフォトレジスト膜１３０をリソグラフィーにより形成する。その後、フッ化ボロンイオン（BF²⁺）、又はボロンイオン（B⁺）を、加速電圧が3〜5keV、ドーズ量が1〜2×1013cm^-2の条件でイオン注入して、高濃度ボロンドープ層１３１を形成する。 First, in the step shown in FIG. 7A, a photoresist film 130 having an opening in a region that later becomes a source region is formed on the P-type silicon substrate 101 by lithography. Thereafter, boron fluoride ions (BF ²⁺ ) or boron ions (B ⁺ ) are ion-implanted under the conditions of an acceleration voltage of 3 to 5 keV and a dose of 1 to 2 × 10 13 cm ⁻² to form a high-concentration boron-doped layer. 131 is formed.

次に、図７（ｂ）に示す工程で、膜厚の制御性の良い超高真空CVD装置を用いて、不純物を含まないシリコンのエピタキシャル層１３２を約30〜40nmの厚さで形成した後、700〜800℃の温度条件で200〜300分間熱処理を加える。この時、高濃度ボロンドープ層１３１は、エピタキシャル層１３２側へも拡散し、深さ方向に対して比較的平坦な濃度ピークを有するボロンドープ層からなるチャネルストッパ領域１３１ａを形成する。 Next, in the step shown in FIG. 7B, after forming an epitaxial layer 132 of silicon containing no impurities with a thickness of about 30 to 40 nm using an ultra-high vacuum CVD apparatus with good film thickness controllability. Heat treatment is performed for 200 to 300 minutes at a temperature of 700 to 800 ° C. At this time, the high-concentration boron doped layer 131 diffuses also to the epitaxial layer 132 side, and forms a channel stopper region 131a composed of a boron doped layer having a relatively flat concentration peak in the depth direction.

その後、図７（ｃ）に示す工程で、P型半導体基板１０１内に、活性領域を囲む深さ300nmのSTI１０２を形成する。このＳＴＩ１０２によって、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎと基板コンタクト領域Ｒｓｕｂに区画される。そして、半導体基板１０１に、しきい値制御注入によるＰ型のしきい値制御層１０３、チャネルストッパ注入によるＰ型の下部チャネルストッパ層１０４、ウェル注入によるｐ型のウェル層１０５を形成する。このとき、しきい値制御層１０３は、Ｐ型不純物であるボロンイオンをイオン注入し、半導体基板１０１における活性領域の表面部に形成する。また、下部チャネルストッパ層１０４は、Ｐ型不純物であるボロンイオンを加速電圧１２０ｋｅＶ、ドーズ量６×１０¹²atoms・cm^-2、注入角度７°の注入条件でイオン注入して、しきい値制御層１０３よりも深く半導体基板１０１におけるＳＴＩ１０２の底面付近の深さ位置がピーク濃度になるように形成する。また、ウェル層１０５は、Ｐ型不純物であるボロンイオンをイオン注入して、下部チャネルストッパ層１０４よりも深く半導体基板１０１におけるＳＴＩ１０２の底面よりも深い位置がピーク濃度になるように形成する。 7C, an STI 102 having a depth of 300 nm surrounding the active region is formed in the P-type semiconductor substrate 101. The STI 102 divides the N-type MIS transistor formation region RTn and the substrate contact region Rsub. Then, a P-type threshold control layer 103 by threshold control implantation, a P-type lower channel stopper layer 104 by channel stopper implantation, and a p-type well layer 105 by well implantation are formed on the semiconductor substrate 101. At this time, the threshold control layer 103 is formed on the surface portion of the active region in the semiconductor substrate 101 by implanting boron ions which are P-type impurities. Further, the lower channel stopper layer 104 performs ion implantation of boron ions, which are P-type impurities, under an implantation condition of an acceleration voltage of 120 keV, a dose of 6 × 10 ¹² atoms · cm ⁻² , and an implantation angle of 7 °. It is formed so that the depth position near the bottom surface of the STI 102 in the semiconductor substrate 101 is deeper than the layer 103 and has a peak concentration. The well layer 105 is formed by implanting boron ions, which are P-type impurities, so that the peak concentration is deeper than the lower channel stopper layer 104 and deeper than the bottom surface of the STI 102 in the semiconductor substrate 101.

続いて、図７（ｄ）に示す工程で、半導体基板１０１上に厚さ７．５ｎｍの熱酸化膜を形成した後、熱酸化膜上に厚さ１８０ｎｍのポリシリコン膜を形成する。その後、リソグラフィー工程及びドライエッチング工程により、ポリシリコン膜及び熱酸化膜をパターニングして、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎの活性領域上に、ゲート絶縁膜１０７及びゲート電極１０８を形成する。次に、半導体基板１０１上に、基板コンタクト領域Ｒｓｕｂを覆い、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎに開口部を有するフォトレジスト膜１０９をリソグラフィー工程により形成する。続いて、フォトレジスト膜１０９及びポリシリコンゲート１０８をマスクとして、半導体基板１０１にＮ型不純物であるリンイオン（Ｐ⁺）を、加速電圧３０ｋｅＶ、ドーズ量１．５×１０¹³atoms・cm^-2、注入角度２５°の注入条件で４回転の斜めイオン注入してＮ型の低濃度ソース・ドレイン領域１１０を形成する。さらに、同一マスクを用いて、半導体基板１０１にＰ型不純物であるボロンイオン（Ｂ⁺）又はフッ化ボロンイオン（ＢＦ²⁺）を、加速電圧２５ｋｅＶ、ドーズ量３．０×１０¹²atoms・cm^-2、注入角度２５°の注入条件で４回転の斜めイオン注入してＰ型のポケット領域１１１を形成する。このとき、ポケット領域１１１は、ゲート電極１０８下部のチャネル領域に向かって突出するように、低濃度ソース・ドレイン領域１１０の側部下方に隣接して形成する。なお、図７（ｄ）〜図８（ｃ）においては、図面を簡単化するために、しきい値制御層１０３及びウェル層１０５の図示は省略してある。 7D, a thermal oxide film having a thickness of 7.5 nm is formed on the semiconductor substrate 101, and then a polysilicon film having a thickness of 180 nm is formed on the thermal oxide film. Thereafter, the polysilicon film and the thermal oxide film are patterned by a lithography process and a dry etching process to form a gate insulating film 107 and a gate electrode 108 on the active region of the N-type MIS transistor formation region RTn. Next, a photoresist film 109 that covers the substrate contact region Rsub and has an opening in the N-type MIS transistor formation region RTn is formed on the semiconductor substrate 101 by a lithography process. Subsequently, using the photoresist film 109 and the polysilicon gate 108 as a mask, phosphorus ions (P ⁺ ) that are N-type impurities are applied to the semiconductor substrate 101 with an acceleration voltage of 30 keV, a dose of 1.5 × 10 ¹³ atoms · cm ⁻² , N-type low-concentration source / drain regions 110 are formed by implanting oblique ions four times under an implantation condition of an implantation angle of 25 °. Further, using the same mask, boron ions (B ⁺ ) or boron fluoride ions (BF ²⁺ ) that are P-type impurities are applied to the semiconductor substrate 101 with an acceleration voltage of 25 keV and a dose of 3.0 × 10 ¹² atoms · cm. ^-2 , The P-type pocket region 111 is formed by implanting four times of oblique ions under an implantation condition of 25 °. At this time, the pocket region 111 is formed adjacent to the lower side of the low-concentration source / drain region 110 so as to protrude toward the channel region below the gate electrode 108. In FIG. 7D to FIG. 8C, the threshold control layer 103 and the well layer 105 are not shown in order to simplify the drawings.

次に、図８（ａ）に示す工程で、フォトレジスト膜１０９を除去した後、基板上の全面に厚さ８０ｎｍのシリコン酸化膜を堆積した後、異方性ドライエッチングによりシリコン酸化膜をエッチバックして、ゲート電極１０８の側面上に絶縁性サイドウォール１１２を形成する。その後、基板上に、基板コンタクト形成領域Ｒｓｕｂを覆い、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎに開口部を有するフォトレジスト膜１１３をリソグラフィー工程により形成する。そして、フォトレジスト膜１１３、ゲート電極１０８、絶縁性サイドウォール１１２をマスクとして、半導体基板１０１にｎ型不純物である砒素イオン（Ａｓ⁺）を、加速電圧５０ｋｅＶ、ドーズ量６×１０¹⁵atoms・cm^-2の注入条件でイオン注入して、高濃度ドレイン領域１１４ａ及び高濃度ソース領域１１４ｂからなるＮ型の高濃度ソース・ドレイン領域１１４を形成する。このとき、高濃度ソース・ドレイン領域１１４は、低濃度ソース・ドレイン領域１１０よりも拡散深さを深く形成することができる。 Next, in the step shown in FIG. 8A, after removing the photoresist film 109, a silicon oxide film having a thickness of 80 nm is deposited on the entire surface of the substrate, and then the silicon oxide film is etched by anisotropic dry etching. Then, an insulating sidewall 112 is formed on the side surface of the gate electrode 108. Thereafter, a photoresist film 113 that covers the substrate contact formation region Rsub and has an opening in the N-type MIS transistor formation region RTn is formed on the substrate by a lithography process. Then, using the photoresist film 113, the gate electrode 108, and the insulating sidewall 112 as a mask, arsenic ions (As ⁺ ), which are n-type impurities, are applied to the semiconductor substrate 101 with an acceleration voltage of 50 keV and a dose of 6 × 10 ¹⁵ atoms · cm. Ions are implanted under the ^-2 implantation condition to form an N-type high concentration source / drain region 114 composed of the high concentration drain region 114a and the high concentration source region 114b. At this time, the high-concentration source / drain region 114 can be formed deeper than the low-concentration source / drain region 110.

その後、図８（ｂ）に示す工程で、フォトレジスト膜１１３を除去した後、基板上に、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎを覆い、基板コンタクト形成領域Ｒｓｕｂに開口部を有するフォトレジスト膜１１５をリソグラフィー工程により形成する。続いて、フォトレジスト膜１１５をマスクとして、Ｐ型不純物であるボロンイオン（Ｂ⁺）を、加速電圧５ｋｅＶ、ドーズ量７．５×１０¹⁴atoms・cm^-2の注入条件で４回転のイオン注入をして、基板コンタクト形成領域Ｒｓｕｂの半導体基板１０１の表面部に基板の電位を制御する為のＰ型の高濃度基板領域１１６を形成する。 8B, after removing the photoresist film 113, a photoresist film 115 covering the N-type MIS transistor formation region RTn and having an opening in the substrate contact formation region Rsub is formed on the substrate. It is formed by a lithography process. Subsequently, using the photoresist film 115 as a mask, boron ions (B ⁺ ), which are P-type impurities, are ion-implanted four times under an implantation condition of an acceleration voltage of 5 keV and a dose of 7.5 × 10 ¹⁴ atoms · cm ^−2. Then, a P-type high-concentration substrate region 116 for controlling the substrate potential is formed on the surface portion of the semiconductor substrate 101 in the substrate contact formation region Rsub.

続いて、図８（ｃ）に示す工程で、半導体基板１０１に熱処理を施して半導体基板１０１内に注入された各不純物の活性化を行う。その後、周知の技術を用いて、高濃度ソース・ドレイン領域１１４、高濃度基板領域１１６及びゲート電極１０８の表面に、それぞれシリサイド領域１１７を形成する。そして、基板上に全面に層間絶縁膜１１９を形成した後、層間絶縁膜１１９に高濃度ソース・ドレイン領域１１４、高濃度基板領域１１６及びゲート電極１０８のシリサイド領域１１７に到達する各コンタクトプラグ１１８を形成し、層間絶縁膜１１９上に各コンタクトプラグ１１８に接続される配線１２２を形成する。これにより、図８（ｃ）に示す構造を有する保護トランジスタとなるＮ型ＭＩＳトランジスタを有する半導体装置を得ることができる。 Subsequently, in the step shown in FIG. 8C, the semiconductor substrate 101 is subjected to a heat treatment to activate each impurity implanted into the semiconductor substrate 101. Thereafter, silicide regions 117 are formed on the surfaces of the high-concentration source / drain region 114, the high-concentration substrate region 116, and the gate electrode 108, respectively, using a known technique. Then, after an interlayer insulating film 119 is formed on the entire surface of the substrate, each contact plug 118 reaching the high concentration source / drain region 114, the high concentration substrate region 116 and the silicide region 117 of the gate electrode 108 is formed on the interlayer insulating film 119. Then, a wiring 122 connected to each contact plug 118 is formed on the interlayer insulating film 119. Thereby, a semiconductor device having an N-type MIS transistor serving as a protection transistor having the structure shown in FIG. 8C can be obtained.

次に、本実施形態における不純物分布について図９を用いて説明する。 Next, the impurity distribution in this embodiment will be described with reference to FIG.

図９（ａ）は、図８（ｃ）に示す半導体装置のソース領域であるＡ−Ａ箇所の深さ方向における不純物分布を示す図であり、図９（ｂ）は図８（ｃ）に示す半導体装置のＳＴＩ領域であるＢ−Ｂ箇所の深さ方向における不純物分布を示す図である。 FIG. 9A is a diagram showing the impurity distribution in the depth direction of the AA portion which is the source region of the semiconductor device shown in FIG. 8C, and FIG. 9B is a diagram in FIG. It is a figure which shows the impurity distribution in the depth direction of the BB location which is a STI area | region of the semiconductor device shown.

本実施形態によれば、高濃度ソース領域１１４ｂの下方には、図９（ａ）に示すように、下部チャネルストッパ層１０４の上にあり、且つ、下部チャネルストッパ層１０４のピーク濃度位置より浅い位置がピーク濃度になるように形成された、比較的平坦な濃度ピークを有するチャネルストッパ領域１３１ａが形成されている。これに対して、ＳＴＩ領域１０２の下方には、図９（ｂ）に示すように、ＳＴＩ領域の底面付近に濃度ピークを有する下部チャネルストッパ層１０４の一部からなるチャネルストッパ領域１３１ｂが形成されている。 According to this embodiment, below the high-concentration source region 114b, as shown in FIG. 9A, it is above the lower channel stopper layer 104 and shallower than the peak concentration position of the lower channel stopper layer 104. A channel stopper region 131a having a relatively flat concentration peak is formed so that the position has a peak concentration. On the other hand, below the STI region 102, as shown in FIG. 9B, a channel stopper region 131b composed of a part of the lower channel stopper layer 104 having a concentration peak near the bottom surface of the STI region is formed. ing.

次に、図８（ｃ）に示すようなＮ型ＭＩＳトランジスタからなる保護トランジスタを有する半導体装置におけるサージ印加時の動作について説明する。 Next, an operation at the time of applying a surge in a semiconductor device having a protection transistor composed of an N-type MIS transistor as shown in FIG. 8C will be described.

外部から正サージが配線１２２及びコンタクトプラグ１１８を通じて高濃度ドレイン領域１１４ａに印加された場合、高濃度ドレイン領域１１４ａと基板（下部チャネルストッパ層１０４）の接合部分でインパクトイオン化現象が起こり、ホールが充分発生すると、寄生バイポーラ動作によりチャネルストッパ領域１３１ａを通じて高濃度ソース領域１１４ｂへ電流が流れる。このとき、チャネルストッパ領域１３１ａを通じて流れるホールは、基板電極に接続されている高濃度基板領域１１６方向に流れる傾向よりも高濃度ソース領域１１４ｂ方向へ流れる傾向の方が強くなる。 When a positive surge is applied to the high-concentration drain region 114a from the outside through the wiring 122 and the contact plug 118, impact ionization occurs at the junction between the high-concentration drain region 114a and the substrate (lower channel stopper layer 104). When generated, current flows to the high concentration source region 114b through the channel stopper region 131a by the parasitic bipolar operation. At this time, holes flowing through the channel stopper region 131a tend to flow toward the high concentration source region 114b rather than toward the high concentration substrate region 116 connected to the substrate electrode.

これは、図９（ａ）に示すように、高濃度ソース領域１１４ｂ直下に形成されるチャネルストッパ領域１３１ａには、下部チャネルストッパ層１０４に重ねて、下部チャネルストッパ層１０４のピーク濃度と同じ、もしくはそれ以上の高濃度なピーク濃度を有するチャネルストッパ領域１３１ａが形成されており、電気的な抵抗が小さくなっている。これに対して、高濃度基板領域１１６に電気的に通じるＳＴＩ領域１０２直下に形成されるチャネルストッパ領域１３１ｂには、図９（ｂ）に示すように、下部チャネルストッパ層１０４の一部が形成されているだけで、高濃度のチャネルストッパ領域１３１ａは形成されておらず、高濃度ソース領域１１４ｂ直下のチャネルストッパ領域１３１ａに比べて、電気的な抵抗が大きくなっている。 As shown in FIG. 9A, the channel stopper region 131a formed immediately below the high concentration source region 114b has the same peak concentration as that of the lower channel stopper layer 104 so as to overlap the lower channel stopper layer 104. Alternatively, a channel stopper region 131a having a higher peak concentration than that is formed, and the electrical resistance is reduced. In contrast, as shown in FIG. 9B, a part of the lower channel stopper layer 104 is formed in the channel stopper region 131b formed immediately below the STI region 102 that is electrically connected to the high concentration substrate region 116. However, the high-concentration channel stopper region 131a is not formed, and the electrical resistance is higher than that of the channel stopper region 131a immediately below the high-concentration source region 114b.

従って、高濃度ソース領域１１４ｂの下により多くのホールが蓄積され、高濃度基板領域１１６よりも高濃度ソース領域１１４ｂに、より電流が流れやすくなっている。つまり、高濃度ソース領域１１４ｂ直下の接合部分に多量のホールを存在させることにより、高濃度ソース領域１１４ｂの電位が上昇しＯＮ抵抗を下げることができるので、ドレイン領域とソース領域間の電位障壁を下げることが出来る。 Therefore, more holes are accumulated under the high-concentration source region 114b, and current flows more easily through the high-concentration source region 114b than in the high-concentration substrate region 116. That is, the presence of a large amount of holes in the junction immediately below the high concentration source region 114b increases the potential of the high concentration source region 114b and lowers the ON resistance. Therefore, the potential barrier between the drain region and the source region is reduced. Can be lowered.

以上の構成によれば、高濃度チャネルストッパ領域１３１ａを形成することにより、高濃度ソース領域１１４ｂの電位を上昇されることが可能となり、同じ電圧のサージが印加された場合であっても、より大きな電流が高濃度ソース領域１１４ｂに流れやすくなる。従って、基板電極となる高濃度基板領域１１６へリークする電流を抑制することができ、高電流を低ドレイン電圧で流すことが可能になる。つまり、同じ電圧がかかっても、流れる電流の量を多くすることが出来、高性能の保護トランジスタを提供することが出来る。 According to the above configuration, by forming the high-concentration channel stopper region 131a, the potential of the high-concentration source region 114b can be increased, and even when a surge of the same voltage is applied, A large current is likely to flow through the high-concentration source region 114b. Therefore, a current leaking to the high concentration substrate region 116 serving as a substrate electrode can be suppressed, and a high current can be supplied with a low drain voltage. That is, even when the same voltage is applied, the amount of flowing current can be increased, and a high-performance protection transistor can be provided.

（第４の実施形態）
本発明の第４の実施形態に係る半導体装置の製造方法について説明する。 (Fourth embodiment)
A method for manufacturing a semiconductor device according to the fourth embodiment of the present invention will be described.

図１０（ａ）〜図１１（ｄ）は、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態では、選択的に高濃度領域を形成する点に特徴がある。 FIG. 10A to FIG. 11D are cross-sectional views showing a manufacturing process of a semiconductor device according to the fourth embodiment of the present invention. This embodiment is characterized in that a high concentration region is selectively formed.

まず、図１０（ａ）に示す工程で、Ｐ型の半導体基板１０１に、活性領域を囲む深さ３００ｎｍのＳＴＩ１０２を形成する。このＳＴＩ１０２によって、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎと基板コンタクト領域Ｒｓｕｂに区画される。 First, in a step shown in FIG. 10A, an STI 102 having a depth of 300 nm surrounding the active region is formed on a P-type semiconductor substrate 101. The STI 102 divides the N-type MIS transistor formation region RTn and the substrate contact region Rsub.

次に、図１０（ｂ）に示す工程で、半導体基板１０１に、しきい値制御注入によるＰ型のしきい値制御層１０３、チャネルストッパ注入によるＰ型の下部チャネルストッパ層１０４、ウェル注入によるｐ型のウェル層１０５を形成する。このとき、しきい値制御層１０３は、Ｐ型不純物であるボロンイオンでイオン注入し、半導体基板１０１における活性領域の表面部に形成する。また、下部チャネルストッパ層１０４は、Ｐ型不純物であるボロンイオンを加速電圧１２０ｋｅＶ、ドーズ量６×１０¹²atoms・cm^-2、注入角度７°の注入条件でイオン注入して、しきい値制御層１０３よりも深く半導体基板１０１におけるＳＴＩ１０２の底面付近の深さ位置がピーク濃度になるように形成する。また、ウェル層１０５は、Ｐ型不純物であるボロンイオンをイオン注入して、下部チャネルストッパ層１０４よりも深く半導体基板１０１におけるＳＴＩ１０２の底面よりも深い位置がピーク濃度になるように形成する。 Next, in the step shown in FIG. 10B, a P-type threshold control layer 103 by threshold control implantation, a P-type lower channel stopper layer 104 by channel stopper implantation, and well implantation by semiconductor substrate 101. A p-type well layer 105 is formed. At this time, the threshold control layer 103 is ion-implanted with boron ions, which are P-type impurities, and is formed on the surface portion of the active region in the semiconductor substrate 101. Further, the lower channel stopper layer 104 performs ion implantation of boron ions, which are P-type impurities, under an implantation condition of an acceleration voltage of 120 keV, a dose of 6 × 10 ¹² atoms · cm ⁻² , and an implantation angle of 7 °. It is formed so that the depth position near the bottom surface of the STI 102 in the semiconductor substrate 101 is deeper than the layer 103 and has a peak concentration. The well layer 105 is formed by implanting boron ions, which are P-type impurities, so that the peak concentration is deeper than the lower channel stopper layer 104 and deeper than the bottom surface of the STI 102 in the semiconductor substrate 101.

次に、図１０（ｃ）に示す工程で、半導体基板１０１上に厚さ７．５ｎｍの熱酸化膜を形成した後、熱酸化膜上に厚さ１８０ｎｍのポリシリコン膜を形成する。その後、リソグラフィー工程及びドライエッチング工程により、ポリシリコン膜及び熱酸化膜をパターニングして、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎの活性領域上に、ゲート絶縁膜１０７及びゲート電極１０８を形成する。その後、半導体基板１０１上に、基板コンタクト領域Ｒｓｕｂを覆い、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎに開口部を有するフォトレジスト膜１０９をリソグラフィー工程により形成する。その後、フォトレジスト膜１０９及びポリシリコンゲート１０８をマスクとして、半導体基板１０１にＮ型不純物であるリンイオン（Ｐ⁺）を、加速電圧３０ｋｅＶ、ドーズ量１．５×１０¹³atoms・cm^-2、注入角度２５°の注入条件で４回転の斜めイオン注入してＮ型の低濃度ソース・ドレイン領域１１０を形成する。さらに、同一マスクを用いて、半導体基板１０１にＰ型不純物であるボロンイオン（Ｂ⁺）又はフッ化ボロンイオン（ＢＦ²⁺）を、加速電圧２５ｋｅＶ、ドーズ量３．０×１０¹²atoms・cm^-2、注入角度２５°の注入条件で４回転の斜めイオン注入してＰ型のポケット領域１１１を形成する。このとき、ポケット領域１１１は、ゲート電極１０８下部のチャネル領域に向かって突出するように、低濃度ソース・ドレイン領域１１０の側部下方に隣接して形成する。なお、図１０（ｃ）〜図１１（ｄ）においては、図面を簡単化するために、しきい値制御層１０３及びウェル層１０５の図示は省略してある。 Next, in the step shown in FIG. 10C, after forming a thermal oxide film having a thickness of 7.5 nm on the semiconductor substrate 101, a polysilicon film having a thickness of 180 nm is formed on the thermal oxide film. Thereafter, the polysilicon film and the thermal oxide film are patterned by a lithography process and a dry etching process to form a gate insulating film 107 and a gate electrode 108 on the active region of the N-type MIS transistor formation region RTn. Thereafter, a photoresist film 109 that covers the substrate contact region Rsub and has an opening in the N-type MIS transistor formation region RTn is formed on the semiconductor substrate 101 by a lithography process. After that, using the photoresist film 109 and the polysilicon gate 108 as a mask, phosphorus ions (P ⁺ ) that are N-type impurities are implanted into the semiconductor substrate 101 with an acceleration voltage of 30 keV and a dose of 1.5 × 10 ¹³ atoms · cm ⁻² . N-type low-concentration source / drain regions 110 are formed by implanting oblique ions four times under an implantation condition of an angle of 25 °. Further, using the same mask, boron ions (B ⁺ ) or boron fluoride ions (BF ²⁺ ) that are P-type impurities are applied to the semiconductor substrate 101 with an acceleration voltage of 25 keV and a dose of 3.0 × 10 ¹² atoms · cm. ^-2 , The P-type pocket region 111 is formed by implanting four times of oblique ions under an implantation condition of 25 °. At this time, the pocket region 111 is formed adjacent to the lower side of the low-concentration source / drain region 110 so as to protrude toward the channel region below the gate electrode 108. In FIG. 10C to FIG. 11D, the threshold control layer 103 and the well layer 105 are not shown in order to simplify the drawings.

その後、図１０（ｄ）に示す工程で、フォトレジスト膜１０９を除去した後、基板上の全面に厚さ８０ｎｍのシリコン酸化膜を堆積した後、異方性ドライエッチングによりシリコン酸化膜をエッチバックして、ゲート電極１０８の側面上に絶縁性サイドウォール１１２を形成する。その後、基板上に、基板コンタクト形成領域Ｒｓｕｂを覆い、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎに開口部を有するフォトレジスト膜１１３をリソグラフィー工程により形成する。そして、フォトレジスト膜１１３、ゲート電極１０８、絶縁性サイドウォール１１２をマスクとして、半導体基板１０１にｎ型不純物である砒素イオン（Ａｓ⁺）を、加速電圧５０ｋｅＶ、ドーズ量６×１０¹⁵atoms・cm^-2の注入条件でイオン注入して、高濃度ドレイン領域１１４ａ及び高濃度ソース領域１１４ｂからなるＮ型の高濃度ソース・ドレイン領域１１４を形成する。このとき、高濃度ソース・ドレイン領域１１４は、低濃度ソース・ドレイン領域１１０よりも拡散深さを深く形成することができる。 10D, after removing the photoresist film 109, a silicon oxide film having a thickness of 80 nm is deposited on the entire surface of the substrate, and then the silicon oxide film is etched back by anisotropic dry etching. Then, the insulating sidewall 112 is formed on the side surface of the gate electrode 108. Thereafter, a photoresist film 113 that covers the substrate contact formation region Rsub and has an opening in the N-type MIS transistor formation region RTn is formed on the substrate by a lithography process. Then, using the photoresist film 113, the gate electrode 108, and the insulating sidewall 112 as a mask, arsenic ions (As ⁺ ), which are n-type impurities, are applied to the semiconductor substrate 101 with an acceleration voltage of 50 keV and a dose of 6 × 10 ¹⁵ atoms · cm. Ions are implanted under the ^-2 implantation condition to form an N-type high concentration source / drain region 114 composed of the high concentration drain region 114a and the high concentration source region 114b. At this time, the high-concentration source / drain region 114 can be formed deeper than the low-concentration source / drain region 110.

続いて、図１１（ａ）に示す工程で、フォトレジスト膜１１３を除去した後、Ｎ型ＭＩＳトランジスタ形成領域のうち少なくとも高濃度ソース領域１１４bに開口部を持つフォトレジスト膜１４０をリソグラフィー工程により形成する。次に、フォトレジスト膜１４０とポリシリコンゲート１０８とサイドウォール膜１１２をマスクとして、半導体基板１０１にＰ型不純物であるボロンイオン（Ｂ⁺）又はフッ化ボロンイオン（ＢＦ²⁺）を、加速電圧が100〜115keV、ドーズ量が6〜8×10¹²cm^-2、注入角度７°の注入条件でイオン注入し、下部チャルストッパ１０４のピーク濃度の位置より浅い位置にチャネルストッパ追加注入を行う。その結果、高濃度ソース領域１１４b の直下で下部チャネルストッパ層１０４の上部に隣接し、且つ下部チャネルストッパ層１０４のピーク濃度位置より浅い位置がピーク濃度になるように形成された、Ｐ型の不純物を有するチャネルストッパ領域１４１を形成する。 11A, after removing the photoresist film 113, a photoresist film 140 having an opening in at least the high-concentration source region 114b in the N-type MIS transistor formation region is formed by a lithography process. To do. Next, using the photoresist film 140, the polysilicon gate 108, and the sidewall film 112 as a mask, boron ions (B ⁺ ) or boron fluoride ions (BF ²⁺ ), which are P-type impurities, are applied to the semiconductor substrate 101 as an acceleration voltage. Are implanted under the implantation conditions of 100 to 115 keV, a dose of 6 to 8 × 10 ¹² cm ⁻² and an implantation angle of 7 °, and channel stopper additional implantation is performed at a position shallower than the peak concentration position of the lower char stopper 104. As a result, a P-type impurity formed so that the peak concentration is located immediately below the high-concentration source region 114b and adjacent to the upper portion of the lower channel stopper layer 104 and shallower than the peak concentration position of the lower channel stopper layer 104. A channel stopper region 141 having s is formed.

次に、図１１（ｂ）に示す工程で、フォトレジスト膜１１３を除去した後、基板上に、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎを覆い、基板コンタクト形成領域Ｒｓｕｂに開口部を有するフォトレジスト膜１１５をリソグラフィー工程により形成する。その後、フォトレジスト膜１１５をマスクとして、Ｐ型不純物であるボロンイオン（Ｂ⁺）を、加速電圧５ｋｅＶ、ドーズ量７．５×１０¹⁴atoms・cm^-2の注入条件で４回転のイオン注入をして、基板コンタクト形成領域Ｒｓｕｂの半導体基板１０１の表面部に基板の電位を制御する為のＰ型の高濃度基板領域１１６を形成する。 Next, in the step shown in FIG. 11B, after removing the photoresist film 113, the photoresist film 115 covering the N-type MIS transistor formation region RTn on the substrate and having an opening in the substrate contact formation region Rsub. Are formed by a lithography process. Then, using the photoresist film 115 as a mask, boron ions (B ⁺ ), which are P-type impurities, are ion-implanted four times under the conditions of an acceleration voltage of 5 keV and a dose of 7.5 × 10 ¹⁴ atoms · cm ^−2. Then, a P-type high-concentration substrate region 116 for controlling the substrate potential is formed on the surface portion of the semiconductor substrate 101 in the substrate contact formation region Rsub.

その後、図１１（ｃ）に示す工程で、半導体基板１０１に熱処理を施して半導体基板１０１内に注入された各不純物の活性化を行う。その後、周知の技術を用いて、高濃度ソース・ドレイン領域１１４、高濃度基板領域１１６及びゲート電極１０８の表面に、それぞれシリサイド領域１１７を形成する。そして、基板上に全面に層間絶縁膜１１９を形成した後、層間絶縁膜１１９に高濃度ソース・ドレイン領域１１４、高濃度基板領域１１６及びゲート電極１０８のシリサイド領域１１７に到達する各コンタクトプラグ１１８を形成し、層間絶縁膜１１９上に各コンタクトプラグ１１８に接続される配線１２２を形成する。これにより、図１１（ｃ）に示す構造を有する保護トランジスタとなるＮ型ＭＩＳトランジスタを有する半導体装置を得ることができる。 Thereafter, in the step shown in FIG. 11C, the semiconductor substrate 101 is heat-treated to activate each impurity implanted into the semiconductor substrate 101. Thereafter, silicide regions 117 are formed on the surfaces of the high-concentration source / drain region 114, the high-concentration substrate region 116, and the gate electrode 108, respectively, using a known technique. Then, after an interlayer insulating film 119 is formed on the entire surface of the substrate, each contact plug 118 reaching the high concentration source / drain region 114, the high concentration substrate region 116 and the silicide region 117 of the gate electrode 108 is formed on the interlayer insulating film 119. Then, a wiring 122 connected to each contact plug 118 is formed on the interlayer insulating film 119. Thereby, a semiconductor device having an N-type MIS transistor serving as a protection transistor having the structure shown in FIG. 11C can be obtained.

次に、本実施形態における不純物分布について図１２を用いて説明する。 Next, the impurity distribution in this embodiment will be described with reference to FIG.

図１２（ａ）は、図１１（ｃ）に示す半導体装置のソース領域であるＡ−Ａ箇所の深さ方向における不純物分布を示す図であり、図１２（ｂ）は図１１（ｃ）に示す半導体装置のＳＴＩ領域であるＢ−Ｂ箇所の深さ方向における不純物分布を示す図である。 FIG. 12A is a diagram showing the impurity distribution in the depth direction of the AA portion which is the source region of the semiconductor device shown in FIG. 11C, and FIG. It is a figure which shows the impurity distribution in the depth direction of the BB location which is a STI area | region of the semiconductor device shown.

本実施形態によれば、高濃度ソース領域１１４ｂの下方には、図１２（ａ）に示すように、下部チャネルストッパ層１０４と、下部チャネルストッパ層１０４の上部に隣接し、且つ、下部チャネルストッパ層１０４のピーク濃度位置より浅い位置がピーク濃度になるように形成された、比較的平坦な濃度ピークを有するチャネルストッパ領域１４１が形成されている。これに対して、ＳＴＩ領域１０２の下方には、図１２（ｂ）に示すように、ＳＴＩ領域の底面付近に濃度ピークを有する下部チャネルストッパ層１０４の一部からなるチャネルストッパ領域１４１ａが形成されている。 According to the present embodiment, below the high-concentration source region 114b, as shown in FIG. 12A, the lower channel stopper layer 104 is adjacent to the upper portion of the lower channel stopper layer 104 and the lower channel stopper layer 104. A channel stopper region 141 having a relatively flat concentration peak formed so that a position shallower than the peak concentration position of the layer 104 has a peak concentration is formed. On the other hand, below the STI region 102, as shown in FIG. 12B, a channel stopper region 141a made of a part of the lower channel stopper layer 104 having a concentration peak near the bottom surface of the STI region is formed. ing.

次に、図１１（ｃ）に示すようなＮ型ＭＩＳトランジスタからなる保護トランジスタを有する半導体装置におけるサージ印加時の動作について説明する。 Next, an operation at the time of applying a surge in a semiconductor device having a protection transistor composed of an N-type MIS transistor as shown in FIG. 11C will be described.

外部から正サージが配線１２２及びコンタクトプラグ１１８を通じて高濃度ドレイン領域１１４ａに印加された場合、高濃度ドレイン領域１１４ａと基板（チャネルストッパ領域１０４）の接合部分でインパクトイオン化現象が起こり、ホールが充分発生すると、寄生バイポーラ動作によりチャネルストッパ領域１４１を通じて高濃度ソース領域１１４ｂへ電流が流れる。このとき、チャネルストッパ領域１４１を通じて流れるホールは、基板電極に接続されている高濃度基板領域１１６方向に流れる傾向よりも高濃度ソース領域１１４ｂ方向へ流れる傾向の方が強くなる。 When a positive surge is applied from the outside to the high-concentration drain region 114a through the wiring 122 and the contact plug 118, impact ionization occurs at the junction between the high-concentration drain region 114a and the substrate (channel stopper region 104), and sufficient holes are generated. Then, current flows to the high concentration source region 114b through the channel stopper region 141 by the parasitic bipolar operation. At this time, the hole flowing through the channel stopper region 141 tends to flow in the direction of the high concentration source region 114b rather than the direction of flowing in the direction of the high concentration substrate region 116 connected to the substrate electrode.

これは、図１２（ａ）に示すように、高濃度ソース領域１１４ｂ直下に形成されるチャネルストッパ領域１４１には、下部チャネルストッパ層１０４の上に、下部チャネルストッパ層１０４のピーク濃度と同じ、もしくはそれ以上の高濃度なピーク濃度を有するチャネルストッパ領域１４１が形成されており、電気的な抵抗が小さくなっている。これに対して、高濃度基板領域１１６に電気的に通じるＳＴＩ領域１０２直下に形成されるチャネルストッパ領域１４１ａには、図１２（ｂ）に示すように、下部チャネルストッパ層１０４の一部が形成されているだけで、チャネルストッパ領域１４１は形成されておらず、高濃度ソース領域１１４ｂ直下のチャネルストッパ領域１４１に比べて、電気的な抵抗が大きくなっている。 As shown in FIG. 12A, the channel stopper region 141 formed immediately below the high concentration source region 114b has the same peak concentration as that of the lower channel stopper layer 104 on the lower channel stopper layer 104. Alternatively, a channel stopper region 141 having a higher peak concentration than that is formed, and the electrical resistance is reduced. In contrast, as shown in FIG. 12B, a part of the lower channel stopper layer 104 is formed in the channel stopper region 141a formed immediately below the STI region 102 that is in electrical communication with the high concentration substrate region 116. However, the channel stopper region 141 is not formed, and the electrical resistance is larger than that of the channel stopper region 141 immediately below the high concentration source region 114b.

従って、高濃度ソース領域１１４ｂの下により多くのホールが蓄積され、高濃度基板領域１１６よりも高濃度ソース領域１１４ｂに、より電流が流れやすくなる。つまり、高濃度ソース領域１１４ｂ直下の接合部分に多量のホールを存在させることにより、高濃度ソース領域１１４ｂの電位が上昇しＯＮ抵抗を下げることができるので、ドレイン領域とソース領域間の電位障壁を下げることが出来る。 Therefore, more holes are accumulated under the high-concentration source region 114b, and a current flows more easily in the high-concentration source region 114b than in the high-concentration substrate region 116. That is, the presence of a large amount of holes in the junction immediately below the high concentration source region 114b increases the potential of the high concentration source region 114b and lowers the ON resistance. Therefore, the potential barrier between the drain region and the source region is reduced. Can be lowered.

以上の構成によれば、チャネルストッパ領域１４１を形成することにより、高濃度ソース領域１１４ｂの電位を上昇されることが可能となり、同じ電圧のサージが印加された場合であっても、より大きな電流が高濃度ソース領域１１４ｂに流れやすくなる。従って、基板電極となる高濃度基板領域１１６へリークする電流を抑制することができ、高電流を低ドレイン電圧で流すことが可能になる。つまり、同じ電圧がかかっても、流れる電流の量を多くすることが出来、高性能の保護トランジスタを提供することが出来る。 According to the above configuration, by forming the channel stopper region 141, the potential of the high concentration source region 114b can be increased, and even when a surge of the same voltage is applied, a larger current can be obtained. Tends to flow into the high-concentration source region 114b. Therefore, a current leaking to the high concentration substrate region 116 serving as a substrate electrode can be suppressed, and a high current can be supplied with a low drain voltage. That is, even when the same voltage is applied, the amount of flowing current can be increased, and a high-performance protection transistor can be provided.

また本実施形態では、高濃度ソース領域１１４ｂ下に選択的に新たな注入を行うため、高濃度ドレイン領域１１４a下端ジャンクション領域のジャンクション容量については増加させることなくソース電極側の電位を選択的に上昇させることが出来る。その結果、基板電極へ電流がリークするのをより効率的に防止することが出来る。 In this embodiment, since a new implantation is selectively performed under the high concentration source region 114b, the potential on the source electrode side is selectively increased without increasing the junction capacitance of the lower end junction region of the high concentration drain region 114a. It can be made. As a result, it is possible to more efficiently prevent current from leaking to the substrate electrode.

本発明に係る半導体装置によると、高電流を低ドレイン電圧で流す保護トランジスタの提供等に好適である。 The semiconductor device according to the present invention is suitable for providing a protection transistor that allows a high current to flow at a low drain voltage.

第１の実施形態の工程断面図Process sectional drawing of 1st Embodiment 第１の実施形態の工程断面図Process sectional drawing of 1st Embodiment 第１の実施形態の効果を示す図The figure which shows the effect of 1st Embodiment 第２の実施形態の工程断面図Process sectional drawing of 2nd Embodiment 第２の実施形態の工程断面図Process sectional drawing of 2nd Embodiment 第２の実施形態の効果を示す図The figure which shows the effect of 2nd Embodiment 第３の実施形態の工程断面図Process sectional drawing of 3rd Embodiment 第３の実施形態の工程断面図Process sectional drawing of 3rd Embodiment 第３の実施形態の効果を示す図The figure which shows the effect of 3rd Embodiment 第４の実施形態の工程断面図Process sectional drawing of 4th Embodiment 第４の実施形態の工程断面図Process sectional drawing of 4th Embodiment 第４の実施形態の効果を示す図The figure which shows the effect of 4th Embodiment 従来方法の問題点を示す図Diagram showing problems with the conventional method 従来方法の工程断面図Process cross section of conventional method 従来方法の工程断面図と濃度分布を示す図Cross-sectional view of conventional method and diagram showing concentration distribution

符号の説明Explanation of symbols

１０１ P型シリコン基板
１０２ STI
１０３しきい値制御層
１０４下部チャネルストッパ層
１０６上部チャネルストッパ層
１０７ゲート酸化膜
１０８ポリシリコンゲート
１０９フォトレジスト膜
１１０低濃度ソース・ドレイン領域
１１１ポケット領域
１１２サイドウォール
１１３フォトレジスト膜
１１４ａ高濃度ドレイン領域
１１４ｂ高濃度ソース領域
１１５フォトレジスト膜
１１６Ｐ型高濃度領域
１１７シリサイド領域
１１８基板コンタクト
１１９層間絶縁膜
１２１チャネルストッパ領域
１２２電極
１３１高濃度ボロンドープ層
１４１チャネルストッパ領域
２０１基板
２０２ STI
２０４チャネルストッパ層
２０７ゲート酸化膜
２０８ポリシリコンゲート
２１０低濃度ソース・ドレイン領域
２１１ポケット領域
２１２サイドウォール
２１４ａ高濃度ドレイン領域
２１４ｂ高濃度ソース領域
２１６Ｐ型高濃度領域
２１７シリサイド領域
２１８基板コンタクト
２１９層間絶縁膜
２２２電極 101 P-type silicon substrate 102 STI
103 Threshold control layer 104 Lower channel stopper layer 106 Upper channel stopper layer 107 Gate oxide film 108 Polysilicon gate 109 Photoresist film 110 Low concentration source / drain region 111 Pocket region 112 Side wall 113 Photoresist film 114a High concentration drain region 114b High-concentration source region 115 Photoresist film 116 P-type high-concentration region 117 Silicide region 118 Substrate contact 119 Interlayer insulating film 121 Channel stopper region 122 Electrode 131 High-concentration boron doped layer 141 Channel stopper region 201 Substrate 202 STI
204 Channel stopper layer 207 Gate oxide film 208 Polysilicon gate 210 Low concentration source / drain region 211 Pocket region 212 Side wall 214a High concentration drain region 214b High concentration source region 216 P-type high concentration region 217 Silicide region 218 Substrate contact 219 Interlayer insulation Membrane 222 electrode

Claims

基板上に選択的に形成された反対導電型のソース・ドレイン領域と、
前記ソース領域と前記ドレイン領域の間の領域上に形成されたゲート絶縁膜と、
前記ソース・ドレイン領域上にそれぞれ形成されたソース電極、ドレイン電極と、
前記ソース電極、前記ドレイン電極とは絶縁体によって分離された前記半導体基板上にある基板電極と、
前記ソース・ドレイン領域下で前記絶縁体の底部、もしくは前記底部より深い位置に不純物濃度ピークを有するチャネルストッパ領域とを備え、
少なくとも前記ソース電極下の基板内において、前記チャネルストッパ領域のピーク濃度位置より浅い位置がピーク濃度になるように、もしくは隣接する深さにピーク濃度を有する不純物領域を備えることを特徴とする半導体装置。 Source / drain regions of opposite conductivity type selectively formed on the substrate;
A gate insulating film formed on a region between the source region and the drain region;
A source electrode and a drain electrode respectively formed on the source / drain regions;
A substrate electrode on the semiconductor substrate separated from the source electrode and the drain electrode by an insulator;
A channel stopper region having an impurity concentration peak at the bottom of the insulator under the source / drain region or at a position deeper than the bottom;
A semiconductor device comprising: an impurity region having a peak concentration at an adjacent depth or at a position shallower than a peak concentration position of the channel stopper region at least in a substrate under the source electrode .

前記不純物領域は、前記チャネルストッパ領域のピーク濃度と等濃度であることを特徴とする、請求項１記載の半導体装置。 The semiconductor device according to claim 1, wherein the impurity region has a concentration equal to a peak concentration of the channel stopper region.

前記不純物領域は、前記ソース領域に近い領域ほど不純物濃度が高くなることを特徴とする、請求項１記載の半導体装置。 The semiconductor device according to claim 1, wherein the impurity region has a higher impurity concentration in a region closer to the source region.

前記不純物領域は、前記ソース電極と前記ドレイン電極と前記基板電極下の前記基板内であって、前記ソース・ドレイン領域より深い位置で前記チャネルストッパ領域より浅い位置に形成されていることを特徴とする、請求項１記載の半導体装置。 The impurity region is formed in the substrate under the source electrode, the drain electrode, and the substrate electrode, at a position deeper than the source / drain region and shallower than the channel stopper region. The semiconductor device according to claim 1.

前記不純物領域は、ボロンドープ層であることを特徴とする、請求項１記載の半導体装置。 The semiconductor device according to claim 1, wherein the impurity region is a boron-doped layer.

前記不純物領域は、前記ソース領域より深い、もしくは隣接する領域で、前記チャネルストッパ領域より浅い位置に形成されていることを特徴とする、請求項１記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the impurity region is formed in a region deeper than or adjacent to the source region and shallower than the channel stopper region.

基板上に選択的にＳＴＩ領域を形成する工程と、
前記ＳＴＩ形成領域の下に、チャンネルストッパ層を形成する工程と、
前記基板に選択的に反対導電型のソース・ドレイン領域を形成する工程と、
前記ソース領域と前記ドレイン領域の間の領域上にゲート絶縁膜を有するゲート電極を形成する工程とを備え、
前記ＳＴＩ形成後、前記ゲート電極を形成する前に、少なくとも前記ソース領域下前記チャンネルストッパ領域を超えない深さで、前記基板内に前記不純物領域を形成する工程を備えることを特徴とする、請求項１記載の半導体装置。 Selectively forming STI regions on the substrate;
Forming a channel stopper layer under the STI formation region;
Selectively forming opposite conductivity type source / drain regions on the substrate;
Forming a gate electrode having a gate insulating film on a region between the source region and the drain region,
A step of forming the impurity region in the substrate at a depth not exceeding the channel stopper region under the source region after forming the STI and before forming the gate electrode is provided. Item 14. A semiconductor device according to Item 1.

基板上に選択的にＳＴＩ領域を形成する工程と、
前記ＳＴＩ形成領域の下に、チャネルストッパ層を形成する工程と、
前記基板上にゲート絶縁膜を有するゲート電極を形成する工程と
前記ゲート電極の両側の基板内に、選択的に反対導電型のソース・ドレイン領域を形成する工程と、
前記ゲート電極上に絶縁膜を堆積する工程と、
前記絶縁膜中に上部電極と接続する基板コンタクトを形成する工程とを備え、
前記チャネルストッパ層を形成した後、前記ゲート電極を形成する前に、基板内の前記チャネルストッパ層より浅い位置にイオン注入する工程を備えることを特徴とする半導体装置の製造方法。 Selectively forming STI regions on the substrate;
Forming a channel stopper layer under the STI formation region;
Forming a gate electrode having a gate insulating film on the substrate; and selectively forming opposite conductivity type source / drain regions in the substrate on both sides of the gate electrode;
Depositing an insulating film on the gate electrode;
Forming a substrate contact connected to the upper electrode in the insulating film,
A method of manufacturing a semiconductor device, comprising: a step of ion-implanting into a position shallower than the channel stopper layer in a substrate after forming the channel stopper layer and before forming the gate electrode.

基板上に選択的にＳＴＩ領域を形成する工程と、
前記ＳＴＩ領域の底部を含む深さにイオンを注入する工程と、
前記イオンを注入した層に熱を加える工程と、
前記ＳＴＩ形成領域の下であって、前記イオンを注入した位置より深い位置に、チャネルストッパ層を形成する工程と、
前記基板上にゲート絶縁膜を有するゲート電極を形成する工程と
前記ゲート電極の両側の基板内に、選択的に反対導電型のソース・ドレイン領域を形成する工程と、
前記ゲート電極上に絶縁膜を堆積する工程と、
前記絶縁膜中に上部電極と接続する基板コンタクトを形成する工程とを備えることを特徴とする、半導体装置の形成方法。 Selectively forming STI regions on the substrate;
Implanting ions to a depth including the bottom of the STI region;
Applying heat to the ion-implanted layer;
Forming a channel stopper layer below the STI formation region and deeper than the position where the ions are implanted;
Forming a gate electrode having a gate insulating film on the substrate; and selectively forming opposite conductivity type source / drain regions in the substrate on both sides of the gate electrode;
Depositing an insulating film on the gate electrode;
Forming a substrate contact connected to the upper electrode in the insulating film.

基板内にイオンを注入する工程と、
前記イオンを注入した領域上にＳｉ膜を形成する工程と、
前記イオンを注入した領域を侵食しない範囲で基板表面に選択的にＳＴＩ領域を形成する工程と、
前記ＳＴＩ形成領域の下に、チャンネルストッパ層を形成する工程と、
前記基板に選択的に反対導電型のソース・ドレイン領域を形成する工程と、
前記ソース領域と前記ドレイン領域の間にゲート絶縁膜を有するゲート電極を形成する工程と、
前記ゲート電極上に絶縁膜を堆積する工程と、
前記絶縁膜中に上部電極と接続する基板コンタクトを形成する工程とを備えることを特徴とする、半導体装置の製造方法。 Implanting ions into the substrate;
Forming a Si film on the ion-implanted region;
Selectively forming an STI region on the substrate surface within a range not eroding the ion-implanted region;
Forming a channel stopper layer under the STI formation region;
Selectively forming opposite conductivity type source / drain regions on the substrate;
Forming a gate electrode having a gate insulating film between the source region and the drain region;
Depositing an insulating film on the gate electrode;
Forming a substrate contact connected to the upper electrode in the insulating film. A method for manufacturing a semiconductor device, comprising:

前記イオンを注入した領域上に、Ｓｉ膜をエピタキシャル成長させることにより形成することを特徴とする、請求項１０記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 10, wherein a Si film is formed by epitaxial growth on the ion-implanted region.

基板上に選択的にＳＴＩ領域を形成する工程と、
前記ＳＴＩ形成領域の下に、チャネルストッパ層を形成する工程と、
前記基板に選択的に反対導電型のソース・ドレイン領域を形成する工程と、
前記ソース領域と前記ドレイン領域の間の領域上にゲート絶縁膜を有するゲート電極を形成する工程と
前記ゲート電極上に絶縁膜を堆積する工程と、
前記絶縁膜中に上部電極と接続する基板コンタクトを形成する工程とを備え、
前記ゲート電極を形成した後前記絶縁膜を堆積する前に、前記基板上にソース領域に開口部を備えたレジスト膜を形成し、前記ソース領域下で前記チャネルストッパ層より浅い位置にイオン注入する工程とを備えることを特徴とする、半導体装置の製造方法。 Selectively forming STI regions on the substrate;
Forming a channel stopper layer under the STI formation region;
Selectively forming opposite conductivity type source / drain regions on the substrate;
Forming a gate electrode having a gate insulating film on a region between the source region and the drain region; and depositing an insulating film on the gate electrode;
Forming a substrate contact connected to the upper electrode in the insulating film,
After forming the gate electrode and before depositing the insulating film, a resist film having an opening in the source region is formed on the substrate, and ions are implanted under the source region at a position shallower than the channel stopper layer. A method of manufacturing a semiconductor device.