JP2005340604A - 半導体装置の製造方法 - Google Patents

Abstract

【目的】 ｌｏｗ−ｋ膜が削れ過ぎるのを防止し、Ｃｕ配線の抵抗のウエハ面内の均一性を高めることを目的とする。
【構成】 基体上に、ｌｏｗ−ｋ膜を形成するｌｏｗ−ｋ膜形成工程（Ｓ１０６）と、前記ｌｏｗ−ｋ膜上に、前記ｌｏｗ−ｋ膜よりも研磨されやすいＳｉＯＣ膜を形成するＳｉＯＣ膜形成工程（Ｓ１１０）と、前記ＳｉＯＣ膜とｌｏｗ−ｋ膜とに開口部を形成する開口部形成工程（Ｓ１１２）と、前記ＳｉＯＣ膜上と前記開口部とに導電性材料を堆積させる工程（Ｓ１１４〜Ｓ１１８）と、前記ＳｉＯＣ膜上に堆積したＣｕとＳｉＯＣ膜とを研磨により除去する研磨工程（Ｓ１２０，Ｓ１２２）と、を備えたことを特徴とする。
【選択図】 図１

Description

本発明は、化学機械研磨装置及び半導体装置の製造方法に係り、特に、Ｃｕ（銅）配線を用いた半導体装置の製造方法及びかかる半導体装置の製造に用いる化学機械研磨装置に関するものである。

近年、半導体集積回路（ＬＳＩ）の高集積化、及び高性能化に伴って新たな微細加工技術が開発されている。化学機械研磨（ケミカル・メカニカル・ポリッシング：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法もその一つであり、ＬＳＩ製造工程、特に多層配線形成工程における層間絶縁膜の平坦化、金属プラグ形成、或いは埋め込み工程において頻繁に利用されている技術である（例えば、特許文献１参照）。

特に、最近はＬＳＩの高速性能化を達成するために、配線技術を従来のアルミ（Ａｌ）合金から低抵抗のＣｕ或いはＣｕ合金（以下、まとめてＣｕと称する。）に代える動きが進んでいる。Ｃｕは、Ａｌ合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難であるので、溝加工が施された絶縁膜上にＣｕ膜を堆積し、溝内に埋め込まれた部分以外のＣｕ膜をＣＭＰにより除去して埋め込み配線を形成する、いわゆるダマシン（ｄａｍａｓｃｅｎｅ）法が主に採用されている（例えば、特許文献２参照）。Ｃｕ膜はスパッタ法などで薄いシード層を形成した後に電解めっき法により数１００ｎｍ程度の厚さの積層膜を形成することが一般的である。

さらに、最近は層間絶縁膜として比誘電率の低い低誘電率絶縁膜（ｌｏｗ−ｋ膜）を用いることが検討されている。すなわち、比誘電率ｋが、約４．２のシリコン酸化膜（ＳｉＯ_２膜）から比誘電率ｋが例えば３．５以下のｌｏｗ−ｋ膜を用いることにより、配線間の寄生容量を低減することが試みられている。また、比誘電率ｋが２．５以下のｌｏｗ−ｋ膜材料の開発も進められており、これらは材料中に空孔が入ったポーラス材料となっているものが多い。このようなｌｏｗ−ｋ膜（若しくはポーラスｌｏｗ−ｋ膜）とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法は次のようなものである。

図１３は、従来のｌｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法を示す工程断面図である。
図１３では、デバイス部分等の形成方法は省略している。
図１３（ａ）において、Ｃｕ配線またはコンタクトプラグ層２１１上部に化学気相成長（ＣＶＤ）等の方法により拡散防止膜２１３を成膜し、その上にｌｏｗ−ｋ膜２２０、キャップ膜２２３を成膜する。そして、フォトリソグラフィ工程及びエッチング工程により、Ｃｕ金属配線或いはＣｕコンタクトプラグを形成するための溝構造（開口部）を前記拡散防止膜２１１、前記ｌｏｗ−ｋ膜２２０、及びキャップ膜２２３にそれぞれ形成する。その上に、バリアメタル膜２４０、シードＣｕ膜及び電解メッキＣｕ膜２６０をこの順序で成膜して１５０℃から４００℃の温度で約３０分間アニール処理をする。バリアメタルとしてはタンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、窒化タングステン（ＷＮ）、ＷＳｉＮ等が用いられる。特にＴａとＴａＮがよく用いられている。
ＣＭＰにより、Ｃｕ膜２６０を除去（図１３（ｂ））し、バリアメタル膜２４０を除去（図１３（ｃ））することにより、溝である開口部にＣｕ配線を形成する。
さらに多層配線を形成する場合はこのプロセスを繰り返して積層していくのが一般的である。

前記ＣＭＰに関し、ｌｏｗ−ｋ膜上にキャップ膜を形成し、キャップ膜をＣＭＰストッパーとする技術が特許文献３に開示されている。

また、シリコン酸化膜上に、前記シリコン酸化膜にホウ素（Ｂ）をイオン注入してシリコン酸化膜よりもＣＭＰにより研磨されやすい犠牲膜を形成し、Ｃｕ配線形成のためのＣＭＰ時に犠牲膜を研磨することでＣｕ配線を削りすぎてディッシングを生じさせないようにする技術が特許文献４に開示されている。

その他、ＣＭＰ時にディッシングを生じさせないようにする技術が文献５に開示されている。
米国特許番号４９４４８３６ 特開平２−２７８８２２号公報 特開２００３−１６８６８６号公報 特開２００１−４４２０１号公報 特開２０００−１８３０６６号公報

しかし、前述の方法によってｌｏｗ−ｋ膜を絶縁膜として含むＣｕ配線をシリコンウエハ上に形成した場合、ｌｏｗ−ｋ膜は、機械的強度が弱く、ＣＭＰにより研磨されやすいため、図１３（ｃ）に示すように、Ｃｕ−ＣＭＰを行う際にｌｏｗ−ｋ膜が削れ過ぎてしまう問題が発生した。これは、誘電率の高いキャップ膜２２３をバリアメタル膜２４０と同時に研磨除去する際に、下地のｌｏｗ−ｋ膜２２０の方がキャップ膜２２３より研磨されやすいため、下地のｌｏｗ−ｋ膜２２０がストッパーとして機能していないことが問題であった。そして、ｌｏｗ−ｋ膜と共にＣｕ配線までもが削れ過ぎてしまうため、配線抵抗が大きくなってしまうといった問題があった。かかるオーバーＣＭＰ中にｌｏｗ−ｋ膜のエロージョンが発生し、Ｃｕ配線の抵抗のウエハ面内の均一性が悪くなるといった問題があった。

本発明は、ｌｏｗ−ｋ膜が削れ過ぎるのを防止し、Ｃｕ配線の抵抗のウエハ面内の均一性を高めることを目的とする。

本発明の半導体装置の製造方法は、
基体上に、低誘電率絶縁膜を形成する低誘電率絶縁膜形成工程と、
前記低誘電率絶縁膜上に、前記低誘電率絶縁膜よりも研磨されやすいキャップ絶縁膜を形成するキャップ絶縁膜形成工程と、
前記キャップ絶縁膜と前記低誘電率絶縁膜とに開口部を形成する開口部形成工程と、
前記キャップ絶縁膜上と前記開口部とに導電性材料を堆積させる堆積工程と、
前記キャップ絶縁膜上に堆積した導電性材料と前記キャップ絶縁膜とを研磨により除去する除去工程と、
を備えたことを特徴とする。

前記低誘電率絶縁膜上に、前記低誘電率絶縁膜よりも研磨されやすいキャップ絶縁膜を形成することで、導電性材料と前記キャップ絶縁膜とを研磨する際に、低誘電率絶縁膜がストッパーとして機能する。

特に、前記低誘電率絶縁膜は、比誘電率が２．６以下の材料を用いると有効である。

前記低誘電率絶縁膜として、ポーラスＭＳＱ（Ｍｅｔｈｙｌ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）膜とポーラスＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）膜とポリマー膜とのいずれかを用いたことを特徴とする。

かかるポーラス状のｌｏｗ−ｋ膜やポリマー膜は、特に、研磨されやすいことから、かかる低誘電率絶縁膜よりも研磨されやすいキャップ絶縁膜を形成することが有効である。

特に、前記キャップ絶縁膜形成工程において、前記キャップ絶縁膜の研磨速度が前記低誘電率絶縁膜の研磨速度の２倍以上となるキャップ絶縁膜を形成することを特徴とする。

研磨速度差を２倍以上とすることで、研磨する際のストッパーとして十分に機能させることができる。

また、前記キャップ絶縁膜形成工程において、前記キャップ絶縁膜中の空孔率を上げることにより前記低誘電率絶縁膜よりも研磨されやすいキャップ絶縁膜を形成することを特徴とする。

前記キャップ絶縁膜中の空孔率を上げることにより、より研磨速度を早くすることができる。そして、キャップ絶縁膜中の空孔率を前記低誘電率絶縁膜よりも研磨されやすい研磨速度まで上げる。

特に、前記キャップ絶縁膜形成工程において、前記キャップ絶縁膜の空孔率と前記低誘電率絶縁膜の空孔率との比が５０〜７０％となるキャップ絶縁膜を形成することを特徴とする。

空孔率比が５０〜７０％となるキャップ絶縁膜を形成することにより、ストッパーとして十分な研磨速度を得ることができる。

また、前記低誘電率絶縁膜形成工程において、前記低誘電率絶縁膜の炭素含有量を増加させることにより前記キャップ絶縁膜よりも研磨されにくい前記低誘電率絶縁膜を形成することを特徴とする。

キャップ絶縁膜の研磨速度を上げる代わりに、低誘電率絶縁膜の炭素含有量を増加させることにより前記キャップ絶縁膜よりも研磨されにくい前記低誘電率絶縁膜を形成してもよい。炭素含有量を増加させることにより研磨速度を下げることができる。或いは、キャップ絶縁膜の研磨速度を上げることと合わせて行なうとなおよい。

前記キャップ絶縁膜として、ＳｉＯ_２膜とＳｉＣ膜とＳｉＯＣ膜とＳｉＯＮ膜とうち少なくとも１つを用いることが望ましい。

本発明によれば、導電性材料と前記キャップ絶縁膜とを研磨する際に、低誘電率絶縁膜がストッパーとして機能するため、低誘電率絶縁膜が削れ過ぎるのを防止することができる。よって、オーバーＣＭＰを抑制し、低誘電率絶縁膜のエロージョンの発生を防止することができる。よって、Ｃｕ配線の抵抗のウエハ面内の均一性を高めることができる。

実施の形態１．
図１は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
図１において、本実施の形態では、ＳｉＯ_２膜を形成するＳｉＯ_２膜形成工程（Ｓ１０２）と、ＳｉＣ膜を形成するＳｉＣ膜形成工程（Ｓ１０４）と、低誘電率絶縁膜形成工程として、多孔質の絶縁性材料を用いたｌｏｗ−ｋ膜を形成するｌｏｗ−ｋ膜形成工程（Ｓ１０６）と、ｌｏｗ−ｋ膜表面をプラズマ処理するヘリウム（Ｈｅ）プラズマ処理工程（Ｓ１０８）と、キャップ膜形成工程として、ＳｉＯＣ膜を形成するＳｉＯＣ膜形成工程（Ｓ１１０）と、開口部を形成する開口部形成工程（Ｓ１１２）と、導電性材料を堆積させる導電性材料堆積工程として、バリアメタル膜形成工程（Ｓ１１４）、シード膜形成工程（Ｓ１１６）、めっき工程（Ｓ１１８）と、除去工程として、Ｃｕ研磨工程（Ｓ１２０）、バリアメタル，ＳｉＯＣ研磨工程（Ｓ１２２）と、還元性プラズマ処理するＮＨ_３プラズマ処理工程（Ｓ１２４）と、ＳｉＣ膜形成工程（Ｓ１２６）と、ｌｏｗ−ｋ膜形成工程（Ｓ１２８）という一連の工程を実施する。多層配線化する場合には、さらに、工程を繰り返し積み上げていけばよい。

図２は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図２では、図１のＳｉＯ_２膜形成工程（Ｓ１０２）からｌｏｗ−ｋ膜形成工程（Ｓ１０６）までを示している。それ以降の工程は後述する。

図２（ａ）において、ＳｉＯ_２膜形成工程として、基体２００上にＣＶＤ法によって、例えば、膜厚５００ｎｍの下地ＳｉＯ_２膜を堆積し、ＳｉＯ_２膜２１０を形成する。ここでは、化学気相成長（ＣＶＤ）法によって成膜しているが、その他の方法を用いても構わない。基体２００として、例えば、直径３００ミリのシリコンウエハを用いる。ここでは、デバイス部分の形成を省略している。

図２（ｂ）において、ＳｉＣ膜形成工程として、ＳｉＯ_２膜２１０の上に、ＣＶＤ法によって、ＳｉＣを用いた膜厚５０ｎｍの下地ＳｉＣ膜を堆積し、ＳｉＣ膜２１２を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。ＳｉＣ膜２１２は、エッチングストッパーとしての機能も有する。ＳｉＣ膜を生成するのは難しいためＳｉＣ膜の代わりにＳｉＯＣ膜を用いても構わない。或いは、ＳｉＣＮ膜、ＳｉＮ膜を用いることができる。

図２（ｃ）において、ｌｏｗ−ｋ膜形成工程として、基体２００の上に形成された前記ＳｉＣ絶縁膜形成工程により形成されたＳｉＣ絶縁膜２１２の上に多孔質の絶縁性材料を用いた低誘電率絶縁膜となるポーラスｌｏｗ−ｋ膜２２０を２５０ｎｍの厚さで形成する。ポーラスｌｏｗ−ｋ膜２２０を形成することで、比誘電率の低い層間絶縁膜を得ることができる。ポーラスｌｏｗ−ｋ膜２２０の材料としては、例えば、多孔質のポーラスメチルシルセスキオキサン（ｍｅｔｈｙｌ ｓｉｌｓｅｑｕｉｏｘａｎｅ：ＭＳＱ）を用いることができる。また、その形成方法としては、例えば、溶液をスピンコートし熱処理して薄膜を形成するＳＯＤ（ｓｐｉｎ ｏｎ ｄｉｅｌｅｃｔｉｃ ｃｏａｔｉｎｇ）法を用いることができる。ここでは、スピナーの回転数は９００ｍｉｎ^−１（９００ｒｐｍ）で成膜した。このウエハをホットプレート上で窒素雰囲気中２５０℃の温度でベークを行い、最終的にホットプレート上で窒素雰囲気中４５０℃の温度で１０分間のキュアを行った。ポーラスＭＳＱの材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。例えば、密度が１．０ｇ／ｃｍ^３で比誘電率ｋが２．３となる物性値を有するポーラスｌｏｗ−ｋ膜２２０が得られる。ポーラスｌｏｗ−ｋ膜のＳｉとＯとＣの組成比は、Ｓｉが２５から３５％の範囲、Ｏが４５から５７％の範囲、Ｃが１３から２４％の範囲にある物性値を有するポーラスｌｏｗ−ｋ膜２２０が得られる。また、ＣＶＤ膜とスピン塗布膜を比較した場合、特にスピン塗布膜に対して有効である。前記ｌｏｗ−ｋ膜２２０の膜厚としては、１００ｎｍから１０００ｎｍの範囲であることが望ましい。前述のＭＳＱ膜の組成としては、珪素の濃度は２０％から４０％、炭素の濃度は１０％から３０％、酸素の濃度は４０％から６０％が望ましい。

そして、Ｈｅプラズマ処理工程として、このポーラスｌｏｗ−ｋ膜２２０表面をＣＶＤ装置内でヘリウム（Ｈｅ）プラズマ照射によって表面改質する。Ｈｅプラズマ照射によって表面が改質されることで、ポーラスｌｏｗ−ｋ膜２２０とポーラスｌｏｗ−ｋ膜２２０上に形成する後述するキャップ膜としてのＣＶＤ−ＳｉＯＣ膜２２２との接着性を改善することができる。ガス流量は１．７Ｐａ・ｍ^３／ｓ（１０００ｓｃｃｍ）、ガス圧力は１０００Ｐａ、高周波パワーは５００Ｗ、低周波パワーは４００Ｗ、温度は４００℃とした。キャップＣＶＤ膜をｌｏｗ−ｋ膜上に成膜する際は、ポーラスｌｏｗ−ｋ膜表面にプラズマ処理を施すことがキャップＣＶＤ膜との接着性を改善する上で有効である。プラズマガスの種類としてはアンモニア（ＮＨ_３）、亜酸化窒素（Ｎ_２Ｏ）、水素（Ｈ_２）、Ｈｅ、酸素（Ｏ_２）、シラン（ＳｉＨ_４）、アルゴン（Ａｒ）、窒素（Ｎ_２）などがあり、これらの中でもＨｅプラズマはポーラスｌｏｗ−ｋ膜へのダメージが少ないために特に有効である。また、プラズマガスはこれらのガスを混合したものでも良い。例えば、Ｈｅガスは他のガスと混合して用いると効果的である。

図３は、ｌｏｗ−ｋ膜の研磨速度を下げる方法を説明するための概念図である。
ｌｏｗ−ｋ膜の研磨速度を下げるには、炭素含有量を増加する方法が有効である。炭素含有量を増加することによって研磨速度を低い値に調節することができる。図３（ａ）では、炭素含有量を増加させていないｌｏｗ−ｋ膜２２０を示している。これでは、研磨速度が高い（大きい）ままである。これを図３（ｂ）に示すように、例えば、炭素含有率を１０％増加させる。炭素含有率を１０％増加させることで、所望する値まで研磨速度を低くすることができる。
低誘電率絶縁膜は、比誘電率ｋが２．６以下のｌｏｗ−ｋ膜が望ましい。例えば、ポーラスＭＳＱの他、ポーラスＨＳＱ膜、ポリマー膜や、比誘電率ｋが２．６のＳｉＯＣ膜、比誘電率ｋが２．５のＳｉＯＣ膜等が半導体装置の微細化にとって望ましい。ただし、比誘電率ｋが２．６以下のｌｏｗ−ｋ膜が特にＣＭＰにおける研磨速度が速く、削られやすい。よって、比誘電率ｋが２．６以下のｌｏｗ−ｋ膜を用いる場合、かかる炭素含有量を増加する方法は、特に有効である。

図４は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図４では、図１のＳｉＯＣ膜形成工程（Ｓ１１０を示している。それ以降の工程は後述する。
図４において、ＳｉＯＣ膜形成工程として、前記Ｈｅプラズマ処理を行った後、キャップ膜として、ＣＶＤ法によってｌｏｗ−ｋ膜２２０上にＳｉＯＣを膜厚５０ｎｍ堆積することで、ＳｉＯＣ膜２２２を形成する。ＳｉＯＣ膜２２２を形成することで、直接リソグラフィを行うことができないｌｏｗ−ｋ膜２２０を保護し、ｌｏｗ−ｋ膜２２０にパターンを形成することができる。かかるキャップＣＶＤ膜としてはＳｉＯ_２膜、ＳｉＣ膜、ＳｉＯＣ膜、ＳｉＣＮ膜などがあるが、ダメージ低減の観点からはＳｉＯ_２膜が優れ、低誘電率化の観点からはＳｉＯＣ膜が、耐圧向上の観点からはＳｉＣ膜やＳｉＣＮ膜が優れている。さらに、ＳｉＯ_２膜とＳｉＣ膜の積層膜、もしくはＳｉＯ_２膜とＳｉＣＯ膜の積層膜、もしくはＳｉＯ_２膜とＳｉＣＮ膜の積層膜を用いることができる。また、キャップＣＶＤ膜の一部、もしくは全てがＣＭＰ工程で除去されても良い。キャップＣＶＤ膜の厚さとしては１０ｎｍから１５０ｎｍが良く、１０ｎｍから５０ｎｍが実効的な比誘電率を低減する上で効果的である。また、ＣＶＤ膜の他にＳＯＤ膜を形成してもよい。

図５は、キャップ膜の研磨速度を上げる方法を説明するための概念図である。
キャップ膜の研磨速度を上げるには、前記キャップ膜中の空孔率を上げる方法が有効である。前記キャップ膜中の空孔率を上げることにより、より研磨速度を早い値に調節することができる。図５（ａ）では、空孔率を上げていないキャップ膜であるＳｉＯＣ膜２２２を示している。これでは、研磨速度が低い（小さい）ままである。これを図５（ｂ）に示すように、例えば、空孔率を３０％増加させる。空孔率を３０％増加させることで、所望する値まで研磨速度を高く（大きく）することができる。ＣＭＰにより削られやすい比誘電率２．６以下のｌｏｗ−ｋ膜に対して、かかる方法でキャップ膜の研磨速度を上げることは特に有効である。前記キャップ膜であるＳｉＯＣ膜２２２の研磨速度が、ｌｏｗ−ｋ膜２２０よりも研磨されやすい研磨速度、特に、ｌｏｗ−ｋ膜２２０の研磨速度の２倍以上となるように形成することが望ましい。研磨速度差を２倍以上とすることで、研磨する際のストッパーとして十分に機能させることができる。
例えば、ｌｏｗ−ｋ膜２２０の空孔率が４０％の場合、キャップ膜の空孔率を２０〜３０％になるように形成するのが望ましい。ｌｏｗ−ｋ膜２２０の空孔率が３０％の場合、キャップ膜の空孔率を１０〜２０％になるように形成するのが望ましい。空孔率比で表わす場合、前記キャップ膜の空孔率とｌｏｗ−ｋ膜の空孔率との比が５０〜７０％となるように、ｌｏｗ−ｋ膜とキャップ膜とを形成するのが望ましい。空孔率比が５０〜７０％となるキャップ膜を形成することにより、ストッパーとして十分な研磨速度を得ることができる。
キャップ膜中の空孔率を上げる方法の一例として、例えば、キャップ膜として、ＳＯＤ膜を形成する場合、有機物ポロジェンの量を増加することにより、スピンコートした後の熱処理にて、有機物が膜中より飛び出し、飛び出した跡が空孔となり、空孔率を上げることができる。

以上のように、前記キャップ膜であるＳｉＯＣ膜２２２の研磨速度が、ｌｏｗ−ｋ膜２２０よりも研磨されやすい研磨速度に形成する場合、キャップ膜の研磨速度を上げる代わりに、ｌｏｗ−ｋ膜の炭素含有量を増加させることにより前記キャップ膜よりも研磨されにくいｌｏｗ−ｋ膜を形成してもよい。言い換えれば、ダマシンＣｕ配線を絶縁するｌｏｗ−ｋ膜上のキャップ膜をＣＭＰによって除去する際に、ｌｏｗ−ｋ膜の研磨速度がキャップ膜の研磨速度よりも低い条件でＣＭＰするようにしてもよい。或いは、ｌｏｗ−ｋ膜の炭素含有量を増加させる代わりに、キャップ膜の空孔率を上げることによりｌｏｗ−ｋ膜よりも研磨されやすい前記キャップ膜を形成してもよい。言い換えれば、ダマシンＣｕ配線を絶縁するｌｏｗ−ｋ膜上のキャップ膜をＣＭＰによって除去する際に、ｌｏｗ−ｋ膜の研磨速度よりも低い研磨速度のキャップ膜を用いてもよい。或いは、両方を行なうとなおよい。

図６は、ＣＶＤ法によるキャップ膜形成をおこなう装置の概念図である。
図６において、装置３５０では、チャンバ３０１の内部にて、下部電極３１０を兼ねた所定の温度に制御された基板ホルダの上に基体１０を設置する。そして、チャンバ３０１の内部に上部電極３２０内部からガスを供給する。また、真空ポンプ３３０によりチャンバ３０１の内部が所定の成膜圧力になるように真空引きされる。そして、チャンバ３０１の内部の上記上部電極３２０と下部電極３１０との間に高周波電源を用いてプラズマを生成させる。

ＳｉＯＣ膜形成工程においては、キャップ膜の研磨速度がｌｏｗ−ｋ膜の研磨速度より２倍以上速いものを用いた。比較試料として、キャップ膜の研磨速度がｌｏｗ−ｋ膜の研磨速度より遅いものも用意した。

図７は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図７では、図１の開口部形成工程（Ｓ１１２）からシード膜形成工程（Ｓ１１６）までを示す工程断面図である。それ以降の工程は後述する。
図７（ａ）において、開口部形成工程として、リソグラフィ工程とドライエッチング工程でダマシン配線を作製するための配線溝構造である開口部１５０をＳｉＯＣ膜２２２とｌｏｗ−ｋ膜２２０と下地ＳｉＣ膜２１２内に形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経てＳｉＯＣ膜２２２の上にレジスト膜が形成された基体２００に対し、露出したＳｉＯＣ膜２２２とその下層に位置するｌｏｗ−ｋ膜２２０を、下地ＳｉＣ膜２１２をエッチングストッパーとして異方性エッチング法により除去し、その後、下地ＳｉＣ膜２１２をエッチングして開口部１５０を形成すればよい。異方性エッチング法を用いることで、基体２００の表面に対し、略垂直に開口部１５０を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部１５０を形成すればよい。

図７（ｂ）において、バリアメタル膜形成工程として、前記開口部形成工程により形成された開口部１５０及びＳｉＯＣ膜２２２表面にバリアメタル材料を用いたバリアメタル膜２４０を形成する。物理気相成長法（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法の１つであるスパッタ法を用いるスパッタリング装置内で窒化タンタル（ＴａＮ）を膜厚１０ｎｍ、タンタル（Ｔａ）膜を膜厚１５ｎｍ堆積し、バリアメタル膜２４０を形成する。ＴａＮ膜とＴａ膜とを積層することで、ＴａＮ膜によりＣｕのｌｏｗ−ｋ膜２２０への拡散防止を図り、Ｔａ膜によりＣｕの密着性向上を図ることができる。バリアメタル材料の堆積方法としては、原子層気相成長（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ法、あるいは、ａｔｏｍｉｃ ｌａｙｅｒ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ法）やＣＶＤ法などを用いることでＰＶＤ法を用いる場合より被覆率を良くすることができる。
前記バリアメタル膜は、Ｔａ膜、ＴａＮ膜、もしくはその積層膜であることが望ましい。前記バリアメタル膜の成膜方法は、ＣＶＤ法もしくはＡＬＤ法であることが被覆性の観点から望ましいが、上述したスパッタ法などのＰＶＤ法であっても有効である。

図７（ｃ）において、シード膜形成工程として、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５０としてバリアメタル膜２４０が形成された開口部１５０内壁及び基体２００表面に堆積（形成）させる。ここでは、シード膜２５０を膜厚７５ｎｍ堆積させた。

図８は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図８では、図１のめっき工程（Ｓ１１８）からバリアメタル，ＳｉＯＣ研磨工程（Ｓ１２２）までを示す工程断面図である。それ以降の工程は後述する。
図８（ａ）において、めっき工程として、シード膜２５０をカソード極として、電解めっき等の電気化学成長法によりＣｕ膜２６０を開口部１５０及び基体２００表面に堆積させる。ここでは、膜厚５００ｎｍのＣｕ膜２６０を堆積させ、堆積させた後にアニール処理を２５０℃の温度で３０分間行った。

図８（ｂ）において、Ｃｕ研磨工程として、ＣＭＰ法によってＳｉＯＣ膜２２２の表面に堆積された導電部としての配線層となるＣｕ膜２６０（シード膜２５０を含む）をＣＭＰ研磨により除去する。

図８（ｃ）において、バリアメタル，ＳｉＯＣ研磨工程として、ＣＭＰ法によって、
バリアメタル膜２４０、ＳｉＯＣ膜２２２をＣＭＰ研磨により除去することにより、図８（ｃ）に表したような埋め込み構造を形成する。

図９は、ＣＭＰ装置の概要を説明するための図である。
図９において、ＣＭＰ装置は、オービタル型のＣＭＰ装置である。図９（ａ）に示すように、オービタル運動機構を有するプラテン８２０上に配置された研磨パッド８２５上に、研磨面を下に向け、すなわち前記研磨パッド８２５側に向けてウエハ３００をキャリア５１０が支持する。図９（ｂ）に示すように、プラテン８２０及び研磨パッド８２５には、供給孔８２２が設けられ、スラリー８４０は、プラテン８２０の下部より研磨パッド８２５を抜けてウエハ３００面内に供給される。
前記プラテン８２０と共に前記研磨パッド８２５をオービタル運動させながら、ウエハ３００表面を研磨パッド８２５で研磨する。供給されたスラリー８４０は、プラテン８２０のオービタル運動に伴い、外周部から排出される。
ＣＭＰ装置はオービタル方式で、ノベラスシステムズ社のＭｏｍｅｎｔｕｍ３００を用いた。ＣＭＰ荷重は１．０３×１０^４Ｐａ（１．５ｐｓｉ）、オービタル回転数は６００ｍｉｎ^−１（６００ｒｐｍ）、ヘッド回転数は２４ｍｉｎ^−１（２４ｒｐｍ）、スラリー供給速度は０．３Ｌ／ｍｉｎ（３００ｃｃ／分）、研磨パッドは発泡ポリウレタン製の単層パッド（ロデール社のＩＣ１０００）、ＣＭＰスラリーはＣｕ用に砥粒フリースラリー（日立化成工業製のＨＳ−Ｃ４３０−ＴＵ）、バリアメタル用にコロイダルシリカ砥粒スラリー（日立化成工業製のＨＳ−Ｔ６０５−８）を用いた。上述の条件でＣＭＰを行い、溝外部のＣｕ膜とバリアメタル膜とキャップＣＶＤ膜を除去して図８（ｃ）のようなダマシンＣｕ配線を形成した。キャップ膜を除去する理由は誘電率を低減するためである。キャップ膜を犠牲膜として成膜する理由は、ｌｏｗ−ｋ膜上には直接リソグラフィを行うことができないからである。

図１０は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図１０では、図１のＮＨ_３プラズマ処理工程（Ｓ１２４）からｌｏｗ−ｋ膜形成工程（Ｓ１２８）までを示す工程断面図である。

図１０（ａ）において、ＮＨ_３プラズマ処理工程として、図示していないＣＶＤ装置内におけるチャンバの内部にて、下部電極を兼ねた温度が４００℃に制御された基板ホルダの上に基体２００となる半導体基板を設置する。そして、チャンバの内部に上部電極内部からガスを供給する。供給するガス流量は１１．８Ｐａ・ｍ^３／ｓ（７０００ｓｃｃｍ）とした。真空ポンプにより２３３Ｐａのガス圧力になるように真空引きされたチャンバの内部の上記上部電極と下部電極との間に高周波電源を用いてプラズマを生成させる。高周波パワーは５６０Ｗ、低周波パワーは２５０Ｗ、処理時間は１０秒とした。この処理により、Ｃｕ−ＣＭＰの際にスラリーとの反応によって形成されたＣｕ表面の錯体を還元し、ｌｏｗ−ｋ膜上にある残留有機物を除去することができる。

そして、次の層における絶縁膜形成工程の一部であるＳｉＣ膜形成工程として、還元性プラズマ処理した同じＣＶＤ装置内で４００℃の温度で５０ｎｍの膜厚のＳｉＣ膜２７５を形成する。ＳｉＣ膜２７５は拡散防止膜の働きがあり、このＳｉＣ膜２７５を形成することで、Ｃｕの拡散を防止することができる。かかるＣＶＤ法で形成されるＳｉＣ膜２７５の他に、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＮ膜、ＳｉＯ_２膜を用いることができる。

図１０（ｂ）において、ｌｏｗ−ｋ膜形成工程として、図２（ｃ）で説明した工程と同様に、ＳｉＣ膜２７５の上にＳｉＣ膜２７５よりも比誘電率の低い低誘電率膜である、多孔質の絶縁性材料を用いたｌｏｗ−ｋ膜２８０を形成する。以降、多層配線を必要に応じ順次形成する。

前述のキャップ膜の研磨速度がｌｏｗ−ｋ膜の研磨速度より２倍以上速いウエハ（１試料）と、比較試料としてのキャップ膜の研磨速度がｌｏｗ−ｋ膜の研磨速度より遅いウエハ（特に、研磨速度の調整をしていないウエハ（２試料））との２種類のウエハに関して、Ｃｕ配線の抵抗をウエハ面内で測定してＣＭＰの均一性を調べた。
図１１は、ＣＭＰの均一性を調べた結果を示す図である。
本実施の形態では、ｌｏｗ−ｋ膜の研磨速度がキャップ膜の研磨速度よりも遅いものを用いたため、バリアＣＭＰの際にキャップ膜も研磨除去しても、ｌｏｗ−ｋ膜がＣＭＰのストッパーとして機能した。そのため、Ｃｕ配線の抵抗のウエハ面内の均一性は３％以下になった。一方、キャップ膜の研磨速度がｌｏｗ−ｋ膜の研磨速度よりも遅い場合（比較試料）、オーバーＣＭＰ中にｌｏｗ−ｋ膜のエロージョンが発生し、Ｃｕ配線の抵抗のウエハ面内の均一性は５％以上になった。これはｌｏｗ−ｋ膜がＣＭＰのストッパーとして機能していないからである。
図１２は、ＣＭＰ後の試料の状態を示す概念図である。
比較試料について配線抵抗の高くなったところをＳＥＭ（走査型電子顕微鏡）で観察したところ、図１２（ａ）に示すようなエロージョンとディッシングが発生していた。キャップ膜の研磨速度がｌｏｗ−ｋ膜の研磨速度より２倍以上速いウエハでは、図１２（ｂ）に示すように正常に研磨できた。
本実験をデバイスが搭載されたウエハで実施しても同様の効果を確認することができた。１層目のＣｕ配線層だけでなく、２層目のＣｕ配線層においても有効であり、さらに３層目以上のＣｕ配線層でも有効な結果が得られた。
ｌｏｗ−ｋ材料としては、ＨＳＱやポリマー、ＣＶＤで形成されたＳｉＯＣ膜を用いても同様の結果が得られた。

以上のように、ポーラスｌｏｗ−ｋ膜上のキャップＣＶＤ膜をＣＭＰして除去する際に、ポーラスｌｏｗ−ｋ膜の研磨速度がキャップ膜の研磨速度よりも低い材料を用いることにより、ポーラスｌｏｗ−ｋ膜がＣＭＰのストッパーとしての機能させ、Ｃｕ−ＣＭＰの均一性を確保し、配線抵抗の均一性の優れたダマシンＣｕ配線を形成することができる。

前記実施の形態において、比誘電率ｋが２．６以下の場合、ｌｏｗ−ｋ膜の側壁が、２０ｎｍ以下の膜厚のＣＶＤ膜で被覆されていることが望ましい。その理由は、ポーラス膜のポアシーリングをＣｕ配線の側壁で行う必要があるからである。特に、前述のＡＬＤ法やＣＶＤ法によってバリアメタル膜を成膜する場合は必要である。ポアシーリング用のＣＶＤ膜の種類としては、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＮ膜が望ましい。特に、低誘電率の観点からＳｉＣ膜が最適である。

以上の説明において、バリアメタルとして、Ｔａ、ＴａＮに限らず、ＴａＣＮ（炭化窒化タンタル）、ＷＮ（窒化タングステン）、ＷＣＮ（炭化窒化タングステン）、ＴｉＮ（窒化チタン）等の高融点金属の窒化膜或いは窒化炭素膜であっても構わない。或いはチタン（Ｔｉ）、ＷＳｉＮ等であっても構わない。

ここで、上記各実施の形態における配線層の材料として、Ｃｕ以外に、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｔｉ合金、Ｃｕ−Ａｌ合金等の、半導体産業で用いられるＣｕを主成分とする材料を用いて同様の効果が得られる。

なお、多層配線構造などを形成する場合には、各図において基体２００は、下層の配線層と絶縁膜とが形成されたものである。

上記各実施の形態においては、多孔質絶縁膜の材料としては、多孔質誘電体薄膜材料としてのＭＳＱに限らず、他の多孔質無機絶縁体膜材料、多孔質有機絶縁体膜材料を用いても同様の効果を得ることができる。
特に、多孔質の低誘電率材料に上記各実施の形態を適用した場合には、上述の如く顕著な効果が得られる。上記各実施の形態において多孔質絶縁膜の材料として用いることができるものとしては、例えば、各種のシルセスキオキサン化合物、ポリイミド、炭化フッ素（ｆｌｕｏｒｏｃａｒｂｏｎ）、パリレン（ｐａｒｙｌｅｎｅ）、ベンゾシクロブテンをはじめとする各種の絶縁性材料を挙げることができる。

以上、具体例を参照しつつ各実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。

例えば、各実施の形態で層間絶縁膜が形成された基体２００は、図示しない各種の半導体素子あるいは構造を有するものとすることができる。また、半導体基板ではなく、層間絶縁膜と配線層とを有する配線構造の上に、さらに層間絶縁膜を形成してもよい。開口部も半導体基板が露出するように形成してもよいし、配線構造の上に形成してもよい。

さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。

その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。

また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれることは言うまでもない。

実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 ｌｏｗ−ｋ膜の研磨速度を下げる方法を説明するための概念図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 キャップ膜の研磨速度を上げる方法を説明するための概念図である。 ＣＶＤ法によるキャップ膜形成をおこなう装置の概念図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 ＣＭＰ装置の概要を説明するための図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 ＣＭＰの均一性を調べた結果を示す図である。 ＣＭＰ後の試料の状態を示す概念図である。 従来のｌｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法を示す工程断面図である。

符号の説明

１０，２００ 基体
１５０ 開口部
２１０ ＳｉＯ_２膜
２１１ コンタクトプラグ層
２１２，２７５ ＳｉＣ膜
２１３ 拡散防止膜
２２０，２８０ ｌｏｗ−ｋ膜
２２２ ＳｉＯＣ膜
２２３ キャップ膜
２４０ バリアメタル膜
２５０ シード膜
２６０ Ｃｕ膜
３００ ウエハ
３０１ チャンバ
３１０ 下部電極
３２０ 上部電極
３３０ 真空ポンプ
３５０ 装置
５１０ キャリア
８２０ プラテン
８２５ 研磨パッド
８４０ スラリー

Claims (8)

1. 基体上に、低誘電率絶縁膜を形成する低誘電率絶縁膜形成工程と、
   前記低誘電率絶縁膜上に、前記低誘電率絶縁膜よりも研磨されやすいキャップ絶縁膜を形成するキャップ絶縁膜形成工程と、
   前記キャップ絶縁膜と前記低誘電率絶縁膜とに開口部を形成する開口部形成工程と、
   前記キャップ絶縁膜上と前記開口部とに導電性材料を堆積させる堆積工程と、
   前記キャップ絶縁膜上に堆積した導電性材料と前記キャップ絶縁膜とを研磨により除去する除去工程と、
   を備えたことを特徴とする半導体装置の製造方法。
2. 前記低誘電率絶縁膜は、比誘電率が２．６以下の材料を用いたことを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記低誘電率絶縁膜として、ポーラスＭＳＱ（Ｍｅｔｈｙｌ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）膜とポーラスＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）膜とポリマー膜とのいずれかを用いたことを特徴とする請求項２記載の半導体装置の製造方法。
4. 前記キャップ絶縁膜形成工程において、前記キャップ絶縁膜の研磨速度が前記低誘電率絶縁膜の研磨速度の２倍以上となるキャップ絶縁膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
5. 前記キャップ絶縁膜形成工程において、前記キャップ絶縁膜中の空孔率を上げることにより前記低誘電率絶縁膜よりも研磨されやすいキャップ絶縁膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
6. 前記キャップ絶縁膜形成工程において、前記キャップ絶縁膜の空孔率と前記低誘電率絶縁膜の空孔率との比が５０〜７０％となるキャップ絶縁膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
7. 前記低誘電率絶縁膜形成工程において、前記低誘電率絶縁膜の炭素含有量を増加させることにより前記キャップ絶縁膜よりも研磨されにくい前記低誘電率絶縁膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
8. 前記キャップ絶縁膜として、ＳｉＯ_２膜とＳｉＣ膜とＳｉＯＣ膜とＳｉＯＮ膜とうち少なくとも１つを用いたことを特徴とする請求項１記載の半導体装置の製造方法。