JP2005340551A

JP2005340551A - Nonvolatile semiconductor device and its manufacturing method

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Publication number: JP2005340551A
Application number: JP2004158573A
Authority: JP
Inventors: Hiroyuki Takashino; 裕行高篠
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-05-28
Filing date: 2004-05-28
Publication date: 2005-12-08

Abstract

<P>PROBLEM TO BE SOLVED: To provide a nonvolatile semiconductor device with the easy storage of many information and easy integration, and to provide its manufacturing method. <P>SOLUTION: A source diffused layer 120 and a drain diffused layer 121 are formed partially in a substrate 122 composed of semiconductors. A channel region 21 through which a channel current flows is formed in the substrate 122 between the source diffused layer 120 and the drain diffused layer 121. Over the channel region 21, floating gate electrodes 11, 13, and 15 and floating gate control electrodes 12, 14, and 16 corresponding to them are piled in the longitudinal direction. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、多値情報を記憶できる不揮発性半導体装置およびその製造方法に関する。 The present invention relates to a nonvolatile semiconductor device capable of storing multi-value information and a manufacturing method thereof.

従来の不揮発性半導体装置においては、基板上に形成された浮遊ゲート電極に蓄積する電荷は、１個の浮遊ゲート制御電極を用いて制御する。基板上に１個の浮遊ゲート電極が形成されている場合には、この浮遊ゲート電極に電荷を蓄積させた状態と蓄積させない状態とで、２値の情報を記憶させることができる。 In the conventional nonvolatile semiconductor device, the electric charge accumulated in the floating gate electrode formed on the substrate is controlled using one floating gate control electrode. In the case where one floating gate electrode is formed on the substrate, binary information can be stored depending on whether or not charges are accumulated in the floating gate electrode.

２値より多い情報を記憶させる場合には、１個の浮遊ゲート電極に蓄積する電荷量を変化させることにより複数の状態を設定する手法か、あるいは、基板上に複数個の浮遊ゲート電極を形成し制御する手法が考えられる。 When storing more information than binary values, a method of setting a plurality of states by changing the amount of charge accumulated in one floating gate electrode, or forming a plurality of floating gate electrodes on a substrate Then, a method for controlling can be considered.

例えば特許文献１〜５には、基板上に形成された浮遊ゲート電極に蓄積する電荷を浮遊ゲート制御電極を用いて制御する半導体装置等の例が開示されている。 For example, Patent Documents 1 to 5 disclose examples of a semiconductor device or the like that controls charges accumulated in a floating gate electrode formed on a substrate using a floating gate control electrode.

特開平８−１５３８１２号公報JP-A-8-153812 特開平８−８３８５５号号公報JP-A-8-83855 特開昭４８−７３０８６号公報JP-A-48-73086 特開昭６０−１０６７９号公報JP 60-10679 A 国際公開第９４／０１８９２号パンフレットInternational Publication No. 94/01892 Pamphlet

上述したような、浮遊ゲート電極に蓄積する電荷を１つの制御ゲート電極を用いて制御する不揮発性半導体装置においては、２値より多い情報を記憶させる場合には、次のような問題点があった。即ち、１個の浮遊ゲート制御電極を用いて、１個の浮遊ゲート電極に蓄積する電荷量を変化させたり複数個の浮遊ゲート電極を制御したりする場合には、浮遊ゲート制御電極へ印加する電圧の条件を細かく調整しなければならず、技術的に困難な場合があるという問題点があった。 In the nonvolatile semiconductor device in which the charge accumulated in the floating gate electrode as described above is controlled by using one control gate electrode, there are the following problems when storing more than binary information. It was. That is, when a single floating gate control electrode is used to change the amount of charge accumulated in one floating gate electrode or to control a plurality of floating gate electrodes, the floating gate control electrode is applied. The voltage conditions had to be finely adjusted, and there was a problem that it might be technically difficult.

また、上記のような問題点を解決するためには、複数個の浮遊ゲート電極を形成し複数の浮遊ゲート制御電極を用いて制御する手法が考えられる。しかし、この場合には、占有面積が増加してしまうので、集積化が困難となる場合があるという問題点があった。 In order to solve the above-described problems, a method of forming a plurality of floating gate electrodes and controlling them using a plurality of floating gate control electrodes can be considered. However, in this case, since the occupied area increases, there is a problem that integration may be difficult.

本発明は、以上の問題点を解決するためになされたものであり、多くの情報を容易に記憶することができ且つ集積化が容易な不揮発性半導体装置およびその製造方法を提供することを目的とする。 The present invention has been made to solve the above problems, and an object of the present invention is to provide a nonvolatile semiconductor device that can easily store a large amount of information and can be easily integrated, and a method for manufacturing the same. And

本発明に係る不揮発性半導体装置は、半導体基板と、半導体基板内に形成されたソース拡散領域及びドレイン拡散領域と、ソース拡散領域及びドレイン拡散領域の間に形成されるチャネル領域を流れるチャネル電流を制御するためのゲート電極と、ソース拡散領域に接し且つ半導体基板の高さ方向に延設されたコンタクトと、絶縁膜を介しコンタクトに隣接し且つ半導体基板の高さ方向に配置された複数の浮遊ゲート電極及びコンタクトから浮遊ゲート電極に電子を取り込むための複数の浮遊ゲート制御電極とを備えることを特徴とする。 A nonvolatile semiconductor device according to the present invention includes a semiconductor substrate, a source diffusion region and a drain diffusion region formed in the semiconductor substrate, and a channel current flowing through a channel region formed between the source diffusion region and the drain diffusion region. A gate electrode for control, a contact in contact with the source diffusion region and extending in the height direction of the semiconductor substrate, and a plurality of floating electrodes disposed in the height direction of the semiconductor substrate adjacent to the contact through the insulating film And a plurality of floating gate control electrodes for taking electrons into the floating gate electrode from the gate electrode and the contact.

本発明に係る不揮発性半導体装置は、コンタクト内の電子を用いて、絶縁膜を介しコンタクトに隣接する浮遊ゲート電極への書き込み及び消去を行う。従って、浮遊ゲート電極や浮遊ゲート制御電極を縦方向に積み重ねることが可能となるので、メモリセルの占有面積を増加させることなく、多くの情報を記憶することができる。よって、不揮発性半導体装置の集積化を容易とすることができる。また、１個の浮遊ゲート電極を１個の浮遊ゲート制御電極で独立に制御するので、制御を容易に行うことが可能となる。 The nonvolatile semiconductor device according to the present invention performs writing and erasing to the floating gate electrode adjacent to the contact through the insulating film using electrons in the contact. Therefore, since the floating gate electrode and the floating gate control electrode can be stacked in the vertical direction, a large amount of information can be stored without increasing the occupied area of the memory cell. Therefore, integration of the nonvolatile semiconductor device can be facilitated. In addition, since one floating gate electrode is independently controlled by one floating gate control electrode, the control can be easily performed.

＜実施の形態１＞
図１は、実施の形態１に係る不揮発性半導体装置の単位となるメモリセル３０１を示す断面図である。 <Embodiment 1>
FIG. 1 is a cross-sectional view showing a memory cell 301 as a unit of the nonvolatile semiconductor device according to the first embodiment.

図１において、半導体からなる基板１２２内には、基板１２２とは逆の導電性を有する不純物を拡散されたソース拡散層（ソース拡散領域）１２０およびドレイン拡散層（ドレイン拡散領域）１２１が部分的に形成されている。ソース拡散層１２０およびドレイン拡散層１２１の間の基板１２２内には、チャネル電流が流れるチャネル領域２１が形成される。 In FIG. 1, a source diffusion layer (source diffusion region) 120 and a drain diffusion layer (drain diffusion region) 121 into which impurities having conductivity opposite to that of the substrate 122 are diffused are partially formed in a substrate 122 made of a semiconductor. Is formed. A channel region 21 in which a channel current flows is formed in the substrate 122 between the source diffusion layer 120 and the drain diffusion layer 121.

チャネル領域２１上には、絶縁膜１９が部分的に形成されている。絶縁膜１９上には、浮遊ゲート電極１１が形成されている。 An insulating film 19 is partially formed on the channel region 21. A floating gate electrode 11 is formed on the insulating film 19.

浮遊ゲート電極１１およびドレイン拡散層１２１の上には、浮遊ゲート電極１１および絶縁膜１９の側面を覆うように、絶縁膜１１０が形成されている。絶縁膜１１０上には、浮遊ゲート電極１１を制御するための浮遊ゲート制御電極１２が、絶縁膜１１０を介して浮遊ゲート電極１１と隣接するように、部分的に形成されている。絶縁膜１１０および浮遊ゲート制御電極１２上には、絶縁膜１１１が形成されている。 An insulating film 110 is formed on the floating gate electrode 11 and the drain diffusion layer 121 so as to cover the side surfaces of the floating gate electrode 11 and the insulating film 19. A floating gate control electrode 12 for controlling the floating gate electrode 11 is partially formed on the insulating film 110 so as to be adjacent to the floating gate electrode 11 via the insulating film 110. An insulating film 111 is formed on the insulating film 110 and the floating gate control electrode 12.

絶縁膜１１１上かつ浮遊ゲート電極１１上方には、浮遊ゲート電極１３が形成されている。浮遊ゲート電極１３および絶縁膜１１１の上には、浮遊ゲート電極１３の上面および側面を覆うように、絶縁膜１１２が形成されている。絶縁膜１１２上かつ浮遊ゲート制御電極１２上方には、浮遊ゲート電極１３を制御するための浮遊ゲート制御電極１４が形成されている。絶縁膜１１２および浮遊ゲート制御電極１４上には、絶縁膜１１３が形成されている。 A floating gate electrode 13 is formed on the insulating film 111 and above the floating gate electrode 11. An insulating film 112 is formed on the floating gate electrode 13 and the insulating film 111 so as to cover the upper surface and side surfaces of the floating gate electrode 13. A floating gate control electrode 14 for controlling the floating gate electrode 13 is formed on the insulating film 112 and above the floating gate control electrode 12. An insulating film 113 is formed on the insulating film 112 and the floating gate control electrode 14.

絶縁膜１１３上かつ浮遊ゲート電極１３上方には、浮遊ゲート電極１５が形成されている。浮遊ゲート電極１５および絶縁膜１１３の上には、浮遊ゲート電極１５の上面および側面を覆うように、絶縁膜１１４が形成されている。絶縁膜１１４上かつ浮遊ゲート制御電極１４上方には、浮遊ゲート電極１５を制御するための浮遊ゲート制御電極１６が形成されている。絶縁膜１１４および浮遊ゲート制御電極１６上には、絶縁膜１１５が形成されている。 A floating gate electrode 15 is formed on the insulating film 113 and above the floating gate electrode 13. An insulating film 114 is formed on the floating gate electrode 15 and the insulating film 113 so as to cover the upper surface and side surfaces of the floating gate electrode 15. A floating gate control electrode 16 for controlling the floating gate electrode 15 is formed on the insulating film 114 and above the floating gate control electrode 14. An insulating film 115 is formed on the insulating film 114 and the floating gate control electrode 16.

絶縁膜１１５上かつ浮遊ゲート電極１５上方には、ゲート電極１７が形成されている。ソース拡散層１２０、ゲート電極１７、および絶縁膜１１５上には、絶縁膜１９，１１１〜１１５、浮遊ゲート電極１１，１３，１５、およびゲート電極１７の側面を覆うように、絶縁膜１１６が形成されている。 A gate electrode 17 is formed on the insulating film 115 and above the floating gate electrode 15. On the source diffusion layer 120, the gate electrode 17, and the insulating film 115, the insulating film 116 is formed so as to cover the side surfaces of the insulating films 19, 111 to 115, the floating gate electrodes 11, 13, 15, and the gate electrode 17. Has been.

ソース拡散層１２０上方には、絶縁膜１９，１１１〜１１５、浮遊ゲート電極１１，１３，１５、およびゲート電極１７の側面に接するようにコンタクト１８が形成されている。 A contact 18 is formed above the source diffusion layer 120 so as to be in contact with the insulating films 19, 111 to 115, the floating gate electrodes 11, 13, 15, and the side surfaces of the gate electrode 17.

コンタクト１８とソース拡散層１２０とは、絶縁膜１１６上に形成されたコンタクトホール２０を介して接している。このコンタクト１８は、図示しないビット線に接続されており、このビット線とゲート電極１７とを用いてメモリセル３０１を選択することにより、次のような情報の記憶が行われる。 The contact 18 and the source diffusion layer 120 are in contact with each other through a contact hole 20 formed on the insulating film 116. The contact 18 is connected to a bit line (not shown), and the memory cell 301 is selected using the bit line and the gate electrode 17, whereby the following information is stored.

すなわち、浮遊ゲート電極１１，１３，１５に電荷が蓄積されることにより、ゲート電極１７によりチャネル領域２１に生成される電界は変化するので、ゲート電極１７の電位において、チャネル電流が流れる閾値が変化する。従って、浮遊ゲート電極１１，１３，１５における電荷の蓄積状態に応じて、情報の記憶を行うことが可能となる。記憶された情報は、チャネル電流をコンタクト１８を介して検知することにより、読み出される。 In other words, since electric charges are accumulated in the floating gate electrodes 11, 13, and 15, the electric field generated in the channel region 21 by the gate electrode 17 changes. To do. Therefore, information can be stored according to the charge accumulation state in the floating gate electrodes 11, 13, and 15. The stored information is read by detecting the channel current via the contact 18.

図１に示されるメモリセル３０１においては、３つの浮遊ゲート電極１１，１３，１５に、電荷を蓄積させた状態と蓄積させない状態とで、４値の情報を記憶させる。すなわち、これら３つの浮遊ゲート電極１１，１３，１５のうち、３つに電荷が蓄積されている状態を”３”、２つに電荷が蓄積されている状態を”２”、１つに電荷が蓄積されている状態を”１”、いずれにも電荷が蓄積されていない状態を”０”として、記憶を行う。 In the memory cell 301 shown in FIG. 1, quaternary information is stored in three floating gate electrodes 11, 13, and 15 in a state where charges are accumulated and a state where charges are not accumulated. That is, among these three floating gate electrodes 11, 13, and 15, the state where charge is stored in three is “3”, the state where charge is stored in two is “2”, and the charge is stored in one Assuming that “1” is stored in the state of “1” and “0” is not stored in any state, storage is performed.

図２は、図１に示されるようなメモリセル３０１を４行２列の計８組を繰り返した不揮発性半導体装置の構造を示す上面図である。なお、図２においては、図示の都合上、絶縁膜１１０〜１１６は省略し、各部材の寸法比も図１とは変えてている。 FIG. 2 is a top view showing the structure of a nonvolatile semiconductor device in which a total of eight sets of memory cells 301 as shown in FIG. In FIG. 2, the insulating films 110 to 116 are omitted for the sake of illustration, and the dimensional ratios of the respective members are also different from those in FIG.

次に、図１に示されるメモリセル３０１における電荷の書き込み（蓄積）動作および電荷の消去（引き抜き）動作について説明する。 Next, a charge write (accumulation) operation and a charge erase (extraction) operation in the memory cell 301 shown in FIG. 1 will be described.

例えば、浮遊ゲート電極１３に電荷を書き込む場合には、浮遊ゲート制御電極１４に正の電圧を印可し、浮遊ゲート制御電極１２，１６、ゲート電極１７、コンタクト１８、ソース拡散層１２０、ドレイン拡散層１２１、および基板１２２を接地する。これにより、コンタクト１８から浮遊ゲート電極１３へトンネルする電子を誘起し、浮遊ゲート電極１３に電荷が書き込まれる。 For example, when a charge is written to the floating gate electrode 13, a positive voltage is applied to the floating gate control electrode 14, and the floating gate control electrodes 12 and 16, the gate electrode 17, the contact 18, the source diffusion layer 120, and the drain diffusion layer. 121 and the substrate 122 are grounded. As a result, electrons tunneling from the contact 18 to the floating gate electrode 13 are induced, and charges are written in the floating gate electrode 13.

また、浮遊ゲート電極１３から電荷を消去する場合には、ゲート電極１７、コンタクト１８、ソース拡散層１２０、ドレイン拡散層１２１、および基板１２２を接地し、浮遊ゲート制御電極１２，１４，１６に負の電圧を印可する。これにより、浮遊ゲート電極１３からコンタクト１８へトンネルする電子を誘起し、浮遊ゲート電極１３から電荷が消去される。なお、上記の消去動作においては、浮遊ゲート電極１１，１５をも含む全ての浮遊ゲートに蓄積された電荷が一括消去される。 When the charge is erased from the floating gate electrode 13, the gate electrode 17, the contact 18, the source diffusion layer 120, the drain diffusion layer 121, and the substrate 122 are grounded, and the floating gate control electrodes 12, 14, 16 are negatively charged. Apply a voltage of. As a result, electrons tunneling from the floating gate electrode 13 to the contact 18 are induced, and charges are erased from the floating gate electrode 13. In the above erasing operation, the charges accumulated in all the floating gates including the floating gate electrodes 11 and 15 are collectively erased.

次に、図３〜１２を用いて、図１に示されるメモリセル３０１の製造方法について説明する。 Next, a manufacturing method of the memory cell 301 shown in FIG. 1 will be described with reference to FIGS.

まず、図３に示されるセル構造を、次のような、一般的なＭＯＳトランジスタ等と同様の既存の手法を用いて形成する。即ち、基板１２２に、基板１２２とは逆の導電性を有する不純物イオンを注入する。次に、熱酸化処理を施すことにより、基板１２２上に酸化膜を形成する。次に、酸化膜上にポリシリコンをデポジションする。次に、マスクを用いてポリシリコンをエッチングすることにより、ポリシリコンからなる浮遊ゲート電極１１を形成する。次に、浮遊ゲート電極１１をマスクとして酸化膜をエッチングすることにより、酸化膜からなる絶縁膜１９を形成する。次に、電気特性を向上させるために、基板１２２と同じ導電性を有する不純物および基板１２２と逆の導電性を有する不純物を注入する。次に、ゲート側壁を形成し、基板１２２と逆の導電性を有する不純物を注入することにより、ソース拡散層１２０およびドレイン拡散層１２１を形成する。次に、ゲート側壁を除去し、浮遊ゲート電極１１を表出させる。これにより、図３に示すようなセル構造が形成される。 First, the cell structure shown in FIG. 3 is formed using an existing method similar to that of a general MOS transistor or the like as follows. That is, impurity ions having conductivity opposite to that of the substrate 122 are implanted into the substrate 122. Next, an oxide film is formed on the substrate 122 by performing thermal oxidation treatment. Next, polysilicon is deposited on the oxide film. Next, the floating gate electrode 11 made of polysilicon is formed by etching the polysilicon using a mask. Next, the insulating film 19 made of an oxide film is formed by etching the oxide film using the floating gate electrode 11 as a mask. Next, in order to improve electrical characteristics, an impurity having the same conductivity as that of the substrate 122 and an impurity having conductivity opposite to that of the substrate 122 are implanted. Next, a gate sidewall is formed, and an impurity having conductivity opposite to that of the substrate 122 is implanted, whereby the source diffusion layer 120 and the drain diffusion layer 121 are formed. Next, the gate side wall is removed, and the floating gate electrode 11 is exposed. Thereby, a cell structure as shown in FIG. 3 is formed.

次に、図４に示すように、浮遊ゲート電極１１、ソース拡散層１２０およびドレイン拡散層１２１の上に、厚みが３０ｎｍ程度の酸化膜をデポジションした後に、酸化膜上にポリシリコンをデポジションする。次に、マスクを用いてこのポリシリコンをエッチングし、マスクを除去した後に、このポリシリコンをさらにエッチングする。これにより、酸化膜からなる絶縁膜１１０およびポリシリコンからなる浮遊ゲート制御電極１２が形成される。 Next, as shown in FIG. 4, after depositing an oxide film having a thickness of about 30 nm on the floating gate electrode 11, the source diffusion layer 120 and the drain diffusion layer 121, polysilicon is deposited on the oxide film. To do. Next, the polysilicon is etched using a mask. After removing the mask, the polysilicon is further etched. Thereby, the insulating film 110 made of an oxide film and the floating gate control electrode 12 made of polysilicon are formed.

次に、図５に示すように、絶縁膜１１０および浮遊ゲート制御電極１２上に、酸化膜をデポジションし、この酸化膜をＣＭＰ（Chemical Mechanical Polishing）等により平坦化する。これにより、酸化膜からなる絶縁膜１１１が形成される。 Next, as shown in FIG. 5, an oxide film is deposited on the insulating film 110 and the floating gate control electrode 12, and the oxide film is planarized by CMP (Chemical Mechanical Polishing) or the like. Thereby, an insulating film 111 made of an oxide film is formed.

次に、図６に示すように、絶縁膜１１１上にポリシリコンをデポジションし、マスクを用いてこのポリシリコンをエッチングする。これにより、ポリシリコンからなる浮遊ゲート電極１３が形成される。 Next, as shown in FIG. 6, polysilicon is deposited on the insulating film 111, and this polysilicon is etched using a mask. Thereby, the floating gate electrode 13 made of polysilicon is formed.

次に、図７に示すように、浮遊ゲート電極１３および絶縁膜１１１の上に、厚みが３０ｎｍ程度の酸化膜をデポジションした後に、酸化膜上にポリシリコンをデポジションする。次に、マスクを用いてこのポリシリコンをエッチングし、マスクを除去した後に、このポリシリコンをさらにエッチングする。これにより、酸化膜からなる絶縁膜１１２およびポリシリコンからなる浮遊ゲート制御電極１４が形成される。 Next, as shown in FIG. 7, after depositing an oxide film having a thickness of about 30 nm on the floating gate electrode 13 and the insulating film 111, polysilicon is deposited on the oxide film. Next, the polysilicon is etched using a mask. After removing the mask, the polysilicon is further etched. Thereby, the insulating film 112 made of an oxide film and the floating gate control electrode 14 made of polysilicon are formed.

次に、図８に示すように、絶縁膜１１２および浮遊ゲート制御電極１４上に、酸化膜をデポジションし、この酸化膜をＣＭＰ等により平坦化する。これにより、酸化膜からなる絶縁膜１１３が形成される。 Next, as shown in FIG. 8, an oxide film is deposited on the insulating film 112 and the floating gate control electrode 14, and this oxide film is planarized by CMP or the like. Thereby, an insulating film 113 made of an oxide film is formed.

次に、図５〜８と同様の手順により、図９に示すように、浮遊ゲート電極１５、絶縁膜１１４、浮遊ゲート制御電極１６、および絶縁膜１１５が形成される。 Next, as shown in FIG. 9, the floating gate electrode 15, the insulating film 114, the floating gate control electrode 16, and the insulating film 115 are formed by the same procedure as that shown in FIGS.

次に、図１０に示すように、絶縁膜１１５上にポリシリコンをデポジションし、マスクを用いてこのポリシリコンをエッチングする。これにより、ゲート電極１７が形成される。 Next, as shown in FIG. 10, polysilicon is deposited on the insulating film 115, and this polysilicon is etched using a mask. Thereby, the gate electrode 17 is formed.

次に、図１１に示すように、ゲート電極１７および絶縁膜１１５の上に、ゲート電極１７のドレイン拡散層１２１側の側面を覆うように、レジスト１３０を形成する。 Next, as shown in FIG. 11, a resist 130 is formed on the gate electrode 17 and the insulating film 115 so as to cover the side surface of the gate electrode 17 on the drain diffusion layer 121 side.

次に、図１２に示すように、レジスト１３０をマスクとして絶縁膜１１０〜１１５をエッチングすることにより、ソース拡散層１２０を表出させる。ゲート電極１７および浮遊電極１１，１３，１５がマスクずれ等で僅かに左右にずれて形成される場合は、レジスト１３０をマスクとして絶縁膜１１０〜１１５、ゲート電極１７および浮遊電極１１，１３，１５をエッチングしても良い。次に、レジスト１３０を除去し、ソース拡散層１２０、ゲート電極１７、および絶縁膜１１５の上に、厚みが１０ｎｍ程度の酸化膜をデポジションすることにより、絶縁膜１１６を形成する。次に、ソース拡散層１２０上の絶縁膜１１６の一部を開口することにより、コンタクトホール２０を形成した後に、このコンタクトホール２０を介してソース拡散層１２０と接するようなコンタクト１８を埋め込む。これにより、図１に示されるメモリセル３０１が形成される。 Next, as shown in FIG. 12, the source diffusion layer 120 is exposed by etching the insulating films 110 to 115 using the resist 130 as a mask. When the gate electrode 17 and the floating electrodes 11, 13, 15 are formed slightly shifted left and right due to mask displacement or the like, the insulating films 110 to 115, the gate electrode 17 and the floating electrodes 11, 13, 15 are formed using the resist 130 as a mask. May be etched. Next, the resist 130 is removed, and an insulating film 116 is formed on the source diffusion layer 120, the gate electrode 17, and the insulating film 115 by depositing an oxide film having a thickness of about 10 nm. Next, a part of the insulating film 116 on the source diffusion layer 120 is opened to form a contact hole 20, and then a contact 18 that contacts the source diffusion layer 120 is buried through the contact hole 20. Thereby, the memory cell 301 shown in FIG. 1 is formed.

図１に示されるメモリセル３０１は、浮遊ゲート電極とそれに対応する浮遊ゲート制御電極とを含む記憶単位を３組有しているが、上記の図５〜８と同様の手順を繰り返すことにより、４組以上の任意の組数を形成することができる。 The memory cell 301 shown in FIG. 1 has three sets of storage units including a floating gate electrode and a corresponding floating gate control electrode. By repeating the same procedure as in FIGS. Any number of sets of four or more can be formed.

また、これらの記憶単位は、基板１２２の上方に縦方向に積み重ねていくので、組数が増えた場合にも、メモリセル３０１の占有面積は増加しない。 In addition, since these storage units are stacked vertically above the substrate 122, the occupied area of the memory cell 301 does not increase even when the number of sets increases.

また、図２に示すように、ゲート電極１７や浮遊ゲート制御電極１６等を１列で共通とすることにより、不揮発性半導体装置の製造を容易とすることが可能となる。 In addition, as shown in FIG. 2, by making the gate electrode 17 and the floating gate control electrode 16 common in one row, it becomes possible to facilitate the manufacture of the nonvolatile semiconductor device.

このように、本実施の形態に係る不揮発性半導体装置およびその製造方法は、コンタクト内の電子を用いて、絶縁膜を介しコンタクトに隣接する浮遊ゲート電極への書き込み及び消去を行う。従って、浮遊ゲート電極や浮遊ゲート制御電極を縦方向に積み重ねることが可能となるので、メモリセルの占有面積を増加させることなく、多くの情報を記憶することができる。よって、不揮発性半導体装置の集積化を容易とすることができる。また、１個の浮遊ゲート電極を１個の浮遊ゲート制御電極で独立に制御するので、制御を容易に行うことが可能となる。 As described above, the nonvolatile semiconductor device and the manufacturing method thereof according to the present embodiment perform writing and erasing to the floating gate electrode adjacent to the contact through the insulating film, using the electrons in the contact. Therefore, since the floating gate electrode and the floating gate control electrode can be stacked in the vertical direction, a large amount of information can be stored without increasing the occupied area of the memory cell. Therefore, integration of the nonvolatile semiconductor device can be facilitated. In addition, since one floating gate electrode is independently controlled by one floating gate control electrode, the control can be easily performed.

＜実施の形態２＞
実施の形態１に係る不揮発性半導体装置のメモリセル３０１においては、電荷の書き込み及び消去時に電荷が透過する絶縁膜１１６とセル情報を読み出すときに用いる絶縁膜１９とが接している。しかし、これらは、離れて配置されてもよい。 <Embodiment 2>
In the memory cell 301 of the nonvolatile semiconductor device according to the first embodiment, the insulating film 116 through which charges are transmitted during charge writing and erasing is in contact with the insulating film 19 used when reading cell information. However, they may be located remotely.

図１３は、実施の形態２に係る不揮発性半導体装置の単位となるメモリセル４０１を示す断面図である。 FIG. 13 is a cross-sectional view showing a memory cell 401 as a unit of the nonvolatile semiconductor device according to the second embodiment.

図１３において、半導体からなる基板２２２内には、基板２２２とは逆の導電性を有する不純物を拡散されたソース拡散層（ソース拡散領域）２２０およびドレイン拡散層（ドレイン拡散領域）２２１が部分的に形成されている。ソース拡散層２２０およびドレイン拡散層２２１の間の基板２２２内には、チャネル電流が流れるチャネル領域３１が形成される。 In FIG. 13, a source diffusion layer (source diffusion region) 220 and a drain diffusion layer (drain diffusion region) 221 diffused with an impurity having conductivity opposite to that of the substrate 222 are partially formed in a substrate 222 made of a semiconductor. Is formed. A channel region 31 through which a channel current flows is formed in the substrate 222 between the source diffusion layer 220 and the drain diffusion layer 221.

ソース拡散層２２０上方には、コンタクト２８が形成されている。本実施の形態では、図において、コンタクト２８よりドレイン２２１側の領域を右領域と呼び、その反対側の領域を左領域と呼ぶ。 A contact 28 is formed above the source diffusion layer 220. In the present embodiment, in the figure, the region closer to the drain 221 than the contact 28 is referred to as a right region, and the opposite region is referred to as a left region.

まず、右領域におけるメモリセル４０１の構造について説明する。 First, the structure of the memory cell 401 in the right region will be described.

チャネル領域３１上には、絶縁膜２９が部分的に形成されている。絶縁膜２９上には、ゲート電極２１が形成されている。 An insulating film 29 is partially formed on the channel region 31. A gate electrode 21 is formed on the insulating film 29.

ソース拡散層２２０、ゲート電極２１、およびドレイン拡散層２２１の上には、ゲート電極２１および絶縁膜２９の側面を覆うように、絶縁膜２１０が形成されている。絶縁膜２１０上には絶縁膜２１１，２１４〜２１８がこの順に形成され、コンタクト２８の右側面に接している。 An insulating film 210 is formed on the source diffusion layer 220, the gate electrode 21, and the drain diffusion layer 221 so as to cover the side surfaces of the gate electrode 21 and the insulating film 29. Insulating films 211, 214 to 218 are formed in this order on the insulating film 210, and are in contact with the right side surface of the contact 28.

次に、左領域におけるメモリセル４０１の構造について説明する。 Next, the structure of the memory cell 401 in the left region will be described.

ソース拡散層２２０上には、絶縁膜２１１が形成されている。絶縁膜２１１上には、浮遊ゲート電極２２が部分的に形成されている。浮遊ゲート電極２２および絶縁膜２１１の上には、浮遊ゲート電極２２の上面および側面を覆うように、絶縁膜２１２が形成されている。絶縁膜２１２上には、浮遊ゲート電極２２を制御するための浮遊ゲート制御電極２３が、絶縁膜２１２を介して浮遊ゲート電極２２と隣接するように、部分的に形成されている。絶縁膜２１２および浮遊ゲート制御電極２３上には、絶縁膜２１３が形成されている。 An insulating film 211 is formed on the source diffusion layer 220. A floating gate electrode 22 is partially formed on the insulating film 211. An insulating film 212 is formed on the floating gate electrode 22 and the insulating film 211 so as to cover the upper surface and side surfaces of the floating gate electrode 22. A floating gate control electrode 23 for controlling the floating gate electrode 22 is partially formed on the insulating film 212 so as to be adjacent to the floating gate electrode 22 through the insulating film 212. An insulating film 213 is formed on the insulating film 212 and the floating gate control electrode 23.

絶縁膜２１３上かつ浮遊ゲート電極２２上方には、浮遊ゲート電極２４が形成されている。浮遊ゲート電極２４および絶縁膜２１３の上には、浮遊ゲート電極２４の上面および側面を覆うように、絶縁膜２１４が形成されている。絶縁膜２１４上かつ浮遊ゲート制御電極２３上方には、浮遊ゲート電極２４を制御するための浮遊ゲート制御電極２５が形成されている。絶縁膜２１４および浮遊ゲート制御電極２５上には、絶縁膜２１５が形成されている。 A floating gate electrode 24 is formed on the insulating film 213 and above the floating gate electrode 22. An insulating film 214 is formed on the floating gate electrode 24 and the insulating film 213 so as to cover the upper surface and side surfaces of the floating gate electrode 24. A floating gate control electrode 25 for controlling the floating gate electrode 24 is formed on the insulating film 214 and above the floating gate control electrode 23. An insulating film 215 is formed on the insulating film 214 and the floating gate control electrode 25.

絶縁膜２１５上かつ浮遊ゲート電極２４上方には、浮遊ゲート電極２６が形成されている。浮遊ゲート電極２６および絶縁膜２１５の上には、浮遊ゲート電極２６の上面および側面を覆うように、絶縁膜２１６が形成されている。絶縁膜２１６上かつ浮遊ゲート制御電極２５上方には、浮遊ゲート電極２６を制御するための浮遊ゲート制御電極２７が形成されている。絶縁膜２１６および浮遊ゲート制御電極２７上には、絶縁膜２１７が形成されている。 A floating gate electrode 26 is formed on the insulating film 215 and above the floating gate electrode 24. An insulating film 216 is formed on the floating gate electrode 26 and the insulating film 215 so as to cover the upper surface and side surfaces of the floating gate electrode 26. A floating gate control electrode 27 for controlling the floating gate electrode 26 is formed on the insulating film 216 and above the floating gate control electrode 25. An insulating film 217 is formed on the insulating film 216 and the floating gate control electrode 27.

ソース拡散層２２０および絶縁膜２１７上には、絶縁膜２１１〜２１７、浮遊ゲート電極２２，２４，２６の側面を覆うように、絶縁膜２１８が形成されている。絶縁膜２１８は、コンタクト２８の左側面に接している。 An insulating film 218 is formed on the source diffusion layer 220 and the insulating film 217 so as to cover the side surfaces of the insulating films 211 to 217 and the floating gate electrodes 22, 24 and 26. The insulating film 218 is in contact with the left side surface of the contact 28.

コンタクト２８とソース拡散層２２０とは、絶縁膜２１８上に形成されたコンタクトホール３０を介して接している。このコンタクト２８は、図示しないビット線に接続されており、このビット線とゲート電極２１とを用いてメモリセル４０１を選択することにより、次のような情報の記憶が行われる。 The contact 28 and the source diffusion layer 220 are in contact with each other through a contact hole 30 formed on the insulating film 218. The contact 28 is connected to a bit line (not shown), and the memory cell 401 is selected using the bit line and the gate electrode 21, whereby the following information is stored.

すなわち、コンタクト２８と浮遊ゲート電極２２，２４，２６とは近接しているので、浮遊ゲート電極２２，２４，２６に蓄積された電子による斥力は、チャネル電流によりコンタクト２８内を移動する電子に作用する。これにより、ソース拡散層２２０における抵抗（ソース抵抗）が変化するので、ソース拡散層２２０の電位が変化する。従って、実施の形態１の場合と同様に、ゲート電極２１の電位において、チャネル電流が流れる閾値が変化する。従って、浮遊ゲート電極２２，２４，２６における電荷の蓄積状態に応じて、情報の記憶を行うことが可能となる。記憶された情報は、チャネル電流をコンタクト２８を介して検知することにより、読み出される。 That is, since the contact 28 and the floating gate electrodes 22, 24, 26 are close to each other, the repulsive force caused by the electrons accumulated in the floating gate electrodes 22, 24, 26 acts on the electrons moving in the contact 28 due to the channel current. To do. Thereby, since the resistance (source resistance) in the source diffusion layer 220 changes, the potential of the source diffusion layer 220 changes. Therefore, as in the case of the first embodiment, the threshold value at which the channel current flows changes at the potential of the gate electrode 21. Therefore, information can be stored according to the charge accumulation state in the floating gate electrodes 22, 24, and 26. The stored information is read by detecting the channel current via the contact 28.

図１３に示されるメモリセル４０１においては、３つの浮遊ゲート電極２２，２４，２６に、電荷を蓄積させた状態と蓄積させない状態とで、４値の情報を記憶させる。すなわち、これら３つの浮遊ゲート電極２２，２４，２６のうち、３つに電荷が蓄積されている状態を”３”、２つに電荷が蓄積されている状態を”２”、１つに電荷が蓄積されている状態を”１”、いずれにも電荷が蓄積されていない状態を”０”として、記憶を行う。 In the memory cell 401 shown in FIG. 13, quaternary information is stored in the three floating gate electrodes 22, 24 and 26 in a state where charges are accumulated and a state where charges are not accumulated. That is, among these three floating gate electrodes 22, 24, and 26, the state where charge is stored in three is “3”, the state where charge is stored in two is “2”, and the charge is stored in one Assuming that “1” is stored in the state of “1” and “0” is not stored in any state, storage is performed.

図１４は、図１に示されるようなメモリセル４０１を４行２列の計８組を繰り返した不揮発性半導体装置の構造を示す上面図である。なお、図１４においては、図示の都合上、絶縁膜２１０〜２１８は省略し、各部材の寸法比も図１とは変えている。 FIG. 14 is a top view showing a structure of a nonvolatile semiconductor device in which a total of eight sets of memory cells 401 shown in FIG. In FIG. 14, the insulating films 210 to 218 are omitted for the sake of illustration, and the dimensional ratio of each member is also different from that in FIG.

次に、図１３に示されるメモリセル４０１における電荷の書き込み（蓄積）動作および電荷の消去（引き抜き）動作について説明する。 Next, a charge writing (accumulating) operation and a charge erasing (extracting) operation in the memory cell 401 shown in FIG. 13 will be described.

例えば、浮遊ゲート電極２４に電荷を書き込む場合には、浮遊ゲート制御電極２５に正の電圧を印可し、浮遊ゲート制御電極２３，２７、ゲート電極１７、コンタクト２８、ソース拡散層２２０、ドレイン拡散層２２１、および基板２２２を接地する。これにより、コンタクト２８から浮遊ゲート電極２４へトンネルする電子を誘起し、浮遊ゲート電極２４に電荷が書き込まれる。 For example, when a charge is written to the floating gate electrode 24, a positive voltage is applied to the floating gate control electrode 25, the floating gate control electrodes 23 and 27, the gate electrode 17, the contact 28, the source diffusion layer 220, and the drain diffusion layer. 221 and the substrate 222 are grounded. As a result, electrons tunneling from the contact 28 to the floating gate electrode 24 are induced, and charges are written into the floating gate electrode 24.

また、浮遊ゲート電極２４から電荷を消去する場合には、ゲート電極１７、コンタクト２８、ソース拡散層２２０、ドレイン拡散層２２１、および基板２２２を接地し、浮遊ゲート制御電極２３，２５，２７に負の電圧を印可する。これにより、浮遊ゲート電極２４からコンタクト２８へトンネルする電子を誘起し、浮遊ゲート電極２４から電荷が消去される。なお、上記の消去動作においては、浮遊ゲート電極２２，２６をも含む全ての浮遊ゲートに蓄積された電荷が一括消去される。 When the charge is erased from the floating gate electrode 24, the gate electrode 17, the contact 28, the source diffusion layer 220, the drain diffusion layer 221, and the substrate 222 are grounded, and the floating gate control electrodes 23, 25, and 27 are negatively charged. Apply a voltage of. As a result, electrons tunneling from the floating gate electrode 24 to the contact 28 are induced, and charges are erased from the floating gate electrode 24. In the above erasing operation, the charges accumulated in all the floating gates including the floating gate electrodes 22 and 26 are collectively erased.

次に、図１５〜２２を用いて、図１３に示されるメモリセル４０１の製造方法について説明する。 Next, a manufacturing method of the memory cell 401 shown in FIG. 13 will be described with reference to FIGS.

まず、図１５に示されるセル構造を、次のような、一般的なＭＯＳトランジスタ等と同様の既存の手法を用いて形成する。即ち、基板２２２に、基板２２２とは逆の導電性を有する不純物イオンを注入する。次に、熱酸化処理を施すことにより、基板２２２上に酸化膜を形成する。次に、酸化膜上にポリシリコンをデポジションする。次に、マスクを用いてポリシリコンをエッチングすることにより、ポリシリコンからなる浮遊ゲート電極２１を形成する。次に、浮遊ゲート電極２１をマスクとして酸化膜をエッチングすることにより、酸化膜からなる絶縁膜２９を形成する。次に、電気特性を向上させるために、基板２２２と同じ導電性を有する不純物および基板２２２と逆の導電性を有する不純物を注入する。次に、ゲート側壁２１０を形成し、基板２２２と逆の導電性を有する不純物を注入することにより、ソース拡散層２２０およびドレイン拡散層２２２を形成する。これにより、図１５に示すようなセル構造が形成される。 First, the cell structure shown in FIG. 15 is formed using an existing method similar to that of a general MOS transistor or the like as follows. That is, impurity ions having conductivity opposite to that of the substrate 222 are implanted into the substrate 222. Next, an oxide film is formed on the substrate 222 by performing thermal oxidation treatment. Next, polysilicon is deposited on the oxide film. Next, the floating gate electrode 21 made of polysilicon is formed by etching the polysilicon using a mask. Next, the insulating film 29 made of an oxide film is formed by etching the oxide film using the floating gate electrode 21 as a mask. Next, in order to improve electrical characteristics, an impurity having the same conductivity as that of the substrate 222 and an impurity having conductivity opposite to that of the substrate 222 are implanted. Next, the gate sidewall 210 is formed, and an impurity having conductivity opposite to that of the substrate 222 is implanted, whereby the source diffusion layer 220 and the drain diffusion layer 222 are formed. Thereby, a cell structure as shown in FIG. 15 is formed.

次に、図１６に示すように、ゲート側壁２１０、ソース拡散層２２０、およびドレイン拡散層２２１の上に、酸化膜をデポジションした後に、酸化膜上にポリシリコンをデポジションする。次に、マスクを用いてこのポリシリコンをエッチングし、マスクを除去した後に、このポリシリコンをさらにエッチングする。これにより、酸化膜からなる絶縁膜２１１およびポリシリコンからなる浮遊ゲート電極２２が形成される。 Next, as shown in FIG. 16, after depositing an oxide film on the gate sidewall 210, the source diffusion layer 220, and the drain diffusion layer 221, polysilicon is deposited on the oxide film. Next, the polysilicon is etched using a mask. After removing the mask, the polysilicon is further etched. Thereby, the insulating film 211 made of an oxide film and the floating gate electrode 22 made of polysilicon are formed.

次に、図１７に示すように、浮遊ゲート電極２２および絶縁膜２１１の上に、厚みが３０ｎｍ程度の酸化膜をデポジションした後に、酸化膜上にポリシリコンをデポジションする。次に、マスクを用いてこのポリシリコンをエッチングし、マスクを除去した後に、このポリシリコンをさらにエッチングする。これにより、酸化膜からなる絶縁膜２１２およびポリシリコンからなる浮遊ゲート制御電極２３が形成される。 Next, as shown in FIG. 17, after depositing an oxide film having a thickness of about 30 nm on the floating gate electrode 22 and the insulating film 211, polysilicon is deposited on the oxide film. Next, the polysilicon is etched using a mask. After removing the mask, the polysilicon is further etched. As a result, the insulating film 212 made of an oxide film and the floating gate control electrode 23 made of polysilicon are formed.

次に、図１８に示すように、絶縁膜２１２および浮遊ゲート制御電極２３上に、酸化膜をデポジションし、この酸化膜をＣＭＰ等により平坦化する。これにより、酸化膜からなる絶縁膜２１３が形成される。 Next, as shown in FIG. 18, an oxide film is deposited on the insulating film 212 and the floating gate control electrode 23, and this oxide film is planarized by CMP or the like. Thereby, an insulating film 213 made of an oxide film is formed.

次に、図１９に示すように、絶縁膜２１１〜２１３上にポリシリコンをデポジションし、マスクを用いてこのポリシリコンをエッチングする。これにより、ポリシリコンからなる浮遊ゲート電極２４が形成される。次に、浮遊ゲート電極２４および絶縁膜２１１〜２１３の上に、厚みが３０ｎｍ程度の酸化膜をデポジションした後に、酸化膜上にポリシリコンをデポジションする。次に、マスクを用いてこのポリシリコンをエッチングし、マスクを除去した後に、このポリシリコンをさらにエッチングする。これにより、酸化膜からなる絶縁膜２１４およびポリシリコンからなる浮遊ゲート制御電極２５が形成される。次に、絶縁膜２１４および浮遊ゲート制御電極２５上に、酸化膜をデポジションし、この酸化膜をＣＭＰ等により平坦化する。これにより、酸化膜からなる絶縁膜２１５が形成される。 Next, as shown in FIG. 19, polysilicon is deposited on the insulating films 211 to 213, and this polysilicon is etched using a mask. Thereby, the floating gate electrode 24 made of polysilicon is formed. Next, after depositing an oxide film having a thickness of about 30 nm on the floating gate electrode 24 and the insulating films 211 to 213, polysilicon is deposited on the oxide film. Next, the polysilicon is etched using a mask. After removing the mask, the polysilicon is further etched. Thereby, the insulating film 214 made of an oxide film and the floating gate control electrode 25 made of polysilicon are formed. Next, an oxide film is deposited on the insulating film 214 and the floating gate control electrode 25, and the oxide film is planarized by CMP or the like. Thereby, an insulating film 215 made of an oxide film is formed.

次に、図１９と同様の手順により、図２０に示すように、絶縁膜２１５上に、浮遊ゲート電極２６、絶縁膜２１６、浮遊ゲート制御電極２７、および絶縁膜２１７を形成する。 Next, as shown in FIG. 20, the floating gate electrode 26, the insulating film 216, the floating gate control electrode 27, and the insulating film 217 are formed on the insulating film 215 by the same procedure as FIG. 19.

次に、図２１に示すように、絶縁膜２１７上に、浮遊ゲート電極２２，２４，２６のドレイン拡散層２２１側の側面付近上方が開口されたレジスト２３０を形成する。 Next, as shown in FIG. 21, a resist 230 is formed on the insulating film 217 so that the upper part of the floating gate electrodes 22, 24, and 26 near the side surface on the drain diffusion layer 221 side is opened.

次に、図２２に示すように、レジスト２３０をマスクとして絶縁膜２１１〜２１７および浮遊ゲート電極２２，２４，２６の端部をエッチングすることにより、ソース拡散層２２０を表出させる。次に、レジスト２３０を除去し、ソース拡散層２２０および絶縁膜２１７の上に、厚みが１０ｎｍ程度の酸化膜をデポジションすることにより、絶縁膜２１８を形成する。次に、ソース拡散層２２０上の絶縁膜２１８の一部を開口することにより、コンタクトホール３０を形成した後に、このコンタクトホール３０を介してソース拡散層２２０と接するようなコンタクト２８を埋め込む。これにより、図１３に示されるメモリセル４０１が形成される。 Next, as shown in FIG. 22, the source diffusion layer 220 is exposed by etching the insulating films 211 to 217 and the end portions of the floating gate electrodes 22, 24, and 26 using the resist 230 as a mask. Next, the resist 230 is removed, and an insulating film 218 is formed on the source diffusion layer 220 and the insulating film 217 by depositing an oxide film having a thickness of about 10 nm. Next, a part of the insulating film 218 on the source diffusion layer 220 is opened to form a contact hole 30 and then a contact 28 that is in contact with the source diffusion layer 220 through the contact hole 30 is buried. Thereby, the memory cell 401 shown in FIG. 13 is formed.

図１３に示されるメモリセル４０１は、浮遊ゲート電極とそれに対応する浮遊ゲート制御電極とを含む記憶単位を３組有しているが、上記の図１９と同様の手順を繰り返すことにより、４組以上の任意の組数を形成することができる。 The memory cell 401 shown in FIG. 13 has three memory units each including a floating gate electrode and a corresponding floating gate control electrode. By repeating the same procedure as in FIG. Any number of sets as described above can be formed.

また、これらの記憶単位は、基板２２２の上方に縦方向に積み重ねていくので、組数が増えた場合にも、メモリセル４０１の占有面積は増加しない。 In addition, since these storage units are stacked vertically above the substrate 222, the occupied area of the memory cell 401 does not increase even when the number of sets increases.

また、図１４に示すように、ゲート電極２１や浮遊ゲート制御電極２７等を１列で共通とすることにより、不揮発性半導体装置の製造を容易とすることが可能となる。 Further, as shown in FIG. 14, by making the gate electrode 21, the floating gate control electrode 27, etc. common in one column, it is possible to facilitate the manufacture of the nonvolatile semiconductor device.

このように、本実施の形態に係る不揮発性半導体装置およびその製造方法は、実施の形態１と同様に、コンタクト内の電子を用いて、絶縁膜を介しコンタクトに隣接する浮遊ゲート電極への書き込み及び消去を行う。また、電荷の書き込み及び消去時に電荷が透過する絶縁膜２１８とセル情報を読み出すときに用いる絶縁膜２９とが離れて配置されているので、電荷の書き込み及び消去に伴うメモリトランジスタの動作の劣化が低減できる。従って、実施の形態１の効果に加えて、信頼性を向上できるという効果を有する。 As described above, the nonvolatile semiconductor device and the manufacturing method thereof according to the present embodiment use the electrons in the contact to write to the floating gate electrode adjacent to the contact through the insulating film, as in the first embodiment. And erase. In addition, since the insulating film 218 through which charges are transmitted during writing and erasing of charges and the insulating film 29 used when reading out cell information are arranged apart from each other, the operation of the memory transistor due to writing and erasing of charges is deteriorated. Can be reduced. Therefore, in addition to the effect of the first embodiment, the reliability can be improved.

実施の形態１に係る不揮発性半導体装置の単位となるメモリセルを示す断面図である。FIG. 3 is a cross-sectional view showing a memory cell that is a unit of the nonvolatile semiconductor device according to the first embodiment. 実施の形態１に係る不揮発性半導体装置のセル構造を示す上面図である。3 is a top view showing a cell structure of the nonvolatile semiconductor device according to Embodiment 1. FIG. 実施の形態１に係る不揮発性半導体装置の製造方法を示す断面図である。6 is a cross-sectional view showing the method of manufacturing the nonvolatile semiconductor device according to the first embodiment. FIG. 実施の形態１に係る不揮発性半導体装置の製造方法を示す断面図である。6 is a cross-sectional view showing the method of manufacturing the nonvolatile semiconductor device according to the first embodiment. FIG. 実施の形態１に係る不揮発性半導体装置の製造方法を示す断面図である。6 is a cross-sectional view showing the method of manufacturing the nonvolatile semiconductor device according to the first embodiment. FIG. 実施の形態１に係る不揮発性半導体装置の製造方法を示す断面図である。6 is a cross-sectional view showing the method of manufacturing the nonvolatile semiconductor device according to the first embodiment. FIG. 実施の形態１に係る不揮発性半導体装置の製造方法を示す断面図である。6 is a cross-sectional view showing the method of manufacturing the nonvolatile semiconductor device according to the first embodiment. FIG. 実施の形態１に係る不揮発性半導体装置の製造方法を示す断面図である。6 is a cross-sectional view showing the method of manufacturing the nonvolatile semiconductor device according to the first embodiment. FIG. 実施の形態１に係る不揮発性半導体装置の製造方法を示す断面図である。6 is a cross-sectional view showing the method of manufacturing the nonvolatile semiconductor device according to the first embodiment. FIG. 実施の形態１に係る不揮発性半導体装置の製造方法を示す断面図である。6 is a cross-sectional view showing the method of manufacturing the nonvolatile semiconductor device according to the first embodiment. FIG. 実施の形態１に係る不揮発性半導体装置の製造方法を示す断面図である。6 is a cross-sectional view showing the method of manufacturing the nonvolatile semiconductor device according to the first embodiment. FIG. 実施の形態１に係る不揮発性半導体装置の製造方法を示す断面図である。6 is a cross-sectional view showing the method of manufacturing the nonvolatile semiconductor device according to the first embodiment. FIG. 実施の形態２に係る不揮発性半導体装置の単位となるメモリセルを示す断面図である。FIG. 6 is a cross-sectional view showing a memory cell that is a unit of a nonvolatile semiconductor device according to a second embodiment. 実施の形態２に係る不揮発性半導体装置のセル構造を示す上面図である。FIG. 6 is a top view showing a cell structure of a nonvolatile semiconductor device according to a second embodiment. 実施の形態２に係る不揮発性半導体装置の製造方法を示す断面図である。FIG. 10 is a cross-sectional view showing the method for manufacturing the nonvolatile semiconductor device according to the second embodiment. 実施の形態２に係る不揮発性半導体装置の製造方法を示す断面図である。FIG. 10 is a cross-sectional view showing the method for manufacturing the nonvolatile semiconductor device according to the second embodiment. 実施の形態２に係る不揮発性半導体装置の製造方法を示す断面図である。FIG. 10 is a cross-sectional view showing the method for manufacturing the nonvolatile semiconductor device according to the second embodiment. 実施の形態２に係る不揮発性半導体装置の製造方法を示す断面図である。FIG. 10 is a cross-sectional view showing the method for manufacturing the nonvolatile semiconductor device according to the second embodiment. 実施の形態２に係る不揮発性半導体装置の製造方法を示す断面図である。FIG. 10 is a cross-sectional view showing the method for manufacturing the nonvolatile semiconductor device according to the second embodiment. 実施の形態２に係る不揮発性半導体装置の製造方法を示す断面図である。FIG. 10 is a cross-sectional view showing the method for manufacturing the nonvolatile semiconductor device according to the second embodiment. 実施の形態２に係る不揮発性半導体装置の製造方法を示す断面図である。FIG. 10 is a cross-sectional view showing the method for manufacturing the nonvolatile semiconductor device according to the second embodiment. 実施の形態２に係る不揮発性半導体装置の製造方法を示す断面図である。FIG. 10 is a cross-sectional view showing the method for manufacturing the nonvolatile semiconductor device according to the second embodiment.

符号の説明Explanation of symbols

１１，１３，１５，２２，２４，２６浮遊ゲート電極、１２，１４，１６，２３，２５，２７浮遊ゲート制御電極、１７，２１ゲート電極、１８，２８コンタクト、１９，２９，１１０〜１１６，２１０〜２１８絶縁膜、２０，３０コンタクトホール、２１，３１チャネル領域、１２０，２２０ソース拡散層、１２１，２２１ドレイン拡散層、１２２，２２２基板、１３０，２３０レジスト、３０１，４０１メモリセル。
11, 13, 15, 22, 24, 26 Floating gate electrode, 12, 14, 16, 23, 25, 27 Floating gate control electrode, 17, 21 Gate electrode, 18, 28 contact, 19, 29, 110-116, 210-218 insulating film, 20, 30 contact hole, 21, 31 channel region, 120, 220 source diffusion layer, 121, 221 drain diffusion layer, 122, 222 substrate, 130, 230 resist, 301, 401 memory cell.

Claims

半導体基板と、
前記半導体基板内に形成されたソース拡散領域及びドレイン拡散領域と、
前記ソース拡散領域及び前記ドレイン拡散領域の間に形成されるチャネル領域を流れるチャネル電流を制御するためのゲート電極と、
前記ソース拡散領域に接し且つ前記半導体基板の高さ方向に延設されたコンタクトと、
絶縁膜を介し前記コンタクトに隣接し且つ前記半導体基板の高さ方向に配置された複数の浮遊ゲート電極及び前記コンタクトから前記浮遊ゲート電極に電子を取り込むための複数の浮遊ゲート制御電極と
を備えることを特徴とする不揮発性半導体装置。 A semiconductor substrate;
A source diffusion region and a drain diffusion region formed in the semiconductor substrate;
A gate electrode for controlling a channel current flowing in a channel region formed between the source diffusion region and the drain diffusion region;
A contact in contact with the source diffusion region and extending in a height direction of the semiconductor substrate;
A plurality of floating gate electrodes arranged adjacent to the contact via an insulating film and in a height direction of the semiconductor substrate; and a plurality of floating gate control electrodes for taking electrons from the contact into the floating gate electrode. A non-volatile semiconductor device.

請求項１に記載の不揮発性半導体装置であって、
前記複数の浮遊ゲート電極は、前記チャネル領域の上方に積み重ねて配置される
ことを特徴とする不揮発性半導体装置。 The nonvolatile semiconductor device according to claim 1,
The non-volatile semiconductor device, wherein the plurality of floating gate electrodes are stacked and disposed above the channel region.

請求項１に記載の不揮発性半導体装置であって、
前記複数の浮遊ゲート電極は、前記コンタクトを挟んで前記チャネル領域の反対側の前記半導体基板の上方に積み重ねて配置される
ことを特徴とする不揮発性半導体装置。 The nonvolatile semiconductor device according to claim 1,
The non-volatile semiconductor device, wherein the plurality of floating gate electrodes are stacked and disposed above the semiconductor substrate on the opposite side of the channel region across the contact.

半導体基板内にソース拡散領域及びドレイン拡散領域を形成する工程と、
前記ソース拡散領域及び前記ドレイン拡散領域の間に形成されるチャネル領域を流れるチャネル電流を制御するためのゲート電極を形成する工程と、
前記ソース拡散領域に接するコンタクトを前記半導体基板の高さ方向に延設する工程と、
絶縁膜を介し前記コンタクトに隣接し且つ前記半導体基板の高さ方向に配置された複数の浮遊ゲート電極及び前記コンタクトから前記浮遊ゲート電極に電子を取り込むための複数の浮遊ゲート制御電極を形成する工程と
を備えることを特徴とする不揮発性半導体装置の製造方法。 Forming a source diffusion region and a drain diffusion region in a semiconductor substrate;
Forming a gate electrode for controlling a channel current flowing in a channel region formed between the source diffusion region and the drain diffusion region;
Extending a contact in contact with the source diffusion region in a height direction of the semiconductor substrate;
Forming a plurality of floating gate electrodes adjacent to the contact and in the height direction of the semiconductor substrate via an insulating film, and a plurality of floating gate control electrodes for taking electrons from the contact into the floating gate electrode A method for manufacturing a non-volatile semiconductor device.

請求項４に記載の不揮発性半導体装置の製造方法であって、
前記複数の浮遊ゲート電極は、前記チャネル領域の上方に積み重ねて形成される
ことを特徴とする不揮発性半導体装置の製造方法。 It is a manufacturing method of the non-volatile semiconductor device according to claim 4,
The method for manufacturing a non-volatile semiconductor device, wherein the plurality of floating gate electrodes are formed to be stacked above the channel region.

請求項４に記載の不揮発性半導体装置の製造方法であって、
前記複数の浮遊ゲート電極は、前記コンタクトを挟んで前記チャネル領域の反対側の前記半導体基板の上方に積み重ねて形成される
ことを特徴とする不揮発性半導体装置の製造方法。
It is a manufacturing method of the non-volatile semiconductor device according to claim 4,
The method of manufacturing a non-volatile semiconductor device, wherein the plurality of floating gate electrodes are formed to be stacked above the semiconductor substrate on the opposite side of the channel region with the contact in between.