JP2005328578A - Common buffer type atm switch - Google Patents

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Yoshimitsu Shimojo
義満 下條
Yoshihiro Oba
義洋 大場
Tsunetaro Ise
恒太郎 伊瀬
Yukio Kamaya
幸男 釜谷
Hideaki Nakakita
英明 中北
Masahiko Motoyama
雅彦 本山
Muneyuki Suzuki
宗之 鈴木
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a common buffer type ATM switch in which a cell discard rate or a cell delay time can be easily guaranteed and a call loss rate can be suppressed smaller than an output buffer type switch by preventing another output port from being affected by a congestion that occurs in a certain output port. <P>SOLUTION: An intra-buffer cell count section 907 counts the number of ATM cells inside a buffer at present corresponding to internal logic queues. A threshold holding section 908 holds a threshold for the number of ATM cells inside the buffer corresponding to the internal logic queues. A dynamic threshold setting section 910 dynamically sets the threshold held by the threshold holding section 908 based on information relating to call setting that is present, is observed for a fixed period, or is required. A cell input regulation section 912 regulates the input of ATM cells to a common buffer if the number of ATM cells inside the buffer held by the intra-buffer cell count section 907 inside the buffer is equal with or greater than the threshold held by the threshold holding section 908. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、ＡＴＭ通信において転送されるＡＴＭセル（以下単にセルと呼ぶ）を交換するＡＴＭセルスイッチ（以下単にセルスイッチと呼ぶ）を複数接続してなる共通バッファ型ＡＴＭスイッチに関する。   The present invention relates to a common buffer type ATM switch formed by connecting a plurality of ATM cell switches (hereinafter simply referred to as cell switches) for exchanging ATM cells (hereinafter simply referred to as cells) transferred in ATM communication.

まず、第１の従来技術について述べる。現在、ＡＴＭ（Asynchronous Transfer Mode) 通信方式に関する研究が、世界中の通信技術の研究者らによって精力的に行なわれている。ＡＴＭ通信方式は情報をセルという固定長のパケットにより伝送交換する。ＡＴＭ通信方式ではスイッチノード内のハードウェアによるセルスイッチにより、高速なセルの交換が可能で単位時間当たりの情報転送能力は既存の通信網を越えるものを実現可能である。   First, the first prior art will be described. Currently, research on ATM (Asynchronous Transfer Mode) communication systems is being actively conducted by researchers of communication technologies around the world. In the ATM communication method, information is exchanged by a fixed-length packet called a cell. In the ATM communication system, cell switching by hardware in the switch node enables high-speed cell exchange, and the information transfer capability per unit time can exceed that of an existing communication network.

ＡＴＭ通信方式は、セルのヘッダのＶＰＩ（Virtual Path Identifier)とＶＣＩ（Virtual Channel Identifier) と呼ばれる識別情報により、ひとつの物理伝送路に論理的に複数のコネクション（Virtual Connection:VC)を設定することができる。網内においては、各コネクションに対して予めルートが定められており、スイッチノードはセルのコネクション識別子ＶＰＩとＶＣＩからセルを出力すべき出力路を求める。ＶＰＩとＶＣＩは、スイッチノード間の物理的伝送路で一意に割り当てられるため、スイッチノードは、通過するセルのＶＰＩとＶＣＩの値を書き換える能力を持つ。   In the ATM communication system, a plurality of connections (Virtual Connection: VC) are logically set in one physical transmission line by identification information called VPI (Virtual Path Identifier) and VCI (Virtual Channel Identifier) in a cell header. Can do. In the network, a route is determined in advance for each connection, and the switch node obtains an output path for outputting a cell from the connection identifiers VPI and VCI of the cell. Since the VPI and VCI are uniquely assigned in the physical transmission path between the switch nodes, the switch node has the ability to rewrite the values of the VPI and VCI of the passing cell.

これまで、ＡＴＭ網において品質を保証されたコネクションはＣＢＲ（Ｃonstant Bit Rate: 固定ビットレート）コネクションかＶＢＲ（Variable Bit Rate:可変ビットレート）コネクションが中心であった。ＣＢＲコネクションは、セルの伝送速度（セルレートまたは帯域ともいう、単位時間当たりの伝送セル数）が一定で予めわかっているトラヒックを伝送するコネクションであり、ＶＢＲコネクションはセルの伝送速度が一定ではないが、その最大値（ピークレート）と平均値（平均レート）などのトラヒックの性質が予めわかっているコネクションである。   Until now, the quality guaranteed connections in ATM networks have been mainly CBR (Constant Bit Rate) connections or VBR (Variable Bit Rate) connections. A CBR connection is a connection that transmits traffic that is known in advance with a constant cell transmission rate (the number of cells transmitted per unit time, also referred to as a cell rate or a band), and a VBR connection is a cell transmission rate that is not constant. A connection whose traffic characteristics such as its maximum value (peak rate) and average value (average rate) are known in advance.

基本的には、１本の物理伝送路に複数のコネクションを十分な品質を保ちつつ多重化する場合には、全てのコネクションのピークレートの和が物理的伝送路の帯域以下になっていればよい。この手法をピークレート割り当てと呼ぶ。ＣＢＲコネクションのみをピークレート割り当てした場合には、物理伝送路の十分に高い利用効率が達成可能である。ＶＢＲコネクションの場合には、ピークレート割り当てでは、物理伝送路の利用効率を高くできない。そこで予め分かっているトラヒックの性質より、統計的多重化効果を用いて品質を保ちつつ利用効果を上げる技術がさかんに検討されている。   Basically, when multiple connections are multiplexed on a single physical transmission line while maintaining sufficient quality, the sum of the peak rates of all connections must be less than the bandwidth of the physical transmission line. Good. This method is called peak rate allocation. When only the CBR connection is assigned the peak rate, sufficiently high utilization efficiency of the physical transmission path can be achieved. In the case of the VBR connection, the use efficiency of the physical transmission path cannot be increased by the peak rate allocation. Therefore, a technique for increasing the utilization effect while maintaining the quality by using the statistical multiplexing effect is being studied from the known traffic characteristics.

ところが、計算機間のＡＴＭ通信を考えると、平均レートを始めとしたトラヒックの性質が予め予測できないという性質や、瞬間的に大量のセルを送信するが送信しないときには全くセルを送信しないというバースト性と呼ばれる性質がある。そのため、ＣＢＲやＶＢＲの様に品質を保証しつつ網の利用効率を上げることは難しい。つまり計算機間で転送されるデータは、ピークレート割り当てなどで品質を保証しようとすると網の利用効率が著しく低下し、ＶＢＲの様に統計的多重化効果を用いるとトラヒックのバースト性のためにセルスイッチのある出力ポートに同時に大量のセルが到着し、セルスイッチのバッファ量が十分でないとバッファ溢れによるセル廃棄が発生してしまう。また、セル廃棄が発生すると複数のセルで構成されているパケット単位で再送が発生し、これにより、実効的なスループットが低下する。   However, considering the ATM communication between computers, the nature of traffic characteristics such as the average rate cannot be predicted in advance, and the burst property of transmitting a large number of cells instantaneously but not transmitting them at all. There is a nature called. For this reason, it is difficult to increase the network utilization efficiency while guaranteeing quality as in CBR and VBR. In other words, if the quality of data transferred between computers is guaranteed by peak rate allocation or the like, the use efficiency of the network is remarkably reduced. If the statistical multiplexing effect such as VBR is used, the traffic burstiness is increased. When a large number of cells arrive at the output port of the switch at the same time and the buffer amount of the cell switch is not sufficient, cell discard occurs due to buffer overflow. In addition, when cell discard occurs, retransmission occurs in units of packets made up of a plurality of cells, thereby reducing the effective throughput.

ＣＢＲ，ＶＢＲの他のサービスクラスとして、ＵＢＲ（Unspecified Bit Rate) というサービスクラスが存在する。このクラスは、端末が出力するトラヒック特性を詳細に網に申告することを必要としない。そのかわり、網はその転送品質について一切の保証をしない、いわゆるベストエフォート（Best Effoet)サービスのクラスである。前述したように、計算機間のデータはバースト性を持っているため、ＵＢＲコネクションのセル廃棄率を満足できるものとするためにはセルスイッチに大容量のセルバッファを実装する必要があると考えられている。   As another service class of CBR and VBR, there is a service class called UBR (Unspecified Bit Rate). This class does not require detailed declaration of the traffic characteristics output by the terminal to the network. Instead, the network is a class of so-called Best Effoet service that makes no guarantees about its transfer quality. As described above, since the data between computers has a burst property, it is considered that a large capacity cell buffer must be installed in the cell switch in order to satisfy the cell discard rate of the UBR connection. ing.

幸いなことに計算機間のトラヒックは転送の遅延時間、遅延揺らぎに関しての要求がＣＢＲやＶＢＲと比較して厳しくはない場合が多い。容量の大きなバッファをセルスイッチに実装することによりセルの伝送遅延時間、遅延揺らぎが増大するが、それを許容できるアプリケーションは決して少なくないと考えられる。   Fortunately, for traffic between computers, there are many cases in which the requirements regarding the transfer delay time and delay fluctuation are not as strict as those of CBR and VBR. Although a cell transmission delay time and delay fluctuation are increased by mounting a buffer with a large capacity in a cell switch, it is considered that there are many applications that can tolerate this.

ここで、複数の入力ポートから入力したセルを、セルに書き込まれた情報により交換して所望の出力ポートへ転送するセルスイッチを考える。セルの伝送路において一つのセルを転送する時間を１セルサイクルと呼ぶ。   Here, consider a cell switch that exchanges cells input from a plurality of input ports with information written in the cells and transfers the cells to a desired output port. The time for transferring one cell in the cell transmission line is called one cell cycle.

以下に入力バッファ型セルスイッチについて説明する。バッファ容量を比較的容易に拡張可能なセルスイッチのひとつに、入力バッファ型セルスイッチが知られている。入力バッファ型セルスイッチは、各入力ポートに対応してバッファを持つ。全ての入力バッファのキューの先頭にあるセルの出力ポート番号を１セルサイクル毎に判断して、同時に一つの出力ポートへ複数のセルが転送されないように調停する回路が必要である。入力バッファ型セルスイッチは、そのバッファの入出力スループットが入出力ポートと同じ速度で良いため、バッファの拡張が比較的容易であるという利点がある。しかし前述の調停回路が複雑であるという欠点があった。また、バッファの先頭にあるセルが、調停回路によって出力を抑制されている場合でも、その後ろにキューイングされているセルは出力できる可能性がある。しかし、入力バッファが単純なＦＩＦＯによって構成されている場合にはキューの先頭以外のセルは先頭のセルを追い越して出力されず、セルの交換効率を低下させる原因になる。この様なブロッキング現象はＨＯＬ（Head OfLine）ブロッキングとして知られている。   The input buffer type cell switch will be described below. An input buffer type cell switch is known as one of cell switches whose buffer capacity can be expanded relatively easily. The input buffer type cell switch has a buffer corresponding to each input port. A circuit is required that determines the output port number of the cell at the head of all the input buffer queues for each cell cycle and arbitrates so that a plurality of cells are not transferred to one output port at the same time. The input buffer type cell switch has an advantage that the buffer expansion is relatively easy because the input / output throughput of the buffer may be the same as that of the input / output port. However, there is a drawback that the above-mentioned arbitration circuit is complicated. Further, even when the cell at the head of the buffer has its output suppressed by the arbitration circuit, there is a possibility that the cell queued behind it can be output. However, when the input buffer is configured by a simple FIFO, cells other than the head of the queue are not output overtaking the head cell, which causes a reduction in cell exchange efficiency. Such a blocking phenomenon is known as HOL (Head OfLine) blocking.

以下に出力バッファ型スイッチについて説明する。図１７は、従来知られているバッファ容量拡張容易なセルスイッチの構成である（非特許文献１参照）。このセルスイッチは、優先転送を行なうクラス（同文献ではＣＢＲと呼んでいる）と、ベストエフォート転送を行なうクラス（同文献ではＶＢＲと呼んでいる）の２クラスを扱う。   The output buffer type switch will be described below. FIG. 17 shows a configuration of a cell switch that is known in the art for easy buffer capacity expansion (see Non-Patent Document 1). This cell switch handles two classes: a class that performs priority transfer (referred to as CBR in the same document) and a class that performs best effort transfer (referred to as VBR in the same document).

図１７は、出力バッファ型スイッチと呼ばれるセルスイッチに入力バッファ６３０を付加した構成になっている。ｋ本の入力ポートから入力したセルは入力バッファ６３０を経由して時分割バスへ出力される。ｋ個の出力バッファ６３１は、時分割バス上の自分宛のセルのみを取り込む。そして出力バッファ６３１はそれぞれに対応した出力ポートへセルを出力する。   FIG. 17 shows a configuration in which an input buffer 630 is added to a cell switch called an output buffer type switch. Cells input from the k input ports are output to the time division bus via the input buffer 630. The k output buffers 631 fetch only the cells addressed to themselves on the time division bus. Then, the output buffer 631 outputs the cell to the corresponding output port.

出力バッファ型セルスイッチは、その特性を完全に発揮するためには出力バッファの入力スループットをその入力ポート数（ｋ）倍にする必要がある。つまり出力バッファ６３１は、入出力ポートの伝送速度での１セルサイクル時間に、ｋセルを時分割バスから取り込んでバッファに書き込み、同時に１セルを出力する能力が必要である。   The output buffer type cell switch needs to multiply the input throughput of the output buffer by the number (k) of its input ports in order to fully exhibit its characteristics. That is, the output buffer 631 is required to have the ability to take k cells from the time division bus and write them to the buffer and output one cell at the same time during one cell cycle time at the transmission speed of the input / output port.

図１８は、図１７の入力バッファ６３０のブロック図である。入力ポートから入力したセルは識別部６３０ａにおいてそのクラスを判定され、ＣＢＲ，ＶＢＲＭ，ＶＢＲ（１）〜ＶＢＲ（ｋ）の各キューにキューイングされる。ＣＢＲはＣＢＲのユニキャストとマルチキャストと共用のキュー、ＶＢＲ（１）〜ＶＢＲ（ｋ）はＶＢＲのユニキャストセル用のキューで、出力ポート毎に対応しており、ＶＢＲＭはＶＢＲのマルチキャストセル用のキューである。選択部６３０ｂにはフロー制御信号が入力されている。フロー制御信号は、各キュー別のフロー制御情報を転送し、その時点でそれぞれのキューからセルを出力して良いかどうかの情報を伝送する。選択部６３０ｂはフロー制御信号により許可されたキューの中から入力ポートの伝送速度での１セルサイクル時間に１セルを選択し時分割バスへ転送する。選択の優先順位は、ＣＢＲが最も高く、次にＶＢＲＭと続き、ＶＢＲ（１）からＶＢＲ（ｋ）が同じ優先度で最も優先順位が低い。ただし、ＶＢＲＭのキュー長がある閾値より小さくかつ、ＶＢＲ（１）からＶＢＲ（ｋ）のどれかのキュー長がある閾値を越えている場合は、その越えているキューの優先順位が高くなる。   FIG. 18 is a block diagram of the input buffer 630 in FIG. The class of the cell input from the input port is determined by the identification unit 630a and is queued in each queue of CBR, VBRM, VBR (1) to VBR (k). CBR is a queue shared with CBR unicast and multicast, VBR (1) to VBR (k) are queues for VBR unicast cells, and correspond to each output port. VBRRM is for VBR multicast cells. It is a queue. A flow control signal is input to the selection unit 630b. The flow control signal transfers flow control information for each queue, and transmits information indicating whether or not a cell can be output from each queue at that time. The selection unit 630b selects one cell from the queue permitted by the flow control signal in one cell cycle time at the transmission rate of the input port and transfers it to the time division bus. The selection priority is highest for CBR, next to VBRM, and VBR (1) to VBR (k) have the same priority and the lowest priority. However, when the queue length of the VBRM is smaller than a certain threshold and any one of the queue lengths of VBR (1) to VBR (k) exceeds a certain threshold, the priority of the queue that exceeds the queue becomes higher.

図１９は、図１７の出力バッファ６３１のブロック図である。時分割バスから入力したセルは識別部６３１ａにおいて自分宛のセルかどうかを判定され、そうならさらに、そのクラスを判定され、ＣＢＲ，ＶＢＲのどちらかのキューにキューイングされる。選択部６３１ｂは、優先クラスであるＣＢＲを先に出力し、ＣＢＲのキューにセルが存在しない時にＶＢＲのキューからセルを出力する。フロー制御信号は、各キュー毎の空きバッファスペースにより判断されて出力される。第ｉ番目の出力ポートのＣＢＲキュー、ＶＢＲキューの空きバッファスペースをそれぞれ、Ｘc （ｉ）Ｘv （ｉ）とする（１≦ｉ≦ｋ）。閾値ｋ（ｋはセルスイッチの入出力ポート数）、Ｓ（ｋ≧Ｓ≧Ｏ）を定めて、全ての入力バッファに対してＣＢＲセルの出力を許可する条件を、Ｘc （ｉ）≧ｋ、ＶＢＲのマルチキャストセルの出力を許可する条件をＸv （ｉ）≧ｋ、その出力ポート行きのユニキャストＶＢＲセルの出力を許可する条件をＸv （ｉ）≧ｋ、その出力ポート行きのユニキャストＶＢＲセルの出力を許可する条件をＸv （ｉ）≧ｋ＋Ｓとする。 FIG. 19 is a block diagram of the output buffer 631 of FIG. A cell input from the time division bus is determined by the identification unit 631a as to whether it is a cell addressed to itself, and if so, its class is further determined and queued in one of the CBR and VBR queues. The selection unit 631b outputs the priority class CBR first, and outputs a cell from the VBR queue when no cell exists in the CBR queue. The flow control signal is determined and output based on the free buffer space for each queue. The free buffer spaces of the CBR queue and the VBR queue of the i-th output port are respectively set as X c (i) X v (i) (1 ≦ i ≦ k). The threshold k (k is the number of input / output ports of the cell switch) and S (k ≧ S ≧ O) are defined, and the condition for permitting the output of the CBR cell to all input buffers is X c (i) ≧ k the condition for permitting the output X v (i) ≧ k of multicast cells in VBR, conditions X v (i) ≧ k to enable the output of the unicast VBR cells of the output ports bound, Uni of its output ports bound A condition for permitting the output of the cast VBR cell is X v (i) ≧ k + S.

以上の構成により、図１７のセルスイッチは、性能の低下を最小限にすることができる。入力バッファのスループットは、１セルサイクルに１セルの入力と１セルの出力でよいため、１セルサイクルにｋセル書き込み１セル読み出すスループットが要求される出力バッファとは異なり比較的容易に大規模なセルバッファを実現することができる。   With the above configuration, the cell switch of FIG. 17 can minimize the degradation in performance. Since the input buffer throughput may be one cell input and one cell output per cell cycle, it is relatively easy and large, unlike an output buffer that requires the throughput of writing k cells and reading one cell per cell cycle. A cell buffer can be realized.

上記した図１７の様な出力バッファ型セルスイッチは、一般的に高速の入力スループットを持つ出力バッファが“出力ポート数個”必要である。その入力スループットは完全な性能を得るためには“入力ポート数倍”の速度が必要である。この速度は時分割バスおよびそのバスにセルを乗せるための入力バッファのセル出力回路にも要求される。ＡＴＭ通信の特徴のひとつは、高速セル交換を実現可能なことであるが、出力バッファ型セルスイッチの場合は、上記のような特徴が、大きなセル交換速度を持つスイッチノードを作る際のネックとなっていた。具体的には、セルスイッチを実現する場合に、実装が困難であるか、大きなコストが必要であった。   The above-described output buffer type cell switch as shown in FIG. 17 generally requires “several output ports” output buffers having a high input throughput. The input throughput requires a speed that is "multiple times the number of input ports" to obtain perfect performance. This speed is also required for the time division bus and the cell output circuit of the input buffer for placing cells on the bus. One of the features of ATM communication is that high-speed cell switching can be realized. However, in the case of an output buffer type cell switch, the above features are the bottleneck in creating a switch node having a large cell switching speed. It was. Specifically, when realizing a cell switch, it is difficult to mount or a large cost is required.

以下に第２の従来技術について述べる。ＡＴＭスイッチは、セルを蓄積するためのバッファをどの位置に設置するかにより、入力バッファ型、出力バッファ型、共通バッファ型に大別される。中でも共通バッファ型のＡＴＭスイッチが最もバッファを効率的に利用することが可能であることが知られている。このため、共通バッファ型のＡＴＭスイッチはこれまでによく検討されている。しかしながら、共通バッファ型を採用したとしてもバッファの容量が増大するにつれ、その管理および制御が複雑になること、またＡＴＭスイッチをＬＳＩチップで実現する場合が近年多いが、ＬＳＩ設計上実装できるハード量の制限があることなどから、組み込むことのできるバッファの容量はある限られた容量となってしまう。   The second prior art will be described below. The ATM switch is roughly classified into an input buffer type, an output buffer type, and a common buffer type depending on where a buffer for storing cells is installed. Among them, it is known that the common buffer type ATM switch can use the buffer most efficiently. For this reason, common buffer type ATM switches have been well studied. However, even if the common buffer type is adopted, the management and control become more complicated as the buffer capacity increases, and the ATM switch is often realized with an LSI chip in recent years. For example, the capacity of a buffer that can be incorporated is limited.

以上述べてきたことから、ＡＴＭスイッチを１つのＬＳＩチップとして実現する場合、バッファ容量はハード量として実現可能な中では最大限を目指すが、一方、セル廃棄率などのスイッチに対する要求条件を満足する範囲内では必要最小限に近いものになっているのが現状である。   As described above, when an ATM switch is realized as a single LSI chip, the buffer capacity is maximized as long as it can be realized as a hardware amount. On the other hand, the requirements for the switch such as the cell discard rate are satisfied. The current situation is that it is close to the minimum necessary within the range.

一方、セルはバースト的に到着する可能性がある。セルがバースト的に到着する場合においても、セルがスイッチを可能な限り洩れなく通過できる、すなわちセル廃棄をほとんど生じさせないという要求条件を満足する必要がある。そのため、ＡＴＭスイッチに要求されるバッファ容量はより大容量であることが望まれる。セルのバースト到着がどのような場合に発生するか考察すると、コンピュータ通信において広く行なわれているＴＣＰ／ＩＰプロトコルによるデータ通信、特にＴＣＰによるデータ通信がＡＴＭ網上で行なわれる際に生じることが最も予想されるケースである。ＴＣＰによるデータ通信は再送制御機構を有し、この再送制御が過度に働くと網の輻輳状態を招いてしまう。このため、ＴＣＰによるデータ通信をＡＴＭ網上で行なう際には、ＡＴＭ網に対して、再送制御の作動を極力抑えられるよう、遅延はあっても構わないがセルが廃棄があってはならないというサービス品質を要求するものと考えられる。近年、このサービス品質はＡＢＲ（Ａｖａｉｌａｂｌｅ Ｂｉｔ Ｒａｔｅ）サービスというクラスに分類されて、ＡＴＭフォーラムなどでその制御方法が取り沙汰されている。ＡＴＭスイッチはＡＢＲサービスクラスの品質を満足するよう設計することが要求されている。   On the other hand, cells may arrive in bursts. Even when cells arrive in bursts, it is necessary to satisfy the requirement that the cells can pass through the switch as completely as possible, i.e. cause little cell loss. Therefore, it is desirable that the buffer capacity required for the ATM switch is larger. Considering when a burst arrival of a cell occurs, data communication based on the TCP / IP protocol widely used in computer communication, particularly when data communication based on TCP is performed on an ATM network is most likely to occur. This is an expected case. Data communication by TCP has a retransmission control mechanism. If this retransmission control works excessively, a network congestion state will be caused. For this reason, when data communication by TCP is performed on the ATM network, there may be a delay, but the cell should not be discarded so that the retransmission control operation can be suppressed to the ATM network as much as possible. It is considered to require service quality. In recent years, this service quality is classified into a class called ABR (Available Bit Rate) service, and its control method is adopted in the ATM forum and the like. ATM switches are required to be designed to meet the quality of the ABR service class.

仮に、ＡＴＭスイッチのバッファ容量が小さくセル廃棄率が高いものとするとＴＣＰによるデータ通信時、ＯＳＩのプロトコルスタックにおいてＡＴＭレイヤおよびＡＡＬレイヤより上位のレイヤ（レイヤ３，４）にてＴＣＰによる先ほど述べた再送制御が働き、バースト到着がバースト到着を呼び起こす可能性がある。これをＡＴＭセル数のオーダの観点から述べると、１０4 個のオーダのセルをＡＴＭスイッチで扱わなければならない状況に陥る可能性があることが近年指摘されている。 Assuming that the buffer capacity of the ATM switch is small and the cell discard rate is high, when TCP data is communicated, as described above, TCP is used in the upper layers (layers 3 and 4) of the ATM layer and the AAL layer in the OSI protocol stack. Retransmission control works, and burst arrival may cause burst arrival. Describing this in terms of the order of the number of ATM cells, it is that there is a risk of falling 10 4 cells of the order to the situation that must be addressed by the ATM switch has been pointed out recently.

したがって、ＡＴＭスイッチのバッファ容量が容易に拡張できる機能は非常に重要なものである。   Therefore, the function of easily expanding the buffer capacity of the ATM switch is very important.

従来は、こうした課題に対して、図３９に示すように、共通バッファ型ＡＴＭスイッチ１００の各入力ポート１０，１１，１２，１３に対応して巨大なバッファ４００ａ，４００ｂ，４００ｃ，４００ｄをそれぞれ配置して、バッファを拡張する方法がとられている。図３９中の２０，２１，２２，２３，４０，４１，４２，４３，６０，６１，６２，６３はセルの出力を制御する、いわゆるフロー制御を行なうための信号で、これによりセル廃棄が生じないよう制御を行なう。フロー制御により、各入力ポートに拡張したバッファと前記共通バッファ型ＡＴＭスイッチ１００内のバッファを一体化して動作させる。   Conventionally, for such a problem, as shown in FIG. 39, huge buffers 400a, 400b, 400c, and 400d are arranged corresponding to the input ports 10, 11, 12, and 13 of the common buffer type ATM switch 100, respectively. Then, the method of expanding the buffer is taken. In FIG. 39, 20, 21, 22, 23, 40, 41, 42, 43, 60, 61, 62, 63 are signals for controlling the output of the cell, so-called flow control. Control is performed so that it does not occur. By the flow control, the buffer extended to each input port and the buffer in the common buffer type ATM switch 100 are integrated and operated.

以下に、第３の従来技術について述べる。共通バッファ型のＡＴＭスイッチは、セルバッファを複数の出力ポート間で共有できるため、出力ポートごとに固定サイズのバッファ容量をもつ出力バッファ型のＡＴＭスイッチに比べ、同一のバッファ量で多くの呼を収容できるという利点があるが、その反面、負荷の高い出力ポートが存在する場合、共通バッファ内にその出力ポート宛のセルの割合が多くなることにより輻輳が発生し、負荷の低い出力ポートもこの輻輳の影響を受けてしまうという問題点がある。   The third prior art will be described below. Since the common buffer type ATM switch can share a cell buffer among a plurality of output ports, compared to an output buffer type ATM switch having a fixed size buffer capacity for each output port, a larger number of calls can be made with the same buffer amount. On the other hand, if there is an output port with a high load, congestion occurs due to an increase in the proportion of cells destined for that output port in the common buffer. There is a problem of being affected by congestion.

この問題を解決するために、非特許文献２において、共通バッファ内の出力ポートごとのＦＩＦＯバッファのバッファ長に最大値と最小値を設ける方式について述べられている。これにより、１つのＦＩＦＯバッファの輻輳が他のＦＩＦＯバッファに影響を与えることを抑制しつつ、出力バッファ型のスイッチと同一のバッファ量で多くの呼を収容可能となる。   In order to solve this problem, Non-Patent Document 2 describes a method of providing a maximum value and a minimum value for the buffer length of the FIFO buffer for each output port in the common buffer. As a result, it is possible to accommodate many calls with the same buffer amount as that of the output buffer type switch while suppressing congestion of one FIFO buffer from affecting other FIFO buffers.

また、非特許文献３においては、スイッチにおける最大遅延時間、９９％遅延時間、遅延揺らぎといった遅延時間に関する通信品質の要求値が存在する場合に、共通バッファ内の出力ポートごとのＦＩＦＯバッファのバッファ長に上限を設けることにより、上述の１つの出力ポートの輻輳の影響を抑制し、かつ、スイッチでのセル遅延も抑制することができることが述べられている。
電子情報通信学会 信学技報 ＳＳＥ９３−６“バッファ容量拡張可能なＡＴＭスイッチ：ＸＡＴＯＭ” Kamoun and Kleinrock, “Analysis of Shared Finite Storage in a Computer Network Node Environment Under General Traffic Conditions ”，IEEE Transactions on Communications ，Vol.COM28,No.7,pp.992-1003,Jul 1980. 小崎，高瀬，柳，田辺，郷原，“帯域制御機能を有するＡＴＭスイッチングシステム”，電子情報通信学会論文誌，Ｖｏｌ．Ｊ７６−Ｂ−Ｉ，Ｎｏ．１１，ｐｐ．８０１−８０８，１９９３年１１月 Further, in Non-Patent Document 3, when there is a communication quality requirement value regarding delay time such as maximum delay time, 99% delay time, and delay fluctuation in the switch, the buffer length of the FIFO buffer for each output port in the common buffer It is stated that by setting an upper limit to the above, it is possible to suppress the influence of the congestion of the above-mentioned one output port and to suppress the cell delay in the switch.
IEICE Technical Report SSE93-6 “ATM Switch with Expandable Buffer Capacity: XATOM” Kamoun and Kleinrock, “Analysis of Shared Finite Storage in a Computer Network Node Environment Under General Traffic Conditions”, IEEE Transactions on Communications, Vol. COM28, No. 7, pp. 992-1003, Jul 1980. Kosaki, Takase, Yanagi, Tanabe, Gohara, “ATM Switching System with Bandwidth Control Function”, IEICE Transactions, Vol. J76-BI, No. 11, pp. 801-808, November 1993

上記した第１の従来技術において、従来のバッファ容量の拡張が容易なセルスイッチは、入力バッファ型ではＨＯＬブロッキングによるセルの交換効率の低下が避けられず、出力バッファ型では出力バッファの入力スループットが非常に大きい必要があり実現が困難であるという問題点があった。   In the first prior art described above, in the conventional cell switch in which the buffer capacity can be easily expanded, in the input buffer type, the cell exchange efficiency is inevitably lowered due to the HOL blocking. In the output buffer type, the input throughput of the output buffer is unavoidable. There was a problem that it was very large and difficult to realize.

また、上記した第２の従来技術は、ＡＴＭスイッチＬＳＩの他に各入力ポート用のバッファのためのＬＳＩが必要となるため、ＡＴＭスイッチとして必要となるＬＳＩの数がＡＴＭスイッチの入力ポートの数にしたがって増えることになり、バッファを拡張できる方法に対する要望が高まっているにもかかわらず、容易に実現できなかった。   In addition, since the second prior art described above requires an LSI for the buffer for each input port in addition to the ATM switch LSI, the number of LSIs required as an ATM switch is the number of input ports of the ATM switch. Although the demand for a method capable of expanding the buffer has increased, it has not been easily realized.

また、上記した第３の従来技術においては、単に、出力ポートごとのＦＩＦＯバッファのバッファ長に上限を設けても、それらがすべての出力ポートで同一の値に設定することしかできなければ、出力ポート間で呼の到着が不均一な場合にはスイッチのバッファリソースを効率的に使用することはできない。   In the third prior art described above, even if an upper limit is set for the buffer length of the FIFO buffer for each output port, if they can only be set to the same value at all output ports, If the call arrival is uneven between the ports, the buffer resources of the switch cannot be used efficiently.

さらに、異なる出力ポート間でバッファを共有する部分が存在するように上限を設定する場合には、呼受付制御時に共有される部分において他ポートによる輻輳の影響を受けることは避けられない。このため、他ポートの輻輳による影響を考慮してセル破棄率を計算する必要があるが、この際、全出力ポートの呼種別の呼接続本数を用いるため、計算量が膨大となり、高精度で安全側にセル廃棄率を見積もることは非常に困難である。   Furthermore, when the upper limit is set so that there is a portion that shares a buffer between different output ports, it is inevitable that the portion shared during call admission control is affected by congestion by other ports. For this reason, it is necessary to calculate the cell discard rate in consideration of the influence of congestion at other ports. At this time, since the number of call connections of the call types of all output ports is used, the calculation amount becomes enormous and the accuracy is high. It is very difficult to estimate the cell discard rate on the safe side.

一方、異なる出力ポート間でＦＩＦＯバッファを共有しないように上限を設けると、論理的に出力バッファ型のＡＴＭスイッチと等価になるため、従来の出力バッファに足するセル廃棄率計算手法を用いて高精度で安全側にセル廃棄率を見積もることができる。また、遅延についても上限を抑えることができるため、通信品質の保証という観点からはこのように上限を設定することが好ましいが、収容可能な呼の本数は出力バッファ型ＡＴＭスイッチと同程度に低下してしまうおそれがある。   On the other hand, if an upper limit is set so that the FIFO buffer is not shared between different output ports, it is logically equivalent to an output buffer type ATM switch. Therefore, a high cell loss rate calculation method that is sufficient for a conventional output buffer is used. The cell discard rate can be estimated on the safe side with accuracy. In addition, since the upper limit of delay can be suppressed, it is preferable to set the upper limit in this way from the viewpoint of guaranteeing communication quality. However, the number of calls that can be accommodated is reduced to the same extent as the output buffer type ATM switch. There is a risk of it.

本発明は、上記事情を考慮してなされたもので、ある出力ポートで発生した輻輳が他の出力ポートに影響しないようにして、セル廃棄率やセル遅延時間の保証を容易に行えるようにするとともに、出力バッファ型スイッチより呼損率を小さく抑えることができる共通バッファ型ＡＴＭスイッチを提供することを目的とする。   The present invention has been made in consideration of the above circumstances, and makes it possible to easily guarantee the cell discard rate and the cell delay time by preventing the congestion generated in one output port from affecting other output ports. Another object of the present invention is to provide a common buffer type ATM switch that can suppress a call loss rate smaller than that of an output buffer type switch.

本発明は、共通バッファ型ＡＴＭスイッチであって、各内部論理キューに対応した現在のバッファ内ＡＴＭセル数をカウントするバッファ内ＡＴＭセル数カウント手段と、各内部論理キューに対応したバッファ内のＡＴＭセル数のしきい値を保持するしきい値保持手段と、このしきい値保持手段に保持された前記しきい値を、現在の、または一定期間観測した、または要求される呼設定に関する情報に基づいて動的に設定する動的しきい値設定手段と、前記バッファ内のＡＴＭセル数カウント手段により保持されている前記バッファ内のＡＴＭセル数が、前記しきい値保持手段により保持されている前記しきい値以上である場合には、前記共通バッファへのＡＴＭセルの入力を規制するＡＴＭセル入力規制手段とを具備したことを特徴とする。   The present invention is a common buffer type ATM switch, which is a means for counting the number of ATM cells in a buffer corresponding to each internal logical queue, and an ATM in the buffer corresponding to each internal logical queue. Threshold value holding means for holding a threshold value for the number of cells, and information relating to call settings that have been observed or required for the threshold value held in the threshold value holding means at the present or for a certain period of time. The threshold value holding means holds the dynamic threshold value setting means for dynamically setting based on the number of ATM cells in the buffer held by the ATM cell number count means in the buffer. An ATM cell input restricting means for restricting the input of ATM cells to the common buffer when the threshold is equal to or greater than the threshold value;

本発明によれば、ある出力ポートで発生する輻輳が他の出力ポートに影響を与えることを防ぐことができる。また、セル廃棄率の計算時には呼が発生した出力ポートの状態のみを考慮すれば良いため、計算が非常に簡単になるとともに、セル遅延に関する上限を保証することもできる。さらに、呼接続状態に応じてしきい値を動的に変えることにより、出力バッファ型スイッチより呼損率を小さくでき、また、呼１本当たりの帯域が小さいほど、大群化効果により呼損率が低下する。   According to the present invention, it is possible to prevent congestion occurring at a certain output port from affecting other output ports. In addition, since only the state of the output port where the call has occurred needs to be considered when calculating the cell discard rate, the calculation becomes very simple and an upper limit on the cell delay can be guaranteed. Furthermore, by dynamically changing the threshold value according to the call connection state, the call loss rate can be made smaller than that of the output buffer type switch, and the call loss rate is lowered due to the grouping effect as the bandwidth per call is smaller.

以下、図面を参照しながら本発明の実施形態について説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

まず、第１の実施形態を説明する。第１の実施形態は、大きなセル交換速度を持つＡＴＭスイッチノードにも適したバッファ容量拡張可能なスイッチアーキテクチャである。   First, the first embodiment will be described. The first embodiment is a switch architecture capable of expanding a buffer capacity suitable for an ATM switch node having a large cell exchange rate.

まず、全体構成について説明する。図１は第１の実施形態に係るセルスイッチの第１の構成の実施例である。図１に示すセルスイッチ６１０において、ｋ本の入力ポートから入力バッファ６０１に入力されたセルは、単位スイッチ６０２、６０３を接続して構成されるスイッチ網６２０により交換された後、出力バッファ６０４を経て出力ポートから出力される。   First, the overall configuration will be described. FIG. 1 is an example of the first configuration of the cell switch according to the first embodiment. In the cell switch 610 shown in FIG. 1, cells input from the k input ports to the input buffer 601 are exchanged by the switch network 620 configured by connecting the unit switches 602 and 603, and then the output buffer 604 is changed. Then, it is output from the output port.

入力バッファ６０１の出力からスイッチ網６２０、出力バッファ６０４までの区間においては、各リンクの速度は出力ポートの速度のｎ倍になっている。   In the section from the output of the input buffer 601 to the switch network 620 and the output buffer 604, the speed of each link is n times the speed of the output port.

第１の構成は、ｎがｋより小さくとも、従来の出力バッファ型のバッファ容量拡張が容易なセルスイッチと同等の性能が得られる。ｎの値はスイッチ網６２０の形態によるが、例えば、８入力８出力単位スイッチを使用して１６入力１６出力のセルスイッチを構成する場合は、ｎ＝２でよい。   In the first configuration, even if n is smaller than k, the performance equivalent to that of the conventional cell buffer of an output buffer type in which buffer capacity expansion is easy can be obtained. The value of n depends on the form of the switch network 620. For example, when a cell switch with 16 inputs and 16 outputs is configured using an 8-input 8-output unit switch, n = 2 may be used.

スイッチ網６２０はｍ入力ｍ出力の単位スイッチを互いに接続して構成される。１段目の単位スイッチ（１，ｉ）（ただし１≦ｉ≦ｈ）の出力リンクしそれぞれ図のようにｇ本ずつ並列に２段目の単位スイッチ（２，ｊ）（ただし１≦ｊ≦ｈ）の入力リンクと接続される。ｍ，ｇ，ｈ，ｋの関係は、ｍ≧ｇｈ，ｋ≦ｍｈである。この様な接続を２段デルタ網接続と呼ぶ。図の２段デルタ網のマルチレートノンブロッキング条件は、ｎ≧ｍ／ｇである（よって、ｎ≧ｍ／ｇ≧ｈ≧ｋ／ｍの関係がある）。１段目の単位スイッチと２段目の単位スイッチの間の並列リンクを関連法（“並列リンクのあるスイッチ網の検討”、１９９４年電子情報通信学会秋季大会、Ｂ−４３９）により入力ポートと関連づける。例えば、ある１段目の単位スイッチの入力リンクの３番目および４番目より入力したセルは、その単位スイッチと各２段目の単位スイッチを結ぶｇ本の並列リンクのうちのそれぞれ２番目を通過するように経路を選ぶ、などと関連づける。これにより、１段目の単位スイッチ内では確率的なセルの待ち合わせは生じない。   The switch network 620 is configured by connecting m input and m output unit switches to each other. The output switches of the first stage unit switches (1, i) (where 1 ≦ i ≦ h) are linked and g units in parallel as shown in the figure, and the second stage unit switches (2, j) (where 1 ≦ j ≦ h) h) connected to the input link. The relationship between m, g, h, and k is m ≧ gh and k ≦ mh. Such a connection is called a two-stage delta network connection. The multi-rate non-blocking condition of the two-stage delta network in the figure is n ≧ m / g (thus, there is a relationship of n ≧ m / g ≧ h ≧ k / m). The parallel link between the unit switch of the first stage and the unit switch of the second stage is defined as an input port according to the related method (“Study of a switch network with parallel links”, 1994 Autumn Meeting of the Institute of Electronics, Information and Communication Engineers, B-439). Associate. For example, cells input from the third and fourth input links of a unit switch in the first stage pass through the second of the g parallel links connecting the unit switch and each unit switch in the second stage. Choose a route to do so, etc. Thus, stochastic cell waiting does not occur in the unit switch in the first stage.

以下に入力バッファ６０１について詳細に説明する。   The input buffer 601 will be described in detail below.

図２は本実施例のセルスイッチ６１０の入力バッファ６０１の構成の一例を説明するための図である。入力バッファ６０１はＨＯＬブロッキングの発生を防止するために、スイッチ網の出力ポート別に論理キューを持つ（Ｑ（１）からＱ（ｋ））。また、マルチキャスト用に論理キューを持つ（ＱＭ）。   FIG. 2 is a diagram for explaining an example of the configuration of the input buffer 601 of the cell switch 610 of the present embodiment. The input buffer 601 has a logical queue for each output port of the switch network (Q (1) to Q (k)) in order to prevent occurrence of HOL blocking. It also has a logical queue for multicast (QM).

入力ポートから入力したセルは識別部６０１ａで、マルチキャストかユニキャストか、ユニキャストならどの出力ポート行きかを識別され、それぞれ、ＱＭ，Ｑ（１）〜Ｑ（ｋ）のキューの末尾にキューイングされる。   The cell input from the input port is identified by the identifying unit 601a as to whether it is multicast or unicast, and if it is unicast, which output port is destined, and queued at the end of the queues of QM and Q (1) to Q (k) Is done.

選択部６０１ｂは、各キューのキュー長と出力ポート別フロー制御信号の内容の関係において予め定められた優先順位によりキューの先頭からセルを出力する。フロー制御信号により出力が許可されているキューのみを出力の対象とする。   The selection unit 601b outputs a cell from the head of the queue according to a predetermined priority order in relation to the queue length of each queue and the content of the flow control signal for each output port. Only queues whose output is permitted by the flow control signal are targeted for output.

出力ポート別のフロー制御信号は、マルチキャスト用と各出力ポート別のユニキャスト用がある。入力バッファ内の各キューに対応しており、出力の許可／禁止を指示する。マルチキャスト用のフロー制御信号は全ての出力バッファからのマルチキャスト用フロー制御信号を論理演算したものが入力される。すなわち全てのマルチキャスト用フロー制御信号がセル出力を許可した時に、マルチキャストキューからのセルの出力が許可される。ユニキャスト用のフロー制御信号は、対応した出力ポートに接続されている出力バッファ６０４から入力される。   The flow control signal for each output port is for multicast and for unicast for each output port. Corresponds to each queue in the input buffer, and instructs permission / prohibition of output. As the multicast flow control signal, a logical operation of the multicast flow control signals from all output buffers is input. That is, when all multicast flow control signals permit cell output, cell output from the multicast queue is permitted. The unicast flow control signal is input from the output buffer 604 connected to the corresponding output port.

入力バッファ６０１は、選択部６０１ａからセルをスイッチ網へ転送する部分だけｎ倍速で動作する。すなわち、入力バッファ６０１の選択部６０１ａからスイッチ網６２０へのセルの転送は入力ポートにおける１セルサイクル時間にｎセルを転送することが可能な速度である。しかし入力バッファ内部のセルバッファに必要なスループットは、入力ポートにおける１セルサイクル時間に１セルを書き込み、同時に１セルを読み出すことができればよい。これは、出力バッファ６０４や共通バッファとは異なり、セルスイッチ６１０の入出力ポート数によらないので、バッファ容量の拡張が比較的容易である。   The input buffer 601 operates at the n-times speed only for the part where cells are transferred from the selection unit 601a to the switch network. That is, the transfer of cells from the selection unit 601a of the input buffer 601 to the switch network 620 is a speed at which n cells can be transferred in one cell cycle time at the input port. However, the throughput required for the cell buffer in the input buffer only needs to be able to write one cell and read one cell at the same time in one cell cycle time at the input port. Unlike the output buffer 604 and the common buffer, this does not depend on the number of input / output ports of the cell switch 610, so that it is relatively easy to expand the buffer capacity.

以下に単位スイッチ６０２、６０３について説明する。   The unit switches 602 and 603 will be described below.

図３は第１の構成の１段目と２段目に用いることが可能な単位スイッチの論理的構成の一例を説明する図である。   FIG. 3 is a diagram illustrating an example of a logical configuration of unit switches that can be used in the first and second stages of the first configuration.

図は論理的な構成を示し、物理的な構成を表しているわけではない。単位スイッチ６０２（６０３）に入力されたセルは、識別部６０２ａがその出力リンクを判定し、適当な出力リンクに対応したキューＱ（１）からＱ（ｍ）のいずれかにキューイングされる。マルチキャストセルの場合には。識別部６０２ａにおいて複数コピーされ複数のキューにキューイングされる。選択部６０２ｃは、キューに蓄積されているセルを、キューの先頭から順に読みだし出力する。もしフロー制御信号入力（１）〜（ｍ）がセルの出力の抑制を示しているなら、そのキューからセルを出力しない。バッファ状態管理部６０２ｂは、バッファ状態情報より入力したセルをキューにキューイング可能かどうかを判断し、場合によっては入力セルの廃棄信号を識別部６０２ａに指示する。また、単位スイッチ内部のバッファ状態情報より、例えば、内部のバッファ領域に空きがない場合などにフロー制御信号出力（１）〜（ｍ）を用いて、入力リンク毎にセルの入力を抑制する。   The figure shows a logical configuration, not a physical configuration. The cell input to the unit switch 602 (603) is queued in one of the queues Q (1) to Q (m) corresponding to an appropriate output link by the identification unit 602a determining the output link. In the case of multicast cells. The identification unit 602a makes a plurality of copies and queues them in a plurality of queues. The selection unit 602c reads and outputs the cells stored in the queue in order from the head of the queue. If the flow control signal inputs (1) to (m) indicate suppression of cell output, the cell is not output from the queue. The buffer state management unit 602b determines whether the input cell can be queued in the queue based on the buffer state information, and instructs the identification unit 602a to discard the input cell in some cases. Further, based on the buffer status information inside the unit switch, for example, when there is no space in the internal buffer area, the flow control signal outputs (1) to (m) are used to suppress the cell input for each input link.

以下に単位スイッチ間のフロー制御信号について説明する。図１に示す構成では、基本的に出力バッファ６０４からスイッチ網６２０、スイッチ網６２０から入力バッファ６０１、および、２段目の単位スイッチ６０３から１段目の単位スイッチ６０２へのフロー制御信号は不要である。よって、図３に示してあるフロー制御信号入力／出力は基本的には必要ではない。しかし、フロー制御と、単位スイッチ内のバッファ量の関係については次のようなことがいえる。   The flow control signal between unit switches will be described below. The configuration shown in FIG. 1 basically does not require flow control signals from the output buffer 604 to the switch network 620, from the switch network 620 to the input buffer 601, and from the second stage unit switch 603 to the first stage unit switch 602. It is. Therefore, the flow control signal input / output shown in FIG. 3 is basically not necessary. However, the following can be said about the relationship between the flow control and the buffer amount in the unit switch.

入力バッファ６０１へのフロー制御により単位スイッチ内のキュー長の和には入力トラヒックによらない上限値がある。単位スイッチがこの上限値以上、セルバッファを持つことにより単位スイッチ内部のバッファの空き領域が無くなることがないこの上限値を理論上十分なバッファ容量と考える。単位スイッチ内のキュー長の和が上限値に到達する確率が、現実には非常に小さい場合が考えられる。もし、理論上十分なバッファ容量を２段目単位スイッチ６０３に実装しなかったとすると、ある確率でその単位スイッチ内の全てのバッファ容量を使い切ってしまうことになる。この場合には、スイッチ網６２０の２段目単位スイッチ６０３から１段目スイッチ６０２へフロー制御をかける。すなわち図３で説明したフロー制御信号を用いて、図４の様な、単位スイッチ間のフロー制御信号を接続しセルの廃棄を防ぐことができる。   Due to the flow control to the input buffer 601, the sum of queue lengths in the unit switch has an upper limit value that does not depend on input traffic. It is considered that the upper limit value that the unit switch has a cell buffer equal to or greater than the upper limit value and the buffer empty area in the unit switch is not lost is a theoretically sufficient buffer capacity. It is conceivable that the probability that the sum of the queue lengths in the unit switch reaches the upper limit is actually very small. If a theoretically sufficient buffer capacity is not implemented in the second stage unit switch 603, all the buffer capacities in the unit switch are used up with a certain probability. In this case, flow control is applied from the second stage unit switch 603 of the switch network 620 to the first stage switch 602. That is, by using the flow control signal described in FIG. 3, the flow control signal between unit switches as shown in FIG. 4 can be connected to prevent the cell from being discarded.

しかし図４の様な構成においてフロー制御が２段目の単位スイッチ６０３から１段目の単位スイッチ６０２へ作用する場合には、図３の様な論理的構成を持つ単位スイッチでは、１段目の単位スイッチ６０２においてＨＯＬブロッキングが発生しスループットが低下する。したがって、このときのＨＯＬブロッキングによるスループットの低下とセルバッファを実装することによるハードウェア規模およびコスト増加のトレードオフにおいて、単位スイッチへの実装バッファ量を決定する必要がある。   However, when the flow control operates from the second stage unit switch 603 to the first stage unit switch 602 in the configuration as shown in FIG. 4, the unit switch having the logical configuration as shown in FIG. In the unit switch 602, HOL blocking occurs and throughput is reduced. Therefore, it is necessary to determine the amount of buffer mounted on the unit switch in the trade-off between the reduction in throughput due to HOL blocking at this time and the increase in hardware scale and cost due to the mounting of the cell buffer.

もしＨＯＬブロッキングによるスループットの低下が許容できる範囲内である場合には、単位スイッチ間のフロー制御信号は有効に作用し、２段目単位スイッチ６０３内の実装バッファ量を減少させることができる利点がある。   If the throughput drop due to HOL blocking is within an allowable range, the flow control signal between the unit switches works effectively, and there is an advantage that the amount of buffer mounted in the second stage unit switch 603 can be reduced. is there.

同様に、その他のバッファ間、例えば、出力バッファ６０４とスイッチ網６２０の間や、スイッチ網６２０と入力バッファ６０１の間にもフロー制御信号を配線してもかまわない。この場合には、これらのフロー制御信号により各部の実装バッファ量を減らすことが可能であるという利点がある。   Similarly, a flow control signal may be wired between other buffers, for example, between the output buffer 604 and the switch network 620 or between the switch network 620 and the input buffer 601. In this case, there is an advantage that the amount of mounting buffer of each unit can be reduced by these flow control signals.

以下に出力バッファ６０４について説明する。   The output buffer 604 will be described below.

図５は第１の構成のセルスイッチ６１０の出力バッファ６０４の構成の一例を説明するための図である。スイッチ網６２０から転送されてきたセルは、キューに一時的に蓄積される。スイッチ網６２０からのセルの転送は、出力ポートでの１セルサイクル時間に最大ｎセル転送されてくる可能性がある。したがって、このキューは速度変換の役割を果たす。選択部６０４ａは拡張用フロー制御信号により出力が許可されている場合のみ、キューからセルを取り出し出力ポートへセルを出力する。   FIG. 5 is a diagram for explaining an example of the configuration of the output buffer 604 of the cell switch 610 having the first configuration. The cells transferred from the switch network 620 are temporarily stored in the queue. The cell transfer from the switch network 620 may transfer a maximum of n cells in one cell cycle time at the output port. This cue thus serves as a speed converter. The selection unit 604a takes out the cell from the queue and outputs the cell to the output port only when the output is permitted by the expansion flow control signal.

以下に入力バッファ６０１へのフロー制御信号について説明する。   The flow control signal to the input buffer 601 will be described below.

出力バッファ６０４から入力バッファ６０１へ出力する出力ポート別フロー制御信号は、出力ポート毎のユニキャスト用とマルチキャスト用の２種類である。   The output port-specific flow control signals output from the output buffer 604 to the input buffer 601 are of two types, unicast and multicast, for each output port.

フロー制御信号の決定方法は、例えば、次のような二つの方法が考えられる。まずマルチキャストセルとユニキャストセルを合わせて数えたキュー長によって決める方法がある。そのときのキュー長と予め定められたふたつの閾値Ｑthm とＱthu とを比較することにより決定する（Ｑthm ≧Ｑthu とする）。キュー長が閾値Ｑthu 以上になった場合にはその出力ポート行きのユニキャストセルの転送を禁止し、キュー長がさらに大きくなり閾値Ｑthm 以上になった場合にはユニキャストセルとともにマルチキャストセルの転送を禁止する。別の方法としては、マルチキャストセルとユニキャストセルの出力バッファ内蓄積セル数を個別に計数し決める方法がある。マルチキャストセル数とユニキャストセル数が、それぞれ閾値Ｃthm ，Ｃthu を越えたかどうかでそれぞれのセルの転送の許可／禁止を決める。   As a method for determining the flow control signal, for example, the following two methods are conceivable. First, there is a method of deciding by a queue length obtained by counting a multicast cell and a unicast cell together. The queue length at that time is determined by comparing two predetermined threshold values Qthm and Qthu (Qthm ≧ Qthu). When the queue length exceeds the threshold Qthu, unicast cell transfer to the output port is prohibited, and when the queue length becomes larger than the threshold Qthm, the multicast cell transfer together with the unicast cell is prohibited. Ban. As another method, there is a method of separately counting and determining the number of cells stored in the output buffer of the multicast cell and the unicast cell. Whether the transfer of each cell is permitted or prohibited is determined depending on whether the number of multicast cells and the number of unicast cells exceed the thresholds Cthm and Cthu, respectively.

以下にフロー制御について述べる。   The flow control will be described below.

出力バッファ６０４から入力バッファ６０１への出力ポート別フロー制御信号について考える。ここでは簡単化のため流体近似モデルを扱い、また、ユニキャストのセルのみが入力される状態を検討する。   Consider a flow control signal for each output port from the output buffer 604 to the input buffer 601. Here, the fluid approximation model is handled for the sake of simplicity, and the state where only unicast cells are input is considered.

第１の構成の出力バッファ６０４における出力ポート別フロー制御信号の出力判断は、出力バッファ６０４に閾値Ｑthを設けることにより行なう。この閾値Ｑth以上に出力バッファ６０４のキュー長が大きくなった場合は、その出力ポート行きのセルの出力を禁止するように、各入力バッファ６０１へフロー制御信号を出力する。閾値Ｑthよりもキュー長が小さくなった場合は、その禁止信号を解除する。   The output judgment of the flow control signal for each output port in the output buffer 604 having the first configuration is performed by providing the output buffer 604 with a threshold value Qth. When the queue length of the output buffer 604 becomes larger than the threshold value Qth, a flow control signal is output to each input buffer 601 so as to prohibit the output of the cell destined for the output port. When the queue length becomes smaller than the threshold value Qth, the prohibit signal is canceled.

図６は、第１の構成の単位スイッチ内のある１つの出力ポート行きのキューのキュー長Ｑs と、対応する出力バッファ内のキュー長Ｑo の時間的変化を示したものである。   FIG. 6 shows temporal changes in the queue length Qs of a queue destined for one output port in the unit switch of the first configuration and the queue length Qo in the corresponding output buffer.

まず初期状態として、単位スイッチ内および出力バッファ内にセルが蓄積されていない状態を考える。この状態から、最も単位スイッチ内のキュー長が大きくなるセルの到着の仕方は、全ての入力セルがあるひとつの出力ポートへ向かう場合である。このとき、単位スイッチ内のキュー長Ｑs の増加率は、１セルサイクルあたりｋ−ｎである。単位スイッチ内にセルが蓄積され始めると、１／ｎセルサイクルの時間差（図の（１））をおいて出力バッファ内のキューにセルが蓄積され始める。出力バッファ内キュー長Ｑo の増加率は１セルサイクルあたりｎ−１である（時間ｔ1 ）。   First, as an initial state, a state where no cells are accumulated in the unit switch and the output buffer is considered. From this state, the arrival method of the cell having the longest queue length in the unit switch is when all the input cells are directed to one output port. At this time, the increase rate of the queue length Qs in the unit switch is kn per cell cycle. When cells start to be stored in the unit switch, the cells start to be stored in the queue in the output buffer with a time difference of 1 / n cell cycle ((1) in the figure). The increase rate of the queue length Qo in the output buffer is n-1 per cell cycle (time t1).

出力バッファ内のキュー長Ｑo がＱth以上になった直後のセルサイクルにおいて、フロー制御によりその出力ポート行きのセルの単位スイッチへの入力が抑制される。閾値を越えた直後のセルサイクルから単位スイッチ内キュー長が減少し始めるまでの遅延時間をｄセルサイクルとする（時間（２））。フロー制御により単位スイッチ内のキュー長は減少する（時間ｔ2 ））。単位スイッチ内のキュー長Ｑs の減少率は、１セルサイクルあたりｎである。時間ｔ2 においても出力バッファ内キュー長は１セルサイクルあたりｎ−１の割合で増加し続ける。   In the cell cycle immediately after the queue length Qo in the output buffer becomes equal to or greater than Qth, the input to the unit switch of the cell destined for the output port is suppressed by flow control. The delay time from the cell cycle immediately after exceeding the threshold until the queue length in the unit switch begins to decrease is defined as d cell cycle (time (2)). The queue length in the unit switch is reduced by the flow control (time t2)). The reduction rate of the queue length Qs in the unit switch is n per cell cycle. Even at time t2, the queue length in the output buffer continues to increase at a rate of n-1 per cell cycle.

単位スイッチ内のキュー長がゼロになった後、１／ｎセルサイクル（時間（３）遅れて出力バッファ内キュー長が減少し始める（時間ｔ3 ）。このときの出力バッファ内キュー長Ｑo の減少率は１セルサイクルあたり１である。出力バッファ内キュー長がＱthより小さくなった場合（Ｑth−１以下になった場合）には、フロー制御信号による抑制を解除する。図中、（４）として示される差はＱthとＱth−１の差である。   After the queue length in the unit switch becomes zero, the queue length in the output buffer starts to decrease after a 1 / n cell cycle (time (3) (time t3). At this time, the queue length Qo in the output buffer decreases. The rate is 1 per cell cycle, and when the queue length in the output buffer becomes smaller than Qth (when it becomes Qth-1 or less), suppression by the flow control signal is canceled. The difference shown as is the difference between Qth and Qth-1.

出力バッファにてフロー制御信号の抑制が解除された後、フロー制御信号の遅延時間ｄの経過後（時間（５））、単位スイッチ内のキュー長Ｑs が再び増加し始める。   After the suppression of the flow control signal in the output buffer is canceled, after the delay time d of the flow control signal has elapsed (time (5)), the queue length Qs in the unit switch begins to increase again.

このような制御の結果生じる、単位スイッチ内のある出力ポートに対応したキュー長Ｑs の最大値Ｑsmax、出力バッファ内のキュー長Ｑo の最大値Ｑomaxを次のように求めることができる。

Figure 2005328578
As a result of such control, the maximum value Qsmax of the queue length Qs corresponding to a certain output port in the unit switch and the maximum value Qomax of the queue length Qo in the output buffer can be obtained as follows.
Figure 2005328578

閾値Ｑthの決定方法を次に示す。Ｑthは、フロー制御による単位スイッチへの入力抑制を解除する場合の条件により決定すればよい。もし、キュー長が閾値より短くなり、フロー制御信号を解除する場合、入力バッファにおいてキューイングされているセルが多数存在するにも関わらず、その解除により入力バッファより出力されたセルが出力バッファへ到着する前に、出力バッファのキューが空きになり出力すべきセルが無くなるようであれば、出力ポートのスループットが十分有効に活かされていないことになる。そうならないことを条件とする。

Figure 2005328578
A method for determining the threshold value Qth will be described below. Qth may be determined according to a condition for canceling input suppression to the unit switch by flow control. If the queue length becomes shorter than the threshold value and the flow control signal is canceled, there are many cells queued in the input buffer, but the cells output from the input buffer due to the cancellation are output to the output buffer. If the output buffer queue becomes empty before arrival and there are no more cells to be output, the throughput of the output port is not fully utilized. It is a condition that this is not the case.
Figure 2005328578

（上式において、左辺の第１項の１は、図の（４）で示されるキュー長の差に関係し、第２項のｄは、図の（５）で示される時間、第３項の１／ｎは図の（１）の時間である。左辺全体はＱs がゼロになってから再びゼロでなくなるまでの時間差を示しており、それが１以下であれば出力バッファは常にセルを出力し続けることが可能である。）簡単にすると、次のようになる。

Figure 2005328578
(In the above formula, 1 in the first term on the left side is related to the difference in queue length indicated by (4) in the figure, d in the second term is the time indicated by (5) in the figure, and the third term 1 / n is the time of (1) in the figure.The entire left side shows the time difference from when Qs becomes zero until it becomes nonzero again, and if it is less than 1, the output buffer always sets the cell to It is possible to keep outputting.) In simple, it becomes as follows.
Figure 2005328578

上述のように、最悪到着パターンにおける単位スイッチ内のある出力ポートに対応したキュー長Ｑsmaxを求めることができた。その他のいかなるセルの到着パターンにおいてもフロー制御の抑制を解除する時刻にはＱs がゼロであるため、Ｑs はＱsmaxを越えないことは明らかである。   As described above, the queue length Qsmax corresponding to an output port in the unit switch in the worst arrival pattern can be obtained. In any other cell arrival pattern, it is clear that Qs does not exceed Qsmax because Qs is zero at the time of release of flow control suppression.

また、最悪到着パターンにおける出力バッファのキュー長Ｑomaxを求めることができた。その他のいかなるセルの到着パターンにおいてもＱo はＱomaxを越えることはない。   Further, the queue length Qomax of the output buffer in the worst arrival pattern can be obtained. Qo does not exceed Qomax in any other cell arrival pattern.

次に、ユニキャストコネクションのみをこのセルスイッチに設定した場合の単位スイッチ内のキュー長の和の最大値を求める。キュー長の和を最大にするセルのルーティングパターンは、全ての入力バッファより、あるひとつの出力ポート行きのセルのみが連続して入力され、フロー制御信号によりその出力ポート行きのセルの入力が禁止された直後、別のあるひとつの出力ポート行きのセルのみが連続して入力され、ということを繰り返す場合である。今、時刻ｔ＝０において単位スイッチ内のキュー長と出力バッファ内のキュー長がともにゼロであり、この時点から最悪到着パターンがセルスイッチに加わるとする。時刻ｔにおける最悪到着パータン時の単位スイッチ内の全てのキュー長の和Ｑss（ｔ）を求める。   Next, the maximum value of the sum of the queue lengths in the unit switch when only the unicast connection is set in this cell switch is obtained. The cell routing pattern that maximizes the sum of queue lengths is such that only cells destined for one output port are continuously input from all the input buffers, and input of cells destined for that output port is prohibited by the flow control signal. Immediately after being performed, only another cell destined for one output port is continuously input, and so on. Now, assume that the queue length in the unit switch and the queue length in the output buffer are both zero at time t = 0, and the worst arrival pattern is added to the cell switch from this point. The sum Qss (t) of all queue lengths in the unit switch at the time of the worst arrival pattern at time t is obtained.

ところで、ｍ＝ｋ／ｎの関係があるスイッチ網の場合は、各出力ポートに順に最悪到着パターンを加えると、その単位スイッチのどれかの出力ポート行きの入力抑制が解除される前に全ての出力ポート行きのセル入力が抑制されることがわかる（式５よりｔ1 ＋ｔ2 ＝ｍｔ1 であるから）。すべて入力抑制がかかった状態では、単位スイッチ内部のキュー長の和は減少するから、Ｑssの最大値は、全ての入力抑制がかった時刻である。その時刻はｍｔ1 である。Ｑssは次のようになる。

Figure 2005328578
By the way, in the case of a switch network having a relationship of m = k / n, if the worst arrival pattern is added to each output port in order, all the input switches to any output port of the unit switch are released before canceling the input suppression. It can be seen that cell input to the output port is suppressed (because t 1 + t 2 = mt 1 from Equation 5). When all inputs are suppressed, the sum of the queue lengths inside the unit switch decreases, so the maximum value of Qss is the time when all inputs are suppressed. The time is mt 1 . Qss is as follows.
Figure 2005328578

この最悪のセル到着パターンにおいて、スイッチ内のキュー長の和Ｑssmax はｍＱsmaxよりも小さいことがわかった。よって、ユニキャストコネクションのみの場合には、単位スイッチを共通バッファ型アーキテクチャで構成することにより、少ないバッファ量で十分な性能を得ることが可能である。   In this worst cell arrival pattern, the queue length sum Qssmax in the switch was found to be smaller than mQsmax. Therefore, in the case of only a unicast connection, it is possible to obtain sufficient performance with a small amount of buffer by configuring the unit switch with a common buffer type architecture.

以下に複数のサービスクラスについて述べる。   Several service classes are described below.

複数クラスを扱う場合のスイッチノードの構成を図７に示す。スイッチノードは、複数のセルスイッチにより構成される。図７の場合は、ＣＢＲ用セルスイッチ６１０ｃ、ＶＢＲ用セルスイッチ６１０ｂ、ＵＢＲ用セルスイッチ６１０ａの３枚のセルスイッチを備える。扱うサービスクラスの数を増やしたい場合には、セルスイッチの枚数を増やせば良い。   FIG. 7 shows the configuration of the switch node when handling a plurality of classes. The switch node is composed of a plurality of cell switches. In the case of FIG. 7, three cell switches, a CBR cell switch 610c, a VBR cell switch 610b, and a UBR cell switch 610a are provided. In order to increase the number of service classes to be handled, the number of cell switches may be increased.

ＣＢＲトラヒック、ＶＢＲトラヒックは、遅延に関する品質要求がＵＢＲに比べて比較的厳しいため、セルスイッチに多くのセルバッファは必要ではない。ＣＢＲ用セルスイッチ６１０ｃおよびＶＢＲ用セルスイッチ６１０ｂは、例えば従来知られている共通バッファ型多段スイッチを用いることで十分な性能を得る。   In CBR traffic and VBR traffic, the quality requirements regarding delay are relatively strict compared to UBR, so that many cell buffers are not required in the cell switch. The CBR cell switch 610c and the VBR cell switch 610b obtain sufficient performance by using, for example, a conventionally known common buffer type multistage switch.

ＵＢＲトラヒックは、大容量のセルバッファが必要であり、ＵＢＲ用セルスイッチ６１０ａには、本実施例のセルスイッチを用いる。   The UBR traffic requires a large-capacity cell buffer, and the cell switch of this embodiment is used as the UBR cell switch 610a.

図７において、入力ポートから入力したセルは、クラスフィルタ部６２２によりそのセルの属するクラスを判定される。そして、対応するクラスのセルスイッチのみセルが入力される。クラスフィルタ部６２２は、本実施例のセルスイッチの入力バッファに実装してもかまわない。   In FIG. 7, the class input to a cell input from an input port is determined by the class filter unit 622. A cell is input only to the cell switch of the corresponding class. The class filter unit 622 may be mounted on the input buffer of the cell switch of this embodiment.

セルスイッチにてセルが交換された後、優先多重化部６２１にて各クラスのセルが多重化される。優先多重化部６２１は、ＣＢＲ用セルスイッチ６１０ｃからのセルを最も高い優先度で出力ポートへ出力し、ＶＢＲ用セルスイッチ６１０ｂからのセルが次の優先度で、ＵＢＲ用セルスイッチ６１０ａからのセルが最も低い優先度になる。優先多重化部６２１の内部のバッファ量を少なくするためには、優先多重化部６２１からセルスイッチへフロー制御信号を接続すればよい。ＣＢＲ用セルスイッチ６１０ｃからのセルに関しては、必ず最も優先して出力されるので、優先多重化部６２１からＣＢＲ用セルスイッチ６１０ｃへのフロー制御信号は不要である。優先多重化部６２１から本実施例のセルスイッチ（ＵＢＲ用）６１０ａへのフロー制御信号は、図１および図５の拡張用フロー制御信号である。   After the cells are exchanged by the cell switch, the priority multiplexing unit 621 multiplexes each class of cells. The priority multiplexing unit 621 outputs the cell from the CBR cell switch 610c to the output port with the highest priority, the cell from the VBR cell switch 610b has the next priority, and the cell from the UBR cell switch 610a. Is the lowest priority. In order to reduce the buffer amount in the priority multiplexing unit 621, a flow control signal may be connected from the priority multiplexing unit 621 to the cell switch. Since the cell from the CBR cell switch 610c is always output with the highest priority, the flow control signal from the priority multiplexing unit 621 to the CBR cell switch 610c is unnecessary. The flow control signal from the priority multiplexing unit 621 to the cell switch (for UBR) 610a of the present embodiment is the expansion flow control signal in FIGS.

上記した第１の構成によれば、単位スイッチが１段目と２段目とで同じものを使用できるため、簡単な構造の単位スイッチを使用することができるという利点がある。また、一つの単位スイッチは、一つのクラスのセルのみしか交換しないため一つのクラスあたりの単位スイッチのバッファ量を大きくとることができるという利点がある。   According to the first configuration described above, since the same unit switch can be used in the first stage and the second stage, there is an advantage that a unit switch having a simple structure can be used. Also, since one unit switch exchanges only one class of cells, there is an advantage that the buffer amount of the unit switch per class can be increased.

以下に第２の構成について説明する。   The second configuration will be described below.

まず、全体構成について説明する。   First, the overall configuration will be described.

図８は、第２の構成の一実施例である。ｋ本の入力ポートから入力バッファ６０１に入力されたセルは、単位スイッチ６０２、６０３を接続して構成されるスイッチ網６２０により交換された後、出力ポートから出力される。   FIG. 8 shows an example of the second configuration. Cells input from the k input ports to the input buffer 601 are exchanged by the switch network 620 configured by connecting the unit switches 602 and 603, and then output from the output port.

第１の構成（図１）との違いは、出力バッファがなく、出力ポート別フロー制御信号を２段目の単位スイッチ６０３が出力するようになっていることである。   The difference from the first configuration (FIG. 1) is that there is no output buffer, and the second-stage unit switch 603 outputs a flow control signal for each output port.

入力バッファ６０１の出力から２段目の単位スイッチ６０３までの区間においては、各リンクの速度は出力ポートの速度のｎ倍になっている。   In the section from the output of the input buffer 601 to the unit switch 603 in the second stage, the speed of each link is n times the speed of the output port.

第２の構成では、ｎがｋより小さくとも、従来の出力バッファ型のバッファ容量拡張が容易なセルスイッチと同等の性能が得られる。ｎの値はスイッチ網の形態によるが、例えば、８入力８出力単位スイッチを使用して１６入力１６出力のセルスイッチを構成する場合は、ｎ＝２でよい。   In the second configuration, even if n is smaller than k, the same performance as that of a conventional cell switch of an output buffer type in which buffer capacity expansion is easy can be obtained. Although the value of n depends on the form of the switch network, for example, when an 8-input 8-output unit switch is used to form a cell switch with 16 inputs and 16 outputs, n = 2 may be used.

スイッチ網６２０はｍ入力ｍ出力の単位スイッチを互いに接続して構成される。１段目の単位スイッチ６０２（１，ｉ）（ただし１≦ｉ≦ｈ）の出力リンクはそれぞれ図のようにｇ本ずつ並列に２段目の単位スイッチ６０３（２，ｊ）（ただし１≦ｊ≦ｈ）の入力リンクと接続される。ｍ，ｇ，ｈ，ｋの関係は、ｍ≧ｇｈ，ｋ≦ｍｈである。この様な接続を２段デルタ網接続と呼ぶ。図の２段デルタ網のマルチレートノンブロッキング条件は、ｎ≧ｍ／ｇである（よって、ｎ≧ｍ／ｇ≧ｈ≧ｋ／ｍの関係がある）。１段目の単位スイッチ６０２と２段目の単位スイッチ６０３の間の並列リンクを関連法（“並列リンクのあるスイッチ網の検討”、１９９４年電子情報通信学会秋季大会、Ｂ−４３９）により入力ポートと関連づける。例えば、ある１段目の単位スイッチの入力リンクの３番目および４番目より入力したセルは、その単位スイッチと各２段目の単位スイッチを結ぶｇ本の並列リンクのうちのそれぞれ２番目を通過するように経路を選ぶ、などと関連づける。これにより、１段目の単位スイッチ内では確率的なセルの待ち合わせは生じない。   The switch network 620 is configured by connecting m input and m output unit switches to each other. As shown in the figure, the output switches of the first stage unit switch 602 (1, i) (where 1 ≦ i ≦ h) are arranged in parallel in units of g, as shown in the figure. j ≦ h). The relationship between m, g, h, and k is m ≧ gh and k ≦ mh. Such a connection is called a two-stage delta network connection. The multi-rate non-blocking condition of the two-stage delta network in the figure is n ≧ m / g (thus, there is a relationship of n ≧ m / g ≧ h ≧ k / m). Input the parallel link between the unit switch 602 in the first stage and the unit switch 603 in the second stage according to the related method ("Examination of switch network with parallel links", 1994 Autumn Meeting of the Institute of Electronics, Information and Communication Engineers, B-439) Associate with a port. For example, cells input from the third and fourth input links of a unit switch in the first stage pass through the second of the g parallel links connecting the unit switch and each unit switch in the second stage. Choose a route to do so, etc. Thus, stochastic cell waiting does not occur in the unit switch in the first stage.

以下に入力バッファ６０１について述べる。   The input buffer 601 will be described below.

図２は本実施例のセルスイッチの入力バッファ６０１の構成の一例を説明するための図である。入力バッファ６０１はＨＯＬブロッキングの発生を防止するために、スイッチ網６２０の出力ポート別に論理キューを持つ（Ｑ（１）からＱ（ｋ））。また、マルチキャスト用に論理キューを持つ（ＱＭ）。   FIG. 2 is a diagram for explaining an example of the configuration of the input buffer 601 of the cell switch of this embodiment. The input buffer 601 has a logical queue for each output port of the switch network 620 (Q (1) to Q (k)) in order to prevent occurrence of HOL blocking. It also has a logical queue for multicast (QM).

入力ポートから入力したセルは識別部６０１ａで、マルチキャストかユニキャストか、ユニキャストならどの出力ポート行きかを識別され、それぞれ、ＱＭ，Ｑ（１）〜Ｑ（ｋ）のキューの末尾にキューイングされる。   The cell input from the input port is identified by the identifying unit 601a as to whether it is multicast or unicast, and if it is unicast, which output port is destined, and queued at the end of the queues of QM and Q (1) to Q (k) Is done.

選択部６０１ｂは、各キューのキュー長と出力ポート別フロー制御信号の内容の関係において予め定められた優先順位によりキューの先頭からセルを出力する。フロー制御信号により出力が許可されているキューのみを出力の対象とする。   The selection unit 601b outputs a cell from the head of the queue according to a predetermined priority order in relation to the queue length of each queue and the content of the flow control signal for each output port. Only queues whose output is permitted by the flow control signal are targeted for output.

出力ポート別フロー制御信号は、マルチキャスト用と各出力ポート別のユニキャスト用がある。入力バッファ６０１内の各キューに対応しており、出力の許可／禁止を指示する。マルチキャスト用のフロー制御信号は全ての２段目単位スイッチ６０３からのマルチキャスト用フロー制御信号を論理演算したものが入力される。すなわち全てのマルチキャスト用フロー制御信号がセル出力を許可した時に、マルチキャストキューからのセルの出力が許可される。ユニキャスト用のフロー制御信号は、対応した出力ポートに接続されている２段目単位スイッチ６０３から入力される。   The flow control signal for each output port is classified into multicast and unicast for each output port. It corresponds to each queue in the input buffer 601 and instructs output permission / prohibition. As the multicast flow control signal, a logical operation of the multicast flow control signals from all the second-stage unit switches 603 is input. That is, when all multicast flow control signals permit cell output, cell output from the multicast queue is permitted. The unicast flow control signal is input from the second-stage unit switch 603 connected to the corresponding output port.

入力バッファ６０１は、選択部６０１ａからセルをスイッチ網６２０へ転送する部分だけｎ倍速で動作する。すなわち、入力バッファ６０１の選択部６０１ａからスイッチ網６２０へのセルの転送は入力ポートにおける１セルサイクル時間にｎセルを転送することが可能な速度である。しかし入力バッファ内部のセルバッファに必要なスループットは、入力ポートにおける１セルサイクル時間に１セルを書き込み、同時に１セルを読み出すことができればよい。これは、出力バッファ６０４や共通バッファとは異なり、セルスイッチ６１０の入出力ポート数によらないので、バッファ容量の拡張が比較的容易である。   The input buffer 601 operates at n-times speed only for the part where cells are transferred from the selection unit 601a to the switch network 620. That is, the transfer of cells from the selection unit 601a of the input buffer 601 to the switch network 620 is a speed at which n cells can be transferred in one cell cycle time at the input port. However, the throughput required for the cell buffer in the input buffer only needs to be able to write one cell and read one cell at the same time in one cell cycle time at the input port. Unlike the output buffer 604 and the common buffer, this does not depend on the number of input / output ports of the cell switch 610, so that it is relatively easy to expand the buffer capacity.

以下に単位スイッチについて述べる。   The unit switch is described below.

図３は第２の構成の１段目に用いることが可能な単位スイッチ６０２の論理的構成の一例を説明する図である。   FIG. 3 is a diagram illustrating an example of a logical configuration of the unit switch 602 that can be used in the first stage of the second configuration.

図は論理的な構成を示し、物理的な構成を表しているわけではない。単位スイッチに入力されたセルは、識別部６０２ａがその出力リンクを判定し、適当な出力リンクに対応したキューＱ（１）からＱ（ｍ）のいづれかにキューイングされる。マルチキャストセルの場合には、識別部６０２ａにおいて複数コピーされ複数のキューにキューイングされる。選択部６０２ｃは、キューに蓄積されているセルを、キューの先頭から順に読みだし出力する。もしフロー制御信号入力（１）〜（ｍ）がセルの出力の抑制を示しているなら、そのキューからセルを出力しない。バッファ状態管理部６０２ｂは、バッファ状態情報より入力したセルをキューにキューイング可能かどうかを判断し、場合によっては入力セルの廃棄信号を識別部６０２ａに指示する。また、単位スイッチ内部のバッファ状態情報より、例えば、内部のバッファ領域に空きがない場合などにフロー制御信号出力（１）〜（ｍ）を用いて、入力リンク毎にセルの入力を抑制する。   The figure shows a logical configuration, not a physical configuration. The cells input to the unit switch are queued in one of the queues Q (1) to Q (m) corresponding to the appropriate output link by the identification unit 602a determining the output link. In the case of a multicast cell, a plurality of copies are made in the identification unit 602a and queued in a plurality of queues. The selection unit 602c reads and outputs the cells stored in the queue in order from the head of the queue. If the flow control signal inputs (1) to (m) indicate suppression of cell output, the cell is not output from the queue. The buffer state management unit 602b determines whether the input cell can be queued in the queue based on the buffer state information, and instructs the identification unit 602a to discard the input cell in some cases. Further, based on the buffer status information inside the unit switch, for example, when there is no space in the internal buffer area, the flow control signal outputs (1) to (m) are used to suppress the cell input for each input link.

図９は第２の構成の２段目単位スイッチ６０３の論理的構成の一例を説明するための図である。基本的な構成は図３と同じであるが、単位スイッチからのセルの出力が、出力ポートでの１セルサイクル時間に最大でも、１出力リンクあたり１セルしか出力しない点と、単位スイッチ内のバッファ状態管理部６０３ｂからの入力バッファ６０１への出力ポート別フロー制御信号を出力する点が異なる。   FIG. 9 is a diagram for explaining an example of a logical configuration of the second-stage unit switch 603 having the second configuration. The basic configuration is the same as in FIG. 3, but the cell output from the unit switch outputs only one cell per output link at the maximum in one cell cycle time at the output port. The difference is that a flow control signal for each output port is output from the buffer state management unit 603b to the input buffer 601.

１段目単位スイッチ６０２から転送されてきたセルは、キューに一時的に蓄積される。１段目からのセルの転送は、２段目の単位スイッチ６０３の入力リンクにおいて、出力ポートでの１セルサイクル時間に最大ｋセル転送されてくる可能性がある。したがって、単位スイッチ内のキューは、セル交換時の待ち合わせ用としての役割の他に、速度変換機能としての役割を持つ。   The cells transferred from the first stage unit switch 602 are temporarily stored in the queue. In the cell transfer from the first stage, there is a possibility that a maximum of k cells are transferred in one cell cycle time at the output port in the input link of the unit switch 603 in the second stage. Therefore, the queue in the unit switch has a role as a speed conversion function in addition to a role for waiting at the time of cell exchange.

以下に入力バッファ６０１へのフロー制御信号について述べる。   The flow control signal to the input buffer 601 will be described below.

２段目単位スイッチ６０３から入力バッファ６０１へ出力する出力ポート別フロー制御信号は、出力ポート毎のユニキャスト用とマルチキャスト用の２種類である。フロー制御信号の決定方法は、例えば、次のような二つの方法が考えられる。   There are two types of output port-specific flow control signals output from the second-stage unit switch 603 to the input buffer 601 for unicast and multicast for each output port. As a method for determining the flow control signal, for example, the following two methods are conceivable.

まず出力リンク毎のキュー長によって決める方法がある。キュー長はマルチキャストセルとユニキャストセルを合わせて数えたものを用いる。そのときのキュー長と予め定められたふたつの閾値Ｑthm ，Ｑthu と比較することにより決定する（Ｑthm ≧Ｑthu とする）。キュー長が閾値Ｑthu 以上になった場合にはユニキャストセルの転送のみを禁止し、キュー長がさらに大きくなり閾値Ｑthm 以上になった場合にはユニキャストセルとともにマルチキャストセルの転送を禁止する。単位スイッチから出力するマルチキャストセル用のフロー制御信号は単位スイッチ内部の全ての出力リンクのキュー長がＱthm 以下になった場合に、入力バッファに対してマルチキャストセルの出力を許可する。   First, there is a method of determining by the queue length for each output link. The queue length used is a count of multicast cells and unicast cells. It is determined by comparing the queue length at that time with two predetermined threshold values Qthm and Qthu (Qthm ≧ Qthu). When the queue length becomes equal to or greater than the threshold value Qthu, only unicast cell transfer is prohibited, and when the queue length becomes further larger than the threshold value Qthm, transfer of multicast cells is prohibited together with the unicast cell. The flow control signal for the multicast cell output from the unit switch permits the output of the multicast cell to the input buffer when the queue length of all the output links in the unit switch becomes Qthm or less.

別の方法としては、マルチキャストセルとユニキャストセルの蓄積セル数を個別に計測し決める方法がある。単位スイッチ内の全マルチキャストセル数と出力リンク毎に計数したユニキャストセル数をそれぞれ計数し、それぞれ閾値ＣthmＣthu を越えたかどうかでそれぞれのセルの転送の許可／禁止を決める。   As another method, there is a method in which the number of accumulated cells of multicast cells and unicast cells is individually measured and determined. The total number of multicast cells in the unit switch and the number of unicast cells counted for each output link are counted, and permission / prohibition of transfer of each cell is determined depending on whether or not the threshold value CthmCthu is exceeded.

単位スイッチ内での複数の出力ポートへ出力されるマルチキャストセルであっても、１つの入力セルにつき、１セル分のバッファ領域して占有しないアーキテクチャの単位スイッチが知られている。その場合は単位スイッチ内に実装するバッファ量を削減できる。さらに、マルチキャスト用のフロー制御信号は、第１の構成のように出力ポートにつき１本ずつではなく、単位スイッチ毎に複数の出力ポート分を統合して１本出力されるため、単位スイッチから入力バッファへのフロー制御信号の実装も容易になるという利点がある。   There is known a unit switch having an architecture that does not occupy a buffer area of one cell for each input cell even if it is a multicast cell output to a plurality of output ports in the unit switch. In that case, the buffer amount mounted in the unit switch can be reduced. Further, since the flow control signal for multicast is output not by one for each output port as in the first configuration but by integrating a plurality of output ports for each unit switch, it is input from the unit switch. There is an advantage that the flow control signal can be easily mounted on the buffer.

以下に単位スイッチ間のフロー制御信号について述べる。   The flow control signal between unit switches will be described below.

第２の構成においては、基本的にスイッチ網６２０から入力バッファ６０１、および、２段目の単位スイッチ６０３から１段目の単位スイッチ６０２へはフロー制御信号は不要であるよって、図３，図９に示してあるフロー制御信号入力／出力は基本的には必要ではない。しかし、フロー制御と、単位スイッチ内のバッファ量の関係については次のようなことがいえる。   In the second configuration, there is basically no need for a flow control signal from the switch network 620 to the input buffer 601, and from the second stage unit switch 603 to the first stage unit switch 602. The flow control signal input / output shown in Fig. 9 is basically not necessary. However, the following can be said about the relationship between the flow control and the buffer amount in the unit switch.

入力バッファ６０１へのフロー制御により単位スイッチ内のキュー長の和には入力トラヒックによらない上限値がある。単位スイッチがこの上限値以上セルバッファを持つことにより単位スイッチ内部のバッファの空き領域が無くなることはない。この上限値を理論上十分なバッファ容量と考える。単位スイッチ内のキュー長の和が上限値に到達する確率が、現実には非常に小さい場合が考えられる。もし、理論上十分なバッファ容量を２段目単位スイッチ６０３に実装しなかったとすると、ある確率でその単位スイッチ内の全てのバッファ容量を使い切ってしまうことになる。この場合には、スイッチ網の２段目単位スイッチ６０３から１段目単位スイッチ６０２へフロー制御をかける。すなわち図３で説明したフロー制御信号を用いて、図４の様な、単位スイッチ間のフロー制御信号を接続しセルの廃棄を防ぐことができる。   Due to the flow control to the input buffer 601, the sum of queue lengths in the unit switch has an upper limit value that does not depend on input traffic. Since the unit switch has a cell buffer exceeding the upper limit, there is no possibility that a buffer free area in the unit switch is lost. This upper limit value is considered as a theoretically sufficient buffer capacity. It is conceivable that the probability that the sum of the queue lengths in the unit switch reaches the upper limit is actually very small. If a theoretically sufficient buffer capacity is not implemented in the second stage unit switch 603, all the buffer capacities in the unit switch are used up with a certain probability. In this case, flow control is applied from the second stage unit switch 603 of the switch network to the first stage unit switch 602. That is, by using the flow control signal described in FIG. 3, the flow control signal between unit switches as shown in FIG. 4 can be connected to prevent the cell from being discarded.

しかし図４の様な構成においてフロー制御が２段目の単位スイッチ６０３から１段目の単位スイッチ６０２へ作用する場合には、図９の様な論理的構成を持つ単位スイッチでは、１段目の単位スイッチ６０２においてＨＯＬブロッキングが発生しスループットが低下する。したがって、このときのＨＯＬブロッキングによるスループットの低下とセルバッファを実装することによるハードウェア規模およびコスト増加のトレードオフにおいて、単位スイッチへの実装バッファ量を決定する必要がある。   However, when the flow control is applied from the second stage unit switch 603 to the first stage unit switch 602 in the configuration shown in FIG. 4, the unit switch having the logical configuration shown in FIG. In the unit switch 602, HOL blocking occurs and throughput is reduced. Therefore, it is necessary to determine the amount of buffer mounted on the unit switch in the trade-off between the reduction in throughput due to HOL blocking at this time and the increase in hardware scale and cost due to the mounting of the cell buffer.

もしＨＯＬブロッキングによるスループットの低下が許容できる範囲内である場合には、単位スイッチ間のフロー制御信号は有効に作用し、２段目単位スイッチ６０３内の実装バッファ量を減少させることができる利点がある。   If the throughput drop due to HOL blocking is within an allowable range, the flow control signal between the unit switches works effectively, and there is an advantage that the amount of buffer mounted in the second stage unit switch 603 can be reduced. is there.

同様に、その他のバッファ間、すなわちスイッチ網６２０と入力バッファ６０１の間にもフロー制御信号を配線してもかまわない。この場合には、これらのフロー制御信号により実装バッファ量を減らすことが可能であるという利点がある。   Similarly, a flow control signal may be wired between other buffers, that is, between the switch network 620 and the input buffer 601. In this case, there is an advantage that the amount of mounting buffer can be reduced by these flow control signals.

以下に複数のサービスクラスについて述べる。   Several service classes are described below.

複数クラスを扱う場合のスイッチノードの構成を図７に示す。スイッチノードは、複数のセルスイッチにより構成される。図７の場合は、ＣＢＲ用セルスイッチ６１０ｃ、ＶＢＲ用セルスイッチ６１０ｂ、ＵＢＲ用セルスイッチ６１０ａの３枚のセルスイッチを備える。扱うサービスクラスの数を増やしたい場合には、セルスイッチの枚数を増やせば良い。   FIG. 7 shows the configuration of the switch node when handling a plurality of classes. The switch node is composed of a plurality of cell switches. In the case of FIG. 7, three cell switches, a CBR cell switch 610c, a VBR cell switch 610b, and a UBR cell switch 610a are provided. In order to increase the number of service classes to be handled, the number of cell switches may be increased.

ＣＢＲトラヒック、ＶＢＲトラヒックは、遅延に関する品質要求がＵＢＲに比べて比較的厳しいため、セルスイッチに多くのセルバッファは必要ではない。ＣＢＲ用セルスイッチ６１０ｃおよびＶＢＲ用セルスイッチ６１０ｂは、例えば従来知られている共通バッファ型多段スイッチを用いることで十分な性能を得る。   In CBR traffic and VBR traffic, the quality requirements regarding delay are relatively strict compared to UBR, so that many cell buffers are not required in the cell switch. The CBR cell switch 610c and the VBR cell switch 610b obtain sufficient performance by using, for example, a conventionally known common buffer type multistage switch.

ＵＢＲトラヒックは、大容量のセルバッファが必要であり、ＵＢＲ用セルスイッチ６１０ａには本実施例のセルスイッチを用いる。   The UBR traffic requires a large-capacity cell buffer, and the cell switch of this embodiment is used as the UBR cell switch 610a.

図７において、入力ポートから入力バッファ６０１入力したセルは、クラスフィルタ部６２２によりそのセルの属するクラスを判定される。そして、対応するクラスのセルスイッチのみセルが入力される。クラスフィルタ部６２２は、本実施例のセルスイッチの入力バッファ６０１に実装してもかまわない。   In FIG. 7, the class input to the input buffer 601 from the input port is determined by the class filter unit 622 to which class the cell belongs. A cell is input only to the cell switch of the corresponding class. The class filter unit 622 may be mounted in the input buffer 601 of the cell switch of this embodiment.

セルスイッチ６１０にてセルが交換された後、優先多重化部６２１にて各クラスのセルが多重化される。優先多重化部６２１は、ＣＢＲ用セルスイッチ６１０ｃからのセルを最も高い優先度で出力ポートへ出力し、ＶＢＲ用セルスイッチ６１０ｂからのセルが次の優先度で、ＵＢＲ用セルスイッチ６１０ａからのセルが最も低い優先度になる。優先多重化部６２１の内部のバッファ量を少なくするためには、優先多重化部６２１からセルスイッチ６１０へフロー制御信号を接続すればよい。ＣＢＲ用セルスイッチ６１０ｃからのセルに関しては、必ず最も優先して出力されるので、優先多重化部６２１からＣＢＲ用セルスイッチ６１０ｃへのフロー制御信号は不要である。優先多重化部６２１から本実施例のセルスイッチ（ＵＢＲ用）６１０ａへのフロー制御信号は、図８および図９の拡張用フロー制御信号である。   After the cells are exchanged by the cell switch 610, the cells of each class are multiplexed by the priority multiplexing unit 621. The priority multiplexing unit 621 outputs the cell from the CBR cell switch 610c to the output port with the highest priority, the cell from the VBR cell switch 610b has the next priority, and the cell from the UBR cell switch 610a. Is the lowest priority. In order to reduce the buffer amount in the priority multiplexing unit 621, a flow control signal may be connected from the priority multiplexing unit 621 to the cell switch 610. Since the cell from the CBR cell switch 610c is always output with the highest priority, the flow control signal from the priority multiplexing unit 621 to the CBR cell switch 610c is unnecessary. The flow control signal from the priority multiplexing unit 621 to the cell switch (for UBR) 610a of the present embodiment is the expansion flow control signal of FIGS.

上記した第２の構成によれば、出力バッファが不要であるため、セルスイッチの全体の大きさが小さいという利点がある。さらに、単位スイッチ内部のバッファ量に直接閾値を設定できるため、単位スイッチ内部に必要なバッファ容量が第１の構成と比較して小さいという利点がある。   According to the second configuration described above, since an output buffer is not required, there is an advantage that the overall size of the cell switch is small. Furthermore, since the threshold value can be set directly for the buffer amount inside the unit switch, there is an advantage that the buffer capacity required inside the unit switch is small compared to the first configuration.

以下に第３の構成について述べる。   The third configuration will be described below.

まず全体構成について述べる。   First, the overall configuration will be described.

図１０は第３の構成の一実施例である。ｋ本の入力ポートから入力バッファ６０１に入力されたセルは、単位スイッチ６０２、６０３を接続して構成されるスイッチ網６２０により交換された後、出力バッファ６０４を経て出力ポートから出力される。   FIG. 10 shows an example of the third configuration. The cells input to the input buffer 601 from the k input ports are exchanged by the switch network 620 configured by connecting the unit switches 602 and 603, and then output from the output port via the output buffer 604.

入力バッファ６０１の出力からスイッチ網６２０、出力バッファ６０４までの区間においては、各リンクの速度は出力ポートの速度のｎ倍になっている。   In the section from the output of the input buffer 601 to the switch network 620 and the output buffer 604, the speed of each link is n times the speed of the output port.

本実施例は、ｎがｋより小さくとも、従来の出力バッファ型のバッファ容量拡張が容易なセルスイッチと同等の性能が得られる。ｎの値はスイッチ網６２０の形態によるが、例えば、８入力８出力の単位スイッチを使用して１６入力１６出力のセルスイッチを構成する場合は、ｎ＝２でよい。   In the present embodiment, even if n is smaller than k, the performance equivalent to that of the conventional cell buffer of an output buffer type in which buffer capacity expansion is easy can be obtained. The value of n depends on the form of the switch network 620. For example, when a cell switch with 16 inputs and 16 outputs is configured by using unit switches with 8 inputs and 8 outputs, n = 2 may be used.

スイッチ網６２０はｍ入力ｍ出力の単位スイッチを互いに接続して構成される。１段目の単位スイッチ６０２（１，ｉ）（ただし１≦ｉ≦ｈ）の出力リンクはそれぞれ図のようにｇ本ずつ並列に２段目の単位スイッチ６０３（２，ｊ）（ただし１≦ｊ≦ｈ）の入力リンクと接続される。ｍ，ｇ，ｈ，ｋの関係は、ｍ≧ｇｈ，ｋ≦ｍｈである。この様な接続を２段デルタ網接続と呼ぶ。図の２段デルタ網のマルチレートノンブロッキング条件は、ｎ≧ｍ／ｇである（よって、ｎ≧ｍ／ｇ≧ｈ≧ｋ／ｍの関係がある）。１段目の単位スイッチ６０２と２段目の単位スイッチ６０３の間の並列リンクを関連法（“並列リンクのあるスイッチ網の検討”、１９９４年電子情報通信学会秋季大会、Ｂ−４３９）により入力ポートと関連づける。例えば、ある１段目の単位スイッチの入力リンクの３番目および４番目より入力したセルは、その単位スイッチと各２段目の単位スイッチを結ぶｇ本の並列リンクのうちのそれぞれ２番目を通過するように経路を選ぶ、などと関連づける。これにより、１段目の単位スイッチ内では確率的なセルの待ち合わせは生じない。   The switch network 620 is configured by connecting m input and m output unit switches to each other. As shown in the figure, the output switches of the first stage unit switch 602 (1, i) (where 1 ≦ i ≦ h) are arranged in parallel in units of g, as shown in the figure. j ≦ h). The relationship between m, g, h, and k is m ≧ gh and k ≦ mh. Such a connection is called a two-stage delta network connection. The multi-rate non-blocking condition of the two-stage delta network in the figure is n ≧ m / g (thus, there is a relationship of n ≧ m / g ≧ h ≧ k / m). Input the parallel link between the unit switch 602 in the first stage and the unit switch 603 in the second stage according to the related method ("Examination of switch network with parallel links", 1994 Autumn Meeting of the Institute of Electronics, Information and Communication Engineers, B-439) Associate with a port. For example, cells input from the third and fourth input links of a unit switch in the first stage pass through the second of the g parallel links connecting the unit switch and each unit switch in the second stage. Choose a route to do so, etc. Thus, stochastic cell waiting does not occur in the unit switch in the first stage.

以下に入力バッファ６０１について述べる。   The input buffer 601 will be described below.

図１１は入力バッファ６０１の構成の一例を説明するための図である。入力バッファ６０１はＵＢＲトラヒックに対してＨＯＬブロッキングの発生を防止するために、スイッチ網６２０の出力ポート別に論理キューを持つ（ＵＢＲ（１）からＵＢＲ（ｋ））。また、ＣＢＲクラス、ＶＢＲクラス用のキューとＵＢＲのマルチキャスト用のキューを持つ（ＣＢＲ，ＶＢＲ，ＵＢＲＭ）。   FIG. 11 is a diagram for explaining an example of the configuration of the input buffer 601. The input buffer 601 has a logical queue for each output port of the switch network 620 in order to prevent occurrence of HOL blocking for UBR traffic (from UBR (1) to UBR (k)). In addition, there are queues for CBR class and VBR class and multicast queue for UBR (CBR, VBR, UBRM).

入力ポートから入力したセルは識別部６０１ｃで、ＣＢＲ（ユニキャスト／マルチキャスト両方）か、ＶＢＲ（ユニキャスト／マルチキャスト両方）か、ＵＢＲマルチキャストか、ＵＢＲユニキャストのどの出力ポート行きかを識別され、それぞれＣＢＲ，ＶＢＲ，ＵＢＲＭ，ＵＢＲ（１）〜ＵＢＲ（ｋ）のキューの末尾にキューイングされる。   The cell input from the input port is identified by the identifying unit 601c as to which output port of CBR (unicast / multicast), VBR (unicast / multicast), UBR multicast, or UBR unicast, It is queued at the end of the queues CBR, VBR, UBRM, UBR (1) to UBR (k).

選択部６０１ｃは、各キューのキュー長と出力ポート別フロー制御信号の内容の関係において予め定められた優先順位によりキューの先頭からセルを出力する。フロー制御信号により出力が許可されているキューのみを出力の対象とする。   The selection unit 601c outputs cells from the head of the queue according to a predetermined priority order in relation to the queue length of each queue and the content of the flow control signal for each output port. Only queues whose output is permitted by the flow control signal are targeted for output.

出力ポート別フロー制御信号は、ＵＢＲマルチキャスト用（ＵＢＲＭ用）、各ＵＢＲの出力ポート別のユニキャスト用（ＵＢＲ（１）用〜ＵＢＲ（ｋ）用）がある。入力バッファ６０１内のキューに対応して、出力の許可／禁止を指示する。ＵＢＲマルチキャスト用のフロー制御信号は全ての出力バッファからのＵＢＲマルチキャスト用フロー制御信号を論理演算したものが入力される。すなわち全てのＵＢＲマルチキャスト用フロー制御信号がセル出力を許可した時に、ＵＢＲマルチキャスト用キューからのセルの出力が許可される。ＵＢＲユニキャスト用のフロー制御信号は、対応した出力ポートに接続されている出力バッファ６０４から入力される。   The flow control signals for each output port include UBR multicast (for UBRM) and unicast for each UBR output port (for UBR (1) to UBR (k)). Corresponding to the queue in the input buffer 601, the permission / prohibition of output is instructed. As the flow control signal for UBR multicast, a logical operation of the flow control signals for UBR multicast from all output buffers is input. That is, when all the UBR multicast flow control signals permit cell output, cell output from the UBR multicast queue is permitted. The UBR unicast flow control signal is input from an output buffer 604 connected to the corresponding output port.

入力バッファ６０１は、選択部６０１ｄからセルをスイッチ網６２０へ転送する部分だけｎ倍速で動作する。すなわち、入力バッファ６０１の選択部６０１ｃからセルをスイッチ網６２０へのセルの転送は入力ポートにおける１セルサイクル時間にｎセルを転送することが可能な速度である。しかし入力バッファ内部のセルバッファに必要なスループットは、入力ポートにおける１セルサイクル時間に１セルを書き込み、同時に１セルを読み出すことができればよい。これは、出力バッファ６０４や共通バッファとは異なり、セルスイッチ６１０の入出力ポート数によらないので、バッファ容量の拡張が比較的容易である。   The input buffer 601 operates at n-times speed only for the part where cells are transferred from the selection unit 601d to the switch network 620. That is, the cell transfer from the selection unit 601c of the input buffer 601 to the switch network 620 is a speed at which n cells can be transferred in one cell cycle time at the input port. However, the throughput required for the cell buffer in the input buffer only needs to be able to write one cell and read one cell at the same time in one cell cycle time at the input port. Unlike the output buffer 604 and the common buffer, this does not depend on the number of input / output ports of the cell switch 610, so that it is relatively easy to expand the buffer capacity.

以下に単位スイッチについて述べる。   The unit switch is described below.

図１２は第３の構成の１段目に用いることが可能な単位スイッチの論理的構成の一例を説明する図である。   FIG. 12 is a diagram illustrating an example of a logical configuration of a unit switch that can be used in the first stage of the third configuration.

図は論理的な構成を示し、物理的な構成を表しているわけではない。単位スイッチ６０２に入力されたセルは、識別部６０２ａによりそのクラスおよび出力リンクを判定され適当なクラス、出力リンクに対応したキューにキューイングされる。マルチキャストセルの場合には、識別部６０２ａにおいて複数のキューにコピーされキューイングされる。選択部６０２ｃは、キューに蓄積されているセルを、ＣＢＲキュー、ＶＢＲキュー、ＵＢＲキューの順の優先度で、各キューの先頭から順に読みだし出力する。もしＵＢＲフロー制御信号入力（１）〜（ｍ）がセルの出力の抑制を示しているならその出力リンクのＵＢＲキューからセルを出力しない。バッファ状態管理部６０２ｂはバッファ状態情報より入力したセルをキューにキューイング可能かどうかを判断し、場合によっては入力セルの廃棄信号を識別部６０２ａに指示する。   The figure shows a logical configuration, not a physical configuration. The class and output link of the cell input to the unit switch 602 is determined by the identification unit 602a, and is queued in a queue corresponding to an appropriate class and output link. In the case of a multicast cell, the identification unit 602a copies and queues to a plurality of queues. The selection unit 602c reads and outputs the cells accumulated in the queue in order from the top of each queue in the order of the CBR queue, VBR queue, and UBR queue. If the UBR flow control signal input (1) to (m) indicates suppression of cell output, the cell is not output from the UBR queue of the output link. The buffer state management unit 602b determines whether the input cell can be queued in the queue based on the buffer state information, and in some cases, instructs the identification unit 602a to discard the input cell.

図１３は本実施例のセルスイッチの第３の構成の２段目の単位スイッチの論理的構成の一例を説明するための図である。基本的な構成は図１２と同じであるが、出力リンクから入力するフロー制御信号がＣＢＲ，ＶＢＲ用であることと、入力リンクに対してＵＢＲ用フロー制御信号を出力する点が異なる。選択部６０３ａは、キューに蓄積されているセルを、ＣＢＲキュー、ＶＢＲキュー、ＵＢＲキューの順の優先度で、各キューの先頭から順に読みだし出力する。もしＣＢＲ，ＶＢＲ用フロー制御信号入力（１）〜（ｍ）がセルの出力の抑制を示しているなら、その出力リンクのＣＢＲキューとＶＢＲキューからセルを出力しない。バッファ状態管理部６０３ｂは、バッファ状態情報よりＵＢＲ用フロー制御信号出力（１）〜（ｍ）を出力し、入力リンク毎にセルの入力を抑制する。   FIG. 13 is a diagram for explaining an example of the logical configuration of the second stage unit switch of the third configuration of the cell switch of the present embodiment. The basic configuration is the same as in FIG. 12, except that the flow control signal input from the output link is for CBR and VBR, and that the UBR flow control signal is output to the input link. The selection unit 603a reads and outputs the cells stored in the queue in order from the top of each queue in the order of the CBR queue, VBR queue, and UBR queue. If the CBR and VBR flow control signal inputs (1) to (m) indicate suppression of cell output, the cell is not output from the CBR queue and VBR queue of the output link. The buffer state management unit 603b outputs UBR flow control signal outputs (1) to (m) from the buffer state information, and suppresses cell input for each input link.

次に単位スイッチ間のフロー制御信号について述べる。   Next, a flow control signal between unit switches will be described.

第３の構成は、基本的には出力バッファからスイッチ網、スイッチ網から入力バッファ、および、２段目の単位スイッチから１段目の単位スイッチへのＵＢＲ用フロー制御信号は不要である。よって、図１２に示してあるＵＢＲ用フロー制御信号入力と、図１３に示してあるＵＢＲ用フロー制御信号出力は基本的には必要ではない。しかし、ＵＢＲ用のフロー制御と、単位スイッチ内のバッファ量の関係について次のようなことがいえる。   The third configuration basically does not require UBR flow control signals from the output buffer to the switch network, from the switch network to the input buffer, and from the second stage unit switch to the first stage unit switch. Therefore, the UBR flow control signal input shown in FIG. 12 and the UBR flow control signal output shown in FIG. 13 are basically unnecessary. However, the following can be said about the relationship between the flow control for UBR and the buffer amount in the unit switch.

入力バッファへのフロー制御により単位スイッチ内のキュー長の和には入力トラヒックによらない上限値がある。単位スイッチがこの上限値以上セルバッファを持つことにより単位スイッチ内部のバッファの空き領域が無くなることはない。この上限値を理論上十分なバッファ容量と考える。単位スイッチ内のキュー長の和が上限値に到達する確率が、現実には非常に小さい場合が考えられる。もし、理論上十分なバッファ容量を２段目単位スイッチに実装しなかったとすると、ある確率でその単位スイッチ内の全てのバッファ容量を使い切ってしまうことになる。この場合には、スイッチ網の２段目単位スイッチから１段目スイッチへフロー制御をかける。すなわち図１２で説明したフロー制御信号を用いて、図４の様な、単位スイッチ間のフロー制御信号を接続しセルの廃棄を防ぐことができる。   Due to the flow control to the input buffer, the sum of queue lengths in the unit switch has an upper limit value that does not depend on the input traffic. Since the unit switch has a cell buffer exceeding the upper limit, there is no possibility that a buffer free area in the unit switch is lost. This upper limit value is considered as a theoretically sufficient buffer capacity. It is conceivable that the probability that the sum of the queue lengths in the unit switch reaches the upper limit is actually very small. If a theoretically sufficient buffer capacity is not implemented in the second stage unit switch, all the buffer capacities in the unit switch are used up with a certain probability. In this case, flow control is applied from the second stage unit switch of the switch network to the first stage switch. That is, using the flow control signal described in FIG. 12, a flow control signal between unit switches as shown in FIG. 4 can be connected to prevent cell discard.

しかし図４の様な構成においてフロー制御が２段目の単位スイッチ６０３から１段目の単位スイッチ６０２へ作用する場合には、図１３の様な論理的構成を持つ単位スイッチでは、１段目の単位スイッチ６０２においてＨＯＬブロッキングが発生しスループットが低下する。したがって、このときのＨＯＬブロッキングによるスループットの低下とセルバッファを実装することによるハードウェア規模およびコスト増加のトレードオフにおいて、単位スイッチへの実装バッファ量を決定する必要がある。   However, when the flow control is applied from the second-stage unit switch 603 to the first-stage unit switch 602 in the configuration as shown in FIG. 4, the unit switch having the logical configuration as shown in FIG. In the unit switch 602, HOL blocking occurs and throughput is reduced. Therefore, it is necessary to determine the amount of buffer mounted on the unit switch in the trade-off between the reduction in throughput due to HOL blocking at this time and the increase in hardware scale and cost due to the mounting of the cell buffer.

もしＨＯＬブロッキングによるスループットの低下が許容できる範囲内である場合には、単位スイッチ間のフロー制御信号は有効に作用し、２段目単位スイッチ６０３内の実装バッファ量を減少させることができる利点がある。   If the throughput drop due to HOL blocking is within an allowable range, the flow control signal between the unit switches works effectively, and there is an advantage that the amount of buffer mounted in the second stage unit switch 603 can be reduced. is there.

同様に、その他のバッファ間、例えば、出力バッファとスイッチ網の間や、１段目単位スイッチと入力バッファの間もＵＢＲ用フロー制御信号を配線してもかまわない。この場合には、これらのフロー制御信号により実装バッファ量を減らすことが可能であるという利点がある。   Similarly, the UBR flow control signal may be wired between other buffers, for example, between the output buffer and the switch network, or between the first-stage unit switch and the input buffer. In this case, there is an advantage that the amount of mounting buffer can be reduced by these flow control signals.

以下に出力バッファについて述べる。   The output buffer is described below.

図１４は第３の構成のセルスイッチの出力バッファの構成の一例を説明するための図である。スイッチ網６２０から転送されてきたセルは、識別部６０４ｂにより、クラスを判定され、ＣＢＲ，ＶＢＲ，ＵＢＲの中の適当なクラスのキューに一時的に蓄積される。スイッチ網６２０からのセルの転送は、出力ポートでの１セルサイクル時間に最大ｎセル転送されてくる可能性がある。したがって、このキューは速度変換の役割を果たす。選択部６０４ａは、ＣＢＲ，ＶＢＲ，ＵＢＲの各キューから、予め定められた優先度に従ってセルを読み出す。   FIG. 14 is a diagram for explaining an example of the configuration of the output buffer of the cell switch of the third configuration. The cells transferred from the switch network 620 are determined in class by the identification unit 604b, and are temporarily stored in an appropriate class queue in the CBR, VBR, and UBR. The cell transfer from the switch network 620 may transfer a maximum of n cells in one cell cycle time at the output port. This cue thus serves as a speed converter. The selection unit 604a reads cells from the CBR, VBR, and UBR queues according to a predetermined priority.

基本的にはＣＢＲ，ＶＢＲ用のバッファは少なくて良い。バッファからセルが溢れないように、出力バッファ６０４は、スイッチ網６２０へＣＢＲ，ＶＢＲ用フロー制御信号を出力する。ＵＢＲセルに関しては入力バッファ６０１へ出力ポート別フロー制御信号を出力する。   Basically, the number of buffers for CBR and VBR may be small. The output buffer 604 outputs a CBR / VBR flow control signal to the switch network 620 so that cells do not overflow from the buffer. For the UBR cell, an output port-specific flow control signal is output to the input buffer 601.

以下に入力バッファ６０１へのフロー制御信号について述べる。   The flow control signal to the input buffer 601 will be described below.

出力バッファ６０４から入力バッファ６０１へ出力する出力ポート別フロー制御信号は、出力ポート毎のＵＢＲユニキャスト用とＵＢＲマルチキャスト用の２種類である。   The output port-specific flow control signals output from the output buffer 604 to the input buffer 601 are of two types for UBR unicast and UBR multicast for each output port.

ＵＢＲ用フロー制御信号の決定方法は、例えば、次のような二つの方法が考えられる。   As a method of determining the UBR flow control signal, for example, the following two methods are conceivable.

まず、マルチキャストセルとユニキャストセルを合わせて数えたキュー長によって決める方法がある。そのときのキュー長と予め定められたふたつの閾値Ｑthm ，Ｑthu と比較することにより決定する（Ｑthm ≧Ｑthu とする）。キュー長が閾値Ｑthu 以上になった場合にはその出力ポート行きのユニキャストセルの転送を禁止し、キュー長がさらに大きくなり閾値Ｑthm 以上になった場合にはユニキャストセルとともにマルチキャストセルの転送を禁止する。   First, there is a method of deciding by a queue length obtained by counting a multicast cell and a unicast cell together. It is determined by comparing the queue length at that time with two predetermined threshold values Qthm and Qthu (Qthm ≧ Qthu). When the queue length exceeds the threshold Qthu, unicast cell transfer to the output port is prohibited, and when the queue length becomes larger than the threshold Qthm, the multicast cell transfer together with the unicast cell is prohibited. Ban.

別の方法としては、マルチキャストセルとユニキャストセルの出力バッファ内蓄積セル数を個別に計数し決める方法がある。マルチキャストセル数とユニキャストセル数が、それぞれ閾値Ｃthm ，Ｃthu を越えたかどうかでそれぞれのセルの転送の許可／禁止を決める。   As another method, there is a method of separately counting and determining the number of cells stored in the output buffer of the multicast cell and the unicast cell. Whether the transfer of each cell is permitted or prohibited is determined depending on whether the number of multicast cells and the number of unicast cells exceed the thresholds Cthm and Cthu, respectively.

上記した第３の構成によれば、複数のサービスクラスに対応する場合に、第１の構成や第２の構成とは異なり複数のセルスイッチが必要ではない。そのため、スイッチノード全体のハードウェア規模が小さいという利点がある。また、第３の構成のＵＢＲに関する出力ポート別フロー制御は、第１の構成と同じ方式で動作させるため、単位スイッチならびに出力バッファに必要なＵＢＲ用のバッファ容量し、第１の構成で述べたように計算できる。   According to the third configuration described above, when supporting a plurality of service classes, unlike the first configuration and the second configuration, a plurality of cell switches are not necessary. Therefore, there is an advantage that the hardware scale of the entire switch node is small. Further, the flow control by output port related to the UBR in the third configuration is operated in the same manner as in the first configuration, so that the buffer capacity for UBR necessary for the unit switch and the output buffer is set and described in the first configuration. Can be calculated as follows.

以下に第４の構成について述べる。   The fourth configuration will be described below.

まず、全体構成について述べる。   First, the overall configuration will be described.

図１５は第４の構成の一実施例である。ｋ本の入力ポートから入力されたセルは、単位スイッチ６０２、６０３を接続して構成されるスイッチ網６２０により交換された後、出力ポートから出力される。   FIG. 15 shows an example of the fourth configuration. Cells input from k input ports are exchanged by a switch network 620 configured by connecting unit switches 602 and 603, and then output from an output port.

第３の構成（図１０）との違いは、出力バッファがなく、出力ポート別フロー制御信号を２段目の単位スイッチ６０３が出力するようになっていることである。   The difference from the third configuration (FIG. 10) is that there is no output buffer and the unit switch 603 in the second stage outputs a flow control signal for each output port.

入力バッファ６０１の出力から２段目の単位スイッチ６０３までの区間においては、各リンクの速度は出力ポートの速度のｎ倍になっている。   In the section from the output of the input buffer 601 to the unit switch 603 in the second stage, the speed of each link is n times the speed of the output port.

第４の構成は、ｎがｋより小さくとも、従来の出力バッファ型のバッファ容量拡張が容易なセルスイッチと同等の性能が得られる。ｎの値はスイッチ網の形態によるが、例えば、８入力８出力単位スイッチを使用して１６入力１６出力のセルスイッチを構成する場合は、ｎ＝２でよい。   According to the fourth configuration, even if n is smaller than k, the performance equivalent to that of the conventional cell buffer of the output buffer type in which buffer capacity expansion is easy can be obtained. Although the value of n depends on the form of the switch network, for example, when an 8-input 8-output unit switch is used to form a cell switch with 16 inputs and 16 outputs, n = 2 may be used.

スイッチ網６２０はｍ入力ｍ出力の単位スイッチを互いに接続して構成される。１段目の単位スイッチ６０２（１，ｉ）（ただし１≦ｉ≦ｈ）の出力リンクはそれぞれ図のようにｇ本ずつ並列に２段目の単位スイッチ６０３（２，ｊ）（ただし１≦ｊ≦ｈ）の入力リンクと接続される。ｍ，ｇ，ｈ，ｋの関係は、ｍ≧ｇｈ，ｋ≦ｍｈである。この様な接続を２段デルタ網接続と呼ぶ。図の２段デルタ網のマルチレートノンブロッキング条件は、ｎ≧ｍ／ｇである（よって、ｎ≧ｍ／ｇ≧ｈ≧ｋ／ｍの関係がある）。１段目の単位スイッチ６０２と２段目の単位スイッチ６０３の間の並列リンクを関連法（“並列リンクのあるスイッチ網の検討”、１９９４年電子情報通信学会秋季大会、Ｂ−４３９）により入力ポートと関連づける。例えば、ある１段目の単位スイッチの入力リンクの３番目および４番目より入力したセルは、その単位スイッチと各２段目の単位スイッチを結ぶｇ本の並列リンクのうちのそれぞれ２番目を通過するように経路を選ぶ、などと関連づける。これにより、１段目の単位スイッチ内では確率的なセルの待ち合わせは生じない。   The switch network 620 is configured by connecting m input and m output unit switches to each other. As shown in the figure, the output switches of the first stage unit switch 602 (1, i) (where 1 ≦ i ≦ h) are arranged in parallel in units of g, as shown in the figure. j ≦ h). The relationship between m, g, h, and k is m ≧ gh and k ≦ mh. Such a connection is called a two-stage delta network connection. The multi-rate non-blocking condition of the two-stage delta network in the figure is n ≧ m / g (thus, there is a relationship of n ≧ m / g ≧ h ≧ k / m). Input the parallel link between the unit switch 602 in the first stage and the unit switch 603 in the second stage according to the related method ("Examination of switch network with parallel links", 1994 Autumn Meeting of the Institute of Electronics, Information and Communication Engineers, B-439) Associate with a port. For example, cells input from the third and fourth input links of a unit switch in the first stage pass through the second of the g parallel links connecting the unit switch and each unit switch in the second stage. Choose a route to do so, etc. Thus, stochastic cell waiting does not occur in the unit switch in the first stage.

以下に入力バッファ６０１について述べる。   The input buffer 601 will be described below.

図１１は本実施例のセルスイッチの入力バッファの構成の一例を説明するための図である。入力バッファ６０１はＵＢＲトラヒックに対してＨＯＬブロッキングの発生を防止するために、スイッチ網６２０の出力ポート別に論理キューを持つ（ＵＢＲ（１）からＵＢＲ（ｋ））。また、ＣＢＲクラス、ＶＢＲクラス用のキューとＵＢＲのマルチキャスト用のキューを持つ（ＣＢＲ，ＶＢＲ，ＵＢＲＭ）。   FIG. 11 is a diagram for explaining an example of the configuration of the input buffer of the cell switch of this embodiment. The input buffer 601 has a logical queue for each output port of the switch network 620 in order to prevent occurrence of HOL blocking for UBR traffic (from UBR (1) to UBR (k)). In addition, there are queues for CBR class and VBR class and multicast queue for UBR (CBR, VBR, UBRM).

入力ポートから入力したセルは識別部６０１ｃで、ＣＢＲ（ユニキャスト／マルチキャスト両方）か、ＶＢＲ（ユニキャスト／マルチキャスト両方）か、ＵＢＲマルチキャストか、ＵＢＲユニキャストのどの出力ポート行きかを識別され、それぞれＣＢＲ，ＶＢＲ，ＵＢＲＭ，ＵＢＲ（１）〜ＵＢＲ（ｋ）のキューの末尾にキューイングされる。   The cell input from the input port is identified by the identifying unit 601c as to which output port of CBR (unicast / multicast), VBR (unicast / multicast), UBR multicast, or UBR unicast, It is queued at the end of the queues CBR, VBR, UBRM, UBR (1) to UBR (k).

選択部６０１ｄは、各キューのキュー長と出力ポート別フロー制御信号の内容の関係において予め定められた優先順位によりキューの先頭からセルを出力する。フロー制御信号により出力が許可されているキューのみを出力の対象とする。   The selection unit 601d outputs cells from the head of the queue according to a predetermined priority order in relation to the queue length of each queue and the content of the flow control signal for each output port. Only queues whose output is permitted by the flow control signal are targeted for output.

出力ポート別フロー制御信号は、ＵＢＲマルチキャスト用（ＵＢＲＭ用）、各ＵＢＲの出力ポート別のユニキャスト用（ＵＢＲ（１）用〜ＵＢＲ（ｋ）用）がある。入力バッファ内のキューに対応して、出力の許可／禁止を指示する。ＵＢＲマルチキャスト用のフロー制御信号は全ての２段目単位スイッチ６０３からのＵＢＲマルチキャスト用フロー制御信号を論理演算したものが入力される。すなわち全てのＵＢＲマルチキャスト用フロー制御信号がセル出力を許可した時に、ＵＢＲマルチキャスト用キューからのセルの出力が許可される。ＵＢＲユニキャスト用のフロー制御信号は、対応した出力ポートに接続されている２段目単位スイッチ６０３から入力される。   The flow control signals for each output port include UBR multicast (for UBRM) and unicast for each UBR output port (for UBR (1) to UBR (k)). An output permission / prohibition is instructed corresponding to the queue in the input buffer. The flow control signal for UBR multicast is inputted by logically calculating the flow control signal for UBR multicast from all the second stage unit switches 603. That is, when all the UBR multicast flow control signals permit cell output, cell output from the UBR multicast queue is permitted. The flow control signal for UBR unicast is input from the second stage unit switch 603 connected to the corresponding output port.

入力バッファ６０１は、選択部６０１ｃからセルをスイッチ網６２０へ転送する部分だけｎ倍速で動作する。すなわち、入力バッファ６０１の選択部６０１ｃからセルをスイッチ網６２０へのセルの転送は入力ポートにおける１セルサイクル時間にｎセルを転送することが可能な速度である。しかし入力バッファ内部のセルバッファに必要なスループットは、入力ポートにおける１セルサイクル時間に１セルを書き込み、同時に１セルを読み出すことができればよい。これは、出力バッファ６０４や共通バッファとは異なり、セルスイッチ６１０の入出力ポート数によらないので、バッファ容量の拡張が比較的容易である。   The input buffer 601 operates at the n-times speed only for the part where cells are transferred from the selection unit 601c to the switch network 620. That is, the cell transfer from the selection unit 601c of the input buffer 601 to the switch network 620 is a speed at which n cells can be transferred in one cell cycle time at the input port. However, the throughput required for the cell buffer in the input buffer only needs to be able to write one cell and read one cell at the same time in one cell cycle time at the input port. Unlike the output buffer 604 and the common buffer, this does not depend on the number of input / output ports of the cell switch 610, so that it is relatively easy to expand the buffer capacity.

以下に単位スイッチについて述べる。   The unit switch is described below.

図１２は第４の構成の１段目に用いることが可能な単位スイッチの論理的構成の一例を説明する図である。   FIG. 12 is a diagram illustrating an example of a logical configuration of a unit switch that can be used in the first stage of the fourth configuration.

図は論理的な構成を示し、物理的な構成を表しているわけではない。単位スイッチ６０２に入力されたセルは、識別部６０２ａによりそのクラスおよび出力リンクを判定され適当なクラス、出力リンクに対応したキューにキューイングされる。マルチキャストセルの場合には、識別部６０２ａにおいて複数のキューにコピーされキューイングされる。選択部６０２ｃは、キューに蓄積されているセルを、ＣＢＲキュー、ＶＢＲキュー、ＵＢＲキューの順の優先度で、各キューの先頭から順に読みだし出力する。もしフロー制御信号入力（１）〜（ｍ）がセルの出力の抑制を示しているなら、その出力リンクのＵＢＲキューからセルを出力しない。バッファ状態管理部６０２ｂは、バッファ状態情報より入力したセルをキューにキューイング可能かどうかを判断し、場合によっては入力セルの廃棄信号を識別部６０２ａに指示する。   The figure shows a logical configuration, not a physical configuration. The class and output link of the cell input to the unit switch 602 is determined by the identification unit 602a, and is queued in a queue corresponding to an appropriate class and output link. In the case of a multicast cell, the identification unit 602a copies and queues to a plurality of queues. The selection unit 602c reads and outputs the cells accumulated in the queue in order from the top of each queue in the order of the CBR queue, VBR queue, and UBR queue. If the flow control signal inputs (1) to (m) indicate suppression of cell output, the cell is not output from the UBR queue of the output link. The buffer state management unit 602b determines whether the input cell can be queued in the queue based on the buffer state information, and instructs the identification unit 602a to discard the input cell in some cases.

図１６は第４の構成の２段目の単位スイッチ６０３の論理的構成の一例を説明するための図である。基本的な構成は図１２と同じであるが、単位スイッチからのセルの出力が、出力ポートでの１セルサイクル時間に最大でも、１出力リンクあたり１セルしか出力しない点と、単位スイッチ内のバッファ状態管理部から入力バッファへ出力ポート別フロー制御信号を出力する点が異なる。   FIG. 16 is a diagram for explaining an example of the logical configuration of the second-stage unit switch 603 of the fourth configuration. The basic configuration is the same as in FIG. 12, except that the cell output from the unit switch outputs only one cell per output link at the maximum in one cell cycle time at the output port. The difference is that a flow control signal for each output port is output from the buffer state management unit to the input buffer.

１段目単位スイッチ６０２から転送されてきたセルは、キューに一時的に蓄積される１段目からのセルの転送は、２段目の単位スイッチ６０３の入力リンクにおいて、出力ポートでの１セルサイクル時間に最大ｋセル転送されてくる可能性がある。したがって、単位スイッチ内のキューは、セル交換時の待ち合わせ用としての役割の他に、速度変換機能としての役割を持つ。   The cells transferred from the first stage unit switch 602 are temporarily stored in the queue. The cells transferred from the first stage are transferred to one cell at the output port in the input link of the second stage unit switch 603. There is a possibility that a maximum of k cells are transferred during the cycle time. Therefore, the queue in the unit switch has a role as a speed conversion function in addition to a role for waiting at the time of cell exchange.

以下に入力バッファ６０１へのフロー制御信号について説明する。２段目単位スイッチから６０３入力バッファ６０１へ出力する出力ポート別フロー制御信号は、出力ポート毎のＵＢＲユニキャスト用とＵＢＲマルチキャスト用の２種類である。   The flow control signal to the input buffer 601 will be described below. There are two types of output port-specific flow control signals output from the second-stage unit switch to the 603 input buffer 601 for UBR unicast and UBR multicast for each output port.

ＵＢＲ用フロー制御信号の決定方法は、例えば、次のような二つの方法が考えられる。   As a method of determining the UBR flow control signal, for example, the following two methods are conceivable.

まず、出力リンク毎のキュー長によって決める方法がある。キュー長はマルチキャストセルとユニキャストセルを合わせて数えたものを用いる。そのときのキュー長と予め定められたふたつの閾値Ｑthm ，Ｑthu と比較することにより決定する（Ｑthm ≧Ｑthu とする）。キュー長が閾値Ｑthu 以上になった場合にはユニキャストセルの転送のみを禁止し、キュー長がさらに大きくなり閾値Ｑthm 以上になった場合にはユニキャストセルとともにマルチキャストセルの転送を禁止する。単位スイッチから出力するマルチキャストセル用のフロー制御信号は単位スイッチ内部の全ての出力リンクのキュー長がＱthm 以下になった場合に、入力バッファに対してマルチキャストセルの出力を許可する。   First, there is a method of determining by the queue length for each output link. The queue length used is a count of multicast cells and unicast cells. It is determined by comparing the queue length at that time with two predetermined threshold values Qthm and Qthu (Qthm ≧ Qthu). When the queue length becomes equal to or greater than the threshold value Qthu, only unicast cell transfer is prohibited, and when the queue length becomes further larger than the threshold value Qthm, transfer of multicast cells is prohibited together with the unicast cell. The flow control signal for the multicast cell output from the unit switch permits the output of the multicast cell to the input buffer when the queue length of all the output links in the unit switch becomes Qthm or less.

別の方法としては、マルチキャストセルとユニキャストセルの蓄積セル数を個別に計数し決める方法がある。単位スイッチ内の全マルチキャストセル数と出力リンク事に計数したユニキャストセル数をそれぞれ計数し、それぞれ閾値ＣthmＣthu を越えたかどうかでそれぞれのセルの転送の許可／禁止を決める。   As another method, there is a method in which the number of accumulated cells of multicast cells and unicast cells is individually counted and determined. The number of all multicast cells in the unit switch and the number of unicast cells counted for the output link are counted, and permission / prohibition of transfer of each cell is determined depending on whether or not the threshold CthmCthu is exceeded.

単位スイッチ内で複数の出力ポートへ出力されるマルチキャストセルであっても、１つの入力セルにつき、１セル分のバッファ領域しか占有しないアーキテクチャの単位スイッチが知られている。その場合は単位スイッチ内に実装するバッファ量を削減できる。さらに、マルチキャスト用のフロー制御信号は、第１の構成のように出力ポートにつき１本ずつではなく、単位スイッチ毎に複数の出力ポート分を統合して１本出力されるため、単位スイッチから入力バッファへのフロー制御信号の実装も容易になるという利点がある。   There is known a unit switch having an architecture that occupies only a buffer area for one cell per input cell even if it is a multicast cell output to a plurality of output ports in the unit switch. In that case, the buffer amount mounted in the unit switch can be reduced. Further, since the flow control signal for multicast is output not by one for each output port as in the first configuration but by integrating a plurality of output ports for each unit switch, it is input from the unit switch. There is an advantage that the flow control signal can be easily mounted on the buffer.

以下に、単位スイッチ間のフロー制御信号について述べる。   Hereinafter, a flow control signal between unit switches will be described.

第４の構成では、基本的にはスイッチ網６２０から入力バッファ６０１、および、２段目の単位スイッチ６０３から１段目の単位スイッチ６０２へはフロー制御信号は不要である。よって、図１２，図１６に示してあるＵＢＲ用フロー制御信号入力／出力は基本的には必要ない。しかし、ＵＢＲ用のフロー制御と、単位スイッチ内のバッファ量の関係について次のようなことがいえる。   In the fourth configuration, basically, no flow control signal is required from the switch network 620 to the input buffer 601 and from the second stage unit switch 603 to the first stage unit switch 602. Therefore, the UBR flow control signal input / output shown in FIGS. 12 and 16 is basically unnecessary. However, the following can be said about the relationship between the flow control for UBR and the buffer amount in the unit switch.

入力バッファ６０１へのフロー制御により単位スイッチ内のキュー長の和には入力トラヒックによらない上限値がある。単位スイッチがこの上限値以上セルバッファを持つことにより単位スイッチ内部のバッファの空き領域が無くなることはない。この上限値を理論上十分なバッファ容量と考える。単位スイッチ内のキュー長の和が上限値に到達する確率が、現実には非常に小さい場合が考えられる。もし、理論上十分なバッファ容量を２段目単位スイッチ６０３に実装しなかったとすると、ある確率でその単位スイッチ内の全てのバッファ容量を使い切ってしまうことになる。この場合には、スイッチ網６２０の２段目単位スイッチ６０３から１段目スイッチ６０２へフロー制御をかける。すなわち図１２で説明したフロー制御信号を用いて、図４の様な、単位スイッチ間のフロー制御信号を接続しセルの廃棄を防ぐことができる。   Due to the flow control to the input buffer 601, the sum of queue lengths in the unit switch has an upper limit value that does not depend on input traffic. Since the unit switch has a cell buffer exceeding the upper limit, there is no possibility that a buffer free area in the unit switch is lost. This upper limit value is considered as a theoretically sufficient buffer capacity. It is conceivable that the probability that the sum of the queue lengths in the unit switch reaches the upper limit is actually very small. If a theoretically sufficient buffer capacity is not implemented in the second stage unit switch 603, all the buffer capacities in the unit switch are used up with a certain probability. In this case, flow control is applied from the second stage unit switch 603 of the switch network 620 to the first stage switch 602. That is, using the flow control signal described in FIG. 12, a flow control signal between unit switches as shown in FIG. 4 can be connected to prevent cell discard.

しかし図４の様な構成においてフロー制御が２段目の単位スイッチ６０３から１段目の単位スイッチ６０２へ作用する場合には、図１６の様な論理的構成を持つ単位スイッチでは、１段目の単位スイッチ６０２においてＨＯＬブロッキングが発生しスループットが低下する。したがって、このときのＨＯＬブロッキングによるスループットの低下とセルバッファを実装することによるハードウェア規模およびコスト増加のトレードオフにおいて、単位スイッチへの実装バッファ量を決定する必要がある。   However, when the flow control is applied from the second-stage unit switch 603 to the first-stage unit switch 602 in the configuration as shown in FIG. 4, the unit switch having the logical configuration as shown in FIG. In the unit switch 602, HOL blocking occurs and throughput is reduced. Therefore, it is necessary to determine the amount of buffer mounted on the unit switch in the trade-off between the reduction in throughput due to HOL blocking at this time and the increase in hardware scale and cost due to the mounting of the cell buffer.

もしＨＯＬブロッキングによるスループットの低下が許容できる範囲内である場合には、単位スイッチ間のフロー制御信号は有効に作用し、２段目単位スイッチ内６０３の実装バッファ量を減少させることができる利点がある。   If the throughput drop due to HOL blocking is within an allowable range, the flow control signal between the unit switches works effectively, and there is an advantage that the amount of mounting buffer in the second stage unit switch 603 can be reduced. is there.

同様に、その他のバッファ間、すなわち１段目単位スイッチ６０２と入力バッファ６０１の間もＵＢＲ用フロー制御信号を配線してもかまわない。この場合には、これらのフロー制御信号により実装バッファ量を減らすことが可能であるという利点がある。   Similarly, the UBR flow control signal may be wired between other buffers, that is, between the first-stage unit switch 602 and the input buffer 601. In this case, there is an advantage that the amount of mounting buffer can be reduced by these flow control signals.

上記した第４の構成によれば、出力バッファが不要であるためセルスイッチの全体の大きさが小さいという利点がある。さらに、単位スイッチ内部のバッファ量に直接閾値を設定できるため、単位スイッチ内部に必要なバッファ容量が第３の構成と比較して小さいという利点がある。   The fourth configuration described above has the advantage that the overall size of the cell switch is small because no output buffer is required. Furthermore, since the threshold value can be directly set in the buffer amount inside the unit switch, there is an advantage that the buffer capacity required inside the unit switch is small compared to the third configuration.

なお、上記した第１、第２、第３、第４の構成例において、スイッチ網が２段デルタ網の場合は、例えばｍ＝８（８×８の単位スイッチ）、ｎ＝２（２倍速）の場合には、ｋ＝１６（セルスイッチの入出力ポート数が１６×１６）を実現することができ、ｍ＝８，ｎ＝４の場合には、ｋ＝３２を実現することができる。   In the first, second, third, and fourth configuration examples described above, when the switch network is a two-stage delta network, for example, m = 8 (8 × 8 unit switch), n = 2 (double speed) ), K = 16 (the number of input / output ports of the cell switch is 16 × 16) can be realized, and when m = 8 and n = 4, k = 32 can be realized. .

また、スイッチ網は、２段デルタ網ではなく、単一の単位スイッチであってもかまわない。この場合、単位スイッチは、上述の２段目の単位スイッチと同様の構成になる。   Further, the switch network may be a single unit switch instead of the two-stage delta network. In this case, the unit switch has the same configuration as the above-described second-stage unit switch.

本実施例のセルスイッチは、共通バッファ型単位スイッチを使用することにより、比較的少量の単位スイッチ内バッファで、従来の出力バッファ型セルスイッチと同等の性能を得ることが可能となる利点がある。   The cell switch of the present embodiment has an advantage that by using the common buffer type unit switch, it is possible to obtain the same performance as the conventional output buffer type cell switch with a relatively small amount of buffer in the unit switch. .

さらに、第１、第３の構成例において、複数の出力バッファを一つのＬＳＩに集積して実現しても良い。基板上の実装面積が減り、さらにバッファを出力ポート間で共有することができ、実装バッファ量を少なくできるという利点がある。   Furthermore, in the first and third configuration examples, a plurality of output buffers may be integrated into one LSI. There is an advantage that the mounting area on the substrate is reduced, and the buffer can be shared between the output ports, so that the mounting buffer amount can be reduced.

さらに、第３，４の構成例において、セルスイッチで扱うサービスクラスの数を増やしたアーキテクチャを容易に考えることができる。具体的には、例えば大容量のバッファが必要なサービスクラスを増やす場合は、各バッファにおいてＵＢＲ用のキューと並列に論理キューの数を増やし、かつ、バッファ間のフロー制御信号でＵＢＲ用のものがある所に、並列して新たに加わるサービスクラス用のフロー制御信号を配線すれば良い。本発明は、これらの内部でいくつかのサービスクラスを扱っているのかに関わらず有効に作用する。   Furthermore, in the third and fourth configuration examples, an architecture in which the number of service classes handled by the cell switch is increased can be easily considered. Specifically, for example, when increasing the service class that requires a large-capacity buffer, the number of logical queues is increased in parallel with the UBR queue in each buffer, and the UBR flow control signal between the buffers is used. It is only necessary to wire a flow control signal for a service class newly added in parallel. The present invention works effectively regardless of whether some of these service classes are handled.

次に第２の実施形態について説明する。   Next, a second embodiment will be described.

図２０は第２の実施形態の第１の構成を示す図である。   FIG. 20 is a diagram showing a first configuration of the second embodiment.

フロー制御を行なえる機構を有する共通バッファ型ＡＴＭスイッチを複数用いてＡＴＭスイッチの記憶手段の記憶容量を拡張する方法は、特開平４−０３８０３６において開示されているが、これに対して、第２の実施形態の第１の構成は、直進モードを実現する例としてセルのルーティングタグを利用する方法をとり、共通バッファ型ＡＴＭスイッチの記憶手段の記憶容量を拡張する詳細な実施例を示すものである。   A method for expanding the storage capacity of the storage means of the ATM switch by using a plurality of common buffer type ATM switches having a mechanism capable of performing flow control is disclosed in Japanese Patent Laid-Open No. 4-0338036. The first configuration of the embodiment shows a detailed example in which the cell routing tag is used as an example for realizing the straight mode, and the storage capacity of the storage means of the common buffer type ATM switch is expanded. is there.

１００ａは共通バッファ型ＡＴＭスイッチである。１００ｂは前記共通バッファ型ＡＴＭスイッチ１００ａと同一の共通バッファ型ＡＴＭスイッチであって、前記共通バッファ型ＡＴＭスイッチ１００ａの出力ポートと前記共通バッファ型ＡＴＭスイッチ１００ｂの入力ポートとをポート番号に基づいて同一の番号のポートを接続することによって、前記共通バッファ型ＡＴＭスイッチ１００ａと前記共通バッファ型ＡＴＭスイッチ１００ｂは縦続接続される。   Reference numeral 100a denotes a common buffer type ATM switch. Reference numeral 100b denotes a common buffer type ATM switch that is the same as the common buffer type ATM switch 100a. The output port of the common buffer type ATM switch 100a and the input port of the common buffer type ATM switch 100b are the same based on the port number. The common buffer type ATM switch 100a and the common buffer type ATM switch 100b are connected in cascade.

１０，１１，１２，１３は前記共通バッファ型ＡＴＭスイッチ１００ａの入力ポートである。３０，３１，３２，３３は前記共通バッファ型ＡＴＭスイッチ１００ａの出力ポートであると同時に、前記共通バッファ型ＡＴＭスイッチ１００ｂの入力ポートでもある。５０，５１，５２，５３は前記共通バッファ型ＡＴＭスイッチ１００ｂ出力ポートである。   Reference numerals 10, 11, 12, and 13 denote input ports of the common buffer type ATM switch 100a. Reference numerals 30, 31, 32 and 33 are not only output ports of the common buffer type ATM switch 100a but also input ports of the common buffer type ATM switch 100b. Reference numerals 50, 51, 52, and 53 denote output ports of the common buffer type ATM switch 100b.

７０ａ，７０ｂ，７０ｃおよび７１ａ，７１ｂ，７１ｃはスイッチ内部で取り扱われるフォーマットを有するセルを表す。すなわち、７０１ａ，７０１ｂ，７０１ｃおよび７１１ａ，７１１ｂ，７１１ｃは情報部とＡＴＭスイッチ内でスイッチングのために使用されるルーティングタブを除くヘッダ部とを含んだ部分であり、７０２１ａ，７０２１ｂ，７０２１ｃおよび７１２１ａ，７１２１ｂ，７１２１ｃは前記共通バッファ型ＡＴＭスイッチ１００ａ内部で取り扱われるルーティングタグ、７０２２ａ，７０２２ｂ，７００２２ｃおよび７１２２ａ，７１２２ｂ，７１２２ｃは前記共通バッファ型ＡＴＭスイッチ１００ｂ内部で取り扱われるルーティングタグを、それぞれ示す。なお、ルーティングを除くヘッダ部にはＡＴＭセルヘッダが含まれるが、その他に、例えば、優先制御のための情報マルチキヤストのための情報などが含まれるようにしても良い。   70a, 70b, 70c and 71a, 71b, 71c represent cells having a format handled inside the switch. That is, 701a, 701b, 701c and 711a, 711b, 711c are parts including an information part and a header part excluding a routing tab used for switching in the ATM switch, and 7021a, 7021b, 7021c and 7121a, Reference numerals 7121b and 7121c denote routing tags handled inside the common buffer type ATM switch 100a, and reference numerals 7022a, 7022b, 70022c and 7122a, 7122b and 7122c denote routing tags handled inside the common buffer type ATM switch 100b, respectively. The header part excluding the routing includes an ATM cell header, but may include information for information multicasting for priority control, for example.

前記共通バッファ型ＡＴＭスイッチ１００ａおよび１００ｂは、ＡＴＭスイッチを多段接続して運用した場合にセル廃棄率を良好な状態に保つために自スイッチ内の共通バッファにおけるセルの蓄積状態を管理し、これにより自スイッチの前段のスイッチからのセル出力を制御するセル出力制御信号を、セルを出力する方向とは逆向きに出力する。２０，２１，２２，２３は前記共通バッファ型ＡＴＭスイッチ１００ａからの前記セル出力制御信号、４０，４１，４２，４３は前記共通バッファ型ＡＴＭスイッチ１００ｂからの前記セル出力制御信号である。６０，６１，６２，６３は前記共通バッファ型ＡＴＭスイッチ１００ｂよりも後段のスイッチ、あるいは、別のスイッチポートから、送られてくる可能性のある前記セル出力制御信号である。   The common buffer type ATM switches 100a and 100b manage the accumulation state of cells in the common buffer in its own switch in order to keep the cell discard rate in a good state when the ATM switches are operated in a multistage connection. A cell output control signal for controlling the cell output from the switch in the previous stage of the own switch is output in the direction opposite to the cell output direction. Reference numerals 20, 21, 22, and 23 denote the cell output control signals from the common buffer type ATM switch 100a, and reference numerals 40, 41, 42, and 43 denote the cell output control signals from the common buffer type ATM switch 100b. Reference numerals 60, 61, 62, and 63 denote the cell output control signals that may be sent from a switch subsequent to the common buffer type ATM switch 100b or another switch port.

以下、前記共通バッファ型ＡＴＭスイッチ１００ｂを例に前記セル出力制御信号について説明する。仮に前記共通バッファ型ＡＴＭスイッチ１００ｂ内の共通バッファ中の“空き容量”が予め定められた水準よりも少ないとすると、入力ポート３０，３１，３２，３３のそれぞれに対応してセル流を抑制するセル出力制御信号４０，４１，４２，４３を一斉に出力する。この他の方法として、前記セル出力制御信号４０，４１，４２，４３を個別に出力するように制御することも可能である。   Hereinafter, the cell output control signal will be described taking the common buffer type ATM switch 100b as an example. If the “free capacity” in the common buffer in the common buffer type ATM switch 100b is less than a predetermined level, the cell flow is suppressed corresponding to each of the input ports 30, 31, 32, and 33. Cell output control signals 40, 41, 42 and 43 are simultaneously output. As another method, the cell output control signals 40, 41, 42, and 43 can be controlled to be output individually.

また、前記セル出力制御信号は、セルを共通バッファ内に確実に書き込んだ場合に前段のスイッチにセルの送信を許可する信号として、前記共通バッファ型ＡＴＭスイッチ１００ａに対して個別に出力するようにしてもよい。   The cell output control signal is individually output to the common buffer type ATM switch 100a as a signal for permitting the previous switch to transmit the cell when the cell is reliably written in the common buffer. May be.

以上述べてきたセル出力制御信号によりセルの送信を制御する方法は、いわゆるフロー制御と呼ばれている。   The method of controlling cell transmission by the cell output control signal described above is called so-called flow control.

さて、第１の構成による動作を以下に説明する。まず、コネクション設定時にはコネクション設定プロセスが作動して、セルの前記ルーティングタグの各部分に情報が書き込まれる。この結果、図２０では、前記セル７０ａの前記ルーティングタグ７０２１ａおよび７０２２ａの２つの部分には、前記共通バッファ型スイッチ１００ａおよび前記共通バッファ型ＡＴＭスイッチ１００ｂにおける宛先情報としての出力ポート番号として、それぞれ＃０と＃３が書き込まれる。   Now, the operation of the first configuration will be described below. First, at the time of connection setting, a connection setting process is activated, and information is written in each part of the routing tag of the cell. As a result, in FIG. 20, the two portions of the routing tags 7021a and 7022a of the cell 70a have the output port numbers as the destination information in the common buffer type switch 100a and the common buffer type ATM switch 100b, respectively. 0 and # 3 are written.

前記共通バッファ型ＡＴＭスイッチ１００ａに前記セル７０ａが前記入力ポート１０から入力されると、前記セル７０ａ内の前記ルーティングタグ７０２１ａを参照してスイッチングを行なう。この結果、前記セル７０ａは前記入力ポート１０と同一のポート番号＃０を有する前記出力ポート３０へ、前記セル７０ｂとして出力される。前記共通バッファ型ＡＴＭスイッチ１００ｂは前記セル７０ｂを前記入力ポート３０より受けとり、前記セル７０ｂ内の前記ルーティングタグ７０２２ｂを参照してスイッチングを行なう。この結果、前記セル７０ｂはポート番号＃３を有する前記出力ポート５３へ前記セル７０ｃとして出力される。   When the cell 70a is input from the input port 10 to the common buffer ATM switch 100a, switching is performed with reference to the routing tag 7021a in the cell 70a. As a result, the cell 70a is output as the cell 70b to the output port 30 having the same port number # 0 as the input port 10. The common buffer ATM switch 100b receives the cell 70b from the input port 30, and performs switching with reference to the routing tag 7022b in the cell 70b. As a result, the cell 70b is output as the cell 70c to the output port 53 having the port number # 3.

以上、前記セル７０ａ，７０ｂ，７０ｃに着目して、前記共通バッファ型ＡＴＭスイッチ１００ａおよび１００ｂの動作を説明したが、前記セル７１ａ，７１ｂ，７１ｃについても同様な動作により処理されるため、ここでは説明を省略する。   The operation of the common buffer type ATM switches 100a and 100b has been described by focusing on the cells 70a, 70b, and 70c. However, since the cells 71a, 71b, and 71c are also processed in the same manner, Description is omitted.

コネクション設定時にセル内のルーティングタグを上述のようにして設定することによって、前記共通バッファ型のＡＴＭスイッチ１００ａは、任意の入力ポートから入力されたセルが前記任意の入力ポートのポート番号と同一の番号を持つ出力ポートから出力されるように設定することができる。これに加えて、前記共通バッファ型ＡＴＭスイッチ１００ｂが上述のいずれかの方法の前記フロー制御を前記共通バッファ型ＡＴＭスイッチ１００ａに対して行なうことによって、前記共通バッファ型ＡＴＭスイッチ１００ａと前記共通バッファ型ＡＴＭスイッチ１００ｂとは協調して動作することができ、この２つを合わせて１つの共通バッファ型のＡＴＭスイッチと見なすことができる。   By setting the routing tag in the cell at the time of connection setting as described above, the common buffer type ATM switch 100a allows the cell input from an arbitrary input port to have the same port number as the arbitrary input port. It can be set to output from a numbered output port. In addition, the common buffer type ATM switch 100b performs the flow control of any of the above-described methods on the common buffer type ATM switch 100a, so that the common buffer type ATM switch 100a and the common buffer type are switched. The ATM switch 100b can operate in cooperation with each other, and the two can be regarded as one common buffer type ATM switch.

したがって、上記した第１の構成によると、前記フロー制御を実施できる同一の共通バッファ型ＡＴＭスイッチを２つ用意するだけで、共通バッファの容量が２倍の共通バッファ型ＡＴＭスイッチを構成することが容易に可能となる。   Therefore, according to the first configuration described above, it is possible to configure a common buffer type ATM switch whose common buffer capacity is doubled only by preparing two identical common buffer type ATM switches capable of performing the flow control. Easy to do.

図２１に、図１に示した第１の構成における前記共通バッファ型ＡＴＭスイッチ１００ａおよび１００ｂのアーキテクチャを示す。図２１は従来から提案されている共通バッファ型ＡＴＭスイッチで、入出力ポート数が４の場合を表している。１０，１１，１２，１３は入力ポートを示し、３０，３１，３１，３３は出力ポートを示す。２０，２１，２２，２３は当該共通バッファ型ＡＴＭスイッチから発せられるセル出力制御信号で、当該共通バッファ型ＡＴＭスイッチ内の制御部３０３により、セルバッファ３０１の管理状況から生成される第１の制御信号４を基に作られる。４０，４１，４２，４３は、当該ＡＴＭスイッチの後段のＡＴＭスイッチから、もしくは、前記各出力ポートに対応する出力インタフェースから、送られてくるセル出力制御信号である。７は前記セル出力制御信号４０，４１，４２，４３より得られる第２の制御信号である。   FIG. 21 shows the architecture of the common buffer type ATM switches 100a and 100b in the first configuration shown in FIG. FIG. 21 shows a case where the number of input / output ports is four, which is a conventionally proposed common buffer type ATM switch. 10, 11, 12, and 13 indicate input ports, and 30, 31, 31, and 33 indicate output ports. 20, 21, 22, and 23 are cell output control signals issued from the common buffer type ATM switch, and the first control generated from the management status of the cell buffer 301 by the control unit 303 in the common buffer type ATM switch. Created based on signal 4. Reference numerals 40, 41, 42, and 43 denote cell output control signals sent from an ATM switch subsequent to the ATM switch or from an output interface corresponding to each output port. Reference numeral 7 denotes a second control signal obtained from the cell output control signals 40, 41, 42 and 43.

前記制御部３０３は、前記入力制御部３０３０、前記アドレス制御部およびアドレス管理部３０３１、そして、前記出力制御部３０３２の３つの部分からなる。   The control unit 303 includes three parts: the input control unit 3030, the address control unit and address management unit 3031, and the output control unit 3032.

３００は前記入力ポート１０，１１，１２，１３からのセルを前記入力制御部３０３０から切替え制御信号３を用いて時分割多重する多重化回路で、１には前記入力ポートの各々からのセルが多重化されて乗せられる。   A multiplexing circuit 300 performs time division multiplexing of cells from the input ports 10, 11, 12, and 13 using the switching control signal 3 from the input control unit 3030, and 1 includes cells from each of the input ports. Multiplexed and placed.

３０１はセルバッファ（共通バッファ）で、前記１に乗せられたセルを、アドレスおよび制御信号５に書き込みアドレスおよび書き込み制御信号をのせて、これによって記憶し、また、前記アドレスおよび制御信号５として読み出しアドレスおよび読み出し制御信号を乗せることにより、セルを読み出し、６へ乗せる。前記書き込みアドレスおよび書き込み制御信号と前記読み出しアドレスおよび読み出し制御信号とは、前記多重化回路３００より送られるヘッダ部の情報２の中のルーティングタグをもとにして、前記アドレス制御部およびアドレス管理部３０３１で作られる。   Reference numeral 301 denotes a cell buffer (common buffer), which stores the cell placed in the above 1 by putting a write address and a write control signal on the address and control signal 5, and reading them as the address and control signal 5. By putting the address and the read control signal, the cell is read and put on 6. The write address and write control signal and the read address and read control signal are based on the routing tag in the header part information 2 sent from the multiplexing circuit 300, and the address control unit and address management unit Made in 3031.

３０２は分離化回路で、前記６へと乗せられたセルを、前記制御部３０３内の出力制御部３０３２より与えられる分離化回路制御信号８を用いて前記出力ポート３０，３１，３２，３３の中から、前記ルーティングタグを参照して得られた宛先の出力ポートへ順次出力する。   Reference numeral 302 denotes a separation circuit, which uses the separation circuit control signal 8 supplied from the output control unit 3032 in the control unit 303 to connect the cells placed in the 6 to the output ports 30, 31, 32, and 33. From the inside, it sequentially outputs to the destination output port obtained by referring to the routing tag.

この前記ルーティングタグの設定によって、上に述べた第１の構成例の前記共通バッファ型ＡＴＭスイッチ１００ａのように、任意の入力ポートから入力されたセルは必ず前記任意の入力ポートと同一のポート番号を有する出力ポートから出力されるように共通バッファ型ＡＴＭスイッチ１００を動作させることが可能である。   By setting the routing tag, a cell input from an arbitrary input port is always the same port number as the arbitrary input port, as in the common buffer ATM switch 100a of the first configuration example described above. It is possible to operate the common buffer type ATM switch 100 so that it is output from an output port having.

次に第２の実施形態の第２の構成について述べる。   Next, a second configuration of the second embodiment will be described.

図２２は第２の構成を示す図である。第２の構成では第１の構成の図２０での前記共通バッファ型ＡＴＭスイッチ１００ａ，１００ｂに対して、モード設定入力を新たに設けたことに特徴がある。図中の１０１ａおよび１０１ｂは前記モード設定入力を有した同一の共通バッファ型ＡＴＭスイッチである。前記共通バッファ型ＡＴＭスイッチ１０１ａおよび１０１ｂは、前記モード設定入力として、通常のスイッチング動作を行なう通常モードと、第１の構成の図２０中の前記共通バッファ型ＡＴＭスイッチ１００ａのように、任意の入力ポートから入力されたセルは前記任意の入力ポートと同一のポート番号を有する出力ポートから出力するように動作する直進モードとを少なくとも具備する。この共通バッファ型ＡＴＭスイッチのアーキテクチャについては、後ほど詳しく述べる。   FIG. 22 is a diagram showing a second configuration. The second configuration is characterized in that a mode setting input is newly provided for the common buffer type ATM switches 100a and 100b in FIG. 20 of the first configuration. In the figure, reference numerals 101a and 101b denote the same common buffer type ATM switch having the mode setting input. The common buffer type ATM switches 101a and 101b have, as the mode setting input, a normal mode in which a normal switching operation is performed, and an arbitrary input like the common buffer type ATM switch 100a in FIG. A cell input from a port includes at least a straight-ahead mode that operates to output from an output port having the same port number as the arbitrary input port. The architecture of this common buffer type ATM switch will be described in detail later.

８０ａおよび８０ｂはモード設定信号で、前記共通バッファ型ＡＴＭスイッチを少なくとも通常モードと直進モードとに設定することが可能である。前記共通バッファ型ＡＴＭスイッチ１０１ａを前記モード設定信号８０ａを前記直進モードと設定して前段に、そして前記共通バッファ型ＡＴＭスイッチ１０１ｂを前記モード設定信号８０ｂを前記通常モードと設定して後段に設置し、前記共通バッファ型ＡＴＭスイッチ１０１ａの出力ポートと前記共通バッファ型ＡＴＭスイッチ１０１ｂの入力ポートとをそのポート番号に基づいて同一の番号のポートを接続して、前記共通バッファ型ＡＴＭスイッチ１０１ａおよび１０１ｂを縦続に接続する。   Reference numerals 80a and 80b denote mode setting signals, which can set the common buffer type ATM switch to at least the normal mode and the straight-ahead mode. The common buffer type ATM switch 101a is set in the preceding stage by setting the mode setting signal 80a as the straight mode, and the common buffer type ATM switch 101b is set in the subsequent stage by setting the mode setting signal 80b as the normal mode. The common buffer type ATM switch 101a and 101b are connected to the output port of the common buffer type ATM switch 101a and the input port of the common buffer type ATM switch 101b based on the port number. Connect in cascade.

１０，１１，１２，１３は前記共通バッファ型ＡＴＭスイッチ１０１ａの入力ポート、３０，３１，３２，３３は前記共通バッファ型ＡＴＭスイッチ１０１ａの出力ポートであると同時に、前記共通バッファ型ＡＴＭスイッチ１０１ｂの入力ポートでもある。５０，５１，５２，５３は前記共通バッファ型ＡＴＭスイッチ１０１ｂの出力ポートである。   Reference numerals 10, 11, 12, and 13 denote input ports of the common buffer type ATM switch 101a. Reference numerals 30, 31, 32, and 33 denote output ports of the common buffer type ATM switch 101a. It is also an input port. Reference numerals 50, 51, 52 and 53 denote output ports of the common buffer type ATM switch 101b.

２０，２１，２２，２３は前記共通バッファ型ＡＴＭスイッチ１０１ａからのセル出力制御信号、４０，４１，４２，４３は前記共通バッファ型ＡＴＭスイッチ１０１ｂからのセル出力制御信号である。６０，６１，６２，６３は前記共通バッファ型ＡＴＭスイッチ１０１ｂの後段の共通バッファ型ＡＴＭスイッチ、あるいは、別のスイッチボードからのセル出力制御信号である。   Reference numerals 20, 21, 22, and 23 denote cell output control signals from the common buffer type ATM switch 101a, and reference numerals 40, 41, 42, and 43 denote cell output control signals from the common buffer type ATM switch 101b. Reference numerals 60, 61, 62, 63 denote cell output control signals from the common buffer type ATM switch at the subsequent stage of the common buffer type ATM switch 101b or from another switch board.

７２ａ，７２ｂ，７２ｃおよび７３ａ，７３ｂ，７３ｃはスイッチ内部で取り扱われるフォーマットを有するセルを表す。すなわち、７２１ａ，７２１ｂ，７２１ｃおよび７３１ａ，７３１ｂ，７３１ｃはユーザが自由に情報を載せられる情報部を示し、７２２ａ，７２２ｂ，７２２ｃおよび７３２ａ，７３２ｂ，７３２ｃは、スイッチ内部で取り扱われるルーティングタグ、優先制御のための優先クラスの情報、マルチキャストのための情報、およびＡＴＭセルヘッダなどを含むヘッダ部を示す。   72a, 72b, 72c and 73a, 73b, 73c represent cells having a format handled inside the switch. That is, 721a, 721b, 721c and 731a, 731b, 731c indicate information sections on which the user can freely place information, and 722a, 722b, 722c and 732a, 732b, 732c are routing tags handled in the switch, priority control. 1 shows a header portion including priority class information for multicast, information for multicast, and an ATM cell header.

以下、第２の実施形態の第２の構成を図２２を見ながら説明する。   Hereinafter, the second configuration of the second embodiment will be described with reference to FIG.

前記共通バッファ型ＡＴＭスイッチ１０１ａが前記直進モードに設定されるため、前記入力ポート１０より前記共通バッファ型ＡＴＭスイッチ１０１ａに入力される前記セル７２ａは、セルに含まれる全てのデータが保存された状態でそのまま前記共通バッファ型ＡＴＭスイッチ１０１ａを通過する。すなわち、前記入力ポート１０はポート番号が＃０であり、この番号を有する前記出力ポート３０へ、前記セル７２ａは前記セル７２ｂとして出力され、前記セル７２ａの前記ヘッダ部７２２ａ内の宛先情報“＃３”は、前記セル７２ｂの前記ヘッダ部７２２ｂにおいても保存されている。前記セル７２ｂは前記共通バッファ型ＡＴＭスイッチ１０１ｂに入力され、その前記ヘッダ部７２２ｂに保存されている宛先情報が＃３であることから、ポート番号＃３に対応する前記出力ポート５３へと出力されて、前記セル７２ｃとなる。   Since the common buffer type ATM switch 101a is set to the straight mode, the cell 72a input to the common buffer type ATM switch 101a from the input port 10 is a state in which all data included in the cell is stored. Pass through the common buffer type ATM switch 101a. That is, the port number of the input port 10 is # 0, and the cell 72a is output as the cell 72b to the output port 30 having this number, and the destination information “#” in the header portion 722a of the cell 72a. 3 ″ is also stored in the header portion 722b of the cell 72b. The cell 72b is input to the common buffer ATM switch 101b, and since the destination information stored in the header portion 722b is # 3, the cell 72b is output to the output port 53 corresponding to the port number # 3. Thus, the cell 72c is obtained.

前記セル７３ａ，７３ｂ，７３ｃは、前記セル７２ａ，７２ｂ，７２ｃと同様に処理される。前記共通バッファ型ＡＴＭスイッチ１０１ａが前記直進モードに設定されるため、前記入力ポート１２より前記共通バッファ型ＡＴＭスイッチ１０１ａに入力される前記セル７３ａは、セルに含まれる全てのデータが保存された状態でそのまま前記共通バッファ型ＡＴＭスイッチ１０１ａを通過する。すなわち、前記入力ポート１２はポート番号が＃２であり、この番号を有する前記出力ポート３２へ、前記セル７３ａは前記セル７３ｂとして出力され、前記セル７３ａの前記ヘッダ部７３２ａ内の宛先情報“＃１”は、前記セル７３ｂの前記ヘッダ部７３２ｂにおいても保存されている。前記セル７３ｂは前記共通バッファ型ＡＴＭスイッチスイッチ１０１ｂに入力され、その前記ヘッダ部７３２ｂに保存されている宛先情報が＃１であることから、ポート番号＃１に対応する前記出力ポート５１へと出力されて、前記セル７３ｃとなる。   The cells 73a, 73b, 73c are processed in the same manner as the cells 72a, 72b, 72c. Since the common buffer type ATM switch 101a is set to the straight mode, the cell 73a inputted from the input port 12 to the common buffer type ATM switch 101a is in a state in which all data included in the cell is stored. Pass through the common buffer type ATM switch 101a. That is, the port number of the input port 12 is # 2, and the cell 73a is output as the cell 73b to the output port 32 having this number, and the destination information “#” in the header portion 732a of the cell 73a. 1 ″ is also stored in the header portion 732b of the cell 73b. The cell 73b is input to the common buffer type ATM switch switch 101b, and since the destination information stored in the header portion 732b is # 1, the cell 73b is output to the output port 51 corresponding to the port number # 1. Thus, the cell 73c is obtained.

前記共通バッファ型ＡＴＭスイッチ１０１ｂが、第１の構成において述べたいずれかの方法の前記フロー制御を、前記共通バッファ型ＡＴＭスイッチ１０１ａに対して行なうことによって、前記共通バッファ型ＡＴＭスイッチ１０１ｂと前記共通バッファ型ＡＴＭスイッチ１０１ａとは協調して動作することができる。これより、前記共通バッファ型ＡＴＭスイッチ１０１ａと前記共通バッファ型ＡＴＭスイッチ１０１ｂとは１つの共通バッファ型のＡＴＭスイッチと見なすことができ、結果としてバッファ容量が２倍の共通バッファ型ＡＴＭスイッチを容易に得ることができる。   The common buffer type ATM switch 101b performs the flow control of any of the methods described in the first configuration on the common buffer type ATM switch 101a. The buffer type ATM switch 101a can operate in cooperation. Thus, the common buffer type ATM switch 101a and the common buffer type ATM switch 101b can be regarded as one common buffer type ATM switch. As a result, a common buffer type ATM switch having a double buffer capacity can be easily obtained. Can be obtained.

第１の構成の図２０では、前段の共通バッファ型ＡＴＭスイッチ１００ａにおいて、任意の入力ポートから入力されたセルが前記任意の入力ポートと同一のポート番号を有する出力ポートから出力されるように、コネクション設定時にコネクションプロセスによりルーティングタグの設定を行なう必要があった。これに対し、本構成では前記共通バッファ型ＡＴＭスイッチ１０１ａの前記モード設定信号８０ａを前記直進モードに設定するだけで、前段の共通バッファ型ＡＴＭスイッチである前記共通バッファ型ＡＴＭスイッチ１０１ａを、第１の構成における前記共通バッファＡＴＭスイッチ１００ａのように設定できる。   In FIG. 20 of the first configuration, in the common buffer ATM switch 100a in the previous stage, a cell input from an arbitrary input port is output from an output port having the same port number as the arbitrary input port. It was necessary to set the routing tag by the connection process when setting the connection. On the other hand, in this configuration, the common buffer type ATM switch 101a which is the common buffer type ATM switch in the previous stage is changed to the first mode only by setting the mode setting signal 80a of the common buffer type ATM switch 101a to the straight mode. The common buffer ATM switch 100a in the configuration can be set.

したがって、第２の構成によると第１の構成に比べてさらに容易に共通バッファの容量を２倍に拡張することが可能である。   Therefore, according to the second configuration, the capacity of the common buffer can be more easily doubled compared to the first configuration.

なお、第２の構成では、前記モード設定入力はピン入力やディップスイッチなどの形態をとるものと考えられる。   In the second configuration, the mode setting input is considered to take the form of a pin input or a dip switch.

図２３は図２２に示した方法を拡張して、任意のバッファ容量の共通バッファ型ＡＴＭスイッチを得る実施例である。すなわち、図２２の前記通常モードに設定された前記共通バッファ型ＡＴＭスイッチ１０１ｂの前に、同じく第２の構成の図２２の前記直進モードに設定された前記共通バッファ型ＡＴＭスイッチ１０１ａを１つではなく、任意の自然数ｎに対してｎ−１個だけ並べて、隣合うスイッチにおいて前段のスイッチの出力ポートを後段の入力ポートとをそのポート番号に基づいて同一の番号のものを接続するようにして、縦続接続を行なう。その上で、これら全ての前記共通バッファ型ＡＴＭスイッチ１０１ａおよび１０１ｂの隣合う間において前記フロー制御を行なうと、これらｎ個の前記共通バッファ型ＡＴＭスイッチ全体を１つの共通バッファ型ＡＴＭスイッチとみなすことができ、全体のバッファ容量はｎ倍となる。ｎを任意に設定することにより、任意のバッファ容量の共通バッファ型ＡＴＭスイッチを容易に得ることができる。   FIG. 23 shows an embodiment in which a common buffer type ATM switch having an arbitrary buffer capacity is obtained by extending the method shown in FIG. That is, before the common buffer type ATM switch 101b set in the normal mode in FIG. 22, the common buffer type ATM switch 101a set in the straight mode in FIG. Instead, n-1 are arranged for an arbitrary natural number n, and in the adjacent switch, the output port of the previous stage switch is connected to the input port of the rear stage based on the port number. Make a cascade connection. In addition, when the flow control is performed between adjacent all of the common buffer type ATM switches 101a and 101b, the n common buffer type ATM switches are regarded as one common buffer type ATM switch. The total buffer capacity is n times. By setting n arbitrarily, a common buffer type ATM switch having an arbitrary buffer capacity can be easily obtained.

図２４は、図２２における前記共通バッファ型ＡＴＭスイッチ１０１ａおよび１０１ｂのアーキテクチャを示すものである。図２４は入出力ポート数が４の場合を表している。   FIG. 24 shows the architecture of the common buffer type ATM switches 101a and 101b in FIG. FIG. 24 shows the case where the number of input / output ports is four.

１０，１１，１２，１３は入力ポートを示し、３０，３１，３２，３３は出力ポートを示す。２０，２１，２２，２３は当該共通バッファ型ＡＴＭスイッチから発せられるセル出力制御信号で、当該共通バッファ型ＡＴＭスイッチ内の制御部３０３により、セルバッファ３０１の管理状況から生成される第１の制御信号４を基に作られる。４０，４１，４２，４３は、当該ＡＴＭスイッチの後段のＡＴＭスイッチから、もしくは、前記各出力ポートに対応する出力インタフェースから、送られてくるセル出力制御信号である。７は前記セル出力制御信号４０，４１，４２，４３より得られる第２の制御信号である。   10, 11, 12, and 13 indicate input ports, and 30, 31, 32, and 33 indicate output ports. 20, 21, 22, and 23 are cell output control signals issued from the common buffer type ATM switch, and the first control generated from the management status of the cell buffer 301 by the control unit 303 in the common buffer type ATM switch. Created based on signal 4. Reference numerals 40, 41, 42, and 43 denote cell output control signals sent from an ATM switch subsequent to the ATM switch or from an output interface corresponding to each output port. Reference numeral 7 denotes a second control signal obtained from the cell output control signals 40, 41, 42 and 43.

前記制御部３０３は、前記入力制御部３０３０、前記アドレス制御部およびアドレス管理部３０３１、そして、前記出力制御部３０３２の３つの部分からなる。 ３００は前記入力ポート１０，１１，１２，１３からのセルを前記入力制御部３０３０からの切替え制御信号３を用いて時分割多重する多重化回路で、１には前記入力ポートの各々からのセルが多重化されて乗せられる。   The control unit 303 includes three parts: the input control unit 3030, the address control unit and address management unit 3031, and the output control unit 3032. A multiplexing circuit 300 performs time division multiplexing of cells from the input ports 10, 11, 12, and 13 using the switching control signal 3 from the input control unit 3030, and 1 indicates a cell from each of the input ports. Are multiplexed and placed.

３０１はセルバッファ（共通バッファ）で、前記１に乗せられたセルを、アドレスおよび前記信号５に書き込みアドレスおよび書き込み制御信号をのせて、これによって記憶し、また、前記アドレスおよび制御信号５として読み出しアドレスおよび読み出し制御信号を乗せることにより、セルを読み出し、６へ乗せる。前記書き込みアドレスおよび書き込み制御信号と前記読み出しアドレスおよび読み出し制御信号とは、前記アドレス制御部およびアドレス管理部３０３１で作られる。   Reference numeral 301 denotes a cell buffer (common buffer), which stores the cell placed in 1 by writing the address and the write control signal to the address and the signal 5 and reading it as the address and control signal 5. By putting the address and the read control signal, the cell is read and put on 6. The write address and write control signal and the read address and read control signal are generated by the address control unit and address management unit 3031.

３０２は分離化回路で、前記６へと乗せられたセルを、前記制御部３０３内の出力制御部３０３２より与えられる分離化回路制御信号８を用いて前記出力ポート３０，３１，３２，３３の中から、前記ルーティングタグを参照して得られた宛先の出力ポートへ順次出力する。   Reference numeral 302 denotes a separation circuit, which uses the separation circuit control signal 8 supplied from the output control unit 3032 in the control unit 303 to connect the cells placed in the 6 to the output ports 30, 31, 32, and 33. From the inside, it sequentially outputs to the destination output port obtained by referring to the routing tag.

８０は前記モード設定信号で、少なくとも前記通常モードおよび前記直進モードを設定できるようにする。   Reference numeral 80 denotes the mode setting signal which enables at least the normal mode and the straight-ahead mode to be set.

前記モード設定信号８０により前記通常モードに設定された場合には、セルを前記セルバッファ３０１に書き込む時に、ヘッダ部の情報２の中の前記ルーティングタグより解析される宛先情報を前記セルと１対１対応させて前記アドレス制御部およびアドレス管理部３０３１に記憶しておき、前記セルを前記セルバッファ３０１から読み出す時に前記宛先情報を利用することにより、前記セルは所望の出力ポートへ出力される。   When the normal mode is set by the mode setting signal 80, when the cell is written to the cell buffer 301, the destination information analyzed by the routing tag in the information 2 of the header portion is paired with the cell. 1 is stored in the address control unit and address management unit 3031 and the cell is output to a desired output port by using the destination information when reading the cell from the cell buffer 301.

前記モード設定信号８０によれ前記直進モードに設定された場合には、セルを前記セルバッファ３０１に書き込む時に、前記セルがどの入力ポートより入力されたかについてそのポート番号によって記憶しておき、この前記ポート番号を前記セルと１対１対応させて前記アドレス制御部およびアドレス管理部３０３１に記憶しておき、前記セルを前記セルバッファ３０１から読み出す時に前記ポート番号を利用することにより、前記セルは入力ポートとポート番号が同一の出力ポートから出力されるようにすることができる。   When the straight mode is set by the mode setting signal 80, when the cell is written to the cell buffer 301, the input port from which the cell is input is stored according to the port number. The port number is stored in the address control unit and address management unit 3031 in a one-to-one correspondence with the cell, and the cell is input by using the port number when reading the cell from the cell buffer 301. The port and the port number can be output from the same output port.

本構成のように共通バッファ型ＡＴＭスイッチに対しモード設定が行なえるようにして、少なくとも前記通常モードと前記直進モードを具備すると、以下のような利点がある。   If at least the normal mode and the straight-ahead mode are provided so that mode setting can be performed for the common buffer type ATM switch as in this configuration, there are the following advantages.

図２２および図２３のような構成をとった時、前記直進モードに設定された共通バッファ型ＡＴＭスイッチ１０１ａでは、任意の入力ポートから入力されたセルは前記任意の入力ポートと同一ポート番号を有する出力ポートから出力されるが、上に述べたように所望の出力ポートを示す宛先情報を前記通常モードと前記直進モードとで切替えるだけであるため、セル内の、前記通常モード時には宛先情報として使用される前記ヘッダ部の情報２は、書き換えられることなく前記セルバッファ３０１内に記憶される。このため、後段の前記通常モードに設定された共通バッファ型ＡＴＭスイッチ１０１ｂにおいては、前記ヘッダ部の情報２中のルーティングタグをそのまま用いて宛先情報を得ることができ、これを利用してスイッチングすることが可能である。この結果、第１の構成の図２０のようにセルのルーティングタグを消費することなく前記直進モードに設定することができる。   22 and 23, in the common buffer type ATM switch 101a set to the straight mode, a cell input from an arbitrary input port has the same port number as that of the arbitrary input port. Although it is output from the output port, as described above, the destination information indicating the desired output port is simply switched between the normal mode and the straight mode, so that it is used as destination information in the cell in the normal mode. The header part information 2 is stored in the cell buffer 301 without being rewritten. For this reason, in the common buffer ATM switch 101b set to the normal mode in the subsequent stage, destination information can be obtained by using the routing tag in the information 2 of the header part as it is, and switching is performed using this. It is possible. As a result, the straight mode can be set without consuming the cell routing tag as shown in FIG. 20 of the first configuration.

図２５は、本構成の図２４中の前記制御部３０３に属するアドレス制御部およびアドレス管理部３０３１の中のアドレス制御部３０３１１において、宛先情報を取得する部分の構成について３つの実施例を示す。   FIG. 25 shows three examples of the configuration of the portion for acquiring destination information in the address control unit belonging to the control unit 303 in FIG. 24 of this configuration and the address control unit 30311 in the address management unit 3031.

ここでは、図２２において前記直進モードに設定された前記共通バッファ型ＡＴＭスイッチ１０１ａへ前記入力ポート１０より入力されたセル７２ａに注目する。そして、図２４と図２２をも参照の上、前記直進モード時の動作について述べながら、図２２の前記共通バッファ型ＡＴＭスイッチ１０１ａにおける前記アドレス制御部３０３１１の宛先情報を獲得する部分の構成を説明する。   Here, attention is paid to the cell 72a input from the input port 10 to the common buffer type ATM switch 101a set in the straight mode in FIG. Then, referring also to FIGS. 24 and 22, the configuration of the portion for acquiring the destination information of the address control unit 30311 in the common buffer type ATM switch 101a in FIG. 22 will be described while describing the operation in the straight mode. To do.

はじめに、３つの各構成例に共通な部分について説明する。前記セル７２ａのヘッダ部７２２ａは、ヘッダ部の情報２に乗せられて制御部３０３へと渡される（図２４）。前記制御部３０３では、前記ヘッダ部の情報２から、前記共通バッファ型ＡＴＭスイッチ１０１ａにおいて通常モード時に必要とされるルーティングタグが取り出される。図２５ではこれが２ａであって、前記セル７２ａの場合にはポート番号＃３の出力ポートを示す“１１”が取り出されて、通常モード用宛先情報レジスタ３０３１１ａにセットされる。直進モード時に必要となる、セルが入力された入力ポートのポート番号は９に乗せられる。９に乗せられるデータの形態は２進表示またはビットマップ表示である。   First, parts common to the three configuration examples will be described. The header portion 722a of the cell 72a is carried on the information 2 of the header portion and passed to the control unit 303 (FIG. 24). The control unit 303 extracts the routing tag required in the common buffer type ATM switch 101a in the normal mode from the information 2 in the header part. In FIG. 25, this is 2a, and in the case of the cell 72a, "11" indicating the output port of the port number # 3 is extracted and set in the normal mode destination information register 30311a. The port number of the input port to which the cell is input, which is required in the straight mode, is put on 9. The form of data placed on 9 is binary display or bitmap display.

まず、図２５（ａ）について説明する。図２５（ａ）では、前記９には入力ポートのポート番号を表す２進表示のデータが乗せられる。前記セル７２ａはポート番号＃０の前記入力ポート１０より入力されているので、前記９には“００”が乗せられている。これを直進モード用宛先情報レジスタ３０３１１ｂにセットするセレクタ３０３１１ｃでは、前記モード設定信号８０によって、前記通常モードの時には前記通常モード用宛先情報レジスタ３０３１１ａにセットされたデータが出力される。また、前記直進モードの時には前記直進モード用宛先レジスタ３０１１ｂにセットされたデータが出力される。前記共通バッファ型ＡＴＭスイッチ１０１ａは前記直進モードに設定されているので、前記セル７２ａの場合、前記直進モード用宛先レジスタ３０２１１ｂにセットされたデータ“００”が前記セレクタ３０３１１ｃによって選択される。前記セレクタ３０３１１ｃによって選択されたデータはデコーダ３０３１１ｄに渡されて、そこでビットマップ情報に変換される。前記共通バッファ型ＡＴＭスイッチ１０１ａの場合、入出力ポートの数は４であるので、２ビットデータが４ビットのビットマップ情報に変換される。前記セル７２ａの場合、“００”が前記デコーダ３０３１１ｄに渡され、ビットマップデータ“１０００”に変換され、これが宛先情報として扱われる。   First, FIG. 25A will be described. In FIG. 25 (a), binary display data representing the port number of the input port is placed on the 9 described above. Since the cell 72a is inputted from the input port 10 of port number # 0, "00" is put on the 9. In the selector 30311c that sets this in the straight mode destination information register 30311b, the data set in the normal mode destination information register 30311a is output by the mode setting signal 80 in the normal mode. In the straight-ahead mode, the data set in the straight-ahead mode destination register 3011b is output. Since the common buffer ATM switch 101a is set to the straight mode, the data "00" set in the straight mode destination register 30211b is selected by the selector 30311c in the case of the cell 72a. The data selected by the selector 30311c is transferred to the decoder 30311d where it is converted into bitmap information. In the case of the common buffer type ATM switch 101a, since the number of input / output ports is 4, 2-bit data is converted into 4-bit bitmap information. In the case of the cell 72a, “00” is passed to the decoder 30311d and converted into bitmap data “1000”, which is treated as destination information.

次に、図２５（ｂ）について説明する。（ｂ）は（ａ）とほぼ同じ構成で、セレクタ３０３１１ｃとデコーダ３０３１１ｄの位置が逆になっている点が異なる。（ａ）と同じように、通常モード用宛先情報レジスタおよび直進モード用宛先情報レジスタには２進表示のデータがセットされ、前記セル７２ａに対しては“１１”と“００”がそれぞれ記憶される。デコーダ３０３１１ｄはこれらを受け取り、“０００１”と“１０００”とにそれぞれ変換される。前記モード設定信号８０が直進モードを示すこの場合には、この２つの４ビットのビットマップ情報の中から、直進モード用宛先情報のビットマップ情報である“１０００”が、セレクタ３０３１１ｃでは選択される。   Next, FIG. 25B will be described. (B) has substantially the same configuration as (a), except that the positions of the selector 30311c and the decoder 30311d are reversed. As in (a), binary display data is set in the normal mode destination information register and the straight mode destination information register, and "11" and "00" are stored in the cell 72a, respectively. The The decoder 30311d receives these and converts them into “0001” and “1000”, respectively. In this case where the mode setting signal 80 indicates the straight-ahead mode, the selector 30311c selects “1000”, which is the bitmap information of the straight-ahead mode destination information, from the two 4-bit bitmap information. .

最後に、図２５（ｃ）について説明する。（ａ），（ｂ）との大きな違いは、セルが入力された入力ポートのポート番号をビットマップ情報で前記９から受け取る点である。前記セル７２ａの場合、ポート番号＃０に対応するビットマップ情報“１０００”を前記９より受け取り、直進モード用宛先情報レジスタ３０３１１ｅにセットする。通常モード用のデータの扱いは（ｂ）と同様で、前記２ａより２進表示で与えられ、前記通常モード用宛先情報レジスタ３０３１１ａにセットし、これを前記デコーダ３０３１１ｄにおいてビットマップ情報に展開する。通常モード用、直進モード用ともにビットマップ情報に展開されたところで、前記モード設定信号８０によってどちらかの情報が取り出される。前記共通バッファ型ＡＴＭスイッチ１０１ａは前記直進モードに設定されるので、前記セル７２ａの場合、前記直進モード用宛先情報レジスタ３０３１１ｅにセットされたデータ“１０００”が前記セレクタ３０３１１ｃによって選択される。   Finally, FIG. 25C will be described. The major difference from (a) and (b) is that the port number of the input port to which the cell is input is received from 9 as bitmap information. In the case of the cell 72a, the bitmap information “1000” corresponding to the port number # 0 is received from 9 and is set in the straight-ahead mode destination information register 30311e. The handling of the data for the normal mode is the same as (b), given in binary from 2a, set in the normal mode destination information register 30311a, and developed into bitmap information in the decoder 30311d. When both the normal mode and the straight mode are developed into bitmap information, either information is extracted by the mode setting signal 80. Since the common buffer ATM switch 101a is set to the straight-ahead mode, in the case of the cell 72a, the data “1000” set in the straight-ahead mode destination information register 30311e is selected by the selector 30311c.

以上、３つの構成例について述べたが、他の構成例であっても構わない。例えば、前記通常モード用宛先情報レジスタ３０３１１ａにセットされるデータはビットマップの情報であっても構わないし、また、前記９からのデータを前記直進モード用宛先情報レジスタ３０３１１ｂまたは３０３１１ｅに保持せずにそのまま処理しても良いし、さらに、最終的に得られる宛先情報はビットマップでなくて２進数で与えられるデータであってもよい。   Although three configuration examples have been described above, other configuration examples may be used. For example, the data set in the normal mode destination information register 30311a may be bitmap information, and the data from 9 is not held in the straight mode destination information register 30311b or 30311e. The destination information that is finally obtained may be data that is given as a binary number instead of a bitmap.

図２６、２７、２８は、直進モード時の、アドレス制御部の宛先情報を獲得する部分の構成として図２５（ｃ）を用いたアドレス制御部およびアドレス管理部におけるアドレス獲得に関する実施例１を示す。   26, 27, and 28 show the first embodiment relating to address acquisition in the address control unit and the address management unit using FIG. 25 (c) as the configuration of the part that acquires the destination information of the address control unit in the straight mode. .

図２５と同様に前記セル７２ａに注目して説明する。   As in FIG. 25, the description will be made by paying attention to the cell 72a.

図２６、２７、２８の（ａ）は、前記セル７２ａが前記セルバッファ３０１に記憶される前の状態を示す。状態（ａ）では、前記セルバッファ３０１はアドレス０〜アドレス１１までセルが記憶されており、アドレス１２〜アドレス１５は“空き”であるものとする。（図では“空き”は“Ｖａｃ”で表されている。）前記セルバッファ３０１では、任意の１つのアドレスに、セル本体と、そのセルが出力される宛先の出力ポートに着目して次に出力されるべきセルの前記セルバッファ内でのアドレス、すなわち、次アドレスとが記憶されている。このように次アドレスを記憶することにより、前記セルバッファ３０１内のセルを、図２７に示すような管理形態で各出力ポート毎にセルを連鎖状にして管理している。これはリンクトリストと呼ばれているものである。例えば、ポート番号＃３の出力ポートを宛先とするセルはアドレス２，３，７，９にそれぞれ記憶されているものであり、この順番で前記セルバッファ３０１に入力および記憶されている。一例として、アドレス３にはＣｅｌｌ３が記憶されていて、次のアドレスはアドレス７であることが管理されている。アドレス９にはＣｅｌｌ９が記憶されているが、ポート番号＃３の出力ポートに対応するリンクトリストの一番最後に管理されているため、次アドレスは“ｎｕｌｌ”である。また、出力順序は、アドレス２に記憶されているＣｅｌｌ２が１番目に出力され以下、アドレス３に記憶されているＣｅｌｌ３、アドレス７に記憶されているＣｅｌｌ７、そしてアドレス９に記憶されているＣｅｌｌ９という順番で出力されていく。他のポート番号の出力ポートを宛先とするセルについても同様である。“空き”のアドレスも管理されていて、図２６、２７、２８ではアドレス１２、アドレス１３、アドレス１４、アドレス１５の順に管理されている。アドレス１５は“空き”アドレスの最後であるので、次アドレスはやはり“ｎｕｌｌ”となっている。   FIGS. 26, 27, and 28 (a) show a state before the cell 72 a is stored in the cell buffer 301. In the state (a), it is assumed that cells are stored in the cell buffer 301 from address 0 to address 11, and address 12 to address 15 are “free”. (In the figure, “empty” is represented by “Vac”.) In the cell buffer 301, focusing on the cell body and the destination output port to which the cell is output at any one address, The address in the cell buffer of the cell to be output, that is, the next address is stored. By storing the next address in this way, the cells in the cell buffer 301 are managed in a chain form for each output port in a management form as shown in FIG. This is what is called a linked list. For example, cells destined for the output port of port number # 3 are stored at addresses 2, 3, 7, and 9, respectively, and are input and stored in the cell buffer 301 in this order. As an example, Cell 3 is stored in address 3, and it is managed that the next address is address 7. Cell 9 is stored in address 9, but since the last address in the linked list corresponding to the output port of port number # 3 is managed, the next address is “null”. The output order is Cell 2 stored at address 2, which is output first, Cell 3 stored at address 3, Cell 7 stored at address 7, and Cell 9 stored at address 9. Output in order. The same applies to cells destined for output ports with other port numbers. “Free” addresses are also managed, and in FIGS. 26, 27, and 28, they are managed in the order of address 12, address 13, address 14, and address 15. Since the address 15 is the last of the “free” addresses, the next address is still “null”.

図２８は、アドレス制御部の宛先情報を獲得する部分の構成として図２５（ｃ）を用いた、アドレス制御部およびアドレス管理部３０３１を示す。図に示すように、前記アドレス制御部およびアドレス管理部３０３１内のアドレス管理部３０３１２ａは、各出力ポート毎および“空き”アドレスの、それぞれのリンクトリストに対応して、最初のセルと最後のセルとのアドレスをテーブルにより管理している。状態（ａ）では、ポート番号＃０の出力ポートを宛先とするセルはアドレス８を獲得したＣｅｌｌ８のみであるので、Ｃｅｌｌ８が最初のセルおよび最後のセルとして登録されている。   FIG. 28 shows an address control unit and address management unit 3031 using FIG. 25C as the configuration of the part for acquiring the destination information of the address control unit. As shown in the figure, the address management unit 30312a in the address control unit and the address management unit 3031 corresponds to each linked list of each output port and “empty” address. The address with the cell is managed by a table. In the state (a), the only cell whose destination is the output port of the port number # 0 is the Cell 8 that has acquired the address 8, so the Cell 8 is registered as the first cell and the last cell.

前記セル７２ａが、前記モード設定信号８０により前記直進モードに設定されている前記共通バッファ型ＡＴＭスイッチ１０１ａに入力されると、状態は（ａ）から（ｂ）へと変化する。この様子について説明する。   When the cell 72a is input to the common buffer ATM switch 101a set to the straight mode by the mode setting signal 80, the state changes from (a) to (b). This will be described.

前記セル７２ａはポート番号＃０の入力ポートより入力され、また、上に述べたように前記モード設定信号８０が前記直進モードに設定されているため、前記セレクタ３０３１１ｃは宛先情報としてビットマップ“１０００”を選択し、前記アドレス管理部３０３１２ａに与える。前記アドレス管理部３０３１２ａはテーブルの＃０；“１０００”の欄を参照し、ポート番号＃０の出力ポートに対応するリンクトリストから最後のセルに対応するアドレス８を獲得する。また、前記アドレス管理部３０３１２ａはテーブルの“Ｖａｃ”の欄を参照し、“空き”アドレスのリンクトリストから最初の“空き”アドレスであるアドレス１２を獲得して、ポート番号＃０の出力ポートに対応するリンクトリストに加える。この結果、前記アドレス管理部３０３１２ａのテーブルは状態（ａ）から状態（ｂ）へ変化する。すなわち、＃０；“１０００”の欄は最後のセルとしてアドレス１２を指し、“Ｖａｃ”の欄は最初の“空き”アドレスとしてアドレス１３を指すように書き換えられる。   Since the cell 72a is input from the input port of the port number # 0 and the mode setting signal 80 is set to the straight mode as described above, the selector 30311c uses the bitmap “1000 as destination information. "Is selected and given to the address management unit 30312a. The address management unit 30312a refers to the column # 0; “1000” in the table, and obtains the address 8 corresponding to the last cell from the linked list corresponding to the output port of the port number # 0. Further, the address management unit 30312a refers to the “Vac” column of the table, obtains the address “12” which is the first “free” address from the linked list of “free” address, and outputs the output port of port number # 0. Add to the linked list corresponding to. As a result, the table of the address management unit 30312a changes from the state (a) to the state (b). That is, the # 0; “1000” column is rewritten to indicate the address 12 as the last cell, and the “Vac” column is rewritten to indicate the address 13 as the first “vacant” address.

このようにして得られたアドレス１２を書き込みアドレスとして利用して、前記セル７２ａは前記セルバッファ３０１に記憶される。前記セル７２ａはポート番号＃０の出力ポートに対応するリンクトリストの中で最後に位置するため、次アドレス“ｎｕｌｌ”とともに記憶される。これにより、先ほど獲得したアドレス８に記憶されているＣｅｌｌ８は、ポート番号＃０の出力ポートに対応するリンクトリストの中で最後に位置するものではなくなり、アドレス１２に記憶される前記セル７２ａが次に来ることから、Ｃｅｌｌ８の次アドレスは“ｎｕｌｌ”からアドレス１２を示すように書き換えられる。なお、図２６、２７、２８では前記セル７２ａはＣｅｌｌ１２として示されている。図２６の状態（ｂ）は前記Ｃｅｌｌ１２が前記セルバッファ３０１に記憶された様子を示しており、その管理形態が図２７の状態（ｂ）である。   The cell 72a is stored in the cell buffer 301 by using the address 12 thus obtained as a write address. Since the cell 72a is located last in the linked list corresponding to the output port of the port number # 0, it is stored together with the next address “null”. As a result, Cell 8 stored at the previously acquired address 8 is not the last one in the linked list corresponding to the output port of port number # 0, and the cell 72a stored at address 12 is Since it comes next, the next address of Cell 8 is rewritten so as to indicate the address 12 from “null”. 26, 27 and 28, the cell 72a is shown as Cell12. State (b) in FIG. 26 shows a state in which the Cell 12 is stored in the cell buffer 301, and its management form is the state (b) in FIG.

以上、前記直進モードに設定された前記共通バッファ型ＡＴＭスイッチ１０１ａに入力されたセルがアドレスを獲得するまでを示した。次に、簡単にセルの出力について述べる。   The foregoing is a description of the process until the cell input to the common buffer type ATM switch 101a set to the straight mode acquires an address. Next, the cell output will be briefly described.

例えば、ポート番号＃０の出力ポート、すなわち、図２２の出力ポート３０から出力する時には、ポート番号＃０の出力ポートに対応するリンクトリストを検索して、最古のセルから出力していく。最古のセルは、前記アドレス管理部３０３１２ａのテーブルにて“最初”のセルを調査することにより得られる。前記出力ポート３０についていえば、まずアドレス８に記憶されているＣｅｌｌ８が出力され、次の前記出力ポート３０から出力するタイミングにはアドレス１２に記憶されたセルＣｅｌｌ１２（すなわち７２ａ）が出力されることになる。これにより、前記セル７２ａはポート番号＃０の入力ポート１０より入力され、同一のポート番号＃０の出力ポート３０より出力される。   For example, when outputting from the output port of port number # 0, that is, the output port 30 of FIG. 22, the linked list corresponding to the output port of port number # 0 is searched and output from the oldest cell. . The oldest cell is obtained by examining the “first” cell in the table of the address management unit 30312a. Speaking of the output port 30, the Cell 8 stored in the address 8 is output first, and the cell Cell 12 stored in the address 12 (ie, 72a) is output at the next output timing from the output port 30. become. As a result, the cell 72a is input from the input port 10 having the port number # 0 and is output from the output port 30 having the same port number # 0.

以上に述べてきた動作により、直進モード時に、任意の入力ポートより入力されたセルを前記任意の入力ポートと同一のポート番号を有する出力ポートより出力させることが容易に実現可能である。   By the operation described above, it is possible to easily realize that a cell input from an arbitrary input port is output from an output port having the same port number as the arbitrary input port in the straight traveling mode.

図２９は、直進モード時の、アドレス制御部の宛先情報を獲得する部分の構成として図２５（ｃ）を用いたアドレス制御部およびアドレス管理部におけるアドレス獲得に関する実施例２を示す。図２６、２７、２８と同様に、前記モード設定信号８０により前記直進モードに設定されている前記共通バッファ型ＡＴＭスイッチ１０１ａに、前記セル７２ａが入力された状態に注目して説明する。   FIG. 29 shows a second embodiment relating to address acquisition in the address control unit and the address management unit using FIG. 25C as the configuration of the part for acquiring destination information of the address control unit in the straight mode. Similar to FIGS. 26, 27, and 28, the description will be focused on the state in which the cell 72a is input to the common buffer type ATM switch 101a which is set to the straight mode by the mode setting signal 80. FIG.

アドレス管理部３０３１２ｂはシフトレジスタ方式のアドレス管理部である。ここで、シフトレジスタ方式のアドレス管理部については特開平５−３５１０５７に開示されている。   The address management unit 30312b is a shift register type address management unit. Here, a shift register type address management unit is disclosed in Japanese Patent Laid-Open No. 5-351557.

前記アドレス管理部３０３１２ｂでは、セルの入力毎にその時点での“空き”の段の中で最下段のアドレスを、当該セルのビットマップで示された宛先情報の出力ポートと関連づけて管理していく。   The address management unit 30312b manages the address of the lowest stage in the “empty” stage at that time in association with the output port of the destination information indicated by the bit map of the cell for each input of the cell. Go.

前記セル７２ａが入力される時点では、前記アドレス管理部３０３１２ｂにおいてアドレス０からアドレス１１までがすでに使用されていて、“空き”の段の中で最下段に位置するアドレスは１２となっている。すなわち、前記セルバッファ３０１の管理形態は次のようになっている。ポート番号＃０へ出力するべきセルは、前記セルバッファ３０１内のアドレス８の位置に記憶されている。同様にして、ポート番号＃１へ出力するべきセルはアドレス０，４，５，１０の位置にポート番号＃２へ出力するべきセルはアドレス１，６，１１の位置に、ポート番号＃３へ出力するべきセルはアドレス２，３，７，９の位置に、それぞれ記憶されている。   At the time when the cell 72a is input, addresses 0 to 11 are already used in the address management unit 30312b, and the address located at the lowest level among the “empty” levels is 12. That is, the management form of the cell buffer 301 is as follows. The cell to be output to the port number # 0 is stored at the address 8 in the cell buffer 301. Similarly, cells to be output to port number # 1 are at the positions of addresses 0, 4, 5 and 10 and cells to be output to port number # 2 are at the positions of addresses 1, 6, and 11 to port number # 3. The cells to be output are stored at the positions of addresses 2, 3, 7, and 9, respectively.

前記セル７２ａはポート番号＃０の入力ポートより入力され、また、上に述べたように前記モード設定信号８０が前記直進モードに設定されているため、前記セレクタ３０３１１ｃは宛先情報としてビットマップ“１０００”を選択し、前記アドレス管理部３０３１２ｂに与える。ここで、上に述べたアドレス１２をこのビットマップ“１０００”と関連づけて、前記セル７２ａはアドレス１２を獲得する。このようにして得られたアドレス１２を書き込みアドレスとして利用して、前記セル７２ａは前記セルバッファ３０１に記憶される。   Since the cell 72a is input from the input port of the port number # 0 and the mode setting signal 80 is set to the straight mode as described above, the selector 30311c uses the bitmap “1000 as destination information. "Is selected and given to the address management unit 30312b. Here, the address 72 described above is associated with the bitmap “1000”, and the cell 72a acquires the address 12. The cell 72a is stored in the cell buffer 301 by using the address 12 thus obtained as a write address.

以上、前進直進モードに設定された前記共通バッファ型ＡＴＭスイッチ１０１ａに入力されたセルがアドレスを獲得するまでを示した。   As described above, the process is shown until the cell input to the common buffer type ATM switch 101a set in the forward straight mode acquires an address.

次に、セルの出力について簡単に述べる。＃０の出力ポート、すなわち、図２２の３０の出力ポートからセルを出力する時には、前記アドレス管理部３０３１２ｂに記憶されている＃０に対応する宛先情報のビットを最も下の段から上の段へ順に検索していく。図２９ではアドレス０から順にアドレス１，２，…，１４，１５と検索していく。前記セル７２ａが前記セルバッファ３０１に記憶された時点では、まず、アドレス８の位置に記憶されているセルが該当し、アドレス８を読み出しアドレスとして用いてセルを出力する。そして、前記出力ポート３０の次の出力のタイミングには、１２の位置に記憶されているセル、すなわち前記セル７２ａを出力する。   Next, the cell output will be briefly described. When the cell is output from the output port # 0, that is, the output port 30 in FIG. 22, the bit of the destination information corresponding to # 0 stored in the address management unit 30312b is set from the lowest level to the upper level. Search in order. In FIG. 29, addresses 1, 2,..., 14, 15 are sequentially searched from address 0. When the cell 72a is stored in the cell buffer 301, first, the cell stored at the address 8 corresponds to the cell 72a, and the cell is output using the address 8 as a read address. Then, at the next output timing of the output port 30, the cell stored at the position 12, that is, the cell 72a is output.

以上に述べたような動作を行なうことによって、直進モード時に、任意の入力ポートより入力されたセルを前記任意の入力ポートと同一のポート番号を有する出力ポートより出力させることが容易に実現可能である。   By performing the operation as described above, it is possible to easily output a cell input from an arbitrary input port from an output port having the same port number as the arbitrary input port in the straight-ahead mode. is there.

図３０は、前進モード時の、アドレス制御部の宛先情報を獲得する部分の構成として図２５（ｃ）を用いたアドレス制御部およびアドレス管理部におけるアドレス獲得に関する実施例３を示す。   FIG. 30 shows a third embodiment relating to the address acquisition in the address control unit and the address management unit using FIG. 25C as the configuration of the part for acquiring the destination information of the address control unit in the forward mode.

図３０は、図２９とは原理的に同じで、優先制御を扱うため優先クラスの情報がセルのヘッダ部に記述されている場合に対応している実施例である。すなわち、図３０では、前記ヘッダ部の情報２に前記優先クラスの情報を２ａに乗せてアドレス管理部３０３１２ｃに通知する。本実施例では、前記優先クラスの情報は１ビットで表現され、優先クラスがＡおよびＢの２種類である場合を示している。   FIG. 30 is an embodiment that is the same in principle as FIG. 29 and corresponds to the case where the priority class information is described in the header portion of the cell in order to handle priority control. That is, in FIG. 30, the priority management class information 2a is added to the header part information 2 and notified to the address management unit 30312c. In this embodiment, the priority class information is expressed by 1 bit, and there are two types of priority classes A and B.

以下に図２９と同じく前記セル７２ａが入力された場合について説明する。ただし、本実施例では、前記セル７２ａは前記優先クラスの情報“Ａ”を有しているものとする。   Hereinafter, a case where the cell 72a is input as in FIG. 29 will be described. However, in this embodiment, it is assumed that the cell 72a has the priority class information “A”.

図２９で述べた動作と同じ動作を行なうことにより前記セル７２ａはアドレス１２を獲得し、アドレス１２と宛先情報“１０００”および前記優先クラスの情報“Ａ”とを関係づけて前記アドレス管理部３０３１２ｃに記憶させる。前記セル７２ａ自体は、アドレス１２を書き込みアドレスとして用いて、前記セルバッファ３０１内のアドレス１２の位置に記憶される。   By performing the same operation as described in FIG. 29, the cell 72a obtains the address 12, and associates the address 12 with the destination information “1000” and the priority class information “A” to associate the address management unit 30312c. Remember me. The cell 72a itself is stored at the location of the address 12 in the cell buffer 301 using the address 12 as a write address.

セルの出力時には前記優先クラスの情報と前記宛先情報とを用いて図２９で述べた動作と同じ動作により最下段から順に検索し、該当するセルを出力する。例えば、ポート番号＃０の出力ポートから優先クラス“Ａ”のセルを出力する時にはアドレス１２が読み出してアドレスとして獲得されて、この結果、前記セル７２ａが出力されることになる。   When a cell is output, the priority class information and the destination information are used to search in order from the lowest level by the same operation as described in FIG. 29, and the corresponding cell is output. For example, when a cell of priority class “A” is output from the output port of port number # 0, the address 12 is read and acquired as the address, and as a result, the cell 72a is output.

以上に述べたように、シフトレジスタ方式のアドレス管理部３０３１２ｃによると、優先制御も容易に実現できる上、直進モードの動作も容易に実現することが可能である。   As described above, according to the address management unit 30312c of the shift register system, priority control can be easily realized, and operation in the straight-ahead mode can be easily realized.

以下に第３の構成を説明する。   The third configuration will be described below.

図３１は第３の構成を示す図である。第３の構成では第２の構成の図２２での前記直進モード設定入力と前記通常モード設定入力とをマイクロプロセッサにより設定する点が、第２の構成とは異なる。   FIG. 31 is a diagram showing a third configuration. The third configuration is different from the second configuration in that the straight mode setting input and the normal mode setting input in FIG. 22 of the second configuration are set by a microprocessor.

図中の１０１ａおよび１０１ｂは、第２の構成において図２４に示した前記モード設定入力を有する同一の共通バッファ型ＡＴＭスイッチである。前記共通バッファ型ＡＴＭスイッチ１０１ａおよび１０１ｂは、前記モード設定入力として通常のスイッチング動作を行なう通常モードと、第１の構成の図２０中の前記共通バッファ型ＡＴＭスイッチ１００ａのように、任意の入力ポートから入力されたセルは前記任意の入力ポートと同一のポート番号を有する出力ポートから出力するように動作する直進モードとを少なくとも具備する。   101a and 101b in the figure are the same common buffer type ATM switch having the mode setting input shown in FIG. 24 in the second configuration. The common buffer type ATM switches 101a and 101b have a normal mode in which a normal switching operation is performed as the mode setting input, and an arbitrary input port like the common buffer type ATM switch 100a in FIG. The cell input from at least includes a straight-ahead mode that operates to output from an output port having the same port number as the arbitrary input port.

２００ａおよび２００ｂはマイクロプロセッサである。８０ａおよび８０ｂはモード設定信号で、前記共通バッファ型ＡＴＭスイッチを少なくとも通常モードと直進モードとに設定することが可能である。   Reference numerals 200a and 200b denote microprocessors. Reference numerals 80a and 80b denote mode setting signals, which can set the common buffer type ATM switch to at least the normal mode and the straight-ahead mode.

前記共通バッファ型ＡＴＭスイッチ１０１ａを、前記モード設定信号８０ａを前記マイクロプロセッサ２００ａにより前記直進モードと設定して前段に、そして、前記共通バッファ型ＡＴＭスイッチ１０１ｂを、前記モード設定信号８０ｂを前記マイクロプロセッサ２００ｂにより前記通常モードと設定して後段に設置し、前記共通バッファ型ＡＴＭスイッチ１０１ａの出力ポートと前記共通バッファ型ＡＴＭスイッチ１０１ｂの入力ポートとをそのポート番号に基づいて同一の番号のポートを接続して、前記共通バッファ型ＡＴＭスイッチ１０１ａと前記共通バッファ型ＡＴＭスイッチ１０１ｂとを縦続に接続する。   The common buffer type ATM switch 101a is set in the preceding stage by setting the mode setting signal 80a to the straight mode by the microprocessor 200a, and the common buffer type ATM switch 101b is set in the microprocessor. The normal mode is set by 200b and installed in the subsequent stage, and the output port of the common buffer type ATM switch 101a and the input port of the common buffer type ATM switch 101b are connected to the same numbered port based on the port number. Then, the common buffer type ATM switch 101a and the common buffer type ATM switch 101b are connected in cascade.

１０，１１，１２，１３は前記共通バッファ型ＡＴＭスイッチ１０１ａの入力ポート、３０，３１，３２，３３は前記共通バッファ型ＡＴＭスイッチ１０１ａの出力ポートであると同時に、前記共通バッファ型ＡＴＭスイッチ１０１ｂの入力ポートでもある。５０，５１，５２，５３は前記共通バッファ型ＡＴＭスイッチ１０１ｂの出力ポートである。   Reference numerals 10, 11, 12, and 13 denote input ports of the common buffer type ATM switch 101a. Reference numerals 30, 31, 32, and 33 denote output ports of the common buffer type ATM switch 101a. It is also an input port. Reference numerals 50, 51, 52 and 53 denote output ports of the common buffer type ATM switch 101b.

２０，２１，２２，２３は前記共通バッファ型ＡＴＭスイッチ１０１ａからのセル出力制御信号、４０，４１，４２，４３は前記共通バッファ型ＡＴＭスイッチ１０１ｂからのセル出力制御信号である。６０，６１，６２，６３は前記共通バッファ型ＡＴＭスイッチ１０１ｂの後段の共通バッファ型ＡＴＭスイッチ、あるいは、別のスイッチボードからのセル出力制御信号である。   Reference numerals 20, 21, 22, and 23 denote cell output control signals from the common buffer type ATM switch 101a, and reference numerals 40, 41, 42, and 43 denote cell output control signals from the common buffer type ATM switch 101b. Reference numerals 60, 61, 62, 63 denote cell output control signals from the common buffer type ATM switch at the subsequent stage of the common buffer type ATM switch 101b or from another switch board.

７２ａ，７２ｂ，７２ｃおよび７３ａ，７３ｂ，７３ｃはスイッチ内部で取り扱われるフォーマットを有するセルを表す。すなわち、７２１ａ，７２１ｂ，７２１ｃおよび７３１ａ，７３１ｂ，７３１ｃはユーザが自由に情報を載せられる情報部を示し、７２２ａ，７２２ｂ，７２２ｃおよび７３２ａ，７３２ｂ，７３２ｃは、スイッチ内部で取り扱われるルーティングタグ、優先制御のための優先クラスの情報、マルチキャストのための情報、およびＡＴＭセルヘッダなどを含むヘッダ部を示す。   72a, 72b, 72c and 73a, 73b, 73c represent cells having a format handled inside the switch. That is, 721a, 721b, 721c and 731a, 731b, 731c indicate information sections on which the user can freely place information, and 722a, 722b, 722c and 732a, 732b, 732c are routing tags handled in the switch, priority control. 1 shows a header portion including priority class information for multicast, information for multicast, and an ATM cell header.

以下、第３の構成を図３１を見ながら説明する。   Hereinafter, the third configuration will be described with reference to FIG.

前記共通バッファ型ＡＴＭスイッチ１０１ａが前記直進モードに設定されるため、前記入力ポート１０より前記共通バッファ型ＡＴＭスイッチ１０１ａに入力される前記セル７２ａは、セルに含まれる全てのデータが保存された状態のまま前記共通バッファ型ＡＴＭスイッチ１０１ａを通過する。すなわち、前記入力ポート１０はポート番号が＃０であり、この番号を有する前記出力ポート３０へ、前記セル７２ａは前記セル７２ｂとして出力され、前記セル７２ａの前記ヘッダ部７２２ａ内の宛先情報“＃３”は、前記セル７２ｂの前記ヘッダ部７２２ｂにおいても保存されている。前記セル７２ｂは前記共通バッファ型ＡＴＭスイッチ１０１ｂに入力され、その前記ヘッダ部７２２ｂに保存されている宛先情報が＃３であることから、ポート番号＃３に対応する前記出力ポート５３へと出力されて、前記セル７２ｃとなる。   Since the common buffer type ATM switch 101a is set to the straight mode, the cell 72a input to the common buffer type ATM switch 101a from the input port 10 is a state in which all data included in the cell is stored. It passes through the common buffer type ATM switch 101a. That is, the port number of the input port 10 is # 0, and the cell 72a is output as the cell 72b to the output port 30 having this number, and the destination information “#” in the header portion 722a of the cell 72a. 3 ″ is also stored in the header portion 722b of the cell 72b. The cell 72b is input to the common buffer ATM switch 101b, and since the destination information stored in the header portion 722b is # 3, the cell 72b is output to the output port 53 corresponding to the port number # 3. Thus, the cell 72c is obtained.

前記セル７３ａ，７３ｂ，７３ｃは、前記セル７２ａ，７２ｂ，７２ｃと同様に処理される。前記共通バッファ型ＡＴＭスイッチ１０１ａが前記直進モードに設定されるため、前記入力ポート１２より前記共通バッファ型ＡＴＭスイッチ１０１ａに入力される前記セル７３ａは、セルに含まれる全てのデータが保存された状態でそのまま前記共通バッファ型ＡＴＭスイッチ１０１ａを通過する。すなわち、前記入力ポート１２はポート番号が＃２であり、この番号を有する前記出力ポート３２へ、前記セル７３ａは前記セル７３ｂとして出力され、前記セル７３ａの前記ヘッダ部５３２ａ内の宛先情報“＃１”は、前記セル７３ｂの前記ヘッダ部５３２ｂにおいても保存されている。前記セル７３ｂは前記共通バッファ型ＡＴＭスイッチスイッチ１０１ｂに入力され、その前記ヘッダ部に保存されている宛先情報が＃１であることから、ポート番号＃１に対応する前記出力ポート５１へと出力されて、前記セル７３ｃとなる。   The cells 73a, 73b, 73c are processed in the same manner as the cells 72a, 72b, 72c. Since the common buffer type ATM switch 101a is set to the straight mode, the cell 73a inputted from the input port 12 to the common buffer type ATM switch 101a is in a state in which all data included in the cell is stored. Pass through the common buffer type ATM switch 101a. That is, the port number of the input port 12 is # 2, and the cell 73a is output as the cell 73b to the output port 32 having this number, and the destination information “#” in the header portion 532a of the cell 73a. 1 ″ is also stored in the header portion 532b of the cell 73b. The cell 73b is input to the common buffer type ATM switch 101b, and since the destination information stored in the header portion is # 1, it is output to the output port 51 corresponding to the port number # 1. Thus, the cell 73c is formed.

前記共通バッファ型ＡＴＭスイッチ１０１ｂが、第１の構成において述べたいずれかの方法の前記フロー制御を、前記共通バッファ型ＡＴＭスイッチ１０１ａに対して行なうことによって、前記共通バッファ型ＡＴＭスイッチ１０１ｂと前記共通バッファ型ＡＴＭスイッチ１０１ａとは協調して動作することができる。これより、前記共通バッファ型ＡＴＭスイッチ１０１ａと前記共通バッファ型ＡＴＭスイッチ１０１ｂとは１つの共通バッファ型のＡＴＭスイッチと見なすことができ、結果としてバッファ容量が２倍の共通型ＡＴＭスイッチを容易に得ることができる。   The common buffer type ATM switch 101b performs the flow control of any of the methods described in the first configuration on the common buffer type ATM switch 101a. The buffer type ATM switch 101a can operate in cooperation. Thus, the common buffer type ATM switch 101a and the common buffer type ATM switch 101b can be regarded as one common buffer type ATM switch, and as a result, a common type ATM switch having a double buffer capacity can be easily obtained. be able to.

本構成の図３１のように前記マイクロプロセッサ２００を使用してモード設定を行なうことの利点は、前記共通バッファ型ＡＴＭスイッチ１０１を簡単に変更して、柔軟な設定を行なうことができる可能性がある点である。   The advantage of mode setting using the microprocessor 200 as shown in FIG. 31 of this configuration is that there is a possibility that the common buffer type ATM switch 101 can be easily changed to perform flexible setting. There is a point.

図３２は、図２４を変更して新たに入力信号を加えた、本構成の共通バッファ型ＡＴＭスイッチの実施例２である。すなわち、本構成の共通バッファ型ＡＴＭスイッチの実施例１の図２４では前記モード設定信号８０として通常モードと直販モードを少なくとも設定できるが、これに対し、本構成の共通バッファ型ＡＴＭスイッチの実施例２の図３２では前記直進モードの代わりに特殊モードを設定できるようにし、特殊モード時の入力ポートと出力ポートとの接続関係を示す特殊モード設定データを新たに入力信号として加え、柔軟な設定を行なえるようにしている。   FIG. 32 shows a second embodiment of the common buffer type ATM switch of this configuration in which the input signal is newly added by changing FIG. That is, in FIG. 24 of the first embodiment of the common buffer type ATM switch of this configuration, at least the normal mode and the direct sales mode can be set as the mode setting signal 80. On the other hand, the embodiment of the common buffer type ATM switch of this configuration is shown in FIG. In FIG. 32, the special mode can be set instead of the straight mode, and special mode setting data indicating the connection relation between the input port and the output port in the special mode is newly added as an input signal, so that flexible setting is possible. I can do it.

以下、図３２について説明する。図３２は入出力ポート数が４の場合を表している。１０，１１，１２，１３は入力ポートを示し、３０，３１，３２，３３は出力ポートを示す。２０，２１，２２，２３は当該共通バッファ型ＡＴＭスイッチから発せられるセル出力制御信号で、当該共通バッファ型ＡＴＭスイッチ内の制御部３０３により、セルバッファ３０１の管理状況から生成される第１の制御信号４を基に作られる。４０，４１，４２，４３は、当該ＡＴＭスイッチの後段のＡＴＭスイッチから、もしくは、前記各出力ポートに対応する出力インタフェースから、送られてくるセル出力制御信号である。７は前記セル出力制御信号４０，４１，４２，４３より得られる第２の制御信号である。   Hereinafter, FIG. 32 will be described. FIG. 32 shows a case where the number of input / output ports is four. 10, 11, 12, and 13 indicate input ports, and 30, 31, 32, and 33 indicate output ports. 20, 21, 22, and 23 are cell output control signals issued from the common buffer type ATM switch, and the first control generated from the management status of the cell buffer 301 by the control unit 303 in the common buffer type ATM switch. Created based on signal 4. Reference numerals 40, 41, 42, and 43 denote cell output control signals sent from an ATM switch subsequent to the ATM switch or from an output interface corresponding to each output port. Reference numeral 7 denotes a second control signal obtained from the cell output control signals 40, 41, 42 and 43.

前記制御部３０３は、前記入力制御部３０３０、前記アドレス制御部およびアドレス管理部３０３１、そして、前記出力制御部３０３２の３つの部分からなる。   The control unit 303 includes three parts: the input control unit 3030, the address control unit and address management unit 3031, and the output control unit 3032.

３００は前記入力ポート１０，１１，１２，１３からのセルを前記入力制御部３０３０からの切替え制御信号３を用いて時分割多重する多重化回路で、１には前記入力ポートの各々からのセルが多重化されて乗せられる。   A multiplexing circuit 300 performs time division multiplexing of cells from the input ports 10, 11, 12, and 13 using the switching control signal 3 from the input control unit 3030, and 1 indicates a cell from each of the input ports. Are multiplexed and placed.

３０１はセルバッファ（共通バッファ）で、前記１に乗せられたセルを、アドレスおよび前記信号５に書き込みアドレスおよび書き込み制御信号をのせて、これによって記憶し、また、前記アドレスおよび制御信号５として読み出しアドレスおよび読み出し制御信号を乗せることにより、セルを読み出し、６へ乗せる。前記書き込みアドレスおよび書き込み制御信号と前記読み出しアドレスおよび読み出し制御信号とは、前記アドレス制御部およびアドレス管理部３０３１で作られる。   Reference numeral 301 denotes a cell buffer (common buffer), which stores the cell placed in 1 by writing the address and the write control signal to the address and the signal 5 and reading it as the address and control signal 5. By putting the address and the read control signal, the cell is read and put on 6. The write address and write control signal and the read address and read control signal are generated by the address control unit and address management unit 3031.

３０２は分離化回路で、前記６へと乗せられたセルを、前記制御部３０３内の出力制御部３０３２より与えられる分離化回路制御信号８を用いて前記出力ポート３０，３１，３２，３３の中から、前記ルーティングタグを参照して得られた宛先の出力ポートへ順次出力する。   Reference numeral 302 denotes a separation circuit, which uses the separation circuit control signal 8 supplied from the output control unit 3032 in the control unit 303 to connect the cells placed in the 6 to the output ports 30, 31, 32, and 33. From the inside, it sequentially outputs to the destination output port obtained by referring to the routing tag.

８０は前記モード設定信号で、少なくとも前記通常モードおよび前記直進モードを設定できるようにする。８１は前記特殊モード時の入力ポートと出力ポートとの接続関係を示す特殊モード設定データである。   Reference numeral 80 denotes the mode setting signal which enables at least the normal mode and the straight-ahead mode to be set. 81 is special mode setting data indicating the connection relation between the input port and the output port in the special mode.

前記モード設定信号８０により前記通常モードに設定された場合には、セルを前記セルバッファ３０１に書き込む時に、ヘッダ部の情報２の中の前記ルーティングタグより解析される宛先情報を前記セルと１対１対応させて前記アドレス制御部およびアドレス管理部３０３１に記憶しておき、前記セルを前記セルバッファ３０１から読み出す時に前記宛先情報を利用することにより、前記セルは所望の出力ポートへ出力される。   When the normal mode is set by the mode setting signal 80, when the cell is written to the cell buffer 301, the destination information analyzed by the routing tag in the information 2 of the header portion is paired with the cell. 1 is stored in the address control unit and address management unit 3031 and the cell is output to a desired output port by using the destination information when reading the cell from the cell buffer 301.

前記モード設定信号８０により、前記特殊モードに設定された場合には、セルを前記セルバッファ３０１に書き込む時に、予め与えられた前記特殊モード設定データ８１を宛先情報としこれを前記セルと１対１対応させて前記アドレス制御部およびアドレス管理部３０３１に記憶しておき、前記セルを前記セルバッファ３０１から読み出す時に前記宛先情報を利用することにより、前記セルは所望の出力ポートへ出力される。   When the special mode is set by the mode setting signal 80, when the cell is written into the cell buffer 301, the special mode setting data 81 given in advance is used as the destination information, and this is one-to-one with the cell. The cell is stored in the address control unit and the address management unit 3031 in correspondence with each other, and the cell is output to a desired output port by using the destination information when the cell is read from the cell buffer 301.

図３２に示した本実施例の共通バッファ型ＡＴＭスイッチの実施例２のように前記特殊モードを設定し、かつ、前記特殊モード設定データを与えることが可能であると、以下の幾つかの例に示すように、柔軟な設定を行なうことができる。   When the special mode can be set and the special mode setting data can be given as in the second embodiment of the common buffer type ATM switch of the present embodiment shown in FIG. As shown in FIG. 4, flexible settings can be made.

図３３は、図３２に示した本構成の共通のバッファ型ＡＴＭスイッチの実施例を用いたＡＴＭ多重化装置およびＡＴＭ分離化装置の実施例である。   FIG. 33 shows an embodiment of an ATM multiplexer and an ATM demultiplexer using the embodiment of the common buffer type ATM switch of this configuration shown in FIG.

１０，１１，１２，１３は入力ポートで、３０，３１，３２，３３は出力ポートである。８０は前記モード設定信号であり、図３３では、共通バッファ型ＡＴＭスイッチをＡＴＭ多重化装置、ＡＴＭ分離化装置および直進モードのいずれかとして、またはこれらを同時に存在させて動作するための前記特殊モードに設定されている。８１は、当該共通バッファ型ＡＴＭスイッチが前記モード設定信号８０により前記特殊モードに設定された場合に、入力ポートと出力ポートの入出力関係を記述する前記特殊モード設定データ入力である。   10, 11, 12, and 13 are input ports, and 30, 31, 32, and 33 are output ports. Reference numeral 80 denotes the mode setting signal. In FIG. 33, the special mode for operating the common buffer type ATM switch as any one of the ATM multiplexer, the ATM demultiplexer, and the straight mode or in the presence of these simultaneously. Is set to Reference numeral 81 denotes the special mode setting data input describing the input / output relationship between the input port and the output port when the common buffer type ATM switch is set to the special mode by the mode setting signal 80.

前記モード設定信号８０、前記特殊モード設定データ８１により入力される各信号およびデータを、マイクロプロセッサ２００により設定すると、状況に応じた設定が行なえる。図３３では、前記入力ポート１０，１１，１２より入力されたセルが前記出力ポート３０に多重化されて出力され、前記入力ポート１３より入力されたセルが前記出力ポート３１，３２，３３より分離されて出力されるように、前記特殊モード設定データ８１によって記述し、前記共通バッファ型ＡＴＭスイッチ１０２を動作させる。   When each signal and data input by the mode setting signal 80 and the special mode setting data 81 are set by the microprocessor 200, setting according to the situation can be performed. In FIG. 33, cells input from the input ports 10, 11, 12 are multiplexed and output to the output port 30, and cells input from the input port 13 are separated from the output ports 31, 32, 33. The common buffer type ATM switch 102 is operated by the special mode setting data 81 so that the common buffer type ATM switch 102 is operated.

図３４は図３３に示した実施例における共通バッファ型ＡＴＭスイッチ１０２の中のアドレス制御部およびアドレス管理部に属するアドレス制御部において、宛先情報を獲得する部分の構成例である。図３４（ａ）は入力ポート１０，１１１２に対するもので、図３４（ｂ）は入力ポート１３に対するものである。（ａ，（ｂ）ともにアドレス制御部３０３１１として図２５（ｃ）を用いた構成例である。   FIG. 34 is a configuration example of a part for acquiring destination information in the address control unit belonging to the address control unit and the address management unit in the common buffer type ATM switch 102 in the embodiment shown in FIG. FIG. 34A is for the input ports 10 and 1112, and FIG. 34B is for the input port 13. (A and (b) are both configuration examples using FIG. 25C as the address control unit 30311.

（ａ）では、入力ポート１０，１１，１２より入力されたセルはすべてポート番号＃０の出力ポート３０より出力されるため、前記特殊モード設定データ８１としてポート番号＃０に対応するビットマップ“１０００”が与えられ、特殊モード宛先情報レジスタ３０３１１ｅにセットされる。前記モード設定信号８０が前記特殊モードを設定されているため、セレクタ３０３１１ｃでは宛先情報としてビットマップ“１０００”が得られる。なお、前記モード設定信号８０が前記通常モードに設定されている場合にはルーティングタグを参照してこれが宛先情報として選ばれることになる。   In (a), since all cells input from the input ports 10, 11, and 12 are output from the output port 30 of the port number # 0, the bit map “corresponding to the port number # 0 as the special mode setting data 81” is displayed. 1000 "is given and set in the special mode destination information register 30311e. Since the mode setting signal 80 is set to the special mode, the selector 30311c obtains the bitmap “1000” as the destination information. When the mode setting signal 80 is set to the normal mode, the routing tag is referred to and this is selected as destination information.

（ｂ）は図２５（ｃ）に対し、以下のものを加えた構成をしている。前記特殊モード設定データ８１によって与えられる３つのデータを記憶する設定データ用レジスタ５００ａ，５００ｂ，５００ｃと、これら３つのデータの中から１つのデータを選択するセレクタ５０２ａと、前記ヘッダ部の情報２の中のＶＰＩ／ＶＣＩ値２ｂの値により前記セレクタ５０２ａを切替えるためのセレクタ切替え信号を作るためのデコーダー５０１である。前記デコーダー５０１は何らかの形によりテーブル５０１１を有して、ＶＰＩ／ＶＣＩ値２ｂと出力ポートを１対１対応させて管理する。これらの構成要素は前記アドレス制御部３０３１１内に含まれていてもよいし、前記マイクロプロセッサ２００とのインタフェースとして新たに構成してもよい。   (B) has the structure which added the following with respect to FIG.25 (c). Setting data registers 500a, 500b, 500c for storing three data given by the special mode setting data 81, a selector 502a for selecting one of these three data, and information 2 in the header section. A decoder 501 for generating a selector switching signal for switching the selector 502a according to the VPI / VCI value 2b. The decoder 501 has a table 5011 in some form, and manages the VPI / VCI value 2b and the output port in a one-to-one correspondence. These components may be included in the address control unit 30311 or may be newly configured as an interface with the microprocessor 200.

（ｂ）では、入力ポート１３より入力されたセルはポート番号＃１の出力ポート３１、ポート番号＃２の出力ポート３２、ポート番号＃３の出力ポート３３の内、いずれかの出力ポートに出力される。このため、前記設定データ用レジスタ５００ａにはポート番号＃１に対応したビットマップ“０１００”、前記設定データ用レジスタ５００ｂにはポート番号＃２に対応したビットマップ“００１０”、前記設定データ用レジスタ５００ｃにはポート番号＃３に対応したピットマップ“０００１”がそれぞれ設定される。セルの出力を管理する前記デコーダー５０１は、コネクション設定時に前記テーブル５０１１を設定してＶＰＩ／ＶＣＩ値と出力ポートを１対１対応させる。図３４の実施例では、ＶＰＩ／ＶＣＩ値ａ、ｅのセルは出力ポート３１へ出力される。ＶＰＩ／ＶＣＩ値ｂ，ｆのセルは出力ポート３２へ出力され、ＶＰＩ／ＶＣＩ値ｃ，ｄのセルは出力ポート３３へ出力されるように設定がなされている。セルが入力ポート１３より入力されると、当該セルのＶＰＩ／ＶＣＩ値２ｂが前記デコーダー５０１に与えられて出力ポートが決定される。図３４の実施例では、ＶＰＩ／ＶＣＩ値がｃであるセルが入力され、前記セレクタ５０２ａによりビットマップ“０００１”が選択され、これが前記特殊モード宛先情報レジスタ３０３１１ｅにセットされる。前記モード設定信号８０が前記特殊モードに設定されているため、セレクタ３０３１１ｃでは宛先情報としてビットマップ“０００１”が得られる。なお、前記モード設定信号８０が前記通常モードに設定されている場合にはルーティングタグを参照してこれが宛先情報として選ばれるが、図３４では入力されたセルのルーティングタグは“０１”を示しているため、宛先情報としてビットマップ“０１００”が得られることになる。   In (b), the cell input from the input port 13 is output to any one of the output port 31 of the port number # 1, the output port 32 of the port number # 2, and the output port 33 of the port number # 3. Is done. Therefore, the setting data register 500a has a bitmap “0100” corresponding to the port number # 1, the setting data register 500b has a bitmap “0010” corresponding to the port number # 2, and the setting data register. A pit map “0001” corresponding to port number # 3 is set in 500c. The decoder 501 that manages cell output sets the table 5011 at the time of connection setting, and associates VPI / VCI values with output ports on a one-to-one basis. In the embodiment of FIG. 34, the cells having the VPI / VCI values a and e are output to the output port 31. The cells having the VPI / VCI values b and f are output to the output port 32, and the cells having the VPI / VCI values c and d are output to the output port 33. When a cell is input from the input port 13, the VPI / VCI value 2b of the cell is given to the decoder 501 to determine the output port. In the embodiment of FIG. 34, a cell whose VPI / VCI value is c is input, and the selector 502a selects the bitmap “0001”, which is set in the special mode destination information register 30311e. Since the mode setting signal 80 is set to the special mode, the selector 30311c obtains the bitmap “0001” as the destination information. If the mode setting signal 80 is set to the normal mode, the routing tag is referred to and selected as destination information. In FIG. 34, the routing tag of the input cell indicates “01”. Therefore, the bitmap “0100” is obtained as the destination information.

図３５は、図３３に示した実施例における共通バッファ型ＡＴＭスイッチ１０２の中のアドレス制御部およびアドレス管理部に属するアドレス制御部において宛先情報を獲得する部分の構成例で、図３４と異なる実施例である。図３５（ａ）は入力ポート１０，１１，１２に対するもので、図３５（ｂ）は入力ポート１３に対するものである。（ａ），（ｂ）ともに前記アドレス制御部３０３１１として新たな構成を用いた例である。基本的には、図２５（ｃ）を用いた構成例であるが、前記モード設定信号８０にビット幅を持たせてモード設定部８００と特殊モード詳細設定部８０１とに分ける。すなわち、前記特殊モード詳細設定部８０１によって、前記直進モードおよび前記ＡＴＭ多重化装置を実現するモードと前記ＡＴＭ分離化装置を実現するモードとを切替え、前記モード設定部８００によって、前記直進モード、前記ＡＴＭ多重化装置を実現するモード、前記ＡＴＭ分離化装置を実現するモードのいずれかを表す前記特殊モードと、前記通常モードとを切替える。前記特殊モードの中でも、前記直進モードおよび前記ＡＴＭ多重化装置を実現するモードの場合は、前記特殊モード設定データ８１を宛先情報として利用するが、前記ＡＴＭ分離化装置を実現するモードの場合には、ルーティングタグを宛先情報として利用する。したがって、図３５に示す前記アドレス制御部３０３１１では、前記通常モードと前記ＡＴＭ分離化装置を実現するモードの場合にはルーティングタグを利用することになる。   FIG. 35 is a configuration example of a part for acquiring destination information in the address control unit belonging to the address control unit and the address management unit in the common buffer type ATM switch 102 in the embodiment shown in FIG. 33, and is different from FIG. It is an example. FIG. 35A is for the input ports 10, 11, and 12, and FIG. 35B is for the input port 13. Both (a) and (b) are examples in which a new configuration is used as the address control unit 30311. Basically, in the configuration example using FIG. 25C, the mode setting signal 80 is divided into a mode setting unit 800 and a special mode detailed setting unit 801 by giving a bit width. That is, the special mode detail setting unit 801 switches between the straight mode and the mode for realizing the ATM multiplexing device and the mode for realizing the ATM demultiplexing device, and the mode setting unit 800 allows the straight mode, The special mode representing either the mode for realizing the ATM multiplexing device, the mode for realizing the ATM demultiplexing device, or the normal mode is switched. Among the special modes, the special mode setting data 81 is used as the destination information in the straight mode and the mode for realizing the ATM multiplexing apparatus, but in the case of the mode for realizing the ATM demultiplexing apparatus. The routing tag is used as destination information. Therefore, in the address control unit 30311 shown in FIG. 35, a routing tag is used in the normal mode and the mode for realizing the ATM demultiplexing apparatus.

（ａ）では、入力ポート１０，１１，１２より入力されたセルはすべてポート番号＃０の出力ポート３０より出力されるため、前記特殊モード設定データ８１としてポート番号＃０に対応するビットマツプ“１０００”が与えられ、特殊モード宛先情報レジスタ３０３１１ｅにセットされる。前記特殊モード詳細設定部８０１が前記ＡＴＭ多重化装置を実現するモードに設定されるため、前段のセレクタ３０３１１ｃは３０３１１ｅにセットされたデータを選択し、後段のセレクタ３０３１１ｃでは前記モード設定部８００が前記特殊モードに設定されるため宛先情報としてビットマップ“１０００”が得られる。なお、前記モード設定部８００が前記通常モードに設定されている場合にはルーティングタグを参照してこれが前記デコーダー３０３１１ｄにてビットマップに変換されて宛先情報として選ばれることになる。   In (a), since all the cells input from the input ports 10, 11, and 12 are output from the output port 30 of the port number # 0, the bit map “1000 corresponding to the port number # 0 is used as the special mode setting data 81. "Is given and set in the special mode destination information register 30311e. Since the special mode detail setting unit 801 is set to a mode for realizing the ATM multiplexing apparatus, the selector 30311c in the previous stage selects the data set in 30311e, and the mode setting unit 800 in the selector 30311c in the subsequent stage Since the special mode is set, the bitmap “1000” is obtained as the destination information. When the mode setting unit 800 is set to the normal mode, a routing tag is referred to and converted into a bitmap by the decoder 30311d and selected as destination information.

（ｂ）では、入力ポート１３より入力されたセルはポート番号＃１の出力ポート３１、ポート番号＃２の出力ポート３２、ポート番号＃３の出力ポート３３の中から、ルーティングタグに設定される情報を見て、いずれかの出力ポートに出力される。すなわち、前記特殊モード詳細設定部８０１が前記ＡＴＭ分離化装置を実現するモードを表しているため、当該セルのヘッダ部の情報内のルーティングタグ２ａをセットした前記通常モード用宛先情報レジスタ３０３１１ａのデータ“１１”を前記デコーダ３０１１ｄを介して利用する。これにより、前段のセレクタ３０３１１ｃで“０００１”を取り出し、さらに前記モード設定部８００により前記特殊モードに設定されていることから、後段のセレクタ３０３１１ｃでは“０００１”が宛先情報として選択される。この結果、前記出力ポート３３より出力される。前記出力ポート３１，３２からも同様にして出力される。このようにして、コネクション設定時に入力ポート１３より入力される各セルのルーティングタグを予めＶＰＩ／ＣＶＩと対応させて設定しておき、このルーティングテグを参照することによって前記出力ポート３１，３２，３３のいずれかよりセルを出力させることができる。   In (b), the cell input from the input port 13 is set as a routing tag from among the output port 31 of port number # 1, the output port 32 of port number # 2, and the output port 33 of port number # 3. Look at the information and output it to one of the output ports. That is, since the special mode detail setting unit 801 represents a mode for realizing the ATM demultiplexing device, the data in the normal mode destination information register 30311a in which the routing tag 2a in the information of the header portion of the cell is set. “11” is used via the decoder 3011d. As a result, “0001” is extracted by the selector 30311c in the preceding stage, and further, the special mode is set by the mode setting unit 800, so “0001” is selected as the destination information in the selector 30311c in the succeeding stage. As a result, the data is output from the output port 33. The output is similarly performed from the output ports 31 and 32. In this way, the routing tag of each cell input from the input port 13 at the time of connection setting is set in advance corresponding to the VPI / CVI, and the output ports 31, 32, 33 are referred to by referring to this routing tag. A cell can be output from either of the above.

図３５のように、ルーティングタグを設定することにより前記ＡＴＭ分離化装置を実現することの利点は、以下の様である。ＡＴＭスイッチの出力ポートを低速化して利用する目的で、前記ＡＴＭ分離化装置は用いられるため、前記ＡＴＭスイッチの入力ポート側のインタフェースにおいて、図３４の前記管理テーブル５０１１のようなテーブルを必ず持っていて、そこで前記ＡＴＭ分離化装置におけるＶＰＩ／ＶＣＩと出力ポートとの対応づけを行ない、前記ＡＴＭ分離化装置のためのルーティングタグを得ることが容易にできる。図３４ではこのテーブルと前記管理テーブル５０１１の両方を参照する必要があったが、図３５ではこのテーブルだけを参照すればよく、テーブル参照の手間が図１３に比べ半分で済むことになる。   As shown in FIG. 35, the advantage of realizing the ATM separating apparatus by setting a routing tag is as follows. Since the ATM demultiplexer is used for the purpose of using the output port of the ATM switch at a low speed, the interface on the input port side of the ATM switch always has a table such as the management table 5011 in FIG. Therefore, it is possible to easily obtain a routing tag for the ATM separating apparatus by associating the VPI / VCI with the output port in the ATM separating apparatus. Although it is necessary to refer to both this table and the management table 5011 in FIG. 34, only this table needs to be referred to in FIG. 35, and the time for referring to the table is half that of FIG.

逆に、図３４に示した実施例は、図３５の実施例に比べ、前記ＡＴＭ分離化装置を実現するモードに際してルーティングタグを消費しない点と、前記特殊モード設定データ８１を利用することから前記プロセッサ２００によって柔軟に設定が可能である点が利点である。   On the contrary, the embodiment shown in FIG. 34 does not consume a routing tag in the mode for realizing the ATM demultiplexing device and uses the special mode setting data 81 as compared with the embodiment of FIG. The advantage is that the processor 200 can be set flexibly.

なお、図３４および図３５に示した実施例では、各入力ポートにおいて前記アドレス制御部３０３１１の構成を同一にしてきたが、異なる構成としてもよい。例えば、前記ＡＴＭ分離化装置の入力ポートとなる入力ポートの前記アドレス制御部は、前記特殊モード設定データ８１は利用しない構成、すなわち、図２５において前記通常モード用宛先情報レジスタ３０３１１ａおよび前記デコーダー３０３１１ｄだけからなる構成としてもよい。   In the embodiment shown in FIGS. 34 and 35, the configuration of the address control unit 30311 is the same in each input port, but it may be different. For example, the address control unit of the input port serving as the input port of the ATM demultiplexing device does not use the special mode setting data 81, that is, only the normal mode destination information register 30311a and the decoder 30311d in FIG. It is good also as composition which consists of.

以上に述べた図３３の実施例によると、１つの共通バッファ型ＡＴＭスイッチでＡＴＭ多重化装置（ＭＵＸ）とＡＴＭ分離化装置（ＤＥＭＵＸ）を同時に実現することが可能であり、その結果、共通バッファ型ＡＴＭスイッチの入力および出力ポートを１つも無駄にすることなく利用することができる。   According to the embodiment of FIG. 33 described above, it is possible to simultaneously realize an ATM multiplexer (MUX) and an ATM demultiplexer (DEMUX) with one common buffer type ATM switch. The input and output ports of the type ATM switch can be used without being wasted.

図３６は、図２４に示した共通バッファ型ＡＴＭスイッチの実施例２を用いてＡＴＭ多重化装置、ＡＴＭ分離化装置、および直進モードを同時に存在させる実施例である。   FIG. 36 shows an embodiment in which an ATM multiplexer, an ATM demultiplexer, and a straight-ahead mode exist simultaneously using the second embodiment of the common buffer type ATM switch shown in FIG.

１０，１１，１２，１３は入力ポートで、３０，３１，３２，３３は出力ポートである。   10, 11, 12, and 13 are input ports, and 30, 31, 32, and 33 are output ports.

８０は前記モード設定信号であり、図３６では、共通バッファ型ＡＴＭスイッチをＡＴＭ多重化装置、ＡＴＭ多重化装置および直進モードのいずれかとして、またはこれらを同時に存在させて動作させるための前記特殊モードに設定されている。８１は、当該共通バッファ型ＡＴＭスイッチが前記モード設定信号８０により前記特殊モードに設定された場合に、入力ポートと出力ポートの入出力関係を記述する前記特殊モード設定データ入力である。   Reference numeral 80 denotes the mode setting signal, and in FIG. 36, the special mode for operating the common buffer type ATM switch as any one of the ATM multiplexer, the ATM multiplexer, and the straight mode, or in the presence of these simultaneously. Is set to Reference numeral 81 denotes the special mode setting data input describing the input / output relationship between the input port and the output port when the common buffer type ATM switch is set to the special mode by the mode setting signal 80.

前記モード設定信号８０、前記特殊モード設定データ８１により入力される各信号およびデータを、マイクロプロセッサ２００により設定すると、状況に応じた設定が行なえる。図３６では、前記入力ポート１０，１１，１２より入力されたセルが前記出力ポート３０に多重化されて出力され、前記入力ポートにより入力されたセルが前記出力ポート３２にそのまま出力され（直進モード）、前記入力ポート１３より入力されたセルが前記出力ポート３１，３３より分離されて出力されるように、前記特殊設定データ８１によって記述し、前記共通バッファ型ＡＴＭスイッチ１０２を動作させる。   When each signal and data input by the mode setting signal 80 and the special mode setting data 81 are set by the microprocessor 200, setting according to the situation can be performed. In FIG. 36, cells input from the input ports 10, 11, and 12 are multiplexed and output to the output port 30, and cells input from the input port are output as they are to the output port 32 (straight line mode). The special setting data 81 is used to operate the common buffer ATM switch 102 so that the cells input from the input port 13 are separated from the output ports 31 and 33 and output.

図３７は図３６に示した実施例における共通バッファ型ＡＴＭスイッチ１０２の中のアドレス制御部およびアドレス管理部に属するアドレス制御部において、宛先情報を獲得する部分の構成例である。図３７（ａ）は入力ポート１０，１１に対するもので、図３７（ｂ）は入力ポート１２に対するもので、図３７（ｃ）は入力ポート１３に対するものである。（ａ），（ｂ），（ｃ）ともにアドレス制御部３０３１１として図２５（ｃ）を用いた構成例である。   FIG. 37 is a configuration example of a part for acquiring destination information in the address control unit belonging to the address control unit and the address management unit in the common buffer type ATM switch 102 in the embodiment shown in FIG. FIG. 37A is for the input ports 10 and 11, FIG. 37B is for the input port 12, and FIG. 37C is for the input port 13. (A), (b), and (c) are configuration examples using FIG. 25 (c) as the address control unit 30311.

（ａ）では、入力ポート１０，１１より入力されたセルはすべてポート番号＃０の出力ポート３０より出力されるため、前記特殊モード設定データ８１としてポート番号＃０に対応するビットマップ“１０００”が与えられ、前記特殊モード宛先情報レジスタ３０３１１ｅにセットされる。前記モード設定信号８０が前記特殊モードを設定されているため、セレクタ３０３１１ｃでは宛先情報としてビットマップ“１０００”が得られる。なお、前記モード設定信号８０が前記通常モードに設定されている場合にはルーティングタグを参照して、これが前記デコーダー３０３１１ｄにてビットマップに変換されて宛先情報として選ばれることになる。   In (a), since all the cells input from the input ports 10 and 11 are output from the output port 30 of the port number # 0, the bitmap “1000” corresponding to the port number # 0 is used as the special mode setting data 81. Is set in the special mode destination information register 30311e. Since the mode setting signal 80 is set to the special mode, the selector 30311c obtains the bitmap “1000” as the destination information. When the mode setting signal 80 is set to the normal mode, a routing tag is referred to and converted into a bitmap by the decoder 30311d and selected as destination information.

（ｂ）では、入力ポート１２により入力されたセルはポート番号＃２の出力ポート３２より出力されるため、前記特殊モード設定データ８１としてポート番号＃２に対応するビットマップ“００１０”が与えられ、前記特殊モード宛先情報レジスタ３０３１１ｅにセットされる。前記モード設定信号８０が前記特殊モードを設定されているため、セレクタ３０３１１ｃでは宛先情報としてビットマップ“００１０”が得られる。なお、前記モード設定信号８０が前記通常モードに設定されている場合にはルーティングタグを参照して、これが前記デコーター３０３１１ｄにてビットマップに変換されて宛先情報として選ばれることになる。   In (b), since the cell input from the input port 12 is output from the output port 32 of the port number # 2, the bitmap “0010” corresponding to the port number # 2 is given as the special mode setting data 81. Are set in the special mode destination information register 30311e. Since the mode setting signal 80 is set to the special mode, the selector 30311c obtains the bitmap “0010” as the destination information. When the mode setting signal 80 is set to the normal mode, a routing tag is referred to and converted into a bitmap by the decoder 30311d and selected as destination information.

（ｃ）は図２５（ｃ）に対し、以下のものを加えた構成をしている。前記特殊モード設定データ８１によって与えられる２つのデータを記憶する設定データ用レジスタ５００ａ，５００ｂと、これら２つのデータの中から１つのデータを選択するセレクタ５０２ｂと、前記ヘッダの情報２の中のＶＰＬ／ＶＣＩ値２ｂの値により前記セレクタ５０２ｂを切替えるためのセレクタ切替え信号を作るためのデコーダー５０１である。前記デコーダー５０１は何らかの形によりテーブル５０１１を有して、ＶＰＩ／ＶＣＩ値２ｂと出力ポートを１対１対応されて管理する。これらの構成要素は前記アドレス制御部３０３１１内に含まれてもよいし、前記マイクロプロセッサ２００とインタフェースとして新たに構成してもよい。 （ｃ）では、入力ポート１３より入力されたセルはポート番号＃１の出力ポート３１、ポート番号＃３の出力ポート３３の内、いずれかの出力ポートに出力される。このため、前記設定データ用レジスタ５００ａにはポート番号＃１に対応したビットマップ“０１００”、前記設定データ用レジスタ５００ｂにはポート番号＃３に対応したビットマップ“０００１”がそれぞれ設定される。セルの出力を管理する前記デコーダー５０１は、コネクション設定時に前記テーブル５０１１を設定してＶＰＩ／ＶＣＩ値と出力ポートを１対１対応させる。図３７の実施例では、ＶＰＩ／ＶＣＩ値ａ，ｄ，ｅ，ｆのセルは出力ポート３１へ出力され、ＶＰＩ／ＶＣＩ値ｂ，ｃのセルは出力ポート３３へ出力されるように設定がなされている。セルが入力ポート１３より入力されると、当該セルのＶＰＩ／ＶＣＩ値２ｄが前記デコーダー５０１に与えられて出力ポートが決定される。図３７の実施例では、ＶＰＩ／ＶＣＩ値がａであるセルが入力され、前記セレクタ５０２ａによりビットマップ“０１００”が選択され、これが前記特殊モート宛先情報レジスタ３０３１１ｅにセットされる。前記モード設定信号８０が前記特殊モードに設定されているため、セレクタ３０３１１ｃでは宛先情報としてビットマップ“０１００”が得られる。なお、前記モード設定信号８０が前記通常モードに設定されている場合にはルーティングタグを参照してこれが宛先情報として選ばれるが、図３７では入力されたセルのルーティングタグは“００”を示しているため、宛先情報としてビットマッブ“１０００”が得られることになる。   (C) has the structure which added the following with respect to FIG.25 (c). Setting data registers 500a and 500b for storing two data given by the special mode setting data 81, a selector 502b for selecting one of the two data, and a VPL in the header information 2 A decoder 501 for generating a selector switching signal for switching the selector 502b according to the value of / VCI value 2b. The decoder 501 has a table 5011 in some form, and manages the VPI / VCI value 2b and the output port in a one-to-one correspondence. These components may be included in the address control unit 30311 or may be newly configured as an interface with the microprocessor 200. In (c), the cell input from the input port 13 is output to one of the output port 31 of the port number # 1 and the output port 33 of the port number # 3. Therefore, a bitmap “0100” corresponding to port number # 1 is set in the setting data register 500a, and a bitmap “0001” corresponding to port number # 3 is set in the setting data register 500b. The decoder 501 that manages cell output sets the table 5011 at the time of connection setting, and associates VPI / VCI values with output ports on a one-to-one basis. In the embodiment of FIG. 37, the cells having the VPI / VCI values a, d, e, and f are output to the output port 31, and the cells having the VPI / VCI values b and c are output to the output port 33. ing. When a cell is input from the input port 13, the VPI / VCI value 2d of the cell is given to the decoder 501 to determine the output port. In the embodiment of FIG. 37, a cell having a VPI / VCI value a is input, and the selector 502a selects the bitmap “0100”, which is set in the special mote destination information register 30311e. Since the mode setting signal 80 is set to the special mode, the selector 30311c obtains the bitmap “0100” as the destination information. When the mode setting signal 80 is set to the normal mode, the routing tag is referred to and selected as the destination information. In FIG. 37, the input cell routing tag indicates “00”. Therefore, the bit map “1000” is obtained as the destination information.

図３８は、図３６に示した実施例における共通バッファ型ＡＴＭスイッチ１０２の中のアドレス制御部およびアドレス管理部に属するアドレス制御部において宛先情報を獲得する部分の構成例で、図３７と異なる実施例である。図３８（ａは入力ポート１０，１１に対するもので、図３８（ｂ）は入力ポート１２に対するもので、図３８（ｃ）は入力ポート１３に対するものである。（ａ），（ｂ）（ｃ）ともに前記アドレス制御部３０３１１として図３５と同じ構成を用いた例である。   FIG. 38 is a configuration example of a part for acquiring destination information in the address control unit belonging to the address control unit and the address management unit in the common buffer type ATM switch 102 in the embodiment shown in FIG. It is an example. 38 (a is for the input ports 10 and 11, FIG. 38 (b) is for the input port 12, and FIG. 38 (c) is for the input port 13. (a), (b) (c Both are examples using the same configuration as that of FIG. 35 as the address control unit 30311.

（ａ）では、入力ポート１０，１１より入力されたセルはすべてポート番号＃０の出力ポート３０より出力されるため、前記特殊設定データ８１としてポート番号＃０に対応するビットマップ“１０００”が与えられ、特殊モード宛先情報レジスタ３０３１１ｅにセットされる。前記特殊モード詳細設定部８０１が前記ＡＴＭ多重化装置を実現するモードに設定されるため、前段のセレクタ３０３１１ｃは３０３１１ｅにセットされたデータを選択し、後段のセレクタ３０３１１ｃでは前記モード設定部８００が前記特殊モードに設定されるため、宛先情報としてビットマップ“１０００”が得られる。なお、前記モード設定部８００が前記通常モードに設定されている場合にはルーティングタグを参照し、これが前記デコーダー３０３１１ｄにてビットマップに変換されて宛先情報として選ばれることになる。   In (a), since all cells input from the input ports 10 and 11 are output from the output port 30 of the port number # 0, the bitmap “1000” corresponding to the port number # 0 is stored as the special setting data 81. And is set in the special mode destination information register 30311e. Since the special mode detail setting unit 801 is set to a mode for realizing the ATM multiplexing apparatus, the selector 30311c in the previous stage selects the data set in 30311e, and the mode setting unit 800 in the selector 30311c in the subsequent stage Since the special mode is set, the bitmap “1000” is obtained as the destination information. When the mode setting unit 800 is set to the normal mode, a routing tag is referred to, which is converted into a bitmap by the decoder 30311d and selected as destination information.

（ｂ）では、入力ポート１２より入力されたセルはポート番号＃２の出力ポート３２より出力されるため、前記特殊モード設定データ８１としてポート番号＃２に対応するビットマップ“００１０”が与えられ、前記特殊モード宛先情報レジスタ３０３１１ｅにセットされる。前記直進モードに設定されるため、前段のセレクタ３０３１１ｃは前記特殊モード詳細設定部８０１によって３０３１１ｅにセットされたデータを選択し、後段のセレクタ３０３１１ｃでは前記モード設定部８００が前記特殊モードに設定されるため、宛先情報としてビットマップ“００１０”が得られる。なお、前記モード設定部８００が前記通常モードに設定されている場合にはルーティングタグを参照して、これが前記デコーダー３０３１１ｄにてビットマップに変換されて宛先情報として選ばれることになる。   In (b), since the cell input from the input port 12 is output from the output port 32 of the port number # 2, the bitmap “0010” corresponding to the port number # 2 is given as the special mode setting data 81. Are set in the special mode destination information register 30311e. Since the straight mode is set, the preceding selector 30311c selects the data set in 30311e by the special mode detail setting unit 801, and the mode setting unit 800 is set to the special mode in the subsequent selector 30311c. Therefore, the bitmap “0010” is obtained as the destination information. When the mode setting unit 800 is set to the normal mode, a routing tag is referred to, which is converted into a bitmap by the decoder 30311d and selected as destination information.

（ｃ）では、入力ポート１３より入力されたセルはポート番号＃１の出力ポート３１、ポート番号＃３の出力ポート３３の中から、ルーティングタグに設定される情報を見て、いずれかの出力ポートに出力される。すなわち、前記特殊モード詳細設定部８０１が前記ＡＴＭ分離化装置を実現するモードを表しているため、当該セルのヘッダ部の情報内のルーティングタグ２ａをセットした前記通常モード用宛先情報レジスタ３０３１１ａのデータ“０１”を前記デコーダー３０１１ｄを介して利用する。これにより、前段のセレクタ３０３１１ｃで“０１００”を取り出し、さらに前記モード設定部８００により前記特殊モード設定されていることから、後段のセレクタ３０３１１ｃでは“０１００”が宛先情報として選択される。この結果、前記出力ポート３１より出力される。前記出力ポート３３からも同様にして出力される。このようにして、コネクション設定時に入力ポート１３より入力される各セルのルーティングタグを予めＶＰＩ／ＶＣＩと対応させて設定しておき、このルーティングタグを参照することによって前記出力ポート３１，３３のいずれかよりセルを出力させることができる。   In (c), the cell input from the input port 13 is output from either the output port 31 of the port number # 1 or the output port 33 of the port number # 3 by looking at the information set in the routing tag. Output to the port. That is, since the special mode detail setting unit 801 represents a mode for realizing the ATM demultiplexing device, the data in the normal mode destination information register 30311a in which the routing tag 2a in the information of the header portion of the cell is set. “01” is used through the decoder 3011d. As a result, “0100” is extracted by the selector 30311c in the preceding stage, and the special mode is set by the mode setting unit 800. Therefore, “0100” is selected as the destination information in the selector 30311c in the succeeding stage. As a result, it is output from the output port 31. The output is similarly performed from the output port 33. In this way, the routing tag of each cell input from the input port 13 at the time of connection setting is set in advance in association with the VPI / VCI, and any one of the output ports 31 and 33 is referred to by referring to this routing tag. Or more cells can be output.

図３８のように、ルーティングタグを設定することにより前記ＡＴＭ分離化装置を実現することの利点は、以下の様である。ＡＴＭスイッチの出力ポートを低速化して利用する目的で、前記ＡＴＭ分離化装置は用いられるため、前記ＡＴＭスイッチの入力ポート側のインタフェースにおいて、図３７の前記管理テーブル５０１１のようなテーブルを必ず持っていて、そこで前記ＡＴＭ分離化装置におけるＶＰＩ／ＶＣＩと出力ポートとの対応づけを行ない、前記ＡＴＭ分離化装置のためのルーティングタグを得ることが容易にできる。図３８ではこのテーブルと前記管理テーブル５０１１の両方を参照する必要があったが、図１７ではこのテーブルだけを参照すればよく、テーブル参照の手間が図３７に比べ半分で済むことになる。   As shown in FIG. 38, the advantage of realizing the ATM separating apparatus by setting a routing tag is as follows. Since the ATM demultiplexer is used for the purpose of using the output port of the ATM switch at a low speed, the interface on the input port side of the ATM switch always has a table such as the management table 5011 in FIG. Therefore, it is possible to easily obtain a routing tag for the ATM separating apparatus by associating the VPI / VCI with the output port in the ATM separating apparatus. In FIG. 38, it is necessary to refer to both this table and the management table 5011. However, in FIG. 17, it is only necessary to refer to this table, and the time for referring to the table is half that of FIG.

逆に、図３７に示した実施例は、図３８の実施例に比べ、前記ＡＴＭ分離化装置を実現するモードに際してルーティングタグを消費しない点と、前記特殊モード設定データ８１を利用することから前記プロセッサ２００によって柔軟に設定が可能である点が利点である。   On the contrary, the embodiment shown in FIG. 37 does not consume a routing tag in the mode for realizing the ATM demultiplexing device and uses the special mode setting data 81 as compared with the embodiment of FIG. The advantage is that the processor 200 can be set flexibly.

なお、図３７および図３８に示した実施例では、各入力ポートにおいて前記アドレス制御部３０３１１の構成を同一にしてきたが、異なる構成としてもよい。例えば、前記ＡＴＭ分離化装置の入力ポートとなる入力ポートの前記アドレス制御部は、前記特殊モード設定データ８１は利用しない構成、すなわち、図２５において前記通常モード用宛先情報レジスタ３０３１１ａおよび前記デコーダー３０３１１ｄだけからなる構成としてもよい。   In the embodiment shown in FIGS. 37 and 38, the configuration of the address control unit 30311 is the same in each input port, but it may be different. For example, the address control unit of the input port serving as the input port of the ATM demultiplexing device does not use the special mode setting data 81, that is, only the normal mode destination information register 30311a and the decoder 30311d in FIG. It is good also as composition which consists of.

図３６の実施例によると、１つの共通バッファ型ＡＴＭスイッチでＡＴＭ多重化装置（ＭＵＸ）、ＡＴＭ分離化装置（ＤＥＭＵＸ）および直進モードを同時に実現することが可能であり、その結果、共通バッファ型ＡＴＭスイッチの入力および出力ポートを１つも無駄にすることなく利用することができる。   According to the embodiment of FIG. 36, it is possible to simultaneously realize the ATM multiplexer (MUX), the ATM demultiplexer (DEMUX), and the straight-ahead mode with one common buffer type ATM switch. As a result, the common buffer type The input and output ports of the ATM switch can be used without wasting them.

以上に述べたように前記マイクロプロセッサ２００により前記特殊モード設定データ８１のデータを設定するようにすると、共通バッファ型ＡＴＭスイッチを柔軟に設定して利用することが可能である。すなわち、ＡＴＭ多重化装置として利用したり、ＡＴＭ分離化装置として利用したり、直進モードと設定された場合はバッファとして利用できる。また、前記特殊モード設定データ８１の設定によっては、図３３および図３６に示した実施例のように、ＡＴＭ多重化装置、ＡＴＭ分離化装置、バッファを同時に存在させる構成をとることができ、さらに、これらのＡＴＭ多重化装置やＡＴＭ分離化装置の規模を柔軟に変更することが可能である。   As described above, when the microprocessor 200 sets the data of the special mode setting data 81, it is possible to flexibly set and use the common buffer type ATM switch. That is, it can be used as a buffer when used as an ATM multiplexing device, used as an ATM demultiplexing device, or set to the straight-ahead mode. Further, depending on the setting of the special mode setting data 81, it is possible to adopt a configuration in which an ATM multiplexer, an ATM demultiplexer, and a buffer exist simultaneously, as in the embodiment shown in FIGS. The scales of these ATM multiplexers and ATM demultiplexers can be flexibly changed.

上記した第２の実施形態によれば、共通バッファ型ＡＴＭスイッチに複数の動作モードを設けてその内の１つに直進モードを用意し、この直進モードを利用することにより、同一の共通バッファ型ＡＴＭスイッチをさらに１つ用意するだけで、共通バッファ型ＡＴＭスイッチのバッファ容量の拡張が容易に行なえるようにすることが可能となる。   According to the second embodiment described above, the common buffer type ATM switch is provided with a plurality of operation modes, and one of them is provided with a straight running mode. By using this straight running mode, the same common buffer type is provided. The buffer capacity of the common buffer type ATM switch can be easily expanded only by preparing one more ATM switch.

また、動作モードを複数設けると、直進モードを実現する以外にも、ＡＴＭ多重化装置を実現することやＡＴＭ分離化装置を実現すること、あるいは、これらのすべてを１つの共通バッファ型ＡＴＭスイッチ内に同時に実現することが可能である。   If a plurality of operation modes are provided, in addition to realizing the straight-ahead mode, an ATM multiplexing device or an ATM demultiplexing device can be realized, or all of these can be implemented in one common buffer type ATM switch. Can be realized simultaneously.

以下に本発明の第３の実施形態について説明する。   The third embodiment of the present invention will be described below.

まず、第３の実施形態におけるｍ入力ｎ出力共通バッファ型ＡＴＭ交換機について説明する。   First, an m-input n-output common buffer type ATM switch according to the third embodiment will be described.

まず、第１に、動的しきい値設定部より、各内部論理キューｉ（１≦ｉ≦ｎ）ごとのバッファ内セル数のしきい値Ｋi を、現在の、または予測される、または要求される呼設定に関する情報に基づいて動的に設定する。また、各内部論理キューｉ宛の現在のバッファ内セル数Ｑi をバッファ内セル数カウント部によりカウントしておき、出力ポートｉ宛のセルがスイッチに到着したとき、Ｑi ≧Ｋiである場合にはセル入力規制部により到着セルの共通バッファへの入力を規制する。   First, the threshold value Ki for the number of cells in the buffer for each internal logical queue i (1 ≦ i ≦ n) is first or predicted or requested by the dynamic threshold setting unit. It is set dynamically based on information regarding call setup. In addition, when the number of cells in the buffer Qi addressed to each internal logical queue i is counted by the cell count counter in the buffer and the cell addressed to the output port i arrives at the switch, if Qi ≧ Ki. The cell input restriction unit restricts the input of the arrival cell to the common buffer.

第２に、動的しきい値設定部は、各内部論理キューｉ宛のバッファ内セル数のしきい値Ｋi を、しきい値の和ＫS ＝Ｋ1 ＋Ｋ2 ＋…＋Ｋn が共通バッファサイズＫ以下となるような値に設定する。   Second, the dynamic threshold value setting unit sets the threshold value Ki for the number of cells in the buffer addressed to each internal logical queue i so that the sum of threshold values KS = K1 + K2 +... + Kn is less than the common buffer size K. Set to a value that

第１の方式により、現在の、または一定期間観測した、または要求される呼設定に関する情報に基づいて内部論理キュー毎に異なるキュー長の上限値を柔軟に設定できるため、出力ポート間で呼の到着が不均一な場合にもスイッチのバッファリソースを効率的に使用することが可能となる。   According to the first method, an upper limit value of a different queue length can be flexibly set for each internal logical queue based on information on the call setting that is observed or required for a certain period of time or is required. Even when the arrival is uneven, the buffer resources of the switch can be used efficiently.

また、第２の方式により、出力バッファ型のスイッチと等価になるため、従来の出力バッファに対するセル廃棄計算手法を用いて高精度で安全側にセル廃棄率を見積もることができる。また、従来の方式と同様に遅延についてもキュー長で上限を抑えることができる。さらに、しきい値を動的に変えることにより、呼レベルでのバッファの共有化効果が期待でき、収容可能な呼の本数を出力バッファ型スイッチより通常の場合には多く、最悪の場合でも出力バッファ型スイッチと同じにすることができる。   Further, since the second method is equivalent to an output buffer type switch, the cell discard rate can be estimated on the safe side with high accuracy by using a cell discard calculation method for a conventional output buffer. Similarly to the conventional method, the upper limit of the delay can be suppressed by the queue length. In addition, by dynamically changing the threshold value, buffer sharing effects at the call level can be expected, and the number of calls that can be accommodated is more in the normal case than the output buffer type switch, and even in the worst case, the output is possible. Can be the same as a buffered switch.

以下に第３の実施形態のハードウェア構成について述べる。   The hardware configuration of the third embodiment will be described below.

図４０は、本発明におけるｍ入力ｎ出力共通バッファ型ＡＴＭスイッチの基本構成を示している。なお、通常、ｍ＝ｎである。   FIG. 40 shows a basic configuration of an m-input n-output common buffer type ATM switch according to the present invention. Normally, m = n.

図４０において、９１１はスイッチ、９０５は共有バッファメモリ、９００はマルチプレクサ、９０１はデマルチプレクサ、９０９は共有バッファメモリ管理部、９１２はセル入力規制部、９０６はアドレス管理用キュー、９０７はバッファ内セル数カウント部、９０８はしきい値保持部、９１０は動的しきい値設定部、９１５，９１４，９１３はセル入力ポート、９０２，９０３，９０４はセル出力ポートを表す。   In FIG. 40, 911 is a switch, 905 is a shared buffer memory, 900 is a multiplexer, 901 is a demultiplexer, 909 is a shared buffer memory management unit, 912 is a cell input restriction unit, 906 is an address management queue, and 907 is a cell in the buffer. Numeral 908 represents a threshold value holding unit, 910 represents a dynamic threshold value setting unit, 915, 914 and 913 represent cell input ports, and 902, 903 and 904 represent cell output ports.

スイッチ９１１はスイッチの入力ポート９１５，９１４，９１３に到着したセルをポート速度のｍ倍速で動作する時分割マルチプレクサで多重して共有バッファメモリに一旦蓄積した後、ポート速度のｎ倍速で動作する時分割デマルチプレクサで宛先出力ポート９０２，９０３，９０４に分離出力する。   The switch 911 multiplexes the cells arriving at the input ports 915, 914, and 913 of the switch with a time division multiplexer operating at m times the port speed and temporarily stores them in the shared buffer memory, and then operates at the n times speed of the port speed. The output is separated and output to the destination output ports 902, 903 and 904 by the division demultiplexer.

共有バッファメモリ管理部９０９は、共通バッファメモリ９０５に蓄積されるセルのメモリ内アドレスを内部論理キュー対応のＦＩＦＯキューで管理する。   The shared buffer memory management unit 909 manages the in-memory addresses of the cells stored in the common buffer memory 905 using a FIFO queue corresponding to the internal logical queue.

内部論理キューは、通常、出力ポート毎に存在するが、ＶＰ（ＶｉｒｔｕａｌＰａｔｈ）あるいはＶＣ（Ｖｉｒｔｕａｌ Ｃｈａｎｎｅｌ）毎に存在する場合もある。   The internal logical queue usually exists for each output port, but may exist for each VP (Virtual Path) or VC (Virtual Channel).

また、内部論理キューを階層的に設け、各階層の内部論理キュー対応に動的に設定可能なしきい値を設けることも可能である。この場合には、例えば、ＱＯＳクラス対応に内部論理キューを設け、さらに、各ＱＯＳクラス毎の論理キューを出力ポート毎の内部論理キューに分割して使用し、ＱＯＳクラス別内部論理キュー、および、各ＱＯＳクラス別内部論理キュー内の出力ポート別内部論理キューに対して異なるしきい値を設けることができる。   It is also possible to provide internal logical queues hierarchically and to provide thresholds that can be dynamically set corresponding to the internal logical queues of each hierarchy. In this case, for example, an internal logical queue corresponding to the QOS class is provided, and further, the logical queue for each QOS class is divided into the internal logical queue for each output port, and the internal logical queue for each QOS class is used. Different thresholds can be set for the internal logical queues by output ports in the internal logical queues by QOS class.

さらに、各内部論理キューに対して、動的に設定可能なしきい値を複数個設けることも可能である。これは、例えば、ある内部論理キューに低優先セル用のしきい値と、高優先セル用の２個のしきい値を設け、内部論理キューのキュー長が低優先セル用のしきい値以上となった場合には低優先セルの入力を規制し、さらに、高優先セル用のしきい値以上となった場合には低優先セル、高優先セル両方の入力を規制する、といった優先制御を行なう場合に有効である。本発明は、どのように内部論理キューを構成する場合においても有効である。   Furthermore, a plurality of threshold values that can be dynamically set can be provided for each internal logical queue. For example, a threshold value for a low priority cell and two threshold values for a high priority cell are provided in an internal logical queue, and the queue length of the internal logical queue is equal to or greater than the threshold value for a low priority cell. Priority control such as restricting the input of low-priority cells when it becomes, and restricting the input of both low-priority cells and high-priority cells when it exceeds the threshold for high-priority cells. It is effective when performing. The present invention is effective even when the internal logical queue is configured.

共有バッファメモリ管理部９０９は、共有バッファメモリに接続するアドレス出力用データ線（Ａｄｄｒ），ｒｅａｄ信号線（Ｒ），ｗｒｉｔｅ信号線（Ｗ）を用いて、１セル周期名に最大ｍ個のセルを共有バッファへ書き込み、最大ｎ個のセルを共有バッファメモリから取り出すことによりセルを所望の出力ポート９０２，９０３，９０４のうち少なくとも１つの出力ポートに交換出力する。   The shared buffer memory management unit 909 uses the address output data line (Addr), read signal line (R), and write signal line (W) connected to the shared buffer memory to provide a maximum of m cells in one cell cycle name. Are written to the shared buffer, and a maximum of n cells are taken out from the shared buffer memory, so that the cells are exchanged and output to at least one of the desired output ports 902, 903, and 904.

また、共有バッファメモリ管理部９０９はＣＰＵ処理により実現してもよい。動的しきい値設定部９１０は、信号線ｉ，Ｋi およびｗｒｉｔｅ信号線Ｗを用いて、しきい値保持部９０８が保持する内部論理キューｉに対するバッファ内セル数のしきい値Ｋi を、現在の、または一定期間観測した、または要求される呼設定に関する情報に基づいて動的に設定する。   Further, the shared buffer memory management unit 909 may be realized by CPU processing. The dynamic threshold setting unit 910 uses the signal lines i, Ki and the write signal line W to set the threshold value Ki of the number of cells in the buffer for the internal logical queue i held by the threshold holding unit 908 to the current value. Or dynamically based on information about call settings observed or required for a certain period of time.

動的しきい値設定部９１０の基本ハードウェア構成を図４１に示す。図４１において、９３０はプロセッサ、９３１はメモリ、９３２は入出力インターフェース、９３３はバスである。動的しきい値設定部９１０は、しきい値を計算し、入出力インターフェース９３２を通じてしきい値を外部に出力するソフトウェアをメモリ９３１内に有する。入出力インターフェース９３２には、外部からの呼処理用シグナリングセル、ＯＡＭセル、セル廃棄イベント等の統計情報が入力可能であり、また、磁気ディスクなどの２次記憶装置も接続可能である。   The basic hardware configuration of the dynamic threshold setting unit 910 is shown in FIG. In FIG. 41, 930 is a processor, 931 is a memory, 932 is an input / output interface, and 933 is a bus. The dynamic threshold setting unit 910 has software in the memory 931 that calculates the threshold and outputs the threshold to the outside through the input / output interface 932. Statistical information such as call processing signaling cells, OAM cells, and cell discard events from the outside can be input to the input / output interface 932, and a secondary storage device such as a magnetic disk can also be connected.

しきい値保持部９０８は、内部論理キューの数に等しい個数のレジスタから構成され、各レジスタに内部論理キュー対応のバッファ内セル数のしきい値を保持する。しきい値保持部９０８に内部論理キューｉに対するしきい値Ｋi を書き込む場合には、動的しきい値設定部９１０からの信号線ｉ、Ｋi およびｗｒｉｔｅ信号線Ｗを用い、しきい値保持部９０８から内部論理キューｉに対するしきい値Ｋi を読み込む場合には、セル入力規制部９１２からの信号線ｉ、Ｋi およびｒｅａｄ信号線Ｒを用いる。   The threshold holding unit 908 includes a number of registers equal to the number of internal logical queues, and holds a threshold of the number of cells in the buffer corresponding to the internal logical queue in each register. When the threshold value Ki for the internal logical queue i is written to the threshold value holding unit 908, the signal line i, Ki and the write signal line W from the dynamic threshold value setting unit 910 are used, and the threshold value holding unit When the threshold value Ki for the internal logical queue i is read from 908, the signal lines i and Ki and the read signal line R from the cell input restriction unit 912 are used.

バッファ内セル数カウント部９０７は、スイッチの各内部論理キューｉ宛の現在のバッファ内セル数Ｑi をカウントする内部論理キューの数に等しい個数のアップダウンカウンタから構成される。セルが内部論理キューに蓄積される場合にはその内部論理キューに対するカウンタ値がインクリメントされ、セルが内部論理キューから取り出される場合にはその内部論理キューに対するカウンタ値がデクリメントされる。   The in-buffer cell number counting unit 907 is composed of up / down counters equal in number to the number of internal logical queues for counting the current number of cells in buffer Qi addressed to each internal logical queue i of the switch. The counter value for the internal logical queue is incremented when the cell is stored in the internal logical queue, and the counter value for the internal logical queue is decremented when the cell is removed from the internal logical queue.

また、しきい値保持部９０８が内部論理キューｉに対してしきい値Ｋi を設定する際、内部論理キューｉのバッファ内セル数Ｑi がＫi 以下になるまでレジスタへのしきい値Ｋi の書き込みを行わない構成も可能である。この場合には、しきい値保持部９０８には各内部論理キューのバッファ内セル数Ｑi を入力する手段と、動的しきい値設定手段９１０からの設定要求しきい値Ｋi を一時的に保持するバッファと、Ｑi とＫi の値を比較する手段とが別に必要となる。   Further, when the threshold value holding unit 908 sets the threshold value Ki for the internal logical queue i, the threshold value Ki is written to the register until the number Qi of cells in the buffer of the internal logical queue i becomes Ki or less. A configuration without performing the above is also possible. In this case, the threshold value holding unit 908 temporarily stores the number Qi of cells in the buffer of each internal logical queue and the setting request threshold value Ki from the dynamic threshold value setting means 910. Separate buffers and means for comparing the values of Qi and Ki are required.

バッファ内セル数カウント部９０７から内部論理キューｉに対する現在のバッファ内セル数Ｑi を読み込む時には、セル入力規制部９１２からの信号線ｉ，Ｑi およびｒｅａｄ信号線Ｒを用いる。   When reading the current buffer cell number Qi for the internal logical queue i from the buffer cell number counting unit 907, the signal lines i and Qi and the read signal line R from the cell input restriction unit 912 are used.

バッファ内セル数カウント部９０７が保持する現在のバッファ内セル数Ｑi をインクリメントする時には、アドレス管理用キュー９０６からの信号線ｉおよびＩｎｃｒを用いる。信号線Ｉｎｃｒは、共有バッファメモリにセルが入力されたときにｅｎａｂｌｅとなるようにする。   When incrementing the current buffer cell count Qi held by the buffer cell count module 907, the signal line i and Incr from the address management queue 906 are used. The signal line Incr is enabled when a cell is input to the shared buffer memory.

バッファ内セル数カウント部９０７が保持する現在のバッファ内セル数Ｑi をデクリメントする時には、アドレス管理用キュー９０６からの信号線ｉおよびＤｅｃｒを用いる。信号線Ｄｅｃｒは、共有バッファメモリ９０５からセルが出力されたときにｅｎａｂｌｅとなるようにする。   When decrementing the current buffer cell count Qi held by the buffer cell count module 907, the signal line i and Decr from the address management queue 906 are used. The signal line Decr is enabled when a cell is output from the shared buffer memory 905.

セル入力規制部９１２は、マルチプレクサ９００から信号線Ｔによりタイミング信号とともに信号線Ｃｅｌｌにより入力されたセルのルーチングタグを検索して得られたセルの宛先内部論理キュー番号を信号線ｉに出力するとともに、ｒｅａｄ信号線Ｒをｅｎａｂｌｅとして、指定された内部論理キューに対するしきい値Ｋi を信号線Ｋi から、バッファ内セル数値Ｑi を信号線Ｑi からそれぞれ入力する。   The cell input restricting unit 912 outputs the destination internal logical queue number of the cell obtained by searching the routing tag of the cell input through the signal line Cell together with the timing signal from the multiplexer 900 through the signal line T to the signal line i. , The read signal line R is enabled, the threshold value Ki for the designated internal logical queue is input from the signal line Ki, and the buffer cell value Qi is input from the signal line Qi.

次に、得られたＱi とＫi の値を比較し、Ｑi ≧Ｋi のときにセルの入力規制を行うが、セルの入力規制に関して以下の２つの方式がある。   Next, the values of Qi and Ki obtained are compared, and cell input restriction is performed when Qi ≧ Ki. There are the following two methods for cell input restriction.

第１に、Ｑi ＜Ｋi のときにのみに、セル入力規制部９１２はアドレス管理用キューに接続するＷ信号線をｅｎａｂｌｅにする方式である。これにより、内部論理キューにしきい値を越える数のセルが蓄積されなくなる。図４０は第１の方式をとった場合のスイッチ構成である。   First, the cell input restricting unit 912 enables the W signal line connected to the address management queue only when Qi <Ki. As a result, the number of cells exceeding the threshold value are not accumulated in the internal logical queue. FIG. 40 shows a switch configuration when the first method is adopted.

第２に、Ｑi ≧Ｋi のときに、セル入力ポートに対して、内部論理キューｉに蓄積されるべきセルの送出を一時的に止めさせるためのフロー制御信号を送出する方式である。この場合には、フロー制御手段およびフロー制御のための信号線が共有バッファメモリ管理手段９０９に必要となる。図４２は第２の方式をとった場合のスイッチ構成である。図４２において、９４１はフロー制御信号線である。この場合には、デマルチプレクサ９０１からのタイミング信号Ｔが、アドレス管理用キュー９０６と、バッファ内セル数カウント部９０７のｒｅａｄ ｅｎａｂｌｅ入力と、しきい値保持部９０８のｒｅａｄ ｅｎａｂｌｅ入力とに出力される。また、アドレス管理用キュー９０６からのｄｅｃｒ信号は、バッファ内セル数カウント部９０７と、セル入力規制部９４０のＴｆ信号線に入力され、このときセル入力規制部９４０において、セルが送出される内部論理キューｉに対してフロー制御信号の更新が行なわれ、その結果、フロー制御信号線９４１からの出力のうち、内部論理キューｉに対応する部分の出力が変化する。セル入力ポートでは、入力されたフロー制御信号をもとに、送出を止められていない内部論理キュー宛のセルを選択してスイッチに出力する。   Second, when Qi ≧ Ki, a flow control signal is sent to the cell input port to temporarily stop sending cells to be stored in the internal logical queue i. In this case, a flow control means and a signal line for flow control are required for the shared buffer memory management means 909. FIG. 42 shows a switch configuration when the second method is adopted. In FIG. 42, 941 is a flow control signal line. In this case, the timing signal T from the demultiplexer 901 is output to the address management queue 906, the read enable input of the buffer cell count unit 907, and the read enable input of the threshold value holding unit 908. . Also, the decr signal from the address management queue 906 is input to the buffer cell number count unit 907 and the Tf signal line of the cell input restriction unit 940. At this time, the cell input restriction unit 940 transmits the cell. The flow control signal is updated for the logical queue i, and as a result, the output of the portion corresponding to the internal logical queue i in the output from the flow control signal line 941 changes. In the cell input port, based on the input flow control signal, a cell addressed to the internal logical queue that is not stopped is selected and output to the switch.

また、第１および第２の方式は両方同時に実装することも可能である。   Also, both the first and second schemes can be implemented simultaneously.

次に、第１のセル入力規制方式をとった場合のセル入力規制部９１２の構成図を図４３に示す。   Next, FIG. 43 shows a configuration diagram of the cell input restriction unit 912 when the first cell input restriction method is adopted.

図４３において、９２０は内部論理キュー検索部（出力ポート検索部）、９２１は比較器である。セル入力規制部９１２は信号線Ｔからのタイミング信号とともに信号線Ｃｅｌｌにより入力されたセルのルーチングタグが入力されると、その内容から宛先の内部論理キュー番号を検索し、その値を信号線ｉに出力するとともに、外部信号線Ｒと、比較器９２１に接続された信号線Ｈｏｌｄをｅｎａｂｌｅにする。   In FIG. 43, reference numeral 920 denotes an internal logical queue search unit (output port search unit), and 921 denotes a comparator. When the cell input restricting unit 912 receives the routing tag of the cell input through the signal line Cell together with the timing signal from the signal line T, the cell input restricting unit 912 searches the destination internal logical queue number from the content and determines the value as the signal line i And the external signal line R and the signal line Hold connected to the comparator 921 are enabled.

次に、外部からの信号線Ｋi ，Ｑi から比較器９２１に指定された内部論理キュー対応のしきい値と現在のバッファ内セル数が入力され、比較結果を信号線Ｒｅｓｕｌｔから外部信号線Ｗに出力する。また、比較器９２１から内部論理キュー検索部９２０に対してＲｅｓｅｔ信号を出力する。内部論理キュー検索部９２０では、Ｒｅｓｅｔ信号入力の結果、内部論理キュー検索部９２０のＨｏｌｄ信号線の出力がｄｉｓａｂｌｅとなる。   Next, the threshold value corresponding to the internal logical queue specified in the comparator 921 and the current number of cells in the buffer are input from the external signal lines Ki and Qi, and the comparison result is transferred from the signal line Result to the external signal line W. Output. Further, a Reset signal is output from the comparator 921 to the internal logical queue search unit 920. In the internal logical queue search unit 920, as a result of the Reset signal input, the output of the Hold signal line of the internal logical queue search unit 920 becomes disabled.

アドレス管理用キュー９０６は、セル入力規制部９１２から信号線Ｗからのｗｒｉｔｅ信号とともに信号線ｉにより内部論理キュー番号を受けとると、指定された内部論理キューに対応するアドレスキューの最後尾に未使用の共有バッファメモリアドレスを追加する。またこのアドレスは信号線Ｗからのｗｒｉｔｅ信号とともに信号線Ａｄｄｒにも出力され、共有バッファメモリ９０５の入力データ線に乗っているセルの内容が共有バッファメモリ９０５のこのアドレスに書き込まれる。また、このときＩｎｃｒ信号線をｅｎａｂｌｅにする。   When the internal logical queue number is received by the signal line i together with the write signal from the signal line W from the cell input restriction unit 912, the address management queue 906 is unused at the end of the address queue corresponding to the designated internal logical queue. Add the shared buffer memory address. This address is also output to the signal line Addr together with the write signal from the signal line W, and the contents of the cell on the input data line of the shared buffer memory 905 are written to this address of the shared buffer memory 905. At this time, the Incr signal line is set to enable.

次に、第２のセル入力規制方式をとった場合のセル入力規制部９４０の構成図を図４４に示す。   Next, FIG. 44 shows a configuration diagram of the cell input restriction unit 940 when the second cell input restriction method is adopted.

図４４において、９５０は比較器、９５１はデコーダである。出力ポート検索部９２０と比較器９２１は図４３と同じ動作となる。比較器９５０は、外部信号線Ｋi 、Ｑi からそれぞれ、内部論理キューのしきい値Ｋi 、Ｑi が、外部信号線Ｔｆからフロー制御信号変更のタイミングが入力されると、Ｋi の値とＱi の値とを比較し、比較結果を信号線Ｒｅｓｕｌｔを用いてデコーダ９５１に出力する。デコーダ９５１は、外部信号線Ｔｆからのタイミング信号を受信すると、比較器９５０からのＲｅｓｕｌｔ信号、外部信号線ｉから内部論理キュー番号ｉとから、フロー制御信号線ｆi に対してＲｅｓｕｌｔ信号を出力しＨｏｌｄする。このようにして、内部論理キューｉに対するセルの送出が起こった時にフロー信号を更新する。   In FIG. 44, reference numeral 950 denotes a comparator, and reference numeral 951 denotes a decoder. The output port search unit 920 and the comparator 921 perform the same operation as in FIG. When the comparator 950 receives the threshold values Ki and Qi of the internal logic queue from the external signal lines Ki and Qi, respectively, and the timing of changing the flow control signal from the external signal line Tf, the value of Ki and the value of Qi are input. And the comparison result is output to the decoder 951 using the signal line Result. When the decoder 951 receives the timing signal from the external signal line Tf, the decoder 951 outputs a Result signal to the flow control signal line fi from the Result signal from the comparator 950 and from the external signal line i to the internal logical queue number i. Hold. In this way, the flow signal is updated when a cell is sent to the internal logical queue i.

このようにして、最大ｍ個のセルの入力を行なった後、アドレス管理キュー９０６は、デマルチプレクサ９０１から信号線Ｔによりタイミング信号を受けとると、現在の内部論理キューに対応するアドレスキューの先頭からアドレスを１個取りだす。このアドレスは信号線Ｒからのｒｅａｄ信号とともに信号線Ａｄｄｒに出力され、共有バッファメモリ９０５の指定されたアドレスからセルが読み出されてデマルチプレクサ９０１により現在の出力ポートに出力される。このとき、現在の内部論理キュー番号を信号線ｉに出力し、Ｄｅｃｒ信号線をｅｎａｂｌｅにする。デマルチプレクサ９０１からのタイミング信号はｎ回送出され、この間に各出力ポートから１個ずつセルを出力する。なお、内部論理キューが出力ポート単位に設けられていない場合には、各出力ポートに対して現在の内部論理キューを選択するスケジューラが必要となる。   In this way, after inputting up to m cells, the address management queue 906 receives the timing signal from the demultiplexer 901 via the signal line T, and starts from the head of the address queue corresponding to the current internal logical queue. Take one address. This address is output to the signal line Addr together with the read signal from the signal line R, and the cell is read from the designated address in the shared buffer memory 905 and output to the current output port by the demultiplexer 901. At this time, the current internal logical queue number is output to the signal line i, and the Decr signal line is set to enable. The timing signal from the demultiplexer 901 is sent n times, and one cell is output from each output port during this time. If an internal logical queue is not provided for each output port, a scheduler that selects the current internal logical queue for each output port is required.

次に、動的しきい値設定部９１０における、内部論理キュー対応のバッファ内セル数のしきい値設定方法について述べる。   Next, a threshold setting method for the number of cells in the buffer corresponding to the internal logical queue in the dynamic threshold setting unit 910 will be described.

まず、しきい値設定時に用いる情報について述べる。   First, information used when setting a threshold value will be described.

動的しきい値設定部９１０がしきい値を設定する場合に用いる呼設定に関する情報の一例として、呼あるいは呼種毎のトラヒック特性に関するパラメータや呼あるいは呼種毎に要求されるセル廃棄率やセル遅延時間、あるいは呼損率に関する通信品質、現在の、あるいは一定期間観測した呼種毎の接続本数や呼量などが挙げられる。   Examples of information relating to call settings used when the dynamic threshold setting unit 910 sets thresholds include parameters relating to traffic characteristics for each call or call type, cell discard rate required for each call or call type, The communication quality related to the cell delay time or the call loss rate, the number of connections or the call volume for each call type observed at the present time or for a certain period, and the like.

また、ＡＢＲサーブスクラスやＵＢＲサービスクラスのように遅延に関するＱＯＳがなく、スループットを保証するようなトラヒックに対しては、各内部論理キューにｉに対する目標スループットγi の値も動的しきい値設定部９１０がしきい値を設定する際の情報として用いられる。この場合には、しきい値Ｋi は、次のようになる。

Figure 2005328578
と設定することにより、目標スループットで重みづけされたしきい値設定が可能となる。ここで、Ｋb はＡＢＲ／ＵＢＲクラスに対して割り当てられる共通バッファサイズである。 For traffic that does not have a QOS related to delay as in the ABR services class and UBR service class and guarantees the throughput, the value of the target throughput γi for i in each internal logical queue is also a dynamic threshold setting unit. 910 is used as information when setting a threshold value. In this case, the threshold value Ki is as follows.
Figure 2005328578
 With this setting, it is possible to set a threshold value weighted by the target throughput. Here, Kb is a common buffer size allocated to the ABR / UBR class.

なお、動的しきい値設定部９１０がしきい値を設定する場合には、これらの呼設定に関する情報のうち、現在の情報に基づいてしきい値を設定する方式、または、一定期間観測した情報に基づいてしきい値を設定する方式、あるいはあらかじめ定められた要求値に関する情報に基づいてしきい値を設定する方式、さらに、これら３つの方式の２つ以上を組み合わせてしきい値を設定する方式がある。   In addition, when the dynamic threshold setting unit 910 sets a threshold, a method for setting the threshold based on the current information among the information on the call setting, or observation for a certain period of time A method for setting a threshold value based on information, a method for setting a threshold value based on information on a predetermined required value, and a threshold value by combining two or more of these three methods There is a method to do.

次に、動的しきい値設定部９１０が現在の呼設定に関する情報を用いてしきい値を設定する方式の具体例を示す。   Next, a specific example of a method in which the dynamic threshold setting unit 910 sets a threshold using information related to the current call setting will be described.

この方式では、各出力ポートｉ対応のバッファ内セル数のしきい値Ｋi の更新を、スイッチの出力ポートｉを通る呼が発生する時、あるいはスイッチの内部論理キューｉを通る呼が終了する時のいずれかの場合に行なう。   In this method, the threshold value Ki of the number of cells in the buffer corresponding to each output port i is updated when a call passing through the output port i of the switch occurs or when a call passing through the internal logical queue i of the switch ends. Perform in either case.

また、ここで扱う呼はＰＶＣ（Ｐｅｒｍａｎｅｎｔ ＶＣ），ＳＶＣ（Ｓｗｉｔｃｈｅｄ ＶＣ），ＶＰのいずれでもよい。通常、交換機は呼の接続／切断処理を行なう呼処理手段を備えているが、現在の呼設定に関する情報を用いてしきい値を設定する場合には、動的しきい値設定部９１０は呼処理手段の中に含まれる構成でもよい。   The call handled here may be any of PVC (Permanent VC), SVC (Switched VC), and VP. Normally, an exchange includes call processing means for performing call connection / disconnection processing. However, when a threshold value is set using information relating to the current call setting, the dynamic threshold value setting unit 910 is called A configuration included in the processing means may be used.

この場合に呼処理手段が行う呼受付制御アルゴリズムの例を図４５に示す。この例では、呼設定に関する情報として、呼種毎の要求セル廃棄率と最大セル遅延時間、および、内部論理キュー毎の現在の呼接続本数を用いる。呼種毎のトラヒックパラメータ、および、呼種毎の要求セル廃棄率、最大セル遅延時間は時間によって変化しないため、図４５においては、現在の呼設定に関する情報を現在の呼接続本数のベクトルＳ＝（Ｎi-1 Ｎi-2 ，…，Ｎi-L ）で表わしている。これを呼接続状態ベクトルと呼ぶ。ここでＬはスイッチで扱う呼種数である。   An example of the call admission control algorithm performed by the call processing means in this case is shown in FIG. In this example, the requested cell discard rate and maximum cell delay time for each call type, and the current number of call connections for each internal logical queue are used as information regarding call settings. Since the traffic parameters for each call type, the requested cell discard rate for each call type, and the maximum cell delay time do not change with time, in FIG. 45, information on the current call setting is represented as a vector S = (Ni-1 Ni-2,..., Ni-L). This is called a call connection state vector. Here, L is the number of call types handled by the switch.

動的しきい値設定部９１０は、あるいは呼接続状態ベクトルＳに対して、セル廃棄率に関する通信品質を保証可能な内部論理キューｉ宛のバッファ内セル数のしきい値Ｋ（Ｓ）を呼種ごとのトラヒックパラメータを用いて算出する手段をもつ。しきい値Ｋ（Ｓ）の算出手段として、以下の２つの方式がある。   For the call connection state vector S, the dynamic threshold setting unit 910 calls the threshold value K (S) of the number of cells in the buffer addressed to the internal logical queue i that can guarantee the communication quality related to the cell discard rate. A means for calculating using the traffic parameters for each species is provided. There are the following two methods for calculating the threshold value K (S).

第１の方式は、各呼接続状態ベクトルＳに対して、セル廃棄率を満たすために必要なしきい値Ｋ（Ｓ）をあらかじめ算出してテーブル｛Ｋ（Ｓ）｝としてメモリに保持しておき、呼接続状態Ｓをインデックスとしたテーブル検索によりしきい値Ｋ（Ｓ）を得る方式である。テーブル｛Ｋ（Ｓ）｝を作成する際には、出力バッファ型のスイッチの解析またはシミュレーションもしくは観測によって得られた結果を用いる。   In the first method, for each call connection state vector S, a threshold value K (S) necessary to satisfy the cell discard rate is calculated in advance and stored in a memory as a table {K (S)}. The threshold value K (S) is obtained by a table search using the call connection state S as an index. When the table {K (S)} is created, a result obtained by analysis, simulation, or observation of an output buffer type switch is used.

Ｌ＝２の場合にテーブル｛Ｋ（Ｓ）｝を３次元的に表した模式図を図４６に示す。この方式は、しきい値の算出にかかる計算時間が呼処理に要する時間に比べて大きい場合に使用する。第２の方式は、しきい値Ｋ（Ｓ）をリアルタイムに計算する方式である。この方式は、Ｋ（Ｓ）の計算時間が呼処理に要する時間に比べて小さい場合に使用する。   A schematic diagram showing the table {K (S)} three-dimensionally in the case of L = 2 is shown in FIG. This method is used when the calculation time for calculating the threshold is longer than the time required for call processing. The second method is a method for calculating the threshold value K (S) in real time. This method is used when the calculation time of K (S) is shorter than the time required for call processing.

また、セル遅延に関する要求品質がある場合には、動的しきい値設定部９１０は、内部論理キューｉごとのセル遅延の上限値Ｄi 、および、スイッチの共有バッファメモリサイズＫの値を保持しておく。Ｄi が全出力ポートで等しい場合には内部論理キューごとにＤi を持っておく必要はない。また、セル遅延の要求品質が規定されない場合には、図４５において、Ｋi ≦Ｄi の比較は行わないようにするか、あるいは、Ｄi ＝Ｋとおく。   When there is a required quality related to the cell delay, the dynamic threshold setting unit 910 holds the upper limit value Di of the cell delay for each internal logical queue i and the value of the shared buffer memory size K of the switch. Keep it. If Di is equal for all output ports, it is not necessary to have Di for each internal logical queue. If the required quality of the cell delay is not defined, the comparison of Ki ≦ Di is not performed in FIG. 45, or Di = K.

内部論理キューｉにセルを蓄積する呼種ｊの呼の接続要求が発生した時、動的しきい値設定部９１０は、この呼を接続した場合の新しい呼接続状態ベクトルＳ′に対してしきい値Ｋ（Ｓ′）を求め、しきい値がＫ（Ｓ）からＫ（Ｓ′）に増加した場合の各内部論理キューに関するしきい値の総和がＫ以下のある値Ｋ′以下で、遅延に関する要求値が存在する場合にはしきい値Ｋ（Ｓ′）が遅延に関する要求値Ｄi 以下である場合に呼を接続するとともに内部論理キューｉに対するしきい値をＫ（Ｓ′）に設定する。なお、優先制御を行なう場合には、Ｋ−Ｋ′セル分の領域を低優先セル用に与え、全内部論理キューで共有して使用する。   When a call connection request of a call type j that stores cells in the internal logical queue i is generated, the dynamic threshold setting unit 910 performs a new call connection state vector S ′ when this call is connected. When the threshold value K (S ′) is obtained and the threshold value increases from K (S) to K (S ′), the sum of the threshold values for each internal logical queue is less than a certain value K ′ that is less than or equal to K. When there is a request value related to delay, if the threshold value K (S ') is less than or equal to the request value Di related to delay, the call is connected and the threshold value for the internal logical queue i is set to K (S'). To do. When priority control is performed, an area corresponding to KK 'cells is provided for low priority cells, and is shared by all internal logical queues.

一方、内部論理キューｉにセルを蓄積する呼種ｊの呼の切断要求が発生した時は、この呼を切断した場合の新しい呼接続状態ベクトルＳ′に対してしきい値Ｋ（Ｓ′）を求め、内部論理キューｉに対するしきい値を無条件にＫ（Ｓ′）に設定する。   On the other hand, when a call disconnection request for a call type j that stores cells in the internal logical queue i is generated, a threshold value K (S ′) is applied to a new call connection state vector S ′ when the call is disconnected. And the threshold for the internal logical queue i is unconditionally set to K (S ′).

また、動的しきい値設定部９１０は、内部論理キューｉの状態がＳ＝（０，０，…，０）のとき、すなわち、内部論理キューｉに蓄積されるべきセルを送出する呼が存在しない場合には、Ｋ（Ｓ）＝０となるようにする。   The dynamic threshold setting unit 910 also sends a call for sending a cell to be stored in the internal logical queue i when the state of the internal logical queue i is S = (0, 0,..., 0). If it does not exist, K (S) = 0.

次に、動的しきい値設定部９１０が一定期間観測した呼設定に関する情報を用いてしきい値を設定する方式の具体例を示す。   Next, a specific example of a method for setting a threshold using information related to call setting observed by the dynamic threshold setting unit 910 for a certain period of time will be described.

この方式では、呼設定に関する情報として、呼種毎のトラヒック特性に関するパラメータ、呼種毎に要求されるセル廃棄率およびセル遅延時間、一定期間観測した内部論理キュー毎の呼種別の呼発生レートと呼接続時間とから計算される呼量を用いる。   In this method, as information regarding call settings, parameters regarding traffic characteristics for each call type, cell discard rate and cell delay time required for each call type, call generation rate for each call type for each internal logical queue observed for a certain period, and The call volume calculated from the call connection time is used.

次に、この方式における各内部論理キューｉ宛のバッファ内セル数のしきい値の決定方法としてＬａｇｒａｎｇｅの方法を用いた例を示す。   Next, an example in which the Lagrange method is used as a method for determining the threshold value of the number of cells in the buffer addressed to each internal logical queue i in this method will be described.

一定期間観測した内部論理キューｉに接続される呼種ｊの呼量をａi,j （ｅｒｌ），呼量の重みをｗi,j とし、呼量ベクトルをＡi ＝（ａi,1 ，ａi,2 ，…，ａi,L ），重みベクトルをＷi ＝（ｗi,1 ，ｗi,2 ，…，ｗi,L ），とする。呼種ごとの呼量の重みは、各呼種のトラヒックパラメータ、あるいは呼種の優先度をもとに決定する。 また、バッファ内セル数のしきい値のベクトルをＸ＝（Ｘ1 ，Ｘ2 ，…，Ｘn ）とする。   The call volume of the call type j connected to the internal logical queue i observed for a certain period is ai, j (erl), the call weight is wi, j, and the call volume vector is Ai = (ai, 1, ai, 2 ,..., Ai, L), and the weight vector is Wi = (wi, 1, wi, 2,..., Wi, L). The weight of the call volume for each call type is determined based on the traffic parameters of each call type or the priority of the call type. Also, let X = (X1, X2,..., Xn) be the threshold vector of the number of cells in the buffer.

呼量ベクトルＡi が与えられた時、関数ＰAi（Ｘi ）を、呼量ベクトルＡi に対し、しきい値がＸi のときのセル廃棄率とする。また、要求セル廃棄率をＰmax とする。また、関数ｒAi（Ｘi ）を以下のように定義する。

Figure 2005328578
When the call vector Ai is given, the function PAi (Xi) is set as the cell discard rate when the threshold is Xi with respect to the call vector Ai. The requested cell discard rate is Pmax. The function rAi (Xi) is defined as follows.
Figure 2005328578

ここで、Ｋはセル数で表される共有バッファメモリサイズであり、Ｋ′は定数である。スイッチで優先制御を行なう場合には、Ｋ−Ｋ′セル分を低優先セル用に与え、全内部論理キューで共有して使用する。   Here, K is a shared buffer memory size represented by the number of cells, and K ′ is a constant. When priority control is performed by the switch, KK 'cells are provided for low priority cells and are shared by all internal logical queues.

次に、Ｇ（Ｘ）＝Ｋ′（≦Ｋ）の条件の下で関数Ｈ（Ｘ）が最大となるようなしきい値ベクトルＸを以下のようにして求める。   Next, a threshold vector X that maximizes the function H (X) under the condition of G (X) = K ′ (≦ K) is obtained as follows.

関数Ｆ（Ｘ）を未定係数λを用いて以下のように定義する。

Figure 2005328578
となるように各Ｘi と係数λを決めると、そのときのＸでＨ（Ｘ）は最大となる。 The function F (X) is defined as follows using the undetermined coefficient λ.
Figure 2005328578
 When each Xi and the coefficient λ are determined so that H becomes X, H (X) becomes the maximum at X at that time.

このようにして求めたＸi と、各内部論理キュー単位に定められたセル遅延に関する上限値Ｄi とを用いて、動的しきい値設定部９１０は内部論理キューｉ宛のバッファ内セル数のしきい値Ｋi を以下の値に設定する。
Ｋi ＝min （Ｄi ，［Ｘi ］） （１６）
また、セル遅延に関する上限値が規定されない場合には、式（１６）においてＤi ＝Ｋとおくか、あるいは、Ｋi ＝［Ｘi ］とする。ここで、［Ｘi ］はＸi を越えない最大の整数を表す。ただし、呼量Ａi ＝（０，０，…，０）のとき、すなわち、内部論理キューｉを使用する呼が存在しない場合には、式（１６）は用いずにＫi ＝０とする。 Using the Xi thus obtained and the upper limit value Di for the cell delay determined for each internal logical queue unit, the dynamic threshold setting unit 910 calculates the number of cells in the buffer addressed to the internal logical queue i. The threshold value Ki is set to the following value.
Ki = min (Di, [Xi]) (16)
If the upper limit value for the cell delay is not specified, Di = K in equation (16) or Ki = [Xi]. Here, [Xi] represents the maximum integer that does not exceed Xi. However, when the call volume Ai = (0, 0,..., 0), that is, when there is no call using the internal logical queue i, Ki = 0 without using the equation (16).

次に、呼量係数算出関数ｒAi（Ｘi ）の整数値を求めるアルゴリズムの一例を図４７に示す。また、呼量係数算出関数ｒAi（Ｘi ）のグラフの例を図４８に示す。   Next, FIG. 47 shows an example of an algorithm for obtaining an integer value of the call coefficient calculation function rAi (Xi). Further, FIG. 48 shows an example of a graph of the call volume coefficient calculation function rAi (Xi).

なお、この方式では、呼の接続／切断時には、各内部論理キューｉでバッファサイズＫi の出力バッファ型スイッチに対する呼受付制御アルゴリズムと同様のアルゴリズムを用いて呼受付制御を行なう。   In this method, at the time of call connection / disconnection, call admission control is performed using an algorithm similar to the call admission control algorithm for the output buffer type switch having the buffer size Ki in each internal logical queue i.

次に、動的しきい値設定部９１０が呼設定に関する情報のうち、あらかじめ定められた要求値を用いてしきい値を設定する方式の具体例を示す。ここでは、ある内部論理キューｉに対して呼接続状態ベクトルＳで与えられるだけの呼を収容しなければならないという要求があったとする。このとき、内部論理キューｉに対しては、現在の呼接続状態ベクトル内容に関わらずしきい値Ｋi をＫ（Ｓ）に設定する。ただし、このような設定はＫ（Ｓ）≦Ｋの場合にのみ可能である。   Next, a specific example of a method in which the dynamic threshold setting unit 910 sets a threshold using a predetermined request value among information related to call setting will be described. Here, it is assumed that there is a request that a number of calls given by the call connection state vector S must be accommodated for a certain internal logical queue i. At this time, for the internal logical queue i, the threshold value Ki is set to K (S) regardless of the current call connection state vector contents. However, such setting is possible only when K (S) ≦ K.

さらに、このようにしきい値を設定する以外の内部論理キューに対しては、動的しきい値設定部９１０は、呼設定に関する情報のうち、現在の情報に基づいてしきい値を設定する方式、または、一定期間観測した情報に基づいてしきい値を設定する方式を用いてしきい値を設定することもできる。   Further, for the internal logical queue other than setting the threshold value in this way, the dynamic threshold value setting unit 910 sets the threshold value based on the current information among the information regarding the call setting. Alternatively, the threshold value can be set using a method of setting the threshold value based on information observed for a certain period.

本発明は、複数の共通バッファ型ＡＴＭスイッチを任意に接続して構成したＡＴＭ交換機に対しても有効である。以下、多段接続構成の場合の動的しきい値設定部の実施例を示す。図４９に多段接続構成の場合のＡＴＭ交換機の構成を示す。   The present invention is also effective for an ATM switch configured by arbitrarily connecting a plurality of common buffer type ATM switches. Hereinafter, an example of the dynamic threshold value setting unit in the case of the multistage connection configuration will be shown. FIG. 49 shows the configuration of an ATM switch in the case of a multistage connection configuration.

図４９において、９６０はスイッチ、９６１は単位スイッチ、９６２は動的しきい値設定部、９６３はしきい値配分部である。   49, reference numeral 960 denotes a switch, 961 denotes a unit switch, 962 denotes a dynamic threshold value setting unit, and 963 denotes a threshold value distribution unit.

しきい値配分部９６３は、現在の、または一定期間観測した、または要求される呼設定に関する情報に基づいて、スイッチ９６０内の各単位スイッチの各内部論理キューに対して動的に設定するしきい値を計算する。その際、各単位スイッチの各内部論理キューの集合の部分集合を構成し、これを内部論理キュー群とする。内部論理キュー群の構成の仕方は、単位スイッチ同士の接続の仕方（Ｄｅｌｔａ接続かマトリックス接続か、など）や内部論理キューの単位（単位スイッチの出力リンク毎かコネクション毎か、など）に依存して変わる。しきい値配分部９６３は、まず、各内部論理キュー群を一つの論理キューとみなしてしきい値を割当てる。次に、各内部論理キュー群に割り当てられたしきい値を各内部論理キューに対して配分する。   The threshold distribution unit 963 dynamically sets each internal logical queue of each unit switch in the switch 960 based on information on call settings observed or requested for a current period or for a certain period of time. Calculate the threshold. At this time, a subset of the set of internal logical queues of each unit switch is formed, and this is set as an internal logical queue group. The configuration of the internal logical queue group depends on the connection method between unit switches (Delta connection or matrix connection, etc.) and the internal logical queue unit (for each output link or connection of each unit switch). Change. The threshold distribution unit 963 first assigns a threshold value by regarding each internal logical queue group as one logical queue. Next, the threshold value assigned to each internal logical queue group is distributed to each internal logical queue.

次に、しきい値配分部９６３における、内部論理キュー群の構成の仕方、およびしきい値の配分方法の例を示す。   Next, an example of a configuration method of the internal logical queue group and a threshold value distribution method in the threshold value distribution unit 963 will be described.

図５０は、２×２共通バッファ単位スイッチを４個Ｄｅｌｔａ接続して構成した４×４多段共通バッファスイッチである。図５０において、９７０はスイッチ、９７１は単位スイッチ、９７２は内部論理キュー群、９７３は内部論理キュー群対応しきい値、９７４は内部論理キュー、９７５は内部論理キュー対応しきい値、９７６は内部経路である。   FIG. 50 shows a 4 × 4 multistage common buffer switch configured by delta-connecting four 2 × 2 common buffer unit switches. 50, 970 is a switch, 971 is a unit switch, 972 is an internal logical queue group, 973 is an internal logical queue group correspondence threshold, 974 is an internal logical queue, 975 is an internal logical queue correspondence threshold, and 976 is an internal It is a route.

ここでは、内部論理キュー９７４は単位スイッチ９７１の出力リンク対応に作られている。また、しきい値配分部９６３では、内部論理キュー群９７２を多段共通バッファスイッチの内部経路対応に設ける。図５０では、内部論理キューａとｆ、ｃとｆ、ｄとｇ、ｄとｈを通る４つの内部経路が存在しているため、内部論理キュー群は（ａ，ｆ）、（ｃ，ｆ）、（ｇ，ｄ）、（ｄ，ｈ）となる。   Here, the internal logical queue 974 is created in correspondence with the output link of the unit switch 971. In the threshold distribution unit 963, an internal logical queue group 972 is provided corresponding to the internal path of the multistage common buffer switch. In FIG. 50, since there are four internal paths passing through the internal logical queues a and f, c and f, d and g, and d and h, the internal logical queue groups are (a, f), (c, f ), (G, d), (d, h).

いま、内部論理キューａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈに割り当てるしきい値をそれぞれ、Ｔa ，Ｔb ，Ｔc ，Ｔd ，Ｔe ，Ｔf ，Ｔg ，Ｔh 、内部論理キュー群（ａ，ｆ），（ｃ，ｆ），（ｄ，ｇ），（ｄ，ｈ）に割り当てるしきい値をそれぞれＴ(a,f) ，Ｔ(c,f) ，Ｔ(d,g) ，Ｔ(d,h) 、とする。図５０では、Ｔ(a,f) ＝Ｔ(c,f) ＝Ｔ(d,g) ＝Ｔ(d,h) ＝２０となっている。また、各内部経路を流れるトラヒックの使用帯域は等しいとする。 Now, the internal logical queue a, b, c, d, e, f, g, a threshold to be assigned to h respectively, T a, T b, T c, T d, T e, T f, T g, T h , the thresholds assigned to the internal logical queue groups (a, f), (c, f), (d, g), (d, h) are T (a, f) , T (c, f) , Let T (d, g) and T (d, h) be. In FIG. 50, T (a, f) = T (c, f) = T (d, g) = T (d, h) = 20. In addition, it is assumed that the bandwidth used for traffic flowing through each internal route is equal.

内部論理キューｆは、内部論理キュー群（ａ，ｆ）と（ｃ，ｆ）に共通しており、内部論理キューｄは、内部論理キュー群（ｄ，ｇ）と（ｄ，ｈ）に共通しているため、各内部論理キューに対するしきい値を割り当てる場合に、内部論理キュー群（ａ，ｆ）と（ｃ，ｆ）、（ｂ，ｆ）と（ｄ，ｈ）はそれぞれ、同じグループとして扱う必要がある。   The internal logical queue f is common to the internal logical queue groups (a, f) and (c, f), and the internal logical queue d is common to the internal logical queue groups (d, g) and (d, h). Therefore, when assigning a threshold value for each internal logical queue, the internal logical queue groups (a, f) and (c, f), (b, f) and (d, h) are respectively the same group. Need to be treated as.

このとき、以下の関係式に基づいてしきい値の配分を行なう。
Ｔa ＋Ｔc ＋２Ｔf ＝Ｔ(a,f) ＋Ｔ(c,f) ＝４０
Ｔa ：Ｔc ：Ｔf ＝１：１：２
２Ｔd ＋Ｔg ＋Ｔh ＝Ｔ(d,g) ＋Ｔ(d,h) ＝４０
Ｔd ：Ｔg ：Ｔh ＝２：１：１
以上より、Ｔb ＝Ｔc ＝１０，Ｔf ＝２０，Ｔg ＝Ｔh ＝１０，Ｔd ＝２０と計算される。なお、これらの関係式の係数およびしきい値の比の値は呼接続状態に基づいて適当な値に変更することが可能である。 At this time, threshold values are distributed based on the following relational expression.
T a + T c + 2T f = T (a, f) + T (c, f) = 40
T a : T c : T f = 1: 1: 2
2T d + T g + T h = T (d, g) + T (d, h) = 40
T d : T g : T h = 2: 1: 1
From the above, T b = T c = 10, T f = 20, T g = T h = 10, and T d = 20 are calculated. Note that the values of the coefficients and threshold ratios of these relational expressions can be changed to appropriate values based on the call connection state.

図５１は、２×２共通バッファ単位スイッチを４個マトリックス接続して構成した４×４多段共通バッファスイッチである。図５１において、９８０はスイッチ、９８１は単位スイッチ、９８２は内部論理キュー群、９８３は内部論理キュー群対応しきい値、９８４は内部論理キュー、９８５は内部論理キュー対応しき９８６は内部経路、９８７はアービターである。   FIG. 51 shows a 4 × 4 multistage common buffer switch configured by connecting four 2 × 2 common buffer unit switches in a matrix. In FIG. 51, 980 is a switch, 981 is a unit switch, 982 is an internal logical queue group, 983 is an internal logical queue group correspondence threshold, 984 is an internal logical queue, 985 is an internal logical queue, 986 is an internal path, 987 Is an arbiter.

図５１において、アービター９８７は、異なる単位スイッチからの２本の出力リンクからの到着セルをスケジューリングして１本の出力リンクに多重する。ここでは、内部論理キューは単位スイッチの出力リンク対応に作られている。また、しきい値配分部９６３では、内部論理キュー群９８２をアービターの出力リンク対応に設ける。このとき、図５１のアービタの左側２個の内部論理キュー群（ｂ，ｄ）、（ａ，ｃ）となる。   In FIG. 51, the arbiter 987 schedules and multiplexes arrival cells from two output links from different unit switches to one output link. Here, the internal logical queue is created corresponding to the output link of the unit switch. Further, the threshold distribution unit 963 provides an internal logical queue group 982 corresponding to the output link of the arbiter. At this time, the two internal logical queue groups (b, d) and (a, c) on the left side of the arbiter of FIG. 51 are obtained.

また、各内部論理キュー群に対するしきい値が、Ｔ(d,f) ＝Ｔ(c,f) ＝Ｔ(d,g) ＝Ｔ(d,h) ＝２０のように割り当てられているものとする。また、各内部経路を流れるトラヒックの使用帯域は等しいとする。 In addition, the thresholds for each internal logical queue group are assigned such that T (d, f) = T (c, f) = T (d, g) = T (d, h) = 20 And In addition, it is assumed that the bandwidth used for traffic flowing through each internal route is equal.

このとき、以下の関係式に基づいてしきい値の配分を行なう。
Ｔb ＋Ｔd ＝Ｔ(b,d) ＝２０
Ｔb ：Ｔc ＝１：１
Ｔa ＋Ｔc ＋Ｔ(a,c) ＝２０
Ｔa ：Ｔc ＝１：１
以上より、Ｔb ＝Ｔd ＝Ｔa ＝Ｔc ＝１０と計算される。なお、これらの関係式の係数およびしきい値の比の値は呼接続状態やアービターのスケジューリングアルゴリズムに基づいて適当な値に変更することが可能である。 At this time, threshold values are distributed based on the following relational expression.
T b + T d = T (b, d) = 20
T b : T c = 1: 1
T a + T c + T (a, c) = 20
T a : T c = 1: 1
From the above, it is calculated that T b = T d = T a = T c = 10. Note that the values of the coefficients and threshold ratios of these relational expressions can be changed to appropriate values based on the call connection state and the arbiter scheduling algorithm.

一般に、複数のノードにより構成されるネットワークにおいて、各ノードに対するバッファ量の割当て、すなわち各ノードに対するしきい値配分も、同様に階層的に実現する。   In general, in a network composed of a plurality of nodes, the allocation of the buffer amount to each node, that is, the threshold distribution to each node is also realized hierarchically.

次に、図５２に、動的しきい値設定手段と、呼処理手段、観測、シミュレーションや数値解析による性能評価とを組み合わせたスイッチ制御手段を有するＡＴＭ交換機の構成を示す。   Next, FIG. 52 shows the configuration of an ATM switch having dynamic threshold setting means, call processing means, switch control means combining performance evaluation by observation, simulation and numerical analysis.

図５２において、９９０はスイッチ、９９１はスイッチ制御部、９９２は呼処理部、９９３は動的しきい値設定部、９９４はしきい値テーブル、９９５はテーブル更新部、９９６は統計情報保持部である。   In FIG. 52, 990 is a switch, 991 is a switch control unit, 992 is a call processing unit, 993 is a dynamic threshold setting unit, 994 is a threshold table, 995 is a table updating unit, and 996 is a statistical information holding unit. is there.

統計情報保持部９９６は、スイッチ９９０から出力される統計情報を保持する。統計情報保持部９９６が保持する統計情報としては、コネクション毎や内部論理キュー毎のセル廃棄率、呼損率、呼量などがある。   The statistical information holding unit 996 holds statistical information output from the switch 990. The statistical information held by the statistical information holding unit 996 includes a cell discard rate, a call loss rate, a call volume, and the like for each connection and each internal logical queue.

しきい値テーブル９９４は、図４６をテーブル化したもので、呼接続状態としきい値の組を１エントリとして、複数個のエントリがメモリまたはディスクに記憶される。   The threshold value table 994 is a table of FIG. 46, and a plurality of entries are stored in a memory or a disk with a set of call connection state and threshold value as one entry.

呼処理部９９２は、呼設定要求、あるいは呼切断要求のためのシグナリングセルをスイッチから入力すると、シグナリング中に記述されているトラヒックパタメータと、現在の呼接続状態と、呼設定要求か呼切断要求できるかの情報を動的しきい値設定部９９３に渡す。   When a signaling cell for a call setup request or a call disconnection request is input from the switch, the call processing unit 992 receives a traffic parameter described in the signaling, a current call connection state, a call setup request or a call disconnection. Information indicating whether the request can be made is passed to the dynamic threshold setting unit 993.

動的しきい値設定部９９３は、トラヒックパラメータと現在の呼接続状態に基づいてしきい値テーブル９９４を検索し、得られたしきい値に変更可能かどうかを判定し、その結果を処理部９９２に出力すると同時にしきい値を変更する。判定の際には、各内部論理キューのしきい値の最大値、しきい値の和に関する最大値を用いる。また、スイッチ全体の呼損率を制御するために、あるいは呼の保留時間のばらつきによって、特定の出力ポートの呼によりバッファが長時間占有されてしまい呼損率が増大する現象を防ぐために、統計情報保持部９９６に保持される呼量や呼損率の統計情報も合わせて用いる場合もある。この場合には、各論理キューｉに設定可能なしきい値の最大値Ｋｍi を動的に変更する。Ｋｍi の変更方法として、以下の４方式がある。   The dynamic threshold value setting unit 993 searches the threshold value table 994 based on the traffic parameters and the current call connection state, determines whether or not the obtained threshold value can be changed, and the result is processed by the processing unit. At the same time, the threshold value is changed. In the determination, the maximum value of the threshold value of each internal logical queue and the maximum value related to the sum of the threshold values are used. Further, in order to control the call loss rate of the entire switch or to prevent a phenomenon in which the buffer is occupied for a long time by a call at a specific output port due to variations in call holding time, the statistical information holding unit 996 In some cases, statistical information on the call volume and the call loss rate held in the message is also used. In this case, the maximum threshold value Kmi that can be set for each logical queue i is dynamically changed. There are the following four methods for changing Kmi.

第１に、統計情報保持部９９６に保持される一定期間観測した呼量を用いて、前述したようなＬａｇｒａｎｇｅの方式に基づいて計算したしきい値をＫｍi とする方式である。これにより、短時間の呼量の変動による呼損率の劣化を防ぐことが可能になる。   First, a threshold value calculated based on the above-described Lagrange method using the call volume observed for a certain period held in the statistical information holding unit 996 is Kmi. As a result, it is possible to prevent deterioration of the call loss rate due to short-term fluctuations in call volume.

第２に、Ｎを内部論理キュー数として、Ｋｍi ＝Ｋ／Ｎとした場合の呼損率をＰ1 、Ｋｍi ＝Ｋに設定し、前述したような現在の呼設定に関する情報を用いてしきい値を設定する方法を用いて、呼設定を一定期間行なったときの呼損率をＰ2 とし、Ｐ1 ≦Ｐ2 の場合には次の期間においてＫｍi ＝Ｋ／Ｎとし、Ｐ1 ＞Ｐ2 の場合にはＫｍi ＝Ｋとする方式である。これにより、呼レベルでスイッチを出力バッファとして使用するか（Ｋｍi ＝Ｋ／Ｎ）共通バッファとして使用するか（Ｋｍi ＝Ｋ）を呼損率の状況に応じて切り替えることが可能となる。ここで、呼レベルでスイッチを出力バッファ（共通バッファ）として用いている場合には、呼損率Ｐ1 （Ｐ2 ）は統計情報保持部９９６に保持される値を用い、呼損率Ｐ2 （Ｐ1 ）は動的しきい値設定部９９３において呼設定をエミュレートすることにより算出する。   Second, when N is the number of internal logical queues and Kmi = K / N, the call loss rate is set to P1 and Kmi = K, and the threshold is set using the information on the current call setting as described above. The call loss rate when a call is set for a certain period is set to P2, and if P1 ≦ P2, Kmi = K / N in the next period, and if P1> P2, Kmi = K. It is a method. As a result, it is possible to switch at the call level whether the switch is used as an output buffer (Kmi = K / N) or a common buffer (Kmi = K) according to the state of the call loss rate. Here, when a switch is used as an output buffer (common buffer) at the call level, the call loss rate P1 (P2) uses the value held in the statistical information holding unit 996, and the call loss rate P2 (P1) is dynamic. The threshold value setting unit 993 performs calculation by emulating the call setting.

第３に、現在の呼損率をＰc とし、第２の方式と同様にＫｍi ＝Ｋ／Ｎ、Ｋｍi ＝Ｋとしたときの呼損率Ｐ1 、Ｐ2 を求めておき、Ｐc ＜Ｐ2 の場合にはＫｍi ＝ｍａｘ（Ｋ／Ｎ，Ｋｍi −Δ- （Ｋｍi ））とし、Ｐ1 ＜Ｐc の場合にはＫｍi ＝ｍｉｎ（Ｋ，Ｋｍi ＋Δ+ （Ｋｍi ））とする方式である。ここで、Δ-（Ｋｍi ）およびΔ+ （Ｋｍi ）は、それぞれ、現在のしきい値の最大値Ｋｍiから定まるしきい値の最大値の減少値および増加値である。これにより、呼レベルで出力バッファと共通バッファの中間的なスイッチの運用が呼損率の状況に応じて可能となる。 Third, the current call loss rate is Pc, and call loss rates P1 and P2 when Kmi = K / N and Kmi = K are obtained in the same manner as in the second method, and when Pc <P2, Kmi = max. (K / N, Kmi- [Delta] - (Kmi)), and when P1 <Pc, Kmi = min (K, Kmi + [Delta] + (Kmi)). Here, Δ − (Kmi) and Δ + (Kmi) are a decrease value and an increase value of the maximum threshold value determined from the current maximum threshold value Kmi, respectively. As a result, an intermediate switch operation between the output buffer and the common buffer can be performed at the call level according to the state of the call loss rate.

第４に、統計情報保持部９９６に保持される一定期間観測した呼損率が一定値Ｐ以上になるとＫｍi ＝Ｋ／Ｎに設定し、Ｐ未満の場合にはＫｍi ＝Ｋとする方式である。これにより、呼損率が大きい場合には呼レベルで出力バッファとしてスイッチを使用することが可能となる。   Fourthly, Kmi = K / N is set when the call loss rate observed in a certain period of time held in the statistical information holding unit 996 exceeds a certain value P, and when it is less than P, Kmi = K is set. As a result, when the call loss rate is large, the switch can be used as an output buffer at the call level.

なお、第１からか第４の方式において、Ｋｍi の変更は、基本的に、現在内部論理キューｉに設定しているしきい値Ｋi がＫｍi 以下になってから行なう。また、内部論理キューｉに対して、遅延に関する最大値Ｄi が規定される場合には、さらに、Ｋｍi ＝ｍｉｎ（Ｋｍi 、Ｄi ）とする。   In the first to fourth methods, the change of Kmi is basically performed after the threshold value Ki currently set in the internal logical queue i becomes equal to or less than Kmi. Further, when the maximum value Di regarding the delay is defined for the internal logical queue i, it is further assumed that Kmi = min (Kmi, Di).

呼処理部９９２は、しきい値の変更が可能であるという判定結果が入力された場合に呼設定または呼切断要求の受付を行なう。   The call processing unit 992 accepts a call setting or call disconnection request when a determination result indicating that the threshold value can be changed is input.

テーブル更新部９９５は、呼処理部９９２から現在の呼接続状態を、また、統計情報保持部９９６からセル廃棄率の観測結果をそれぞれ入力し、それに基づいてしきい値テーブルを適当な値に随時更新する。これにより、ネットワーク運用中の性能をしきい値設定に反映させることができる。   The table update unit 995 receives the current call connection status from the call processing unit 992 and the observation result of the cell discard rate from the statistical information holding unit 996, and based on this, the threshold table is set to an appropriate value as needed. Update. As a result, the performance during network operation can be reflected in the threshold setting.

また、テーブルー更新部９９５は、計算機シュミレーション手段、あるいは数値解析手段も合わせ持つ構成もある。これは、ネットワーク運用中に新しい呼種をネットワークに収容する場合統計情報が十分得られない場合に有効である。この場合には、テーブル更新部９９５はソフトウェアパッケージとして実装される。   In addition, the table update unit 995 may be configured to have a computer simulation unit or a numerical analysis unit. This is effective when statistical information is not sufficiently obtained when a new call type is accommodated in the network during network operation. In this case, the table update unit 995 is implemented as a software package.

さらに、動的しきい値設定部９９３は、統計情報保持部９９６から内部論理キュー毎のセル廃棄率を入力し、ある内部論理キューｉのセル廃棄率が一定値以上（以下）になるとしきい値Ｋi を増加（減少）させることもできる。この場合には、更新後のしきい値の情報が統計情報保持部９９６に出力される。テーブル更新部９９５は、統計情報保持部９９６に保持される現在のしきい値の情報をもとにしきい値テーブル９９４の更新を行なう。これにより、セル廃棄率の観測値に基づいた自律的な動的しきい値設定およびＣＡＣ判定基準の変更が可能となる。   Further, the dynamic threshold value setting unit 993 receives the cell discard rate for each internal logical queue from the statistical information holding unit 996, and the cell discard rate of a certain internal logical queue i is greater than or equal to a certain value (below). It is also possible to increase (decrease) the value Ki. In this case, the updated threshold information is output to the statistical information holding unit 996. The table update unit 995 updates the threshold table 994 based on the current threshold information held in the statistical information holding unit 996. As a result, autonomous dynamic threshold setting based on the observed value of the cell discard rate and change of the CAC criterion can be performed.

本発明は上述した各実施例に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。   The present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the invention.

本発明の第１の実施形態の第１構成に係るセルスイッチの構成を示すブロック図The block diagram which shows the structure of the cell switch which concerns on the 1st structure of the 1st Embodiment of this invention. 同実施形態の第１、２の構成に係る入力バッファの構成を示すブロック図The block diagram which shows the structure of the input buffer which concerns on the 1st, 2nd structure of the embodiment 同実施形態の第１、２の構成に係る入力バッファの構成を示すブロック図The block diagram which shows the structure of the input buffer which concerns on the 1st, 2nd structure of the embodiment スイッチ網内部の単位スイッチ間にフロー制御信号が接続されている構成を示すブロック図Block diagram showing a configuration in which a flow control signal is connected between unit switches in a switch network 同実施形態の第１の構成に係る出力バッファの構成を示すブロック図The block diagram which shows the structure of the output buffer which concerns on the 1st structure of the embodiment 同実施形態の第１、３の構成に係るフロー制御信号によるキュー長の変化を示すブロック図The block diagram which shows the change of the queue length by the flow control signal which concerns on the 1st, 3rd structure of the embodiment 同実施形態の第１、２の構成に係るセルスイッチを用いた複数のサービスクラスを扱うスイッチノードの一実施例を示す構成図The block diagram which shows one Example of the switch node which handles several service classes using the cell switch which concerns on the 1st, 2 structure of the embodiment 同実施形態の第２構成に係るセルスイッチの構成を示すブロック図The block diagram which shows the structure of the cell switch which concerns on the 2nd structure of the embodiment 同実施形態の第２の構成に係る２段目単位スイッチの構成を示すブロック図The block diagram which shows the structure of the 2nd stage unit switch which concerns on the 2nd structure of the embodiment 同実施形態の第３構成に係るセルスイッチの構成を示すブロック図The block diagram which shows the structure of the cell switch which concerns on the 3rd structure of the embodiment 同実施形態の第３、４の構成に係る入力バッファの構成を示すブロック図The block diagram which shows the structure of the input buffer which concerns on the 3rd, 4th structure of the embodiment 同実施形態の第３、４の構成に係る単位スイッチの構成を示すブロック図The block diagram which shows the structure of the unit switch which concerns on the 3rd, 4th structure of the embodiment 同実施形態の第３の構成に係る単位スイッチの構成を示すブロック図The block diagram which shows the structure of the unit switch which concerns on the 3rd structure of the embodiment 同実施形態の第３の構成に係る出力バッファの構成を示すブロック図The block diagram which shows the structure of the output buffer which concerns on the 3rd structure of the embodiment 同実施形態の第４構成に係るセルスイッチの構成を示すブロック図The block diagram which shows the structure of the cell switch which concerns on the 4th structure of the embodiment 同実施形態の第４の構成に係る２段目の単位スイッチの構成を示すブロック図The block diagram which shows the structure of the unit switch of the 2nd step | paragraph which concerns on the 4th structure of the embodiment. 従来の出力バッファ型バッファ容量拡張容易なセルスイッチの構成を示すブロック図Block diagram showing the configuration of a conventional cell switch that can easily expand the output buffer type buffer capacity 従来の出力バッファ型バッファ容量拡張容易なセルスイッチの入力バッファの構成を示すブロック図Block diagram showing the configuration of an input buffer of a conventional cell buffer that can easily expand the output buffer type buffer capacity 従来の出力バッファ型バッファ容量拡張容易なセルスイッチの出力バッファの構成を示すブロック図Block diagram showing the configuration of an output buffer of a conventional cell buffer for easily expanding the output buffer type buffer capacity 本発明の第２の実施形態の第１の構成を示す図The figure which shows the 1st structure of the 2nd Embodiment of this invention. 従来の共通バッファ型ＡＴＭスイッチの実施例を示す図The figure which shows the Example of the conventional common buffer type | mold ATM switch 同実施形態の第２の構成を示す図The figure which shows the 2nd structure of the embodiment 第２の構成を拡張して任意のバッファ容量の共通バッファ型ＡＴＭスイッチを得る実施例を示す図The figure which shows the Example which expands a 2nd structure and obtains the common buffer type | mold ATM switch of arbitrary buffer capacity | capacitances 同実施形態の第２の構成に係る共通バッファ型ＡＴＭスイッチの構成を示す図The figure which shows the structure of the common buffer type | mold ATM switch which concerns on the 2nd structure of the embodiment. 図２４中のアドレス制御部およびアドレス管理部に属するアドレス制御部において、宛先情報を獲得する部分の構成に関する実施例を示す図The figure which shows the Example regarding the structure of the part which acquires destination information in the address control part which belongs to the address control part and address management part in FIG. 図２４中のアドレス制御部およびアドレス管理部における書き込みアドレス獲得に関する実施例１において、セルバッファの構成を示す図The figure which shows the structure of a cell buffer in Example 1 regarding the write address acquisition in the address control part and address management part in FIG. 図２４中のアドレス制御部およびアドレス管理部における書き込みアドレス獲得に関する実施例１において、セルバッファの管理形態を示す図The figure which shows the management form of a cell buffer in Example 1 regarding the write address acquisition in the address control part and address management part in FIG. 図２４中のアドレス制御部およびアドレス管理部の構成を示す図The figure which shows the structure of the address control part and address management part in FIG. 図２４中のアドレス制御部およびアドレス管理部における書き込みアドレス獲得に関する実施例２を示す図The figure which shows Example 2 regarding the write address acquisition in the address control part and address management part in FIG. 図２４中のアドレス制御部およびアドレス管理部における書き込みアドレス獲得に関する実施例３を示す図The figure which shows Example 3 regarding the write address acquisition in the address control part and address management part in FIG. 同実施形態の第３の構成を示す図The figure which shows the 3rd structure of the embodiment 本発明の第３の構成に係る共通バッファ型ＡＴＭスイッチの構成を示す図The figure which shows the structure of the common buffer type | mold ATM switch which concerns on the 3rd structure of this invention. 図３２の構成を用いてＡＴＭ多重化装置およびＡＴＭ分離化装置を同時に存在させる実施例を示す図The figure which shows the Example which makes an ATM multiplexing device and an ATM demultiplexing device exist simultaneously using the structure of FIG. 図３２の構成を用いてＡＴＭ多重化装置およびＡＴＭ分離化装置を同時に存在させる実施例においてアドレス制御部およびアドレス管理部に属するアドレス制御部において、宛先情報を獲得する部分の構成に関する実施例１を示す図In the embodiment in which the ATM multiplexing apparatus and the ATM demultiplexing apparatus exist at the same time using the configuration of FIG. 32, in the address control unit belonging to the address control unit and the address management unit, the example 1 relating to the configuration of the part for acquiring the destination information Illustration 図３２の構成を用いてＡＴＭ多重化装置およびＡＴＭ分離化装置を同時に存在させる実施例においてアドレス制御部およびアドレス管理部に属するアドレス制御部において、宛先情報を獲得する部分の構成に関する実施例２を示す図In the embodiment in which the ATM multiplexing apparatus and the ATM demultiplexing apparatus exist at the same time using the configuration of FIG. 32, in the address control unit belonging to the address control unit and the address management unit, the second example regarding the configuration of the part for acquiring the destination information will be described. Illustration 図３２の構成を用いてＡＴＭ多重化装置ＡＴＭ分離化装置および直進モードを同時に存在させる実施例を示す図The figure which shows the Example which makes ATM multiplexing apparatus ATM demultiplexing apparatus and the straight-ahead mode exist simultaneously using the structure of FIG. 図３２の構成を用いてＡＴＭ多重化装置ＡＴＭ分離化装置および直進モードを同時に存在させる実施例においてアドレス制御部およびアドレス管理部に属するアドレス制御部において、宛先情報を獲得する部分の構成に関する実施例１を示す図An embodiment relating to a configuration of a part for acquiring destination information in an address control unit belonging to an address control unit and an address management unit in an example in which an ATM multiplexing device and an ATM demultiplexing device exist simultaneously using the configuration of FIG. Figure showing 1 図３２の構成を用いてＡＴＭ多重化装置ＡＴＭ分離化装置および直進モードを同時に存在させる実施例においてアドレス制御部およびアドレス管理部に属するアドレス制御部において、宛先情報を獲得する部分の構成に関する実施例２を示す図An embodiment relating to a configuration of a part for acquiring destination information in an address control unit belonging to an address control unit and an address management unit in an example in which an ATM multiplexing device and an ATM demultiplexing device exist simultaneously using the configuration of FIG. Figure showing 2 従来例を示す図Figure showing a conventional example 本発明の第３の実施形態の基本構成図Basic configuration diagram of the third embodiment of the present invention 動的しきい値設定部の基本ハードウェア構成を示す図Diagram showing the basic hardware configuration of the dynamic threshold setting unit 第２のセル入力規制方式をとった場合のスイッチの構成を示す図The figure which shows the structure of the switch at the time of taking a 2nd cell input control system セル入力規制部の構成図Cell input restriction block diagram 第２のセル入力規制方式をとった場合のセル入力規制部の構成を示す図The figure which shows the structure of the cell input control part at the time of taking a 2nd cell input control system. 呼処理アルリズムを示すフローチャートFlow chart showing call processing algorithm しきい値決定に用いるテーブルの概念図Conceptual diagram of the table used for threshold determination 呼量係数算出関数を求めるアルゴリズムを示すフローチャートA flowchart showing an algorithm for calculating a call coefficient calculation function 呼量係数算出関数の一例を示す図The figure which shows an example of the call coefficient calculation function 多段接続の場合のＡＴＭ交換機の構成を示す図The figure which shows the constitution of the ATM exchange in the case of multistage connection ４×４ Ｄｅｌｔａ接続ＡＴＭ交換機の構成を示す図Diagram showing the configuration of a 4x4 Delta connection ATM switch ４×４マトリックス接続ＡＴＭ交換機の構成を示す図The figure which shows the constitution of the 4 × 4 matrix connection ATM exchange スイッチ制御部を有するＡＴＭ交換機の構成を示す図The figure which shows the structure of the ATM switch which has a switch control part

符号の説明Explanation of symbols

６０１…入力バッファ、６０２…単位スイッチ（１段目）、６０３…単位スイッチ（２段目）、６０４…出力バッファ、６１０…セルスイッチ、６２０…スイッチ網、１００，１００ａ，１００ｂ，１０１，１０１ａ，１０１ｂ，１０２…共通バッファ型ＡＴＭスイッチ、１０，１１，１２，１３…１００，１００ａ，１０１１０１ａ，１０２の入力ポート、３０，３１，３２，３３…１００，１００ａ，１０１，１０１ａ，１０２の出力ポート、および、１００ｂ，１０１ｂの入力ポート、５０，５１，５２，５３…１００ｂ，１０１ｂの出力ポート、２０，２１２２，２３，４０，４１，４２，４３，６０，６１，６２，６３…セル出力制御信号、８０，８０ａ，８０ｂ…モード設定信号、８００…モード設定部、８０１…特殊モード詳細設定部、８１…特殊モード設定データ、７０ａ，７０ｂ，７０ｃ，７１ａ，７１ｂ，７１ｃ，７２ａ，７２ｂ，７２ｃ，７３ａ，７３ｂ，７３ｃ…セル、７０１ａ，７０１ｂ，７０１ｃ，７１１ａ，７１１ｂ，７１１ｃ…情報部およびルーティングタグを除くヘッダ部、７０２１ａ，７０２１ｂ，７０２１ｃ，７１２１ａ，７１２１ｂ，７１２１ｃ…ルーティングタグ、７０２２ａ，７０２２ｂ，７０２２ｃ，７１２２ａ，７１２２ｂ，７１２２ｃ…ルーティングタグ、７２１ａ，７２１ｂ，７２１ｃ，７３１ａ，７３１ｂ，７３１ｃ…情報部７２２ａ，７２２ｂ，７２２ｃ，７３２ａ，７３２ｂ，７３２ｃ…ヘッダ部、２００，２００ａ，２００ｂ…マイクロプロセッサ、３００…多重化回路（ＭＵＸ、３０１…セルバッファ、３０２…分離化回路（ＤＭＵＸ）、３０３…制御部、３０３０…入力制御部、３０３１…アドレス制御部およびアドレス管理部、３０３２…出力制御部、３０３１１…アドレス制御部、３０３１１ａ…通常モード用宛先情報レジスタ、３０３１１ｂ，３０３１１ｅ…直進モード用宛先情報レジスタ、または特殊モード用宛先情報レジスタ、３０３１１ｃ…セレクタ、３０３１１ｄ…デコーダー、３０３１１…アドレス制御部、３０３１２…アドレス管理部５００ａ，５００ｂ，５００ｃ…設定データ用レジスタ、５０１…デコーダー、５０１１…管理テーブル、５０２ａ，５０２ｂ…セレクタ、１，６…セルデータ２…ヘッダ部の情報、２ａ…ヘッダ部の情報内のルーティングタグ、２ｂ…ヘッダ部の情報内のＶＰＩ／ＶＣＩ値、３…ＭＵＸ制御信号、４…第１の制御信号、５…アドレスおよび制御信号、７…第２の制御信号、８…ＤＭＵＸ制御信号、９…入力ポート番号、４００ａ，４００ｂ，４００ｃ，４００ｄ…ＦＩＦＯ、９００…マルチプレクサ、９０１…デマルチプレクサ、９０２、９０３、９０４…セル出力ポート、９０５…共有バッファメモリ、９０６…アドレス管理用キュー、９０７…バッファ内セル数カウント部、９０８…しきい値保持部、９０９…共有バッファメモリ管理部、９１０…動的しきい値設定部、９１１…スイッチ、９１２…セル入力規制部、９１３、９１４、９１５…セル入力ポート、９３０…プロセッサ、９３１…メモリ、９３２…入出力インターフェース、９３３…バス、９４０…セル入力規制部、９４１…フロー制御信号線、９５０…比較器、９５１…デコーダ、９６０…スイッチ、９６１…単位スイッチ、９６２…動的しきい値設定部、９６３…しきい値配分部、９７０…スイッチ、９７１…単位スイッチ、９７２…内部論理キュー群、９７３…内部論理キュー群対応しきい値、９７４…内部論理キュー、９７５…内部論理キュー対応しきい値、９７６…内部経路、９８０…スイッチ、９８１…単位スイッチ、９８２…内部論理キュー群、９８３…内部論理キュー群対応しきい値、９８４…内部論理キュー、９８５…内部論理キュー対応しき９８６…内部経路、９８７…アービター、９９０…スイッチ、９９１…スイッチ制御部、９９２…呼処理部、９９３…動的しきい値設定部、９９４…しきい値テーブル、９９５…テーブル更新部、９９６…統計情報保持部   601 ... Input buffer, 602 ... Unit switch (first stage), 603 ... Unit switch (second stage), 604 ... Output buffer, 610 ... Cell switch, 620 ... Switch network, 100, 100a, 100b, 101, 101a, 101b, 102 ... Common buffer type ATM switch, 10, 11, 12, 13 ... 100, 100a, 101101a, 102 input ports, 30, 31, 32, 33 ... 100, 100a, 101, 101a, 102 output ports, And 100b, 101b input ports, 50, 51, 52, 53... 100b, 101b output ports, 20, 2122, 23, 40, 41, 42, 43, 60, 61, 62, 63. 80, 80a, 80b ... mode setting signal, 800 ... mode setting unit, 801 ... special mode details Setting unit, 81 ... special mode setting data, 70a, 70b, 70c, 71a, 71b, 71c, 72a, 72b, 72c, 73a, 73b, 73c ... cell, 701a, 701b, 701c, 711a, 711b, 711c ... information part And a header part excluding the routing tag, 7021a, 7021b, 7021c, 7121a, 7121b, 7121c... Routing tag, 7022a, 7022b, 7022c, 7122a, 7122b, 7122c. Information part 722a, 722b, 722c, 732a, 732b, 732c ... header part, 200, 200a, 200b ... microprocessor, 300 ... multiplexing circuit (MUX, 301 ... cell buffer, 302 ... Demultiplexing circuit (DMUX) 303 ... Control unit 3030 ... Input control unit 3031 ... Address control unit and address management unit 3032 ... Output control unit 30311 ... Address control unit 30311a ... Normal mode destination information register 30311b , 30311e ... straight line mode destination information register or special mode destination information register, 30311c ... selector, 30311d ... decoder, 30311 ... address control unit, 30312 ... address management unit 500a, 500b, 500c ... setting data register, 501 ... Decoder, 5011 ... management table, 502a, 502b ... selector, 1, 6 ... cell data 2 ... header part information, 2a ... routing tag in header part information, 2b ... VPI / VCI value in header part information, 3 ... MUX control signal, 4 ... 1st control signal, 5 ... Address and control signal, 7 ... 2nd control signal, 8 ... DMUX control signal, 9 ... Input port number, 400a, 400b, 400c, 400d ... FIFO, 900 ... Multiplexer, 901 Demultiplexer, 902, 903, 904 ... Cell output port, 905 ... Shared buffer memory, 906 ... Address management queue, 907 ... Cell number count unit in buffer, 908 ... Threshold holding unit, 909 ... Shared buffer memory management 910 ... Dynamic threshold setting unit 911 ... Switch, 912 ... Cell input restriction unit, 913, 914, 915 ... Cell input port, 930 ... Processor, 931 ... Memory, 932 ... Input / output interface, 933 ... Bus , 940 ... Cell input restriction unit, 941 ... Flow control signal line, 950 ... Comparator, 951 Decoder, 960 ... switch, 961 ... unit switch, 962 ... dynamic threshold setting unit, 963 ... threshold distribution unit, 970 ... switch, 971 ... unit switch, 972 ... internal logical queue group, 973 ... internal logical queue Group correspondence threshold, 974 ... internal logical queue, 975 ... internal logical queue correspondence threshold, 976 ... internal path, 980 ... switch, 981 ... unit switch, 982 ... internal logical queue group, 983 ... internal logical queue group correspondence Threshold ... 984 ... Internal logical queue, 985 ... Internal logical queue correspondence 986 ... Internal route, 987 ... Arbiter, 990 ... Switch, 991 ... Switch control unit, 992 ... Call processing unit, 993 ... Dynamic threshold setting Part, 994 ... threshold value table, 995 ... table update part, 996 ... statistical information holding part

Claims (1)

共通バッファ型ＡＴＭスイッチであって、
各内部論理キューに対応した現在のバッファ内ＡＴＭセル数をカウントするバッファ内ＡＴＭセル数カウント手段と、
各内部論理キューに対応したバッファ内のＡＴＭセル数のしきい値を保持するしきい値保持手段と、
このしきい値保持手段に保持された前記しきい値を、現在の、または一定期間観測した、または要求される呼設定に関する情報に基づいて動的に設定する動的しきい値設定手段と、
前記バッファ内のＡＴＭセル数カウント手段により保持されている前記バッファ内のＡＴＭセル数が、前記しきい値保持手段により保持されている前記しきい値以上である場合には、前記共通バッファへのＡＴＭセルの入力を規制するＡＴＭセル入力規制手段とを具備したことを特徴とする共通バッファ型ＡＴＭスイッチ。 A common buffer ATM switch,
In-buffer ATM cell number counting means for counting the current number of ATM cells in the buffer corresponding to each internal logical queue;
Threshold holding means for holding a threshold of the number of ATM cells in the buffer corresponding to each internal logical queue;
Dynamic threshold value setting means for dynamically setting the threshold value held in the threshold value holding means based on information on the current or observed period of time or requested call setting;
If the number of ATM cells in the buffer held by the ATM cell number counting means in the buffer is greater than or equal to the threshold value held by the threshold value holding means, A common buffer type ATM switch comprising ATM cell input restriction means for restricting input of ATM cells.
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