JP2005328138A

JP2005328138A - 位相調整器

Info

Publication number: JP2005328138A
Application number: JP2004142180A
Authority: JP
Inventors: Kazuhito Akiyama; 和仁秋山
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2004-05-12
Filing date: 2004-05-12
Publication date: 2005-11-24

Abstract

【課題】定期的にデータの遷移が発生しない信号に対して、必要な精度で同期を取りかつ反応速度も高速であるＤＰＬＬを低スペースのもので提供する。
【解決手段】ユニバーサル・シリアル・バス２．０仕様に基づいたデータ抽出型デジタルＰＬＬにおいて、入力されるシリアルデータのエッジを検出するエッジ検出部と、そのエッジ検出部で検出されるエッジを初期位相信号としリングオッシレータより入力される多位相のクロックから該初期位相信号をもとに入力データのほぼ真中に立ち上りエッジが合うような位相のクロックを選択するクロック位相調整器とを有するものとする。
【選択図】図１

Description

本発明は、データ抽出型デジタルＰＬＬに関する。

従来のＰＬＬ（Ｐｈａｓｅ−ＬｏｃｋｅｄＬｏｏｐ；位相同期ループ）では、定期的にデータの遷移が発生する信号、例えばクロック信号に対してしか、位相の同期を行なうことができない。一方、ＤＰＬＬ（デジタルＰＬＬ）は、確かに精度が高いが、その代わり非常に回路が複雑で規模が大きくコストアップとなる。

ところで、例えば、ＵＳＢ（ＵｎｉｖｅｒｓａｌＳｅｒｉａｌＢｕｓ）において、ＤＰ、ＤＭ（データプラス、データマイナス）からは非同期のデータが入力されるが、データの周波数にあるジッタのせいでデータをサンプリングする内部回路のクロックと上記非同期データとのずれが生じる。このずれが大きくなると、入力されるデータを内部回路でサンプリングし損ねてしまうという不具合が発生する。この不具合を解消するには、データ周波数のずれが生じても、それに合わせて、サンプリングする内部回路のクロックもずらす必要がある。

特許文献１は、バーストで使用される復調器のＤＰＬＬにおいて、再生用のクロック信号（以下ＣＬＫという）の位相の進み又は遅れを判定するフィードバックループに遅延が存在する場合にも、プリアンブルの中で適切なＣＬＫの位相を求める手段を設けることにより、信号に同期したＣＬＫを正しく推定して出力することを特徴とする発明を開示する。但し、アナログ回路を使用しているために反応速度が遅く高速な周波数には対応できない。また、Ａ／Ｄコンバータ等は規模も大きくチップ内で占有する面積が大きい。
特開平１１−１９５９８１号公報

本発明は、定期的にデータの遷移が発生しない信号、特にＵＳＢに係る信号に対して、必要な精度で同期を取りかつ反応速度も高速であるＤＰＬＬを、低スペースのもので提供することを目的とする。

本発明は、上記の目的を達成するためになされたものである。本発明に係る請求項１に記載のデータ抽出型デジタルＰＬＬは、ユニバーサル・シリアル・バス２．０仕様に基づいたデータ抽出型デジタルＰＬＬである。そのデータ抽出型デジタルＰＬＬは、
入力されるシリアルデータのエッジを検出するエッジ検出部と、
そのエッジ検出部で検出されるエッジを初期位相信号とし、リングオッシレータより入力される多位相のクロックから、該初期位相信号をもとに入力データのほぼ真中に立ち上りエッジが合うような位相のクロックを選択するクロック位相調整器とを有する。

本発明を利用することにより次のような効果を得ることができる。即ち、データ周波数がずれたとしても、それに合わせてクロックの位相もずらせ得るので、入力されたデータをサンプリングし損ねるという不具合は発生しなくなる。また、この不具合を解消することを、小規模かつ高速の回路で実現できる。

以下、図面を参照して本発明に係る好適な実施形態を説明する。

図４は、本発明の好適な実施の形態に係るＰＬＬの概略のブロック図である。概略の構成は、従来技術のものと略同様である。

図４のＰＬＬ３０では、まず、位相比較器２２において、入力信号αと出力信号βとが位相比較され、これに基づいて進み又は遅れを示す信号がＬＰＦ（ループフィルタ）２４を介してＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ；電圧制御発振器）２６に入力される。ＶＣＯ２６は出力信号を調整の上で出力し、その出力信号は分周回路２８で分周され、信号βとして出力される。従って、図４のＰＬＬ３０は、入力される信号αに対して信号βの同期を合わせる動作を行なうことになる。

ところで、本発明の好適な実施の形態に係るＰＬＬ３０を構成するＶＣＯ２６内には、リングオッシレータ３２が設定される。このリングオッシレータ３２は、複数の（図４では４つの）信号を発する（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４）が、これらの信号の各々は、信号βの位相を均等にずらした信号である（図２参照）。これらの位相のずれは、ＰＬＬの動作により保証されている。本発明は、これらの位相が均等にずらされた信号（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４）を利用して、実現される。

図１は、本発明の好適な実施の形態に係る回路部分２の概略図である。ＰＬＬ３０のリングオッシレータ３２から引き出される信号を、４本（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４）として、以下説明する。なお、この本数を増やすことにより、比較的容易に精度を上げることができる。

ＵＳＢでは、信号のジッタは規格により±５００ｐｐｍ（ｐｅｒｃｅｎｔｐｅｒｍｉｌｌｉｏｎ）と決められている。よって、ホストコンピュータからの信号とデバイスの信号とのずれは、最大でも±１０００ｐｐｍである。つまり、１ピリオド（１シリアルデータ分）では、ＵＳＢの標準クロックを４８０ＭＨｚ（即ち、周期が２．０８ｎｓ（ナノ秒））とすると、
（１０００／１００００００）×２．０８＝２．０８（ｐｓ（ピコ秒））
が最大のずれである。

上記のずれと回路的に発生するスキューとを合わせても、リングオッシレータ３２から供給される複数信号の位相差に比べて、十分に小さい。けだし、例えば、リングオッシレータ３２から供給される信号を１６本とした場合、それぞれの信号の位相差は、
１３０ｐｓ（＝２．０８ｎｓ／１６）
に及ぶからである。従って、データのずれが複数信号の位相差を飛び越えないことが、十分な余裕（マージン）を以って保証される。

図１において、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４の位相の間で発生したデータの遷移が、エッジ検出部４で取り込まれる。これらの４つの信号は、１／４周期ずつ位相がずれている。

図２に示すように、例えば、ＤＰ、ＤＭ（データプラス、データマイナス）が、ＣＬＫ１の立ち上がりとＣＬＫ２の立ち上がりとの間で、エッジを持つとすると、図１のフリップフロップ（Ａ）においてそのデータの遷移が取り込まれる（エッジ検出）。その取り込まれたエッジ検出を基にして、作成するセット／リセット信号の位相合わせのために、図１のフリップフロップ（Ｂ）において、ゲートを図２のように形成する（ＣＬＫ２により一度取る）。このゲート形成により、イネーブル信号がクロックの前後にマージンを以って重なることになる。そして、このイネーブル信号と次のクロック（ＣＬＫ３）とをＡＮＤ回路にくぐらせることにより、セットパルス信号が作られる。つまり、ゲートにおけるイネーブル信号では、セット信号の幅が保証されていることになる。

更に、セットパルス信号と、リセットパルス信号とが、同時に発生しないようにディレイとしての働きをするＮＯＲ（排他的論理和）回路８とＩＮＶ（インバータ）１０が設けられている。よって、リセットパルス信号は、セットパルス信号から適宜遅れてレジスタ（Ｃ）以外のレジスタに達し、レジスタ（Ｃ）以外のレジスタを確実にリセットする。

従って、上記セットパルス信号でセットされるレジスタ（Ｃ）は、上記リセットパルス信号でリセットされない。よって、セットされたレジスタ（Ｃ）から出力されるクロック選択信号（図２（Ｂ））で選択されたクロック（図１ではＣＬＫ３）が出力クロックということになる。この出力クロックにより、入力データがサンプリングされる。

図３は、（１）データの位相が早くなる場合と、（２）データの位相が遅くなる場合との、出力クロックのひずみを示す。（１）は、次データが元データより“ａ”時間位相が早くなった場合である。出力クロックは、次データに合わせて変化している。即ち、元データ時の出力クロックに対して、Ｌｏ期間が一部短くなっているが、立ち上がりは次データのほぼ真ん中に来るようになっている。

（２）は、次データが元データより“ｂ”時間位相が遅くなった場合である。出力クロックは、次データに合わせて変化している。即ち、元データ時の出力クロックに対して、Ｌｏ期間が一部長くなっているが、立ち上がりは矢張り次データのほぼ真ん中に来るようになっている。

上記の好適な実施の形態に係るＰＬＬ３０において、リングオッシレータ３２から引き出すクロックの本数を増やせば、上記のひずみは極限まで減らすことが可能であるが、５乃至８本程度有れば十分実用に耐えるレベルのクロックを出力することができる。

本発明の好適な実施の形態に係る回路部分の概略図である。図１の回路を経由する信号の例である。（１）データの位相が早くなる場合と、（２）データの位相が遅くなる場合との、出力クロックのひずみを示す。本発明の好適な実施の形態に係るＰＬＬの概略のブロック図である。

符号の説明

４エッジ検出部、８ＮＯＲ回路、１０インバータ、２２位相比較器、２４ループフィルタ、２６ＶＣＯ（電圧制御発信器）、２８分周回路、３０ＰＬＬ、３２リングオッシレータ。

Claims

ユニバーサル・シリアル・バス２．０仕様に基づいたデータ抽出型デジタルＰＬＬにおいて、
入力されるシリアルデータのエッジを検出するエッジ検出部と、
そのエッジ検出部で検出されるエッジを初期位相信号とし、リングオッシレータより入力される多位相のクロックから、該初期位相信号をもとに入力データのほぼ真中に立ち上りエッジが合うような位相のクロックを選択するクロック位相調整器とを有する、
データ抽出型デジタルＰＬＬ。